DE112018006816T5 - Unter-Finnen-Trimm-Isolation, ausgerichtet mit einem oberen Gate für gestapelte Bauelement-Architekturen - Google Patents

Unter-Finnen-Trimm-Isolation, ausgerichtet mit einem oberen Gate für gestapelte Bauelement-Architekturen Download PDF

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Gilbert Dewey
Willy Rachmady
Patrick Morrow
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Abstract

Eine Integrierte-Schaltungs-Struktur umfasst einen ersten Abschnitt einer unteren Halbleiterfinne, der sich horizontal in einer Längen-Richtung und vertikal in einer Höhen-Richtung erstreckt, einen zweiten Abschnitt der unteren Halbleiterfinne, der sich horizontal in der Längen-Richtung und vertikal in der Höhen-Richtung erstreckt, eine obere Halbleiterfinne, die sich horizontal in der Längen-Richtung und vertikal in der Höhen-Richtung erstreckt, und eine Isolator-Region, die sich horizontal in der Längen-Richtung erstreckt und den ersten Teil der unteren Halbleiterfinne elektrisch von dem zweiten Teil der unteren Halbleiterfinne isoliert. Die Isolator-Region erstreckt sich ferner vertikal in der Höhen-Richtung in vertikaler Ausrichtung mit der oberen Halbleiterfinne. Die Isolator-Region umfasst zumindest eines von einem Isolatormaterial und einem Luftzwischenraum. Bei einem Ausführungsbeispiel ist die obere Halbleiterfinne einem Transistor zugeordnet, und die Isolator-Region ist in vertikaler Ausrichtung mit einer Gate-Elektrode des Transistors.

Description

  • Hintergrund
  • Halbleiterfinnenstrukturen werden als Alternativen zu anderen Ansätzen, wie beispielsweise Dünnfilmtransistoren (TFTs; thin-film transistors), zum Skalieren von Halbleiterbauelementen, wie beispielsweise Transistoren, in dichtere Packages verwendet. Es gibt eine Reihe von nicht trivialen Performance-Problemen, die Halbleiterfinnenstrukturen zugeordnet sind.
  • Figurenliste
    • 1A-1B sind Querschnittansichten einer beispielhaften gestapelten Transistor-Architektur, gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung.
    • 2A-2L sind Querschnittansichten eines beispielhaften Verfahrens zum Herstellen der gestapelten Transistor-Struktur der 1A-1B, gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung.
    • 3A-3B sind Querschnittsansichten einer beispielhaften gestapelten Transistor-Struktur, gemäß einem anderen Ausführungsbeispiel der vorliegenden Offenbarung.
    • 4A-4D sind Querschnittansichten eines beispielhaften Verfahrens zum Herstellen der gestapelten Transistor-Struktur der 3A-3B, gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung.
    • 5-6 sind Flussdiagramme von beispielhaften Verfahren zum Herstellen von Integrierte-Schaltung-Strukturen, gemäß Ausführungsbeispielen der vorliegenden Offenbarung.
    • 7 stellt ein beispielhaftes Rechensystem dar, das mit hierin offenbarten Integrierte-Schaltung-Strukturen oder -Techniken implementiert ist, gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung.
  • Diese und andere Merkmale der vorliegenden Ausführungsbeispiele lassen sich durch Lesen der folgenden detaillierten Beschreibung, zusammen mit den hierin beschriebenen Figuren, besser verstehen. In den Zeichnungen kann jede identische oder nahezu identische Komponente, die in verschiedenen Figuren dargestellt ist, durch eine gleiche Zahl repräsentiert sein. Der Klarheit halber ist möglicherweise nicht jede Komponente in jeder Zeichnung gekennzeichnet. Wie erkennbar ist, sind die Figuren ferner weder zwingend maßstabsgetreu gezeichnet noch sollen sie die beschriebenen Ausführungsbeispiele auf die gezeigten, speziellen Konfigurationen beschränken. Während einige Figuren im Allgemeinen gerade Linien, rechte Winkel und glatte Oberflächen anzeigen, kann zum Beispiel eine tatsächliche Implementierung der offenbarten Techniken angesichts der Echtwelt-Beschränkungen der Fertigungsprozesse weniger als perfekte gerade Linien und rechte Winkel aufweisen, und einige Merkmale können eine Oberflächentopographie aufweisen oder anderweitig nicht-glatt sein. Kurz gesagt, sind die Figuren lediglich bereitgestellt, um beispielhafte Strukturen zu zeigen.
  • Detaillierte Beschreibung
  • Eine gestapelte Transistor-Struktur ist offenbart, die Struktur umfassend einen oder mehrere obere Transistoren auf einer oberen Halbleiterfinne und einen oder mehrere untere Transistoren auf einer unteren Halbleiterfinne, die vertikal zu der oberen Halbleiterfinne ausgerichtet ist, gemäß einem Ausführungsbeispiel. Die Struktur umfasst ferner eine untere Finnen-Trimm-Isolation (FTI; fin trim isolation), ausgerichtet mit einer oberen Transistor-Gate-Struktur. Die FTI isoliert elektrisch zwei Regionen der unteren Finne. Die FTI kann beispielsweise ein Luftzwischenraum, oder abgeschiedenes Isolatormaterial, oder ein Teil der unteren Finne sein, der in Isolatormaterial umgewandelt wurde. Bei verschiedenen Ausführungsbeispielen wird diese FTI zu einer untereren Finne ohne Schneiden der oberen Finne oder anderweitiges elektrisches Isolieren unterschiedlicher Regionen der oberen Finne erreicht. Diese FTI-Strukturen sind beispielsweise für ein Komplementär-Metall-Oxid-Halbleiter- (CMOS; complementary metal-oxide-semiconductor) Routing nützlich. Beispielsweise können N-Typ MOS-(NMOS) Transistoren in der oberen Finne hergestellt sein, während ihre entsprechenden P-Typ MOS-(PMOS) Transistoren einer CMOS-Transistor-Struktur in der unteren Finne hergestellt sind. Gemäß einigen Ausführungsbeispielen der vorliegenden Offenbarung können die PMOS-Transistoren elektrisch getrennt werden, ohne eine entsprechende elektrische Trennung der NMOS-Transistoren zu verursachen. Zahlreiche andere Konfigurationen gestapelter Vorrichtungen sind ersichtlich.
  • Allgemeiner Überblick
  • Das Stapeln von Transistoren und anderen Bauelementen kann die Dichte (oder Flächendichte) von solchen Bauelementen auf einer integrierten Schaltung erhöhen. Wie jedoch oben erwähnt wurde, gibt es eine Reihe von nicht trivialen Performance-Problemen, die solchen gestapelten Bauelementstrukturen zugeordnet sind. Beispielsweise zieht der Versuch des elektrischen Isolierens zweier Regionen der unteren Bauelemente bei gestapelten Halbleiterfinnenstrukturen, die zwei Bauelementschichten umfassen, üblicherweise das elektrische Isolieren der entsprechenden Regionen der oberen Bauelemente nach sich. Jedoch ist es nicht immer möglich oder praktisch, Zellen von gestapelten Transistor-Strukturen so zu entwerfen, dass elektrische Isolationen (z.B. Finnenschnitte) in der oberen Bauelementschicht mit elektrischen Isolationen in der unteren Bauelementschicht zusammenfallen.
  • Dementsprechend werden hierin Techniken zum Schneiden oder Isolieren nur der unteren Halbleiterfinne einer gestapelten Halbleiterfinnenstruktur ohne ein Schneiden oder Isolieren der oberen Halbleiterfinne bereitgestellt. Hier wird die Finnenstruktur verwendet, um eine Schicht von Bauelementen in dem unteren Abschnitt der Finnenstruktur und eine zweite Schicht von Bauelementen in dem oberen Abschnitt der Finnenstruktur zu erzeugen. Es wird darauf hingewiesen, dass der obere und untere Abschnitt der Finnenstruktur zueinander ausgerichtet sind, um eine Gesamtfinnenstruktur bereitzustellen, sie können aber mit in ihrer Zusammensetzung unterschiedlichen Halbleitermaterialen implementiert sein, um effektiv eine obere und untere Halbleiterfinne bereitzustellen. Es wird ebenso darauf hingewiesen, dass die Verwendung von in ihrer Zusammensetzung unterschiedlichen Materialien eine Ätz-Selektivität bereitstellen kann, um das Entfernen des unteren Finnenmaterials ohne ein Entfernen des oberen Finnenmaterials zu ermöglichen, wie im Folgenden näher erläutert wird.
  • Bei einigen Ausführungsbeispielen erfolgt die Isolation durch eine ausgeräumte Region, gebildet durch das Entfernen eines Opfer-/Ersatz-/Dummy-Gates. Bei einigen solchen Ausführungsbeispielen wird ein selektives Nassätzen verwendet, um das Halbleitermaterial der unteren Finne und nicht das Halbleitermaterial der oberen Finne zu entfernen. Beispielweise kann ein Ätzmittel, das Silizium aber nicht Siliziumgermanium entfernt, zum selektiven Ätzen einer unteren Silizium-Finne verwendet werden, während die eine obere Silizium-Germanium-Finne zurückgelassen wird. Bei anderen Ausführungsbeispielen wird die FIT durch Abscheiden und Verwenden eines Oxidationskatalysators, wie beispielsweise Aluminiumoxid (z.B. Al2O3), abgeschieden auf einem geeigneten Halbleiter, wie beispielsweise Silizium oder Siliziumgermanium, erreicht, gefolgt von thermischer Verarbeitung (z.B. Tempern) zum Bilden eines isolierenden Oxids des Halbleiters. Verschiedene Ausführungsbeispiele der vorliegenden Offenbarung erlauben CMOS-Routing für selbstausgerichtete, vertikal gestapelte CMOS-Transistoren in einer gestapelten Finnentransistor-Architektur (z.B. gestapelter Finnen-FeldeffektTransistor, oder gestapelter FinFET) durch Ermöglichen einer Finnen-Trimm-Isolation (FTI) nur auf der unteren Bauelementschicht (und ohne Schneiden der Finne, die die obere Bauelementschicht enthält).
  • Es wird darauf hingewiesen, dass Begriffe wie „oben“ und „obere“ sowie „unten“ und „untere“ in erster Linie für Konsistenz und Einfachheit der Beschreibung der gelieferten Zeichnungen verwendet werden. Jedoch kann sich die tatsächliche Orientierung während eines Teils der Herstellung oder in einigen Endprodukten zwischen Ausführungsbeispielen unterscheiden, ohne von dem Schutzbereich der vorliegenden Offenbarung abzuweichen.
  • Bei einem beispielhaften Ausführungsbeispiel der vorliegenden Offenbarung ist eine Integrierte-Schaltung- (IC; integrated circuit) Struktur bereitgestellt. Die IC-Struktur umfasst einen ersten Abschnitt einer unteren Halbleiterfinne, der sich horizontal in einer Längen-Richtung und vertikal in einer Höhen-Richtung erstreckt, einen zweiten Abschnitt der unteren Halbleiterfinne, der sich horizontal in der Längen-Richtung und vertikal in der Höhen-Richtung erstreckt, eine obere Halbleiterfinne, die sich horizontal in der Längen-Richtung und vertikal in der Höhen-Richtung erstreckt, und eine isolierende Region, die sich horizontal in der Längen-Richtung erstreckt und den ersten Teil der unteren Halbleiterfinne elektrisch von dem zweiten Teil der unteren Halbleiterfinne isoliert. Die isolierende Region erstreckt sich ferner vertikal in der Höhen-Richtung in vertikaler Ausrichtung mit der oberen Halbleiterfinne. Die isolierende Region umfasst zumindest eines von einem Isolatormaterial und einem Luftzwischenraum.
  • Bei einem anderen beispielhaften Ausführungsbeispiel der vorliegenden Offenbarung ist eine komplementäre integrierte Metall-Oxid-Halbleiter-Schaltung (CMOS-IC) bereitgestellt. Die CMOS-IC umfasst einen ersten Transistor, einen zweiten Transistor, eine isolierende Region in horizontaler Ausrichtung zu und elektrisch isolierend den ersten und zweiten Transistor, und einen dritten Transistor. Der erste Transistor ist einem ersten Abschnitt einer unteren Halbleiterfinne zugeordnet und umfasst eine von einer ersten N-Typ und P-Typ Source- und Drain-Region. Der zweite Transistor ist einem zweiten Abschnitt der unteren Halbleiterfinne zugeordnet, die in horizontaler Ausrichtung zu dem ersten Abschnitt der unteren Halbleiterfinne ist, und umfasst auch die eine von einer zweiten N-Typ und P-Typ Source- und Drain-Region. Die Isolator-Region umfasst zumindest eines von einem Isolatormaterial und einem Luftzwischenraum. Der dritte Transistor ist einer oberen Halbleiterfinne zugeordnet und umfasst dritte Source- und Drain-Regionen aufweisend den anderen von N-Typ und P-Typ. Zusätzlich umfasst der dritte Transistor eine Gate-Struktur in vertikaler Ausrichtung zu der isolierenden Region. Die Gate-Struktur umfasst ein Gate-Dielektrikum auf der Kanalregion des dritten Transistors und eine Gateelektrode auf dem Gate-Dielektrikum.
  • Architektur und Methodik
  • 1A-1B sind Querschnittansichten einer beispielhaften gestapelten Transistor-Struktur 100 gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung. In der gestapelten Transistor-Struktur 100 ist 1A eine X-Z-Ansicht und 1B ist eine Y-Z-Ansicht, wo X, Y und Z die Längen-, Breiten- und Höhen-Abmessungen der darunterliegenden Halbleiterfinnen repräsentieren, die die gestapelten Transistoren bilden. Genauer gesagt ist 1A eine Querschnittansicht jeweils durch die obere und untere Finne 150 und 130 des oberen und unteren Transistors, während 1B eine Querschnittansicht durch eine Gateelektrode 180 des oberen Transistors ist (oder des mittleren Transistors der oberen Transistoren). Die untere Finne 130 ist durch ein dielektrisches Material 140 elektrisch in zwei Regionen getrennt (oder isoliert), während die obere Finne 150 elektrisch angrenzend oder unisoliert ist. Das dielektrische Material 140 (oder bei einigen Ausführungsbeispielen ein Luftzwischenraum) zwischen den zwei Regionen der unteren Finne 130 ist in vertikaler Ausrichtung mit der Gateelektrode 180 des oberen Transistors.
  • Es wird darauf hingewiesen, dass, während das Meiste der Beschreibung hierin sich auf gestapelte Transistor-Strukturen richtet, die zwei Bauelementschichten (z.B. eine obere Bauelementschicht und eine untere Bauelementschicht) umfassen, sich einige andere Ausführungsbeispiele der vorliegenden Offenbarung auf gestapelte Transistor-Strukturen mit drei oder mehr Bauelementschichten richten. Beispielsweise gibt es bei einigen Ausführungsbeispielen drei oder mehr Bauelementschichten in einer gestapelten Transistor-Struktur, wo die FTI auf einer oder mehreren der unteren Finnen und nicht auf der obersten Finne ist. Es wird ebenso darauf hingewiesen, dass, während die oberen Transistoren (gebildet mit der oberen Finne 150) wahrscheinlich elektrisch von den unteren Transistoren (gebildet auf der unteren Finne 130) isoliert sein würden, der Einfachheit der Darstellung halber diese Isolationsschichten oder Bauglieder (wie beispielsweise implementiert aus Abschnitten der oberen Finne 150 oder der unteren Finne 130 oder beiden) möglicherweise nicht dargestellt werden.
  • Bezugnehmend auf 1A-1B ist ein Halbleiter 110, wie beispielsweise Silizium (Si), Siliziumgermanium (SiGe), oder ein Gruppe-III-V-Halbleiter, wie beispielsweise Galliumarsenid (GaAs), in vertikale Finnen gebildet, wie beispielsweise die untere Finne 130 und die obere Finne 150 (die zusammen eine von den ursprünglichen Halbleiterfinnen bilden können). An einem Punkt in der Herstellung können eine oder beide der unteren und oberen Finne 130 oder 150 oder ihre ursprünglichen Strukturen durch eine unterschiedliche Finnenstruktur unter Verwendung der ursprünglichen Finnenform als Führung oder Vorlage zum Bilden der Ersatzfinne oder -finnen ersetzt werden. Beispielweise umfasst bei einigen Ausführungsbeispielen die obere Finne 150 Ersatz-Halbleiterfinnenmaterial, das sich von dem Halbleiterfinnenmaterial der unteren Finne 130 unterscheidet. Das Substrat 110 ist mit einer Schicht aus isolierendem Dielektrikum 120 (z.B. einem Oxid, Nitrid oder Oxynitrid des Halbleiters 110, oder einem anderen elektrisch isolierenden Material) abgedeckt. Das isolierende Dielektrikum 120 hilft dabei, die Bauelemente von dem Substrat 110 elektrisch zu isolieren.
  • Beispielhalber können die Halbleiterfinnen durch Photolithographie, epitaxiales Wachstum (wie beispielsweise Aspektverhältnis-Trapping oder ART; aspect ratio trapping), oder ähnliche Techniken gebildet werden, mit entsprechenden Gräben zwischen (und definiert durch) benachbarten Finnen. Die Finnen können beispielsweise aus dem gleichen Halbleitermaterial wie das Halbleitersubstrat 110 gebildet werden und von gleichmäßiger oder konsistenter Breite oder Form (z.B. rechteckig, trapezförmig, um nur einige zu nennen) sein. Es ist erwünscht, die Finnen zum Bilden einer gestapelten Transistor-Struktur zu verwenden, die unteren Abschnitte 130 der Finnen umfassend eine Finnen-Trimm-Isolation (FTI) im Hinblick auf die oberen Abschnitte 150 der Finnen. Das Finnenmaterial kann ersetzt oder als unterschiedliche Materialien gewachsen werden, wie beispielsweise ein oder mehrere Nanodrähte, die vertikal in der ursprünglichen Finnenstruktur gestapelt sind. Unterschiedliche Materialien können für die obere Finne 150 im Gegensatz zur unteren Finne 130 verwendet werden. Eine oder beide der oberen und unteren Finne 150 und 130 können aus dem gleichen Halbleitermaterial wie das Halbleiter-Substrat 110 sein. Bei einigen Ausführungsbeispielen wird eine gemeinsame Halbleiterfinne für die obere und die untere Finne 150 und 130 verwendet. Bei einigen Ausführungsbeispielen wird eine gemeinsame Halbleiterfinne verwendet, um die obere und untere Finne 150 und 130 zu bilden, wobei die Halbleiterfinne möglicherweise als eine Vorlage für ein Ersatz-Finnenmaterial (z.B. epitaxial gewachsenes Ersatz-Finnenmaterial) zum Bilden von einer oder beider der oberen und unteren Finne 150 und 130 dient.
  • Beispielsweise kann Silizium (Si) für eine von der oberen und unteren Finne 150 und 130 verwendet werden, und Siliziumgermanium (SiGe) für die andere. Bei einigen anderen Ausführungsbeispielen können Si und Galliumarsenid (GaAs) die obere und untere Finne 150 und 130 (in irgendeiner Reihenfolge) bilden. Bei einem oder mehreren Ausführungsbeispielen bilden Si und ein Gruppe III-V-Halbleiter (z.B. eine Verbindung umfassend ein Gruppe III-Element wie beispielsweise Bor, Aluminium, Gallium und Indium zusammen mit einem Gruppe V-Element wie beispielsweise Stickstoff, Phosphor, Arsen, Antimon und Bismut) die obere und untere Finne 150 und 130 (in irgendeiner Reihenfolge). Bei einigen Ausführungsbeispielen bilden Si und Ge die obere und die untere Finne 150 und 130 (in irgendeiner Reihenfolge). Das Substrat 110 kann eines der Materialien sein, die die obere und untere Finne 150 und 130 bilden, oder ein anderes Material (wie beispielsweise ein anderes Halbleitermaterial).
  • Die obere Finne 150 ist mit einem Gate-Dielektrikum 160 abgedeckt, wie beispielsweise einem High-κ-Dielektrikum wie Hafniumdioxid (z.B. HfO2) Das Gate-Dielektrikum 160 ist mit einer Gateelektrode 180 abgedeckt, wie beispielsweise einem oder mehreren aus einem Metall, leitfähigen Oxid, stark dotierten Halbleiter und dergleichen. Die Gateelektrode 180 steuert den oberen Transistor durch Anlegen einer Gate-Spannung an einer Halbleiter-Kanalregion (z.B. ein Abschnitt der oberen Finne, der mit der Gate-Struktur zusammenfällt) des oberen Transistors. Die Kanalregion verbindet die Source- und Drain-Region (z.B. hoch dotierte Halbleiterregionen benachbart zu und auf gegenüberliegenden Seiten von der Kanalregion) des oberen Transistors als Antwort auf die angelegte Gateelektroden-Spannung. Die Source und der Drain können beispielsweise hoch dotierte Regionen der oberen Finne 150 sein. Beispielsweise können die N-Typ Source- und Drain-Region ein Halbleitermaterial sein, das mit einem N-Typ Dotierstoff hoch dotiert ist, während die P-Typ Source- und Drain-Region ein Halbleitermaterial sein können, das mit einem P-Typ Dotierstoff hoch dotiert ist. Bei einigen Ausführungsbeispielen sind die Source- und Drain-Region ein Ersatz-Halbleitermaterial, wie beispielsweise eine epitaxial gebildete Source- und Drain-Region mit In-Situ-Dotierung.
  • In ähnlicher Weise können Transistoren mit der unteren Finne 130 gebildet werden, und weitere Transistoren können mit der oberen Finne 150 gebildet werden. Beispielweise sind die zwei Regionen der unteren Finne 130 durch das dielektrische Material 140 (oder einen Luftzwischenraum) getrennt, das die beiden Regionen elektrisch isoliert und vertikal mit der Gate-Struktur (z.B. das Gate-Dielektrikum 160 und die Gateelektrode 180) des oben beschriebenen oberen Transistors ausgerichtet ist. Somit kann jede Region der unteren Finne 130 einem oder mehreren Transistoren zugeordnet sein, die vertikal mit einem oder mehreren entsprechenden Transistoren, zugeordnet zu der oberen Finne 150, ausgerichtet sind, wobei die Transistoren in einer Region der unteren Finne 130 elektrisch von den Transistoren in der anderen Region der unteren Finne 130 isoliert sind und die Transistoren der oberen Finne 150 elektrisch voneinander unisoliert bleiben.
  • Die oberen Transistoren der gestapelten Transistor-Struktur 100 sind normalerweise von den unteren Transistoren elektrisch isoliert (oder nicht in direktem Kontakt mit denselben). Beispielhalber können isolierende dielektrische Schichten wie beispielsweise Siliziumdioxid (SiO2) untere Gateelektroden von oberen Gateelektroden trennen (z.B. wenn es erwünscht ist, die entsprechenden oberen und unteren Transistoren mit unterschiedlichen Signalen zu treiben). Zusätzlich können Isolationsschichten zwischen der oberen und unteren Finne 130 und 150 die oberen und unteren Transistoren elektrisch trennen (wie beispielsweise die Source- und Drain-Region der unteren Transistoren von der Source- und Drain-Region der oberen Transistoren). Die Isolationsschichten können die Source- und Drain-Region, die der unteren Finne 130 zugeordnet sind, von denen, die der oberen Finne 150 zugeordnet sind, trennen. Diese Isolationsschichten können der Halbleiterfinne (z.B. ursprünglich gebildet aus der gleichen hohen Halbleiterfinne) entsprechen, wie beispielsweise zwischen und vertikal ausgerichtet mit der unteren Finne 130 und der oberen Finne 150.
  • Beispielsweise können die Isolationsschichten ein dotierter Halbleiter sein. Zum Beispiel kann eine zu der oberen Finne 150 benachbarte Isolationsschicht, wenn die oberen Transistoren NMOS-Bauelemente sind, ein P-dotierter Halbleiter sein, und wenn die oberen Transistoren PMOS-Bauelemente sind, kann diese Isolationsschicht ein N-dotierter Halbleiter sein. Ähnlich kann eine zu der unteren Finne 130 benachbarte Isolationsschicht, wenn die unteren Transistoren NMOS-Bauelemente sind, ein P-dotierter Halbleiter sein, und wenn die unteren Transistoren PMOS-Bauelemente sind, kann diese Isolationsschicht ein N-dotierter Halbleiter sein. Bei einigen Ausführungsbeispielen sind die Isolationsschichten durch Oxidation oder Entfernung eines Abschnitts der Finne zwischen der unteren und oberen Finne 130 und 150 gebildet. Bei einigen Ausführungsbeispielen sind die Isolationsschichten durch feste Ladungsschichten, benachbart zu der Finne (beispielsweise feste Ladungsschichten benachbart zu den Isolationsschichten) gebildet. Verbleibende Räume können mit einem weiteren isolierendem Dielektrikum 140, wie beispielsweise SiO2, gefüllt werden.
  • 2A-2L sind Querschnittansichten eines beispielhaften Verfahrens zum Herstellen der gestapelten Transistor-Struktur 100 der 1A-1B, gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung. Die Meisten der Darstellungen sind paarweise, wobei eine Zeichnung die X-Z-Querschnittansicht (durch die Finne) und eine andere Zeichnung die entsprechende Y-Z-Querschnittansicht (durch die Gateelektrode) zeigt. Das Verfahren der 2A-2L unterstreicht die Bildung des FTI in der unteren Finne 130 (wie beispielsweise mit einem dielektrischen Material 140 oder einem Luftzwischenraum) der gestapelten Transistor-Struktur 100.
  • Beispielsweise beginnt in den 2A-2B das Verarbeiten mit dem Halbleiter-Substrat 110, das mit einer Halbleiterfinne (umfassend untere Finne 130 und obere Finne 150) oben auf und getrennt durch die Schicht aus isolierendem Dielektrikum 120 gebildet wurde. Irgendeine Ersatz-Finnenverarbeitung wird auch durchgeführt (z.B. Ersetzen von ursprünglichem Finnenmaterial durch neues Material oder neue Struktur oder beides). Opfer- (oder Ersatz- oder Gate-) Dummy-Strukturen 170 (z.B. Polysilizium oder ähnliches Material, gebildet in der Form einer Gate-Struktur an Positionen, die Gate-Strukturen entsprechen) werden gebildet (z.B. unter Verwendung von Halbleiter-Herstellungstechniken wie beispielsweise Abscheidung, Lithographie und Ätzen) auf der oberen und unteren Finne 150 und 130 und verbleibender Raum wird mit isolierendem Dielektrikum 140, wie beispielsweise Siliziumdioxid (SiO2), gefüllt. Die Ersatz-Gate-Strukturen 170 können um die gesamte Höhe der Finne (umgebend die obere und unter Finne 150 und 130) gebildet werden. Die Ersatz-Gate-Strukturen können die Herstellung von realen Gate-Strukturen (z.B. High-κ-Gate-Dielektrikum und Metall-Gateelektrode) an geeigneten Stellen der oberen und unteren Finne 150 und 130 ermöglichen (z.B. entsprechend dem oberen und unteren Transistor, gesteuert durch die Gate-Strukturen).
  • Bei 2C-2D ist eine der Ersatz-Gate-Strukturen 170 (die mittlere in 2C) selektiv geätzt (z.B. unter Verwendung eines Ätzmittels, dass das Ersatz- oder Dummy-Gate-Material entfernt, aber nicht die anderen freiliegenden Materialien wie beispielsweise das Dielektrikum 140, das isolierende Dielektrikum 120 oder die obere oder unter Finne 150 oder 130, oder unter Verwendung von Lithographie, um das gewünschte zu entfernende Ersatz-Gate-Material zu isolieren). Dies erzeugt ein ausgeräumtes Ersatz-Gate (oder ausgeräumtes Dummy-Gate), wie beispielsweise einen Hohlraum, der die Kanalregion der Finne freilegt, auf der die Gate-Struktur (z.B. ein Gate-Dielektrikum und eine Gateelektrode) gebildet ist.
  • Bei 2E-2F ist der freiliegende Abschnitt der unteren Finne 130 an der Region entfernt, die der ausgeräumten Gate-Struktur entspricht. Beispielsweise kann ein selektives Ätzen durchgeführt werden, das das Halbleitermaterial der unteren Finne 130 entfernt, aber nicht das Halbleitermaterial der oberen Finne 150. Dies erzeugt einen Leerraum in der unteren Finne 130, der weiter als die Gate-Struktur ist und in vertikaler Ausrichtung ist mit der Kanalregion (und Gate-Struktur) in der oberen Finne und dem oberen Transistor, entsprechend der Gate-Struktur. Dies isoliert auch die zwei Seiten (oder Regionen) der unteren Finne 130 elektrisch, während die obere Finne 150 intakt bleibt (z.B. entsprechende Seiten oder Regionen elektrisch unisoliert). Beispielsweise kann die untere Finne 130 SiGe umfassen, während die untere Finne 150 Si ist und ein Nassätzmittel, das SiGe entfernt aber nicht Si, kann verwendet werden. Bei einem anderen Ausführungsbeispiel werden zwei unterschiedliche SiGe Stöchiometrien für das Halbleitermaterial der oberen und unteren Finne 150 und 130 verwendet, mit einem selektiven Ätzmittel, das die SiGe Stöchiometrie der unteren Finne 130 entfernt aber nicht die SiGe Stöchiometrie der oberen Finne 150.
  • Bei 2G-2H ist die ausgeräumte Gate-Struktur (umfassend den ausgeräumten Abschnitt der unteren Finne 130) teilweise mit einem dielektrischen Material 140 gefüllt (z.B. SiO2). Für Beispielzwecke kann die Dielektrikumsmaterial-Füll-Region 120 die gleiche Material-Füll-Region 140 sein. Bei einigen Ausführungsbeispielen kann ein Luftzwischenraum (wie beispielsweise ein Vakuum, um einen dielektrischen Raum zu schaffen) als Teil der Füllung gebildet werden, um die beiden Abschnitte der unteren Finne 130 elektrisch zu isolieren. Die Teilfüllung kann den ausgeräumten Abschnitt der unteren Finne 130 abdecken, während sie den entsprechenden Abschnitt der oberen Finne 150 nicht füllt oder abdeckt. Bei 2J-2K ist ein Gate-Dielektrikum 160 (z.B ein Hoch-κ-Dielektrikums-Material wie beispielsweise HfO2) auf der oberen Finne 150 als Teil der Gate-Struktur des oberen Transistors gebildet. Bei 2L ist eine Gateelektrode 180 (z.B. Metall, leitfähiges Oxid, dotierter Halbleiter oder dergleichen) in verbleibenden Abschnitten der ausgeräumten Gate-Struktur gebildet, um die Gate-Struktur des oberen Transistors zu vervollständigen, während die elektrische Isolation der beiden Regionen der unteren Finne 130 erhalten bleibt. Bei einigen Ausführungsbeispielen erfolgt die Bildung der oberen Gate-Struktur gleichzeitig mit der Bildung der Gate-Strukturen anderer oberer Transistoren (wie beispielsweise obere Transistoren, deren entsprechende Abschnitte der unteren Finne 130 nicht für FTI verwendet werden).
  • 3A-3B sind Querschnittsansichten einer beispielhaften gestapelten Transistor-Struktur 300, gemäß einem anderen Beispiel der vorliegenden Offenbarung. Der Einfachheit der Beschreibung halber sind in diesen und anderen Zeichnungen die gleichen oder im Wesentlichen ähnlichen Elemente durch die gleichen Bezugszeichen identifiziert und eine weitere Beschreibung dieser Elemente wird möglicherweise nicht wiederholt. In der gestapelten Transistor-Struktur 300 erstreckt sich ein isolierendes Dielektrikum 120 in die Region zwischen den unteren Finnen 130 und isoliert elektrisch die beiden unteren Finnen 130 voneinander. Ferner, im Gegensatz zu der gestapelten Transistor-Struktur der 1A-1B, ist die Breite der Erstreckung des isolierenden Dielektrikums zwischen den unteren Finnen 130 vergleichbar mit der der Gate-Elektrode 180, vertikal ausgerichtet mit der Erstreckung. Ferner ist ein Oxidationskatalysatormaterial (z.B. Material, ausgebildet zur Katalysierung der Oxidation des Halbleitermaterials der unteren Finnen 130) in Bereichen der Struktur 300 (wie beispielsweise das dielektrische Material 140) in der Nähe der Erstreckung des isolierenden Dielektrikums 120 vorhanden. Beispielsweise kann sich bei einigen Ausführungsbeispielen Aluminiumoxid (Al2O3), ein bekannter Katalysator von Silizium (Si) und Siliziumgermanium (SiGe) in dem dielektrischen Material 140 in der Nähe der Erstreckung des isolierenden Dielektrikums 120 finden.
  • Es wird darauf hingewiesen, dass bei einigen Ausführungsbeispielen das Isoliermaterial zwischen den unteren Finnen 130 nicht dasselbe Material sein muss wie das isolierende Dielektrikum 120.
  • Vielmehr kann das Isoliermaterial beispielsweise ein isolierendes Oxid, Nitrid oder Oxynitrid eines Halbleiters oder ein anderes elektrisch isolierendes Material sein. Zusätzlich wird bei einigen Ausführungsbeispielen das isolierende Material zwischen den unteren Finnen 130 entfernt, nachdem es gebildet wird (z.B. durch selektives Ätzen) und an diesem Punkt kann das Verarbeiten ähnlich zu dem von 2F oben fortfahren.
  • 4A-4D sind Querschnittsansichten eines beispielhaften Verfahrens zum Herstellen der gestapelten Transistor-Struktur 300 der 3A-3B, gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung. Bei 4A werden ähnliche Operationen durchgeführt, die zu dem Ausführungsbeispiel von 2D führen, nur dass diesmal eine selektive Beschichtung (wie beispielsweise eine selektive Abscheidung) eines Oxidationskatalysators 135 auf der freiliegenden unteren Finne 130 folgt. Der Oxidationskatalysator ist in der Lage, eine Oxidation des Halbleitermaterials der unteren Finne 130 zu katalysieren. Beispielsweise kann der Oxidationskatalysator 135 eine thermische Behandlung (wie beispielsweise Tempern) der beschichteten Abschnitte der unteren Finne 130 katalysieren, um diese Abschnitte in nichtleitendes Oxid, Nitrid, Oxynitrid oder ein anderes isolierendes Material aus dem Halbleitermaterial der unteren Finne 130 umzuwandeln.
  • Bei einigen Ausführungsbeispielen ist die Beschichtung des Oxidationskatalysators 135 ein zweistufiger Prozess. In der ersten Stufe wird der Oxidationskatalysator 135 auf die freiliegenden Teile der oberen und unteren Finne 150 und 130 beschichtet. In der zweiten Stufe wird die Beschichtung des Oxidationskatalysators 135 selektiv von der oberen Finne 150 entfernt, wobei die freiliegenden (oder zuvor freiliegenden und kürzlich beschichteten) Abschnitte der unteren Finne 130 immer noch durch den Oxidationskatalysator 135 beschichtet sind. Diese Operationen können beispielsweise unter Verwendung von Photolithographie oder ähnlichen Techniken durchgeführt werden.
  • Bei einem Ausführungsbeispiel ist Al2O3 auf eine untere Si- oder SiGe-Finne 130 beschichtet und die Integrierte-Schaltung-Struktur (z.B. die tragende Anordnung, wie beispielsweise ein Wafer) ist getempert. Dies veranlasst die Al2O3-beschichteten Teile der unteren Si- oder SiGe-Finne 130, zu Oxidieren. Zum Beispiel kann das Si oder SiGe zu einem oder mehreren von Siliziumdioxid (SiO2) und Silizium-Germanium- (in irgendeinem Anteil) Dioxid oder einer Kombination von Silizium- und Germaniumoxiden oxidieren, wodurch die elektrische Verbindung zwischen den unteren Finnen 130 getrennt wird. Dies wird beispielsweise in den 4B-4C dargestellt, wo das isolierende Dielektrikum 120 eines oder mehrere von SiO2 und (Si-Ge)O2 ist. Nach der Umwandlung der beschichteten Abschnitte der unteren Finne 130 in das isolierende Dielektrikum 120 kann das Verarbeiten ähnlich zu dem von 2H fortfahren. Zum Beispiel ist, wie in 4D dargestellt, die ausgeräumte Gate-Struktur und die umgewandelte Erstreckung des isolierenden Dielektrikums 120 teilweise mit dem dielektrischen Material 140 (z.B. SiO2) gefüllt. Die Teilfüllung kann den umgewandelten Abschnitt der unteren Finne 130 bedecken (z.B. einen Abschnitt der unteren Finne 130, der in ein isolierendes Dielektrikum 120 umgewandelt wurde), während sie den entsprechenden Abschnitt der oberen Finne 150 nicht füllt oder bedeckt. Die restliche Verarbeitung kann ähnlich zu der von den 2J-2L fortfahren.
  • Wie vorangehend erörtert wurde, kann bei Verwendung dieser Technik ein isolierender Abschnitt (der die unteren Finnen 130 elektrisch isoliert) verbleiben, dessen Breite mit der Breite der entsprechenden Gate-Struktur in vertikaler Ausrichtung mit dem isolierenden Abschnitt vergleichbar ist. Dies ist im Gegensatz zur Nassätztechnik der 2A-2L, wo die Breite des isolierenden Abschnitts breiter ist als die der vertikal ausgerichteten Gate-Struktur. Zusätzlich können bei Verwendung der Technik der 4A-4D in der Nähe des isolierenden Abschnitts Leiterbahnen des Oxidationskatalysators 135 (z.B. im dielektrischen Material 140) verbleiben, was die detektierbaren Merkmale dieser Technik weiter von denen der 2A-2L unterscheidet.
  • 5-6 sind Flussdiagramme von beispielhaften Verfahren 500-600 zum Herstellen von Integrierte-Schaltung-Strukturen, gemäß Ausführungsbeispielen der vorliegenden Offenbarung. Diese und andere hierin offenbarte Verfahren können unter Verwendung von Techniken zur Herstellung integrierter Schaltungen, wie beispielsweise Photolithographie, ausgeführt werden, wie angesichts dieser Offenbarung ersichtlich wird. Die entsprechenden Transistoren und andere Bauelemente können Teil anderer (logischer) Bauelemente auf demselben Substrat sein, wie beispielsweise anwendungsspezifische integrierte Schaltungen (ASICs; application specific integrated circuits), Mikroprozessoren, zentrale Verarbeitungseinheiten, Verarbeitungskerne und dergleichen. Solange hierin nichts anderes beschrieben wird, bezeichnen Verben wie etwa „gekoppelt“ oder „koppeln“ eine elektrische Kopplung (die beispielsweise in der Lage ist, ein elektrisches Signal zu übertragen, oder elektrisch leitfähig ist), die entweder direkt oder indirekt (wie beispielsweise durch eine oder mehrere dazwischenliegende leitfähige Schichten) ist.
  • Bezugnehmend auf das Verfahren 500 der 5 (wobei als Beispiel insbesondere auf die Strukturen oder Operationen von 1A-4D Bezug genommen wird), beginnt die Verarbeitung mit der Bildung 510 von einer Halbleiterfinne, umfassend einen unteren Abschnitt und einen oberen Abschnitt (wie beispielsweise die untere und obere Finne 130 und 150), und mit der Bildung 520 eines Ersatz-Gates (oder einer Dummy-Gate-Struktur, wie beispielsweise ein Ersatz-Gate 170) auf dem unteren und oberen Abschnitt (wie beispielsweise vertikal ausgerichtete Dummy-Gate-Regionen des unteren und oberen Abschnitts) der Halbleiterfinne. Hier ist die Dummy-Gate-Region des unteren Abschnitts benachbart zu der ersten und zweiten Region des unteren Abschnitts und verbindet diese und die Dummy-Gate-Region des oberen Abschnitts ist benachbart zu der ersten und zweiten Region des oberen Abschnitts und verbindet diese.
  • Das Verfahren 500 umfasst ferner das Bilden 530 einer dielektrischen Schicht (wie beispielsweise dielektrisches Material 140) auf der Halbleiterfinne und einer Dummy-Gate-Struktur, das Planarisieren des dielektrischen Materials, um eine Oberseite der Dummy-Gate-Struktur freizulegen, und das Ausräumen 540 der freigelegten Dummy-Gate-Struktur von der dielektrischen Schicht, um die Dummy-Gate-Regionen des unteren und oberen Abschnitts der Halbleiterfinne durch die ausgeräumte Dummy-Gate-Struktur freizulegen. Das Verfahren 500 umfasst ferner das elektrische Isolieren der ersten und zweiten Region des unteren Abschnitts der Halbleiterfinne an der freiliegenden Dummy-Gate-Region des unteren Abschnitts, während die erste und zweite Region des oberen Abschnitts an der freiliegenden Dummy-Gate-Region des oberen Abschnitts elektrisch unisoliert bleiben. Zum Beispiel kann diese elektrische Isolation das Ätzen 550 der freiliegenden Dummy-Gate-Regionen des unteren und oberen Abschnitts der Halbleiterfinne mit einem Ätzmittel umfassen, das selektiv das Halbleitermaterial des unteren Abschnitts der Halbleiterfinne ätzt und das Halbleitermaterial des oberen Abschnitts nicht ätzt, um die freiliegende Dummy-Gate-Region des unteren Abschnitts der Halbleiterfinne zu entfernen, während die freiliegende Dummy-Gate-Region des oberen Abschnitts intakt bleibt (wie in 2E-2F dargestellt).
  • Bezugnehmend auf das Verfahren 600 von 6 beginnt die Verarbeitung mit dem Bilden 610 einer Halbleiterfinne, umfassend einen unteren und einen oberen Abschnitt, Bilden 620 eines Ersatz-Gates auf dem unteren und oberen Abschnitt der Halbleiterfinne, Bilden 630 einer dielektrischen Schicht auf der Halbleiterfinne und dem Ersatz-Gate, Freilegen einer Oberseite des Ersatz-Gates und Ausräumen 640 des freigelegten Ersatz-Gates von der dielektrischen Schicht, um den unteren und oberen Abschnitt der Halbleiterfinne durch das ausgeräumte Ersatz-Gate freizulegen. Zum Beispiel können diese Operationen ähnlich zu den Operationen 510-540 de oben beschriebenen Verfahrens 500 durchgeführt werden.
  • Das Verfahren 600 umfasst ferner eine elektrische Isolierung der ersten und zweiten Region des unteren Abschnitts der Halbleiterfinne an der freiliegenden Ersatz- (oder Dummy)-Gate-Region des unteren Abschnitts, während die erste und zweite Region des oberen Abschnitts an der freiliegenden Dummy-Gate-Region des oberen Abschnitts elektrisch unisoliert bleiben. Jedoch, im Gegensatz zum selektiven Ätzen 550 des Verfahrens 500, umfasst das Verfahren 600 das Beschichten 650 eines Oxidationskatalysators (wie beispielsweise des Oxidationskatalysators 135) auf der freiliegenden Dummy-Gate-Region des unteren und oberen Abschnitts der Halbleiterfinne; Entfernen des beschichteten Oxidationskatalysators von der Dummy-Gate-Region des oberen Abschnitts der Halbleiterfinne, während der beschichtete Oxidationskatalysator nicht von der Dummy-Gate-Region des unteren Abschnitts entfernt wird, und Tempern 660 der Integrierte-Schaltungs-Struktur, um die beschichtete Dummy-Gate-Region des unteren Abschnitts der Halbleiterfinne zu oxidieren (wie in 4A-4C dargestellt).
  • Während die obigen beispielhaften Verfahren als Reihe von Operationen oder Schritten erscheinen, ist zu verstehen, dass es keine notwendige Reihenfolge für Operationen oder Schritte gibt, solange dies nicht speziell angegeben ist.
  • Beispielsystem
  • 7 stellt ein Rechensystem 1000 dar, das mit den hierin offenbarten Integrierte-Schaltungs-Strukturen oder Techniken gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung implementiert ist. Wie ersichtlich ist, häust das Rechensystem 1000 eine Hauptplatine 1002. Die Hauptplatine 1002 kann eine Anzahl von Komponenten umfassen, die unter anderem einen Prozessor 1004 (umfassend gestapelte Transistor-Strukturen wie hierin beschrieben) und zumindest einen Kommunikationschip 1006 umfassen, die jeweils physisch und elektrisch mit der Hauptplatine 1002 gekoppelt oder anderweitig in diese integriert sein können. Es wird darauf hingewiesen, dass die Hauptplatine 1002 beispielsweise irgendeine gedruckte Schaltungsplatine sein kann, sei es eine Hauptplatine, eine auf einer Hauptplatine befestigte Tochterplatine oder die einzige Platine des Systems 1000, um nur einige Beispiele zu nennen.
  • Abhängig von seinen Anwendungen kann das Rechensystem 1000 eine oder mehrere andere Komponenten umfassen, die physisch und elektrisch mit der Hauptplatine 1002 gekoppelt sein können oder nicht. Diese anderen Komponenten können, ohne jedoch darauf beschränkt zu sein, einen flüchtigen Speicher (z.B. DRAM), einen nichtflüchtigen Speicher (z.B. einen Nur-LeseSpeicher (ROM), einen resistiven Direktzugriffsspeicher (RRAM) und dergleichen), einen Grafikprozessor, einen digitalen Signalprozessor, einen Krypto- (oder kryptographischen) Prozessor, einen Chipsatz, eine Antenne, eine Anzeige, eine Touchscreen-Anzeige, eine Touchscreen-Steuerung, eine Batterie, einen Audio-Codec, einen Video-Codec, einen Leistungsverstärker, eine Vorrichtung, die zu einem Global-Positioning-System (GPS) gehört, einen Kompass, ein Akzelerometer, ein Gyroskop, einen Lautsprecher, eine Kamera und eine Massenspeichervorrichtung (wie beispielsweise ein Festplattenlaufwerk, eine Compact Disk (CD), eine Digital Versatile Disk (DVD) und so weiter) umfassen. Irgendwelche der im Rechensystem 1000 umfassten Komponenten können eine oder mehrere Integrierte-Schaltungs-Strukturen oder -Bauelemente (z.B. eine oder mehrere gestapelte Transistor-Strukturen) umfassen, die unter Verwendung der offenbarten Techniken gemäß einem beispielhaften Ausführungsbeispiel ausgebildet wurden. Bei einigen Ausführungsbeispielen können mehrere Funktionen in einen oder mehrere Chips integriert sein (beispielsweise wird darauf hingewiesen, dass der Kommunikationschip 1006 ein Teil des Prozessors 1004 sein kann oder anderweitig in diesen integriert sein kann).
  • Der Kommunikationschip 1006 ermöglicht drahtlose Kommunikationen für die Übertragung von Daten zu und von dem Rechensystem 1000. Der Ausdruck „drahtlos“ und seine Ableitungen können verwendet werden, um Schaltungen, Bauelemente, Systeme, Verfahren, Techniken, Kommunikationskanäle und ähnliches zu beschreiben, die Daten durch die Verwendung modulierter, elektromagnetischer Strahlung durch ein nicht festes Medium kommunizieren können. Der Ausdruck impliziert nicht, dass die zugeordneten Bauelemente nicht irgendwelche Drähte umfassen, obwohl sie dies bei einigen Ausführungsbeispielen möglicherweise nicht tun.
  • Der Kommunikationschip 1006 kann irgendeine aus einer Anzahl von drahtlosen Standards oder Protokollen implementieren, umfassend, aber nicht beschränkt auf Wi-Fi (IEEE 802.11 Familie), WiMAX (IEEE 802.16 Familie), IEEE 802.20, Long Term Evolution (LTE), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, Bluetooth, und Ableitungen davon, sowie irgendwelche anderen drahtlosen Protokolle, die bezeichnet werden als 3G, 4G, 5G, und darüber hinaus. Das Rechensystem 1000 kann eine Mehrzahl von Kommunikationschips 1006 umfassen. Zum Beispiel kann ein erster Kommunikationschip 1006 zweckgebunden sein für drahtlose Kommunikation mit kürzerem Bereich, wie beispielsweise Wi-Fi und Bluetooth, und ein zweiter Kommunikationschip 1006 kann zweckgebunden sein für drahtlose Kommunikation mit längerem Bereich, wie beispielsweise GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO, und andere.
  • Der Prozessor 1004 des Rechensystems 1000 umfasst einen Integrierte-Schaltungs-Die, der innerhalb des Prozessors 1004 gepackaged ist. Bei einigen Ausführungsbeispielen umfasst der Integrierte-Schaltungs-Die des Prozessors eine eingebaute Schaltungsanordnung, die mit einer oder mehreren Integrierte-Schaltungs-Strukturen oder -Bauelementen (z.B. gestapelte Transistor-Strukturen) implementiert ist, die unter Verwendung der offenbarten Techniken, wie hierin auf verschiedene Weise beschrieben wird, gebildet werden. Der Ausdruck „Prozessor“ kann sich auf irgendein Bauelement oder irgendeinen Abschnitt eines Bauelements beziehen, das/der zum Beispiel elektronische Daten aus Registern und/oder Speichern verarbeitet, um diese elektronischen Daten in andere elektronische Daten zu transformieren, die in Registern und/oder Speichern gespeichert werden können.
  • Der Kommunikationschip 1006 kann auch einen Integrierte-Schaltungs-Die umfassen, der innerhalb des Kommunikationschips 1006 gepackaged ist. Gemäß einigen solchen beispielhaften Ausführungsbeispielen umfasst der Integrierte-Schaltungs-Die des Kommunikationschips eine oder mehrere Integrierte Schaltungs-Strukturen oder -Bauelemente (z.B. gestapelte Transistor-Strukturen), die unter Verwendung der offenbarten Techniken, wie sie hierin auf verschiedene Weise beschrieben werden, gebildet werden. Angesichts dieser Offenbarung wird darauf hingewiesen, dass eine Multi-Standard-Drahtlosfähigkeit direkt in den Prozessor 1004 (z.B., wo Funktionalität von irgendwelchen Chips 1006 in den Prozessor 1004 integriert ist, anstatt separate Kommunikationschips zu umfassen) integriert sein kann. Ferner wird darauf hingewiesen, dass der Prozessor 1004 ein Chipsatz sein kann, der eine solche Drahtlosfähigkeit umfasst. Kurz gesagt, kann irgendeine Anzahl von Prozessoren 1004 und/oder Kommunikationschips 1006 verwendet werden. Ähnlich kann irgendein Chip oder Chipsatz mehrere darin integrierte Funktionen umfassen.
  • In verschiedenen Implementierungen kann die Rechenvorrichtung 1000 ein Laptop, ein Netbook, ein Notebook, ein Smartphone, ein Tablet, ein persönlicher digitaler Assistent (PDA), ein ultramobiler PC, ein Mobiltelefon, ein Desktop-Computer, ein Server, ein Drucker, ein Scanner, ein Monitor, eine Set-Top-Box, eine Unterhaltungs-Steuereinheit, eine digitale Kamera, ein tragbarer Musikspieler, ein digitaler Videorecorder oder eine beliebige andere elektronische Vorrichtung sein, die Daten verarbeitet oder eine oder mehrere Integrierte-Schaltungs-Strukturen oder -bauelemente (z.B. Gestapelte Transistor-Strukturen) einsetzt, die unter Verwendung der offenbarten Techniken, wie hierin auf verschiedene Weise beschrieben wird, gebildet werden.
  • Weitere beispielhafte Ausführungsbeispiele
  • Die folgenden Beispiele beziehen sich auf weitere Ausführungsbeispiele, aus denen zahlreiche Permutationen und Ausbildungen offensichtlich werden.
  • Beispiel 1 ist eine Integrierte-Schaltung- (IC) Struktur, umfassend: einen ersten Abschnitt einer unteren Halbleiterfinne, der sich horizontal in einer Längen-Richtung und vertikal in einer Höhen-Richtung erstreckt; einen zweiten Abschnitt der unteren Halbleiterfinne, der sich horizontal in der Längen-Richtung und vertikal in der Höhen-Richtung erstreckt; eine obere Halbleiterfinne, die sich horizontal in der Längen-Richtung und vertikal in der Höhen-Richtung erstreckt; und eine Isolator-Region, die sich horizontal in der Längen-Richtung erstreckt und die zum elektrischen Isolieren des ersten Abschnitts der unteren Halbleiterfinne von dem zweiten Abschnitt der unteren Halbleiterfinne ausgebildet ist, wobei sich die Isolator-Region ferner vertikal in der Höhen-Richtung in einer vertikalen Ausrichtung mit der oberen Halbleiterfinne erstreckt, die Isolator-Region umfassend zumindest eines von einem Isolatormaterial und einem Luftzwischenraum.
  • Beispiel 2 umfasst die IC-Struktur gemäß Beispiel 1, wobei der erste Abschnitt der unteren Halbleiterfinne einem ersten Transistor zugeordnet ist, der zweite Abschnitt der unteren Halbleiterfinne einem zweiten Transistor zugeordnet ist, die obere Halbleiterfinne einem dritten Transistor zugeordnet ist, und die Isolator-Region ferner in vertikaler Ausrichtung zu einer Gate-Elektrode des dritten Transistors ist.
  • Beispiel 3 umfasst die IC-Struktur gemäß einem der Beispiele 1-2, wobei die Isolator-Region zumindest eines von einem Oxid, einem Nitrid und einem Oxinitrid eines Halbleitermaterials des ersten und zweiten Abschnitts der unteren Halbleiterfinne umfasst.
  • Beispiel 4 umfasst die IC-Struktur gemäß einem der Beispiele 1-3, ferner umfassend ein Oxidationskatalysatormaterial benachbart zu der Isolator-Region.
  • Beispiel 5 umfasst die IC-Struktur gemäß Beispiel 4, wobei das Oxidationskatalysatormaterial ausgebildet ist, um als ein Katalysator zum Oxidieren eines Halbleitermaterials des ersten und zweiten Abschnitts der unteren Halbleiterfinne zu dienen.
  • Beispiel 6 umfasst die IC-Struktur gemäß Beispiel 5, wobei das Halbleitermaterial des ersten und zweiten Abschnitts der unteren Halbleiterfinne zumindest eines von Silizium und Siliziumgermanium umfasst und das Oxidationskatalysatormaterial Aluminiumoxid umfasst.
  • Beispiel 7 umfasst die IC-Struktur gemäß Beispiel 1, wobei der erste Abschnitt der unteren Halbleiterfinne einem ersten Transistor zugeordnet ist, der zweite Abschnitt der unteren Halbleiterfinne einem zweiten Transistor zugeordnet ist und die obere Halbleiterfinne einem dritten Transistor zugeordnet ist, der dritte Transistor umfassend: eine Halbleiter-Region der oberen Halbleiterfinne, wobei die Halbleiter-Region in einer vertikalen Ausrichtung zu der Isolator-Region ist; eine Source- und Drain-Region auf gegenüberliegenden Seiten von und benachbart zu der Halbleiter-Region; ein Gate-Dielektrikum auf der Halbleiterregion; und eine Gate-Elektrode auf dem Gate-Dielektrikum.
  • Beispiel 8 umfasst die IC-Struktur gemäß Beispiel 7, wobei die Isolator-Region benachbart zu dem ersten und zweiten Abschnitt der unteren Halbleiterfinne ist und die Länge der Halbleiter-Region kleiner als die Länge der Isolator-Region zwischen dem ersten und zweiten Abschnitt der unteren Halbleiterfinne ist.
  • Beispiel 9 umfasst die IC-Struktur gemäß einem der Beispiele 7-8, der erste Transistor umfassend: eine Halbleiter-Region des ersten Abschnitts der unteren Halbleiterfinne; eine Source- und Drain-Region auf gegenüberliegenden Seiten von und benachbart zu der Halbleiter-Region; ein Gate-Dielektrikum auf der Halbleiterregion; und eine Gate-Elektrode auf dem Gate-Dielektrikum, wobei die Source- und Drain-Region von einem des ersten und des dritten Transistors n-Typ sind, und die Source- und Drain-Region des anderen des ersten und des dritten Transistors p-Typ sind.
  • Beispiel 10 umfasst die IC-Struktur gemäß Beispiel 9, der eine des ersten und des dritten Transistors ein n-Typ-Metalloxid-Halbleiter-(NMOS) Transistor ist, der andere des ersten und des dritten Transistors ein p-Typ-Metalloxid-Halbleiter-(PMOS) Transistor ist, und der NMOS- und PMOS-Transistor eine komplementäre MOS- (CMOS) Transistor-Struktur bilden.
  • Beispiel 11 umfasst die IC-Struktur gemäß Beispiel 10, wobei die Halbleiter-Region des NMOS-Transistors einen Gruppe III-V-Halbleiter umfasst und die Halbleiter-Region des PMOS-Transistors einen Gruppe IV-Halbleiter umfasst.
  • Beispiel 12 umfasst die IC-Struktur gemäß einem der Beispiele 10-11, wobei die Halbleiter-Region des NMOS-Transistors eine Nanodrahtstruktur umfasst, die eine oder mehrere Halbleiter-Nanodrähte umfasst, und die Halbleiter-Region des PMOS-Transistors eine Finnenstruktur aufweist.
  • Beispiel 12 umfasst die IC-Struktur gemäß Beispiel 1, wobei der erste Abschnitt der unteren Halbleiterfinne einem ersten Transistor zugeordnet ist, der zweite Abschnitt der unteren Halbleiterfinne einem zweiten Transistor zugeordnet ist, die obere Halbleiterfinne einem dritten Transistor zugeordnet ist, die IC-Struktur ferner einen vierten und einen fünften Transistor, zugeordnet zu der oberen Halbleiterfinne, umfasst, und der dritte, vierte und fünfte Transistor in Reihe, parallel, oder in einer Kombination aus in Reihe und parallel, verbunden sind.
  • Beispiel 14 ist eine komplementäre integrierte Metalloxid-Halbleiter- (CMOS) -Schaltung (IC), umfassend: einen ersten Transistor, zugeordnet zu einem ersten Abschnitt einer unteren Halbleiterfinne und umfassend erste Source- und Drain-Regionen aufweisend einen von N-Typ und P-Typ‟ und eine Halbleiter-Region des ersten Abschnitts der unteren Halbleiterfinne, die benachbart zu der ersten Source- und Drain-Region ist und diese verbindet; einen zweiten Transistor, zugeordnet zu einem zweiten Abschnitt der unteren Halbleiterfinne in horizontaler Ausrichtung zu dem ersten Abschnitt der unteren Halbleiterfinne und umfassend zweite Source- und Drain-Regionen aufweisend den einen von N-Typ und P-Typ, und eine Halbleiter-Region des zweiten Abschnitts der unteren Halbleiterfinne, die benachbart zu der zweiten Source- und Drain-Region ist und diese verbindet; eine Isolator-Region in horizontaler Ausrichtung zu und elektrisch trennend den ersten und zweiten Transistor, die Isolator-Region umfassend zumindest eines von einem Isolatormaterial und einem Luftzwischenraum; und einen dritten Transistor, zugeordnet zu einer oberen Halbleiterfinne und umfassend dritte Source- und Drain-Regionen aufweisend den anderen von N-Typ und P-Typ‟ eine Halbleiter-Region der oberen Halbleiterfinne, die benachbart zu der dritten Source- und Drain-Region ist und diese verbindet, eine Gate-Struktur in vertikaler Ausrichtung zu der Isolator-Region, die Gate-Struktur umfassend ein Gate-Dielektrikum auf der Halbleiter-Region und eine Gate-Elektrode auf dem Gate-Dielektrikum.
  • Beispiel 15 umfasst die CMOS-IC gemäß Beispiel 14, wobei die Isolator-Region benachbart zu dem ersten und zweiten Abschnitt der unteren Halbleiterfinne ist, und eine Länge der Halbleiter-Region der oberen Halbleiterfinne kleiner als die Länge der Isolator-Region zwischen dem ersten und zweiten Abschnitt der unteren Halbleiterfinne ist.
  • Beispiel 16 umfasst die CMOS-IC gemäß einem der Beispiele 14-15, ferner umfassend einen vierten Transistor, zugeordnet zu der oberen Halbleiterfinne und umfassend: vierte Source- und Drain-Regionen aufweisend den anderen von N-Typ und P-Typ; und eine zweite Halbleiter-Region der oberen Halbleiterfinne, die benachbart zu der vierten Source- und Drain-Region ist und diese verbindet und in vertikaler Ausrichtung mit der Halbleiter-Region des ersten Abschnitts der unteren Halbleiterfinne ist.
  • Beispiel 17 umfasst die CMOS-IC gemäß Beispiel 16, ferner umfassend einen fünften Transistor, zugeordnet zu der oberen Halbleiterfinne und umfassend: fünfte Source- und Drain-Regionen aufweisend den anderen von N-Typ und P-Typ; und eine dritte Halbleiter-Region der oberen Halbleiterfinne, die benachbart zu der fünften Source- und Drain-Region ist und diese verbindet und in vertikaler Ausrichtung mit der Halbleiter-Region des zweiten Abschnitts der unteren Halbleiterfinne ist.
  • Beispiel 18 umfasst die CMOS-IC gemäß Beispiel 17, wobei der dritte Transistor ausgebildet ist zum elektrischen Verbinden des vierten und fünften Transistors.
  • Beispiel 19 umfasst die CMOS-IC gemäß einem der Beispiele 14-18, wobei die Isolator-Region zumindest eines von einem Oxid, einem Nitrid und einem Oxinitrid der Halbleiter-Regionen des ersten und zweiten Abschnitts der unteren Halbleiterfinne umfasst.
  • Beispiel 20 umfasst die CMOS-IC gemäß einem der Beispiele 14-19, ferner umfassend ein Oxidationskatalysatormaterial benachbart zu der Isolator-Region.
  • Beispiel 21 umfasst die CMOS-IC gemäß Beispiel 20, wobei das Oxidationskatalysatormaterial ausgebildet ist, um als ein Katalysator zum Oxidieren eines Halbleitermaterials der Halbleiter-Regionen des ersten und zweiten Abschnitts der unteren Halbleiterfinne zu dienen.
  • Beispiel 22 umfasst die CMOS-IC gemäß Beispiel 21, wobei das Halbleitermaterial der Halbleiter-Regionen des ersten und zweiten Abschnitts der unteren Halbleiterfinne zumindest eines von Silizium und Siliziumgermanium umfasst und das Oxidationskatalysatormaterial Aluminiumoxid umfasst.
  • Beispiel 23 umfasst die CMOS-IC gemäß einem der Beispiele 14-22, wobei der eine des ersten und des dritten Transistors, der die N-Typ-Source- und Drain-Region umfasst, ein NMOS-Transistor einer CMOS-Transistor-Struktur ist, und der andere des ersten und des dritten Transistors ein PMOS-Transistor der CMOS-Transistor-Struktur ist.
  • Beispiel 24 umfasst die CMOS-IC gemäß Beispiel 23, wobei die Halbleiter-Region des NMOS-Transistors ein unterschiedliches Material umfasst als die Halbleiter-Region des PMOS-Transistors.
  • Beispiel 25 umfasst die CMOS-IC gemäß einem der Beispiele 23-24, wobei die Halbleiter-Region des NMOS-Transistors einen Gruppe III-V-Halbleiter umfasst und die Halbleiter-Region des PMOS-Transistors einen Gruppe IV-Halbleiter umfasst.
  • Beispiel 26 umfasst die CMOS-IC gemäß einem der Beispiele 23-25, wobei die Halbleiter-Region des NMOS-Transistors eine Nanodrahtstruktur umfasst, die eine oder mehrere Halbleiter-Nanodrähte umfasst, und die Halbleiter-Region des PMOS-Transistors eine Finnenstruktur aufweist.
  • Beispiel 27 ist ein Verfahren zum Herstellen einer Integrierte-Schaltung- (IC) Struktur, das Verfahren umfassend: Bilden einer Halbleiterfinnenstruktur, umfassend einen unteren Abschnitt und einen oberen Abschnitt; Bilden einer Dummy-Gate-Struktur auf vertikal ausgerichteten Dummy-Gate-Regionen des unteren und oberen Abschnitts der Halbleiterfinnenstruktur, die Dummy-Gate-Region des unteren Abschnitts, die benachbart zu der ersten und zweiten Region des unteren Abschnitts ist und diese verbindet, und die Dummy-Gate-Region des oberen Abschnitts, die benachbart zu der ersten und zweiten Region des oberen Abschnitts ist und diese verbindet; Abscheiden eines Isolatormaterials auf die Halbleiterfinnen-Struktur und die Dummy-Gate-Struktur, und Planarisieren des Isolatormaterials, um eine Oberseite der Dummy-Gate-Struktur freizulegen; Ausräumen der freiliegenden Dummy-Gate-Struktur, um die Dummy-Gate-Regionen des unteren und oberen Abschnitts der Halbleiterfinnenstruktur freizulegen; und elektrisches Isolieren der ersten und zweiten Region des unteren Abschnitts der Halbleiterfinnenstruktur an der freiliegenden Dummy-Gate-Region des unteren Abschnitts, während die erste und zweite Region des oberen Abschnitts an der freiliegenden Dummy-Gate-Region des oberen Abschnitts elektrisch unisoliert gelassen werden.
  • Beispiel 28 umfasst das Verfahren gemäß Beispiel 27, wobei das elektrische Isolieren der ersten und zweiten Region des unteren Abschnitts der Halbleiterfinnenstruktur das Entfernen der freiliegenden Dummy-Gate-Region des unteren Abschnitts umfasst, während die freiliegende Dummy-Gate-Region des oberen Abschnitts intakt bleibt.
  • Beispiel 29 umfasst das Verfahren gemäß einem der Beispiele 27-28, wobei der untere Abschnitt der Halbleiterfinnenstruktur ein unterschiedliches Halbleitermaterial umfasst als der obere Abschnitt.
  • Beispiel 30 umfasst das Verfahren gemäß Beispiel 29, wobei das Halbleitermaterial von einem des unteren und oberen Abschnitts der Halbleiterfinnenstruktur Silizium ist und das Halbleitermaterial von dem anderen eines aus Siliziumgermanium, Germanium und ein III-V Halbleiter ist.
  • Beispiel 31 umfasst das Verfahren gemäß Beispiel 30, wobei der III-V Halbleiter Galliumarsenid ist.
  • Beispiel 32 umfasst das Verfahren gemäß einem der Beispiel 29-31, wobei das elektrische Isolieren der ersten und zweiten Region des unteren Abschnitts der Halbleiterfinnenstruktur ein Ätzen der freiliegenden Dummy-Gate-Regionen des unteren und oberen Abschnitts der Halbleiterfinnenstruktur mit einem Ätzmittel umfasst, dass selektiv das Halbleitermaterial des unteren Abschnitts ätzt und nicht das Halbleitermaterial des oberen Abschnitts ätzt, um die freiliegende Dummy-Gate-Region des unteren Abschnitts zu entfernen, während die freiliegende Dummy-Gate-Region des oberen Abschnitts intakt bleibt.
  • Beispiel 33 umfasst das Verfahren gemäß einem der Beispiele 27-31, wobei das elektrische Isolieren der ersten und zweiten Region des unteren Abschnitts der Halbleiterfinnenstruktur ein Oxidieren der freiliegenden Dummy-Gate-Region des unteren Abschnitts und nicht das Oxidieren der freiliegenden Dummy-Gate-Region des oberen Abschnitts umfasst, wodurch die freiliegende Dummy-Gate-Region des unteren Abschnitts in einen Isolator umgewandelt wird.
  • Beispiel 34 umfasst das Verfahren gemäß Beispiel 33, das Oxidieren der freiliegenden Dummy-Gate-Region des unteren Abschnitts umfassend: Beschichten eines Oxidationskatalysators auf den freiliegenden Dummy-Gate-Regionen des unteren und oberen Abschnitts der Halbleiterfinnen-Struktur; und Entfernen des beschichteten Oxidationskatalysators von der Dummy-Gate-Region des oberen Abschnitts der Halbleiterfinnenstruktur, während der beschichtete Oxidationskatalysator von der Dummy-Gate-Region des unteren Abschnitts nicht entfernt wird.
  • Beispiel 35 umfasst das Verfahren gemäß Beispiel 34, wobei ein Halbleitermaterial des unteren Abschnitts der Halbleiterfinnenstruktur zumindest eines von Silizium und Siliziumgermanium umfasst und der Oxidationskatalysator Aluminiumoxid umfasst.
  • Beispiel 36 umfasst das Verfahren gemäß einem der Beispiele 34-35, wobei das Oxidieren der freiliegenden Dummy-Gate-Region des unteren Abschnitts der Halbleiterfinnenstruktur ferner ein Tempern der IC-Struktur umfasst, um eine thermische Oxidation der beschichteten Dummy-Gate-Region des unteren Abschnitts zu ermöglichen.
  • Beispiel 37 umfasst das Verfahren gemäß einem der Beispiele 33-36, ferner umfassend das Entfernen der oxidierten Dummy-Gate-Region des unteren Abschnitts der Hal bl ei terfinnenstruktur.
  • Beispiel 38 umfasst das Verfahren gemäß einem der Beispiele 27-37, ferner umfassend das Bilden einer Isolatorschicht in der ausgeräumten Dummy-Gate-Struktur nach dem elektrischen Isolieren der ersten und zweiten Region des unteren Abschnitts der Halbleiterfinnenstruktur, um einen Abschnitt der ausgeräumten Dummy-Gate-Struktur zu füllen, entsprechend dem unteren Abschnitt der Halbleiterfinnenstruktur.
  • Beispiel 39 umfasst das Verfahren gemäß Beispiel 38, ferner umfassend: das Bilden eines Gate-Dielektrikums auf der Isolatorschicht, um die freiliegende Dummy-Gate-Region des oberen Abschnitts der Halbleiterfinnenstruktur abzudecken und das Bilden einer Gateelektrode auf dem Gate-Dielektrikum, um die ausgeräumte Dummy-Gate-Struktur zu füllen.
  • Beispiel 40 umfasst das Verfahren gemäß einem der Beispiele 27-39, wobei das elektrische Isolieren der ersten und zweiten Region des unteren Abschnitts der Halbleiterfinnenstruktur eine elektrische Isolation zwischen der ersten und zweiten Region des unteren Abschnitts der Halbleiterfinnenstruktur bereitstellt, das Verfahren ferner umfassend ein Bilden eines ersten Transistors, zugeordnet zu der ersten Region des unteren Abschnitts der Halbleiterfinnen-Struktur, und ein Bilden eines zweiten Transistors, zugeordnet zu der zweiten Region des unteren Abschnitts, wobei die elektrische Isolation zwischen der ersten und der zweiten Region des unteren Abschnitts den ersten und zweiten Transistors elektrisch trennt.
  • Beispiel 41 umfasst das Verfahren gemäß Beispiel 40, ferner umfassend das Bilden eines dritten Transistors, zugeordnet zu der ersten Region des oberen Abschnitts der Halbleiterfinnenstruktur und das Bilden eines vierten Transistors, zugeordnet zu der zweiten Region des oberen Abschnitts, wobei die Dummy-Gate-Region des oberen Abschnitts ausgebildet ist zum elektrischen Verbinden des dritten und vierten Transistors.
  • Beispiel 42 umfasst das Verfahren gemäß Beispiel 41, wobei die erste und zweite Region des oberen Abschnitts der Halbleiterfinnenstruktur in vertikaler Ausrichtung mit jeweils der ersten und zweiten Region des unteren Abschnitts der Halbleiterfinnenstruktur sind.
  • Beispiel 43 umfasst das Verfahren gemäß einem der Beispiele 41-42, ferner umfassend das Bilden einer Gate-Struktur auf der Dummy-Gate-Region des oberen Abschnitts der Halbleiterfinnenstruktur, um die ausgeräumte Gate-Struktur zu füllen und einen fünften Transistor zu bilden, entsprechend der Dummy-Gate-Region des oberen Abschnitts, wobei der fünfte Transistor ausgebildet ist zum Steuern des elektrischen Verbindens des dritten und vierten Transistors.
  • Die vorstehende Beschreibung von Ausführungsbeispielen wurde zu Zwecken der Veranschaulichung und Beschreibung vorgelegt. Sie erhebt weder Anspruch auf Vollständigkeit noch soll sie die Erfindung auf die genauen offenbarten Formen beschränken. Angesichts dieser Offenbarung sind viele Modifikationen und Variationen möglich. Es ist beabsichtigt, den Schutzbereich der vorliegenden Offenbarung nicht durch diese detaillierte Beschreibung, sondern durch die hier beigefügten Ansprüche zu begrenzen. Zukünftige eingereichte Anmeldungen, die die Priorität dieser Anmeldung beanspruchen, können den offenbarten Gegenstand auf eine unterschiedliche Weise beanspruchen und können im Allgemeinem irgendeinen Satz einer oder mehrerer Beschränkungen, wie sie verschieden offenbart oder anderweitig hierin demonstriert wurden, umfassen.

Claims (25)

  1. Eine Integrierte-Schaltung- (IC) Struktur, umfassend: einen ersten Abschnitt einer unteren Halbleiterfinne, der sich horizontal in einer Längen-Richtung und vertikal in einer Höhen-Richtung erstreckt; einen zweiten Abschnitt der unteren Halbleiterfinne, der sich horizontal in der Längen-Richtung und vertikal in der Höhen-Richtung erstreckt; eine obere Halbleiterfinne, die sich horizontal in der Längen-Richtung und vertikal in der Höhen-Richtung erstreckt; und eine Isolator-Region, die sich horizontal in der Längen-Richtung erstreckt und die zum elektrischen Isolieren des ersten Abschnitts der unteren Halbleiterfinne von dem zweiten Abschnitt der unteren Halbleiterfinne ausgebildet ist, wobei sich die Isolator-Region ferner vertikal in der Höhen-Richtung in einer vertikalen Ausrichtung mit der oberen Halbleiterfinne erstreckt, die Isolator-Region umfassend zumindest eines von einem Isolatormaterial und einem Luftzwischenraum.
  2. Die IC-Struktur gemäß Anspruch 1, wobei der erste Abschnitt der unteren Halbleiterfinne einem ersten Transistor zugeordnet ist, der zweite Abschnitt der unteren Halbleiterfinne einem zweiten Transistor zugeordnet ist, die obere Halbleiterfinne einem dritten Transistor zugeordnet ist, und die Isolator-Region ferner in vertikaler Ausrichtung zu einer Gate-Elektrode des dritten Transistors ist.
  3. Die IC-Struktur gemäß Anspruch 1, wobei die Isolator-Region zumindest eines von einem Oxid, einem Nitrid und einem Oxinitrid eines Halbleitermaterials des ersten und zweiten Abschnitts der unteren Halbleiterfinne umfasst.
  4. Die IC-Struktur gemäß einem der Ansprüche 1-3, ferner umfassend ein Oxidationskatalysatormaterial benachbart zu der Isolator-Region.
  5. Die IC-Struktur gemäß Anspruch 4, wobei das Oxidationskatalysatormaterial ausgebildet ist, um als ein Katalysator zum Oxidieren eines Halbleitermaterials des ersten und zweiten Abschnitts der unteren Halbleiterfinne zu dienen.
  6. Die IC-Struktur gemäß Anspruch 5, wobei das Halbleitermaterial des ersten und zweiten Abschnitts der unteren Halbleiterfinne zumindest eines von Silizium und Siliziumgermanium umfasst und das Oxidationskatalysatormaterial Aluminiumoxid umfasst.
  7. Die IC-Struktur gemäß Anspruch 1, wobei der erste Abschnitt der unteren Halbleiterfinne einem ersten Transistor zugeordnet ist, der zweite Abschnitt der unteren Halbleiterfinne einem zweiten Transistor zugeordnet ist und die obere Halbleiterfinne einem dritten Transistor zugeordnet ist, der dritte Transistor umfassend: eine Halbleiter-Region der oberen Halbleiterfinne, wobei die Halbleiter-Region in einer vertikalen Ausrichtung zu der Isolator-Region ist; eine Source- und Drain-Region auf gegenüberliegenden Seiten von und benachbart zu der Halbleiter-Region; ein Gate-Dielektrikum auf der Halbleiterregion; und eine Gate-Elektrode auf dem Gate-Dielektrikum.
  8. Die IC-Struktur gemäß Anspruch 7, wobei die Isolator-Region benachbart zu dem ersten und zweiten Abschnitt der unteren Halbleiterfinne ist und die Länge der Halbleiter-Region kleiner als die Länge der Isolator-Region zwischen dem ersten und zweiten Abschnitt der unteren Halbleiterfinne ist.
  9. Die IC-Struktur gemäß einem der Ansprüche 7-8, der erste Transistor umfassend: eine Halbleiter-Region des ersten Abschnitts der unteren Halbleiterfinne; eine Source- und Drain-Region auf gegenüberliegenden Seiten von und benachbart zu der Halbleiter-Region; ein Gate-Dielektrikum auf der Halbleiterregion; und eine Gate-Elektrode auf dem Gate-Dielektrikum, wobei die Source- und Drain-Region von einem des ersten und des dritten Transistors n-Typ sind, und die Source- und Drain-Region des anderen des ersten und des dritten Transistors p-Typ sind.
  10. Die IC-Struktur gemäß Anspruch 9, wobei: der eine des ersten und des dritten Transistors ein n-Typ-Metalloxid-Halbleiter-(NMOS) Transistor ist, der andere des ersten und des dritten Transistors ein p-Typ-Metalloxid-Halbleiter-(PMOS) Transistor ist, und der NMOS- und PMOS-Transistor eine komplementäre MOS- (CMOS) Transistor-Struktur bilden.
  11. Die IC-Struktur gemäß Anspruch 10, wobei die Halbleiter-Region des NMOS-Transistors einen Gruppe III-V-Halbleiter umfasst und die Halbleiter-Region des PMOS-Transistors einen Gruppe IV-Halbleiter umfasst.
  12. Die IC-Struktur gemäß Anspruch 10, wobei: die Halbleiter-Region des NMOS-Transistors eine Nanodrahtstruktur umfasst, die eine oder mehrere Halbleiter-Nanodrähte umfasst, und die Halbleiter-Region des PMOS-Transistors eine Finnenstruktur aufweist.
  13. Die IC-Struktur gemäß Anspruch 1, wobei der erste Abschnitt der unteren Halbleiterfinne einem ersten Transistor zugeordnet ist, der zweite Abschnitt der unteren Halbleiterfinne einem zweiten Transistor zugeordnet ist, die obere Halbleiterfinne einem dritten Transistor zugeordnet ist, die IC-Struktur ferner einen vierten und einen fünften Transistor, zugeordnet zu der oberen Halbleiterfinne, umfasst, und der dritte, vierte und fünfte Transistor in Reihe, parallel, oder in einer Kombination aus in Reihe und parallel, verbunden sind.
  14. Eine komplementäre integrierte Metalloxid-Halbleiter- (CMOS) -Schaltung (IC), umfassend: einen ersten Transistor, zugeordnet zu einem ersten Abschnitt einer unteren Halbleiterfinne und umfassend erste Source- und Drain-Regionen aufweisend einen von N-Typ und P-Typ, und eine Halbleiter-Region des ersten Abschnitts der unteren Halbleiterfinne, die benachbart zu der ersten Source- und Drain-Region ist und diese verbindet; einen zweiten Transistor, zugeordnet zu einem zweiten Abschnitt der unteren Halbleiterfinne in horizontaler Ausrichtung zu dem ersten Abschnitt der unteren Halbleiterfinne und umfassend zweite Source- und Drain-Regionen aufweisend den einen von N-Typ und P-Typ, und eine Halbleiter-Region des zweiten Abschnitts der unteren Halbleiterfinne, die benachbart zu der zweiten Source- und Drain-Region ist und diese verbindet; eine Isolator-Region in horizontaler Ausrichtung zu und elektrisch trennend den ersten und zweiten Transistor, die Isolator-Region umfassend zumindest eines von einem Isolatormaterial und einem Luftzwischenraum; und einen dritten Transistor, zugeordnet zu einer oberen Halbleiterfinne und umfassend dritte Source- und Drain-Regionen aufweisend den anderen von N-Typ und P-Typ, eine Halbleiter-Region der oberen Halbleiterfinne, die benachbart zu der dritten Source- und Drain-Region ist und diese verbindet, eine Gate-Struktur in vertikaler Ausrichtung zu der Isolator-Region, die Gate-Struktur umfassend ein Gate-Dielektrikum auf der Halbleiter-Region und eine Gate-Elektrode auf dem Gate-Dielektrikum.
  15. Die CMOS-IC gemäß Anspruch 14, wobei die Isolator-Region benachbart zu dem ersten und zweiten Abschnitt der unteren Halbleiterfinne ist, und eine Länge der Halbleiter-Region der oberen Halbleiterfinne kleiner als die Länge der Isolator-Region zwischen dem ersten und zweiten Abschnitt der unteren Halbleiterfinne ist.
  16. Die CMOS-IC gemäß Anspruch 14, wobei die Isolator-Region zumindest eines von einem Oxid, einem Nitrid und einem Oxinitrid der Halbleiter-Regionen des ersten und zweiten Abschnitts der unteren Halbleiterfinne umfasst.
  17. Die CMOS-IC gemäß einem der Ansprüche 14-16, ferner umfassend ein Oxidationskatalysatormaterial benachbart zu der Isolator-Region.
  18. Ein Verfahren zum Herstellen einer Integrierte-Schaltungs (IC) Struktur, das Verfahren umfassend: Bilden einer Halbleiterfinnenstruktur, umfassend einen unteren Abschnitt und einen oberen Abschnitt; Bilden einer Dummy-Gate-Struktur auf vertikal ausgerichteten Dummy-Gate-Regionen des unteren und oberen Abschnitts der Halbleiterfinnenstruktur, die Dummy-Gate-Region des unteren Abschnitts, die benachbart zu der ersten und zweiten Region des unteren Abschnitts ist und diese verbindet, und die Dummy-Gate-Region des oberen Abschnitts, die benachbart zu der ersten und zweiten Region des oberen Abschnitts ist und diese verbindet; Abscheiden eines Isolatormaterials auf die Halbleiterfinnen-Struktur und die Dummy-Gate-Struktur, und Planarisieren des Isolatormaterials, um eine Oberseite der Dummy-Gate-Struktur freizulegen; Ausräumen der freiliegenden Dummy-Gate-Struktur, um die Dummy-Gate-Regionen des unteren und oberen Abschnitts der Halbleiterfinnenstruktur freizulegen; und elektrisches Isolieren der ersten und zweiten Region des unteren Abschnitts der Halbleiterfinnenstruktur an der freiliegenden Dummy-Gate-Region des unteren Abschnitts, während die erste und zweite Region des oberen Abschnitts an der freiliegenden Dummy-Gate-Region des oberen Abschnitts elektrisch unisoliert gelassen werden.
  19. Das Verfahren gemäß Anspruch 18, wobei das elektrische Isolieren der ersten und zweiten Region des unteren Abschnitts der Halbleiterfinnenstruktur ein Entfernen der freiliegenden Dummy-Gate-Region des unteren Abschnitts umfasst, während die freiliegende Dummy-Gate-Region des oberen Abschnitts intakt bleibt.
  20. Das Verfahren gemäß Anspruch 18, wobei der untere Abschnitt der Halbleiterfinnenstruktur ein unterschiedliches Halbleitermaterial umfasst als der obere Abschnitt.
  21. Das Verfahren gemäß Anspruch 20, wobei das elektrische Isolieren der ersten und zweiten Region des unteren Abschnitts der Halbleiterfinnenstruktur ein Ätzen der freiliegenden Dummy-Gate-Regionen des unteren und oberen Abschnitts der Halbleiterfinnenstruktur mit einem Ätzmittel umfasst, dass selektiv das Halbleitermaterial des unteren Abschnitts ätzt und nicht das Halbleitermaterial des oberen Abschnitts ätzt, um die freiliegende Dummy-Gate-Region des unteren Abschnitts zu entfernen, während die freiliegende Dummy-Gate-Region des oberen Abschnitts intakt bleibt.
  22. Das Verfahren gemäß Anspruch 18, wobei das elektrische Isolieren der ersten und zweiten Region des unteren Abschnitts der Halbleiterfinnenstruktur ein Oxidieren der freiliegenden Dummy-Gate-Region des unteren Abschnitts und nicht das Oxidieren der freiliegenden Dummy-Gate-Region des oberen Abschnitts umfasst, wodurch die freiliegende Dummy-Gate-Region des unteren Abschnitts in einen Isolator umgewandelt wird.
  23. Das Verfahren gemäß Anspruch 22, das Oxidieren der freiliegenden Dummy-Gate-Region des unteren Abschnitts umfassend: Beschichten eines Oxidationskatalysators auf den freiliegenden Dummy-Gate-Regionen des unteren und oberen Abschnitts der Halbleiterfinnen-Struktur; und Entfernen des beschichteten Oxidationskatalysators von der Dummy-Gate-Region des oberen Abschnitts der Halbleiterfinnenstruktur, während der beschichtete Oxidationskatalysator von der Dummy-Gate-Region des unteren Abschnitts nicht entfernt wird.
  24. Das Verfahren gemäß Anspruch 23, wobei das Oxidieren der freiliegenden Dummy-Gate-Region des unteren Abschnitts der Halbleiterfinnenstruktur ferner ein Tempern der IC-Struktur umfasst, um eine thermische Oxidation der beschichteten Dummy-Gate-Region des unteren Abschnitts zu ermöglichen.
  25. Das Verfahren gemäß einem der Ansprüche 18-24, wobei das elektrische Isolieren der ersten und zweiten Region des unteren Abschnitts der Halbleiterfinnenstruktur eine elektrische Isolation zwischen der ersten und zweiten Region des unteren Abschnitts der Halbleiterfinnenstruktur bereitstellt, das Verfahren ferner umfassend ein Bilden eines ersten Transistors, zugeordnet zu der ersten Region des unteren Abschnitts der Halbleiterfinnen-Struktur, und ein Bilden eines zweiten Transistors, zugeordnet zu der zweiten Region des unteren Abschnitts, wobei die elektrische Isolation zwischen der ersten und der zweiten Region des unteren Abschnitts den ersten und zweiten Transistors elektrisch trennt.
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