DE102018127143A1 - Plugs für verbindungsleitungen für die herstellung einer fortschrittlichen integrierten schaltungsstruktur - Google Patents

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conductive
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Andrew W. Yeoh
Ilsup JIN
Angelo Kandas
Michael L. Hattendorf
Christopher P. Auth
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    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
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    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
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    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5283—Cross-sectional geometry
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    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
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    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H01L23/53238—Additional layers associated with copper layers, e.g. adhesion, barrier, cladding layers
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    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53257—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being a refractory metal
    • H01L23/53266—Additional layers associated with refractory-metal layers, e.g. adhesion, barrier, cladding layers
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    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
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    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
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    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
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    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
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    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0922—Combination of complementary transistors having a different structure, e.g. stacked CMOS, high-voltage and low-voltage CMOS
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    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0924—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
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    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/20—Resistors
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    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/20—Resistors
    • H01L28/24—Resistors with an active material comprising a refractory, transition or noble metal, metal compound or metal alloy, e.g. silicides, oxides, nitrides
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    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
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    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region
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    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
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    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions
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    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
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    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System
    • H01L29/167—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System further characterised by the doping material
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    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41775—Source or drain electrodes for field effect devices characterised by the proximity or the relative position of the source or drain electrode and the gate electrode, e.g. the source or drain electrode separated from the gate electrode by side-walls or spreading around or above the gate electrode
    • H01L29/41783—Raised source or drain electrodes self aligned with the gate
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    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41791—Source or drain electrodes for field effect devices for transistors with a horizontal current flow in a vertical sidewall, e.g. FinFET, MuGFET
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    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/516—Insulating materials associated therewith with at least one ferroelectric layer
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    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6653—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using the removal of at least part of spacer, e.g. disposable spacer
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    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66636—Lateral single gate silicon transistors with source or drain recessed by etching or first recessed by etching and then refilled
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    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/66818—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET the channel being thinned after patterning, e.g. sacrificial oxidation on fin
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    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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    • H01L21/0332—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their composition, e.g. multilayer masks, materials
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    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
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    • H01L21/76885—By forming conductive members before deposition of protective insulating material, e.g. pillars, studs
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    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
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    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
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    • H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
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    • H01L21/8232—Field-effect technology
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    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
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    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
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    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
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    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
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    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
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Abstract

Ausführungsbeispiele der Offenbarung befinden sich auf dem Gebiet der Herstellung einer fortschrittlichen integrierten Schaltungsstruktur und insbesondere einer Herstellung einer integrierten Schaltungsstruktur mit 10-Nanometer-Knoten und kleiner und die resultierenden Strukturen. Bei einem Beispiel umfasst eine integrierte Schaltungsstruktur eine Zwischenschicht-Dielektrikums- (ILD-) Schicht über einem Substrat. Eine leitfähige Verbindungsleitung ist in einem Graben in der ILD-Schicht, wobei die leitfähige Verbindungsleitung einen ersten Abschnitt und einen zweiten Abschnitt aufweist, wobei der erste Abschnitt lateral benachbart zu dem zweiten Abschnitt ist. Ein dielektrischer Plug ist zwischen und lateral benachbart zu dem ersten und zweiten Abschnitt der leitfähigen Verbindungsleitung, wobei der dielektrische Plug ein Metalloxid-Material aufweist.

Description

  • BEZUGNAHME AUF VERWANDTE ANMELDUNGEN
  • Diese Anmeldung beansprucht die Priorität der US-Patentanmeldung Nr. 62/593,149 mit dem Titel „ADVANCED INTEGRATED CIRCUIT STRUCTURE FABRICATION“, eingereicht am 30. November 2017, deren Inhalte hierin durch Bezugnahme aufgenommen sind.
  • TECHNISCHES GEBIET
  • Ausführungsbeispiele der Offenbarung befinden sich auf dem Gebiet der Herstellung einer fortschrittlichen integrierten Schaltungsstruktur und insbesondere einer Herstellung einer integrierten Schaltungsstruktur und der resultierenden Strukturen mit 10-Nanometer-Knoten und kleiner.
  • HINTERGRUND
  • In den letzten Jahrzehnten war die Skalierung von Merkmalen bei integrierten Schaltungen eine Antriebskraft hinter einer ständig wachsenden Halbleiterindustrie. Das Skalieren auf immer kleinere Merkmale ermöglicht erhöhte Dichten von funktionalen Einheiten auf der begrenzten Grundfläche von Halbleiterchips. Zum Beispiel ermöglicht eine schrumpfende Transistorgröße die Einbringung einer erhöhten Anzahl von Speicher- oder Logik-Bauelementen auf einem Chip, was die Herstellung von Produkten mit erhöhter Kapazität ermöglicht. Das Streben nach immer höherer Kapazität ist jedoch nicht ohne Grund. Die Notwendigkeit zur Optimierung der Performance von jedem Bauelement wird immer wichtiger.
  • Die Variabilität bei herkömmlichen und aktuell bekannten Herstellungsprozessen kann die Möglichkeit einschränken, sie weiter in den 10-Nanometer-Knoten- oder Unter-10-Nanometer-Knoten-Bereich auszudehnen. Folglich kann die Herstellung der funktionalen Komponenten, die für Knoten zukünftiger Technologie benötigt werden, die Einführung von neuen Methoden oder die Integration neuer Techniken in aktuelle Herstellungsprozesse oder anstelle von aktuellen Herstellungsprozessen erfordern.
  • Figurenliste
    • 1A stellt eine Querschnittansicht einer Startstruktur nach der Abscheidung aber vor der Strukturierung einer Hartmaskenmaterialschicht dar, die auf einer Zwischenschicht-Dielektrikums- (ILD; interlayer dielectric) Schicht gebildet ist.
    • 1B stellt eine Querschnittansicht der Struktur aus 1A nach dem Strukturieren der Hartmaskenschicht durch Abstandshalbierung dar.
    • 2A ist ein Schema eines Abstandsviertelungsansatzes, der zum Herstellen von Halbleiterfinnen gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung verwendet wird.
    • 2b stellt eine Querschnittansicht von Halbleiterfinnen dar, die unter Verwendung eines Abstandsviertelungsansatzes gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung hergestellt werden.
    • 3A ist ein Schema eines zusammengeführten Finnen-Abstandsviertelungsansatzes, der zum Herstellen von Halbleiterfinnen gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung verwendet wird.
    • 3B stellt eine Querschnittansicht von Halbleiterfinnen dar, die unter Verwendung eines zusammengeführten Finnen-Abstandsviertelungsansatzes gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung hergestellt werden.
    • 4A-4C sind Querschnittansichten, die verschiedene Operationen bei einem Verfahren zum Herstellen einer Mehrzahl von Halbleiterfinnen gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung repräsentieren.
    • 5A stellt eine Querschnittansicht eines Paares von Halbleiterfinnen dar, die durch eine Dreischicht-Grabenisolierstruktur gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung getrennt sind.
    • 5B stellt eine Querschnittansicht eines anderen Paares von Halbleiterfinnen dar, die durch eine andere Dreischicht-Grabenisolierstruktur gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung getrennt sind.
    • 6A-6D stellen Querschnittansichten von verschiedenen Operationen bei der Herstellung einer Dreischicht-Grabenisolierstruktur gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung dar.
    • 7A-7E stellen winkelige, dreidimensionale Querschnittansichten von verschiedenen Operationen bei einem Verfahren zum Herstellen einer integrierten Schaltungsstruktur gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung dar.
    • 8A-8F stellen leicht projizierte Querschnittansichten dar, entnommen entlang der Achse a-a' von 7E, für verschiedene Operationen bei einem Verfahren zum Herstellen einer integrierten Schaltungsstruktur gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung dar.
    • 9A stellt eine leicht projizierte Querschnittansicht entnommen entlang der Achse a-a' von 7E für eine integrierte Schaltungsstruktur dar, umfassend permanente Gatestapel und epitaxiale Source- oder Drain-Regionen, gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung.
    • 9B stellt eine Querschnittansicht entnommen entlang der Achse b-b' von 7E für eine integrierte Schaltungsstruktur dar, umfassend epitaxiale Source- oder Drain-Regionen und eine Mehrschicht-Grabenisolierstruktur, gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung.
    • 10 stellt eine Querschnittansicht einer integrierten Schaltungsstruktur entnommen an einer Source- oder Drain-Position dar, gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung.
    • 11 stellt eine Querschnittansicht einer anderen integrierten Schaltungsstruktur entnommen an einer Source- oder Drain-Position dar, gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung.
    • 12A-12D stellen Querschnittansichten entnommen an einer Source- oder Drain-Position dar, die verschiedenen Operationen bei der Herstellung einer integrierten Schaltungsstruktur gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung repräsentieren.
    • 13A und 13B stellen Draufsichten dar, die verschiedene Operationen bei einem Verfahren zum Strukturieren von Finnen mit einer Multi-Gate-Beabstandung zum Bilden einer lokalen Isolierstruktur gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung repräsentieren.
    • 14A-14D stellen Draufsichten dar, die verschiedene Operationen bei einem Verfahren zum Strukturieren von Finnen mit einer Einzel-Gate-Beabstandung zum Bilden einer lokalen Isolierstruktur gemäß einem anderen Ausführungsbeispiel der vorliegenden Offenbarung repräsentieren.
    • 15 stellt eine Querschnittansicht einer integrierten Schaltungsstruktur mit einer Finne mit einer Multi-Gate-Beabstandung zur lokalen Isolierung dar, gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung.
    • 16A stellt eine Querschnittansicht einer integrierten Schaltungsstruktur mit einer Finne mit einer Einzel-Gate-Beabstandung zur lokalen Isolierung dar, gemäß einem anderen Ausführungsbeispiel der vorliegenden Offenbarung.
    • 16B stellt eine Querschnittansicht dar, die Positionen zeigt, wo eine Finnenisolierstruktur anstelle einer Gate-Elektrode gebildet sein kann, gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung.
    • 17A-17C stellen verschiedene Tiefen-Möglichkeiten für einen Finnen-Schnitt dar, der unter Verwendung eines Finnen-Trimm-Isolieransatzes erzeugt wird, gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung.
    • 18 stellt eine Draufsicht und eine entsprechende Querschnittansicht entnommen entlang der Achse a-a' dar, die mögliche Optionen für die Tiefe von lokalen versus breiteren Positionen von Finnen-Schnitten innerhalb einer Finne zeigen, gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung.
    • 19A und 19B stellen Querschnittansichten von verschiedenen Operationen bei einem Verfahren zum Auswählen von Finnen-Ende-Stressor-Positionen an Enden einer Finne dar, die einen breiten Schnitt aufweist, gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung.
    • 20A und 20B stellen Querschnittansichten von verschiedenen Operationen bei einem Verfahren zum Auswählen von Finnen-Ende-Stressor-Positionen an Enden einer Finne dar, die einen lokalen Schnitt aufweist, gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung.
    • 21A-21M stellen Querschnittansichten von verschiedenen Operationen bei einem Verfahren zum Herstellen einer integrierten Schaltungsstruktur mit differenzierten dielektrischen Finnen-Ende-Plugs gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung dar.
    • 22A-22D stellen Querschnittansichten von exemplarischen Strukturen eines dielektrischen PMOS-Finnen-Ende-Stressor-Plugs dar, gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung.
    • 23A stellt eine Querschnittansicht einer anderen Halbleiterstruktur mit Spannung induzierenden Finnen-Ende-Merkmalen dar, gemäß einem anderen Ausführungsbeispiel der vorliegenden Offenbarung.
    • 23B stellt eine Querschnittansicht einer anderen Halbleiterstruktur mit Spannung induzierenden Finnen-Ende-Merkmalen dar, gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung.
    • 24A stellt eine winkelige Ansicht einer Finne mit uniaxialer Zugbelastung gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung dar.
    • 24B stellt eine winkelige Ansicht einer Finne mit uniaxialer Druckbelastung gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung dar.
    • 25A und 25B stellen Draufsichten dar, die verschiedene Operationen bei einem Verfahren zum Strukturieren von Finnen mit einer Einzel-Gate-Beabstandung zum Bilden einer lokalen Isolierstruktur in ausgewählten Gate-Leitungs-Schnittpositionen gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung repräsentieren.
    • 26A-26C stellen Querschnittansichten von verschiedenen Möglichkeiten für dielektrische Plugs für lokale Poly-Schnitt- und Finnen-Trimm-Isolierung (FTI; fin trim isolation) an lokalen Finnen-Schnitt-Positionen und Positionen nur für Poly-Schneiden für verschiedene Regionen der Struktur aus 25B dar, gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung.
    • 27A stellt eine Draufsicht und eine entsprechende Querschnittansicht einer integrierten Schaltungsstruktur mit einem Gate-Leitungs-Schnitt mit einem dielektrischen Plug dar, der sich in dielektrische Abstandhalter der Gate-Leitung erstreckt, gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung.
    • 27B stellt eine Draufsicht und eine entsprechende Querschnittansicht einer integrierten Schaltungsstruktur mit einem Gate-Leitungs-Schnitt mit einem dielektrischen Plug dar, der sich über dielektrische Abstandhalter der Gate-Leitung hinaus erstreckt, gemäß einem anderen Ausführungsbeispiel der vorliegenden Offenbarung.
    • 28A-28F stellen Querschnittansichten von verschiedenen Operationen bei einem Verfahren zum Herstellen einer integrierten Schaltungsstruktur mit einem Gate-Leitungs-Schnitt mit einem dielektrischen Plug mit einem oberen Abschnitt dar, der sich über dielektrische Abstandhalter der Gate-Leitung hinaus erstreckt, und einem unteren Abschnitt, der sich in die dielektrischen Abstandhalter der Gate-Leitung erstreckt, gemäß einem anderen Ausführungsbeispiel der vorliegenden Offenbarung.
    • 29A-29C stellen eine Draufsicht und entsprechende Querschnittansichten einer integrierten Schaltungsstruktur mit einem Rest-Dummy-Gate-Material an Abschnitten des Bodens eines permanenten Gate-Stapels dar, gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung.
    • 30A-30D stellen Querschnittansichten von verschiedenen Operationen bei einem Verfahren zum Herstellen einer integrierten Schaltungsstruktur mit einem Rest-Dummy-Gate-Material an Abschnitten des Bodens eines permanenten Gate-Stapels dar, gemäß einem anderen Ausführungsbeispiel der vorliegenden Offenbarung.
    • 31A stellt eine Querschnittansicht eines Halbleiterbauelements mit einer ferroelektrischen oder antiferroelektrischen Gatedielektrikumsstruktur gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung dar.
    • 31B stellt eine Querschnittansicht eines anderen Halbleiterbauelements mit einer ferroelektrischen oder antiferroelektrischen Gatedielektrikumsstruktur gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung dar.
    • 32A stellt eine Draufsicht einer Mehrzahl von Gateleitungen über ein Paar aus Halbleiterfinnen dar, gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung.
    • 32B stellt eine Querschnittansicht entnommen entlang der Achse a-a' von 32A dar, gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung.
    • 33A stellt Querschnittansichten eines Paares von NMOS-Bauelementen mit einer differenzierten Spannungsschwelle basierend auf einer modulierten Dotierung und eines Paares von PMOS-Bauelementen mit einer differenzierten Spannungsschwelle basierend auf einer modulierten Dotierung dar, gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung.
    • 33B stellt Querschnittansichten eines Paares von NMOS-Bauelementen mit einer differenzierten Spannungsschwelle basierend auf einer differenzierten Gate-Elektrodenstruktur und eines Paares von PMOS-Bauelementen mit einer differenzierten Spannungsschwelle basierend auf einer differenzierten Gate-Elektrodenstruktur gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung dar.
    • 34A stellt Querschnittansichten eines Tripletts von NMOS-Bauelementen mit einer differenzierten Spannungsschwelle basierend auf einer differenzierten Gate-Elektrodenstruktur und auf modulierter Dotierung und eines Tripletts von PMOS-Bauelementen mit einer differenzierten Spannungsschwelle basierend auf einer differenzierten Gate-Elektrodenstruktur und auf einer modulierten Dotierung gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung dar.
    • 34B stellt Querschnittansichten eines Tripletts von NMOS-Bauelementen mit einer differenzierten Spannungsschwelle basierend auf einer differenzierten Gate-Elektrodenstruktur und auf einer modulierten Dotierung und eines Tripletts von PMOS-Bauelementen mit einer differenzierten Spannungsschwelle basierend auf einer differenzierten Gate-Elektrodenstruktur und auf einer modulierten Dotierung gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung dar.
    • 35A-35D stellen Querschnittansichten von verschiedenen Operationen bei einem Verfahren zum Herstellen von NMOS-Bauelementen mit einer differenzierten Spannungsschwelle basierend auf einer differenzierten Gate-Elektrodenstruktur gemäß einem anderen Ausführungsbeispiel der vorliegenden Offenbarung dar.
    • 36A-36D stellen Querschnittansichten von verschiedenen Operationen bei einem Verfahren zum Herstellen von PMOS-Bauelementen mit einer differenzierten Spannungsschwelle basierend auf einer differenzierten Gate-Elektrodenstruktur gemäß einem anderen Ausführungsbeispiel der vorliegenden Offenbarung dar.
    • 37 stellt eine Querschnittansicht einer integrierten Schaltungsstruktur mit einem P/N-Übergang gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung dar.
    • 38A-38H stellen Querschnittansichten von verschiedenen Operationen bei einem Verfahren zum Herstellen einer integrierten Schaltungsstruktur unter Verwendung eines Dual-Metall-Gate-Gateaustausch-Prozessflusses gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung dar.
    • 39A-39H stellen Querschnittansichten dar, die verschiedene Operationen bei einem Verfahren zum Herstellen einer auf Dual-Silicid basierenden integrierten Schaltung repräsentieren, gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung.
    • 40A stellt eine Querschnittansicht einer integrierten Schaltungsstruktur mit Grabenkontakten für ein NMOS-Bauelement gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung dar.
    • 40B stellt eine Querschnittansicht einer integrierten Schaltungsstruktur mit Grabenkontakten für ein PMOS-Bauelement gemäß einem anderen Ausführungsbeispiel der vorliegenden Offenbarung dar.
    • 41A stellt eine Querschnittansicht eines Halbleiterbauelements mit einem leitfähigen Kontakt auf einer Source- oder Drain-Region gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung dar.
    • 41B stellt eine Querschnittansicht eines anderen Halbleiterbauelements mit einem leitfähigen Element auf einer erhöhten Source- oder Drain-Region gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung dar.
    • 42 stellt eine Draufsicht einer Mehrzahl von Gate-Leitungen über einem Paar aus Halbleiterfinnen gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung dar.
    • 43A-43C stellen Querschnittansichten dar, entnommen entlang der Achse a-a' von 42, für verschiedene Operationen bei einem Verfahren zum Herstellen einer integrierten Schaltungsstruktur gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung dar.
    • 44 stellt eine Querschnittansicht entnommen entlang der Achse b-b' von 42 dar, für eine integrierte Schaltungsstruktur, gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung.
    • 45A und 45B stellen eine Draufsicht bzw. entsprechende Querschnittansicht einer integrierten Schaltungsstruktur dar, umfassend Grabenkontakt-Plugs mit einem Hartmaskenmaterial auf denselben, gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung.
    • 46A-46D stellen Querschnittansichten dar, die verschiedene Operationen bei einem Verfahren zum Herstellen einer integrierten Schaltungsstruktur repräsentieren, umfassend Grabenkontakt-Plugs mit einem Hartmaskenmaterial auf denselben, gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung.
    • 47A stellt eine Draufsicht eines Halbleiterbauelements mit einem Gate-Kontakt angeordnet über einem inaktiven Abschnitt einer Gate-Elektrode dar.
    • 47B stellt eine Querschnittansicht eines nicht-planaren Halbleiterbauelements mit einem Gate-Kontakt angeordnet über einem inaktiven Abschnitt einer Gate-Elektrode dar.
    • 48A stellt eine Draufsicht eines Halbleiterbauelements mit einem Gate-Kontakt-Via angeordnet über einem aktiven Abschnitt einer Gate-Elektrode dar, gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung.
    • 48B stellt eine Querschnittansicht eines nicht-planaren Halbleiterbauelements mit einem Gate-Kontakt-Via angeordnet über einem aktiven Abschnitt einer Gate-Elektrode dar, gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung.
    • 49A-49D stellen Querschnittansichten dar, die verschiedene Operationen bei einem Verfahren zum Herstellen einer Halbleiterstruktur mit einer Gate-Kontakt-Struktur angeordnet über einem aktiven Abschnitt eines Gates repräsentieren, gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung.
    • 50 stellt eine Draufsicht und entsprechende Querschnittansichten einer integrierten Schaltungsstruktur mit Grabenkontakten umfassend eine darüberliegende isolierende Abdeckungsschicht dar, gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung.
    • 51A-51F stellen Querschnittansichten von verschiedenen integrierten Schaltungsstrukturen dar, jeweils mit Grabenkontakten umfassend eine darüberliegende isolierende Abdeckungsschicht und mit Gatestapeln umfassend eine darüberliegende isolierende Abdeckungsschicht gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung.
    • 52A stellt eine Draufsicht eines anderen Halbleiterbauelements mit einem Gate-Kontakt-Via angeordnet über einem aktiven Abschnitt eines Gates dar, gemäß einem anderen Ausführungsbeispiel der vorliegenden Offenbarung.
    • 52B stellt eine Draufsicht eines anderen Halbleiterbauelements mit einem Grabenkontakt-Via dar, das ein Paar aus Grabenkontakten koppelt, gemäß einem anderen Ausführungsbeispiel der vorliegenden Offenbarung.
    • 53A-53E stellen Querschnittansichten dar, die verschiedenen Operationen bei einem Verfahren zum Herstellen einer integrierten Schaltungsstruktur repräsentieren, mit einem Gate-Stapel mit einer darüberliegenden isolierenden Abdeckungsschicht, gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung.
    • 54 ist ein Schema eines Abstandsviertelungsansatzes, der zum Herstellen von Gräben für Verbindungstrukturen gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung verwendet wird.
    • 55A stellt eine Querschnittansicht einer Metallisierungsschicht dar, die unter Verwendung des Abstandsviertelungsschemas gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung hergestellt wird.
    • 55B stellt eine Querschnittansicht einer Metallisierungsschicht dar, die unter Verwendung eines Abstandshalbierungsschemas über einer Metallisierungsschicht hergestellt unter Verwendung des Abstandsviertelungsschemas gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung hergestellt wird.
    • 56A stellt eine Querschnittansicht einer integrierten Schaltungsstruktur umfassend eine Metallisierungsschicht mit einer Metallleitungs-Zusammensetzung über einer Metallisierungsschicht mit einer unterschiedlichen Metallleitungs-Zusammensetzung dar, gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung.
    • 56B stellt eine Querschnittansicht einer integrierten Schaltungsstruktur umfassend eine Metallisierungsschicht mit einer Metallleitungs-Zusammensetzung gekoppelt mit einer Metallisierungsschicht mit einer unterschiedlichen Metallleitungs-Zusammensetzung dar, gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung.
    • 57A-57C stellen Querschnittansichten von individuellen Verbindungsleitungen mit verschiedenen Liner- und leitfähigen strukturellen Abdeckungs-Anordnungen dar, gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung.
    • 58 stellt eine Querschnittansicht einer integrierten Schaltungsstruktur umfassend vier Metallisierungsschichten mit einer Metallleitungs-Zusammensetzung und einem Abstand über zwei Metallisierungsschichten mit einer unterschiedlichen Metallleitungs-Zusammensetzung und einem kleineren Abstand dar, gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung.
    • 59A-59D stellen Querschnittansichten von verschiedenen Verbindungsleitungs- und Via-Anordnungen mit einer leitfähigen Bodenschicht dar, gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung.
    • 60A-60D stellen Querschnittansichten von strukturellen Anordnungen für eine ausgesparte Leitungs-Topographie einer BEOL-Metallisierungsschicht dar, gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung.
    • 61A-61D stellen Querschnittansichten von strukturellen Anordnungen für eine gestufte Leitungs-Topographie einer BEOL-Metallisierungsschicht dar, gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung.
    • 62A stellt eine Draufsicht und entsprechende Querschnittansicht entnommen entlang der Achse a-a' der Draufsicht einer Metallisierungsschicht dar, gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung.
    • 62B stellt eine Querschnittansicht eines Leitungs-Endes oder -Plugs gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung dar.
    • 62C stellt eine andere Querschnittansicht eines Leitungs-Endes oder -Plugs dar, gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung.
    • 63A-63F stellen Draufsichten und entsprechende Querschnittansichten dar, die verschiedene Operationen bei einem Plug-Zuletzt-Verarbeitungsschemas dar, gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung.
    • 64A stellt eine Querschnittansicht eines leitfähigen Leitungs-Plugs mit einer Naht in demselben dar, gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung.
    • 64B stellt eine Querschnittansicht eines Stapels aus Metallisierungsschichten dar, umfassend einen leitfähigen Leitungs-Plug an einer niedrigeren Position der Metallleitung, gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung.
    • 65 stellt eine erste Ansicht eines Zellen-Layouts für eine Speicherzelle dar.
    • 66 stellt eine erste Ansicht eines Zellen-Layouts für eine Speicherzelle mit einem internen Knoten-Springer (Node-Jumper) dar, gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung.
    • 67 stellt eine zweite Ansicht eines Zellen-Layouts für eine Speicherzelle dar.
    • 68 stellt eine zweite Ansicht eines Zellen-Layouts für eine Speicherzelle mit einem internen Knoten-Springer dar, gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung.
    • 69 stellt eine dritte Ansicht eines Zellen-Layouts für eine Speicherzelle dar.
    • 70 stellt eine dritte Ansicht eines Zellen-Layouts für eine Speicherzelle mit einem internen Knoten-Springer dar, gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung.
    • 71A und 71B stellen ein Bitzellen-Layout und/oder ein schematisches Diagramm für einen statischen Direktzugriffsspeicher (SRAM - Static Random Access Memory) mit sechs Transistoren dar.
    • 72 stellt Querschnittansichten von zwei unterschiedlichen Layouts für eine gleiche Standardzelle dar, gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung.
    • 73 stellt Draufsichten von vier unterschiedlichen Zellenanordnungen dar, die die Bezeichnung gerade (E; even) oder ungerade (O; odd) anzeigen, gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung.
    • 74 stellt eine Draufsicht eines Blockebenen-Polygitters dar, gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung.
    • 75 stellt ein exemplarisches, akzeptables (bestanden; pass) Layout basierend auf Standardzellen dar, die unterschiedliche Versionen aufweisen, gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung.
    • 76 stellt ein exemplarisches, inakzeptables (durchgefallen; fail) Layout basierend auf Standardzellen dar, die unterschiedliche Versionen aufweisen, gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung.
    • 77 stellt ein anderes exemplarisches, akzeptables (bestanden; pass) Layout basierend auf Standardzellen dar, die unterschiedliche Versionen aufweisen, gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung.
    • 78 stellt eine Teilschnitt-Draufsicht und eine entsprechende Querschnittansicht einer Finnen-basierten Dünnfilm-Widerstandsstruktur dar, wo die Querschnittansicht entlang der Achse a-a' der Teilschnitt-Draufsicht entnommen ist, gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung.
    • 79-83 stellen Draufsichten und entsprechende Querschnittansichten dar, die verschiedene Operationen bei einem Verfahren zum Herstellen einer Finnen-basierten Dünnfilm-Widerstandsstruktur repräsentieren, gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung.
    • 84 stellt eine Draufsicht einer Finnen-basierten Dünnfilm-Widerstandsstruktur mit einer Vielzahl von exemplarischen Positionen für Anoden- oder Kathoden-Elektrodenkontakte dar, gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung.
    • 85A-85D stellen Draufsichten von verschiedenen Finnen-Geometrien zum Herstellen eines Finnen-basierten Präzisionswiderstands dar, gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung.
    • 86 stellt eine Querschnittansicht einer Lithographiemaskenstruktur gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung dar.
    • 87 stellt eine Rechenvorrichtung gemäß einer Implementierung der Offenbarung dar.
    • 88 stellt einen Interposer dar, der ein oder mehrere Ausführungsbeispiele der Offenbarung umfasst.
    • 89 ist eine isometrische Ansicht einer mobilen Rechenplattform, die eine IC einsetzt, hergestellt gemäß einem oder mehreren der hierin beschriebenen Prozesse oder umfassend ein oder mehrere der hierin beschriebenen Merkmale, gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung.
    • 90 stellt eine Querschnittansicht eines an einem Flip-Chip-befestigten Dies dar, gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung.
  • BESCHREIBUNG DER AUSFÜHRUNGSBEISPIELE
  • Eine fortschrittliche Herstellung einer integrierten Schaltungsstruktur wird beschrieben. In der folgenden Beschreibung werden zahlreiche spezifische Details ausgeführt, wie beispielsweise spezifische Einbringungs- und Material-Vorgaben, um ein tiefgreifendes Verständnis von Ausführungsbeispielen der vorliegenden Offenbarung bereitzustellen. Für Fachleute auf dem Gebiet ist es jedoch offensichtlich, dass Ausführungsbeispiele der vorliegenden Offenbarung ohne diese spezifischen Details ausgeführt werden können. In anderen Fällen werden bekannte Merkmale, wie beispielsweise Entwurfslayouts integrierter Schaltungen, nicht detailliert beschrieben, um Ausführungsbeispiele der vorliegenden Offenbarung nicht unnötig unklar zu machen. Ferner wird darauf hingewiesen, dass die verschiedenen Ausführungsbeispiele, die in den Figuren gezeigt sind, darstellende Repräsentationen sind und nicht zwingend maßstabsgetreu gezeichnet sind.
  • Die folgende detaillierte Beschreibung ist in ihrem Wesen ausschließlich darstellend und soll die Ausführungsbeispiele des Gegenstands oder der Anmeldung und die Verwendungen solcher Ausführungsbeispiele nicht einschränken. Wie hierin verwendet, bedeutet das Wort „exemplarisch“ „dienend als Beispiel, Fall oder Darstellung“. Irgendeine Implementierung, die hierin als beispielhaft beschrieben wird, soll nicht notwendigerweise als bevorzugt oder vorteilhaft gegenüber anderen Implementierung aufgefasst werden. Ferner besteht keine Absicht, sich an irgendeine ausgedrückte oder implizierte Theorie zu binden, die in dem vorangehenden technischen Gebiet, dem Hintergrund, der kurzen Zusammenfassung oder der nachfolgenden detaillierten Beschreibung präsentiert wird.
  • Diese Beschreibung umfasst Bezugnahmen auf „ein einzelnes Ausführungsbeispiel“ oder „ein Ausführungsbeispiel“. Das Auftreten der Phrasen „bei einem Ausführungsbeispiel“ oder „bei einem bestimmten Ausführungsbeispiel“ bezieht sich nicht notwendigerweise aus dasselbe Ausführungsbeispiel. Bestimmte Merkmale, Strukturen oder Charakteristika können in irgendeiner geeigneten Weise kombiniert werden, die dieser Offenbarung entspricht.
  • Terminologie. Die nachfolgenden Absätze geben Definitionen oder Kontext für Ausdrücke, die sich in dieser Offenbarung finden (einschließlich den beiliegenden Ansprüchen):
  • „Aufweisen.“ Dieser Ausdruck ist offen. Wie er in den beigefügten Ansprüchen verwendet wird, schließt er keine zusätzliche Struktur oder Schritte aus.
  • „Ausgebildet.“ Verschiedene Einheiten oder Komponenten können als „ausgebildet zum“ Ausführen einer Aufgabe oder mehrerer Aufgaben beschrieben oder beansprucht sein. In solchen Kontexten wird „ausgebildet zum“ verwendet, um eine Struktur zu bezeichnen, durch Anzeigen, dass die Einheiten oder Komponenten eine Struktur umfassen, die diese Aufgabe oder Aufgaben während der Operation ausführen. Als solches kann die Einheit oder Komponente derart bezeichnet sein, um ausgebildet zu sein, um die Aufgabe auszuführen, sogar wenn die spezifizierte Einheit oder Komponente momentan nicht in Betrieb ist (z.B. nicht eingeschaltet oder aktiv ist). Die Angabe, dass eine Einheit oder Schaltung oder Komponente „ausgebildet“ ist zum Ausführen von einer oder mehreren Aufgaben soll ausdrücklich nicht 35 U.S.C. §112 Absatz sechs für diese Einheit oder Komponente aufrufen.
  • „Erster“, „zweiter“, etc. Wie hierin verwendet, werden diese Ausdrücke als Etiketten für Nomen verwendet, denen sie vorausgehen, und implizieren nicht jegliche Art von Reihenfolge (z.B. räumlich, zeitlich, logisch, etc.).
  • „Gekoppelt“ - Die folgende Beschreibung bezieht sich auf Elemente oder Knoten oder Merkmale, die miteinander „gekoppelt“ sind. Wie hierin verwendet, außer ausdrücklich anders angegeben, bedeutet „gekoppelt“, dass ein Element oder Knoten oder Merkmal direkt oder indirekt mit einem anderen Element oder Knoten oder Merkmal verbunden ist (oder direkt oder indirekt mit demselben kommuniziert), und nicht notwendigerweise mechanisch.
  • Zusätzlich kann eine bestimmte Terminologie auch in der nachfolgenden Beschreibung ausschließlich zum Zweck der Referenz verwendet werden und soll nicht einschränkend sein. Zum Beispiel beziehen sich Ausdrücke wie „obere“, „untere“ und „über“ und „unter“ auf Richtungen in den Zeichnungen, auf die Bezug genommen wird. Ausdrücke wie beispielsweise „vorne“, „hinten“, „Rück-“, „Seiten-“, „außen-“ und „innen-“ beschreiben die Ausrichtung oder eine Position oder beides von Abschnitten der Komponente innerhalb eines konsistenten aber beliebigen Bezugsrahmens, der Bezug nehmend auf den Text und die zugeordneten Zeichnungen deutlich gemacht wird, die die erörterte Komponente beschreiben. Eine solche Terminologie kann die Wörter umfassen, die oben spezifisch erwähnt wurden, Ableitungen davon und Wörter ähnlicher Bedeutung.
  • „(Ver)Hindern“ - Wie hierin verwendet, wird hindern verwendet, um einen reduzierenden oder minimierenden Effekt zu beschreiben. Wenn eine Komponente oder ein Merkmal derart beschrieben wird, dass es eine Aktion, Bewegung oder einen Zustand (ver)hindert, kann es das Ergebnis oder Resultat oder den zukünftigen Zustand vollständig verhindern. Zusätzlich kann sich „(ver)hindern“ auch auf eine Reduzierung oder Verringerung des Ergebnisses, der Performance oder des Effekts beziehen, der anderweitig auftreten könnte. Wenn dementsprechend eine Komponente, ein Element oder ein Merkmal derart bezeichnet wird, dass es ein Ergebnis oder einen Zustand verhindert, muss es das Ergebnis oder den Zustand nicht vollständig verhindern oder eliminieren.
  • Hierin beschriebene Ausführungsbeispiele können sich auf eine Front-End-of-Line (FEOL) Halbleiter-Verarbeitung und -Strukturen beziehen. FEOL ist der erste Abschnitt der Herstellung einer integrierten Schaltung (IC; integrated circuit), wo die individuellen Bauelemente (z.B. Transistoren, Kondensatoren, Widerstände, etc.) in dem Halbleitersubstrat oder der -Schicht strukturiert werden. FEOL deckt im Allgemeinen alles ab bis zu (aber nicht einschließlich) der Abscheidung von Metall-(Zwischen-)Verbindungsschichten. Nach der letzten FEOL-Operation ist das Ergebnis üblicherweise ein Wafer mit isolierten Transistoren (z.B. ohne jegliche Drähte).
  • Hierin beschriebene Ausführungsbeispiele können sich auf eine Back-End-of-Line (BEOL) Halbleiter-Verarbeitung und -Strukturen beziehen. BEOL ist der zweite Abschnitt einer IC-Herstellung, wo die individuellen Bauelemente (z.B. Transistoren, Kondensatoren, Widerstände, etc.) mit einer Verdrahtung auf dem Wafer verbunden werden, z.B. der Metallisierungsschicht oder-Schichten. BEOL umfasst Kontakte, Isolierschichten (Dielektrika), Metallebenen und Bond-Positionen für Chip-zu-Gehäuse-Verbindungen. Bei dem BEOL-Teil der Herstellungsstufe werden Kontakte (Anschlussflächen), (Zwischen)-Verbindungsdrähte (interconnect wires), Vias und dielektrische Strukturen gebildet. Für moderne IC-Prozesse können bei dem BEOL mehr als 10 Metallschichten hinzugefügt werden.
  • Nachstehend beschriebene Ausführungsbeispiele können an FEOL-Verarbeitung und -Strukturen, BEOL-Verarbeitung und -Strukturen, oder sowohl FEOL- als auch BEOL-Verarbeitung und -Strukturen anwendbar sein. Genauer gesagt, obwohl ein exemplarisches Verarbeitungsschema dargestellt sein kann, das ein FEOL-Verarbeitungsszenario verwendet, können solche Ansätze auch an eine BEOL-Verarbeitung anwendbar sein. Auf ähnliche Weise, obwohl ein exemplarisches Verarbeitungsschema dargestellt sein kann, das ein BEOL-Verarbeitungsszenario verwendet, können solche Ansätze auch an eine BEOL-Verarbeitung anwendbar sein.
  • Abstands-Teilungs-Verarbeitungs- und Strukturierungs-Schemata können implementiert sein, um hierin beschriebene Ausführungsbeispiele zu ermöglichen, oder können als Teil von hierin beschriebenen Ausführungsbeispielen umfasst sein. Abstands-Teilungs-Strukturierung bezieht sich üblicherweise auf eine Abstands-Halbierung, Abstands-Viertelung, etc. Abstands-Teilungs-Schemata können an eine FEOL-Verarbeitung, BEOL-Verarbeitung oder sowohl FEOL-(Bauelement) als auch BEOL- (Metallisierung) Verarbeitung anwendbar sein. Gemäß einem oder mehreren hierin beschriebenen Ausführungsbeispielen wird eine optische Lithographie zuerst implementiert, um unidirektionale Leitungen (z.B. entweder strikt unidirektional oder überwiegend unidirektional) in einem vordefinierten Abstand zu drucken. Abstands-Teilungs-Verarbeitung ist dann als eine Technik zum Erhöhen der Leitungsdichte implementiert.
  • Bei einem Ausführungsbeispiel wird der Ausdruck „Gitterstruktur“ für Finnen, Gate-Leitungen, Metall-Leitungen, ILD-Leitungen oder Hartmasken-Leitungen hierin verwendet, um Bezug auf eine Gitterstruktur mit engem Abstand zu nehmen. Bei einem solchen Ausführungsbeispiel ist der enge Abstand nicht direkt durch eine ausgewählte Lithographie erreichbar. Zum Beispiel kann eine Struktur basierend auf einer ausgewählten Lithographie zuerst gebildet werden, aber der Abstand (pitch) kann durch die Verwendung einer Abstandhalter-Masken-Strukturierung halbiert werden, wie im Stand der Technik bekannt ist. Weiter kann der Originalabstand durch eine zweite Runde einer Abstandhalter-Masken-Strukturierung geviertelt werden. Dementsprechend können hierin beschriebene Gitter-artige Strukturen Metall-Leitungen, ILD-Leitungen oder Hartmasken-Leitungen aufweisen, die mit einem im Wesentlichen konsistenten Abstand beabstandet sind und eine im Wesentlichen konsistente Breite aufweisen. Zum Beispiel wäre bei einigen Ausführungsbeispielen die Abstands-Abweichung innerhalb zehn Prozent und die Breiten-Abweichung wäre innerhalb zehn Prozent, und bei einigen Ausführungsbeispielen wäre die Abstands-Abweichung innerhalb fünf Prozent und die Breiten-Abweichung wäre innerhalb fünf Prozent. Die Struktur kann durch einen Abstands-Halbierungs- oder Abstands-Viertelungs- oder einen anderen Abstands-Teilungs-Ansatz hergestellt werden. Bei einem Ausführungsbeispiel ist die Gitterung nicht notwendigerweise mit einem einzelnen Abstand.
  • Bei einem ersten Beispiel kann die Abstands-Halbierung implementiert sein, um die Leitungsdichte einer hergestellten Gitter(ungs)struktur zu verdoppeln. 1A stellt eine Querschnittansicht einer Startstruktur nach der Abscheidung aber vor der Strukturierung einer Hartmaskenmaterialschicht dar, die auf einer Zwischenschicht-Dielektrikums- (ILD; interlayer dielectric) Schicht gebildet ist. 1B stellt eine Querschnittansicht der Struktur aus 1A nach dem Strukturieren der Hartmaskenschicht durch Abstandshalbierung dar.
  • Bezugnehmend auf 1A weist eine Startstruktur 100 eine Hartmaskenmaterialschicht 104 gebildet auf einer Zwischenschicht-Dielektrikums- (ILD-) Schicht 102 auf. Eine strukturierte Maske 106 ist über der Hartmaskenmaterialschicht 104 angeordnet. Die strukturierte Maske 106 weist Abstandhalter 108 auf, die entlang von Seitenwänden von Merkmalen (Leitungen) derselben auf der Hartmaskenmaterialschicht 104 gebildet sind.
  • Bezugnehmend auf 1B wird die Hartmaskenmaterialschicht 104 in einem Abstandshalbierungsansatz strukturiert. Genauer gesagt wird zuerst die strukturierte Maske 106 entfernt. Die resultierende Struktur der Abstandhalter 108 hat die doppelte Dichte oder die Hälfte des Abstands der Merkmale der Maske 106. Die Struktur der Abstandhalter 108 wird z.B. durch einen Ätzprozess auf die Hartmaskenmaterialschicht 104 übertragen, um eine strukturierte Hartmaske 110 zu bilden, wie in 1B gezeigt ist. Bei einem solchen Ausführungsbeispiel wird die strukturierte Hartmaske 110 mit einer Gitterstruktur mit unidirektionalen Leitungen gebildet. Die Gitterstruktur der strukturierten Hartmaske 110 kann eine Gitterstruktur mit engem Abstand sein. Zum Beispiel ist der enge Abstand möglicherweise nicht direkt durch ausgewählte Lithographietechniken erreichbar. Weiter, obgleich nicht gezeigt, kann der Originalabstand durch eine zweite Runde einer Abstandhalter-Masken-Strukturierung geviertelt werden. Dementsprechend kann die gitter-artige Struktur der strukturierten Hartmaske 110 von 1B Hartmaskenleitungen aufweisen, die mit einem konstanten Abstand beabstandet sind und eine konstante Breite relativ zueinander aufweisen. Die erreichten Abmessungen können viel kleiner sein als die kritische Abmessung der eingesetzten lithographischen Technik.
  • Entsprechend kann entweder für Front-End-of-Line (FEOL) oder Back-End-of-Line (BEOL) oder beide Integrationsschemata ein Deckenfilm unter Verwendung einer Lithographie- und Ätz-Verarbeitung strukturiert werden, was z.B. eine Abstandhalter-basierte Doppel-Strukturierung (SBDP; spacer-based-double-patterning) oder Abstands-Halbierung oder eine Abstandhalter-basierte Quadrupel-Strukturierung (SBQP; spacer-based-quadruple-patterning) oder Abstands-Viertelung umfassen kann. Es sollte darauf hingewiesen werden, dass auch andere Abstands-Teilungsansätze implementiert werden können. In jedem Fall kann bei einem Ausführungsbeispiel ein gitterartiges Layout durch einen ausgewählten Lithographie-Ansatz hergestellt werden, wie beispielsweise eine 193nm-Immersions-Lithographie (193i). Eine Abstands-Teilung kann implementiert werden, um die Dichte der Leitungen in dem gitterartigen Layout um einen Faktor n zu erhöhen. Die Bildung des gitterartigen Layouts mit einer 193i-Lithographie plus Abstands-Teilung um einen Faktor ‚n‘ kann bezeichnet werden als 193i + P/n Abstands-Teilung. Bei einem solchen Ausführungsbeispiel kann die 193nm-Immersions-Skalierung für viele Generationen mit kosteneffektiver Abstands-Teilung erweitert werden.
  • Bei der Herstellung von integrierten Schaltungsbauelementen sind Multi-Gate-Transistoren, wie beispielsweise Trigate-Transistoren, immer mehr geworden, da Bauelement-Abmessungen immer geringer werden. Trigate-Transistoren werden im Allgemeinen entweder auf Bulk-Silizium-Substraten oder Silizium-auf-Isolator-Substraten hergestellt. In einigen Fällen sind Bulk-Silizium-Substrate aufgrund ihrer niedrigeren Kosten und Kompatibilität mit der bestehenden Hochertrags-Bulk-Silizium-Substrat-Infrastruktur bevorzugt.
  • Die Skalierung von Multi-Gate-Transistoren war jedoch nicht ohne Folgen. Da die Abmessungen dieser grundlegenden Bausteine einer mikroelektronischen Schaltungsanordnung reduziert werden und da die reine Anzahl von grundlegenden Bausteinen, die in einer gegebenen Region hergestellt werden, erhöht wird, wurden die Einschränkungen auf die Halbleiterprozesse, die zum Herstellen dieser Bausteine verwendet werden, überwältigend.
  • Gemäß einem oder mehreren Ausführungsbeispielen der vorliegenden Offenbarung wird ein Abstandsviertelungsansatz zum Strukturieren einer Halbleiterschicht implementiert, um Halbleiterfinnen zu bilden. Bei einem oder mehreren Ausführungsbeispielen wird ein Zusammengeführte-Finne-Abstandsviertelungsansatz implementiert.
  • 2A ist ein Schema eines Abstandsviertelungsansatzes 200, der zum Herstellen von Halbleiterfinnen gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung verwendet wird. 2B stellt eine Querschnittansicht von Halbleiterfinnen dar, die unter Verwendung eines Abstandsviertelungsansatzes gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung hergestellt werden.
  • Bezugnehmend auf 2A wird bei Operation (a) eine Photoresistschicht (PR) strukturiert, um Photoresist-Merkmale 202 zu bilden. Die Photoresist-Merkmale 202 können unter Verwendung standardmäßiger, lithografischer Verarbeitungstechniken strukturiert werden, wie beispielsweise einer 193-Immersions-Lithographie. Bei Operation (b) werden die Photoresist-Merkmale 202 verwendet, um eine Materialschicht zu strukturieren, wie beispielsweise eine isolierende oder dielektrische Hartmaskenschicht, um erste Backbone- (BB1) Merkmale 204 zu bilden. Erste Abstandhalter- (SP1; spacer) Merkmale 206 werden dann benachbart zu den Seitenwänden der ersten Backbone-Merkmale 204 gebildet. Bei Operation (c) werden die ersten Backbone-Merkmale 204 entfernt, um nur die ersten Abstandhalter-Merkmale 206 verbleiben zu lassen. Vor oder während der Entfernung der ersten Backbone-Merkmale 204 können die ersten Abstandhalter-Merkmale 206 gedünnt werden, um gedünnte erste Abstandhalter-Merkmale 206' zu bilden, wie in 2A gezeigt ist. Dieses Dünnen kann ausgeführt werden vor (wie gezeigt) oder nach der BB1- (Merkmal 204) Entfernung, abhängig von der erforderlichen Beabstandung und Dimensionierung, die für die BB2-Merkmale (208, nachfolgend beschrieben) benötigt wird. Bei Operation (d) werden die ersten Abstandhalter-Merkmale 206 oder die gedünnten, ersten Abstandhalter-Merkmale 206' verwendet, um eine Materialschicht zu strukturieren, wie beispielsweise eine isolierende oder dielektrische Hartmaskenschicht, um zweite Backbone- (BB2) Merkmale 208 zu bilden. Zweite Abstandhalter- (SP2; spacer) Merkmale 210 werden dann benachbart zu den Seitenwänden der zweiten Backbone-Merkmale 208 gebildet. Bei Operation (e) werden die zweiten Backbone-Merkmale 208 entfernt, um nur die zweiten Abstandhalter-Merkmale 210 verbleiben zu lassen. Die verbleibenden zweiten Abstandhalter-Merkmale 210 können dann verwendet werden, um eine Halbleiterschicht zu strukturieren, um eine Mehrzahl von Halbleiterfinnen bereitzustellen, die eine im Abstand geviertelte Abmessung relativ zu den anfänglichen, strukturierten Photoresist-Merkmalen 202 aufweisen. Als ein Beispiel wird Bezugnehmend auf 2B eine Mehrzahl von Halbleiterfinnen 250, wie beispielsweise Silizium-Finnen gebildet aus einer Bulk-Silizium-Schicht, unter Verwendung der zweiten Abstandhalter-Merkmale 210 als eine Maske für die Strukturierung gebildet, z. B. für eine Trocken- oder Plasma-Ätz-Strukturierung. Bei dem Beispiel von 2B weist die Mehrzahl von Halbleiter-Finnen 250 im Wesentlichen durchgehend denselben Abstand und Beabstandung auf.
  • Es wird darauf hingewiesen, dass die Beabstandung zwischen anfänglich strukturierten Photoresist-Merkmalen modifiziert werden kann, um das strukturelle Ergebnis des Abstands-Viertelungsprozesses zu variieren. Bei einem Beispiel ist 3A ein Schema eines zusammengeführten Finnen-Abstandsviertelungsansatzes 300, der zum Herstellen von Halbleiterfinnen gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung verwendet wird. 3B stellt eine Querschnittansicht von Halbleiterfinnen dar, die unter Verwendung eines Zusammengeführte-Finne-Abstandsviertelungsansatzes gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung hergestellt werden.
  • Bezugnehmend auf 3A wird bei Operation (a) eine Photoresistschicht (PR) strukturiert, um Photoresist-Merkmale 302 zu bilden. Die Photoresist-Merkmale 302 können unter Verwendung standardmäßiger, lithografischer Verarbeitungstechniken strukturiert werden, wie beispielsweise einer 193-Immersions-Lithographie, aber bei einer Beabstandung, die schließlich in Entwurfsregeln eingreifen kann, die erforderlich sind, um eine vervielfachte Struktur eines einheitlichen Abstands zu erzeugen (z.B. einer Beabstandung bezeichnet als ein Teil-Entwurfsregel-Abstand). Bei Operation (b) werden die Photoresist-Merkmale 302 verwendet, um eine Materialschicht zu strukturieren, wie beispielsweise eine isolierende oder dielektrische Hartmaskenschicht, um erste Backbone- (BB1) Merkmale 304 zu bilden. Erste Abstandhalter-(SP1; spacer) Merkmale 306 werden dann benachbart zu den Seitenwänden der ersten Backbone-Merkmale 304 gebildet. Im Gegensatz zu dem Schema jedoch, das in 2a dargestellt ist, sind einige der benachbarten ersten Abstandhalter-Merkmale 306 zusammengeführte Abstandhalter-Merkmale, als Ergebnis der engeren Photoresist-Merkmale 302. Bei Operation (c) werden die ersten Backbone-Merkmale 304 entfernt, um nur die ersten Abstandhalter-Merkmale 306 verbleiben zu lassen. Vor oder nach der Entfernung der ersten Backbone-Merkmale 304 können einige der ersten Abstandhalter-Merkmale 306 gedünnt werden, um gedünnte erste Abstandhalter-Merkmale 306' zu bilden, wie in 3A gezeigt ist. Bei Operation (d) werden die ersten Abstandhalter-Merkmale 306 und die gedünnten ersten Abstandhalter-Merkmale 306' verwendet, um eine Materialschicht zu strukturieren, wie beispielsweise eine isolierende oder dielektrische Hartmaskenschicht, um zweite Backbone- (BB2) Merkmale 308 zu bilden. Zweite Abstandhalter- (SP2; spacer) Merkmale 310 werden dann benachbart zu den Seitenwänden der zweiten Backbone-Merkmale 308 gebildet. An Positionen jedoch, wo BB2-Merkmale 308 zusammengeführte Merkmale sind, wie beispielsweise an den zentralen BB2-Merkmalen 308 von 3A, werden zweite Abstandhalter nicht gebildet. Bei Operation (e) werden die zweiten Backbone-Merkmale 308 entfernt, um nur die zweiten Abstandhalter-Merkmale 310 verbleiben zu lassen. Die verbleibenden zweiten Abstandhalter-Merkmale 310 können dann verwendet werden, um eine Halbleiterschicht zu strukturieren, um eine Mehrzahl von Halbleiterfinnen bereitzustellen, die eine im Abstand geviertelte Abmessung relativ zu den anfänglichen, strukturierten Photoresist-Merkmalen 302 aufweisen.
  • Als ein Beispiel wird Bezugnehmend auf 3B eine Mehrzahl von Halbleiterfinnen 350, wie beispielsweise Silizium-Finnen gebildet aus einer Bulk-Silizium-Schicht, unter Verwendung der zweiten Abstandhalter-Merkmale 310 als eine Maske für die Strukturierung gebildet, z. B. für eine Trocken- oder Plasma-Ätz-Strukturierung. Bei dem Beispiel von 3B jedoch weist die Mehrzahl von Halbleiter-Finnen 350 einen variierten Abstand und Beabstandung auf. Ein solcher Zusammengeführte-Finne-Abstandhalter-Strukturierungsansatz kann implementiert sein, um die Präsenz einer Finne an bestimmten Positionen einer Struktur einer Mehrzahl von Finnen im Wesentlichen zu eliminieren. Dementsprechend erlaubt das Zusammenführen der ersten Abstandhalter-Merkmale 306 an bestimmten Positionen die Herstellung von sechs oder vier Finnen basierend auf zwei ersten Backbone-Merkmalen 304, die üblicherweise acht Finnen erzeugen, wie in Zuordnung zu den 2A und 2B beschrieben ist. Bei einem Beispiel haben Platinen-integrierte Finnen einen engeren Abstand als es normalerweise erlaubt wäre, durch Erzeugen der Finnen bei einem einheitlichen Abstand und dann Schneiden der nicht benötigten Finnen, obwohl der letztere Ansatz trotzdem gemäß hierin beschriebenen Ausführungsbeispielen implementiert werden kann.
  • Bei einem exemplarischen Ausführungsbeispiel, bezugnehmend auf 3B, eine integrierte Schaltungsstruktur, weist eine erste Mehrzahl von Halbleiter-Finnen 352 eine längste Abmessung entlang einer ersten Richtung (y, in die Seite) auf. Benachbarte, individuelle Halbleiter-Finnen 353 der Mehrzahl von Halbleiter-Finnen 352 sind voneinander um einen ersten Betrag (S11) in einer zweiten Richtung (x) orthogonal zu der ersten Richtung y beabstandet. Eine zweite Mehrzahl von Halbleiter-Finnen 354 weist eine längste Abmessung entlang der ersten Richtung y auf. Benachbarte, individuelle Halbleiter-Finnen 355 der zweiten Mehrzahl von Halbleiter-Finnen 354 sind voneinander um den ersten Betrag (S1) in der zweiten Richtung beabstandet. Halbleiterfinnen 356 und 357 der ersten Mehrzahl von Halbleiter-Finnen 352 und/oder der zweiten Mehrzahl von Halbleiter-Finnen 354, die am nähesten zueinander sind, sind voneinander um einen zweiten Betrag (S2) in der zweiten Richtung x beabstandet. Bei einem Ausführungsbeispiel ist der zweite Betrag S2 größer als der erste Betrag S1 aber kleiner als zwei Mal der erste Betrag S1. Bei einem anderen Ausführungsbeispiel ist der zweite Betrag S2 mehr als zwei Mal der erste Betrag S1.
  • Bei einem Ausführungsbeispiel umfassen die erste Mehrzahl von Halbleiter-Finnen 352 und die zweite Mehrzahl von Halbleiter-Finnen 354 Silizium. Bei einem Ausführungsbeispiel sind die erste Mehrzahl von Halbleiter-Finnen 352 und die zweite Mehrzahl von Halbleiter-Finnen 354 durchgehend mit einem darunter liegenden, monokristallinen Siliziumsubstrat. Bei einem Ausführungsbeispiel weisen individuelle eine der ersten Mehrzahl von Halbleiter-Finnen 352 und der zweiten Mehrzahl von Halbleiter-Finnen 354 auswärts verjüngte Seitenwände entlang der zweiten Richtung x von oben nach unten von individuellen einen der ersten Mehrzahl von Halbleiter-Finnen 352 und der zweiten Mehrzahl von Halbleiter-Finnen 354 auf. Bei einem Ausführungsbeispiel umfasst die erste Mehrzahl von Halbleiter-Finnen 352 genau fünf Halbleiter-Finnen und die zweite Mehrzahl von Halbleiter-Finnen 354 umfasst genau fünf Halbleiter-Finnen.
  • Bei einem anderen exemplarischen Ausführungsbeispiel, bezugnehmend auf 3A und 3B, umfasst ein Verfahren zum Herstellen einer integrierten Schaltungsstruktur das Bilden einer ersten primären Backbone-Struktur 304 (links BB1) und einer zweiten primären Backbone-Struktur 304 (rechts BB1). Primäre Abstandhalter-Strukturen 306 sind benachbart zu Seitenwänden der ersten primären Backbone-Struktur 304 (links BB1) und der zweiten primären Backbone-Struktur 304 (rechts BB1) gebildet. Primäre Abstandhalter-Strukturen 306 zwischen der ersten primären Backbone-Struktur 304 (links BB1) und der zweiten primären Backbone-Struktur 304 (rechts BB1) sind zusammengeführt. Die erste primäre Backbone-Struktur 304 (links BB1) und die zweite primäre Backbone-Struktur 304 (rechts BB1) werden entfernt und die erste, zweite, dritte und vierte sekundäre Backbone-Struktur 308 werden bereitgestellt. Die zweite und dritte sekundäre Backbone-Struktur (z.B. das zentrale Paar der sekundären Backbone-Strukturen 308) werden zusammengeführt. Sekundäre Abstandhalter-Strukturen 310 werden benachbart zu Seitenwänden der ersten, zweiten, dritten und vierten sekundären Backbone-Struktur 308 gebildet. Die erste, zweite, dritte und vierte sekundäre Backbone-Struktur 308 werden dann entfernt. Ein Halbleitermaterial wird dann mit den sekundären Abstandhalter-Strukturen 310 strukturiert, um Halbleiterfinnen 350 in dem Halbleitermaterial zu bilden.
  • Bei einem Ausführungsbeispiel sind die erste primäre Backbone-Struktur 304 (links BB1) und die zweite primäre Backbone-Struktur 304 (rechts BB1) mit einer Teil-Entwurfsregel-Beabstandung zwischen der ersten primären Backbone-Struktur und der zweiten primären Backbone-Struktur strukturiert. Bei einem Ausführungsbeispiel umfasst das Halbleitermaterial Silizium. Bei einem Ausführungsbeispiel weisen individuelle eine der Halbleiterfinnen 350 auswärts verjüngte Seitenwände entlang der zweiten Richtung x von oben nach unten von individuellen einen der Halbleiterfinnen 350 auf. Bei einem Ausführungsbeispiel sind die Halbleiterfinnen 350 durchgehend mit einem darunter liegenden, monokristallinen Siliziumsubstrat. Bei einem Ausführungsbeispiel umfasst das Strukturieren des Halbleitermaterials mit den sekundären Abstandhalter-Strukturen 310 das Bilden einer ersten Mehrzahl von Halbleiter-Finnen 352 mit einer längsten Abmessung entlang einer ersten Richtung y, wobei benachbarte, individuelle Halbleiter-Finnen der ersten Mehrzahl von Halbleiter-Finnen 352 voneinander um einen ersten Betrag S1 in einer zweiten Richtung x orthogonal zu der ersten Richtung y beabstandet sind. Eine zweite Mehrzahl von Halbleiter-Finnen 354 ist mit einer längsten Abmessung entlang der ersten Richtung y gebildet, wobei benachbarte, individuelle Halbleiter-Finnen der zweiten Mehrzahl von Halbleiter-Finnen 354 voneinander um den ersten Betrag S1 in der zweiten Richtung x beabstandet sind. Halbleiterfinnen 356 und 357 der ersten Mehrzahl von Halbleiter-Finnen 352 und/oder der zweiten Mehrzahl von Halbleiter-Finnen 354, die am nähesten zueinander sind, sind voneinander um einen zweiten Betrag S2 in der zweiten Richtung x beabstandet. Bei einem Ausführungsbeispiel ist der zweite Betrag S2 größer als der erste Betrag S1. Bei einem solchen Ausführungsbeispiel ist der zweite Betrag S2 weniger als zwei Mal der erste Betrag S1. Bei einem anderen solchen Ausführungsbeispiel ist der zweite Betrag S2 mehr als zwei Mal aber weniger als drei Mal größer als der erste Betrag S1. Bei einem Ausführungsbeispiel umfasst die erste Mehrzahl von Halbleiter-Finnen 352 genau fünf Halbleiter-Finnen und die zweite Mehrzahl von Halbleiter-Finnen 254 umfasst genau fünf Halbleiter-Finnen, wie in 3B gezeigt ist.
  • Bei einem anderen Aspekt wird darauf hingewiesen, dass bei einem Finnen-Trimm-Prozess, wo eine Finnen-Entfernung als eine Alternative zu dem Ansatz einer zusammengeführten Finne ausgeführt wird, Finnen während einer Hartmasken-Strukturierung getrimmt (entfernt) werden können oder durch physisches Entfernen der Finne. Als ein Beispiel des letzteren Ansatzes sind 4A-4C Querschnittansichten, die verschiedene Operationen bei einem Verfahren zum Herstellen einer Mehrzahl von Halbleiterfinnen gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung repräsentieren.
  • Bezugnehmend auf 4A ist eine strukturierte Hartmaskenschicht 402 über einer Halbleiterschicht 404 gebildet, wie beispielsweise einer einkristallinen Bulk-Siliziumschicht. Bezugnehmend auf 4B werden Finnen 406 dann in der Halbleiterschicht 404 gebildet, z. B. durch einen Trocken- oder Plasma-Ätz-Prozess. Bezugnehmend auf 4C werden ausgewählte Finnen 406 entfernt, z.B. unter Verwendung eines Maskier- und Ätz-Prozesses. Bei dem gezeigten Beispiel ist eine der Finnen 406 entfernt und kann einen verbleibenden Finnen-Stummel 408 hinterlassen, wie in 4C gezeigt ist. Bei einem solchen „Finnen-Trimmen-Zuletzt“-Ansatz wird die Hartmaske 402 insgesamt strukturiert, um eine Gitterstruktur ohne Entfernung oder Modifikation individueller Merkmale bereitzustellen. Die Finnen-Population wird nicht modifiziert, bis nachdem die Finnen hergestellt sind.
  • Bei einem anderen Aspekt kann eine Multischicht-Grabenisolierregion, die als flache Grabenisolier- (STI; shallow trench isolation) Struktur bezeichnet werden kann, zwischen Halbleiter-Finnen implementiert sein. Bei einem Ausführungsbeispiel ist eine Multischicht-STI-Struktur zwischen Silizium-Finnen gebildet, die in einem Bulk-Silizium-Substrat gebildet sind, um Teil-Finnenregionen der Silizium-Finnen zu definieren.
  • Es kann erwünscht sein, Bulk-Silizium für Finnen oder Trigate-basierte Transistoren zu verwenden. Es gibt jedoch Bedenken, dass Regionen (Teilfinnen) unter dem aktiven Silizium-Finnenabschnitt des Bauelements (z.B. der Gate-gesteuerten Region oder HSi) unter verringerter oder keiner Gate-Steuerung sind. Als solches, wenn Source- oder Drain-Regionen bei oder unter dem HSi-Punkt sind, dann können Leck-Pfade durch die Teil-Finnenregion existieren. Es kann der Fall sein, dass Leck-Pfade in der Teil-Finnenregion für eine ordnungsgemäße Vorrichtungsoperation gesteuert werden sollten.
  • Ein Ansatz zum Adressieren der obigen Punkte umfasst die Verwendung von Wannen-Implantations-Operationen, wo die Teil-Finnenregion schwer dotiert ist (z.B. viel mehr als 2E18/cm3), was das Teil-Finnen-Lecken abschließt aber zu einer wesentlichen Dotierung auch bei der Finne führt. Die Hinzufügung von Halo-Implantationen erhöht die Finnen-Dotierung weiter, derart, dass Leitungsende-Finnen auf einen hohen Pegel dotiert sind (z.B. größer als ungefähr 1E18/cm3).
  • Ein anderer Ansatz umfasst ein Dotieren, bereitgestellt durch eine Teilfinnen-Dotierung ohne unbedingtes Liefern desselben Pegels einer Dotierung an die HSi-Abschnitte der Finnen. Prozesse können das selektive Dotieren von Teil-Finnenregionen von Trigate- oder FinFET-Transistoren hergestellt auf Bulk-Silizium-Wafern umfassen, z.B. durch Trigate-dotierte Glas-Teilfinnen-Ausdiffusion. Zum Beispiel kann das selektive Dotieren einer Teil-Finnenregion von Trigate- oder FinFET-Transistoren ein Teilfinnen-Lecken verringern, während gleichzeitig die Finnen-Dotierung niedrig gehalten wird. Die Einbringung von Festkörper-Dotierungsquellen (z.B. p-Typ und n-Typ-dotierte Oxide, Nitride oder Carbide) in den Transistor-Prozessfluss, die, nachdem sie aus den Finnenseitenwänden ausgespart wurden, eine Dotierung weit in die Teil-Finnenregion liefern während der Finnenkörper relativ undotiert bleibt.
  • Somit können Prozessschemata die Verwendung einer Festquellen-Dotierungsschicht (z. B. Bor-dotiertes Oxid) umfassen, abgeschieden auf Finnen nach dem Finnen-Ätzen. Später, nach dem Grabenfüllen und Polieren, wird die Dotierungsschicht entlang des Grabenfüllmaterials ausgespart, um die Finnen-Höhe (HSi) für das Bauelement zu definieren. Die Operation entfernt die Dotierungsschicht von den Finnen-Seitenwänden über der HSi. Daher ist die Dotierungsschicht nur entlang der Finnen-Seitenwände in der Teil-Finnenregion vorhanden, was eine präzise Steuerung der Dotierungs-Platzierung sicherstellt. Nach einem Einfahr-Aushärten ist die hohe Dotierung auf die Teil-Finnenregion begrenzt und geht schnell in eine niedrige Dotierung in der benachbarten Region der Finne über HSi über (was die Kanalregion des Transistors bildet). Im Allgemeinen wird Borosilikatglas (BSG) für NMOS-Finnen-Dotierung implementiert, während eine Phosphosilikat- (PSG) oder Arsen-Silikat-Glas- (AsSG) Schicht für eine PMOS-Finnen-Dotierung implementiert wird. Bei einem Beispiel ist eine solche P-Typ Festkörper-Dotiermittelquellenschicht eine BSG-Schicht mit einer Bor-Konzentration ungefähr in dem Bereich von 0,1-10 Gewichtsprozent. Bei einem anderen Beispiel ist eine solche N-Typ Festkörper-Dotiermittelquellenschicht eine PSG-Schicht oder eine AsSG-Schicht mit einer Phosphor- und/oder Arsen-Konzentration ungefähr in dem Bereich von 0,1-10 Gewichtsprozent. Eine Siliziumnitrid-Abdeckungsschicht kann auf der Dotierungsschicht umfasst sein und ein Siliziumdioxid- oder Siliziumoxid-Füllmaterial kann dann auf der Siliziumnitrid-Abdeckungsschicht umfasst sein.
  • Gemäß einem anderen Ausführungsbeispiel der vorliegenden Offenbarung ist ein Teilfinnenlecken ausreichend niedrig für relativ gesehen dünnere Finnen (z.B. Finnen mit einer Breite von weniger als ungefähr 20 Nanometer), wo ein undotierter oder leicht dotierter Siliziumoxid- oder Siliziumdioxid-Film direkt benachbart zu einer Finne gebildet ist, eine Siliziumnitridschicht auf dem undotierten oder leicht dotierten Siliziumoxid- oder Siliziumdioxid-Film gebildet ist und ein Siliziumdioxid- oder Siliziumoxid-Füllmaterial auf der Siliziumnitrid-Abdeckungsschicht umfasst ist. Es wird darauf hingewiesen, dass eine Dotierung, wie beispielsweise eine Halo-Dotierung, der Teil-Finnenregionen auch mit einer solchen Struktur implementiert sein kann.
  • 5A stellt eine Querschnittansicht eines Paares von Halbleiterfinnen dar, die durch eine Dreischicht-Grabenisolierstruktur gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung getrennt sind.
  • Bezugnehmend auf 5A umfasst eine integrierte Schaltungsstruktur eine Finne 502, wie beispielsweise eine Silizium-Finne. Die Finne 502 hat einen unteren Finnenabschnitt (Teilfinne; Sub-Fin) 502A und einen oberen Finnenabschnitt 502B (HSi). Eine erste Isolierschicht 504 ist direkt auf Seitenwänden des unteren Finnenabschnitts 502A der Finne 502. Eine zweite Isolierschicht 506 ist direkt auf der ersten Isolierschicht 504 direkt auf den Seitenwänden des unteren Finnenabschnitts 502A der Finne 502. Ein dielektrisches Füllmaterial ist direkt lateral benachbart zu der zweiten Isolierschicht 506 direkt auf der ersten Isolierschicht 504 direkt auf den Seitenwänden des unteren Finnenabschnitts 502A der Finne 502.
  • Bei einem Ausführungsbeispiel ist die erste Isolierschicht 504 eine nicht dotierte Isolierschicht umfassend Silizium und Sauerstoff, wie beispielsweise eine Siliziumoxid- oder Siliziumdioxid-Isolierschicht. Bei einem Ausführungsbeispiel umfasst die erste Isolierschicht 504 Silizium und Sauerstoff und weist keine andere atomare Spezies mit einer Atomkonzentration von mehr als 1E15 Atomen pro Kubikzentimeter auf. Bei einem Ausführungsbeispiel weist die erste Isolierschicht 504 eine Dicke im Bereich von 0,5-2 Nanometern auf.
  • Bei einem Ausführungsbeispiel umfasst die zweite Isolierschicht 506 Silizium und Stickstoff, wie beispielsweise eine stöchiometrische Si3N4 Siliziumnitrid-Isolierschicht, eine Siliziumreiche Siliziumnitrid-Isolierschicht oder eine Silizium-arme Siliziumnitrid-Isolierschicht. Bei einem Ausführungsbeispiel weist die zweite Isolierschicht 506 eine Dicke im Bereich von 2-5 Nanometern auf.
  • Bei einem Ausführungsbeispiel umfasst das dielektrische Füllmaterial 508 Silizium und Sauerstoff, wie beispielsweise eine Siliziumoxid- oder Siliziumdioxid-Isolierschicht. Bei einem Ausführungsbeispiel wird schließlich eine Gate-Elektrode über einer Oberseite von und lateral benachbart zu Seitenwänden des oberen Finnenabschnitts 502B der Finne 502 gebildet.
  • Es wird darauf hingewiesen, dass während einer Verarbeitung obere Finnenabschnitte von Halbleiter-Finnen erodiert oder verbraucht werden können. Ferner können Grabenisolierstrukturen zwischen Finnen auch so erodiert werden, dass sie eine nicht planare Topographie aufweisen oder können mit einer nicht planaren Topographie bei der Herstellung gebildet werden. Als ein Beispiel stellt 5B eine Querschnittansicht eines anderen Paares von Halbleiterfinnen dar, die durch eine andere Dreischicht-Grabenisolierstruktur gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung getrennt sind.
  • Bezugnehmend auf 5B umfasst eine integrierte Schaltungsstruktur eine erste Finne 552, wie beispielsweise eine Silizium-Finne. Die erste Finne 552 weist einen unteren Finnenabschnitt 552A und einen oberen Finnenabschnitt 552B und ein Schultermerkmal 554 an einer Region zwischen dem unteren Finnenabschnitt 552A und dem oberen Finnenabschnitt 552B auf. Eine zweite Finne 562, wie beispielsweise eine zweite Silizium-Finne, weist einen unteren Finnenabschnitt 562A und einen oberen Finnenabschnitt 562B und ein Schultermerkmal 564 an einer Region zwischen dem unteren Finnenabschnitt 562A und dem oberen Finnenabschnitt 562B auf. Eine erste Isolierschicht 504 ist direkt auf Seitenwänden des unteren Finnenabschnitts 552A der ersten Finne 552 und direkt auf Seitenwänden des unteren Finnenabschnitts 562A der zweiten Finne 562. Die erste Isolierschicht 574 weist einen ersten Endabschnitt 574A im Wesentlichen koplanar mit dem Schultermerkmal 554 der ersten Finne 552 auf und die erste Isolierschicht 574 weist ferner einen zweiten Endabschnitt 574B im Wesentlichen koplanar mit dem Schultermerkmal 554 der zweiten Finne 562 auf. Eine zweite Isolierschicht 576 ist direkt auf der ersten Isolierschicht 574 direkt auf den Seitenwänden des unteren Finnenabschnitts 552A der ersten Finne 552 und direkt auf den Seitenwänden des unteren Finnenabschnitts 562A der zweiten Finne 562.
  • Ein dielektrisches Füllmaterial 578 ist direkt lateral benachbart zu der zweiten Isolierschicht 576 direkt auf der ersten Isolierschicht 574 direkt auf den Seitenwänden des unteren Finnenabschnitts 552A der ersten Finne 552 und direkt auf den Seitenwänden des unteren Finnenabschnitts 562A der zweiten Finne 562. Bei einem Ausführungsbeispiel weist das dielektrische Füllmaterial 578 eine obere Oberfläche 578A auf, wo ein Abschnitt der oberen Oberfläche 578A des dielektrischen Füllmaterials 578 unter zumindest einem der Schultermerkmale 554 der ersten Finne 552 und unter zumindest einem der Schultermerkmale 564 der zweiten Finne 562 ist, wie in 5B gezeigt ist.
  • Bei einem Ausführungsbeispiel ist die erste Isolierschicht 574 eine nicht dotierte Isolierschicht umfassend Silizium und Sauerstoff, wie beispielsweise eine Siliziumoxid- oder Siliziumdioxid-Isolierschicht. Bei einem Ausführungsbeispiel umfasst die erste Isolierschicht 574 Silizium und Sauerstoff und weist keine andere atomare Spezies mit einer Atomkonzentration von mehr als 1E15 Atomen pro Kubikzentimeter auf. Bei einem Ausführungsbeispiel weist die erste Isolierschicht 574 eine Dicke im Bereich von 0,5-2 Nanometern auf.
  • Bei einem Ausführungsbeispiel umfasst die zweite Isolierschicht 576 Silizium und Stickstoff, wie beispielsweise eine stöchiometrische Si3N4 Siliziumnitrid-Isolierschicht, eine Siliziumreiche Siliziumnitrid-Isolierschicht oder eine Silizium-arme Siliziumnitrid-Isolierschicht. Bei einem Ausführungsbeispiel weist die zweite Isolierschicht 576 eine Dicke im Bereich von 2-5 Nanometern auf.
  • Bei einem Ausführungsbeispiel umfasst das dielektrische Füllmaterial 578 Silizium und Sauerstoff, wie beispielsweise eine Siliziumoxid- oder Siliziumdioxid-Isolierschicht. Bei einem Ausführungsbeispiel wird schließlich eine Gate-Elektrode über einer Oberseite von und lateral benachbart zu Seitenwänden des oberen Finnenabschnitts 552B der ersten Finne 552 gebildet, und über einer Oberseite von und lateral benachbart zu Seitenwänden des oberen Finnenabschnitts 562B der zweiten Finne 562 gebildet. Die Gate-Elektrode ist ferner über dem dielektrischen Füllmaterial 578 zwischen der ersten Finne 552 und der zweiten Finne 562.
  • 6A-6D stellen Querschnittansichten von verschiedenen Operationen bei der Herstellung einer Dreischicht-Grabenisolierstruktur gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung dar.
  • Bezugnehmend auf 6A umfasst ein Verfahren zum Herstellen einer integrierten Schaltungsstruktur das Bilden einer Finne 602, wie beispielsweise eine Silizium-Finne. Eine erste Isolierschicht 604 wird direkt auf und konform mit der Finne 602 gebildet, wie in 6B gezeigt ist. Bei einem Ausführungsbeispiel umfasst die erste Isolierschicht 604 Silizium und Sauerstoff und weist keine andere atomare Spezies mit einer Atomkonzentration von mehr als 1E15 Atomen pro Kubikzentimeter auf.
  • Bezugnehmend auf 6C ist eine zweite Isolierschicht 606 direkt auf und konform mit der ersten Isolierschicht 604 gebildet. Bei einem Ausführungsbeispiel umfasst die zweite Isolierschicht 606 Silizium und Stickstoff. Ein dielektrisches Füllmaterial 608 wird direkt auf der zweiten Isolierschicht gebildet, wie in 6D gezeigt ist.
  • Bei einem Ausführungsbeispiel umfasst das Verfahren ferner das Aussparen des dielektrischen Füllmaterials 608, der ersten Isolierschicht 604 und der zweiten Isolierschicht 606, um die Finne 602 mit einem freiliegenden oberen Finnenabschnitt 602A bereitzustellen (wie beispielsweise obere Finnenabschnitte 502B, 552B oder 562B von 5A und 5B). Die sich ergebende Struktur kann in Zuordnung zu den 5A und 5B beschrieben werden. Bei einem Ausführungsbeispiel umfasst das Aussparen des dielektrischen Füllmaterials 608, der ersten Isolierschicht 604 und der zweiten Isolierschicht 606 einen Nassätzprozess. Bei einem anderen Ausführungsbeispiel umfasst das Aussparen des dielektrischen Füllmaterials 608, der ersten Isolierschicht 604 und der zweiten Isolierschicht 606 einen Plasmaätz- oder Trockenätzprozess.
  • Bei einem Ausführungsbeispiel wird die erste Isolierschicht 604 unter Verwendung eines chemischen Gasphasenabscheidungsprozesses gebildet. Bei einem Ausführungsbeispiel wird die zweite Isolierschicht 606 unter Verwendung eines chemischen Gasphasenabscheidungsprozesses gebildet. Bei einem Ausführungsbeispiel wird das dielektrische Füllmaterial 608 unter Verwendung eines Aufschleuderprozesses gebildet. Bei einem solchen Ausführungsbeispiel ist das dielektrische Füllmaterial 608 ein Aufschleudermaterial und wird einer Dampfbehandlung ausgesetzt, z.B. entweder vor oder nach einem Aussparungs-Ätzprozess, um ein ausgehärtetes Material umfassend Silizium und Sauerstoff bereitzustellen. Bei einem Ausführungsbeispiel wird schließlich eine Gate-Elektrode über einer Oberseite von und lateral benachbart zu Seitenwänden eines oberen Finnenabschnitts der Finne 602 gebildet.
  • Bei einem anderen Aspekt kann ein Gate-Seitenwand-Abstandhalter-Material über bestimmten Grabenisolierregionen als ein Schutz gegen Erosion der Grabenisolierregionen während nachfolgender Verarbeitungsoperationen behalten werden. Zum Beispiel stellen 7A-7E winkelige, dreidimensionale Querschnittansichten von verschiedenen Operationen bei einem Verfahren zum Herstellen einer integrierten Schaltungsstruktur gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung dar.
  • Bezugnehmend auf 7A umfasst ein Verfahren zum Herstellen einer integrierten Schaltungsstruktur das Bilden einer Finne 702, wie beispielsweise eine Silizium-Finne. Die Finne 702 hat einen unteren Finnenabschnitt 702A und einen oberen Finnenabschnitt 702B. Eine Isolierstruktur 704 ist über direkt benachbarten Seitenwänden des unteren Finnenabschnitts 702A der Finne 702 gebildet. Eine Gate-Struktur 706 ist über dem oberen Finnenabschnitt 702B und über der Isolierstruktur 704 gebildet. Bei einem Ausführungsbeispiel ist die Gate-Struktur eine Platzhalter- oder Dummy-Gate-Struktur umfassend eine dielektrische Opfer-Gatedielektrikums 706A, ein Opfer-Gate 706B und eine Hartmaske 706C. Ein dielektrisches Material 708 ist konform mit dem oberen Finnenabschnitt 702B der Finne 702, konform mit der Gate-Struktur 706 und konform mit der Isolierstruktur 704 gebildet.
  • Bezugnehmend auf 7B ist ein Hartmaskenmaterial 710 über dem dielektrischen Material 708 gebildet. Bei einem Ausführungsbeispiel ist das Hartmaskenmaterial 710 ein auf Kohlenstoff basierendes Hartmaskenmaterial, das unter Verwendung eines Aufschleuderprozesses gebildet wird.
  • Bezugnehmend auf 7C wird das Hartmaskenmaterial 710 ausgespart, um ein ausgespartes Hartmaskenmaterial 712 zu bilden und um einen Abschnitt des dielektrischen Materials 708 freizulegen, konform mit dem oberen Finnenabschnitt 702B der Finne 702 und konform mit der Gate-Struktur 706. Das ausgesparte Hartmaskenmaterial 712 deckt einen Abschnitt des dielektrischen Materials 708 ab, konform mit der Isolierstruktur 704. Bei einem Ausführungsbeispiel wird das Hartmaskenmaterial 710 unter Verwendung eines Nassätzprozesses ausgespart.
  • Bei einem anderen Ausführungsbeispiel wird das Hartmaskenmaterial 710 unter Verwendung eines Ätz-, eines Trockenätz- oder eines Plasmaätz-Prozesses ausgespart.
  • Bezugnehmend auf 7D wird das dielektrische Material 708 anisotrop geätzt, um ein strukturiertes dielektrisches Material 714 entlang Seitenwänden der Gate-Struktur 706 (als dielektrische Abstandhalter 714A), entlang Abschnitten der Seitenwände des oberen Finnenabschnitts 702B der Finne 702 und über der Isolierstruktur 704 zu bilden.
  • Bezugnehmend auf 7E wird das ausgesparte Hartmaskenmaterial 712 von der Struktur von 7D entfernt. Bei einem Ausführungsbeispiel ist die Gate-Struktur 706 eine Dummy-Gate-Struktur und eine nachfolgende Verarbeitung umfasst das Ersetzen der Gate-Struktur 706 mit einem permanenten Gate-Dielektrikum und einem Gate-Elektroden-Stapel. Bei einem Ausführungsbeispiel umfasst die weitere Verarbeitung das Bilden von eingebetteten Source- oder Drain-Strukturen auf gegenüberliegenden Seiten der Gate-Struktur 706, wie nachfolgend weiter beschrieben wird.
  • Bezugnehmend wiederum auf 7E weist bei einem Ausführungsbeispiel eine integrierte Schaltungsstruktur 700 eine erste Finne auf (links 702), wie beispielsweise eine erste Silizium-Finne, wobei die erste Finne einen unteren Finnenabschnitt 702A und einen oberen Finnenabschnitt 702B aufweist. Die integrierte Schaltungsstruktur umfasst ferner eine zweite Finne (rechts 702), wie beispielsweise eine zweite Silizium-Finne, wobei die zweite Finne einen unteren Finnenabschnitt 702A und einen oberen Finnenabschnitt 702B aufweist. Eine Isolierstruktur 704 ist direkt benachbart zu Seitenwänden des unteren Finnenabschnitts 702A der ersten Finne und direkt benachbart zu Seitenwänden des unteren Finnenabschnitts 702A der zweiten Finne. Eine Gate-Elektrode 706 ist über dem oberen Finnenabschnitt 702B der ersten Finne (links 702), über dem oberen Finnenabschnitt 702B der zweiten Finne (rechts 702) und über einem ersten Abschnitt 704A der Isolierstruktur 704. Ein erster dielektrischer Abstandhalter 714A ist entlang einer Seitenwand des oberen Finnenabschnitts 702B der ersten Finne (links 702) und ein zweiter dielektrischer Abstandhalter 702C ist entlang einer Seitenwand des oberen Finnenabschnitts 702B der zweiten Finne (rechts 702). Der zweite dielektrische Abstandhalter 702C ist durchgehend mit dem ersten dielektrischen Abstandhalter 714B über einem zweiten Abschnitt 704B der Isolierstruktur 704 zwischen der ersten Finne (links 702) und der zweiten Finne (rechts 702).
  • Bei einem Ausführungsbeispiel umfassen der erste und zweite dielektrische Abstandhalter 714B und 714C Silizium und Stickstoff, wie beispielsweise ein stöchiometrisches Si3N4 Siliziumnitrid-Material, ein Silizium-reiches Siliziumnitrid-Material oder ein Silizium-armes Siliziumnitrid-Material.
  • Bei einem Ausführungsbeispiel umfasst die integrierte Schaltungsstruktur 700 ferner eingebettete Source- oder Drain-Strukturen auf gegenüberliegenden Seiten der Gate-Elektrode 706, wobei die eingebetteten Source- oder Drain-Strukturen eine untere Oberfläche unter einer oberen Oberfläche des ersten und zweiten dielektrischen Abstandhalters 714B und 714C entlang der Seitenwände der oberen Finnenabschnitte 702B der ersten und zweiten Finne 702 aufweisen und wobei die Source- und Drain-Strukturen eine obere Oberfläche über einer oberen Oberfläche des ersten und zweiten dielektrischen Abstandhalters 714B und 714C entlang Seitenwänden der oberen Finnenabschnitte 702B der ersten und zweiten Finne 702 aufweisen, wie nachfolgend in Zuordnung zu 9B beschrieben wird. Bei einem Ausführungsbeispiel umfasst die Isolierstruktur 704 eine erste Isolierschicht, eine zweite Isolierschicht direkt auf der ersten Isolierschicht und ein dielektrisches Füllmaterial direkt lateral auf der zweiten Isolierschicht, wie nachfolgend auch in Zuordnung zu 9B beschrieben wird.
  • 8A-8F stellen leicht projizierte Querschnittansichten entnommen entlang der Achse a-a' von 7E für verschiedene Operationen bei einem Verfahren zum Herstellen einer integrierten Schaltungsstruktur gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung dar.
  • Bezugnehmend auf 8A umfasst ein Verfahren zum Herstellen einer integrierten Schaltungsstruktur das Bilden einer Finne 702, wie beispielsweise einer Silizium-Finne. Die Finne 702 hat einen unteren Finnenabschnitt (in 8A nicht gezeigt) und einen oberen Finnenabschnitt 702B. Eine Isolierstruktur 704 ist direkt benachbart zu Seitenwänden des unteren Finnenabschnitts 702A der Finne 702 gebildet. Ein Paar von Gate-Strukturen 706 ist über dem oberen Finnenabschnitt 702B und über der Isolierstruktur 704 gebildet. Es wird darauf hingewiesen, dass die Perspektive, die in 8A-8F gezeigt ist, etwas projiziert ist, um Abschnitte der Gate-Strukturen 706 und der Isolierstruktur vor (aus der Seite) dem oberen Finnenabschnitt 702B zu zeigen, wobei der obere Finnenabschnitt leicht in die Seite geht. Bei einem Ausführungsbeispiel 706 sind die Gate-Strukturen Platzhalter- oder Dummy-Gate-Strukturen umfassend eine Opfer-Gatedielektrikumsschicht 706A, ein Opfer-Gate 706B und eine Hartmaske 706C.
  • Bezugnehmend auf 8B, die der Prozessoperation entspricht, die in Zuordnung zu 7A beschrieben ist, wird ein dielektrisches Material 708 konform mit dem oberen Finnenabschnitt 702B der Finne 702, konform mit den Gate-Strukturen 706 und konform mit freiliegenden Abschnitten der Isolierstruktur 704 gebildet.
  • Bezugnehmend auf 8C, die der Prozessoperation entspricht, die in Zuordnung zu 7B beschrieben ist, ist ein Hartmaskenmaterial 710 über dem dielektrischen Material 708 gebildet. Bei einem Ausführungsbeispiel ist das Hartmaskenmaterial 710 ein auf Kohlenstoff basierendes Hartmaskenmaterial, das unter Verwendung eines Aufschleuderprozesses gebildet wird.
  • Bezugnehmend auf 8D, die der Prozessoperation entspricht, die in Zuordnung zu 7C beschrieben ist, wird das Hartmaskenmaterial 710 ausgespart, um ein ausgespartes Hartmaskenmaterial 712 zu bilden und um einen Abschnitt des dielektrischen Materials 708 freizulegen, konform mit dem oberen Finnenabschnitt 702B der Finne 702 und konform mit den Gate-Strukturen 706. Das ausgesparte Hartmaskenmaterial 712 deckt einen Abschnitt des dielektrischen Materials 708 ab, konform mit der Isolierstruktur 704. Bei einem Ausführungsbeispiel wird das Hartmaskenmaterial 710 unter Verwendung eines Nassätzprozesses ausgespart. Bei einem anderen Ausführungsbeispiel wird das Hartmaskenmaterial 710 unter Verwendung eines Ätz-, eines Trockenätz- oder eines Plasmaätz-Prozesses ausgespart.
  • Bezugnehmend auf 8E, die der Prozessoperation entspricht, die in Zuordnung zu 7D beschrieben ist, wird das dielektrische Material 708 anisotrop geätzt, um ein strukturiertes dielektrisches Material 714 entlang Seitenwänden der Gate-Struktur 706 (als Abschnitte 714A), entlang Abschnitten der Seitenwände des oberen Finnenabschnitts 702B der Finne 702 und über der Isolierstruktur 704 zu bilden.
  • Bezugnehmend auf 8F, die der Prozessoperation entspricht, die in Zuordnung zu 7E beschrieben ist, wird das ausgesparte Hartmaskenmaterial 712 von der Struktur von 8E entfernt. Bei einem Ausführungsbeispiel sind die Gate-Strukturen 706 Dummy-Gate-Strukturen und eine nachfolgende Verarbeitung umfasst das Ersetzen der Gate-Strukturen 706 mit permanenten Gate-Dielektrikums- und Gate-Elektroden-Stapeln. Bei einem Ausführungsbeispiel umfasst die weitere Verarbeitung das Bilden von eingebetteten Source- oder Drain-Strukturen auf gegenüberliegenden Seiten der Gate-Struktur 706, wie nachfolgend weiter beschrieben wird.
  • Bezugnehmend wiederum auf 8F weist bei einem Ausführungsbeispiel eine integrierte Schaltungsstruktur 700 eine Finne 702 auf, wie beispielsweise eine Silizium-Finne, wobei die Finne 602 einen unteren Finnenabschnitt (nicht gezeigt in 8F) und einen oberen Finnenabschnitt 702B aufweist. Eine Isolierstruktur 704 ist direkt benachbart zu Seitenwänden des unteren Finnenabschnitts der Finne 702. Eine erste Gate-Elektrode (links 706) ist über dem oberen Finnenabschnitt 702B und über einem ersten Abschnitt 704A der Isolierstruktur 704. Eine zweite Gate-Elektrode (rechts 706) ist über dem oberen Finnenabschnitt 702B und über einem zweiten Abschnitt 704A' der Isolierstruktur 704. Ein erster dielektrischer Abstandhalter (rechts 714A von links 706) ist entlang einer Seitenwand der ersten Gate-Elektrode (links 706) und ein zweiter dielektrischer Abstandhalter (links 714A von rechts 706) ist entlang einer Seitenwand der zweiten Gate-Elektrode (rechts 706), wobei der zweite dielektrische Abstandhalter durchgehend mit dem ersten dielektrischen Abstandhalter über einem dritten Abschnitt 704A" der Isolierstruktur 704 zwischen der ersten Gate-Elektrode (links 706) und der zweiten Gate-Elektrode (rechts 706) ist.
  • 9A stellt eine leicht projizierte Querschnittansicht entnommen entlang der Achse a-a' von 7E für eine integrierte Schaltungsstruktur dar, umfassend permanente Gatestapel und epitaxiale Source- oder Drain-Regionen, gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung. 9B stellt eine Querschnittansicht entnommen entlang der Achse b-b' von 7E für eine integrierte Schaltungsstruktur dar, umfassend epitaxiale Source- oder Drain-Regionen und eine Mehrschicht-Grabenisolierstruktur, gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung.
  • Bezugnehmend auf 9A und 9B umfasst die integrierte Schaltungsstruktur bei einem Ausführungsbeispiel eingebettete Source- oder Drain-Strukturen 910 auf gegenüberliegenden Seiten der Gate-Elektroden 706. Die eingebetteten Source- oder Drain-Strukturen 910 weisen eine untere Oberfläche 910A unter einer oberen Oberfläche 990 des ersten und zweiten dielektrischen Abstandhalters 714B und 714C entlang den Seitenwänden der oberen Finnenabschnitte 702B der ersten und zweiten Finne 702 auf. Die eingebetteten Source- oder Drain-Strukturen 910 weisen eine obere Oberfläche 910B über einer oberen Oberfläche des ersten und zweiten dielektrischen Abstandhalters 714B und 714C entlang Seitenwänden der oberen Finnenabschnitte 702B der ersten und zweiten Finne 702 auf.
  • Bei einem Ausführungsbeispiel sind Gate-Stapel 706 permanente Gate-Stapel 920. Bei einem solchen Ausführungsbeispiel umfassen die permanenten Gate-Stapel 920 eine Gatedielektrikumsschicht 922, eine erste Gate-Schicht 924, wie beispielsweise eine Arbeitsfunktions-Gate-Schicht, und ein Gate-Füllmaterial 926, wie in 9A gezeigt ist. Bei einem Ausführungsbeispiel, wo die permanenten Gate-Strukturen 920 über der Isolierstruktur 704 sind, sind die permanenten Gate-Strukturen 920 auf restlichen, polykristallinen Siliziumabschnitten 930 gebildet, die Reste eines Gate-Austausch-Prozesses sein können, der polykristalline Silizium-Opfer-Gate-Elektroden umfasst.
  • Bei einem Ausführungsbeispiel umfasst die Isolierstruktur 704 eine erste Isolierschicht 902, eine zweite Isolierschicht 904 direkt auf der ersten Isolierschicht 902 und ein dielektrisches Füllmaterial 906 direkt lateral auf der zweiten Isolierschicht. Bei einem Ausführungsbeispiel ist die erste Isolierschicht 902 eine nicht dotierte Isolierschicht umfassend Silizium und Sauerstoff. Bei einem Ausführungsbeispiel umfasst die zweite Isolierschicht 904 Silizium und Stickstoff. Bei einem Ausführungsbeispiel umfasst das dielektrische Füllmaterial 906 Silizium und Sauerstoff.
  • Bei einem anderen Aspekt sind epitaxiale eingebettete Source- oder Drain-Regionen als Source- oder Drain-Strukturen für Halbleiter-Finnen implementiert. Als ein Beispiel stellt 10 eine Querschnittansicht einer integrierten Schaltungsstruktur entnommen an einer Source- oder Drain-Position dar, gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung.
  • Bezugnehmend auf 10 umfasst eine integrierte Schaltungsstruktur 1000 ein P-Typ-Bauelement, wie beispielsweise ein P-Typ-Metall-Oxid-Halbleiter- (PMOS-) Bauelement. Die integrierte Schaltungsstruktur 1000 umfasst auch ein N-Typ-Bauelement, wie beispielsweise ein N-Typ-Metall-Oxid-Halbleiter- (NMOS-) Bauelement.
  • Das PMOS-Bauelement aus 10 umfasst eine erste Mehrzahl von Halbleiter-Finnen 1002, wie beispielsweise Silizium-Finnen gebildet aus einem Bulk-Silizium-Substrat 1001. An der Source- oder Drain-Position wurden obere Abschnitte der Finnen 1002 entfernt, und ein gleiches oder unterschiedliches Halbleitermaterial wird gewachsen, um Source- oder Drain-Strukturen 1004 zu bilden. Es wird darauf hingewiesen, dass die Source- oder Drain-Strukturen 1004 in einer Querschnittansicht entnommen auf beiden Seiten einer Gate-Elektrode gleich aussehen, z.B. werden sie auf einer Source-Seite im Wesentlichen gleich aussehen wie auf einer Drain-Seite. Bei einem Ausführungsbeispiel, wie gezeigt ist, weisen die Source- oder Drain-Strukturen 1004 einen Abschnitt unter und einen Abschnitt über einer oberen Oberfläche einer Isolierstruktur 1006 auf. Bei einem Ausführungsbeispiel, wie gezeigt ist, sind die Source- oder Drain-Strukturen 1004 stark facettiert. Bei einem Ausführungsbeispiel ist ein leitfähiger Kontakt 1008 über den Source- oder Drain-Strukturen 1004 gebildet. Bei einem solchen Ausführungsbeispiel jedoch hemmt die starke Facettierung und das relativ breite Wachsen der Source- oder Drain-Strukturen 1004 eine gute Abdeckung durch den leitfähigen Kontakt 1008 zu einem gewissen Ausmaß.
  • Das NMOS-Bauelement aus 10 umfasst eine zweite Mehrzahl von Halbleiter-Finnen 1052, wie beispielsweise Silizium-Finnen gebildet aus dem Bulk-Silizium-Substrat 1001. An der Source- oder Drain-Position wurden obere Abschnitte der Finnen 1052 entfernt, und ein gleiches oder unterschiedliches Halbleitermaterial wird gewachsen, um Source- oder Drain-Strukturen 1054 zu bilden. Es wird daraufhingewiesen, dass die Source- oder Drain-Strukturen 1054 in einer Querschnittansicht entnommen auf beiden Seiten einer Gate-Elektrode gleich aussehen, z.B. werden sie auf einer Source-Seite im Wesentlichen gleich aussehen wie auf einer Drain-Seite. Bei einem Ausführungsbeispiel, wie gezeigt ist, weisen die Source- oder Drain-Strukturen 1054 einen Abschnitt unter und einen Abschnitt über einer oberen Oberfläche der Isolierstruktur 1006 auf. Bei einem Ausführungsbeispiel, wie gezeigt ist, sind die Source- oder Drain-Strukturen 1054 relativ zu den Source- oder Drain-Strukturen 1004 schwach facettiert. Bei einem Ausführungsbeispiel ist ein leitfähiger Kontakt 1058 über den Source- oder Drain-Strukturen 1054 gebildet. Bei einem solchen Ausführungsbeispiel verbessert die relativ schwache Facettierung und das resultierende relativ gesehen schmalere Wachsen der Source- oder Drain-Strukturen 1054 (im Vergleich zu den Source- oder Drain-Strukturen 1004) eine gute Abdeckung durch den leitfähigen Kontakt 1058.
  • Die Form der Source- oder Drain-Strukturen eines PMOS-Bauelements kann variiert werden, um einen Kontaktbereich mit einem darüberliegenden Kontakt zu verbessern. Zum Beispiel stellt 11 eine Querschnittansicht einer anderen integrierten Schaltungsstruktur entnommen an einer Source- oder Drain-Position dar, gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung.
  • Bezugnehmend auf 11 umfasst eine integrierte Schaltungsstruktur 1100 ein P-Typ-Halbleiter- (z.B. PMOS) -Bauelement. Das PMOS-Bauelement umfasst eine erste Finne 1102, wie beispielsweise eine Silizium-Finne. Eine erste epitaxiale Source- oder Drain-Struktur 1104 ist in die erste Finne 1102 eingebettet. Bei einem Ausführungsbeispiel, obgleich nicht gezeigt, ist die erste epitaxiale Source- oder Drain-Struktur 1104 auf einer ersten Seite einer ersten Gate-Elektrode (die über einem oberen Finnenabschnitt gebildet sein kann, wie beispielsweise einem Kanalabschnitt der Finne 1102), und eine zweite epitaxiale Source- oder Drain-Struktur ist in der ersten Finne 1102 auf einer zweiten Seite einer solchen ersten Gate-Elektrode gegenüberliegend zu der ersten Seite eingebettet. Bei einem Ausführungsbeispiel umfassen die erste 1104 und zweite epitaxiale Source- oder Drain-Struktur Silizium und Germanium und weisen ein Profil 1105 auf. Bei einem Ausführungsbeispiel ist das Profil ein Zündholz-Profil, wie in 11 dargestellt ist. Eine erste leitfähige Elektrode 1108 ist über der ersten epitaxiale Source- oder Drain-Struktur 1104.
  • Bezugnehmend auf 11 umfasst bei einem Ausführungsbeispiel die integrierte Schaltungsstruktur 1100 auch ein N-Typ-Halbleiter- (z.B. NMOS) -Bauelement. Das NMOS-Bauelement umfasst eine zweite Finne 1152, wie beispielsweise eine Silizium-Finne. Eine dritte epitaxiale Source- oder Drain-Struktur 1154 ist in die zweite Finne 1152 eingebettet. Bei einem Ausführungsbeispiel, obgleich nicht gezeigt, ist die dritte epitaxiale Source- oder Drain-Struktur 1154 auf einer ersten Seite einer zweiten Gate-Elektrode (die über einem oberen Finnenabschnitt gebildet sein kann, wie beispielsweise einem Kanalabschnitt der Finne 1152), und eine vierte epitaxiale Source- oder Drain-Struktur ist in der zweiten Finne 1152 auf einer zweiten Seite einer solchen zweiten Gate-Elektrode gegenüberliegend zu der ersten Seite eingebettet. Bei einem Ausführungsbeispiel umfassen die dritte 1154 und vierte epitaxiale Source- und Drain-Struktur Silizium und weisen im Wesentlichen dasselbe Profil 1105 der ersten epitaxialen Source- oder Drain-Struktur 1004 auf. Eine zweite leitfähige Elektrode 1158 ist über der dritten epitaxialen Source- oder Drain-Struktur 1154.
  • Bei einem Ausführungsbeispiel, ist die erste die Source- oder Drain-Struktur 1104 schwach facettiert. Bei einem Ausführungsbeispiel weist die erste epitaxiale Source- oder Drain-Struktur 1104 eine Höhe von ungefähr 50 Nanometern auf und weist eine Breite im Bereich von 30-35 Nanometern auf. Bei einem solchen Ausführungsbeispiel weist die dritte epitaxiale Source- oder Drain-Struktur 1154 eine Höhe von ungefähr 50 Nanometern auf und weist eine Breite im Bereich von 30-35 Nanometern auf.
  • Bei einem Ausführungsbeispiel ist die erste epitaxiale Source- oder Drain-Struktur 1104 gestuft mit einer Germaniumkonzentration von ungefähr 20% an einem Boden 1104A der ersten epitaxiale Source- oder Drain-Struktur 1104 bis zu einer Germaniumkonzentration von ungefähr 45% an einer Oberseite 1104B der ersten epitaxiale Source- oder Drain-Struktur 1104. Bei einem Ausführungsbeispiel ist die erste die Source- oder Drain-Struktur 1104 mit Bor-Atomen dotiert. Bei einem solchen Ausführungsbeispiel ist die dritte epitaxiale Source- oder Drain-Struktur 1154 mit Phosphor-Atomen oder Arsen-Atomen dotiert.
  • 12A-12D stellen Querschnittansichten entnommen an einer Source- oder Drain-Position dar, die verschiedenen Operationen bei der Herstellung einer integrierten Schaltungsstruktur gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung repräsentieren.
  • Bezugnehmend auf 12A umfasst ein Verfahren zum Herstellen einer integrierten Schaltungsstruktur das Bilden einer Finne, wie beispielsweise einer Silizium-Finne, die aus einem Siliziumsubstrat 1201 gebildet ist. Die Finne 1202 hat einen unteren Finnenabschnitt 1202A und einen oberen Finnenabschnitt 1202B. Bei einem Ausführungsbeispiel, obgleich nicht dargestellt, ist eine Gate-Elektrode über einem Abschnitt des oberen Finnenabschnitts 1202B der Finne 1202 an einer Position in die Seite gebildet. Eine solche Gate-Elektrode weist eine erste Seite gegenüberliegend zu einer zweiten Seite auf und definiert Source- oder Drain-Positionen auf der ersten und zweiten Seite. Zum Beispiel werden zu Zwecken der Darstellung die Querschnittspositionen für die Ansichten von 12A-12D an einer der Source- oder Drain-Positionen an einer der Seiten einer Gate-Elektrode genommen.
  • Bezugnehmend auf 12b wird eine Source- oder Drain-Position der Finne 1202 ausgespart, um einen ausgesparten Finnenabschnitt 1206 zu bilden. Die ausgesparte Source- oder Drain-Position der Finne 1202 kann auf einer Seite einer Gate-Elektrode und auf der zweiten Seite der Gate-Elektrode sein. Bezugnehmend sowohl auf 12A als auch 12B sind bei einem Ausführungsbeispiel dielektrische Abstandhalter 1204 entlang Seitenwänden eines Abschnitts der Finne 1202 gebildet, z.B. an einer Seite einer Gate-Struktur. Bei einem solchen Ausführungsbeispiel umfasst ein Aussparen der Finne 1202 das Aussparen der Finne 1202 unter einer oberen Oberfläche 1204A der dielektrischen Abstandhalter 1204.
  • Bezugnehmend auf 12C ist eine epitaxiale Source- oder Drain-Struktur 1208 auf der ausgesparten Finne 1206 gebildet, z.B., und kann somit an einer Seite einer Gate-Elektrode gebildet sein. Bei einem solchen Ausführungsbeispiel ist eine zweite epitaxiale Source- oder Drain-Struktur auf einem zweiten Abschnitt der ausgesparten Finne 1206 an einer zweiten Seite einer solchen Gate-Elektrode gebildet. Bei einem Ausführungsbeispiel umfasst die epitaxiale Source- oder Drain-Struktur 1208 Silizium und Germanium und weist ein Zündholzprofil auf, wie in 12C gezeigt ist. Bei einem Ausführungsbeispiel sind dielektrische Abstandhalter 1204 umfasst und sind entlang eines unteren Abschnitts 1208A von Seitenwänden der epitaxialen Source- oder Drain-Struktur 1208, wie gezeigt ist.
  • Bezugnehmend auf 12D ist eine leitfähige Elektrode 1210 auf der epitaxialen Source- oder Drain-Struktur 1208 gebildet. Bei einem Ausführungsbeispiel umfasst die leitfähige Elektrode 1210 eine leitfähige Barriereschicht 1210A und ein leitfähiges Füllmaterial 1201B. Bei einem Ausführungsbeispiel folgt die leitfähige Elektrode 1210 dem Profil der epitaxialen Source- oder Drain-Struktur 1208, wie gezeigt ist. Bei anderen Ausführungsbeispielen werden die oberen Abschnitte der epitaxialen Source- oder Drain-Struktur 1208 während der Herstellung der leitfähigen Elektrode 1210 erodiert.
  • Bei einem anderen Aspekt wird Finnen-Trimm-Isolierung (FTI; fin-trim isolation) und Einzel-Gate-Beabstandung für isolierte Finnen beschrieben. Nicht-planare Transistoren, die eine Finne aus Halbleitermaterial verwenden, die von einer Substratoberfläche hervorsteht, setzen eine Gate-Elektrode ein, die sich um zwei, drei oder sogar alle Seiten der Finne wickelt (d.h. Dual-Gate, Tri-Gate, Nanodraht-Transistoren). Source- und Drain-Regionen sind dann üblicherweise in der Finne gebildet oder als wieder gewachsene Abschnitte der Finnen, auf jeder Seite der Gate-Elektrode. Um eine Source- oder Drain-Region eines ersten, nicht planaren Transistors von einer Source- oder Drain-Region eines benachbarten zweiten nicht-planaren Transistors zu isolieren, kann ein Zwischenraum oder Raum zwischen zwei benachbarten Finnen gebildet werden. Ein solcher Isolier-Zwischenraum erfordert im Allgemeinen ein maskiertes Ätzen irgendeiner Art. Sobald sie isoliert sind wird ein Gate-Stapel dann über den individuellen Finnen strukturiert, wiederum üblicherweise mit einem maskierten Ätzen irgendeiner Art (z.B. einem Leitungs-Ätzen oder einem Öffnungs-Ätzen abhängig von der spezifischen Implementierung).
  • Ein potenzielles Problem bei den oben beschriebenen Finnen-Isolier-Techniken ist, dass die Gates mit den Enden der Finnen nicht selbstausgerichtet sind, und eine Ausrichtung der Gate-Stapel-Struktur mit der Halbleiterfinnen-Struktur auf einer Überlagerung dieser zwei Strukturen basiert. Als solches werden lithographische Überlagerungstoleranzen in die Dimensionierung der Halbleiterfinne addiert und der Isolierzwischenraum mit Finnen muss von größerer Länge sein und Isolierzwischenräume größer, als sie es anderweitig für eine gegebene Ebene einer Transistor-Funktionalität wären. Bauelement-Architekturen und Herstellungstechniken, die eine solche Überdimensionierung reduzieren, bieten daher höchst vorteilhafte Verbesserungen bei der Transistordichte.
  • Ein anderes potenzielles Problem mit den Finnen-Isoliertechniken, die oben beschrieben wurden, ist, dass Spannung in der Halbleiterfinne, die erwünscht ist zum Verbessern der Trägermobilität, verloren gehen kann aus der Kanalregion des Transistors, wo zu viele Finnen-Oberflächen während der Herstellung frei gelassen werden, wodurch ermöglicht wird, dass sich die Finnen-Spannung entspannt. Bauelement-Architekturen und Herstellungstechniken, die höhere Pegel einer erwünschten Finnen-Spannung beibehalten bieten daher vorteilhafte Verbesserungen bei der Performance von nicht planaren Transistoren.
  • Gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung werden hierin Gate-Durchgangs-Finnenisolier-Architekturen und -Techniken beschrieben. Bei den dargestellten exemplarischen Ausführungsbeispielen sind nicht-planare Transistoren in einem mikroelektronischen Bauelement, wie beispielsweise einer integrierten Schaltung (IC; integrated circuit), von einander auf eine Weise isoliert, die selbstausgerichtet mit Gate-Elektroden der Transistoren ist. Obwohl Ausführungsbeispiele der vorliegenden Offenbarung praktisch an jede IC anwendbar sind, die nicht-planare Transistoren verwendet, umfassen exemplarische ICs, sind aber nicht beschränkt auf, Mikroprozessorkerne umfassend Logik- und Speicher- (SRAM) Abschnitte, RFICs (z.B. drahtlose ICs umfassend digitale Basisband- und analoge Front-End-Module) und Leistungs-ICs.
  • Bei Ausführungsbeispielen sind zwei Enden von benachbarten Halbleiterfinnen elektrisch voneinander isoliert, mit einer Isolierregion, die relativ zu Gate-Elektroden positioniert ist, mit der Verwendung von nur einer Strukturierungs-Maskenebene. Bei einem Ausführungsbeispiel wird eine einzelne Maske eingesetzt, um eine Mehrzahl von Opfer-Platzhalter-Streifen eines festen Abstands zu bilden, wobei einer erste Teilmenge der Platzhalterstreifen eine Position oder Abmessung von Isolierregionen definiert, während eine zweite Teilmenge der Platzhalterstreifen eine Position oder Abmessung einer Gate-Elektrode definiert. Bei bestimmten Ausführungsbeispielen ist die erste Teilmenge aus Platzhalterstreifen entfernt und Isolierschnitte werden in die Halbleiterfinnen in den Öffnungen gemacht, die aus der Entfernung der ersten Teilmenge resultieren, während die zweite Teilmenge der Platzhalterstreifen schließlich durch Nicht-Opfer-Gate-Elektroden-Stapel ersetzt wird. Da eine Teilmenge aus Platzhaltern, die für den Austausch der Gate-Elektrode verwendet wird, eingesetzt wird, um die Isolierregionen zu bilden, wird das Verfahren und die sich ergebende Architektur hierin als „Gate-Durchgangs-“ Isolierung bezeichnet. Ein oder mehrere Gate-Durchgangs-Isolier-Ausführungsbeispiele, die hierin beschrieben sind, ermöglichen zum Beispiel höhere Transistordichten und höhere Pegel einer vorteilhaften Transistorkanal-Spannung.
  • Wenn die Isolierung nach Platzierung oder Definition der Gate-Elektrode definiert ist, kann eine größere Transistordichte erreicht werden, da Finnen-Isolier-Dimensionierung und -Platzierung genau im Abstand zu den Gate-Elektroden gemacht werden können, so dass sowohl Gate-Elektroden als auch Isolierregionen ganzzahlige Mehrfache eines minimalen Merkmalsabstands einer einzelnen Maskierungsebene sind. Bei weiteren Ausführungsbeispielen, bei denen die Halbleiterfinne eine Gitter-Fehlanpassung mit einem Substrat aufweist, auf dem die Finne angeordnet ist, werden größere Spannungsgrade beibehalten durch Definieren der Isolierung nach Platzierung oder Definition der Gate-Elektrode. Für solche Ausführungsbeispiele sind andere Merkmale des Transistors (wie beispielsweise die Gate-Elektrode und hinzugefügte Source- oder Drain-Materialien), die vor Enden der Finne gebildet sind, definiert, um beim mechanischen beibehalten der Finnenspannung zu helfen, nachdem ein Isolierschnitt in die Finne gemacht wurde.
  • Um mehr Kontext zu geben, kann die Transistorskalierung von einer dichteren Packung von Zellen innerhalb des Chips profitieren. Momentan sind die meisten Zellen von ihren Nachbarn durch zwei oder mehr Dummy-Gates getrennt, die vergrabene Finnen haben. Die Zellen werden isoliert durch Ätzen der Finnen unter diesen zwei Dummy-Gates, die eine Zelle mit der anderen verbinden. Ein Skalieren kann wesentlich profitieren, wenn die Anzahl von Dummy-Gates, die benachbarte Zellen trennen, von zwei oder mehr auf ein reduziert werden können. Wie oben erklärt wurde, erfordert eine Lösung zwei oder mehr Dummy-Gates. Die Finnen unter den zwei oder mehr Dummy-Gates werden während einer Finnen-Strukturierung geätzt. Ein potentielles Problem bei einem solchen Ansatz ist, dass Dummy-Gates Raum auf dem Chip verbrauchen, der für die Zellen verwendet werden kann. Bei einem Ausführungsbeispiel ermöglichen die hierin beschriebenen Ansätze die Verwendung ausschließlich von einem einzelnen Dummy-Gate zum Trennen benachbarter Zellen.
  • Bei einem Ausführungsbeispiel ist ein Finnen-Trimm-Isolieransatz als ein selbstausgerichtetes Strukturierungsschema implementiert. Hier werden die Finnen unter einem einzelnen Gate herausgeätzt. Somit können benachbarte Zellen durch ein einzelnes Dummy-Gate getrennt werden. Vorteile eines solchen Ansatzes können das Sparen von Raum auf dem Chip und Erlauben von mehr Rechenleistung für einen gegebenen Bereich umfassen. Der Ansatz kann auch erlauben, dass ein Finnen-Trimmen bei einer Teil-Finnen-Abstand-Distanz ausgeführt wird.
  • 13A und 13B stellen Draufsichten dar, die verschiedene Operationen bei einem Verfahren zum Strukturieren von Finnen mit einer Multi-Gate-Beabstandung zum Bilden einer lokalen Isolierstruktur gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung darstellen.
  • Bezugnehmend auf 13A ist eine Mehrzahl von Finnen 1302 gezeigt, die eine Länge entlang einer ersten Richtung 1304 aufweisen. Ein Gitter 1306 mit Beabstandungen 1307 dazwischen, die Positionen zum schließlichen Bilden einer Mehrzahl von Gate-Leitungen definieren, ist entlang einer zweiten Richtung 1308 orthogonal zu der ersten Richtung 1304 gezeigt.
  • Bezugnehmend auf 13B wird ein Abschnitt der Mehrzahl von Finnen 1302 geschnitten (z. B. entfernt durch einen Ätzprozess), um Finnen 1310 zu hinterlassen, die einen Schnitt 1312 in denselben aufweisen. Eine Isolierstruktur, die schließlich in dem Schnitt 1312 gebildet wird, weist daher eine Abmessung von mehr als einer einzelnen Gate-Leitung auf, z.B. eine Abmessung von drei Gate-Leitungen 1306. Dementsprechend werden Gate-Strukturen, die schließlich entlang der Positionen der Gate-Leitungen 1306 gebildet werden, zumindest teilweise über einer Isolierstruktur gebildet, die in dem Schnitt 1312 gebildet ist. Somit ist der Schnitt 1312 ein relativ weiter Finnen-Schnitt.
  • 14A-14D stellen Draufsichten dar, die verschiedene Operationen bei einem Verfahren zum Strukturieren von Finnen mit einer Einzel-Gate-Beabstandung zum Bilden einer lokalen Isolierstruktur gemäß einem anderen Ausführungsbeispiel der vorliegenden Offenbarung repräsentieren.
  • Bezugnehmend auf 14A umfasst ein Verfahren zum Herstellen einer integrierten Schaltungsstruktur das Bilden einer Mehrzahl von Finnen 1402, wobei einzelne der Mehrzahl von Finnen 1402 eine längste Abmessung entlang einer ersten Richtung 1404 aufweisen. Eine Mehrzahl von Gate-Strukturen 1406 ist über der Mehrzahl von Finnen 1402, wobei einzelne der Gate-Strukturen 1406 eine längste Abmessung entlang einer zweiten Richtung 1408 orthogonal zu der ersten Richtung 1404 aufweisen. Bei einem Ausführungsbeispiel sind die Gate-Strukturen 1406 Opfer- oder Dummy-Gate-Leitungen, z.B. hergestellt aus polykristallinem Silizium. Bei einem Ausführungsbeispiel ist die Mehrzahl von Finnen 1402 Silizium-Finnen und durchgehend mit einem Abschnitt eines darunterliegenden Siliziumsubstrats.
  • Bezugnehmend auf 14B wird eine dielektrische Materialstruktur 1410 zwischen benachbarten der Mehrzahl von Gate-Strukturen 1406 gebildet.
  • Bezugnehmend auf 14C ist ein Abschnitt 1412 von einer der Mehrzahl von Gate-Strukturen 1406 entfernt, um einen Abschnitt 1414 von jeder der Mehrzahl von Finnen 1402 freizulegen. Bei einem Ausführungsbeispiel umfasst das Entfernen des Abschnitts 1412 der einen der Mehrzahl von Gate-Strukturen 1406 das Verwenden eines lithographischen Fensters 1416, das breiter ist als eine Breite 1418 des Abschnitts 1412 der einen der Mehrzahl von Gate-Strukturen 1406.
  • Bezugnehmend auf 14D wird der freiliegende Abschnitt 1414 von jeder der Mehrzahl von Finnen 1402 entfernt, um eine Schnittregion 1420 zu bilden. Bei einem Ausführungsbeispiel wird der freiliegende Abschnitt 1414 von jeder der Mehrzahl von Finnen 1402 unter Verwendung eines Trocken- oder Plasma-Ätzprozesses entfernt. Bei einem Ausführungsbeispiel umfasst das Entfernen des freiliegenden Abschnitts 1414 von jeder der Mehrzahl von Finnen 1402 das Ätzen in eine Tiefe, die geringer ist als eine Höhe der Mehrzahl von Finnen 1402. Bei einem solchen Ausführungsbeispiel ist die Tiefe größer als eine Tiefe von Source- oder Drain-Regionen bei der Mehrzahl von Finnen 1402. Bei einem Ausführungsbeispiel ist die Tiefe tiefer als eine Tiefe eines aktiven Abschnitts der Mehrzahl von Finnen 1402, um einen Isolierspielraum bereitzustellen. Bei einem Ausführungsbeispiel wird der freiliegende Abschnitt 1414 von jeder der Mehrzahl von Finnen 1402 ohne Ätzen oder ohne Source- oder Drain-Regionen (wie beispielsweise epitaxiale Source- oder Drain-Regionen) der Mehrzahl von Finnen 1402 wesentlich zu ätzen entfernt. Bei einem solchen Ausführungsbeispiel wird der freiliegende Abschnitt 1414 von jeder der Mehrzahl von Finnen 1402 ohne laterales Ätzen oder ohne Source- oder Drain-Regionen (wie beispielsweise epitaxiale Source- oder Drain-Regionen) der Mehrzahl von Finnen 1402 wesentlich lateral zu ätzen entfernt.
  • Bei einem Ausführungsbeispiel wird die Schnittregion 1420 schließlich mit einer Isolierschicht gefüllt, z.B. an Positionen des entfernten Abschnitts 1414 von jeder der Mehrzahl von Finnen 1402. Nachfolgend werden exemplarische Isolierschichten oder „Poly-Schnitt-“ oder „Plug-“ Strukturen beschrieben. Bei anderen Ausführungsbeispielen jedoch ist die Schnittregion 1420 nur teilweise mit einer Isolierschicht gefüllt, in der dann eine leitfähige Struktur gebildet wird. Die leitfähige Struktur kann als eine lokale Verbindung verwendet werden. Bei einem Ausführungsbeispiel, vor dem Füllen der Schnittregion 1420 mit einer Isolierschicht oder mit einer Isolierschicht, die eine lokale Verbindungstruktur häust, können Dotierstoffe implantiert oder geliefert werden durch eine Feststoffquellen-Dotierstoffschicht in den lokal geschnittenen Abschnitt der Finne oder Finnen durch die Schnittregion 1420.
  • 15 stellt eine Querschnittansicht einer integrierten Schaltungsstruktur mit einer Finne mit einer Multi-Gate-Beabstandung zur lokalen Isolierung dar, gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung.
  • Bezugnehmend auf 15 weist eine Silizium-Finne 1502 einen ersten Finnenabschnitt 1504 lateral benachbart zu einem zweiten Finnenabschnitt 1506 auf. Der erste Finnenabschnitt 1504 ist von dem zweiten Finnenabschnitt 1506 durch einen relativ breiten Schnitt 1508 getrennt, wie beispielsweise in Zuordnung zu den 13A und 13B beschrieben wurde, wobei der relativ breite Schnitt 1508 eine Breite X aufweist. Ein dielektrisches Füllmaterial 1510 ist in dem relativ breiten Schnitt 1508 gebildet und isoliert den ersten Finnenabschnitt 1504 elektrisch von dem zweiten Finnenabschnitt 1506. Eine Mehrzahl von Gate-Leitungen 1512 ist über der Silizium-Finne 1502, wobei jede der Gate-Leitungen ein Gatedielektrikum und einen Gate-Elektrodenstapel 1514, eine dielektrische Abdeckungsschicht 1516 und Seitenwand-Abstandhalter 1518 umfassen kann. Zwei Gate-Leitungen (linke zwei Gate-Leitungen 1512) belegen den relativ breiten Schnitt 1508 und als solches ist der erste Finnenabschnitt 1504 von dem zweiten Finnenabschnitt 1506 effektiv durch zwei Dummy- oder inaktive Gates getrennt.
  • Im Gegensatz können Finnenabschnitte durch eine einzelne Gate-Distanz getrennt sein. Als ein Beispiel stellt 16A eine Querschnittansicht einer integrierten Schaltungsstruktur mit einer Finne mit einer Einzel-Gate-Beabstandung zur lokalen Isolierung dar, gemäß einem anderen Ausführungsbeispiel der vorliegenden Offenbarung.
  • Bezugnehmend auf 16A weist eine Silizium-Finne 1602 einen ersten Finnenabschnitt 1604 lateral benachbart zu einem zweiten Finnenabschnitt 1606 auf. Der erste Finnenabschnitt 1604 ist von dem zweiten Finnenabschnitt 1606 durch einen relativ schmalen Schnitt 1608 getrennt, wie beispielsweise in Zuordnung zu den 14A-14D beschrieben wurde, wobei der relativ schmale Schnitt 1608 eine Breite Y aufweist, wobei Y kleiner ist als X aus 15. Ein dielektrisches Füllmaterial 1610 ist in dem relativ schmalen Schnitt 1608 gebildet und isoliert den ersten Finnenabschnitt 1604 elektrisch von dem zweiten Finnenabschnitt 1606. Eine Mehrzahl von Gate-Leitungen 1612 ist über der Silizium-Finne 1602, wobei jede der Gate-Leitungen ein Gatedielektrikum und einen Gate-Elektrodenstapel 1614, eine dielektrische Abdeckungsschicht 1616 und Seitenwand-Abstandhalter 1618 umfassen kann. Das dielektrische Füllmaterial 1610 belegt die Position wo vorher eine einzelne Gate-Leitung war und als solches ist der erste Finnenabschnitt 1604 von dem zweiten Finnenabschnitt 1606 durch eine einzelne „eingesteckte“ (plugged) Gate-Leitung getrennt. Bei einem Ausführungsbeispiel verbleibt restliches Abstandhalter-Material 1620 auf den Seitenwänden der Position des entfernten Gate-Leitungsabschnitts, wie gezeigt ist. Es wird darauf hingewiesen, dass andere Regionen der Finne 1602 von einander durch zwei oder sogar mehr inaktive Gate-Leitungen isoliert sein können (Region 1622 mit drei inaktiven Gate-Leitungen), die durch einen früheren, breiteren Finnen-Schnitt-Prozess hergestellt wurden, wie nachfolgend beschrieben wird.
  • Bezugnehmend wiederum auf 16A ist eine integrierte Schaltungsstruktur 1600 eine Finne 1602, wie beispielsweise eine Silizium-Finne. Die Finne 1602 weist eine längste Abmessung entlang einer ersten Richtung 1650 auf. Eine Isolierstruktur 1610 trennt einen ersten oberen Abschnitt 1604 der Finne 1602 von einem zweiten oberen Abschnitt 1606 der Finne 1602 entlang der ersten Richtung 1650. Die Isolierstruktur 1610 weist eine Mitte 1611 entlang der ersten Richtung 1650 auf.
  • Eine erste Gate-Struktur 1612A ist über dem ersten oberen Abschnitt 1604 der Finne 1602, wobei die erste Gate-Struktur 1612A eine längste Abmessung entlang einer zweiten Richtung 1652 (z.B. in die Seite) orthogonal zu der ersten Richtung 1650 aufweist. Eine Mitte 1613A der ersten Gate-Struktur 1612A ist von der Mitte 1611 der Isolierstruktur 1610 durch einen Abstand entlang der ersten Richtung 1650 beabstandet. Eine zweite Gate-Struktur 1612B ist über dem ersten oberen Abschnitt 1604 der Finne, wobei die zweite Gate-Struktur 1612B eine längste Abmessung entlang einer zweiten Richtung 1652 aufweist. Eine Mitte 1613B der zweiten Gate-Struktur 1612B ist von der Mitte 1613A der ersten Gate-Struktur 1612A durch den Abstand entlang der ersten Richtung 1650 beabstandet. Eine dritte Gate-Struktur 1602C ist über dem zweiten oberen Abschnitt 1606 der Finne 1602, wobei die dritte Gate-Struktur 1612C eine längste Abmessung entlang der zweiten Richtung 1652 aufweist. Eine Mitte 1613C der dritten Gate-Struktur 1612C ist von der Mitte 1611 der Isolierstruktur 1610 durch den Abstand entlang der ersten Richtung 1650 beabstandet. Bei einem Ausführungsbeispiel weist die Isolierstruktur 1610 eine Oberseite im Wesentlichen koplanar mit einer Oberseite der ersten Gate-Struktur 1612A, mit einer Oberseite der zweiten Gate-Struktur 1612B und mit einer Oberseite der dritten Gate-Struktur 1612C auf, wie gezeigt ist.
  • Bei einem Ausführungsbeispiel umfasst jede der ersten Gate-Struktur 1612A, der zweiten Gate-Struktur 1612B und der dritten Gate-Struktur 1612C eine Gate-Elektrode 1660 auf und zwischen Seitenwänden einer High-k-Gatedielektrikumsschicht1662, wie für die exemplarische dritte Gatestruktur 1612C dargestellt ist. Bei einem solchen Ausführungsbeispiel umfasst jede der ersten Gate-Struktur 1612A, der zweiten Gate-Struktur 1612A und der dritten Gate-Struktur 1612C ferner eine isolierende Abdeckung 1616 auf der Gate-Elektrode 1660 und auf den Seitenwänden der High-k-Gatedielektrikumsschichtl662.
  • Bei einem Ausführungsbeispiel umfasst die integrierte Schaltungsstruktur 1600 ferner eine erste epitaxiale Halbleiterregion 1664A auf dem ersten oberen Abschnitt 1604 der Finne 1602 zwischen der ersten Gate-Struktur 1612A und der Isolierstruktur 1610. Eine zweite epitaxiale Halbleiterregion 1664B ist auf dem ersten oberen Abschnitt 1604 der Finne 1602 zwischen der ersten Gate-Struktur 1612A und der zweiten Gate-Struktur 1612B. Eine dritte epitaxiale Halbleiterregion 1664C ist auf dem zweiten oberen Abschnitt 1606 der Finne 1602 zwischen der dritten Gate-Struktur 1612C und der Isolierstruktur 1610. Bei einem Ausführungsbeispiel umfassen die erste 1664A, zweite 1664B und dritte 1664C epitaxiale Halbleiterregion Silizium und Germanium. Bei einem anderen Ausführungsbeispiel umfassen die erste 1664A, zweite 1664B und dritte 1664C epitaxiale Halbleiterregion Silizium.
  • Bei einem Ausführungsbeispiel induziert die Isolierstruktur 1610 eine Spannung auf dem ersten oberen Abschnitt 1604 der Finne 1602 und auf dem zweiten oberen Abschnitt 1606 der Finne 1602. Bei einem Ausführungsbeispiel ist die Spannung eine Druckspannung. Bei einem anderen Ausführungsbeispiel ist die Spannung eine Zugspannung. Bei anderen Ausführungsbeispielen jedoch ist die Isolierstruktur 1610 eine teilweise füllende Isolierschicht, in der dann eine leitfähige Struktur gebildet wird. Die leitfähige Struktur kann als eine lokale Verbindung verwendet werden. Bei einem Ausführungsbeispiel, vor dem Bilden der Isolierstruktur 1610 mit einer Isolierschicht oder mit einer Isolierschicht, die eine lokale Verbindungstruktur häust, werden Dotierstoffe implantiert oder geliefert durch eine Feststoffquellen-Dotierstoffschicht in einen lokal geschnittenen Abschnitt der Finne oder Finnen.
  • Bei einem anderen Aspekt sollte darauf hingewiesen werden, dass Isolierstrukturen, wie beispielsweise die Isolierstruktur 1610, die oben beschrieben wurde, anstelle einer aktiven Gate-Elektrode an lokalen Positionen eines Finnenschnitts oder an breiteren Positionen eines Finnenschnitts gebildet sein können. Zusätzlich kann die Tiefe solcher lokalen oder breiteren Positionen eines Finnenschnittes auf variierende Tiefen innerhalb der Finne relativ zu einander gebildet sein. Bei einem ersten Beispiel stellt 16B eine Querschnittansicht dar, die Positionen zeigt, wo eine Finnenisolierstruktur anstelle einer Gate-Elektrode gebildet sein kann, gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung.
  • Bezugnehmend auf 16B ist eine Finne 1680, wie beispielsweise eine Silizium-Finne, über und durchgehend mit einem Substrat 1682 gebildet. Die Finne 1680 hat Finnen-Enden oder breite Finnenschnitte 1684, die z.B. zur Zeit der Finnen-Strukturierung gebildet werden können, wie beispielsweise bei einem Finnen-Trimmen-Zuletzt-Ansatz, wie oben beschrieben wurde. Die Finne 1680 weist auch einen lokalen Schnitt 1686 auf, wo ein Abschnitt der Finne 1680 entfernt wird, z.B. unter Verwendung eines Finnen-Trimm-Isolieransatzes, wo Dummy-Gates durch dielektrische Plugs ersetzt werden, wie vorangehend beschrieben wurde. Aktive Gate-Elektroden 1688 sind über der Finne gebildet, und zu Darstellungszwecken sind sie leicht vor der Finne 1680 gezeigt, mit der Finne 1680 im Hintergrund, wobei die gestrichelten Linien Bereiche repräsentieren, die durch die Frontansicht verdeckt sind. Dielektrische Plugs 1690 können an den Finnen-Enden oder breiten Finnenschnitten 1684 gebildet sein, anstatt aktive Gates an solchen Positionen zu verwenden. Zusätzlich oder alternativ kann ein dielektrischer Plug 1692 an dem lokalen Schnitt 1686 gebildet sein, anstatt ein aktives Gate an einer solchen Position zu verwenden. Es wird darauf hingewiesen, dass epitaxiale Source- oder Drain-Regionen 1694 auch an Positionen der Finnen 1680 zwischen den aktiven Gate-Elektroden 1688 und den Plugs 1690 oder 1692 gezeigt sind. Zusätzlich ist bei einem Ausführungsbeispiel die Oberflächenrauigkeit der Enden der Finne an dem lokalen Schnitt 1686 rauer als die der Enden der Finne an einer Position des breiteren Schnittes, wie in 16B gezeigt ist.
  • 17A-17C stellen verschiedene Tiefen-Möglichkeiten für einen Finnen-Schnitt dar, der unter Verwendung eines Finnen-Trimm-Isolieransatzes erzeugt wird, gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung.
  • Bezugnehmend auf 17A ist eine Halbleiter-Finne 1700, wie beispielsweise eine Silizium-Finne, möglicherweise über und durchgehend mit einem darunter liegenden Substrat 1702 gebildet. Die Finne 1700 hat einen unteren Finnenabschnitt 1700A und einen oberen Finnenabschnitt 1700B, definiert durch die Höhe einer Isolierstruktur 1704 relativ zu der Finne 1700. Ein lokaler Finnenisolierungsschnitt 1706A trennt die Finne 1700 in einen ersten Finnenabschnitt 1710 und einen zweiten Finnenabschnitt 1712. Bei dem Beispiel von 17A, wie entlang der Achse a-a' gezeigt ist, ist die Tiefe des lokalen Finnenisolierschnittes 1706A die gesamte Tiefe 1700 zu dem Substrat 1702.
  • Bezugnehmend auf 17B, bei einem zweiten Beispiel, wie entlang der Achse a-a' gezeigt ist, ist die Tiefe eines lokalen Finnenisolierschnittes 1706B tiefer als die gesamte Tiefe der Finne 1700 zu dem Substrat 1702. Das heißt, der Schnitt 1706B erstreckt sich in das darunterliegende Substrat 1702.
  • Bezugnehmend auf 17C, bei einem dritten Beispiel, wie entlang der Achse a-a' gezeigt ist, ist die Tiefe eines lokalen Finnenisolierschnittes 1706C weniger als die gesamte Tiefe der Finne 1700, ist aber tiefer als eine obere Oberfläche der Isolierstruktur 1704. Bezugnehmend wiederum auf 17C, bei einem vierten Beispiel, wie entlang der Achse a-a' gezeigt ist, ist die Tiefe eines lokalen Finnenisolierschnittes 1706D kleiner als die gesamte Tiefe der Finne 1700 und ist auf einer Ebene ungefähr koplanar mit einer oberen Oberfläche der Isolierstruktur 1704.
  • 18 stellt eine Draufsicht und eine entsprechende Querschnittansicht entnommen entlang der Achse a-a' dar, die mögliche Optionen für die Tiefe von lokalen versus breiteren Positionen von Finnen-Schnitten innerhalb einer Finne zeigen, gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung.
  • Bezugnehmend auf 18 haben die erste und zweite Halbleiterfinne 1800 und 1802, wie beispielsweise Silizium-Finnen, obere Finnenabschnitte 1800B und 1802B, die sich über einer Isolierstruktur 1804 erstrecken. Sowohl die Finne 1800 als auch 1802 hat Finnen-Enden oder breite Finnenschnitte 1806, die z.B. zur Zeit der Finnen-Strukturierung gebildet werden können, wie beispielsweise bei einem Finnen-Trimmen-Zuletzt-Ansatz, wie oben beschrieben wurde. Sowohl die Finne 1800 als auch 1802 weist auch einen lokalen Schnitt 1808 auf, wo ein Abschnitt der Finne 1800 oder 1802 entfernt wird, z.B. unter Verwendung eines Finnen-Trimm-Isolieransatzes, wo Dummy-Gates durch dielektrische Plugs ersetzt werden, wie vorangehend beschrieben wurde. Bei einem Ausführungsbeispiel ist die Oberflächenrauigkeit der Enden der Finnen 1800 und 1802 an dem lokalen Schnitt 1808 rauer als die der Enden der Finnen an einer Position von 1806, wie in 18 gezeigt ist.
  • Bezugnehmend auf die Querschnittansicht von 18 sind die unteren Finnenabschnitte 1800A und 1802A unter der Höhe der Isolierstruktur1804 sichtbar. Auch sichtbar in der Querschnittansicht ist ein verbleibender Abschnitt 1810 einer Finne, die bei einem Finnen-Trimmen-Zuletzt-Prozess vor der Bildung der Isolierstruktur 1804 entfernt wurde, wie vorangehend beschrieben wurde. Obwohl er derart gezeigt ist, dass er über ein Substrat hervorsteht, könnte der verbleibende Abschnitt 1810 auch auf der Ebene des Substrats sein oder in das Substrat, wie durch die zusätzlichen, exemplarischen breiten Schnitttiefen 1820 gezeigt ist. Es wird darauf hingewiesen, dass die breiten Schnitte 1806 für Finnen 1800 und 1802 auch auf den Ebenen sein können, die für Schnitttiefe 1820 beschrieben sind, wobei Beispiele derselben gezeigt sind. Der lokale Schnitt 1808 kann exemplarische Tiefen aufweisen, die den Tiefen entsprechen, die für 17A-17C beschrieben wurden, wie gezeigt ist.
  • Kollektiv bezugnehmend auf 16A, 16B, 17A-17C und 18 umfasst gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung eine integrierte Schaltungsstruktur eine Finne umfassend Silizium, wobei die Finne eine Oberseite und Seitenwände aufweist, wobei die Oberseite eine längste Abmessung entlang einer ersten Richtung aufweist. Eine erste Isolierstruktur trennt ein erstes Ende eines ersten Abschnitts der Finne von einem ersten Ende eines zweiten Abschnitts der Finne entlang der ersten Richtung. Die erste Isolierstruktur hat eine Breite entlang der ersten Richtung. Das erste Ende des ersten Abschnitts der Finne hat eine Oberflächenrauigkeit. Eine Gate-Struktur umfasst eine Gate-Elektrode über der Oberseite von und lateral benachbart zu den Seitenwänden einer Region des ersten Abschnitts der Finne. Die Gate-Struktur hat die Breite entlang der ersten Richtung, und eine Mitte der Gate-Struktur ist von einer Mitte der ersten Isolierstruktur durch einen Abstand entlang der ersten Richtung beabstandet. Eine zweite Isolierstruktur ist über einem zweiten Ende eines ersten Abschnitts der Finne, das zweite Ende gegenüberliegend zu dem ersten Ende. Die zweite Isolierstruktur hat die Breite entlang der ersten Richtung, und das zweite Ende des ersten Abschnitts der Finne hat eine Oberflächenrauigkeit geringer als die Oberflächenrauigkeit des ersten Endes des ersten Abschnitts der Finne. Eine Mitte der zweiten Isolierstruktur ist von der Mitte der Gate-Struktur durch den Abstand entlang der ersten Richtung beabstandet.
  • Bei einem Ausführungsbeispiel hat das erste Ende des ersten Abschnitts der Finne eine gezackte Topographie, wie in 16B gezeigt ist. Bei einem Ausführungsbeispiel ist eine erste epitaxiale Halbleiterregion auf dem ersten Abschnitt der Finne zwischen der Gate-Struktur und der ersten Isolierstruktur. Eine zweite epitaxiale Halbleiterregion ist auf dem ersten Abschnitt der Finne zwischen der Gate-Struktur und der zweiten Isolierstruktur. Bei einem Ausführungsbeispiel haben die erste und zweite epitaxiale Halbleiterregion eine Breite entlang einer zweiten Richtung orthogonal zu der ersten Richtung, wobei die Breite entlang der zweiten Richtung breiter ist als eine Breite des ersten Abschnitts der Finne entlang der zweiten Richtung unter der Gate-Struktur, wie z.B. epitaxiale Merkmale, die in Zuordnung zu den 11 und 12D beschrieben sind, die eine Breite breiter als die Finnenabschnitte haben, auf denen sie gewachsen sind, in der Perspektive, die in 11 und 12D gezeigt ist. Bei einem Ausführungsbeispiel umfasst die Gate-Struktur ferner eine High-k-Dielektrikumsschicht zwischen der Gate-Elektrode und dem ersten Abschnitt der Finne und entlang Seitenwänden der Gate-Elektrode.
  • Kollektiv bezugnehmend auf 16A, 16B, 17A-17C und 18 umfasst gemäß einem anderen Ausführungsbeispiel der vorliegenden Offenbarung eine integrierte Schaltungsstruktur eine Finne umfassend Silizium, wobei die Finne eine Oberseite und Seitenwände aufweist, wobei die Oberseite eine längste Abmessung entlang einer Richtung aufweist. Eine erste Isolierstruktur trennt ein erstes Ende eines ersten Abschnitts der Finne von einem ersten Ende eines zweiten Abschnitts der Finne entlang der Richtung. Das erste Ende des ersten Abschnitts der Finne hat eine Tiefe. Eine Gate-Struktur umfasst eine Gate-Elektrode über der Oberseite von und lateral benachbart zu den Seitenwänden einer Region des ersten Abschnitts der Finne. Eine zweite Isolierstruktur ist über einem zweiten Ende eines ersten Abschnitts der Finne, das zweite Ende gegenüberliegend zu dem ersten Ende. Das zweite Ende des ersten Abschnitts der Finne hat eine unterschiedliche Tiefe als die Tiefe des ersten Endes des ersten Abschnitts der Finne.
  • Bei einem Ausführungsbeispiel ist die Tiefe des zweiten Endes des ersten Abschnitts der Finne geringer als die Tiefe des ersten Endes des ersten Abschnitts der Finne. Bei einem Ausführungsbeispiel ist die Tiefe des zweiten Endes des ersten Abschnitts der Finne größer als die Tiefe des ersten Endes des ersten Abschnitts der Finne. Bei einem Ausführungsbeispiel hat die erste Isolierstruktur eine Breite entlang der Richtung, und die Gate-Struktur hat die Breite entlang der Richtung. Die zweite Isolierstruktur hat die Breite entlang der Richtung. Bei einem Ausführungsbeispiel ist eine Mitte der Gate-Struktur von einer Mitte der ersten Isolierstruktur durch einen Abstand entlang der Richtung beabstandet, und eine Mitte der zweiten Isolierstruktur ist von der Mitte der Gate-Struktur durch den Abstand entlang der Richtung beabstandet.
  • Kollektiv bezugnehmend auf 16A, 16B, 17A-17C und 18 umfasst gemäß einem anderen Ausführungsbeispiel der vorliegenden Offenbarung eine integrierte Schaltungsstruktur eine erste Finne umfassend Silizium, wobei die erste Finne eine Oberseite und Seitenwände aufweist, wobei die Oberseite eine längste Abmessung entlang einer Richtung aufweist, und wobei eine Diskontinuität ein erstes Ende eines ersten Abschnitts der ersten Finne von einem ersten Ende eines zweiten Abschnitts der Finne entlang der Richtung trennt. Der erste Abschnitt der ersten Finne hat ein zweites Ende gegenüberliegend zu dem ersten Ende und das erste Ende des ersten Abschnitts der Finne hat eine Tiefe. Die integrierte Schaltungsstruktur umfasst ferner eine zweite Finne umfassend Silizium, wobei die zweite Finne eine Oberseite und Seitenwände aufweist, wobei die Oberseite eine längste Abmessung entlang einer Richtung aufweist. Die integrierte Schaltungsstruktur umfasst ferner einen verbleibenden oder Rest-Finnenabschnitt zwischen der ersten Finne und der zweiten Finne. Der Rest-Finnenabschnitt weist eine Oberseite und Seitenwände auf, wobei die Oberseite eine längste Abmessung entlang der Richtung aufweist, und wobei die Oberseite nicht koplanar mit der Tiefe des ersten Endes des ersten Abschnitts der Finne ist.
  • Bei einem Ausführungsbeispiel ist die Tiefe des ersten Endes des ersten Abschnitts der Finne unter der Oberseite des verbleibenden oder Rest-Finnenabschnitts. Bei einem Ausführungsbeispiel weist das zweite Ende des ersten Abschnitts der Finne hat eine Tiefe koplanar zu der Tiefe des ersten Endes des ersten Abschnitts der Finne auf. Bei einem Ausführungsbeispiel weist das zweite Ende des ersten Abschnitts der Finne eine Tiefe unter der Tiefe des ersten Endes des ersten Abschnitts der Finne auf. Bei einem Ausführungsbeispiel weist das zweite Ende des ersten Abschnitts der Finne eine Tiefe über der Tiefe des ersten Endes des ersten Abschnitts der Finne auf. Bei einem Ausführungsbeispiel ist die Tiefe des ersten Endes des ersten Abschnitts der Finne über der Oberseite des verbleibenden oder Rest-Finnenabschnitts. Bei einem Ausführungsbeispiel weist das zweite Ende des ersten Abschnitts der Finne eine Tiefe koplanar zu der Tiefe des ersten Endes des ersten Abschnitts der Finne auf. Bei einem Ausführungsbeispiel weist das zweite Ende des ersten Abschnitts der Finne eine Tiefe unter der Tiefe des ersten Endes des ersten Abschnitts der Finne auf. Bei einem Ausführungsbeispiel weist das zweite Ende des ersten Abschnitts der Finne eine Tiefe über der Tiefe des ersten Endes des ersten Abschnitts der Finne auf. Bei einem Ausführungsbeispiel weist das zweite Ende des ersten Abschnitts der Finne eine Tiefe koplanar zu der Oberseite des Rest-Finnenabschnitts auf. Bei einem Ausführungsbeispiel weist das zweite Ende des ersten Abschnitts der Finne eine Tiefe unter der Oberseite des Rest-Finnenabschnitts auf. Bei einem Ausführungsbeispiel weist das zweite Ende des ersten Abschnitts der Finne eine Tiefe über Oberseite des Rest-Finnenabschnitts auf.
  • Bei einem anderen Aspekt können die dielektrischen Plugs, die an Positionen von lokalen oder breiten Finnenschnitten gebildet sind, angepasst sein, um eine bestimmte Spannung auf die Finne oder den Finnenabschnitt bereitzustellen. Die dielektrischen Plugs können bei solchen Implementierungen als Finnen-Ende-Stressoren bezeichnet werden.
  • Ein oder mehrere Ausführungsbeispiele richten sich auf die Herstellung von Finnen-basierten Halbleiterbauelementen. Eine Performance-Verbesserung für solche Bauelemente kann über eine Kanalspannung erzeugt werden, die durch einen Poly-Plug-Füllprozess induziert wird. Ausführungsbeispiele umfassen möglicherweise die Ausnutzung von Materialeigenschaften bei einem Poly-Plug-Füllprozess, um die mechanische Spannung in einem Metall-Oxid-Halbleiter-Feldeffekttransistor- (MOSFET; Metal Oxide Field Effect Transistor) Kanal zu induzieren. Als Ergebnis kann eine indzierte Spannung die Mobilität und den Antriebsstrom des Transistors fördern. Zusätzlich kann ein hierin beschriebenes Verfahren einer Plug-Füllung die Beseitigung jeglicher Naht- oder Leerraum-Bildung während der Abscheidung erlauben.
  • Um einen Kontext zu geben, kann ein Manipulieren eindeutiger Materialeigenschaften einer Plug-Füllung, die an Finnen angrenzt, Spannung innerhalb des Kanals induzieren. Gemäß einem oder mehreren Ausführungsbeispielen wird durch Abstimmen der Zusammensetzungs-, Abscheidungs- und Nachbehandlungs-Bedingungen des Plug-Füllmaterials die Spannung in dem Kanal moduliert, um sowohl NMOS- und PMOS-Transistoren zu verbessern. Zusätzlich können solche Plugs tiefer in dem Finnensubstrat liegen, im Vergleich zu anderen üblichen Stressor-Techniken, wie beispielsweise epitaxiale Source oder Drains. Das Wesen der Plug-Füllung, einen solchen Effekt zu erreichen, beseitigt auch Nähte oder Leerräume während der Abscheidung und verringert bestimmte Defektmodi während des Prozesses.
  • Um mehr Kontext zu geben, gibt es gegenwärtig keine absichtliche Spannungs-Technik für Gate- (Poly-) Plugs. Die Spannungs-Verbesserung von traditionellen Stressoren, wie beispielsweise epitaxialer Source oder Drains, Dummy-Poly-Gate-Entfernung, Spannungs-Beschichtungen, etc. neigt leider dazu abzunehmen, wenn Bauelement-Abstände schrumpfen. Durch Adressieren von einem oder mehreren der obigen Probleme wird gemäß einem oder mehreren Ausführungsbeispielen der vorliegenden Offenbarung eine zusätzliche Quelle von Spannung in die Transistorstruktur eingebracht. Ein anderer möglicher Vorteil bei einem solchen Prozess kann die Eliminierung von Nähten oder Leerräumen innerhalb des Plugs sein, was bei anderen chemischen Gasphasenabscheidungsprozessen üblich sein kann.
  • 19A und 19B stellen Querschnittansichten von verschiedenen Operationen bei einem Verfahren zum Auswählen von Finnen-Ende-Stressor-Positionen an Enden einer Finne dar, die einen breiten Schnitt aufweist, z.B. als Teil eines Finnen-Trimmen-Zuletzt-Prozesses, wie oben beschrieben wurde, gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung.
  • Bezugnehmend auf 19A ist eine Finne 1900, wie beispielsweise eine Silizium-Finne, über einem Substrat 1902 gebildet und kann durchgehend mit demselben sein. Die Finne 1900 hat Finnen-Enden oder breite Finnenschnitte 1904, die z.B. zur Zeit der Finnen-Strukturierung gebildet werden können, wie beispielsweise bei einem Finnen-Trimmen-Zuletzt-Ansatz, wie oben beschrieben wurde. Eine aktive Gate-Elektrodenposition 1906 und Dummy-Gate-Elektrodenpositionen 1908 sind über der Finne 1900 gebildet, und zu Darstellungszwecken sind sie leicht vor der Finne 1900 gezeigt, mit der Finne 1900 im Hintergrund, wobei die gestrichelten Linien Bereiche repräsentieren, die durch die Frontansicht verdeckt sind. Es wird darauf hingewiesen, dass epitaxiale Source- oder Drain-Regionen 1910 auch an Positionen der Finne 1900 zwischen den Gate-Positionen 1906 und 1908 gezeigt sind. Zusätzlich ist ein Zwischenschicht-Dielektrikum 1912 an Positionen der Finne 1900 zwischen den Gate-Positionen 1906 und 1908 umfasst.
  • Bezugnehmend auf 19B werden die Gate-Platzhalterstrukturen oder Dummy-Gate-Positionen 1908 entfernt, wodurch die Finnen-Enden oder breite Finnenschnitte 1904 freigelegt werden. Die Entfernung erzeugt Öffnungen 1920, wo schließlich dielektrische Plugs gebildet werden, z.B. dielektrische Finnen-Ende-Stressor-Plugs.
  • 20A und 20B stellen Querschnittansichten von verschiedenen Operationen bei einem Verfahren zum Auswählen von Finnen-Ende-Stressor-Positionen an Enden einer Finne dar, die einen lokalen Schnitt aufweist, z.B. als Teil eines Finnen-Trimm-Isolierprozesses, wie oben beschrieben wurde, gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung.
  • Bezugnehmend auf 20A ist eine Finne 2000, wie beispielsweise eine Silizium-Finne, über und durchgehend mit einem Substrat 2002 gebildet. Die Finne 2000 weist einen lokalen Schnitt 2004 auf, wo ein Abschnitt der Finne 2000 entfernt wird, z.B. unter Verwendung eines Finnen-Trimm-Isolieransatzes, wo ein Dummy-Gate entfernt wird und die Finne an einer lokalen Position geätzt wird, wie vorangehend beschrieben wurde. Aktive Gate-Elektrodenpositionen 2006 und eine Dummy-Gate-Elektrodenposition 2008 sind über der Finne 2000 gebildet, und zu Darstellungszwecken sind sie leicht vor der Finne 2000 gezeigt, mit der Finne 2000 im Hintergrund, wobei die gestrichelten Linien Bereiche repräsentieren, die durch die Frontansicht verdeckt sind. Es wird darauf hingewiesen, dass epitaxiale Source- oder Drain-Regionen 2010 auch an Positionen der Finne 2000 zwischen den Gate-Positionen 2006 und 2008 gezeigt sind. Zusätzlich ist ein Zwischenschicht-Dielektrikum 2012 an Positionen der Finne 2000 zwischen den Gate-Positionen 2006 und 2008 umfasst.
  • Bezugnehmend auf 20B werden die Gate-Platzhalterstrukturen oder Dummy-Gate-Positionen 2008 entfernt, wodurch die Finnen-Enden mit lokalem Schnitt 2004 freigelegt werden. Die Entfernung erzeugt eine Öffnung 2020, wo schließlich ein dielektrischer Plug gebildet wird, z.B. ein dielektrischer Finnen-Ende-Stressor-Plug.
  • 21A-21M stellen Querschnittansichten von verschiedenen Operationen bei einem Verfahren zum Herstellen einer integrierten Schaltungsstruktur mit differenzierten dielektrischen Finnen-Ende-Plugs gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung dar.
  • Bezugnehmend auf 21A umfasst eine Startstruktur 2100 eine NMOS-Region und eine PMOS-Region. Die NMOS-Region der Startstruktur 2100 umfasst eine erste Finne 2102, wie beispielsweise eine erste Silizium-Finne, die über einem Substrat 2104 gebildet ist und durchgehend mit demselben sein kann. Die erste Finne 2102 weist Finnen-Enden 2106 auf, die aus lokalen oder breiten Finnenschnitten gebildet sein können. Eine erste aktive Gate-Elektrodenposition 2108 und eine erste Dummy-Gate-Elektrodenposition 2110 sind über der ersten Finne 2102 gebildet, und zu Darstellungszwecken sind sie leicht vor der ersten Finne 2102 gezeigt, mit der ersten Finne 2102 im Hintergrund, wobei die gestrichelten Linien Bereiche repräsentieren, die durch die Frontansicht verdeckt sind. Epitaxiale N-Typ-Source- oder Drain-Regionen 2112, wie beispielsweise epitaxiale Silizium-Source- oder Drain-Strukturen sind auch an Positionen der ersten Finne 2102 zwischen den Gate-Positionen 2108 und 2110 gezeigt. Zusätzlich ist ein Zwischenschicht-Dielektrikum 2114 an Positionen der ersten Finne 2102 zwischen den Gate-Positionen 2108 und 2110 umfasst.
  • Die PMOS-Region der Startstruktur 2100 umfasst eine zweite Finne 2122, wie beispielsweise eine zweite Silizium-Finne, die über einem Substrat 2104 gebildet ist und durchgehend mit demselben sein kann. Die zweite Finne 2122 weist Finnen-Enden 2126 auf, die aus lokalen oder breiten Finnenschnitten gebildet sein können. Eine zweite aktive Gate-Elektrodenposition 2128 und eine zweite Dummy-Gate-Elektrodenposition 2130 sind über der zweiten Finne 2122 gebildet, und zu Darstellungszwecken sind sie leicht vor der zweiten Finne 2122 gezeigt, mit der zweiten Finne 2122 im Hintergrund, wobei die gestrichelten Linien Bereiche repräsentieren, die durch die Frontansicht verdeckt sind. Epitaxiale P-Typ-Source- oder Drain-Regionen 2132, wie beispielsweise epitaxiale Silizium-Germanium-Source- oder Drain-Strukturen sind auch an Positionen der zweiten Finne 2122 zwischen den Gate-Positionen 2128 und 2130 gezeigt. Zusätzlich ist ein Zwischenschicht-Dielektrikum 2134 an Positionen der zweiten Finne 2122 zwischen den Gate-Positionen 2128 und 2130 umfasst.
  • Bezugnehmend auf 21B werden die erste und zweite Dummy-Gate-Elektrode an Positionen 2110 und/oder 2130 entfernt. Nach der Entfernung sind die Finnen-Enden 2106 der ersten Finne 2102 und die Finnen-Enden 2126 der zweiten Finne 2122 freiliegend. Die Entfernung erzeugt auch Öffnungen 2116 und/oder 2136 wo schließlich dielektrische Plugs gebildet werden, z.B. dielektrische Finnen-Ende-Stressor-Plugs.
  • Bezugnehmend auf 21C ist ein Materialliner 2140 konform mit der Struktur von 21B gebildet. Bei einem Ausführungsbeispiel umfasst der Materialliner Silizium und Stickstoff, wie beispielsweise einen Siliziumnitrid-Materialliner.
  • Bezugnehmend auf 21D ist eine schützende Kronenschicht 2142, wie beispielsweise eine Metalnitridschicht, auf der Struktur von 21C gebildet.
  • Bezugnehmend auf 21E ist ein Hartmaskenmaterial 2144, wie beispielsweise ein auf Kohlenstoff basierendes Hartmaskenmaterial, über der Struktur von 21D gebildet. Eine lithographische Maske oder ein Maskenstapel 2146 ist über dem Hartmaskenmaterial 2144 gebildet.
  • Bezugnehmend auf 21F sind Abschnitte des Hartmaskenmaterials 2144 und Abschnitte der schützenden Kronenschicht 2142 in der PMOS-Region von der Struktur von 21E entfernt. Die lithographische Maske oder der Maskenstapel 2146 ist auch entfernt.
  • Bezugnehmend auf 21G ist ein zweiter Materialliner 2148 konform mit der Struktur von 21F gebildet. Bei einem Ausführungsbeispiel umfasst der zweite Materialliner Silizium und Stickstoff, wie beispielsweise einen zweiten Siliziumnitrid-Materialliner. Bei einem Ausführungsbeispiel hat der zweiter Materialliner 2148 einen unterschiedlichen Spannungszustand zum Einstellen der Spannung in freiliegenden Plugs.
  • Bezugnehmend auf 21H ist ein zweites Hartmaskenmaterial 2150, wie beispielsweise ein zweites auf Kohlenstoff basierendes Hartmaskenmaterial, über der Struktur von 21G gebildet und wird dann in Öffnungen 2136 der PMOS-Region der Struktur ausgespart.
  • Bezugnehmend auf 21I wird der zweiter Materialliner 2148 von der Struktur von 2H geätzt, um den zweiten Materialliner 2148 von der NMOS-Region zu entfernen und um den zweiten Materialliner 2148 in der PMOS-Region der Struktur auszusparen.
  • Bezugnehmend auf 21J werden das Hartmaskenmaterial 2144, die schützende Kronenschicht 2142 und das zweite Hartmaskenmaterial 2150 von der Struktur von 2I entfernt. Die Entfernung lässt zwei jeweils unterschiedliche Füllstrukturen für Öffnungen 2116 im Vergleich zu Öffnungen 2136.
  • Bezugnehmend auf 21K wird ein isolierendes Füllmaterial 2152 in den Öffnungen 2116 und 2136 der Struktur aus 21J gebildet und planarisiert. Bei einem Ausführungsbeispiel umfasst das isolierenden Füllmaterial 2152 ein fließfähiges Oxid-Material, wie beispielsweise fließfähiges Siliziumoxid- oder Siliziumdioxid-Material.
  • Bezugnehmend auf 21L wird das isolierende Füllmaterial 2152 in den Öffnungen 2116 und 2136 der Struktur aus 21K ausgespart, um ein ausgespartes, isolierendes Füllmaterial 2154 zu bilden. Bei einem Ausführungsbeispiel wird ein Dampf-Oxidationsprozess als Teil des Aussparungsprozesses oder nach dem Aussparungsprozess ausgeführt, um das ausgesparte, isolierende Füllmaterial 2154 auszuheilen. Bei einem solchen Ausführungsbeispiel schrumpft das ausgesparte, isolierende Füllmaterial 2154 wodurch eine Zugspannung auf die Finnen 2102 und 2122 ausgeübt wird. Es ist jedoch relativ weniger Zugspannung induzierendes Material in der PMOS-Region als in der NMOS-Region.
  • Bezugnehmend auf 21M ist ein dritter Materialliner 2156 über der Struktur von 21L. Bei einem Ausführungsbeispiel umfasst der dritte Materialliner 2156 Silizium und Stickstoff, wie beispielsweise einen dritten Siliziumnitrid-Materialliner. Bei einem Ausführungsbeispiel verhindert der dritte Materialliner 2156, dass ausgespartes, isolierendes Füllmaterial 2154 während eines nachfolgenden Source- oder Drain-Kontakt-Ätzens herausgeätzt wird.
  • 22A-22D stellen Querschnittansichten von exemplarischen Strukturen eines dielektrischen PMOS-Finnen-Ende-Stressor-Plugs dar, gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung.
  • Bezugnehmend auf 22A umfasst eine Öffnung 2136 auf der PMOS-Region der Struktur 2100 einen Materialliner 2140 entlang der Seitenwände der Öffnung 2136. Ein zweiter Materialliner 2148 ist konform mit einem unteren Abschnitt des Materialliners 2140 aber relativ zu einem oberen Abschnitt des Materialliners 2140 ausgespart. Ein ausgespartes, isolierendes Füllmaterial 2154 ist innerhalb des zweiten Materialliners 2148 und weist eine obere Oberfläche koplanar mit einer oberen Oberfläche des zweiten Materialliners 2148 auf. Ein dritter Materialliner 2156 ist innerhalb des oberen Abschnitts des Materialliners 2140 und ist auf der oberen Oberfläche des isolierenden Füllmaterials 2154 und auf der oberen Oberfläche des zweiten Materialliners 2148. Der dritte Materialliner 2156 weist eine Naht 2157 auf, z.B. als Artefakt eines Abscheidungsprozesses, der verwendet wird, um den dritten Materialliner 2156 zu bilden.
  • Bezugnehmend auf 22B umfasst eine Öffnung 2136 auf der PMOS-Region der Struktur 2100 einen Materialliner 2140 entlang der Seitenwände der Öffnung 2136. Ein zweiter Materialliner 2148 ist konform mit einem unteren Abschnitt des Materialliners 2140, ist aber relativ zu einem oberen Abschnitt des Materialliners 2140 ausgespart. Ein ausgespartes, isolierendes Füllmaterial 2154 ist innerhalb des zweiten Materialliners 2148 und weist eine obere Oberfläche koplanar mit einer oberen Oberfläche des zweiten Materialliners 2148 auf. Ein dritter Materialliner 2156 ist innerhalb des oberen Abschnitts des Materialliners 2140 und ist auf der oberen Oberfläche des isolierenden Füllmaterial s 2154 und auf der oberen Oberfläche des zweiten Materialliners 2148. Der dritte Materialliner 2156 weist keine Naht auf.
  • Bezugnehmend auf 22C umfasst eine Öffnung 2136 auf der PMOS-Region der Struktur 2100 einen Materialliner 2140 entlang der Seitenwände der Öffnung 2136. Ein zweiter Materialliner 2148 ist konform mit einem unteren Abschnitt des Materialliners 2140, ist aber relativ zu einem oberen Abschnitt des Materialliners 2140 ausgespart. Ein ausgespartes, isolierendes Füllmaterial 2154 ist innerhalb und über dem zweiten Materialliner 2148 und weist eine obere Oberfläche über einer oberen Oberfläche des zweiten Materialliners 2148 auf. Ein dritter Materialliner 2156 ist innerhalb des oberen Abschnitts des Materialliners 2140 und ist auf der oberen Oberfläche des isolierenden Füllmaterial s 2154. Der dritte Materialliner 2156 ist ohne eine Naht gezeigt, aber bei anderen Ausführungsbeispielen weist der dritte Materialliner 2156 eine Naht auf.
  • Bezugnehmend auf 22D umfasst eine Öffnung 2136 an der PMOS-Region der Struktur 2100 einen Materialliner 2140 entlang der Seitenwände der Öffnung 2136. Ein zweiter Materialliner 2148 ist konform mit einem unteren Abschnitt des Materialliners 2140, ist aber relativ zu einem oberen Abschnitt des Materialliners 2140 ausgespart. Ein ausgespartes, isolierendes Füllmaterial 2154 ist innerhalb des zweiten Materialliners 2148 und weist eine obere Oberfläche ausgespart unter einer oberen Oberfläche des zweiten Materialliners 2148 auf. Ein dritter Materialliner 2156 ist innerhalb des oberen Abschnitts des Materialliners 2140 und ist auf der oberen Oberfläche des isolierenden Füllmaterial s 2154 und auf der oberen Oberfläche des zweiten Materialliners 2148. Der dritte Materialliner 2156 ist ohne eine Naht gezeigt, aber bei anderen Ausführungsbeispielen weist der dritte Materialliner 2156 eine Naht auf.
  • Kollektiv bezugnehmend auf 19A, 19B, 20A, 20B, 21A-21M, und 22A-22D umfasst gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung eine integrierte Schaltungsstruktur eine Finne, wie beispielsweise umfassend Silizium, wobei die Finne eine Oberseite und Seitenwände aufweist. Die Oberseite weist eine längste Abmessung entlang einer Richtung auf. Eine erste Isolierstruktur ist über einem ersten Enden der Finne. Eine Gate-Struktur umfasst eine Gate-Elektrode über der Oberseite von und lateral benachbart zu den Seitenwänden einer Region der Finne. Die Gate-Struktur ist von der ersten Isolierstruktur entlang der Richtung beabstandet. Eine zweite Isolierstruktur ist über einem zweiten Ende der Finne, das zweite Ende gegenüberliegend zu dem ersten Ende. Die zweite Isolierstruktur ist von der Gate-Struktur entlang der Richtung beabstandet. Die erste Isolierstruktur und die zweite Isolierstruktur umfassen beide ein erstes dielektrisches Material (z.B. Materialliner 2140), das ein ausgespartes, zweites dielektrisches Material lateral umgibt (z.B. zweiter Materialliner 2148), das sich von dem ersten dielektrischen Material unterscheidet. Das ausgesparte, zweite dielektrische Material umgibt zumindest einen Abschnitt eines dritten, dielektrischen Materials lateral (z.B. ausgespartes, isolierendes Füllmaterial 2154), das sich von dem ersten und zweiten dielektrischen Material unterscheidet.
  • Bei einem Ausführungsbeispiel umfassen die erste Isolierstruktur und die zweite Isolierstruktur beide ferner ein viertes dielektrisches Material (z.B. dritter Materialliner 2156), das lateral umgeben ist von einem oberen Abschnitt des ersten dielektrischen Materials, wobei das vierte dielektrische Material auf einer oberen Oberfläche des dritten dielektrischen Materials ist. Bei einem solchen Ausführungsbeispiel ist das vierte dielektrische Material ferner auf einer oberen Oberfläche des zweiten dielektrischen Materials. Bei einem anderen solchen Ausführungsbeispiel weist das vierte dielektrische Material eine ungefähr vertikale zentrale Naht auf. Bei einem anderen solchen Ausführungsbeispiel weist das vierte dielektrische Material keine zentrale Naht auf.
  • Bei einem Ausführungsbeispiel weist das dritte dielektrische Material eine obere Oberfläche koplanar mit einer oberen Oberfläche des zweiten dielektrischen Materials und/oder Dielektrikums auf. Bei einem Ausführungsbeispiel weist das dritte dielektrische Material eine obere Oberfläche unter einer oberen Oberfläche des zweiten dielektrischen Materials auf. Bei einem Ausführungsbeispiel weist das dritte dielektrische Material eine obere Oberfläche über einer oberen Oberfläche des zweiten dielektrischen Materials auf und das dritte dielektrische Material ist ferner über der oberen Oberfläche des zweiten dielektrischen Materials. Bei einem Ausführungsbeispiel induzieren die erste und zweite Isolierstruktur eine Druckspannung auf die Finne. Bei einem solchen Ausführungsbeispiel ist die Gate-Elektrode eine P-Typ-Gate-Elektrode.
  • Bei einem Ausführungsbeispiel hat die erste Isolierstruktur eine Breite entlang der Richtung, die Gate-Struktur hat die Breite entlang der Richtung, und die zweite Isolierstruktur hat die Breite entlang der Richtung. Bei einem solchen Ausführungsbeispiel ist eine Mitte der Gate-Struktur von einer Mitte der ersten Isolierstruktur durch einen Abstand entlang der Richtung beabstandet, und eine Mitte der zweiten Isolierstruktur ist von der Mitte der Gate-Struktur durch den Abstand entlang der Richtung beabstandet. Bei einem Ausführungsbeispiel sind die erste und zweite Isolierstruktur beide in einem entsprechenden Graben in einer dielektrischen Zwischenschicht.
  • Bei einem solchen Ausführungsbeispiel ist eine erste Source- oder Drain-Region zwischen der Gate-Struktur und der ersten Isolierstruktur. Eine zweite Source- oder Drain-Region ist zwischen der Gate-Struktur und der zweiten Isolierstruktur. Bei einem solchen Ausführungsbeispiel sind die erste und zweite Source- oder Drain-Region eingebettete Source- oder Drain-Regionen umfassend Silizium und Germanium. Bei einem solchen Ausführungsbeispiel umfasst die Gate-Struktur ferner eine High-k-Dielektrikumsschicht zwischen der Gate-Elektrode und der Finne und entlang Seitenwänden der Gate-Elektrode.
  • Bei einem anderen Aspekt kann die Tiefe der individuellen dielektrischen Plugs innerhalb einer Halbleiterstruktur oder innerhalb einer Architektur gebildet auf einem gemeinsamen Substrat variiert werden. Als ein Beispiel stellt 23A eine Querschnittansicht einer anderen Halbleiterstruktur mit Spannung induzierenden Finnen-Ende-Merkmalen dar, gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung. Bezugnehmend auf 23A ist ein flacher, dielektrischer Plug 2308A zusammen mit einem Paar aus tiefen dielektrischen Plugs 2308B und 2308C umfasst. Bei einem solchen Ausführungsbeispiel, wie gezeigt ist, ist der flache, dielektrische Plug 2308C in einer Tiefe ungefähr gleich zu der Tiefe einer Halbleiterfinne 2303 innerhalb eines Substrats 2304, während das Paar aus tiefen dielektrischen Plugs 2308B und 2308C in einer Tiefe unter der Tiefe der Halbleiterfinne 2302 innerhalb des Substrats 2304 ist.
  • Bezugnehmend wiederum auf 23A kann eine solche Anordnung eine Spannungsverstärkung auf Finnen-Trimm-Isolier- (FTI-) Bauelemente in einem Graben ermöglichen, der tiefer in das Substrat 2304 ätzt, um eine Isolierung zwischen benachbarten Finnen 2302 bereitzustellen. Ein solcher Ansatz kann implementiert sein, um die Dichte von Transistoren auf einem Chip zu erhöhen. Bei einem Ausführungsbeispiel wird der Spannungseffekt, der auf Transistoren aus der Plug-Füllung induziert wird, bei FTI-Transistoren verstärkt, da die Spannungsübertragung sowohl in der Finne als auch in einem Substrat oder weit unterhalb des Transistors auftritt.
  • Bei einem anderen Aspekt kann die Breite oder der Betrag einer Zugspannung induzierenden Oxidschicht, die in einem dielektrischen Plug umfasst ist, innerhalb einer Halbleiterstruktur oder innerhalb einer Architektur gebildet auf einem gemeinsamen Substrat variiert werden, z.B. abhängig davon, ob das Bauelement ein PMOS-Bauelement oder ein NMOS-Bauelement ist. Als ein Beispiel stellt 23B eine Querschnittansicht einer anderen Halbleiterstruktur mit Spannung induzierenden Finnen-Ende-Merkmalen dar, gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung. Bezugnehmend auf 23B umfassen bei einem bestimmten Ausführungsbeispiel NMOS-Bauelemente relativ gesehen mehr von einer Zugspannung induzierenden Oxidschicht 2350 als entsprechende PMOS-Bauelemente.
  • Bezugnehmend wiederum auf 23B wird bei einem Ausführungsbeispiel eine differenzierende Plug-Füllung implementiert, um geeignete Spannung bei NMOS und PMOS zu induzieren. Zum Beispiel haben NMOS-Plugs 2308D und 2308E ein größeres Volumen und eine größere Breite der Zugspannung induzierenden Oxidschicht 2350 als es die PMOS-Plugs 2308F und 2308G haben. Die Plug-Füllung kann strukturiert werden, um eine unterschiedliche Spannung bei NMOS- und PMOS-Bauelementen zu induzieren. Zum Beispiel kann eine lithographische Strukturierung verwendet werden, um PMOS-Bauelemente zu öffnen (z.B. die dielektrischen Plug-Gräben für PMOS-Bauelemente zu verbreitern), wobei an diesem Punkt unterschiedliche Füll-Optionen ausgeführt werden können, um das Plug-Füllen bei NMOS- versus PMOS-Bauelementen zu differenzieren. Bei einem exemplarischen Ausführungsbeispiel kann ein Reduzieren des Volumens eines fließfähigen Oxids in dem Plug auf PMOS-Bauelementen die induzierte Zugspannung reduzieren. Bei einem solchen Ausführungsbeispiel kann die Druckspannung dominieren, z.B. aus unter Druckspannung stehenden Source- und Drain-Regionen. Bei anderen Ausführungsbeispielen stellt die Verwendung unterschiedlicher Plug-Liner oder unterschiedlicher Füllmaterialien eine abstimmbare Spannungs-Steuerung bereit.
  • Wie vorangehend beschrieben wurde, wird darauf hingewiesen, dass Poly-Plug-Spannungseffekte sowohl ein Vorteil für NMOS-Transistoren (z.B. Kanal-Zugspannung) als auch PMOS-Transistoren (z.B. Kanal-Druckspannung) sein kann. Gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung ist eine Halbleiterfinne eine uniaxial gespannte Halbleiterfinne. Die uniaxial gespannte Halbleiterfinne kann mit Zugspannung oder Druckspannung uniaxial gespannt sein. Zum Beispiel stellt 24A eine winkelige Ansicht einer Finne mit uniaxialer Zugspannung dar, während 24B eine winkelige Ansicht einer Finne mit uniaxialer Druckspannung darstellt, gemäß einem oder mehreren Ausführungsbeispielen der vorliegenden Offenbarung.
  • Bezugnehmend auf 24A weist eine Halbleiterfinne 2400 eine diskrete Kanalregion (C) angeordnet auf derselben auf. Eine Source-Region (S) und eine Drain-Region (D) sind in der Halbleiterfinne 2400 auf jeder Seite der Kanalregion (C) angeordnet. Die diskrete Kanalregion der Halbleiterfinne 2400 hat eine Stromfluss-Richtung entlang der Richtung einer uniaxialen Zugspannung (Pfeile zeigen weg voneinander und in Richtung der Enden 2402 und 2404), von der Source-Region (S) zu der Drain-Region (D).
  • Bezugnehmend auf 24B weist eine Halbleiterfinne 2450 eine diskrete Kanalregion (C) angeordnet auf derselben auf. Eine Source-Region (S) und eine Drain-Region (D) sind in der Halbleiterfinne 2450 auf jeder Seite der Kanalregion (C) angeordnet. Die diskrete Kanalregion der Halbleiterfinne 2450 hat eine Stromfluss-Richtung entlang der Richtung einer uniaxialen Druckspannung (Pfeile zeigen in Richtung zueinander und von den Enden 2452 und 2454), von der Source-Region (S) zu der Drain-Region (D). Dementsprechend können hierin beschriebene Ausführungsbeispiele implementiert sein, um eine Transistormobilität und den Antriebsstrom zu verbessern, was schnellere Schaltungen und Chips ermöglicht.
  • Bei einem anderen Aspekt kann eine Beziehung zwischen Positionen, wo Gate-Leitungs-Schnitte (Poly-Schnitte) gemacht werden und lokale Finnen-Trimm-Isolier- (FTI-) Finnenschnitte gemacht werden, vorliegen. Bei einem Ausführungsbeispiel werden lokale FTI-Finnenschnitte nur an Positionen gemacht, wo Poly-Schnitte gemacht werden. Bei einem solchen Ausführungsbeispiel jedoch wird ein FTI-Schnitt nicht notwendigerweise an jeder Position gemacht, wo ein Poly-Schnitt gemacht wird.
  • 25A und 25B stellen Draufsichten dar, die verschiedene Operationen bei einem Verfahren zum Strukturieren von Finnen mit einer Einzel-Gate-Beabstandung zum Bilden einer lokalen Isolierstruktur in ausgewählten Gate-Leitungs-Schnittpositionen gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung repräsentieren.
  • Bezugnehmend auf 25A umfasst ein Verfahren zum Herstellen einer integrierten Schaltungsstruktur das Bilden einer Mehrzahl von Finnen 2502, wobei einzelne der Mehrzahl von Finnen 2502 eine längste Abmessung entlang einer ersten Richtung 2504 aufweisen. Eine Mehrzahl von Gate-Strukturen 2506 ist über der Mehrzahl von Finnen 2502, wobei einzelne der Gate-Strukturen 2506 eine längste Abmessung entlang einer zweiten Richtung 2508 orthogonal zu der ersten Richtung 2504 aufweisen. Bei einem Ausführungsbeispiel sind die Gate-Strukturen 2506 Opfer- oder Dummy-Gate-Leitungen, z.B. hergestellt aus polykristallinem Silizium. Bei einem Ausführungsbeispiel ist die Mehrzahl von Finnen 2502 Silizium-Finnen und durchgehend mit einem Abschnitt eines darunterliegenden Siliziumsubstrats.
  • Bezugnehmend wieder auf 25A wird ein dielektrische Materialstruktur 2510 zwischen benachbarten der Mehrzahl von Gate-Strukturen 2506 gebildet. Abschnitte 2512 und 2513 von zwei der Mehrzahl von Gate-Strukturen 2506 werden entfernt, um Abschnitte von jeder der Mehrzahl von Finnen 2502 freizulegen. Bei einem Ausführungsbeispiel umfasst das Entfernen der Abschnitte 2512 und 2513 der zwei der Gate-Strukturen 2506 das Verwenden eines lithographischen Fensters, das breiter ist als eine Breite von jedem der Abschnitte 2512 und 2513 der Gate-Strukturen 2506. Der freiliegende Abschnitt von jeder der Mehrzahl von Finnen 2502 an Position 2512 wird entfernt, um eine Schnittregion 2520 zu bilden. Bei einem Ausführungsbeispiel wird der freiliegende Abschnitt von jeder der Mehrzahl von Finnen 2502 unter Verwendung eines Trocken- oder Plasma-Ätzprozesses entfernt. Der freiliegende Abschnitt von jeder der Mehrzahl von Finnen 2502 an Position 2513 wird im Hinblick auf eine Entfernung maskiert. Bei einem Ausführungsbeispiel repräsentiert die Region 2512/2520 sowohl einen Poly-Schnitt als auch einen lokalen FTI-Finnenschnitt. Die Position 2513 stellt jedoch nur einen Poly-Schnitt dar.
  • Bezugnehmend auf 25B werden die Position 2512/2520 des Poly-Schnittes und lokalen FTI- Finnenschnittes und die Position 2513 des Poly-Schnittes mit Isolierstrukturen 2530 gefüllt, wie beispielsweise dielektrischen Plugs. Nachfolgend werden exemplarische isolierende Strukturen oder „Poly-Schnitt-“ oder „Plug-“ Strukturen beschrieben.
  • 26A-26C stellen Querschnittansichten von verschiedenen Möglichkeiten für dielektrische Plugs für Poly-Schnitt- und lokale FIT-Finnen-Schnitt-Positionen und Positionen nur für Poly-Schneiden für verschiedene Regionen der Struktur aus 25B dar, gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung.
  • Bezugnehmend auf 26A ist eine Querschnittansicht eines Abschnitts 2600A des dielektrischen Plugs 2530 an einer Position 2513 entlang der Achse a-a' der Struktur aus 25B gezeigt. Der Abschnitt 2600A des dielektrischen Plugs 2530 ist auf einer Unterschnitt-Finne 2502 und zwischen dielektrischen Materialstrukturen 2510 gezeigt.
  • Bezugnehmend auf 26B ist eine Querschnittansicht eines Abschnitts 2600B des dielektrischen Plugs 2530 an einer Position 2512 entlang der Achse b-b' der Struktur aus 25B gezeigt. Der Abschnitt 2600B des dielektrischen Plugs 2530 ist auf einer Schnitt-Finnen-Position 2520 und zwischen dielektrischen Materialstrukturen 2510 gezeigt.
  • Bezugnehmend auf 26C ist eine Querschnittansicht eines Abschnitts 2600C des dielektrischen Plugs 2530 an einer Position 2512 entlang der Achse c-c' der Struktur aus 25B gezeigt. Der Abschnitt 2600C des dielektrischen Plugs 2530 ist auf einer Grabenisolierstruktur 2602 zwischen Finnen 2502 und zwischen dielektrischen Materialstrukturen 2510 gezeigt. Bei einem Ausführungsbeispiel, wobei Beispiele desselben oben beschrieben wurden, umfasst die Grabenisolierstruktur 2602 eine erste Isolierschicht 2602A, eine zweite Isolierschicht 2602B und ein isolierendes Füllmaterial 2602C auf der zweiten Isolierschicht 2602B.
  • Bezugnehmend kollektiv auf 25A, 25B und 26A-26C umfasst gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung ein Verfahren zum Herstellen einer integrierten Schaltungsstruktur das Bilden einer Mehrzahl von Finnen, wobei einzelne der Mehrzahl von Finnen entlang einer ersten Richtung sind. Eine Mehrzahl von Gate-Strukturen ist über der Mehrzahl von Finnen gebildet, wobei einzelne der Gate-Strukturen entlang einer zweiten Richtung orthogonal zu der ersten Richtung sind. Eine dielektrische Materialstruktur ist zwischen benachbarten einen der Mehrzahl von Gate-Strukturen gebildet. Ein Abschnitt einer ersten der Mehrzahl von Gate-Strukturen ist entfernt, um einen ersten Abschnitt von jeder der Mehrzahl von Finnen freizulegen. Ein Abschnitt einer zweiten der Mehrzahl von Gate-Strukturen ist entfernt, um einen zweiten Abschnitt von jeder der Mehrzahl von Finnen freizulegen. Der freiliegende erste Abschnitt von jeder der Mehrzahl von Finnen ist entfernt, aber der freiliegende zweite Abschnitt von jeder der Mehrzahl von Finnen ist nicht entfernt. Eine erste Isolierstruktur ist an einer Position des entfernten ersten Abschnitts der Mehrzahl von Finnen gebildet. Eine zweite Isolierstruktur ist an einer Position des entfernten Abschnitts der zweiten der Mehrzahl von Gate-Strukturen gebildet.
  • Bei einem Ausführungsbeispiel umfasst das Entfernen der Abschnitte der ersten und zweiten der Mehrzahl von Gate-Strukturen das Verwenden eines lithographischen Fensters, das breiter ist als eine Breite von jedem der Abschnitte der ersten und zweiten der Mehrzahl von Gate-Strukturen. Bei einem Ausführungsbeispiel umfasst das Entfernen des freiliegenden ersten Abschnitts von jeder der Mehrzahl von Finnen das Ätzen in eine Tiefe, die geringer ist als eine Höhe der Mehrzahl von Finnen. Bei einem solchen Ausführungsbeispiel ist die Tiefe größer als eine Tiefe von Source- oder Drain-Regionen bei der Mehrzahl von Finnen. Bei einem Ausführungsbeispiel umfasst die Mehrzahl von Finnen Silizium und ist durchgehend mit einem Abschnitt eines Siliziumsubstrats.
  • Kollektiv bezugnehmend auf 16A, 25A, 25B und 26A-26C umfasst gemäß einem anderen Ausführungsbeispiel der vorliegenden Offenbarung eine integrierte Schaltungsstruktur eine Finne umfassend Silizium, wobei die Finne eine längste Abmessung entlang einer ersten Richtung aufweist. Eine Isolierstruktur ist über einem Abschnitt der Finne, wobei die Isolierstruktur eine Mitte entlang der ersten Richtung aufweist. Eine erste Gate-Struktur ist über dem Abschnitt der Finne, wobei die erste Gate-Struktur eine längste Abmessung entlang einer zweiten Richtung orthogonal zu der ersten Richtung aufweist. Eine Mitte der ersten Gate-Struktur ist von der Mitte der Isolierstruktur durch einen Abstand entlang der ersten Richtung beabstandet. Eine zweite Gate-Struktur ist über dem oberen Abschnitt der Finne, wobei die zweite Gate-Struktur eine längste Abmessung entlang der zweiten Richtung aufweist. Eine Mitte der zweiten Gate-Struktur ist von der Mitte der ersten Gate-Struktur durch den Abstand entlang der ersten Richtung beabstandet. Eine dritte Gate-Struktur ist über dem oberen Abschnitt der Finne gegenüber einer Seite der Isolierstruktur von der ersten und zweiten Gate-Struktur, wobei die dritte Gate-Struktur eine längste Abmessung entlang einer zweiten Richtung aufweist. Eine Mitte der dritten Gate-Struktur ist von der Mitte der Isolierstruktur durch den Abstand entlang der ersten Richtung beabstandet.
  • Bei einem Ausführungsbeispiel umfasst jede der ersten Gate-Struktur, der zweiten Gate-Struktur und der dritten Gate-Struktur eine Gate-Elektrode auf und zwischen den Seitenwänden einer High-k-Gatedielektrikumsschicht. Bei einem solchen Ausführungsbeispiel umfasst jede der ersten Gate-Struktur, der zweiten Gate-Struktur und der dritten Gate-Struktur ferner eine isolierende Abdeckung auf der Gate-Elektrode und auf den Seitenwänden der High-k-Gatedielektrikumsschicht.
  • Bei einem Ausführungsbeispiel ist eine erste epitaxiale Halbleiterregion auf dem oberen Abschnitt der Finne zwischen der ersten Gate-Struktur und der Isolierstruktur. Eine zweite epitaxiale Halbleiterregion ist auf dem oberen Abschnitt der Finne zwischen der ersten Gate-Struktur und der zweiten Gate-Struktur. Eine dritte epitaxiale Halbleiterregion auf dem oberen Abschnitt der Finne zwischen der dritten Gate-Struktur und der Isolierstruktur. Bei einem solchen Ausführungsbeispiel umfassen die erste, zweite und dritte epitaxiale Halbleiterregion Silizium und Germanium. Bei einem anderen Ausführungsbeispiel umfassen die erste, zweite und dritte epitaxiale Halbleiterregion Silizium.
  • Kollektiv bezugnehmend auf 16A, 25A, 25B und 26A-26C umfasst gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung eine integrierte Schaltungsstruktur eine flache Grabenisolier- (STI-) Struktur zwischen einem Paar aus Halbleiterfinnen, wobei die STI-Struktur eine längste Abmessung entlang einer ersten Richtung aufweist. Eine Isolierstruktur ist auf der STI-Struktur, wobei die Isolierstruktur eine Mitte entlang der ersten Richtung aufweist. Eine erste Gate-Struktur auf der STI-Struktur, wobei die erste Gate-Struktur eine längste Abmessung entlang einer zweiten Richtung orthogonal zu der ersten Richtung aufweist. Eine Mitte der ersten Gate-Struktur ist von der Mitte der Isolierstruktur durch einen Abstand entlang der ersten Richtung beabstandet. Eine zweite Gate-Struktur ist auf der STI-Struktur, wobei die zweite Gate-Struktur eine längste Abmessung entlang der zweiten Richtung aufweist. Eine Mitte der zweiten Gate-Struktur ist von der Mitte der ersten Gate-Struktur durch den Abstand entlang der ersten Richtung beabstandet. Eine dritte Gate-Struktur ist auf der STI-Struktur gegenüber einer Seite der Isolierstruktur von der ersten und zweiten Gate-Struktur, wobei die dritte Gate-Struktur eine längste Abmessung entlang einer zweiten Richtung aufweist. Eine Mitte der dritte Gate-Struktur ist von der Mitte der Isolierstruktur durch den Abstand entlang der ersten Richtung beabstandet.
  • Bei einem Ausführungsbeispiel umfasst jede der ersten Gate-Struktur, der zweiten Gate-Struktur und der dritten Gate-Struktur eine Gate-Elektrode auf und zwischen den Seitenwänden einer High-k-Gatedielektrikumsschicht. Bei einem solchen Ausführungsbeispiel umfasst jede der ersten Gate-Struktur, der zweiten Gate-Struktur und der dritten Gate-Struktur ferner eine isolierende Abdeckung auf der Gate-Elektrode und auf den Seitenwänden der High-k-Gatedielektrikumsschicht. Bei einem Ausführungsbeispiel ist das Paar aus Halbleiterfinnen ein Paar aus Silizium-Finnen.
  • Bei einem anderen Aspekt, ob ein Poly-Schnitt und lokaler FTI-Finnenschnitt zusammen oder nur ein Poly-Schnitt, können sich die Isolierstrukturen oder dielektrischen Plugs, die zum Füllen der Schnittpositionen verwendet werden, lateral in dielektrische Abstandhalter der entsprechenden Schnitt-Gate-Leitung oder sogar über die dielektrischen Abstandhalter der entsprechenden Schnitt-Gate-Leitung hinaus erstrecken.
  • Bei einem ersten Beispiel, wo die Grabenkontaktform nicht durch einen dielektrischen Poly-Schnitt-Plug beeinträchtigt ist, stellt 27A eine Draufsicht und eine entsprechende Querschnittansicht einer integrierten Schaltungsstruktur mit einem Gate-Leitungs-Schnitt mit einem dielektrischen Plug dar, der sich in dielektrische Abstandhalter der Gate-Leitung erstreckt, gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung.
  • Bezugnehmend auf 27A umfasst eine integrierte Schaltungsstruktur 2700A eine erste Silizium-Finne 2702 mit einer längsten Abmessung entlang einer ersten Richtung 2703. Eine zweite Silizium-Finne 2704 weist eine längste Abmessung entlang der ersten Richtung 2703 auf. Ein Isolatormaterial 2706 ist zwischen der erste Silizium-Finne 2702 und der zweiten Silizium-Finne 2704. Eine Gate-Leitung 2708 ist über der erste Silizium-Finne 2702 und über der zweiten Silizium-Finne 2704 entlang einer zweiten Richtung 2709, wobei die zweite Richtung 2709 orthogonal zu der ersten Richtung 2703 ist. Die Gate-Leitung 2708 hat eine erste Seite 2708A und eine zweite Seite 2708B und hat ein erstes Ende 2708C und ein zweites Ende 2708D. Die Gate-Leitung 2708 hat eine Diskontinuität 2710 über dem Isolatormaterial 2706 zwischen dem ersten Ende 2708C und dem zweiten Ende 2708D der Gate-Leitung 2708. Die Diskontinuität 2710 ist durch einen dielektrischen Plug 2712 gefüllt.
  • Ein Grabenkontakt 2714 ist über der erste Silizium-Finne 2702 und über der zweiten Silizium-Finne 2704 entlang der zweiten Richtung 2709 an der ersten Seite 2708A der Gate-Leitung 2708. Der Grabenkontakt 2714 ist durchgehend über dem Isolatormaterial 2706 an einer Position 2715 lateral benachbart zu dem dielektrischen Plug 2712. Ein dielektrischer Abstandhalter 2716 ist lateral zwischen dem Grabenkontakt 2714 und der ersten Seite 2708A der Gate-Leitung 2708. Der dielektrische Abstandhalter 2716 ist durchgehend entlang der ersten Seite 2708A der Gate-Leitung 2708 und des dielektrischen Plugs 2712. Der dielektrische Abstandhalter 2716 hat eine Breite (W2) lateral benachbart zu dem dielektrischen Plug 2712, die dünner ist als eine Breite (W1) lateral benachbart zu der ersten Seite 2708A der Gate-Leitung 2708.
  • Bei einem Ausführungsbeispiel ist ein zweiter Grabenkontakt 2718 ist über der ersten Silizium-Finne 2702 und über der zweiten Silizium-Finne 2704 entlang der zweiten Richtung 2709 an der zweiten Seite 2708B der Gate-Leitung 2708. Der zweite Grabenkontakt 2718 ist durchgehend über dem Isolatormaterial 2706 an einer Position 2719 lateral benachbart zu dem dielektrischen Plug 2712. Bei einem solchen Ausführungsbeispiel ist ein zweiter dielektrischer Abstandhalter 2720 lateral zwischen dem zweiten Grabenkontakt 2718 und der zweiten Seite 2708B der Gate-Leitung 2708. Der zweite dielektrische Abstandhalter 2720 ist durchgehend entlang der zweiten Seite 2708B der Gate-Leitung 2708 und des dielektrischen Plugs 2712. Der zweite dielektrische Abstandhalter hat eine Breite lateral benachbart zu dem dielektrischen Plug 2712, die dünner ist als eine Breite lateral benachbart zu der zweiten Seite 2708B der Gate-Leitung 2708.
  • Bei einem Ausführungsbeispiel umfasst die Gate-Leitung 2708 eine High-k-Gatedielektrikumsschicht 2722, eine Gate-Elektrode 2724 und eine dielektrische Abdeckungsschicht 2726. Bei einem Ausführungsbeispiel umfasst der dielektrische Plug 2712 dasselbe Material wie der dielektrische Abstandhalter 2714, ist aber getrennt von dem dielektrischen Abstandhalter 2714. Bei einem Ausführungsbeispiel umfasst der dielektrische Plug 2712 ein unterschiedliches Material als der dielektrische Abstandhalter 2714.
  • Bei einem zweiten Beispiel, wo die Grabenkontaktform durch einen dielektrischen Poly-Schnitt-Plug beeinträchtigt ist, stellt 27B eine Draufsicht und eine entsprechende Querschnittansicht einer integrierten Schaltungsstruktur mit einem Gate-Leitungs-Schnitt mit einem dielektrischen Plug dar, der sich über dielektrische Abstandhalter der Gate-Leitung hinaus erstreckt, gemäß einem anderen Ausführungsbeispiel der vorliegenden Offenbarung.
  • Bezugnehmend auf 27B umfasst eine integrierte Schaltungsstruktur 2700B eine erste Silizium-Finne 2752 mit einer längsten Abmessung entlang einer ersten Richtung 2753. Eine zweite Silizium-Finne 2754 weist eine längste Abmessung entlang der ersten Richtung 2753 auf. Ein Isolatormaterial 2756 ist zwischen der ersten Silizium-Finne 2752 und der zweiten Silizium-Finne 2754. Eine Gate-Leitung 2758 ist über der ersten Silizium-Finne 2752 und über der zweiten Silizium-Finne 2754 entlang einer zweiten Richtung 2759, wobei die zweite Richtung 2759 orthogonal zu der ersten Richtung 2753 ist. Die Gate-Leitung 2758 hat eine erste Seite 2758A und eine zweite Seite 2758B und hat ein erstes Ende 2758C und ein zweites Ende 2758D. Die Gate-Leitung 2758 hat eine Diskontinuität 2760 über dem Isolatormaterial 2756 zwischen dem ersten Ende 2758C und dem zweiten Ende 2758D der Gate-Leitung 2758. Die Diskontinuität 2760 ist durch einen dielektrischen Plug 2762 gefüllt.
  • Ein Grabenkontakt 2764 ist über der ersten Silizium-Finne 2752 und über der zweiten Silizium-Finne 2754 entlang der zweiten Richtung 2759 an der ersten Seite 2758A der Gate-Leitung 2758. Der Grabenkontakt 2764 ist durchgehend über dem Isolatormaterial 2756 an einer Position 2765 lateral benachbart zu dem dielektrischen Plug 2762. Ein dielektrischer Abstandhalter 2766 ist lateral zwischen dem Grabenkontakt 2764 und der ersten Seite 2758A der Gate-Leitung 2758. Der dielektrische Abstandhalter 2766 ist entlang der ersten Seite 2758A der Gate-Leitung 2758 aber nicht entlang des dielektrischen Plugs 2766, was zu einem unterbrochenen dielektrischen Abstandhalter 2766 führt. Der Grabenkontakt 2764 hat eine Breite (W1) lateral benachbart zu dem dielektrischen Plug 2762, die dünner ist als eine Breite (W2) lateral benachbart zu dem dielektrischen Abstandhalter 2766.
  • Bei einem Ausführungsbeispiel ist ein zweiter Grabenkontakt 2768 über der ersten Silizium-Finne 2752 und über der zweiten Silizium-Finne 2754 entlang der zweiten Richtung 2759 an der zweiten Seite 2758B der Gate-Leitung 2758. Der zweite Grabenkontakt 2768 ist durchgehend über dem Isolatormaterial 2756 an einer Position 2769 lateral benachbart zu dem dielektrischen Plug 2762. Bei einem solchen Ausführungsbeispiel ist ein zweiter dielektrischer Abstandhalter 2770 lateral zwischen dem zweiten Grabenkontakt 2768 und der zweiten Seite 2758B der Gate-Leitung 2758. Der zweite dielektrische Abstandhalter 2770 ist entlang der zweiten Seite 2508B der Gate-Leitung 2758 aber nicht entlang des dielektrischen Plugs 2770, was zu einem unterbrochenen dielektrischen Abstandhalter 2766 führt. Der zweite Grabenkontakt 2768 hat eine Breite lateral benachbart zu dem dielektrischen Plug 2762, die dünner ist als eine Breite lateral benachbart zu dem zweiten dielektrischen Abstandhalter 2770.
  • Bei einem Ausführungsbeispiel umfasst die Gate-Leitung 2758 eine High-k-Gatedielektrikumsschicht2772, eine Gate-Elektrode 2774 und eine dielektrische Abdeckungsschicht 2776. Bei einem Ausführungsbeispiel umfasst der dielektrische Plug 2762 dasselbe Material wie der dielektrische Abstandhalter 2764, ist aber getrennt von dem dielektrischen Abstandhalter 2764. Bei einem Ausführungsbeispiel umfasst der dielektrische Plug 2762 ein unterschiedliches Material als der dielektrische Abstandhalter 2764.
  • Bei einem dritten Beispiel, wo ein dielektrischer Plug für eine Poly-Schnitt-Position sich von der Oberseite des Plugs zu der Unterseite des Plugs verjüngt, stellen 28A-28F Querschnittansichten von verschiedenen Operationen bei einem Verfahren zum Herstellen einer integrierten Schaltungsstruktur mit einem Gate-Leitungs-Schnitt mit einem dielektrischen Plug mit einem oberen Abschnitt, der sich über dielektrische Abstandhalter der Gate-Leitung hinaus erstreckt, und einem unteren Abschnitt, der sich in die dielektrischen Abstandhalter der Gate-Leitung erstreckt dar, gemäß einem anderen Ausführungsbeispiel der vorliegenden Offenbarung.
  • Bezugnehmend auf 28A ist eine Mehrzahl von Gate-Leitungen 2802 über einer Struktur 2804 gebildet, wie beispielsweise über einer Grabenisolierstruktur zwischen Halbleiter-Finnen. Bei einem Ausführungsbeispiel ist jede der Gate-Leitungen 2802 eine Opfer- oder Dummy-Gate-Leitung, z.B. mit einer Dummy-Gate-Elektrode 2806 und einer dielektrischen Abdeckung 2808. Abschnitte solcher Opfer- oder Dummy-Gate-Leitungen können später in einem Gate-Austausch-Prozess ausgetauscht werden, z.B. nach der unten beschriebenen Bildung des dielektrischen Plugs. Dielektrische Abstandhalter 2810 sind entlang Seitenwänden der Gate-Leitungen 2802. Ein dielektrisches Material 2812, wie beispielsweise eine dielektrische Zwischenschicht, ist zwischen den Gate-Leitungen 2802. Eine Maske 2814 wird gebildet und lithographisch strukturiert, um einen Abschnitt von einer der Gate-Leitungen 2802 freizulegen.
  • Bezugnehmend auf 28B wird mit der Maske 2814 vor Ort die mittlere Gate-Leitung 2708 mit einem Ätzprozess entfernt. Die Maske 2814 wird dann entfernt. Bei einem Ausführungsbeispiel erodiert der Ätzprozess Abschnitte der dielektrischen Abstandhalter 2810 der entfernten Gate-Leitung 2802, wobei reduzierte dielektrische Abstandhalter 2816 gebildet werden. Zusätzlich werden obere Abschnitte des dielektrischen Materials 2812, die durch die Maske 2814 freigelegt werden, bei dem Ätzprozess erodiert, wobei erodierte dielektrische Materialabschnitte 2818 gebildet werden. Bei einem bestimmten Ausführungsbeispiel bleibt das restliche Dummy-Gate-Material 2820, wie beispielsweise restliches, polykristallines Silizium, in der Struktur, als Artefakt eines unvollständigen Ätz-Prozesses.
  • Bezugnehmend auf 28C ist eine Hartmaske 2822 über der Struktur von 28B gebildet. Die Hartmaske 2822 kann konform mit dem oberen Abschnitt der Struktur aus 28B sein und insbesondere mit den erodierten dielektrischen Materialabschnitten 2818.
  • Bezugnehmend auf 28D wird das restliche Dummy-Gate-Material 2820 entfernt, z.B. mit einem Ätzprozess, was in der Chemie ähnlich zu dem Ätzprozess sein kann, der verwendet wird, um die Mittlere der Gate-Leitungen 2802 zu entfernen. Bei einem Ausführungsbeispiel schützt die Hartmaske 2822 die erodierten dielektrischen Materialabschnitte 2818 vor weiterer Erosion während der Entfernung des restlichen Dummy-Gate-Materials 2820.
  • Bezugnehmend auf 28E wird die Hartmaske 2822 entfernt. Bei einem Ausführungsbeispiel wird die Hartmaske 2822 ohne oder im Wesentlichen ohne weitere Erosion der erodierten dielektrischen Materialabschnitte 2818 entfernt.
  • Bezugnehmend auf 28F ist ein dielektrischer Plug 2830 in der Öffnung der Struktur von 28E gebildet. Der obere Abschnitt des dielektrischen Plugs 2830 ist über den erodierten dielektrischen Materialabschnitten 2818, z.B. effektiv jenseits der Original-Abstandhalter 2810. Der untere Abschnitt des dielektrischen Plugs 2830 ist benachbart zu den reduzierten dielektrischen Abstandhaltern 2816, z.B. effektiv in die aber nicht über die Original-Abstandhalter 2810 hinaus. Als ein Ergebnis weist der dielektrische Plug 2830 ein verjüngtes Profil auf, wie in 28F gezeigt ist. Es wird darauf hingewiesen, dass der dielektrische Plug 2830 aus Materialien und Prozessen hergestellt werden kann, die oben für andere Poly-Schnitt- oder FTI-Plugs oder Finnen-Ende-Stressoren beschrieben sind.
  • Bei einem anderen Aspekt können Abschnitte einer Platzhalter-Gate-Struktur oder Dummy-Gate-Struktur über Grabenisolierregionen unter einer permanenten Gate-Struktur als ein Schutz gegen Erosion der Grabenisolierregionen während eines Gate-Austausch-Prozesses beibehalten werden. Zum Beispiel stellen 29A-29C eine Draufsicht und entsprechende Querschnittansichten einer integrierten Schaltungsstruktur mit einem Rest-Dummy-Gate-Material an Abschnitten des Bodens eines permanenten Gate-Stapels dar, gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung.
  • Bezugnehmend auf 29A-29C umfasst eine integrierte Schaltungsstruktur eine Finne 2902, wie beispielsweise eine Silizium-Finne, die aus einem Halbleitersubstrat 2904 hervorsteht. Die Finne 2902 hat einen unteren Finnenabschnitt 2902B und einen oberen Finnenabschnitt 2902A. Der obere Finnenabschnitt 2902A weist eine Oberseite 2902C und Seitenwände 2902D auf. Eine Isolierstruktur 2906 umgibt den unteren Finnenabschnitt 2902B. Die Isolierstruktur 2906 umfasst ein Isoliermaterial 2906C mit einer oberen Oberfläche 2907. Ein Halbleitermaterial 2908 ist auf einem Abschnitt der oberen Oberfläche 2907 des Isoliermaterials 2906C angeordnet. Das Halbleitermaterial 2908 ist von der Finne 2902 getrennt.
  • Eine Gatedielektrikumsschicht 2910 ist über der Oberseite 2902C des oberen Finnenabschnitts 2902A und lateral benachbart zu den Seitenwänden 2902D des oberen Finnenabschnitts 2902A. Die Gatedielektrikumsschicht 2910 ist ferner auf dem Halbleitermaterial 2908 auf dem Abschnitt der oberen Oberfläche 2907 des Isoliermaterials 2906C. Eine dazwischenliegende zusätzliche Gatedielektrikumsschicht 2911, wie beispielsweise ein oxidierter Abschnitt der Finne 2902, kann zwischen der Gatedielektrikumsschicht 2910 über der Oberseite 2902C des oberen Finnenabschnitts 2902A und lateral benachbart zu den Seitenwänden 2902D des oberen Finnenabschnitts 2902A sein. Eine Gate-Elektrode 2912 ist über der Gatedielektrikumsschicht 2910 über der Oberseite 2902C des oberen Finnenabschnitts 2902A und lateral benachbart zu den Seitenwänden 2902D des oberen Finnenabschnitts 2902A. Die Gate-Elektrode 2910 ist ferner über der Gatedielektrikumsschicht 2910 auf dem Halbleitermaterial 2908 auf dem Abschnitt der oberen Oberfläche 2907 des Isoliermaterials 2906C. Eine erste Source- oder Drain-Region 2916 ist benachbart zu einer ersten Seite der Gate-Elektrode 2912 und eine zweite Source- oder Drain-Region 2918 ist benachbart zu einer zweiten Seite der Gate-Elektrode 2912, wobei die zweite Seite gegenüberliegend zu der ersten Seite ist. Bei einem Ausführungsbeispiel, wobei Beispiele desselben oben beschrieben wurden, umfasst die Isolierstruktur 2906 eine erste Isolierschicht 2906A, eine zweite Isolierschicht 2906B und das Isoliermaterial 2906C.
  • Bei einem Ausführungsbeispiel ist oder umfasst das Halbleitermaterial 2908 auf dem Abschnitt der oberen Oberfläche 2907 des Isoliermaterials 2906C polykristallines Silizium. Bei einem Ausführungsbeispiel weist die obere Oberfläche 2907 des Isoliermaterials 2906C eine konkave Vertiefung auf und ist gezeigt und das Halbleitermaterial 2908 ist in der konkaven Vertiefung. Bei einem Ausführungsbeispiel umfasst die Isolierstruktur 2906 ein zweites Isoliermaterial (2906A oder 2906B oder beide 2906A/2906B) entlang einer Unterseite und Seitenwänden des Isoliermaterials 2906C. Bei einem solchen Ausführungsbeispiel weist der Abschnitt des zweiten Isoliermaterials (2906A oder 2906B oder beide 2906A/2906B) entlang den Seitenwänden des Isoliermaterials 2906C eine obere Oberfläche über einer Oberflächenfläche des Isoliermaterials 2906C auf, wie gezeigt ist. Bei einem Ausführungsbeispiel ist die obere Oberfläche des zweiten Isoliermaterials (2906A oder 2906B oder beide 2906A/2906B) über oder koplanar mit einer Oberflächenfläche des Halbleitermaterials 2908.
  • Bei einem Ausführungsbeispiel erstreckt sich das Halbleitermaterial 2908 auf dem Abschnitt der oberen Oberfläche 2907 des Isoliermaterials 2906C nicht über die Gatedielektrikumsschicht 2910 hinaus. Das heißt, aus einer Draufsicht-Perspektive ist die Position des Halbleitermaterials 2908 auf die Region begrenzt, die durch den Gate-Stapel 2912/2910 abgedeckt ist. Bei einem Ausführungsbeispiel ist ein erster dielektrischer Abstandhalter 2920 entlang der ersten Seite der Gate-Elektrode 2912. Ein zweiter dielektrischer Abstandhalter ist entlang der zweiten Seite der Gate-Elektrode 2912. Bei einem solchen Ausführungsbeispiel erstreckt sich die Gatedielektrikumsschicht 2910 ferner entlang Seitenwänden des ersten dielektrischen Abstandhalters 2920 und des zweiten dielektrischen Abstandhalters 2922, wie in 29B gezeigt ist.
  • Bei einem Ausführungsbeispiel umfasst die Gate-Elektrode 2912 eine konforme leitfähige Schicht 2912A (z. B. eine Arbeitsfunktionsschicht). Bei einem solchen Ausführungsbeispiel umfasst die Arbeitsfunktionsschicht 2912A Titan und Stickstoff. Bei einem anderen Ausführungsbeispiel umfasst die Arbeitsfunktionsschicht 2912A Titan, Aluminium, Kohlenstoff und Stickstoff. Bei einem Ausführungsbeispiel umfasst die Gate-Elektrode 2912 ferner eine leitfähige Füllmetallschicht 2912B über der Arbeitsfunktionsschicht 2912A. Bei einem solchen Ausführungsbeispiel umfasst die leitfähige Füllmetallschicht 2912B Wolfram. Bei einem bestimmten Ausführungsbeispiel umfasst die leitfähige Füllmetallschicht 2912B 95 oder mehr Atomprozent Wolfram und 0,1 bis 2 Atomprozent Fluor. Bei einem Ausführungsbeispiel ist eine isolierende Abdeckung 2924 auf der Gate-Elektrode 2912 und kann sich über die Gatedielektrikumsschicht 2910 erstrecken, wie in 29B gezeigt ist.
  • 30A-30D stellen Querschnittansichten von verschiedenen Operationen bei einem Verfahren zum Herstellen einer integrierten Schaltungsstruktur mit einem Rest-Dummy-Gate-Material an Abschnitten des Bodens eines permanenten Gate-Stapels dar, gemäß einem anderen Ausführungsbeispiel der vorliegenden Offenbarung. Die gezeigte Perspektive ist entlang eines Abschnitts der Achse a-a' der Struktur von 29C.
  • Bezugnehmend auf 30A umfasst ein Verfahren zum Herstellen einer integrierten Schaltungsstruktur das Bilden einer Finne 3000 aus einem Halbleitersubstrat 3002. Die Finne 3000 hat einen unteren Finnenabschnitt 3000A und einen oberen Finnenabschnitt 3000B. Der obere Finnenabschnitt 3000B weist eine Oberseite 3000C und Seitenwände 3000D auf. Eine Isolierstruktur 3004 umgibt den unteren Finnenabschnitt 3000A. Die Isolierstruktur 3004 umfasst ein Isoliermaterial 3004C mit einer oberen Oberfläche 3005. Eine Platzhalter-Gate-Elektrode 3006 ist über der Oberseite 3000C des oberen Finnenabschnitts 3000B und lateral benachbart zu den Seitenwänden 3000D des oberen Finnenabschnitts 3000B. Die Platzhalter-Gate-Elektrode 3006 umfasst ein Halbleitermaterial.
  • Obwohl es aus der Perspektive von 30A nicht dargestellt ist (aber Positionen dafür sind in 29C gezeigt), kann eine erste Source- oder Drain-Region benachbart zu einer ersten Seite der Platzhalter-Gate-Elektrode 3006 gebildet sein und eine zweite Source- oder Drain-Region kann benachbart zu einer zweiten Seite der Platzhalter-Gate-Elektrode 3006 gebildet sein, wobei die zweite Seite gegenüberliegend zu der ersten Seite ist. Zusätzlich können Gatedielektrikumssabstandhalter entlang der Seitenwände der Platzhalter-Gate-Elektrode 3006 gebildet sein und eine Zwischenschicht-Dielektrikums- (ILD; inter-layer dielectric) Schicht kann lateral benachbart zu der Platzhalter-Gate-Elektrode 3006 gebildet sein.
  • Bei einem Ausführungsbeispiel ist oder umfasst die Platzhalter-Gate-Elektrode 3006 polykristallines Silizium. Bei einem Ausführungsbeispiel weist die obere Oberfläche 3005 des Isoliermaterials 3004C der Isolierstruktur 3004 eine konkave Vertiefung auf, wie gezeigt ist. Ein Abschnitt der Platzhalter-Gate-Elektrode 3006 ist in der konkaven Vertiefung. Bei einem Ausführungsbeispiel umfasst die Isolierstruktur 3004 ein zweites Isoliermaterial (3004A oder 3004B oder beide 3004A und 3004B) entlang einer Unterseite und Seitenwänden des Isoliermaterials 3004C, wie gezeigt ist. Bei einem solchen Ausführungsbeispiel weist der Abschnitt des zweiten Isoliermaterials (3004A oder 3004B oder beide 3004A und 3004B) entlang den Seitenwänden des Isoliermaterials 3004C eine obere Oberfläche über zumindest einem Abschnitt der oberen Oberfläche 3005 des Isoliermaterials 3004C auf. Bei einem Ausführungsbeispiel ist die obere Oberfläche des zweiten Isoliermaterials (3004A oder 3004B oder beide 3004A und 3004B) über einer untersten Oberfläche eines Abschnitts der Platzhalter-Gate-Elektrode 3006.
  • Bezugnehmend auf 30B wird die Platzhalter-Gate-Elektrode 3006 von über der Oberseite 300C und Seitenwänden 300D des oberen Finnenabschnitts 3000B geätzt, z.B. entlang Richtung 3008 von 30A. Der Ätzprozess kann als ein Gate-Austausch-Prozess bezeichnet werden. Bei einem Ausführungsbeispiel ist der Ätz- oder Gate-Austausch-Prozess unvollständig und lässt einen Abschnitt 3012 der Platzhalter-Gate-Elektrode 3006 auf zumindest einem Abschnitt der oberen Oberfläche 3005 des Isoliermaterials 3004C der Isolierstruktur 3004.
  • Bezugnehmend sowohl auf 30A als auch 30B wird bei einem Ausführungsbeispiel ein oxidierter Abschnitt 3010 des oberen Finnenabschnitts 3000B, gebildet vor dem Bilden der Platzhalter-Gate-Elektrode 3006, während des Ätzprozesses beibehalten, wie gezeigt ist. Bei einem anderen Ausführungsbeispiel jedoch wird eine Platzhalter-Gatedielektrikumsschicht gebildet vor dem Bilden der Platzhalter-Gate-Elektrode 3006 und die Platzhalter-Gatedielektrikumsschicht wird nach dem Ätzen der Platzhalter-Gate-Elektrode entfernt.
  • Bezugnehmend auf 30C wird eine Gatedielektrikumsschicht 3014 über der Oberseite 3000C des oberen Finnenabschnitts 2902A und lateral benachbart zu den Seitenwänden 3000D des oberen Finnenabschnitts 3000B gebildet. Bei einem Ausführungsbeispiel wird die Gatedielektrikumsschicht 3014 auf dem oxidierten Abschnitt 3010 des oberen Finnenabschnitts 3000B über der Oberseite 3000C des oberen Finnenabschnitts 3000B und lateral benachbart zu den Seitenwänden 3000D des oberen Finnenabschnitts 3000B gebildet, wie gezeigt ist. Bei einem anderen Ausführungsbeispiel ist die Gatedielektrikumsschicht 3014 direkt auf dem oberen Finnenabschnitt 3000B und über der Oberseite 300C des oberen Finnenabschnitts 3000B und lateral benachbart zu den Seitenwänden 3000D des oberen Finnenabschnitts 3000B in dem Fall gebildet, in dem der oxidierte Abschnitt 3010 des oberen Finnenabschnitts 3000B nach dem Ätzen der Platzhalter-Gate-Elektrode entfernt wird. In jedem Fall ist bei einem Ausführungsbeispiel die Gatedielektrikumsschicht 3014 ferner auf dem Abschnitt 3012 der Platzhalter-Gate-Elektrode 3006 auf dem Abschnitt der oberen Oberfläche 3005 des Isoliermaterials 3004C der Isolierstruktur 3004 gebildet.
  • Bezugnehmend auf 30D ist eine permanente Gate-Elektrode 3016 über der Gatedielektrikumsschicht 3014 über der Oberseite 3000C des oberen Finnenabschnitts 3000B und lateral benachbart zu den Seitenwänden 3000D des oberen Finnenabschnitts 3000B gebildet. Die permanente Gate-Elektrode 3016 ist ferner über der Gatedielektrikumsschicht 3014 auf dem Abschnitt 3012 der Platzhalter-Gate-Elektrode 3006 auf dem Abschnitt der oberen Oberfläche 3005 des Isoliermaterials 3004C.
  • Bei einem Ausführungsbeispiel umfasst das Bilden der permanenten Gate-Elektrode 3016 das Bilden einer Arbeitsfunktionsschicht 3016A. Bei einem solchen Ausführungsbeispiel umfasst die Arbeitsfunktionsschicht 3016A Titan und Stickstoff. Bei einem anderen solchen Ausführungsbeispiel umfasst die Arbeitsfunktionsschicht 3016A Titan, Aluminium, Kohlenstoff und Stickstoff. Bei einem Ausführungsbeispiel umfasst das Bilden der permanenten Gate-Elektrode 3016 ferner das Bilden einer leitfähige Füllmetallschicht 3016B gebildet über der Arbeitsfunktionsschicht 3016A. Bei einem solchen Ausführungsbeispiel umfasst das Bilden der leitfähigen Füllmetallschicht 3016B das Bilden eines Wolfram-enthaltenden Films unter Verwendung einer Atomschichtabscheidung (ALD; atomic layer deposition) mit einem Wolfram-Hexafluorid-(WF6) Präkursor. Bei einem Ausführungsbeispiel ist eine isolierende Gate-Abdeckungsschicht 3018 auf der permanenten Gate-Elektrode 3016 gebildet.
  • Bei einem anderen Aspekt umfassen einige Ausführungsbeispiele der vorliegenden Offenbarung eine amorphe High-k-Schicht in einer Gatedielektrikumsstruktur für eine Gate-Elektrode. Bei anderen Ausführungsbeispielen ist eine teilweise oder vollständig kristalline High-k-Schicht in einer Gatedielektrikumsstruktur für eine Gate-Elektrode umfasst. Bei einem Ausführungsbeispiel, wo eine teilweise oder vollständig kristalline High-k-Schicht umfasst ist, ist die Gatedielektrikumsstruktur eine ferroelektrische (FE) Gatedielektrikumsstruktur. Bei einem anderen Ausführungsbeispiel, wo eine teilweise oder vollständig kristalline High-k-Schicht umfasst ist, ist die Gatedielektrikumsstruktur eine antiferroelektrische (AFE) Gatedielektrikumsstruktur.
  • Bei einem Ausführungsbeispiel werden Ansätze hierin beschrieben, um die Ladung in einem Bauelementkanal zu erhöhen und ein Unterschwellenverhalten zu verbessern durch Adoptieren ferroelektrischer oder anti-ferroelektrischer Gate-Oxide. Ein ferroelektrisches und antiferroelektrisches Gate-Oxid können die Kanalladung für höheren Strom erhöhen und können auch ein steileres Einschalt-Verhalten verursachen.
  • Um einen Kontext zu geben sind auf Hafnium oder Zirkonium (Hf oder Zr) basierende ferroelektrische und antiferroelektrische (FE oder AFE) Materialien üblicherweise viel dünner als ein ferroelektrisches Material wie Blei-Zirkonium-Titanat (PZT) und können als solches kompatibel mit einer hoch skalierten Logik-Technologie sein. Zwei Merkmale von FE- oder AFE-Materialien können die Performance von Logik-Transistoren verbessern: (1) die höhere Ladung in dem Kanal, erreicht durch FE oder AFE Polarisierung und (2) ein steileres Einschalt-Verhalten aufgrund eines scharfen FE- oder AFE-Übergangs. Solche Eigenschaften können die Transistor-Performance verbessern durch Erhöhen des Stroms und Reduzieren des Unterschwellen-Schwingens (SS; subthreshold swing).
  • 31A stellt eine Querschnittansicht eines Halbleiterbauelements mit einer ferroelektrischen oder antiferroelektrischen Gatedielektrikumsstruktur gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung dar.
  • Bezugnehmend auf 31A umfasst eine integrierte Schaltungsstruktur 3100 eine Gate-Struktur 3102 über einem Substrat 3104. Bei einem Ausführungsbeispiel ist die Gate-Struktur 3102 über oder auf einer Halbleiterkanalstruktur 3106, die ein monokristallines Material umfasst, wie beispielsweise monokristallines Silizium. Die Gate-Struktur 3102 umfasst ein Gate-Dielektrikum über der Halbleiterkanalstruktur 3106 und eine Gate-Elektrode über der Gatedielektrikumsstruktur. Das Gate-Dielektrikum umfasst eine ferroelektrische oder antiferroelektrische polykristalline Materialschicht 3102A. Die Gate-Elektrode hat eine leitfähige Schicht 3102B auf der ferroelektrischen oder antiferroelektrischen polykristallinen Materialschicht 3102A. Die leitfähige Schicht 3102B umfasst ein Metall und kann eine Barriereschicht, eine Arbeitsfunktionsschicht oder eine Schablonierungsschicht (templating layer) sein, die die Kristallisierung von FE- oder AFE-Schichten verbessert. Eine Gate-Füll-Schicht oder -Schichten 3102C sind auf oder über der leitfähigen Schicht 3102B. Eine Source-Region 3108 und eine Drain-Region 3110 sind auf gegenüberliegenden Seiten der Gate-Struktur 3102. Source- oder Drain-Kontakte 3112 sind elektrisch mit der Source-Region 3108 und der Drain-Region 3110 an Positionen 3149 verbunden und sind von der Gate-Struktur 3102 durch eine oder beide einer Zwischenschicht-Dielektrikums-Schicht 3114 oder durch Gatedielektrikums-Abstandhalter 3116 beabstandet. Bei dem Beispiel von 31A sind die Source-Region 3108 und die Drain-Region 3110 Regionen des Substrats 3104. Bei einem Ausführungsbeispiel umfassen die Source- oder Drain-Kontakte 3112 eine Barriereschicht 3112A und ein leitfähiges Graben-Füllmaterial 3112B. Bei einem Ausführungsbeispiel erstreckt sich die ferroelektrische oder antiferroelektrische polykristalline Materialschicht 3102A entlang der dielektrischen Abstandhalter 3116, wie in 31A gezeigt ist.
  • Bei einem Ausführungsbeispiel und wie durchgehend in der Offenbarung, ist die ferroelektrische oder antiferroelektrische polykristalline Materialschicht 3102A eine ferroelektrische polykristalline Materialschicht. Bei einem Ausführungsbeispiel ist die ferroelektrische polykristalline Materialschicht ein Oxid umfassend Zr und Hf mit einem Verhältnis Zr:Hf von 50:50 oder größer im Hinblick auf Zr. Der ferroelektrische Effekt kann zunehmen, wenn die orthorhombische Kristallinität zunimmt. Bei einem Ausführungsbeispiel weist die ferroelektrische polykristalline Materialschicht zumindest 80% orthorhombische Kristallinität auf.
  • Bei einem Ausführungsbeispiel und wie durchgehend in der Offenbarung, ist die ferroelektrische oder antiferroelektrische polykristalline Materialschicht 3102A eine antiferroelektrische polykristalline Materialschicht. Bei einem Ausführungsbeispiel ist die antiferroelektrische polykristalline Materialschicht ein Oxid umfassend Zr und Hf mit einem Verhältnis Zr:Hf von 80:20 oder größer im Hinblick auf Zr und sogar bis zu 100% Zr, Zr02. Bei einem Ausführungsbeispiel weist die antiferroelektrische polykristalline Materialschicht zumindest 80% tetragonale Kristallinität auf.
  • Bei einem Ausführungsbeispiel und wie durchgehend in der Offenbarung, umfasst das Gate-Dielektrikum des Gate-Stapels 3102 ferner eine amorphe dielektrische Schicht 3103, wie beispielsweise eine native Siliziumoxidschicht, High-K-Dielektrikum (HfOx, Al2O3, etc.), oder eine Kombination aus Oxid und High-K zwischen der ferroelektrischen oder antiferroelektrischen polykristallinen Materialschicht 3102A und der Halbleiterkanalstruktur 3106. Bei einem Ausführungsbeispiel und wie durchgehend in der Offenbarung, weist die ferroelektrische oder antiferroelektrische polykristalline Materialschicht 3102A eine Dicke in dem Bereich von 1 Nanometern bis 8 Nanometern auf. Bei einem Ausführungsbeispiel und wie durchgehend in der Offenbarung, weist die ferroelektrische oder antiferroelektrische polykristalline Materialschicht 3102A eine Kristall-Korngröße ungefähr in dem Bereich von 20 oder mehr Nanometern auf.
  • Bei einem Ausführungsbeispiel, nach der Abscheidung der ferroelektrischen oder antiferroelektrischen polykristallinen Materialschicht 3102A, z.B. durch Atomschichtabscheidung (ALD), wird eine Schicht umfassend ein Metall (z.B. Schicht 3102B, wie beispielsweise 5-10 Nanometer Titannitrid oder Tantalnitrid oder Wolfram) auf der ferroelektrischen oder antiferroelektrischen polykristallinen Materialschicht 3102A gebildet. Ein Ausheilen wird dann ausgeführt. Bei einem Ausführungsbeispiel wird das Ausheilen für eine Dauer im Bereich von 1 Millisekunde - 30 Minuten ausgeführt. Bei einem Ausführungsbeispiel wird das Ausheilen bei einer Temperatur in dem Bereich von 500-1100 Grad Celsius ausgeführt.
  • 31B stellt eine Querschnittansicht eines anderen Halbleiterbauelements mit einer ferroelektrischen oder antiferroelektrischen Gatedielektrikumsstruktur gemäß einem anderen Ausführungsbeispiel der vorliegenden Offenbarung dar.
  • Bezugnehmend auf 31B umfasst eine integrierte Schaltungsstruktur 3150 eine Gate-Struktur 3152 über einem Substrat 3154. Bei einem Ausführungsbeispiel ist die Gate-Struktur 3152 über oder auf einer Halbleiterkanalstruktur 3156, die ein monokristallines Material umfasst, wie beispielsweise monokristallines Silizium. Die Gate-Struktur 3152 umfasst ein Gate-Dielektrikum über der Halbleiterkanalstruktur 3156 und eine Gate-Elektrode über der Gatedielektrikumsstruktur. Das Gate-Dielektrikum umfasst eine ferroelektrische oder antiferroelektrische polykristalline Materialschicht 3152A und kann ferner eine amorphe Oxidschicht 3153 aufweisen. Die Gate-Elektrode hat eine leitfähige Schicht 3152B auf der ferroelektrischen oder antiferroelektrischen polykristallinen Materialschicht 3152A. Die leitfähige Schicht 3102B umfasst ein Metall und kann eine Barriereschicht oder eine Arbeitsfunktionsschicht sein. Eine Gate-Füll-Schicht oder -Schichten 3152C sind auf oder über der leitfähigen Schicht 3152B. Eine erhöhte Source-Region 3158 und eine erhöhte Drain-Region 3160, wie beispielsweise Regionen aus Halbleitermaterial unterschiedlich zu der Halbleiterkanalstruktur 3156 sind auf gegenüberliegenden Seiten der Gate-Struktur 3152. Source- oder Drain-Kontakte 3162 sind elektrisch mit der Source-Region 3158 und der Drain-Region 3160 an Positionen 3199 verbunden und sind von der Gate-Struktur 3152 durch eine oder beide einer Zwischenschicht-Dielektrikums-Schicht 3164 oder Gate-Dielektrikums-Abstandhalter 3166 beabstandet. Bei einem Ausführungsbeispiel umfassen die Source- oder Drain-Kontakte 3162 eine Barriereschicht 3162A und ein leitfähiges Graben-Füllmaterial 3162B. Bei einem Ausführungsbeispiel erstreckt sich die ferroelektrische oder antiferroelektrische polykristalline Materialschicht 3152A entlang der dielektrischen Abstandhalter 3166, wie in 31B gezeigt ist.
  • 32A stellt eine Draufsicht einer Mehrzahl von Gate-Leitungen über einem Paar aus Halbleiterfinnen gemäß einem anderen Ausführungsbeispiel der vorliegenden Offenbarung dar.
  • Bezugnehmend auf 32A ist eine Mehrzahl von aktiven Gate-Leitungen 3204 über einer Mehrzahl von Halbleiterfinnen 3200 gebildet. Dummy-Gate-Leitungen 3206 sind an den Enden der Mehrzahl von Halbleiterfinnen 3200. Beabstandungen 3208 zwischen den Gate-Leitungen 3204/3206 sind Orte, wo Grabenkontakte angeordnet sein können, um leitfähige Kontakte zu Source- und Drain-Regionen bereitzustellen, wie beispielsweise Source- und Drain-Regionen 3251, 3252, 3253, und 3254. Bei einem Ausführungsbeispiel ist die Struktur der Mehrzahl von Gate-Leitungen 3204/3206 oder die Struktur der Mehrzahl von Halbleiter-Finnen 3200 als eine Gitterstruktur beschrieben. Bei einem Ausführungsbeispiel umfasst die Gitter-artige Struktur die Mehrzahl von Gate-Leitungen 3204/3206 oder die Struktur der Mehrzahl von Halbleiter-Finnen 3200 beabstandet bei einem konstanten Abstand und mit einer konstanten Breite oder beidem.
  • 32B stellt eine Querschnittansicht entnommen entlang der Achse a-a' von 32A dar, gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung.
  • Bezugnehmend auf 32B ist eine Mehrzahl von aktiven Gate-Leitungen 3264 über einer Halbleiterfinne 3262 gebildet, die über einem Substrat 3260 gebildet ist. Dummy-Gate-Leitungen 3266 sind an den Enden der Halbleiterfinne 3262. Eine dielektrische Schicht 3270 ist außerhalb der Dummy-Gate-Leitungen 3266. Ein Grabenkontaktmaterial 3297 ist zwischen den aktiven Gate-Leitungen 3264 und zwischen den Dummy-Gate-Leitungen 3266 und den aktiven Gate-Leitungen 3264. Eingebettete Source- oder Drain-Strukturen 3268 sind in der Halbleiterfinne 3262 zwischen den aktiven Gate-Leitungen 3264 und zwischen den Dummy-Gate-Leitungen 3266 und den aktiven Gate-Leitungen 3264.
  • Die aktiven Gate-Leitungen 3264 umfassen eine Gatedielektrikumsstruktur3272, einen Arbeitsfunktions-Gate-Elektroden-Abschnitt 3274 und einen Füllungs-Gate-Elektroden-Abschnitt 3272 und eine dielektrische Abdeckungsschicht 3278. Dielektrische Abstandhalter 3280 beschichten die Seitenwände der aktiven Gate-Leitungen 3264 und der Dummy-Gate-Leitungen 3266. Bei einem Ausführungsbeispiel umfasst die Gatedielektrikumsstruktur3272 eine ferroelektrische oder antiferroelektrische polykristalline Materialschicht 3298. Bei einem Ausführungsbeispiel umfasst die Gatedielektrikumsstruktur3272 ferner eine amorphe Oxidschicht 3299.
  • Bei einem anderen Aspekt können Bauelemente desselben Leitfähigkeitstyps, z.B. n-Typ oder p-Typ, differenzierte Gate-Elektroden-Stapel für denselben Leitfähigkeitstyp aufweisen. Zu Vergleichszwecken jedoch können Bauelemente desselben Leitfähigkeitstyps eine differenzierte Spannungsschwelle (VT; voltage threshold) basierend auf einer modulierten Dotierung aufweisen.
  • 33A stellt Querschnittansichten eines Paares von NMOS-Bauelementen mit einer differenzierten Spannungsschwelle basierend auf einer modulierten Dotierung dar, und ein Paar aus PMOS-Bauelementen mit einer differenzierten Spannungsschwelle basierend auf einer modulierten Dotierung, gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung.
  • Bezugnehmend auf 33A ist ein erstes NMOS-Bauelement 3302 benachbart zu einem zweiten NMOS-Bauelement 3304 über einer aktiven Halbleiterregion 3300, wie beispielsweise über einer Silizium-Finne oder einem Substrat. Sowohl das erste NMOS-Bauelement 3302 als auch das zweite NMOS-Bauelement 3304 umfassen eine Gatedielektrikumsschicht 3306, eine erste leitfähige Gate-Elektroden-Schicht 3308, wie beispielsweise eine Arbeitsfunktionsschicht und eine leitfähige Gate-Elektroden-Füllung 3310. Bei einem Ausführungsbeispiel sind die erste leitfähige Gate-Elektroden-Schicht 3308 des ersten NMOS-Bauelements 3302 und des zweiten NMOS-Bauelements 3304 von demselben Material und derselben Dicke und weisen somit dieselbe Arbeitsfunktion auf. Das erste NMOS-Bauelement 3302 weist jedoch eine niedrigere VT auf als das zweite NMOS-Bauelement 3304. Bei einem solchen Ausführungsbeispiel wird das erste NMOS-Bauelement 3302 als ein „Standard VT“ Bauelement bezeichnet und das zweite NMOS-Bauelement 3304 wird als ein „Hohe VT“ Bauelement bezeichnet. Bei einem Ausführungsbeispiel wird die differenzierte VT erreicht durch Verwenden einer modulierten oder differenzierten Implantations-Dotierung an Regionen 3312 des ersten NMOS-Bauelements 3302 und des zweiten NMOS-Bauelements 3304.
  • Bezugnehmend wiederum auf 33A ist ein erstes PMOS-Bauelement 3322 benachbart zu einem zweiten PMOS-Bauelement 3324 über einer aktiven Halbleiterregion 3320, wie beispielsweise über einer Silizium-Finne oder einem Substrat. Sowohl das erste PMOS-Bauelement 3322 als auch das zweite PMOS-Bauelement 3324 umfassen eine Gatedielektrikumsschicht 3326, eine erste leitfähige Gate-Elektroden-Schicht 3328, wie beispielsweise eine Arbeitsfunktionsschicht und eine leitfähige Gate-Elektroden-Füllung 3330. Bei einem Ausführungsbeispiel sind die erste leitfähige Gate-Elektroden-Schicht 3328 des ersten PMOS-Bauelements 3322 und des zweiten PMOS-Bauelements 3324 von demselben Material und derselben Dicke und weisen somit dieselbe Arbeitsfunktion auf. Das erste PMOS-Bauelement 3322 weist jedoch eine höhere VT auf als das zweite PMOS-Bauelement 3324. Bei einem solchen Ausführungsbeispiel wird das erste PMOS-Bauelement 3322 als ein „Standard VT“ Bauelement bezeichnet und das zweite PMOS-Bauelement 3324 wird als ein „Niedrige VT“ Bauelement bezeichnet. Bei einem Ausführungsbeispiel wird die differenzierte VT erreicht durch Verwenden einer modulierten oder differenzierten Implantations-Dotierung an Regionen 3332 des ersten PMOS-Bauelements 3322 und des zweiten PMOS-Bauelements 3324.
  • Im Gegensatz zu 33A stellt 33B Querschnittansichten eines Paares von NMOS-Bauelementen mit einer differenzierten Spannungsschwelle basierend auf einer differenzierten Gate-Elektrodenstruktur und ein Paares von PMOS-Bauelementen mit einer differenzierten Spannungsschwelle basierend auf einer differenzierten Gate-Elektrodenstruktur gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung dar.
  • Bezugnehmend auf 33B ist ein erstes NMOS-Bauelement 3352 benachbart zu einem zweiten NMOS-Bauelement 3354 über einer aktiven Halbleiterregion 3350, wie beispielsweise über einer Silizium-Finne oder einem Substrat. Sowohl das erste NMOS-Bauelement 3352 als auch das zweite NMOS-Bauelement 3354 umfassen eine Gatedielektrikumsschicht 3356. Sowohl das erste NMOS-Bauelement 3352 als auch das zweite NMOS-Bauelement 3354 haben strukturell unterschiedliche Gate-Elektroden-Stapel. Insbesondere umfasst das erste NMOS-Bauelement 3352 eine erste leitfähige Gate-Elektroden-Schicht 3358, wie beispielsweise eine erste Arbeitsfunktionsschicht und eine leitfähige Gate-Elektroden-Füllung 3360. Das zweite NMOS-Bauelement 3354 umfasst eine zweite leitfähige Gate-Elektroden-Schicht 3359, wie beispielsweise eine zweite Arbeitsfunktionsschicht, die erste leitfähige Gate-Elektroden-Schicht 3358 und die leitfähige Gate-Elektroden-Füllung 3360. Das erste NMOS-Bauelement 3352 weist jedoch eine niedrigere VT auf als das zweite NMOS-Bauelement 3354. Bei einem solchen Ausführungsbeispiel wird das erste NMOS-Bauelement 3352 als ein „Standard VT“ Bauelement bezeichnet und das zweite NMOS-Bauelement 3354 wird als ein „Hohe VT“ Bauelement bezeichnet. Bei einem Ausführungsbeispiel wird die differenzierte VT erreicht durch Verwenden differenzierter Gate-Stapel für Bauelemente desselben Leitfähigkeitstyps.
  • Bezugnehmend wiederum auf 33B ist ein erstes PMOS-Bauelement 3372 benachbart zu einem zweiten PMOS-Bauelement 3374 über einer aktiven Halbleiterregion 3370, wie beispielsweise über einer Silizium-Finne oder einem Substrat. Sowohl das erste PMOS-Bauelement 3372 als auch das zweite PMOS-Bauelement 3374 umfassen eine Gatedielektrikumsschicht 3376. Sowohl das erste PMOS-Bauelement 3372 als auch das zweite PMOS-Bauelement 3374 haben strukturell unterschiedliche Gate-Elektroden-Stapel. Insbesondere umfasst das erste PMOS-Bauelement 3372 eine leitfähige Gate-Elektroden-Schicht 3378A mit einer ersten Dicke, wie beispielsweise eine Arbeitsfunktionsschicht und eine leitfähige Gate-Elektroden-Füllung 3380. Das zweite PMOS-Bauelement 3374 umfasst eine leitfähige Gate-Elektroden-Schicht 3378 mit einer zweiten Dicke und die leitfähige Gate-Elektroden-Füllung 3380. Bei einem Ausführungsbeispiel haben die leitfähige Gate-Elektrodenschicht 3378A und die leitfähige Gate-Elektrodenschicht 3378B dieselbe Zusammensetzung, aber die Dicke der leitfähigen Gate-Elektrodenschicht 3378B (zweite Dicke) ist größer als die Dicke der leitfähigen Gate-Elektrodenschicht 3378A (erste Dicke). Das erste PMOS-Bauelement 3372 weist jedoch eine höhere VT auf als das zweite PMOS-Bauelement 3374. Bei einem solchen Ausführungsbeispiel wird das erste PMOS-Bauelement 3372 als ein „Standard VT“ Bauelement bezeichnet und das zweite PMOS-Bauelement 3374 wird als ein „Niedrige VT“ Bauelement bezeichnet. Bei einem Ausführungsbeispiel wird die differenzierte VT erreicht durch Verwenden differenzierter Gate-Stapel für Bauelemente desselben Leitfähigkeitstyps.
  • Bezugnehmend wiederum auf 33B umfasst gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung eine integrierte Schaltungsstruktur eine Finne (z.B. eine Silizium-Finne wie beispielsweise 3350). Es wird darauf hingewiesen, dass die Finne eine Oberseite (wie gezeigt) und Seitenwände (in die und aus der Seite) aufweist. Eine Gatedielektrikumsschicht 3356 ist über der Oberseite der Finne und lateral benachbart zu den Seitenwänden der Finne. Eine N-Typ-Gate-Elektrode des Bauelements 3354 ist über der Oberseite der Gatedielektrikumsschicht 3356 über der Oberseite der Finne und lateral benachbart zu den Seitenwänden der Finne. Die N-Typ Gate-Elektrode umfasst eine P-Typ Metallschicht 3359 auf der Gatedielektrikumsschicht 3356 und eine N-Typ Metallschicht 3358 auf der P-Typ Metallschicht 3359. Wie offensichtlich ist, können eine erste N-Typ-Source- oder Drain-Region benachbart zu einer ersten Seite der Gate-Elektrode (z.B. in die Seite) sein, und eine zweite N-Typ-Source- oder Drain-Region kann benachbart zu einer zweiten Seite der Gate-Elektrode (z.B. aus der Seite) sein, wobei die zweite Seite gegenüberliegend zu der ersten Seite ist.
  • Bei einem Ausführungsbeispiel umfasst die P-Typ Metallschicht 3359 Titan und Stickstoff und die N-Typ Metallschicht 3358 umfasst Titan, Aluminium, Kohlenstoff und Stickstoff. Bei einem Ausführungsbeispiel umfasst die P-Typ Metallschicht 3359 eine Dicke in dem Bereich von 2-12 Angström und bei einem spezifischen Ausführungsbeispielen weist die P-Typ Metallschicht 3359 eine Dicke in dem Bereich von 2-4 Angström auf. Bei einem Ausführungsbeispiel umfasst die N-Typ-Gate-Elektrode ferner eine leitfähige Füllmetallschicht 3360 auf der N-Typ-Metallschicht 3358. Bei einem solchen Ausführungsbeispiel umfasst die leitfähige Füllmetallschicht 3360 Wolfram. Bei einem bestimmten Ausführungsbeispiel umfasst die leitfähige Füllmetallschicht 3360 95 oder mehr Atomprozent Wolfram und 0,1 bis 2 Atomprozent Fluor.
  • Bezugnehmend wiederum auf 33B umfasst gemäß einem anderen Ausführungsbeispiel der vorliegenden Offenbarung eine integrierte Schaltungsstruktur ein erstes N-Typ Bauelement 3352 mit einer Spannungsschwelle (VT), wobei das erste N-Typ Bauelement 3352 eine erste Gatedielektrikumsschicht 3356 und eine erste N-Typ Metallschicht 3358 auf der ersten Gatedielektrikumsschicht 3356 aufweist. Ferner umfasst ist ein zweites N-Typ Bauelement 3354 mit einer Spannungsschwelle (VT), wobei das zweite N-Typ Bauelement 3354 eine zweite Gatedielektrikumsschicht 3356, eine P-Typ Metallschicht 3359 auf der zweiten Gatedielektrikumsschicht 3356 und eine zweite N-Typ Metallschicht 3358 auf der P-Typ Metallschicht 3359 aufweist.
  • Bei einem Ausführungsbeispiel ist die VT des zweiten N-Typ Bauelements 3354 höher als die VT des ersten N-Typ Bauelements 3352. Bei einem Ausführungsbeispiel haben die erste N-Typ Metallschicht 3358 und die zweite N-Typ Metallschicht 3358 dieselbe Zusammensetzung. Bei einem Ausführungsbeispiel haben die erste N-Typ Metallschicht 3358 und die zweite N-Typ Metallschicht 3358 dieselbe Dicke. Bei einem Ausführungsbeispiel umfasst die N-Typ Metallschicht 3358 Titan, Aluminium, Kohlenstoff und Stickstoff und die P-Typ Metallschicht 3359 umfasst Titan und Stickstoff.
  • Bezugnehmend wiederum auf 33B umfasst gemäß einem anderen Ausführungsbeispiel der vorliegenden Offenbarung eine integrierte Schaltungsstruktur ein erstes P-Typ Bauelement 3372 mit einer Spannungsschwelle (VT), wobei das erste P-Typ Bauelement 3372 eine erste Gatedielektrikumsschicht 3376 und eine erste P-Typ Metallschicht 3378A auf der ersten Gatedielektrikumsschicht 3376 aufweist. Die erste P-Typ Metallschicht 3378A weist eine Dicke auf. Ein zweites P-Typ Bauelement 3372 ist ebenfalls umfasst und weist eine Spannungsschwelle (VT) auf. Das zweite P-Typ Bauelement 3374 weist eine zweite Gatedielektrikumsschicht 3376 und eine zweite P-Typ Metallschicht 3378B auf der zweiten Gatedielektrikumsschicht 3376 auf. Die zweite P-Typ Metallschicht 3378B weist eine Dicke größer als die Dicke der ersten P-Typ Metallschicht 3378A auf.
  • Bei einem Ausführungsbeispiel ist die VT des zweiten P-Typ Bauelements 3374 niedriger als die VT des ersten P-Typ Bauelements 3372. Bei einem Ausführungsbeispiel haben die erste P-Typ Metallschicht 3378A und die zweite P-Typ Metallschicht 3378B dieselbe Zusammensetzung. Bei einem Ausführungsbeispiel umfassen die erste P-Typ Metallschicht 3378A und die zweite P-Typ Metallschicht 3378B beide Titan und Stickstoff. Bei einem Ausführungsbeispiel ist die Dicke der ersten P-Typ Metallschicht 3378A geringer als eine Arbeitsfunktions-Sättigungsdicke eines Materials der ersten P-Typ Metallschicht 3378A. Bei einem Ausführungsbeispiel, obgleich nicht gezeigt, umfasst die zweite P-Typ Metallschicht 3378B einen ersten Metallfilm (z.B. von einer zweiten Abscheidung) auf einem zweiten Metallfilm (z.B. von einer ersten Abscheidung) und es besteht eine Naht zwischen dem ersten Metallfilm und dem zweiten Metallfilm.
  • Bezugnehmend wiederum auf 33B umfasst gemäß einem anderen Ausführungsbeispiel der vorliegenden Offenbarung eine integrierte Schaltungsstruktur ein erstes N-Typ Bauelement 3352 mit einer ersten Gatedielektrikumsschicht 3356 und eine erste N-Typ Metallschicht 3358 auf der ersten Gatedielektrikumsschicht 3356. Ein zweites N-Typ Bauelement 3354 hat eine zweite Gatedielektrikumsschicht 3356, eine erste P-Typ Metallschicht 3359 auf der zweiten Gatedielektrikumsschicht 3356 und eine zweite N-Typ Metallschicht 3358 auf der ersten P-Typ Metallschicht 3359. Ein erstes P-Typ Bauelement 3372 weist eine dritte Gatedielektrikumsschicht 3376 und eine zweite P-Typ Metallschicht 3378A auf der dritten Gatedielektrikumsschicht 3376 auf. Die zweite P-Typ Metallschicht 3378A weist eine Dicke auf. Ein zweites P-Typ Bauelement 3374 weist eine vierte Gatedielektrikumsschicht 3376 und eine dritte P-Typ Metallschicht 3378B auf der vierten Gatedielektrikumsschicht 3376 auf. Die dritte P-Typ Metallschicht 3378B weist eine Dicke größer als die Dicke der zweiten P-Typ Metallschicht 3378A auf.
  • Bei einem Ausführungsbeispiel weist das erste N-Typ Bauelement 3352 eine Spannungsschwelle (VT) auf, das zweite N-Typ Bauelement 3354 weist eine Spannungsschwelle (VT) auf und die VT des zweiten N-Typ Bauelements 3354 ist niedriger als die VT des ersten N-Typ Bauelements 3352. Bei einem Ausführungsbeispiel weist das erste P-Typ Bauelement 3372 eine Spannungsschwelle (VT) auf, das zweite P-Typ Bauelement 3374 weist eine Spannungsschwelle (VT) auf und die VT des zweiten P-Typ Bauelements 3374 ist niedriger als die VT des ersten P-Typ Bauelements 3372. Bei einem Ausführungsbeispiel umfasst die dritte P-Typ Metallschicht 3378B einen ersten Metallfilm auf einem zweiten Metallfilm und es besteht eine Naht zwischen dem ersten Metallfilm und dem zweiten Metallfilm.
  • Es wird darauf hingewiesen, dass mehr als zwei Typen von VT-Bauelementen für denselben Leitfähigkeitstyp in derselben Struktur umfasst sein können, wie beispielsweise auf demselben Die. Bei einem ersten Beispiel stellt 34A Querschnittansichten eines Tripletts von NMOS-Bauelementen mit einer differenzierten Spannungsschwelle basierend auf einer differenzierten Gate-Elektrodenstruktur und auf einer modulierten Dotierung und eines Tripletts von PMOS-Bauelementen mit einer differenzierten Spannungsschwelle basierend auf einer differenzierten Gate-Elektrodenstruktur und auf einer modulierten Dotierung gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung dar.
  • Bezugnehmend auf 34A ist ein erstes NMOS-Bauelement 3402 benachbart zu einem zweiten NMOS-Bauelement 3404 und einem dritten NMOS-Bauelement 3403 über einer aktiven Halbleiterregion 3450, wie beispielsweise über einer Silizium-Finne oder einem Substrat. Das erste NMOS-Bauelement 3402, das zweite NMOS-Bauelement 3404 und das dritte NMOS-Bauelement 3403 umfassen eine Gatedielektrikumsschicht 3406. Das erste NMOS-Bauelement 3402 und das dritte NMOS-Bauelement 3403 haben strukturell gleiche oder ähnliche Gate-Elektroden-Stapel. Das zweite NMOS-Bauelement 3404 weist jedoch einen strukturell unterschiedlichen Gate-Elektroden-Stapel zu dem ersten NMOS-Bauelement 3402 und dem dritten NMOS-Bauelement 3403 auf. Insbesondere umfasst das erste NMOS-Bauelement 3402 und das dritte NMOS-Bauelement 3403 eine erste leitfähige Gate-Elektroden-Schicht 3408, wie beispielsweise eine Arbeitsfunktionsschicht und eine leitfähige Gate-Elektroden-Füllung 3410. Das zweite NMOS-Bauelement 3404 umfasst eine zweite leitfähige Gate-Elektroden-Schicht 3409, wie beispielsweise eine zweite Arbeitsfunktionsschicht, die erste leitfähige Gate-Elektroden-Schicht 3408 und die leitfähige Gate-Elektroden-Füllung 3410. Das erste NMOS-Bauelement 3402 weist jedoch eine niedrigere VT auf als das zweite NMOS-Bauelement 3404. Bei einem solchen Ausführungsbeispiel wird das erste NMOS-Bauelement 3402 als ein „Standard VT“ Bauelement bezeichnet und das zweite NMOS-Bauelement 3404 wird als ein „Hohe VT“ Bauelement bezeichnet. Bei einem Ausführungsbeispiel wird die differenzierte VT erreicht durch Verwenden differenzierter Gate-Stapel für Bauelemente desselben Leitfähigkeitstyps. Bei einem Ausführungsbeispiel weist das dritte NMOS-Bauelement 3403 einen unterschiedlichen VT zu dem VT des ersten NMOS-Bauelements 3402 und des zweiten NMOS-Bauelements 3404 auf, obwohl die Gate-Elektrodenstruktur des dritten NMOS-Bauelement 3403 dieselbe ist wie die Gate-Elektrodenstruktur des ersten NMOS-Bauelement 3402. Bei einem Ausführungsbeispiel ist die VT des dritten NMOS-Bauelements 3403 zwischen der VT des ersten NMOS-Bauelements 3402 und des zweiten NMOS-Bauelements 3404. Bei einem Ausführungsbeispiel wird die differenzierte VT zwischen dem dritten NMOS-Bauelement 3403 und dem ersten NMOS-Bauelement 3402 unter Verwendung einer modulierten oder differenzierten Implantations-Dotierung an einer Region 3412 des dritten NMOS-Bauelements 3403 erreicht. Bei einem solchen Ausführungsbeispiel weist das dritte N-Typ Bauelement 3403 eine Kanalregion mit einer Dotierstoffkonzentration unterschiedlich zu der Dotierstoffkonzentration einer Kanalregion des ersten N-Typ Bauelements 3402 auf.
  • Bezugnehmend wiederum auf 34A ist ein erstes PMOS-Bauelement 3422 benachbart zu einem zweiten PMOS-Bauelement 3424 und einem dritten PMOS-Bauelement 3423 über einer aktiven Halbleiterregion 3420, wie beispielsweise über einer Silizium-Finne oder einem Substrat. Das erste PMOS-Bauelement 3422, das zweite PMOS-Bauelement 3424 und das dritte PMOS-Bauelement 3423 umfassen eine Gatedielektrikumsschicht 3426. Das erste PMOS-Bauelement 3422 und das dritte PMOS-Bauelement 3423 haben strukturell gleiche oder ähnliche Gate-Elektroden-Stapel. Das zweite PMOS-Bauelement 3424 weist jedoch einen strukturell unterschiedlichen Gate-Elektroden-Stapel zu dem ersten PMOS-Bauelement 3422 und dem dritten PMOS-Bauelement 3423 auf. Insbesondere umfassen das erste PMOS-Bauelement 3422 und das dritte NMOS-Bauelement 3423 eine leitfähige Gate-Elektroden-Schicht 3428A mit einer ersten Dicke, wie beispielsweise eine Arbeitsfunktionsschicht und eine leitfähige Gate-Elektroden-Füllung 3430. Das zweite PMOS-Bauelement 3424 umfasst eine leitfähige Gate-Elektroden-Schicht 3428B mit einer zweiten Dicke und der leitfähigen Gate-Elektroden-Füllung 3430. Bei einem Ausführungsbeispiel haben die leitfähige Gate-Elektrodenschicht 3428A und die leitfähige Gate-Elektrodenschicht 3428B dieselbe Zusammensetzung, aber die Dicke der leitfähigen Gate-Elektrodenschicht 3428B (zweite Dicke) ist größer als die Dicke der leitfähigen Gate-Elektrodenschicht 3428A (erste Dicke). Bei einem Ausführungsbeispiel weist das erste PMOS-Bauelement 3422 eine höhere VT auf als das zweite PMOS-Bauelement 3424. Bei einem solchen Ausführungsbeispiel wird das erste PMOS-Bauelement 3422 als ein „Standard VT“ Bauelement bezeichnet und das zweite PMOS-Bauelement 3424 wird als ein „Niedrige VT“ Bauelement bezeichnet. Bei einem Ausführungsbeispiel wird die differenzierte VT erreicht durch Verwenden differenzierter Gate-Stapel für Bauelemente desselben Leitfähigkeitstyps. Bei einem Ausführungsbeispiel weist das dritte PMOS-Bauelement 3423 eine unterschiedliche VT zu der VT des ersten PMOS-Bauelements 3422 und des zweiten PMOS-Bauelements 3424 auf, obwohl die Gate-Elektrodenstruktur des dritten PMOS-Bauelement 3423 dieselbe ist wie die Gate-Elektrodenstruktur des ersten PMOS-Bauelement 3422. Bei einem Ausführungsbeispiel ist die VT des dritten PMOS-Bauelements 3423 zwischen der VT des ersten PMOS-Bauelements 3422 und des zweiten PMOS-Bauelements 3424. Bei einem Ausführungsbeispiel wird die differenzierte VT zwischen dem dritten PMOS-Bauelement 3423 und dem ersten PMOS-Bauelement 3422 unter Verwendung einer modulierten oder differenzierten Implantations-Dotierung an einer Region 3432 des dritten PMOS-Bauelements 3423 erreicht. Bei einem solchen Ausführungsbeispiel weist das dritte P-Typ Bauelement 3423 eine Kanalregion mit einer Dotierstoffkonzentration unterschiedlich zu der Dotierstoffkonzentration einer Kanalregion des ersten P-Typ Bauelements 3422 auf.
  • Bei einem zweiten Beispiel stellt 34B Querschnittansichten eines Tripletts von NMOS-Bauelementen mit einer differenzierten Spannungsschwelle basierend auf einer differenzierten Gate-Elektrodenstruktur und auf einer modulierten Dotierung und eines Tripletts von PMOS-Bauelementen mit einer differenzierten Spannungsschwelle basierend auf einer differenzierten Gate-Elektrodenstruktur und auf einer modulierten Dotierung gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung dar.
  • Bezugnehmend auf 34B ist ein erstes NMOS-Bauelement 3452 benachbart zu einem zweiten NMOS-Bauelement 3454 und einem dritten NMOS-Bauelement 3453 über einer aktiven Halbleiterregion 3450, wie beispielsweise über einer Silizium-Finne oder einem Substrat. Das erste NMOS-Bauelement 3452, das zweite NMOS-Bauelement 3454 und das dritte NMOS-Bauelement 3453 umfassen eine Gatedielektrikumsschicht 3456. Das zweite NMOS-Bauelement 3454 und das dritte NMOS-Bauelement 3453 haben strukturell gleiche oder ähnliche Gate-Elektroden-Stapel. Das erste NMOS-Bauelement 3452 weist jedoch einen strukturell unterschiedlichen Gate-Elektroden-Stapel zu dem zweiten NMOS-Bauelement 3454 und dem dritten NMOS-Bauelement 3453 auf. Insbesondere umfasst das erste NMOS-Bauelement 3452 eine erste leitfähige Gate-Elektroden-Schicht 3458, wie beispielsweise eine Arbeitsfunktionsschicht, und eine leitfähige Gate-Elektroden-Füllung 3460. Das zweite NMOS-Bauelement 3454 und das dritte NMOS-Bauelement 3453 umfassen eine zweite leitfähige Gate-Elektroden-Schicht 3459, wie beispielsweise eine zweite Arbeitsfunktionsschicht, die erste leitfähige Gate-Elektroden-Schicht 3458 und die leitfähige Gate-Elektroden-Füllung 3460. Das erste NMOS-Bauelement 3452 weist jedoch eine niedrigere VT auf als das zweite NMOS-Bauelement 3454. Bei einem solchen Ausführungsbeispiel wird das erste NMOS-Bauelement 3452 als ein „Standard VT“ Bauelement bezeichnet und das zweite NMOS-Bauelement 3454 wird als ein „Hohe VT“ Bauelement bezeichnet. Bei einem Ausführungsbeispiel wird die differenzierte VT erreicht durch Verwenden differenzierter Gate-Stapel für Bauelemente desselben Leitfähigkeitstyps. Bei einem Ausführungsbeispiel weist das dritte NMOS-Bauelement 3453 einen unterschiedlichen VT zu dem VT des ersten NMOS-Bauelements 3452 und des zweiten NMOS-Bauelements 3454 auf, obwohl die Gate-Elektrodenstruktur des dritten NMOS-Bauelement 3453 dieselbe ist wie die Gate-Elektrodenstruktur des zweiten NMOS-Bauelement 3454. Bei einem Ausführungsbeispiel ist die VT des dritten NMOS-Bauelements 3453 zwischen der VT des ersten NMOS-Bauelements 3452 und des zweiten NMOS-Bauelements 3454. Bei einem Ausführungsbeispiel wird die differenzierte VT zwischen dem dritten NMOS-Bauelement 3453 und dem zweiten NMOS-Bauelement 3454 unter Verwendung einer modulierten oder differenzierten Implantations-Dotierung an einer Region 3462 des dritten NMOS-Bauelements 3453 erreicht. Bei einem solchen Ausführungsbeispiel weist das dritte N-Typ Bauelement 3453 eine Kanalregion mit einer Dotierstoffkonzentration unterschiedlich zu der Dotierstoffkonzentration einer Kanalregion des zweiten N-Typ Bauelements 3454 auf.
  • Bezugnehmend auf 34B ist ein erstes PMOS-Bauelement 3472 benachbart zu einem zweiten PMOS-Bauelement 3474 und einem dritten PMOS-Bauelement 3473 über einer aktiven Halbleiterregion 3470, wie beispielsweise über einer Silizium-Finne oder einem Substrat. Das erste PMOS-Bauelement 3472, das zweite PMOS-Bauelement 3474 und das dritte PMOS-Bauelement 3473 umfassen eine Gatedielektrikumsschicht 3476. Das zweite PMOS-Bauelement 3474 und das dritte PMOS-Bauelement 3473 haben strukturell gleiche oder ähnliche Gate-Elektroden-Stapel. Das erste PMOS-Bauelement 3472 weist jedoch einen strukturell unterschiedlichen Gate-Elektroden-Stapel zu dem zweiten PMOS-Bauelement 3474 und dem dritten PMOS-Bauelement 3473 auf. Insbesondere umfasst das erste PMOS-Bauelement 3472 eine leitfähige Gate-Elektroden-Schicht 3478A mit einer ersten Dicke, wie beispielsweise eine Arbeitsfunktionsschicht, und eine leitfähige Gate-Elektroden-Füllung 3480. Das zweite PMOS-Bauelement 3474 und das dritte PMOS-Bauelement 3473 umfassen eine leitfähige Gate-Elektroden-Schicht 3478B mit einer zweiten Dicke und der leitfähigen Gate-Elektroden-Füllung 3480. Bei einem Ausführungsbeispiel haben die leitfähige Gate-Elektrodenschicht 3478A und die leitfähige Gate-Elektrodenschicht 3478B dieselbe Zusammensetzung, aber die Dicke der leitfähigen Gate-Elektrodenschicht 3478B (zweite Dicke) ist größer als die Dicke der leitfähigen Gate-Elektrodenschicht 3478A (erste Dicke). Bei einem Ausführungsbeispiel weist das erste PMOS-Bauelement 3472 eine höhere VT auf als das zweite PMOS-Bauelement 3474. Bei einem solchen Ausführungsbeispiel wird das erste PMOS-Bauelement 3472 als ein „Standard VT“ Bauelement bezeichnet und das zweite PMOS-Bauelement 3474 wird als ein „Niedrige VT“ Bauelement bezeichnet. Bei einem Ausführungsbeispiel wird die differenzierte VT erreicht durch Verwenden differenzierter Gate-Stapel für Bauelemente desselben Leitfähigkeitstyps. Bei einem Ausführungsbeispiel weist das dritte PMOS-Bauelement 3473 eine unterschiedliche VT zu der VT des ersten PMOS-Bauelements 3472 und des zweiten PMOS-Bauelements 3474 auf, obwohl die Gate-Elektrodenstruktur des dritten PMOS-Bauelements 3473 dieselbe ist wie die Gate-Elektrodenstruktur des zweiten PMOS-Bauelements 3474. Bei einem Ausführungsbeispiel ist die VT des dritten PMOS-Bauelements 3473 zwischen der VT des ersten PMOS-Bauelements 3472 und des zweiten PMOS-Bauelements 3474. Bei einem Ausführungsbeispiel wird die differenzierte VT zwischen dem dritten PMOS-Bauelement 3473 und dem ersten PMOS-Bauelement 3472 unter Verwendung einer modulierten oder differenzierten Implantations-Dotierung an einer Region 3482 des dritten PMOS-Bauelements 3473 erreicht. Bei einem solchen Ausführungsbeispiel weist das dritte P-Typ Bauelement 3473 eine Kanalregion mit einer Dotierstoffkonzentration unterschiedlich zu der Dotierstoffkonzentration einer Kanalregion des zweiten P-Typ Bauelements 3474 auf.
  • 35A-35D stellen Querschnittansichten von verschiedenen Operationen bei einem Verfahren zum Herstellen von NMOS-Bauelementen mit einer differenzierten Spannungsschwelle basierend auf einer differenzierten Gate-Elektrodenstruktur gemäß einem anderen Ausführungsbeispiel der vorliegenden Offenbarung dar.
  • Bezugnehmend auf 35A, wo eine „Standard VT NMOS“ -Region (STD VT NMOS) und eine „Hohe VT NMOS“ Region (HIGH VT NMOS) gegabelt auf einem gemeinsamen Substrat gezeigt sind, umfasst ein Verfahren zum Herstellen einer integrierten Schaltungsstruktur das Bilden einer Gatedielektrikumsschicht 3506 über einer ersten Halbleiterfinne 3502 und über einer zweiten Halbleiterfinne 3504, wie beispielsweise über der ersten und zweiten Silizium-Finne. Eine P-Typ Metallschicht 3508 ist auf der Gatedielektrikumsschicht 3506 über der ersten Halbleiterfinne 3502 und über der zweiten Halbleiterfinne 3504 gebildet.
  • Bezugnehmend auf 35B ist ein Abschnitt der P-Typ Metallschicht 3508 von der Gatedielektrikumsschicht 3506 über der ersten Halbleiterfinne 3502 entfernt, aber ein Abschnitt 3509 der P-Typ Metallschicht 3508 ist auf der Gatedielektrikumsschicht 3506 über der zweiten Halbleiterfinne 3504 erhalten.
  • Bezugnehmend auf 35C ist eine N-Typ Metallschicht 3510 auf der Gatedielektrikumsschicht 3506 über der ersten Halbleiterfinne 3502 gebildet, und auf dem Abschnitt 3509 der P-Typ Metallschicht auf der Gatedielektrikumsschicht 3506 über der zweiten Halbleiterfinne 3504. Bei einem Ausführungsbeispiel umfasst eine nachfolgende Verarbeitung das Bilden eines ersten N-Typ Bauelements mit einer Spannungsschwelle (VT) über der ersten Halbleiterfinne 3502 und das Bilden eines zweiten N-Typ Bauelements mit einer Spannungsschwelle (VT) über der zweiten Halbleiterfinne 3504, wobei die VT des zweiten N-Typ Bauelements höher ist als die VT des ersten N-Typ Bauelements.
  • Bezugnehmend auf 35D wird bei einem Ausführungsbeispiel eine leitfähige Füllmetallschicht 3512 auf der N-Typ-Metallschicht 3510 gebildet. Bei einem solchen Ausführungsbeispiel umfasst das Bilden der leitfähigen Füllmetallschicht 3512 das Bilden eines Wolfram-enthaltenden Films unter Verwendung einer Atomschichtabscheidung (ALD; atomic layer deposition) mit einem Wolfram-Hexafluorid- (WF6) Präkursor.
  • 36A-36D stellen Querschnittansichten von verschiedenen Operationen bei einem Verfahren zum Herstellen von PMOS-Bauelementen mit einer differenzierten Spannungsschwelle basierend auf einer differenzierten Gate-Elektrodenstruktur gemäß einem anderen Ausführungsbeispiel der vorliegenden Offenbarung dar.
  • Bezugnehmend auf 36A, wo eine „Standard VT PMOS“ -Region (STD VT PMOS) und eine „niedrige VT PMOS“ -Region (LOW VT PMOS) gegabelt auf einem gemeinsamen Substrat gezeigt sind, umfasst ein Verfahren zum Herstellen einer integrierten Schaltungsstruktur das Bilden einer Gatedielektrikumsschicht 3606 über einer ersten Halbleiterfinne 3602 und über einer zweiten Halbleiterfinne 3604, wie beispielsweise über der ersten und zweiten Silizium-Finne. Eine erste P-Typ Metallschicht 3608 ist auf der Gatedielektrikumsschicht 3606 über der ersten Halbleiterfinne 3602 und über der zweiten Halbleiterfinne 3604 gebildet.
  • Bezugnehmend auf 36B ist ein Abschnitt der ersten P-Typ Metallschicht 3608 von der Gatedielektrikumsschicht 3606 über der ersten Halbleiterfinne 3602 entfernt, aber ein Abschnitt 3609 der P-Typ Metallschicht 3608 ist auf der Gatedielektrikumsschicht 3606 über der zweiten Halbleiterfinne 3604 erhalten.
  • Bezugnehmend auf 36C ist eine zweite P-Typ Metallschicht 3610 auf der Gatedielektrikumsschicht 3606 über der ersten Halbleiterfinne 3602 gebildet, und auf dem Abschnitt 3609 der ersten P-Typ Metallschicht auf der Gatedielektrikumsschicht 3606 über der zweiten Halbleiterfinne 3604. Bei einem Ausführungsbeispiel umfasst eine nachfolgende Verarbeitung das Bilden eines ersten P-Typ Bauelements mit einer Spannungsschwelle (VT) über der ersten Halbleiterfinne 3602 und das Bilden eines zweiten P-Typ Bauelements mit einer Spannungsschwelle (VT) über der zweiten Halbleiterfinne 3604, wobei die VT des zweiten P-Typ Bauelements niedriger ist als die VT des ersten P-Typ Bauelements.
  • Bei einem Ausführungsbeispiel haben die erste P-Typ Metallschicht 3608 und die zweite P-Typ Metallschicht 3610 dieselbe Zusammensetzung. Bei einem Ausführungsbeispiel haben die erste P-Typ Metallschicht 3608 und die zweite P-Typ Metallschicht 3610 dieselbe Dicke. Bei einem Ausführungsbeispiel haben die erste P-Typ Metallschicht 3608 und die zweite P-Typ Metallschicht 3610 dieselbe Dicke und dieselbe Zusammensetzung. Bei einem Ausführungsbeispiel befindet sich eine Naht 3611 zwischen der ersten P-Typ Metallschicht 3608 und der zweiten P-Typ Metallschicht 3610, wie gezeigt ist.
  • Bezugnehmend auf 36D wird bei einem Ausführungsbeispiel eine leitfähige Füllmetallschicht 3612 über der P-Typ-Metallschicht 3610 gebildet. Bei einem solchen Ausführungsbeispiel umfasst das Bilden der leitfähigen Füllmetallschicht 3612 das Bilden eines Wolfram-enthaltenden Films unter Verwendung einer Atomschichtabscheidung (ALD; atomic layer deposition) mit einem Wolfram-Hexafluorid- (WF6) Präkursor. Bei einem Ausführungsbeispiel wird eine N-Typ Metallschicht 3614 auf der P-Typ Metallschicht 3610 vor dem Bilden der leitfähigen Füllmetallschicht 3612 gebildet, wie gezeigt ist. Bei einem solchen Ausführungsbeispiel ist die N-Typ Metallschicht 3614 ein Artefakt eines Dual-Metall-Gate-Austausch-Verarbeitungsschemas.
  • Bei einem anderen Aspekt werden Metall-Gate-Strukturen für komplementäre Metall-Oxid-(CMOS = complementary metal oxide semiconductor) Halbleiter-Bauelemente beschrieben. Bei einem Beispiel stellt 37 eine Querschnittansicht einer integrierten Schaltungsstruktur mit einem P/N-Übergang gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung dar.
  • Bezugnehmend auf 37 umfasst eine integrierte Schaltungsstruktur 3700 ein Halbleitersubstrat 3702 mit einer N-Wannen-Region 3704 mit einer ersten Halbleiterfinne 3706, die daraus hervorsteht, und einer P-Wannen-Region 3708 mit einer zweiten Halbleiterfinne 3710, die daraus hervorsteht. Die erste Halbleiterfinne 3706 ist von der zweiten Halbleiterfinne 3710 beabstandet. Die N-Wannen-Region 3704 ist direkt benachbart zu der P-Wannen-Region 3708 innerhalb des Halbleitersubstrats 3702. Eine Grabenisolierstruktur 3712 ist auf dem Halbleitersubstrat 3702 außerhalb von und zwischen der ersten 3706 und zweiten 3210 Halbleiterfinne. Die erste 3706 und zweite 3210 Halbleiterfinne erstrecken sich über der Grabenisolierstruktur 3712.
  • Eine Gatedielektrikumsschicht 3714 ist auf der ersten 3706 und zweiten 3210 Halbleiterfinne und auf der Grabenisolierstruktur 3712. Die Gatedielektrikumsschicht 3714 ist durchgehend zwischen der ersten 3706 und zweiten 3210 Halbleiterfinne. Eine leitfähige Schicht 3716 ist über der Gatedielektrikumsschicht 3714 über der ersten Halbleiterfinne 3706 aber nicht über der zweiten Halbleiterfinne 3710 gebildet. Bei einem Ausführungsbeispiel umfasst die leitfähige Schicht 3716 Titan, Stickstoff und Sauerstoff. Eine P-Typ Metallschicht 3718 ist über der leitfähigen Schicht 3716 über der ersten Halbleiterfinne 3706 aber nicht über der zweiten Halbleiterfinne 3710 gebildet. Die P-Typ Metall-Gate-Schicht ist ferner auf einem Abschnitt aber nicht der ganzen Grabenisolierstruktur 3712 zwischen der ersten Halbleiterfinne 3706 und der zweiten Halbleiterfinne 3710. Eine N-Typ Metall-Gate-Schicht 3720 ist über der zweiten Halbleiterfinne 3710, über der Grabenisolierstruktur 3712 zwischen der ersten Halbleiterfinne 3706 und der zweiten Halbleiterfinne 3710 und über der P-Typ Metall-Gate-Schicht 3718.
  • Bei einem Ausführungsbeispiel ist eine Zwischenschicht-Dielektrikums- (ILD; inter-layer dielectric) Schicht 3722 über der Grabenisolierstruktur 3712 an den Außenseiten der ersten Halbleiterfinne 3706 und der zweiten Halbleiterfinne 3710. Die ILD-Schicht 3722 weist eine Öffnung 3724 auf, wobei die Öffnung die erste 3706 und zweite 3210 Halbleiterfinne freilegt. Bei einem solchen Ausführungsbeispiel sind die leitfähige Schicht 3716, die P-Typ Metall-Gate-Schicht 3718, und die N-Typ Metall-Gate-Schicht 3720 ferner entlang einer Seitenwand 3726 der Öffnung 3724 gebildet, wie gezeigt ist. Bei einem bestimmten Ausführungsbeispiel weist die leitfähige Schicht 3716 eine obere Oberfläche 3717 entlang der Seitenwand 3726 der Öffnung 3724 unter einer oberen Oberfläche 3719 der P-Typ Metall-Gate-Schicht 3718 und einer oberen Oberfläche 3721 der N-Typ Metall-Gate-Schicht 3720 entlang der Seitenwand 3726 der Öffnung 3724 auf, wie gezeigt ist.
  • Bei einem Ausführungsbeispiel umfasst die P-Typ Metall-Gate-Schicht 3718 Titan und Stickstoff. Bei einem Ausführungsbeispiel umfasst die N-Typ Metall-Gate-Schicht 3720 Titan und Aluminium. Bei einem Ausführungsbeispiel ist eine leitfähige Füllmetallschicht 3730 über der N-Typ Metall-Gate-Schicht 3720, wie gezeigt ist. Bei einem solchen Ausführungsbeispiel umfasst die leitfähige Füllmetallschicht 3730 Wolfram. Bei einem bestimmten Ausführungsbeispiel umfasst die leitfähige Füllmetallschicht 3730 95 oder mehr Atomprozent Wolfram und 0,1 bis 2 Atomprozent Fluor. Bei einem Ausführungsbeispiel weist die Gatedielektrikumsschicht 3714 eine Schicht umfassend Hafnium und Sauerstoff auf. Bei einem Ausführungsbeispiel ist eine thermische oder chemische Oxidschicht 3732 zwischen oberen Abschnitten der ersten 3706 und zweiten 3710 Halbleiterfinne, wie gezeigt ist. Bei einem Ausführungsbeispiel ist das Halbleitersubstrat 3702 ein Bulk-Silizium-Halbleitersubstrat.
  • Bezugnehmend nun nur auf die rechte Seite von 37 umfasst gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung eine integrierte Schaltungsstruktur ein Halbleitersubstrat 3702 umfassend eine N-Wannen-Region 3704 mit einer Halbleiterfinne 3706, die daraus hervorsteht. Eine Grabenisolierstruktur 3712 ist auf dem Halbleitersubstrat 3702 um die Halbleiterfinne 3706. Die Halbleiterfinne 3706 erstreckt sich über der Grabenisolierstruktur 3712. Eine Gatedielektrikumsschicht 3714 ist über der Halbleiterfinne 3706. Eine leitfähige Schicht 3716 ist über der Gatedielektrikumsschicht 3714 über der Halbleiterfinne 3706. Bei einem Ausführungsbeispiel umfasst die leitfähige Schicht 3716 Titan, Stickstoff und Sauerstoff. Eine P-Typ Metall-Gate-Schicht 3718 ist über der leitfähigen Schicht 3716 über der Halbleiterfinne 3706.
  • Bei einem Ausführungsbeispiel ist eine Zwischenschicht-Dielektrikums- (ILD; inter-layer dielectric) Schicht 3722 über der Grabenisolierstruktur 3712. Die ILD-Schicht weist eine Öffnung auf, wobei die Öffnung die Halbleiterfinne 3706 freilegt. Die leitfähige Schicht 3716 und die P-Typ Metall-Gate-Schicht 3718 sind ferner entlang einer Seitenwand der Öffnung gebildet. Bei einem solchen Ausführungsbeispiel umfasst die leitfähige Schicht 3716 eine obere Oberfläche entlang der Seitenwand der Öffnung unter einer oberen Oberfläche der P-Typ Metall-Gate-Schicht 3718 entlang der Seitenwand der Öffnung. Bei einem Ausführungsbeispiel ist die P-Typ Metall-Gate-Schicht 3718 auf der leitfähigen Schicht 3716. Bei einem Ausführungsbeispiel umfasst die P-Typ Metall-Gate-Schicht 3718 Titan und Stickstoff. Bei einem Ausführungsbeispiel ist eine leitfähige Füllmetallschicht 3730 über der P-Typ Metall-Gate-Schicht 3718. Bei einem solchen Ausführungsbeispiel umfasst die leitfähige Füllmetallschicht 3730 Wolfram. Bei einem bestimmten solchen Ausführungsbeispiel besteht die leitfähige Füllmetallschicht 3730 aus 95 oder mehr Atomprozent Wolfram und 0,1 bis 2 Atomprozent Fluor. Bei einem Ausführungsbeispiel umfasst die Gatedielektrikumsschicht 3714 eine Schicht umfassend Hafnium und Sauerstoff.
  • 38A-38H stellen Querschnittansichten von verschiedenen Operationen bei einem Verfahren zum Herstellen einer integrierten Schaltungsstruktur unter Verwendung eines Dual-Metall-Gate-Gateaustausch-Prozessflusses gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung dar.
  • Bezugnehmend auf 38A, die eine NMOS- (N-Typ-) Region und eine PMOS- (P-Typ-) Region zeigt, umfasst ein Verfahren zum Herstellen einer integrierten Schaltungsstruktur das Bilden einer Zwischenschicht-Dielektrikums- (ILD) Schicht 3802 über einer ersten 3804 und zweiten 3806 Halbleiterfinne über einem Substrat 3800. Eine Öffnung 3808 ist in der ILD-Schicht 3802 gebildet, wobei die Öffnung 3808 die erste 3804 und zweite 3806 Halbleiterfinne freilegt. Bei einem Ausführungsbeispiel wird die Öffnung 3808 gebildet durch Entfernen einer Gate-Platzhalter- oder Dummy-Gate-Struktur, die anfänglich über der ersten 3804 und zweiten 3806 Halbleiterfinne platziert ist.
  • Eine Gatedielektrikumsschicht 3810 ist in der Öffnung 3808 und über der ersten 3804 und zweiten 3806 Halbleiterfinne und auf einem Abschnitt einer Grabenisolierstruktur 3812 zwischen der ersten 3804 und zweiten 3806 Halbleiterfinne gebildet. Bei einem Ausführungsbeispiel ist die Gatedielektrikumsschicht 3810 auf einer thermischen oder chemischen Oxidschicht 3811 gebildet, wie beispielsweise einer Siliziumoxid- oder einer Siliziumdioxidschicht, gebildet auf der ersten 3804 und zweiten 3806 Halbleiterfinne, wie gezeigt ist. Bei einem anderen Ausführungsbeispiel ist die Gatedielektrikumsschicht 3810 direkt auf der ersten 3804 und zweiten 3806 Halbleiterfinne gebildet.
  • Eine leitfähige Schicht 3814 ist über der Gatedielektrikumsschicht 3810 gebildet, gebildet über der ersten 3804 und zweiten 3806 Halbleiterfinne. Bei einem Ausführungsbeispiel umfasst die leitfähige Schicht 3814 Titan, Stickstoff und Sauerstoff. Eine P-Typ Metallschicht 3816 ist gebildet über der leitfähigen Schicht 3814, die über der ersten Halbleiterfinne 3804 und über der zweiten Halbleiterfinne 3806 gebildet ist.
  • Bezugnehmend auf 38B wird eine dielektrische Ätzstoppschicht 3818 auf der P-Typ Metall-Gate-Schicht 3816 gebildet. Bei einem Ausführungsbeispiel umfasst die dielektrische Ätzstoppschicht 3818 eine erste Schicht aus Siliziumoxid (z.B. SiO2), eine Schicht aus Aluminiumoxid (z.B. Al2O3) auf der ersten Schicht aus Siliziumoxid und eine zweite Schicht aus Siliziumoxid (z.B. SiO2) auf der Schicht aus Aluminiumoxid.
  • Bezugnehmend auf 38C ist eine Maske 3820 über der Struktur von 38B gebildet. Die Maske 3820 deckt die PMOS-Region ab und legt die NMOS-Region frei.
  • Bezugnehmend auf 38D sind die dielektrische Ätzstoppschicht 3818, die P-Typ Metall-Gate-Schicht 3816 und die leitfähige Schicht 3814 strukturiert, um eine strukturierte Ätzstoppschicht 3819, eine strukturierte P-Typ Metall-Gate-Schicht 3817 über einer strukturierten leitfähigen Schicht 3815 über der ersten Halbleiterfinne 3804 aber nicht über der zweiten Halbleiterfinne 3806 bereitzustellen. Bei einem Ausführungsbeispiel schützt die leitfähige Schicht 3814 die zweite Halbleiterfinne 3806 während der Strukturierung.
  • Bezugnehmend auf 38E ist die Maske 3820 von der Struktur von 38D entfernt. Bezugnehmend auf 38F ist die strukturierte dielektrische Ätzstoppschicht 3819 von der Struktur von 38E entfernt.
  • Bezugnehmend auf 38G ist eine N-Typ Metall-Gate-Schicht 3822 über der zweiten Halbleiterfinne 3806 gebildet, über dem Abschnitt der Grabenisolierstruktur 3812 zwischen der ersten 3804 und der zweiten 3806 Halbleiterfinne und über der strukturierten P-Typ Metall-Gate-Schicht 3817. Bei einem Ausführungsbeispiel sind die strukturierte leitfähige Schicht 3815, die strukturierte P-Typ Metall-Gate-Schicht 3817, und die N-Typ Metall-Gate-Schicht 3822 ferner entlang einer Seitenwand 3824 der Öffnung 3808 gebildet. Bei einem solchen Ausführungsbeispiel weist die strukturierte leitfähige Schicht 3815 eine obere Oberfläche entlang der Seitenwand 3824 der Öffnung 3808 unter einer oberen Oberfläche der strukturierten P-Typ Metall-Gate-Schicht 3817 und einer oberen Oberfläche der N-Typ Metall-Gate-Schicht 3822 entlang der Seitenwand 3824 der Öffnung 3808 auf.
  • Bezugnehmend auf 3 8H ist eine leitfähige Füllmetallschicht 3826 über der N-Typ Metall-Gate-Schicht 3822 gebildet. Bei einem Ausführungsbeispiel wird die leitfähige Füllmetallschicht 3826 gebildet durch Abscheiden eines Wolfram-enthaltenden Films unter Verwendung einer Atomschichtabscheidung (ALD; atomic layer deposition) mit einem Wolfram-Hexafluorid- (WF6) Präkursor.
  • Bei einem anderen Aspekt werden duale Silicid-Strukturen für komplementäre Metall-Oxid-(CMOS = complementary metal oxide semiconductor) Halbleiter-Bauelemente beschrieben. Als ein exemplarischer Prozessfluss stellen 39A-39H Querschnittansichten dar, die verschiedene Operationen bei einem Verfahren zum Herstellen einer auf Dual-Silicid basierenden integrierten Schaltungen repräsentieren, gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung.
  • Bezugnehmend auf 39A, wo eine NMOS-Region und eine PMOS-Region gegabelt auf einem gemeinsamen Substrat gezeigt sind, umfasst ein Verfahren zum Herstellen einer integrierten Schaltungsstruktur das Bilden einer ersten Gate-Struktur 3902, die dielektrische Seitenwand-Abstandhalter 3903 umfassen kann, über einer ersten Finne 3904, wie beispielsweise einer ersten Silizium-Finne. Eine zweite Gate-Struktur 3952, die dielektrische Seitenwand-Abstandhalter 3953 umfassen kann, ist über einer zweiten Finne 3954 gebildet, wie beispielsweise einer zweiten Silizium-Finne. Ein isolierendes Material 3906 ist benachbart zu der ersten Gate-Struktur 3902 über der ersten Finne 3904 und benachbart zu der zweiten Gate-Struktur 3952 über der zweiten Finne 3954 gebildet. Bei einem Ausführungsbeispiel ist das Isoliermaterial 3906 ein Opfermaterial und wird als eine Maske in einem Dual-Silicid-Prozess verwendet.
  • Bezugnehmend auf 39B ist ein erster Abschnitt des Isoliermaterials 3906 von über der ersten Finne 3904 entfernt, aber nicht von über der zweiten Finne 3954, um die erste 3908 und zweite 3910 Source- oder Drain-Region der ersten Finne 3904 benachbart zu der ersten Gate-Struktur 3902 freizulegen. Bei einem Ausführungsbeispiel sind die erste 3908 und zweite 3910 Source- oder Drain-Region epitaxiale Regionen gebildet innerhalb ausgesparter Abschnitte der ersten Finne 3904, wie gezeigt ist. Bei einem solchen Ausführungsbeispiel umfassen die erste 3908 und zweite 3910 Source- oder Drain-Region Silizium und Germanium.
  • Bezugnehmend auf 39C ist eine erste Metallsilicidschicht 3912 auf der ersten 3908 und zweiten 3910 Source- oder Drain-Region der ersten Finne 3904 gebildet. Bei einem Ausführungsbeispiel wird die erste Metallsilicidschicht 3912 gebildet durch Abscheiden einer Schicht umfassend Nickel und Platin auf der Struktur von 39B, Ausheilen der Schicht umfassend Nickel und Platin und Entfernen von unreagierten Abschnitten der Schicht umfassend Nickel und Platin.
  • Bezugnehmend auf 39D wird nach dem Bilden einer ersten Metallsilicidschicht 3912 ein zweiter Abschnitt des Isoliermaterials 3906 von über der zweiten Finne 3954 entfernt, um die dritte 3958 und vierte 3960 Source- oder Drain-Region der zweiten Finne 3954 benachbart zu der zweiten Gate-Struktur 3952 freizulegen. Bei einem Ausführungsbeispiel sind die zweite 3958 und dritte 3960 Source- oder Drain-Region innerhalb der zweiten Finne 3954 gebildet, wie beispielsweise innerhalb einer zweiten Silizium-Finne, wie gezeigt ist. Bei einem anderen Ausführungsbeispiel jedoch sind die dritte 3958 und vierte 3960 Source- oder Drain-Region epitaxiale Regionen gebildet innerhalb ausgesparter Abschnitte der zweiten Finne 3954. Bei einem solchen Ausführungsbeispiel umfassen die dritte 3958 und vierte 3960 Source- oder Drain-Region Silizium.
  • Bezugnehmend auf 39E wird die erste Metallschicht 3914 auf der Struktur von 39D gebildet, d.h. auf der ersten 3908, zweiten 3910, dritten 3958 und vierten 3960 Source- oder Drain-Region. Eine zweite Metallsilicidschicht 3962 wird dann auf der dritten 3958 und vierten 3960 Source- oder Drain-Region der zweiten Finne 3954 gebildet. Die zweite Metallsilicidschicht 3962 wird aus der ersten Metallschicht 3914 gebildet, d.h. unter Verwendung eines Ausheilprozesses. Bei einem Ausführungsbeispiel ist die zweite Metallsilicidschicht 3962 in ihrer Zusammensetzung unterschiedlich zu der ersten Metallsilicidschicht 3912. Bei einem Ausführungsbeispiel ist oder umfasst die erste Metallschicht 3914 eine Titanschicht. Bei einem Ausführungsbeispiel ist die erste Metallschicht 3914 als eine konforme Metallschicht gebildet, z.B. konform mit den offenen Gräben von 39D, wie gezeigt ist.
  • Bezugnehmend auf 39F ist bei einem Ausführungsbeispiel die erste Metallschicht 3914 ausgespart, um eine U-förmige Metallschicht 3916 über jeder der ersten 3908, zweiten 3910, dritten 3958 und vierten 3960 Source- oder Drain-Region zu bilden.
  • Bezugnehmend auf 39G wird bei einem Ausführungsbeispiel eine zweite Metallschicht 3918 auf der U-förmigen Metallschicht 3916 der Struktur von 39F gebildet. Bei einem Ausführungsbeispiel ist die zweite Metallschicht 3918 in ihrer Zusammensetzung unterschiedlich zu der U-förmigen Metallschicht 3916.
  • Bezugnehmend auf 39H wird bei einem Ausführungsbeispiel eine dritte Metallschicht 3920 auf der zweiten Metallschicht 3918 der Struktur von 39G gebildet. Bei einem Ausführungsbeispiel weist die dritte Metallschicht 3920 dieselbe Zusammensetzung auf wie die U-förmige Metallschicht 3916.
  • Bezugnehmend wiederum auf 39H umfasst gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung eine integrierte Schaltungsstruktur 3900 ein P-Typ-Halbleiterbauelement (PMOS) über einem Substrat. Das P-Typ-Halbleiter-Bauelement umfasst eine erste Finne 3904, wie beispielsweise eine erste Silizium-Finne. Es wird darauf hingewiesen, dass die erste Finne eine Oberseite (gezeigt als 3904A) und Seitenwände (z.B. in die und aus der Seite) aufweist. Eine erste Gate-Elektrode 3902 umfasst eine erste Gatedielektrikumsschicht über der Oberseite 3904A der ersten Finne 3904 und lateral benachbart zu den Seitenwänden der ersten Finne 3904 und umfasst eine erste Gate-Elektrode über der ersten Gatedielektrikumsschicht über der Oberseite 3904A der ersten Finne 3904 und lateral benachbart zu den Seitenwänden der ersten Finne 3904. Die erste Gate-Elektrode 3902 weist eine erste Seite 3902A und eine zweite Seite 3902B gegenüberliegend zu der ersten Seite 3902A auf.
  • Die erste 3908 und zweite 3910 Halbleiter-Source- oder Drain-Region sind benachbart zu der ersten 3902A und/oder zweiten 3902B Seite der ersten Gate-Elektrode 3902. Die erste 3930 und zweite 3932 Grabenkontaktstruktur sind über der ersten 3908 und zweiten 3910 Halbleiter-Source- oder Drain-Region benachbart zu der ersten 3902A und/oder zweiten 3902B Seite der ersten Gate-Elektrode 3902. Eine erste Metallsilicidschicht 3912 ist direkt zwischen der ersten 3930 und zweiten 3932 Grabenkontaktstruktur und der ersten 3908 und/oder zweiten 3910 Halbleiter-Source- oder Drain-Region.
  • Die integrierte Schaltungsstruktur 3900 umfasst ein N-Typ-Halbleiterbauelement (NMOS) über dem Substrat. Das N-Typ-Halbleiterbauelement umfasst eine zweite Finne 3954, wie beispielsweise eine zweite Silizium-Finne. Es wird daraufhingewiesen, dass die zweite Finne eine Oberseite (gezeigt als 3954A) und Seitenwände (z.B. in die und aus der Seite) aufweist. Eine zweite Gate-Elektrode 3952 umfasst eine zweite Gatedielektrikumsschicht über der Oberseite 3954A der zweiten Finne 3954 und lateral benachbart zu den Seitenwänden der zweiten Finne 3954 und umfasst eine zweite Gate-Elektrode über der zweiten Gatedielektrikumsschicht über der Oberseite 3954A der zweiten Finne 3954 und lateral benachbart zu den Seitenwänden der zweiten Finne 3954. Die zweite Gate-Elektrode 3952 weist eine erste Seite 3952A und eine zweite Seite 3952B gegenüberliegend zu der ersten Seite 3952A auf.
  • Die dritte 3958 und vierte 3960 Halbleiter-Source- oder Drain-Region sind benachbart zu der ersten 3952A und/oder zweiten 3952B Seite der zweiten Gate-Elektrode 3952. Die dritte 3970 und vierte 3972 Grabenkontaktstruktur sind über der dritten 3958 und vierten 3960 Halbleiter-Source- oder Drain-Region benachbart zu der ersten 3952A und/oder zweiten 3952B Seite der zweiten Gate-Elektrode 3952. Eine zweite Metallsilicidschicht 3962 ist direkt zwischen der dritten 3970 und vierten 3972 Grabenkontaktstruktur und der dritten 3958 und/oder vierten 3960 Halbleiter-Source- oder Drain-Region. Bei einem Ausführungsbeispiel umfasst die erste Metallsilicidschicht 3912 zumindest eine Metallspezies, die nicht in der zweiten Metallsilicidschicht 3962 umfasst ist.
  • Bei einem Ausführungsbeispiel umfasst die zweite Metallsilicidschicht 3962 Titan und Silizium. Die erste Metallsilicidschicht 3912 umfasst Nickel, Platin und Silizium. Bei einem Ausführungsbeispiel umfasst die erste Metallsilicidschicht 3912 ferner Germanium. Bei einem Ausführungsbeispiel umfasst die erste Metallsilicidschicht 3912 ferner Titan, z.B. eingebracht in die erste Metallsilicidschicht 3912 während der nachfolgenden Bildung der zweiten Metallsilicidschicht 3962 mit der ersten Metallschicht 3914. Bei einem solchen Ausführungsbeispiel wird eine Silicidschicht, die bereits auf einer PMOS-Source- oder Drain-Region gebildet ist, ferner durch einen Ausheilprozess modifiziert, der verwendet wird, um eine Silicid-Region auf einer NMOS-Source- oder Drain-Region zu bilden. Dies kann zu einer Silicidschicht auf der PMOS-Source- oder Drain-Region führen, die einen fraktionalen Prozentsatz aller Silicidier-Metalle (siliciding metal) aufweist. Bei anderen Ausführungsbeispielen ändert sich jedoch eine solche Silicidschicht, die bereits auf einer PMOS-Source- oder Drain-Region gebildet ist, nicht oder nicht wesentlich durch einen Ausheilprozess, der verwendet wird, um eine Silicid-Region auf einer NMOS-Source- oder Drain-Region zu bilden.
  • Bei einem Ausführungsbeispiel sind die erste 3908 und zweite 3910 Halbleiter-Source- oder Drain-Region eine erste und zweite eingebettete Halbleiter-Source- oder Drain-Region umfassend Silizium und Germanium. Bei einem solchen Ausführungsbeispiel sind die dritte 3958 und vierte 3960 Halbleiter-Source- oder Drain-Region eine dritte und vierte eingebettete Halbleiter-Source- oder Drain-Region umfassend Silizium. Bei einem anderen Ausführungsbeispiel sind die dritte 3958 und vierte 3960 Halbleiter-Source- oder Drain-Region in der Finne 3954 gebildet und nicht in epitaxiale Regionen eingebettet.
  • Bei einem Ausführungsbeispiel umfassen die erste 3930, zweite 3932, dritte 3970 und vierte 3972 Grabenkontaktstruktur alle eine U-förmige Metallschicht 3916 und eine T-förmige Metallschicht 3918 auf und über der gesamten U-förmigen Metallschicht 3916. Bei einem Ausführungsbeispiel umfasst die U-förmige Metallschicht 3916 Titan und die T-förmige Metallschicht 3918 umfasst Kobalt. Bei einem Ausführungsbeispiel umfassen die erste 3930, zweite 3932, dritte 3970 und vierte 3972 Grabenkontaktstruktur alle ferner eine dritte Metallschicht 3920 auf der T-förmigen Metallschicht 3918. Bei einem Ausführungsbeispiel haben die dritte Metallschicht 3920 und die U-förmige Metallschicht 3916 dieselbe Zusammensetzung. Bei einem bestimmte Ausführungsbeispiel umfassen die dritte Metallschicht 3920 und die U-förmige Metallschicht Titan und die T-förmige Metallschicht 3918 umfasst Kobalt.
  • Bei einem anderen Aspekt werden Grabenkontaktstrukturen, z.B. für Source- oder Drain-Regionen, beschrieben. Bei einem Beispiel stellt 40A eine Querschnittansicht einer integrierten Schaltungsstruktur mit Grabenkontakten für ein NMOS-Bauelement gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung dar. 40B stellt eine Querschnittansicht einer integrierten Schaltungsstruktur mit Grabenkontakten für ein PMOS-Bauelement gemäß einem anderen Ausführungsbeispiel der vorliegenden Offenbarung dar.
  • Bezugnehmend auf 40A umfasst eine integrierte Schaltungsstruktur 4000 eine Finne 4002, wie beispielsweise eine Silizium-Finne. Eine Gatedielektrikumsschicht 4004 ist über der Finne 4002. Eine Gate-Elektrode 4006 befindet sich über der Gatedielektrikumsschicht 4004. Bei einem Ausführungsbeispiel umfasst die Gate-Elektrode 4006 eine konforme leitfähige Schicht 4008 und ein leitfähiges Füllmaterial 4010. Bei einem Ausführungsbeispiel ist eine dielektrische Abdeckung 4012 über der Gate-Elektrode 4006 und über der Gatedielektrikumsschicht 4004 angeordnet. Die Gate-Elektrode weist eine erste Seite 4006A und eine zweite Seite 4006B gegenüberliegend zu der ersten Seite 4006A auf. Dielektrische Abstandhalter 4013 sind entlang der Seitenwände der Gate-Elektrode 4006. Bei einem Ausführungsbeispiel ist die Gatedielektrikumsschicht 4004 ferner zwischen einem ersten der dielektrischen Abstandhalter 4013 und der ersten Seite 4006A der Gate-Elektrode 4006 und zwischen einem zweiten der dielektrischen Abstandhalter 4013 und der zweiten Seite 4006B der Gate-Elektrode 4006, wie gezeigt ist. Bei einem Ausführungsbeispiel, obgleich nicht dargestellt, ist eine dünne Oxidschicht, wie beispielsweise eine thermische oder chemische Siliziumoxid- oder Siliziumdioxidschicht zwischen der Finne 4002 und der Gatedielektrikumsschicht 4004.
  • Die erste 4014 und zweite 4016 Halbleiter-Source- oder Drain-Region sind benachbart zu der ersten 4006A und/oder zweiten 4006B Seite der Gate-Elektrode 4006. Bei einem Ausführungsbeispiel sind die erste 4014 und zweite 4016 Halbleiter-Source- oder Drain-Region in der Finne 4002, wie gezeigt ist. Bei einem anderen Ausführungsbeispiel jedoch sind die erste 4014 und zweite 4016 Halbleiter-Source- oder Drain-Region eingebettete epitaxiale Regionen, gebildet in Aussparungen der Finne 4002.
  • Die erste 4018 und zweite 4020 Grabenkontaktstruktur sind über der ersten 4014 und zweiten 4016 Halbleiter-Source- oder Drain-Region benachbart zu der ersten 4006A und/oder zweiten 4006B Seite der Gate-Elektrode 4006. Die erste 4018 und zweite 4020 Grabenkontaktstruktur umfassen beide eine U-förmige Metallschicht 4022 und eine T-förmige Metallschicht 4024 auf und über der gesamten U-förmigen Metallschicht 4022. Bei einem Ausführungsbeispiel unterscheiden sich die U-förmige Metallschicht 4022 und die T-förmige Metallschicht 4024 in ihrer Zusammensetzung. Bei einem solchen Ausführungsbeispiel umfasst die U-förmige Metallschicht 4022 Titan und die T-förmige Metallschicht 4024 umfasst Kobalt. Bei einem Ausführungsbeispiel umfassen die erste 4018 und zweite 4020 Grabenkontaktstruktur beide ferner eine dritte Metallschicht 4026 auf der T-förmigen Metallschicht 4024. Bei einem solchen Ausführungsbeispiel haben die dritte Metallschicht 4026 und die U-förmige Metallschicht 4022 dieselbe Zusammensetzung. Bei einem bestimmte Ausführungsbeispiel umfassen die dritte Metallschicht 4026 und die U-förmige Metallschicht 4022 Titan und die T-förmige Metallschicht 4024 umfasst Kobalt.
  • Ein erstes Grabenkontakt-Via 4028 ist elektrisch mit dem ersten Grabenkontakt 4018 verbunden. Bei einem bestimmten Ausführungsbeispiel ist das erste Grabenkontakt-Via 4028 auf und gekoppelt mit der dritten Metallschicht 4026 des ersten Grabenkontakts 4018. Das erste Grabenkontakt-Via 4028 ist ferner über und in Kontakt mit einem Abschnitt von einem der dielektrischen Abstandhalter 4013 und über und in Kontakt mit einem Abschnitt der dielektrischen Abdeckung 4012. Ein zweites Grabenkontakt-Via 4030 ist elektrisch mit dem zweiten Grabenkontakt 4020 verbunden. Bei einem bestimmten Ausführungsbeispiel ist das zweite Grabenkontakt-Via 4030 auf und gekoppelt mit der dritten Metallschicht 4026 des zweiten Grabenkontakts 4020. Das zweite Grabenkontakt-Via 4030 ist ferner über und in Kontakt mit einem Abschnitt von einem anderen der dielektrischen Abstandhalter 4013 und über und in Kontakt mit einem anderen Abschnitt der dielektrischen Abdeckung 4012.
  • Bei einem Ausführungsbeispiel ist eine Metallsilicidschicht 4032 direkt zwischen der ersten 4018 und zweiten 4020 Grabenkontaktstruktur und der ersten 4014 und/oder zweiten 4016 Halbleiter-Source- oder Drain-Region. Bei einem Ausführungsbeispiel umfasst die Metallsilicidschicht 4032 Titan und Silizium. Bei einem bestimmten solchen Ausführungsbeispiel sind die erste 4014 und zweite 4016 Halbleiter-Source- oder Drain-Region eine erste und zweite N-Typ-Halbleiter-Source- oder Drain-Region.
  • Bezugnehmend auf 40B umfasst eine integrierte Schaltungsstruktur 4050 eine Finne 4052, wie beispielsweise eine Silizium-Finne. Eine Gatedielektrikumsschicht 4054 ist über der Finne 4052. Eine Gate-Elektrode 4056 befindet sich über der Gatedielektrikumsschicht 4054. Bei einem Ausführungsbeispiel umfasst die Gate-Elektrode 4056 eine konforme leitfähige Schicht 4058 und ein leitfähiges Füllmaterial 4060. Bei einem Ausführungsbeispiel ist eine dielektrische Abdeckung 4062 über der Gate-Elektrode 4056 und über der Gatedielektrikumsschicht 4054 angeordnet. Die Gate-Elektrode weist eine erste Seite 4056A und eine zweite Seite 4056B gegenüberliegend zu der ersten Seite 4056A auf. Dielektrische Abstandhalter 4063 sind entlang der Seitenwände der Gate-Elektrode 4056. Bei einem Ausführungsbeispiel ist die Gatedielektrikumsschicht 4054 ferner zwischen einem ersten der dielektrischen Abstandhalter 4063 und der ersten Seite 4056A der Gate-Elektrode 4056 und zwischen einem zweiten der dielektrischen Abstandhalter 4063 und der zweiten Seite 4056B der Gate-Elektrode 4056, wie gezeigt ist. Bei einem Ausführungsbeispiel, obgleich nicht dargestellt, ist eine dünne Oxidschicht, wie beispielsweise eine thermische oder chemische Siliziumoxid- oder Siliziumdioxidschicht zwischen der Finne 4052 und der Gatedielektrikumsschicht 4054.
  • Die erste 4064 und zweite 4066 Halbleiter-Source- oder Drain-Region sind benachbart zu der ersten 4056A und/oder zweiten 4056B Seite der Gate-Elektrode 4056. Bei einem Ausführungsbeispiel sind die erste 4064 und zweite 4066 Halbleiter-Source- oder Drain-Region eingebettete epitaxiale Regionen gebildet in Aussparungen 4065 und/oder 4067 der Finne 4052, wie gezeigt ist. Bei einem anderen Ausführungsbeispiel jedoch sind die erste 4064 und zweite 4066 Halbleiter-Source- oder Drain-Region in der Finne 4052.
  • Die erste 4068 und zweite 4070 Grabenkontaktstruktur sind über der ersten 4064 und zweiten 4066 Halbleiter-Source- oder Drain-Region benachbart zu der ersten 4056A und/oder zweiten 4056B Seite der Gate-Elektrode 4056. Die erste 4068 und zweite 4070 Grabenkontaktstruktur umfassen beide eine U-förmige Metallschicht 4072 und eine T-förmige Metallschicht 4074 auf und über der gesamten U-förmigen Metallschicht 4072. Bei einem Ausführungsbeispiel unterscheiden sich die U-förmige Metallschicht 4072 und die T-förmige Metallschicht 4074 in ihrer Zusammensetzung. Bei einem solchen Ausführungsbeispiel umfasst die U-förmige Metallschicht 4072 Titan und die T-förmige Metallschicht 4074 umfasst Kobalt. Bei einem Ausführungsbeispiel umfassen die erste 4068 und zweite 4070 Grabenkontaktstruktur beide ferner eine dritte Metallschicht 4076 auf der T-förmigen Metallschicht 4074. Bei einem solchen Ausführungsbeispiel haben die dritte Metallschicht 4076 und die U-förmige Metallschicht 4072 dieselbe Zusammensetzung. Bei einem bestimmte Ausführungsbeispiel umfassen die dritte Metallschicht 4076 und die U-förmige Metallschicht 4072 Titan und die T-förmige Metallschicht 4074 umfasst Kobalt.
  • Ein erstes Grabenkontakt-Via 4078 ist elektrisch verbunden mit dem ersten Grabenkontakt 4068. Bei einem bestimmten Ausführungsbeispiel ist das erste Grabenkontakt-Via 4078 auf und gekoppelt mit der dritten Metallschicht 4076 des ersten Grabenkontakts 4068. Das erste Grabenkontakt-Via 4078 ist ferner über und in Kontakt mit einem Abschnitt von einem der dielektrischen Abstandhalter 4063 und über und in Kontakt mit einem Abschnitt der dielektrischen Abdeckung 4062. Ein zweites Grabenkontakt-Via 4080 ist elektrisch verbunden mit dem zweiten Grabenkontakt 4070. Bei einem bestimmten Ausführungsbeispiel ist das zweite Grabenkontakt-Via 4080 auf und gekoppelt mit der dritten Metallschicht 4076 des zweiten Grabenkontakts 4070. Das zweite Grabenkontakt-Via 4080 ist ferner über und in Kontakt mit einem Abschnitt von einem anderen der dielektrischen Abstandhalter 4063 und über und in Kontakt mit einem anderen Abschnitt der dielektrischen Abdeckung 4062.
  • Bei einem Ausführungsbeispiel ist eine erste Metallsilicidschicht 4082 direkt zwischen der ersten 4068 und zweiten 4070 Grabenkontaktstruktur und der ersten 4064 und/oder zweiten 4066 Halbleiter-Source- oder Drain-Region. Bei einem Ausführungsbeispiel umfasst die Metallsilicidschicht 4082 Nickel, Platin und Silizium. Bei einem bestimmten solchen Ausführungsbeispiel sind die erste 4064 und zweite 4066 Halbleiter-Source- oder Drain-Region eine erste und zweite P-Typ-Halbleiter-Source- oder Drain-Region. Bei einem Ausführungsbeispiel umfasst die Metallsilicidschicht 4082 ferner Germanium. Bei einem Ausführungsbeispiel umfasst die Metallsilicidschicht 4082 ferner Titan.
  • Ein oder mehrere, hierin beschriebene Ausführungsbeispiele richten sich auf die Verwendung von chemischer Metall-Gasphasenabscheidung zur Umwicklung von Halbleiterkontakten. Ausführungsbeispiele können anwendbar sein an oder umfassen eines oder mehrere einer chemischen Gasphasenabscheidung (CVD; Chemical Vapor Deposition), einer plasmaunterstützten chemischen Gasphasenabscheidung (PECVD; Plasma Enhanced Chemical Vapor Deposition), Atomschichtabscheidung (ALD), Leit-Kontakt-Herstellung oder Dünnfilme.
  • Bestimmte Ausführungsbeispiele können die Herstellung einer Titan- oder ähnlichen metallischen Schicht unter Verwendung einer niedrigen Temperatur (z.B. weniger als 500 Grad Celsius oder in dem Bereich von 400-500 Grad Celsius) durch chemische Gasphasenabscheidung eines Kontaktmetalls umfassen, um einen konformen Source- oder Drain-Kontakt bereitzustellen. Die Implementierung eines solchen konformen Source- oder Drain-Kontakts kann die Performance eines dreidimensionalen (3D) komplementären Metall-Oxid- (CMOS = complementary metal oxide semiconductor) Halbleiter-Transistors verbessern.
  • Um einen Kontext zu geben, können Metall-zu-Halbleiter-Kontaktschichten unter Verwendung von Sputtern abgeschieden werden. Sputtern ist ein Sichtlinien-Prozess und ist möglicherweise nicht gut geeignet für eine 3D-Transistor-Herstellung. Bekannte Sputter-Lösungen haben schlechte oder unvollständige Metall-Halbleiter-Übergänge auf Bauelement-Kontaktoberflächen mit einem Winkel zu dem Einfall der Abscheidung.
  • Gemäß einem oder mehreren Ausführungsbeispielen der vorliegenden Offenbarung wird ein chemischer Niedrigtemperatur-Gasphasenabscheidungsprozess zu Herstellung eines Kontaktmetalls implementiert, um eine Konformität in drei Dimensionen bereitzustellen und den Metall-Halbleiter-Übergang-Kontaktbereich zu maximieren. Der sich ergebende größere Kontaktbereich kann den Widerstandswert des Übergangs reduzieren. Ausführungsbeispiele können eine Abscheidung auf Halbleiteroberflächen mit nicht flacher Topographie umfassen, wobei die Topographie eines Bereichs sich auf die Oberflächenformen und Merkmale selbst bezieht, und eine nicht flache Topographie Oberflächenformen und Merkmale oder Abschnitte von Oberflächenformen und Merkmalen umfasst, die nicht flach sind, d.h. Oberflächenformen und Merkmale, die nicht vollständig flach sind.
  • Ausführungsbeispiele, die hierin beschrieben sind, können die Herstellung von Umwicklungs-Kontaktstrukturen umfassen. Bei einem solchen Ausführungsbeispiel wird die Verwendung von reinem Metall, konform abgeschieden auf Transistor-Source/Drain-Kontakte durch chemische Gasphasenabscheidung, plasmaunterstützte chemische Gasphasenabscheidung, Atomschichtabscheidung oder plasmaunterstützte Atomschichtabscheidung beschrieben. Eine solche konforme Abscheidung kann verwendet werden, um den verfügbaren Bereich eines Metall-Halbleiter-Kontakts zu vergrößern und den Widerstandswert zu reduzieren, wodurch die Performance des Transistorbauelements verbessert wird. Bei einem Ausführungsbeispiel führt die relativ niedrige Temperatur der Abscheidung zu einem minimierten Widerstandswert des Übergangs pro Einheitsbereich.
  • Es wird darauf hingewiesen, dass eine Vielzahl von integrierten Schaltungsstrukturen unter Verwendung eines Integrationsschemas hergestellt werden kann, umfassend einen Metallschicht-Abscheidungsprozess, wie hierin beschrieben ist. Gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung umfasst ein Verfahren zum Herstellen einer integrierten Schaltungsstruktur das Bereitstellen eines Substrats in einer Kammer für eine chemische Gasphasenabscheidung (CVD) mit einer RF-Quelle, wobei das Substrat ein Merkmal auf demselben aufweist. Das Verfahren umfasst ferner das Reagieren von Titantetrachlorid (TiCl4) und Wasserstoff (H2), um eine Titanschicht (Ti) auf dem Merkmal des Substrats zu bilden.
  • Bei einem Ausführungsbeispiel weist die Titanschicht eine gesamte atomare Zusammensetzung umfassend 98% oder mehr Titan und 0,5-2% Chlor auf. Bei alternativen Ausführungsbeispielen wird ein ähnlicher Prozess verwendet, um eine hoch reine metallische Schicht aus Zirkonium (Zr), Hafnium (Hf), Tantal (Ta), Niobium (Nb), oder Vanadium (V) herzustellen. Bei einem Ausführungsbeispiel besteht relativ wenig Filmdicke-Abweichung, z.B. ist bei einem Ausführungsbeispiel die gesamte Abdeckung größer als 50% und die Nominale 70% oder größer (d.h. Dickenabweichung von 30% oder weniger). Bei einem Ausführungsbeispiel ist die Dicke messbar dicker auf Silizium (Si) oder Silizium-Germanium (SiGe) als anderen Oberflächen, da Si oder SiGe während der Abscheidung reagiert und die Aufnahme von Ti beschleunigt. Bei einem Ausführungsbeispiel umfasst die Film-Zusammensetzung ungefähr 0,5% Cl (oder weniger als 1%) als eine Unreinheit, mit im Wesentlichen keinen anderen beobachteten Unreinheiten. Bei einem Ausführungsbeispiel ermöglicht der Abscheidungsprozess eine Metall-Abdeckung auf Nicht-Sichtlinien-Oberflächen, wie beispielsweise Oberflächen, die durch eine Sputter-Abscheidung-Sichtlinie verdeckt sind. Hierin beschriebene Ausführungsbeispiele können implementiert sein, um den Transistorbauelement-Antrieb zu verbessern durch Reduzieren des externen Widerstandswerts des Stroms, der durch die Source- und Drain-Kontakte getrieben wird.
  • Gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung ist das Merkmal des Substrats ein Source- oder Drain-Kontakt-Graben, der eine Halbleiter-Source- oder Drain-Struktur freilegt. Die Titanschicht (oder andere hoch reine Metallschicht) ist eine leitfähige Kontaktschicht für die Halbleiter-Source- oder Drain-Struktur. Exemplarische Ausführungsbeispiele einer solchen Implementierung werden nachfolgend auch in Zuordnung zu 41A, 41B, 42, 43A-43C und 44 beschrieben.
  • 41A stellt eine Querschnittansicht eines Halbleiterbauelements mit einem leitfähigen Kontakt auf einer Source- oder Drain-Region gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung dar.
  • Bezugnehmend auf 41A umfasst eine Halbleiterstruktur 4100 eine Gate-Struktur 4102 über einem Substrat 4104. Die Gate-Struktur 4102 umfasst eine Gatedielektrikumsschicht 4102A, eine Arbeitsfunktionsschicht 4102B und eine Gate-Füllung 4102C. Eine Source-Region 4108 und eine Drain-Region 4110 sind auf gegenüberliegenden Seiten der Gate-Struktur 4102. Source- oder Drain-Kontakte 4112 sind elektrisch mit der Source-Region 4108 und der Drain-Region 4110 verbunden und sind von der Gate-Struktur 4102 durch eine oder beide einer Zwischenschicht-Dielektrikums-Schicht 4114 oder Gate-Dielektrikums-Abstandhalter 4116 beabstandet. Die Source-Region 4108 und die Drain-Region 4110 sind Regionen des Substrats 4104.
  • Bei einem Ausführungsbeispiel umfassen die Source- oder Drain-Kontakte 4112 eine metallische Schicht 4112A hoher Reinheit, wie vorangehend beschrieben wurde, und ein leitfähiges Graben-Füllmaterial 4112B. Bei einem Ausführungsbeispiel weist die hoch reine Metallschicht 4112A eine gesamte atomare Zusammensetzung umfassend 98% oder mehr Titan auf. Bei einem solchen Ausführungsbeispiel umfasst die gesamte atomare Zusammensetzung der hoch reinen Metallschicht 4112A ferner 0,5-2% Chlor. Bei einem Ausführungsbeispiel weist die hoch reine Metallschicht 4112A eine Dickenabweichung von 30% oder weniger auf. Bei einem Ausführungsbeispiel besteht das leitfähige Graben-Füllmaterial 4112B aus einem leitfähigen Material, wie beispielsweise aber nicht beschränkt auf Cu, Al, W oder Legierungen derselben.
  • 41B stellt eine Querschnittansicht eines anderen Halbleiterbauelements mit einem leitfähigen Element auf einer erhöhten Source- oder Drain-Region gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung dar.
  • Bezugnehmend auf 41B umfasst eine Halbleiterstruktur 4150 eine Gate-Struktur 4152 über einem Substrat 4154. Die Gate-Struktur 4152 umfasst eine Gatedielektrikumsschicht 4152A, eine Arbeitsfunktionsschicht 4152B und eine Gate-Füllung 4152C. Eine Source-Region 4158 und eine Drain-Region 4160 sind auf gegenüberliegenden Seiten der Gate-Struktur 4152. Source- oder Drain-Kontakte 4162 sind elektrisch mit der Source-Region 4158 und der Drain-Region 4160 verbunden und sind von der Gate-Struktur 4152 durch eine oder beide einer Zwischenschicht-Dielektrikums-Schicht 4164 oder Gate-Dielektrikums-Abstandhalter 4166 beabstandet. Die Source-Region 4158 und die Drain-Region 4160 sind epitaxiale oder eingebettete Materialregionen gebildet in ausgeätzten Regionen des Substrats 4154. Wie gezeigt ist, sind bei einem Ausführungsbeispiel die Source-Region 4158 und die Drain-Region 4160 erhöhte Source- und Drain-Regionen. Bei einem spezifischen solchen Ausführungsbeispiel sind die erhöhten Source- und Drain-Regionen erhöhte Silizium-Source- und Drain-Regionen oder erhöhte Silizium-Germanium-Source- und Drain-Regionen.
  • Bei einem Ausführungsbeispiel umfassen die Source- oder Drain-Kontakte 4162 eine metallische Schicht 4162A hoher Reinheit, wie vorangehend beschrieben wurde, und ein leitfähiges Graben-Füllmaterial 4162B. Bei einem Ausführungsbeispiel weist die hoch reine metallische Schicht 4162A eine gesamte atomare Zusammensetzung umfassend 98% oder mehr Titan auf. Bei einem solchen Ausführungsbeispiel umfasst die gesamte atomare Zusammensetzung der hoch reinen metallischen Schicht 4162A ferner 0,5-2% Chlor. Bei einem Ausführungsbeispiel weist die hoch reine metallische Schicht 4162A eine Dickenabweichung von 30% oder weniger auf. Bei einem Ausführungsbeispiel besteht das leitfähige Graben-Füllmaterial 4162B aus einem leitfähigen Material, wie beispielsweise aber nicht beschränkt auf Cu, Al, W oder Legierungen derselben.
  • Dementsprechend umfasst bei einem Ausführungsbeispiel kollektiv Bezugnehmend auf 41A und 41B eine integrierte Schaltungsstruktur ein Merkmal mit einer Oberfläche (Source- oder Drain-Kontaktgraben, der eine Halbleiter-Source- oder Drain-Struktur freilegt). Eine hoch reine metallische Schicht 4112A oder 4162A ist auf der Oberfläche des Source- oder Drain-Kontaktgrabens. Es wird darauf hingewiesen, dass Kontaktbildungsprozesse einen Verbrauch eines freiliegenden Silizium- oder Germanium- oder Silizium-Germanium-Materials einer Source- oder Drain-Region umfassen können. Ein solcher Verbrauch kann die Bauelement-Performance verschlechtern. Im Gegensatz ist gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung eine Oberfläche (4149 oder 4199) der Halbleiter-Source- (4108 oder 4158) oder Drain- (4110 oder 4160) Struktur nicht erodiert oder verbraucht oder ist im Wesentlichen nicht erodiert oder verbraucht unter dem Source- oder Drain-Kontaktgraben. Bei einem solchen Ausführungsbeispiel entsteht das Fehlen von Verbrauch oder Erosion aus der Niedrigtemperatur-Abscheidung der hoch reinen metallischen Kontaktschicht.
  • 42 stellt eine Draufsicht einer Mehrzahl von Gate-Leitungen über ein Paar aus Halbleiterfinnen gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung dar.
  • Bezugnehmend auf 42 ist eine Mehrzahl von aktiven Gate-Leitungen 4204 über einer Mehrzahl von Halbleiterfinnen 4200 gebildet. Dummy-Gate-Leitungen 4206 sind an den Enden der Mehrzahl von Halbleiterfinnen 4200. Beabstandungen 4208 zwischen den Gate-Leitungen 4204/4206 sind Orte, wo Grabenkontakte als leitfähige Kontakte zu Source- und Drain-Regionen gebildet sein können, wie beispielsweise Source- und Drain-Regionen 4251, 4252, 4253, und 4254.
  • 43A-43C stellen Querschnittansichten dar, entnommen entlang der Achse a-a' von 42, für verschiedene Operationen bei einem Verfahren zum Herstellen einer integrierten Schaltungsstruktur gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung dar.
  • Bezugnehmend auf 43A ist eine Mehrzahl von aktiven Gate-Leitungen 4304 über einer Halbleiterfinne 4302 gebildet, die über einem Substrat 4300 gebildet ist. Dummy-Gate-Leitungen 4306 sind an den Enden der Halbleiterfinne 4302. Eine dielektrische Schicht 4310 ist zwischen den aktiven Gate-Leitungen 4304, zwischen den Dummy-Gate-Leitungen 4306 und den aktiven Gate-Leitungen 4304 und außerhalb der Dummy-Gate-Leitungen 4306. Eingebettete Source- oder Drain-Strukturen 4308 sind in der Halbleiterfinne 4302 zwischen den aktiven Gate-Leitungen 4304 und zwischen den Dummy-Gate-Leitungen 4306 und den aktiven Gate-Leitungen 4304. Die aktiven Gate-Leitungen 4304 umfassen eine Gatedielektrikumsschicht 4312, einen Arbeitsfunktions-Gate-Elektroden-Abschnitt 4314 und einen Füllungs-Gate-Elektroden-Abschnitt 4316 und eine dielektrische Abdeckungsschicht 4318. Dielektrische Abstandhalter 4320 beschichten die Seitenwände der aktiven Gate-Leitungen 4304 und der Dummy-Gate-Leitungen 4306.
  • Bezugnehmend auf 43B wird der Abschnitt der dielektrischen Schicht 4310 zwischen den aktiven Gate-Leitungen 34304 und zwischen den Dummy-Gate-Leitungen 4306 und den aktiven Gate-Leitungen 4304 entfernt, um Öffnungen 4330 an Orten bereitzustellen, wo Grabenkontakte gebildet werden sollen. Die Entfernung des Abschnitts der dielektrischen Schicht 4310 zwischen den aktiven Gate-Leitungen 4304 und zwischen den Dummy-Gate-Leitungen 4306 und den aktiven Gate-Leitungen 4304 kann zu einer Erosion der eingebetteten Source- oder Drain-Strukturen 4308 führen, um erodierte, eingebettete Source- oder Drain-Strukturen 4332 bereitzustellen, die eine obere sattelförmige Topographie aufweisen können, wie in 43B gezeigt ist.
  • Bezugnehmend auf 43C sind Grabenkontakte 4334 in Öffnungen 4330 zwischen den aktiven Gate-Leitungen 4304 und zwischen den Dummy-Gate-Leitungen 4306 und den aktiven Gate-Leitungen 4304 gebildet. Jeder der Grabenkontakte 4334 kann eine metallische Kontaktschicht 4336 und ein leitfähiges Füllmaterial 4338 umfassen.
  • 44 stellt eine Querschnittansicht entnommen entlang der Achse b-b' von 42 dar, für eine integrierte Schaltungsstruktur, gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung.
  • Bezugnehmend auf 44 sind Finnen 4402 über einem Substrat 4404 gezeigt. Untere Abschnitte der Finnen 4402 sind von einem Grabenisoliermaterial 4404 umgeben. Obere Abschnitte der Finnen 4402 wurden entfernt, um ein Wachsen der eingebetteten Source- und Drain-Strukturen 4406 zu ermöglichen. Ein Grabenkontakt 4408 ist in einer Öffnung einer dielektrischen Schicht 4410 gebildet, wobei die Öffnung die eingebettete Source- und Drain-Struktur 4406 freilegt. Der Grabenkontakt umfasst eine metallische Kontaktschicht 4412 und ein leitfähiges Füllmaterial 4414. Es wird darauf hingewiesen, dass gemäß einem Ausführungsbeispiel die metallische Kontaktschicht 4412 sich zu der Oberseite des Grabenkontakts 4408 erstreckt, wie in 44 gezeigt ist. Bei einem anderen Ausführungsbeispiel jedoch erstreckt sich die metallische Kontaktschicht 4412 nicht zu der Oberseite des Grabenkontakts 4408 und ist gewissermaßen ausgespart innerhalb des Grabenkontakts 4408, z.B. ähnlich zu der Darstellung der metallischen Kontaktschicht 4336 in 43C.
  • Dementsprechend, kollektiv Bezugnehmend auf 42, 43A-43C und 44 gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung, umfasst eine integrierte Schaltungsstruktur eine Halbleiterfinne (4200, 4302, 4402) über einem Substrat (4300, 4400). Die Halbleiterfinne (4200, 4302, 4402) weist eine Oberseite und Seitenwände auf. Eine Gate-Elektrode (4204, 4304) ist über der Oberseite und benachbart zu den Seitenwänden eines Abschnitts der Halbleiterfinne (4200, 4302, 4402) angeordnet. Die Gate-Elektrode (4204, 4304) definiert eine Kanalregion in der Halbleiterfinne (4200, 4302, 4402). Eine erste Halbleiter-Source- oder Drain-Struktur (4251, 4332, 4406) ist an einem ersten Ende der Kanalregion an einer ersten Seite der Gate-Elektrode (4204, 4304), wobei die erste Halbleiter-Source- oder Drain-Struktur (4251, 4332,4406) eine nicht flache Topographie aufweist. Eine zweite Halbleiter-Source- oder Drain-Struktur (4252, 4332, 4406) ist an einem zweiten Ende der Kanalregion an einer zweiten Seite der Gate-Elektrode (4204, 4304), wobei das zweite Ende gegenüberliegend zu dem ersten Ende ist und die zweite Seite gegenüberliegend zu der ersten Seite ist. Die zweite Halbleiter-Source- oder Drain-Struktur (4252, 4332, 4406) weist eine nicht flache Topographie auf. Ein metallisches Kontaktmaterial (4336, 4412) ist direkt auf der ersten Halbleiter-Source- oder Drain-Struktur (4252, 4332, 4406) und direkt auf der zweiten Halbleiter-Source- oder Drain-Struktur (4252, 4332, 4406). Das metallische Kontaktmaterial (4336, 4412) ist konform mit der nicht flachen Topographie der ersten Halbleiter-Source- oder Drain-Struktur (4252, 4332, 4406) und konform mit der nicht flachen Topographie der zweiten Halbleiter-Source- oder Drain-Struktur (4252, 4332, 4406).
  • Bei einem Ausführungsbeispiel weist das metallische Kontaktmaterial (4336, 4412) eine gesamte atomare Zusammensetzung umfassend 95% oder mehr einer einzelnen Metallspezies auf. Bei einem solchen Ausführungsbeispiel weist das metallische Kontaktmaterial (4336, 4412) eine gesamte atomare Zusammensetzung umfassend 98% oder mehr Titan auf. Bei einem spezifischen solchen Ausführungsbeispiel umfasst die gesamte atomare Zusammensetzung des metallischen Kontaktmaterials (4336, 4412) ferner 0,5-2% Chlor. Bei einem Ausführungsbeispiel weist das metallische Kontaktmaterial (4336, 4412) eine Dickenabweichung von 30% oder weniger entlang der nicht flachen Topographie der ersten Halbleiter-Source- oder Drain-Struktur (4252, 4332, 4406) und entlang der nicht flachen Topographie der zweiten Halbleiter-Source- oder Drain-Struktur (4252, 4332, 4406) auf.
  • Bei einem Ausführungsbeispiel umfassen die nicht flache Topographie der ersten Halbleiter-Source- oder Drain-Struktur (4252, 4332, 4406) und die nicht flache Topographie der zweiten Halbleiter-Source- oder Drain-Struktur (4252, 4332, 4406) beide einen erhöhten zentralen Abschnitt und niedrigere Seitenabschnitte, z.B. wie in 44 gezeigt ist. Bei einem Ausführungsbeispiel umfassen die nicht flache Topographie der ersten Halbleiter-Source- oder Drain-Struktur (4252, 4332, 4406) und die nicht flache Topographie der zweiten Halbleiter-Source- oder Drain-Struktur (4252, 4332, 4406) beide sattelförmige Abschnitte, z.B. wie in 43C gezeigt ist.
  • Bei einem Ausführungsbeispiel umfassen die erste Halbleiter-Source- oder Drain-Struktur (4252, 4332, 4406) und die zweite Halbleiter-Source- oder Drain-Struktur (4252, 4332, 4406) beide Silizium. Bei einem Ausführungsbeispiel umfassen die erste Halbleiter-Source- oder Drain-Struktur (4252, 4332, 4406) und die zweite Halbleiter-Source- oder Drain-Struktur (4252, 4332, 4406) beide ferner Germanium, z.B. in der Form von Silizium-Germanium.
  • Bei einem Ausführungsbeispiel ist das metallische Kontaktmaterial (4336, 4412) direkt auf der ersten Halbleiter-Source- oder Drain-Struktur (4252, 4332, 4406) ferner entlang Seitenwänden eines Grabens in einer dielektrischen Schicht (4320, 4410) über der ersten Halbleiter-Source- oder Drain-Struktur (4252, 4332, 4406), wobei der Graben einen Abschnitt der ersten Halbleiter-Source- oder Drain-Struktur (4252, 4332, 4406) freilegt. Bei einem solchen Ausführungsbeispiel wird eine Dicke des metallischen Kontaktmaterials (4336) entlang der Seitenwände des Grabens dünner von der ersten Halbleiter-Source- oder Drain-Struktur (4336A bei 4332) zu einer Position (4336B) über der ersten Halbleiter-Source- oder Drain-Struktur (4332), wobei ein Beispiel dafür in 43C dargestellt ist. Bei einem Ausführungsbeispiel ist ein leitfähiges Füllmaterial (4338, 4414) auf dem metallischen Kontaktmaterial (4336, 4412) innerhalb des Grabens, wie in 43C und 44 gezeigt ist.
  • Bei einem Ausführungsbeispiel umfasst die integrierte Schaltungsstruktur ferner eine zweite Halbleiterfinne (z.B. obere Finne 4200 von 42, 4302, 4402) mit einer Oberseite und Seitenwänden. Die Gate-Elektrode (4204, 4304) ist ferner über der Oberseite und benachbart zu den Seitenwänden eines Abschnitts der zweiten Halbleiterfinne, wobei die Gate-Elektrode eine Kanalregion in der zweiten Halbleiterfinne definiert. Eine dritte Halbleiter-Source- oder Drain-Struktur (4253, 4332, 4406) ist an einem ersten Ende der Kanalregion der zweiten Halbleiterfinne an der ersten Seite der Gate-Elektrode (4204, 4304) angeordnet, wobei die dritte Halbleiter-Source- oder Drain-Struktur eine nicht flache Topographie aufweist. Eine vierte Halbleiter-Source- oder Drain-Struktur (4254, 4332, 4406) ist an einem zweiten Ende der Kanalregion der zweiten Halbleiterfinne an der zweiten Seite der Gate-Elektrode (4204, 4304) angeordnet, wobei das zweite Ede gegenüber dem ersten Ende ist, wobei die vierte Halbleiter-Source- oder Drain-Struktur (4254, 4332, 4406) eine nicht flache Topographie aufweist. Das metallische Kontaktmaterial (4336, 4412) ist direkt auf der dritten Halbleiter-Source- oder Drain-Struktur (4254, 4332, 4406) und direkt auf der vierten Halbleiter-Source- oder Drain-Struktur (4254, 4332, 4406), wobei das metallische Kontaktmaterial (4336, 4412) konform mit der nicht flachen Topographie der dritten Halbleiter-Source- oder Drain-Struktur (4254, 4332, 4406) und konform mit der nicht flachen Topographie der vierten Halbleiter-Source- oder Drain-Struktur (4254, 4332, 4406) ist. Bei einem Ausführungsbeispiel ist das metallische Kontaktmaterial (4336, 4412) durchgehend zwischen der ersten Halbleiter-Source- oder Drain-Struktur (4252, 4332, linke Seite 4406) und der dritten Halbleiter-Source- oder Drain-Struktur (4252, 4332, rechte Seite 4406) und durchgehend zwischen der zweiten Halbleiter-Source- oder Drain-Struktur (4252) und der vierten Halbleiter-Source- oder Drain-Struktur (4254).
  • Bei einem anderen Aspekt kann ein Hartmaskenmaterial verwendet werden, um ein dielektrisches Material zu bewahren (Erosion zu verhindern) und kann über demselben beibehalten werden an Grabenlinienpositionen, wo leitfähige Grabenkontakte unterbrochen sind, z.B. an Kontakt-Plug-Positionen. Zum Beispiel stellen 45A und 45B eine Draufsicht und entsprechende Querschnittansicht einer integrierten Schaltungsstruktur dar, umfassend Grabenkontakt-Plugs mit einem Hartmaskenmaterial auf denselben, gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung.
  • Bezugnehmend auf 45A und 45B umfasst bei einem Ausführungsbeispiel eine integrierte Schaltungsstruktur 4500 eine Finne 4502A, wie beispielsweise eine Silizium-Finne.
  • Eine Mehrzahl von Gate-Strukturen 4506 ist über der Finne 4502A. Einzelne der Gate-Strukturen 4506 sind entlang einer Richtung 4508 orthogonal zu der Finne 4502A und weisen ein Paar aus dielektrischen Seitenwand-Abstandhaltern 4510 auf. Eine Grabenkontaktstruktur 4512 ist über der Finne 4502A und direkt zwischen den dielektrischen Seitenwand-Abstandhaltern 4510 eines ersten Paares 4506A/4506B der Gate-Strukturen 4506. Ein Kontakt-Plug 4514B ist über der Finne 4502A und direkt zwischen den dielektrischen Seitenwand-Abstandhaltern 4510 eines zweiten Paares 4506B/4506C der Gate-Strukturen 4506. Der Kontakt-Plug 4514B umfasst ein unteres dielektrisches Material 4516 und ein oberes Hartmaskenmaterial 4518.
  • Bei einem Ausführungsbeispiel umfasst das untere dielektrische Material 4516 des Kontakt-Plugs 4516B Silizium und Sauerstoff, wie beispielsweise ein Siliziumoxid- oder Siliziumdioxid-Material. Das obere Hartmaskenmaterial 4518 des Kontakt-Plugs 4516B umfasst Silizium und Stickstoff, wie beispielsweise ein Siliziumnitrid, siliziumreiches Nitrid oder siliziumarmes Nitridmaterial.
  • Bei einem Ausführungsbeispiel umfasst die Grabenkontaktstruktur 4512 eine untere leitfähige Struktur 4520 und eine dielektrische Abdeckung 4522 auf der unteren leitfähigen Struktur 4520. Bei einem Ausführungsbeispiel umfasst die dielektrische Abdeckung 4522 der Grabenkontaktstruktur 4512 eine obere Oberfläche koplanar mit einer oberen Oberfläche des oberen Hartmaskenmaterials 4518 des Kontakt-Plugs 4514B, wie gezeigt ist.
  • Bei einem Ausführungsbeispiel umfassen einzelne der Mehrzahl von Gate-Strukturen 4506 eine Gate-Elektrode 4524 auf einer Gatedielektrikumsschicht 4526. Eine dielektrische Abdeckung 4528 befindet sich auf der Gate-Elektrode 4524. Bei einem Ausführungsbeispiel umfasst die dielektrische Abdeckung 4528 der einzelnen der Mehrzahl von Gate-Strukturen 4506 eine obere Oberfläche koplanar mit einer oberen Oberfläche des oberen Hartmaskenmaterials 4518 des Kontakt-Plugs 4514B, wie gezeigt ist. Bei einem Ausführungsbeispiel, obgleich nicht dargestellt, ist eine dünne Oxidschicht, wie beispielsweise eine thermische oder chemische Siliziumoxid- oder Siliziumdioxidschicht zwischen der Finne 4502A und der Gatedielektrikumsschicht 4526.
  • Bezugnehmend erneut auf 45A und 45B umfasst bei einem Ausführungsbeispiel eine integrierte Schaltungsstruktur 4500 eine Mehrzahl von Finnen 4502, wie beispielsweise eine Mehrzahl von Silizium-Finnen. Einzelne der Mehrzahl von Finnen 4502 sind entlang einer ersten Richtung 4504. Eine Mehrzahl von Gate-Strukturen 4506 ist über der Mehrzahl von Finnen 4502. Einzelne der Mehrzahl von Gate-Strukturen 4506 sind entlang einer zweiten Richtung 4508 orthogonal zu der ersten Richtung 4504. Einzelne der Mehrzahl von Gate-Strukturen 4506 weisen ein Paar aus dielektrischen Seitenwand-Abstandhaltern 4510 auf. Eine Grabenkontaktstruktur 4512 ist über einer ersten Finne 4502A der Mehrzahl von Finnen 4502 und direkt zwischen den dielektrischen Seitenwand-Abstandhaltern 4510 eines Paares der Gate-Strukturen 4506. Ein Kontakt-Plug 4514A ist über einer zweiten Finne 4502B der Mehrzahl von Finnen 4502 und direkt zwischen den dielektrischen Seitenwand-Abstandhaltern 4510 des Paares der Gate-Strukturen 4506. Ähnlich zu der Querschnittansicht eines Kontakt-Plugs 4514B umfasst der Kontakt-Plug 4514A ein unteres dielektrisches Material 4516 und ein oberes Hartmaskenmaterial 4518.
  • Bei einem Ausführungsbeispiel umfasst das untere dielektrische Material 4516 des Kontakt-Plugs 4516A Silizium und Sauerstoff, wie beispielsweise ein Siliziumoxid- oder Siliziumdioxid-Material. Das obere Hartmaskenmaterial 4518 des Kontakt-Plugs 4516A umfasst Silizium und Stickstoff, wie beispielsweise ein Siliziumnitrid, siliziumreiches Nitrid oder siliziumarmes Nitridmaterial.
  • Bei einem Ausführungsbeispiel umfasst die Grabenkontaktstruktur 4512 eine untere leitfähige Struktur 4520 und eine dielektrische Abdeckung 4522 auf der unteren leitfähigen Struktur 4520. Bei einem Ausführungsbeispiel umfasst die dielektrische Abdeckung 4522 der Grabenkontaktstruktur 4512 eine obere Oberfläche koplanar mit einer oberen Oberfläche des oberen Hartmaskenmaterials 4518 des Kontakt-Plugs 4514A, wie gezeigt ist.
  • Bei einem Ausführungsbeispiel umfassen einzelne der Mehrzahl von Gate-Strukturen 4506 eine Gate-Elektrode 4524 auf einer Gatedielektrikumsschicht 4526. Eine dielektrische Abdeckung 4528 befindet sich auf der Gate-Elektrode 4524. Bei einem Ausführungsbeispiel umfasst die dielektrische Abdeckung 4528 der einzelnen der Mehrzahl von Gate-Strukturen 4506 eine obere Oberfläche koplanar mit einer oberen Oberfläche des oberen Hartmaskenmaterials 4518 des Kontakt-Plugs 4514A oder 4514B, wie gezeigt ist. Bei einem Ausführungsbeispiel, obgleich nicht dargestellt, ist eine dünne Oxidschicht, wie beispielsweise eine thermische oder chemische Siliziumoxid- oder Siliziumdioxidschicht zwischen der Finne 4502A und der Gatedielektrikumsschicht 4526.
  • Ein oder mehrere Ausführungsbeispielen der vorliegenden Offenbarung richten sich auf einen Gate-ausgerichteten Kontaktprozess. Ein solcher Prozess kann zum Bilden von Kontaktstrukturen zur Halbleiterstrukturherstellung implementiert sein, z.B. zur Herstellung integrierter Schaltungen. Bei einem Ausführungsbeispiel wird eine Kontaktstruktur ausgerichtet mit einer bestehenden Gate-Struktur gebildet. Im Gegensatz dazu umfassen andere Ansätze üblicherweise einen zusätzlichen Lithographieprozess mit einer engen Registrierung einer lithographischen Kontaktstruktur mit einer existierenden Gate-Struktur in Kombination mit selektivem Kontakt-Ätzen. Zum Beispiel kann ein anderer Prozess die Strukturierung eines Poly- (Gate-) Gitters mit einer separaten Strukturierung von Kontakten und Kontakt-Plugs umfassen.
  • Gemäß einem oder mehreren Ausführungsbeispielen, die hierin beschrieben sind, umfasst ein Verfahren einer Kontaktbildung die Bildung einer Kontaktstruktur, die im Wesentlichen perfekt mit einer bestehenden Gate-Struktur ausgerichtet ist, während die Verwendung einer lithographischen Operation mit übermäßig engem Registrierungsbudget beseitigt wird. Bei einem solchen Ausführungsbeispiel ermöglicht dieser Ansatz die Verwendung eines intrinsisch hoch selektiven Nassätzens (z.B. versus Trocken- oder Plasma-Ätzen), um Kontaktöffnungen zu erzeugen. Bei einem Ausführungsbeispiel wird eine Kontaktstruktur durch Verwenden einer existierenden Kontaktstruktur in Kombination mit einer Kontakt-Plug-Lithographieoperation gebildet. Bei einem solchen Ausführungsbeispiel ermöglicht der Ansatz die Beseitigung des Bedarfs nach einer ansonsten kritischen Lithographieoperation zum Erzeugen einer Kontaktstruktur, wie sie bei anderen Ansätzen verwendet wird. Bei einem Ausführungsbeispiel wird ein Grabenkontaktgitter nicht separat strukturiert, sondern zwischen Poly- (Gate-) Leitungen gebildet. Zum Beispiel wird bei einem solchen Ausführungsbeispiel ein Grabenkontaktgitter nach der Gate-Gitter-Strukturierung aber vor dem Gate-Gitter-Schneiden gebildet.
  • 46A-46D stellen Querschnittansichten dar, die verschiedenen Operationen bei einem Verfahren zum Herstellen einer integrierten Schaltungsstruktur darstellen, umfassend Grabenkontakt-Plugs mit einem Hartmaskenmaterial auf denselben, gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung.
  • Bezugnehmend auf 46A umfasst ein Verfahren zum Herstellen einer integrierten Schaltungsstruktur das Bilden einer Mehrzahl von Finnen, wobei einzelne 4602 der Mehrzahl von Finnen entlang einer ersten Richtung 4604 sind. Einzelne 4602 der Mehrzahl von Finnen können Diffusionsregionen 4606 umfassen. Eine Mehrzahl von Gate-Strukturen 4608 ist gebildet über der Mehrzahl von Finnen. Einzelne der Mehrzahl von Gate-Strukturen 4508 sind entlang einer zweiten Richtung 4610 orthogonal zu der ersten Richtung 4604 (z.B. ist Richtung 4610 in die und aus der Seite). Eine Opfermaterialstruktur 4612 ist zwischen einem ersten Paar der Gate-Strukturen 4608 gebildet. Ein Kontakt-Plug 4614 ist zwischen einem zweiten Paar der Gate-Strukturen 4608. Der Kontakt-Plug umfasst ein unteres dielektrisches Material 4616. Ein Hartmaskenmaterial 4618 ist auf dem unteren dielektrischen Material 4616.
  • Bei einem Ausführungsbeispiel umfassen die Gate-Strukturen 4608 Opfer- oder Dummy-Gate-Stapel und dielektrische Abstandhalter 4609. Die Opfer- oder Dummy-Gate-Stapel können polykristalline Silizium- oder Siliziumnitrid-Säulen oder ein anderes Opfermaterial umfassen, das als Gate-Dummy-Material bezeichnet werden kann.
  • Bezugnehmend auf 46B ist die Opfermaterialstruktur 4612 von der Struktur von 46A entfernt, um eine Öffnung 4620 zwischen dem ersten Paar der Gate-Strukturen 4608 zu bilden.
  • Bezugnehmend auf 46C ist eine Grabenkontaktstruktur 4622 in der Öffnung 4620 zwischen dem ersten Paar der Gate-Strukturen 4608 gebildet. Zusätzlich wird bei einem Ausführungsbeispiel als Teil der Bildung die Grabenkontaktstruktur 4622 die Hartmaske 4618 aus 46A und 46B planarisiert. Schließlich fertiggestellte Kontakt-Plugs 4614' umfassen das untere dielektrische Material 4616 und ein oberes Hartmaskenmaterial 4624 gebildet aus dem Hartmaskenmaterial 4618.
  • Bei einem Ausführungsbeispiel umfasst das untere dielektrische Material 4616 von jedem der Kontakt-Plugs 4614' Silizium und Sauerstoff und das obere Hartmaskenmaterial 4624 von jedem der Kontakt-Plugs 4614' umfasst Silizium und Stickstoff. Bei einem Ausführungsbeispiel umfasst jede der Grabenkontaktstrukturen 4622 eine untere leitfähige Struktur 4626 und eine dielektrische Abdeckung 4628 auf der unteren leitfähigen Struktur 4626. Bei einem Ausführungsbeispiel umfasst die dielektrische Abdeckung 4628 der Grabenkontaktstruktur 4622 eine obere Oberfläche koplanar mit einer oberen Oberfläche des oberen Hartmaskenmaterials 4624 des Kontakt-Plugs 4614'.
  • Bezugnehmend auf 46D werden Dummy-Gate-Stapel der Gate-Strukturen 4608 in einem Gate-Austausch-Prozessschema ausgetauscht. Bei einem solchen Schema wird ein Dummy-Gatematerial, wie z.B. Polysilizium- oder Siliziumnitrid-Säulenmaterial entfernt und durch permanentes Gate-Elektrodenmaterial ersetzt. Bei einem solchen Ausführungsbeispiel wird eine permanente Gatedielektrikumsschicht auch bei diesem Prozess gebildet, und wird nicht aus einer vorangehenden Verarbeitung durchgetragen.
  • Dementsprechend umfassen permanente Gate-Strukturen 4630 eine permanente Gatedielektrikumsschicht 4632 und eine permanente Gate-Elektroden-Schicht oder einen -Stapel 4634. Zusätzlich wird bei einem Ausführungsbeispiel ein oberer Abschnitt der permanenten Gate-Strukturen 4630 entfernt, z.B. durch einen Ätzprozess, und durch eine dielektrische Abdeckung 4636 ersetzt. Bei einem Ausführungsbeispiel umfasst die dielektrische Abdeckung 4636 der einzelnen der permanenten Gate-Strukturen 4630 eine obere Oberfläche koplanar mit einer oberen Oberfläche des oberen Hartmaskenmaterials 4624 der Kontakt-Plugs 4614'.
  • Bezugnehmend wiederum auf 46A-46D wird bei einem Ausführungsbeispiel ein Gate-Austausch-Prozess nach dem Bilden der Grabenkontaktstrukturen 4622 ausgeführt, wie gezeigt ist. Gemäß anderen Ausführungsbeispielen jedoch wird ein Gate-Austausch-Prozess vor dem Bilden der Grabenkontaktstrukturen 4622 ausgeführt.
  • Bei einem anderen Aspekt werden Kontakt über aktivem Gate- (COAG-; contact over active gate) Strukturen beschrieben. Ein oder mehrere Ausführungsbeispielen der vorliegenden Offenbarung richten sich auf Halbleiter-Strukturen oder -Bauelemente mit einer oder mehreren Gate- Kontakt-Strukturen (z.B. Gate-Kontakt-Vias) angeordnet über aktiven Abschnitten von Gate-Elektroden der Halbleiter-Strukturen oder -Bauelemente. Ein oder mehrere Ausführungsbeispielen der vorliegenden Offenbarung richten sich auf Verfahren zum Herstellen von Halbleiter-Strukturen oder -Bauelementen mit einer oder mehreren Gate-Kontakt-Strukturen gebildet über aktiven Abschnitten von Gate-Elektroden der Halbleiter-Strukturen oder -Bauelemente. Hierin beschriebene Ansätze können verwendet werden, um einen Standardzellenbereich, durch Ermöglichen einer Gate-Kontakt-Bildung über aktiven Gate-Regionen zu reduzieren. Bei einem oder mehreren Ausführungsbeispielen sind die Gate-Kontakt-Strukturen, die hergestellt sind, um die Gate-Elektroden zu kontaktieren, selbstausgerichtete Via-Strukturen.
  • Bei Technologien, bei denen Raum- und Layout-Einschränkungen etwas entspannt im Vergleich zu Raum- und Layout-Einschränkungen der aktuellen Generation sind, kann ein Kontakt zu einer Gate-Struktur hergestellt werden durch Herstellen eines Kontakts zu einem Abschnitt der Gate-Elektrode, der über einer Isolierregion angeordnet ist. Als Beispiel stellt 47A stellt eine Draufsicht eines Halbleiterbauelements mit einem Gate-Kontakt angeordnet über einem inaktiven Abschnitt einer Gate-Elektrode dar.
  • Bezugnehmend auf 47A umfasst eine Halbleiterstruktur oder ein -Bauelement 4700A eine Diffusions- oder aktive Region 4704, die in einem Substrat 4702 angeordnet ist, und innerhalb einer Isolierregion 4706. Eine oder mehrere Gate-Leitungen (auch bekannt als Poly-Leitungen), wie beispielsweise Gate-Leitungen 4708A, 4708B und 4708C, sind über einer Diffusions- oder aktiven Region 4704 sowie über einem Abschnitt der Isolierregion 4706 angeordnet. Source- oder Drain-Kontakte (auch bekannt als Grabenkontakte), wie beispielsweise Kontakte 4710A und 4710B, sind über Source- und Drain-Regionen der Halbleiter-Struktur oder des -Bauelements 4700A angeordnet. Grabenkontakt-Vias 4712A und 4712B stellen einen Kontakt zu Grabenkontakten 4710A und/oder 4710B her. Ein separater Gate-Kontakt 4714 und ein darüberliegendes Gate-Kontakt-Via 4716 stellen einen Kontakt zu der Gate-Leitung 4708B her. Im Gegensatz zu den Source- oder Drain-Kontakten 4710A oder 4710B ist der Gate-Kontakt 4714 aus einer Planansicht-Perspektive über der Isolierregion 4706 aber nicht über der Diffusions- oder aktiven Region 4704 angeordnet. Ferner ist weder der Gate-Kontakt 4714 noch das Gate-Kontakt-Via 4716 zwischen den Source- oder Drain-Kontakten 4710A und 4710B angeordnet.
  • 47B stellt eine Querschnittansicht eines nicht-planaren Halbleiterbauelements mit einem Gate-Kontakt angeordnet über einem inaktiven Abschnitt einer Gate-Elektrode dar. Bezugnehmend auf 47B umfasst eine Halbleiter-Struktur oder ein -Bauelement 4700A, z.B. eine nicht-planare Version des Bauelements 4700A von 47A, eine nicht-planare Diffusions- oder aktive Region 4704C (z.B. eine Finnenstruktur) gebildet aus dem Substrat 4702 und innerhalb der Isolierregion 4706. Die Gate-Leitung 4708B ist über der nicht-planaren Diffusions- oder aktiven Region 4704B sowie über einem Abschnitt der Isolierregion 4706 angeordnet. Wie gezeigt ist, umfasst eine Gate-Leitung 4708B eine Gate-Elektrode 4750 und eine Gatedielektrikumsschicht 4752 zusammen mit einer dielektrischen Abdeckungsschicht 4754. Der Gate-Kontakt 4714 und ein darüberliegendes Gate-Kontakt-Via 4716 sind aus dieser Perspektive ebenfalls sichtbar, zusammen mit einer darüberliegenden Metall-Verbindung 4760, die alle in dielektrischen Zwischenschicht-Stapeln oder-Schichten 4770 angeordnet sind. Wie auch aus der Perspektive von 47B ersichtlich ist, ist der Gate-Kontakt 4714 über der Isolierregion 4706 aber nicht über der nicht-planaren Diffusions- oder aktiven Region 4704B angeordnet.
  • Bezugnehmend erneut auf 47A und 47B platziert die Anordnung von Halbleiter-Struktur oder -Bauelement 4700A und/oder 4700B den Gate-Kontakt über Isolierregionen. Eine solche Anordnung verschwendet Layout-Raum. Das Platzieren des Gate-Kontakts über aktiven Regionen würde entweder ein extrem enges Registrierungs-Budget erfordern oder Gate-Dimensionen müssten zunehmen, um genug Raum bereitzustellen, um den Gate-Kontakt zu landen. Ferner wurde historisch ein Kontakt mit dem Gate über Diffusionsregionen aufgrund des Risikos, durch ein anderes Gatematerial zu Bohren (z.B. Polysilizium) und die darunterliegende aktive Region zu kontaktieren, vermieden. Ein oder mehrere, hierin beschriebene Ausführungsbeispiele adressieren die oben beschriebenen Probleme durch Bereitstellen durführbarer Ansätze, und der resultierenden Strukturen zum Herstellen von Kontaktstrukturen, die Abschnitte einer Gate-Elektrode kontaktieren, die über einer Diffusions- oder aktiven Region gebildet sind.
  • Als Beispiel stellt 48A eine Draufsicht eines Halbleiterbauelements mit einem Gate-Kontakt-Via angeordnet über einem aktiven Abschnitt einer Gate-Elektrode dar, gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung. Bezugnehmend auf 48A umfasst eine Halbleiterstruktur oder ein -Bauelement 4800A eine Diffusions- oder aktive Region 4804, die in einem Substrat 4802 angeordnet ist, und innerhalb einer Isolierregion 4806. Eine oder mehrere Gate-Leitungen, wie beispielsweise Gate-Leitungen 4808A, 4808B und 4808C, sind über einer Diffusions- oder aktiven Region 4804 sowie über einem Abschnitt der Isolierregion 4806 angeordnet. Source- oder Drain-Grabenkontakte, wie beispielsweise Grabenkontakte 4810A und 4810B, sind über Source- und Drain-Regionen der Halbleiter-Struktur oder des -Bauelements 4800A angeordnet. Grabenkontakt-Vias 4812A und 4812B stellen einen Kontakt zu Grabenkontakten 4810A und/oder 4810B her. Ein Gate-Kontakt-Via 4816 ohne dazwischenliegende separate Gate-Kontaktschicht stellt einen Kontakt zu der Gate-Leitung 4808B her. Im Gegensatz zu 47A ist der Gate-Kontakt 4816 aus einer Planansicht-Perspektive über der Diffusions- oder aktiven Region 4804 und zwischen den Source- oder Drain-Kontakten 4810A und 4810B angeordnet.
  • 48B stellt eine Querschnittansicht eines nicht-planaren Halbleiterbauelements mit einem Gate-Kontakt-Via angeordnet über einem aktiven Abschnitt einer Gate-Elektrode dar, gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung. Bezugnehmend auf 48B umfasst eine Halbleiter-Struktur oder ein -Bauelement 4800B, z.B. eine nicht-planare Version des Bauelements 4800A von 48A, eine nicht-planare Diffusions- oder aktive Region 4804B (z.B. eine Finnenstruktur) gebildet aus dem Substrat 4802 und innerhalb der Isolierregion 4806. Die Gate-Leitung 4808B ist über der nicht-planaren Diffusions- oder aktiven Region 4804B sowie über einem Abschnitt der Isolierregion 4806 angeordnet. Wie gezeigt ist, umfasst eine Gate-Leitung 4808B eine Gate-Elektrode 4850 und eine Gatedielektrikumsschicht 4852 zusammen mit einer dielektrischen Abdeckungsschicht 4854. Das Gate-Kontakt-Via 4816 ist aus dieser Perspektive ebenfalls sichtbar, zusammen mit einer darüberliegenden Metall-Verbindung 4860, die beide in Zwischenschicht-Dielektrikums-Stapeln oder-Schichten 4870 angeordnet sind. Wie auch aus der Perspektive von 48B ersichtlich ist, ist das Gate-Kontakt-Via 4816 über der nicht-planaren Diffusions- oder aktiven Region 4804B angeordnet.
  • Somit sind bezugnehmend erneut auf 48A und 48B bei einem Ausführungsbeispiel Grabenkontakt-Vias 4812A, 4812B und ein Gate-Kontakt-Via 4816 in derselben Schicht gebildet und sind im Wesentlichen koplanar. Im Vergleich zu 47A und 47B würde der Kontakt zu der Gate-Leitung ansonsten eine zusätzliche Gate-Kontaktschicht umfassen, die z.B. senkrecht zu der entsprechenden Gate-Leitung verlaufen würde. Bei der oder den Strukturen, die in Zuordnung zu den 48A und 48B beschrieben sind, ermöglicht die Herstellung der Strukturen 4800A und/oder 4800B das Landen eines Kontakts direkt von einer Metall-Verbindungsschicht auf einem aktiven Gate-Abschnitt ohne Kurzschluss mit benachbarten Source- und Drain-Regionen. Bei einem Ausführungsbeispiel stellt eine solche Anordnung eine große Reduzierung des Bereichs bei dem Schaltungs-Layout bereit durch Eliminieren des Bedarfs, Transistor-Gates bei der Isolierung auszudehnen, um einen zuverlässigen Kontakt herzustellen. Wie durchgehend verwendet, bezieht sich bei einem Ausführungsbeispiel ein Bezug auf einen aktiven Abschnitt eines Gates auf den Abschnitt einer Gate-Leitung oder -Struktur, der über (aus einer Planansicht-Perspektive) einer aktiven oder Diffusions-Region eines darunterliegenden Substrats angeordnet ist. Bei einem Ausführungsbeispiel bezieht sich ein Bezug auf einen inaktiven Abschnitt eines Gates auf den Abschnitt einer Gate-Leitung oder -Struktur, der über (aus einer Planansicht-Perspektive) einer Isolierregion eines darunterliegenden Substrats angeordnet ist.
  • Bei einem Ausführungsbeispiel ist die Halbleiter-Struktur oder das -Bauelement 4800 ein nicht planares Bauelement, wie beispielsweise aber nicht beschränkt auf ein Fin-FET- oder ein Trigate-Bauelement. Bei einem solchen Ausführungsbeispiel besteht eine entsprechende Halbleiterkanalregion aus einem dreidimensionalen Körper oder ist darin gebildet. Bei einem solchen Ausführungsbeispiel umgeben die Gate-Elektrodenstapel der Gateleitungen 4808A-4808C zumindest eine obere Oberfläche und ein Paar aus Seitenwänden des dreidimensionalen Körpers. Bei einem anderen Ausführungsbeispiel ist zumindest die Kanalregion als ein diskreter dreidimensionaler Körper hergestellt, wie beispielsweise bei einem Gate-All-Around-(Gate-um-alles-) Bauelement. Bei einem solchen Ausführungsbeispiel umgeben die Gate-Elektroden-Stapel der Gate-Leitungen 4808A-4808C die Kanalregion jeweils vollständig.
  • Allgemeiner gesagt richten sich ein oder mehrere Ausführungsbeispiele auf Ansätze für und Strukturen gebildet durch das Landen eines Gate-Kontakt-Vias direkt auf einem aktiven Transistorgate. Solche Ansätze können den Bedarf nach einer Erweiterung einer Gate-Leitung auf einer Isolierung zu Kontaktzwecken beseitigen. Solche Ansätze können auch den Bedarf nach einer separaten Gate-Kontaktschicht (GCN; gate contact) zum Leiten von Signalen von einer Gate-Leitung oder -Struktur beseitigen. Bei einem Ausführungsbeispiel wird das Beseitigen der obigen Merkmale erreicht durch Aussparen von Kontaktmetallen in einem Grabenkontakt (TCN) und Einbringen eines zusätzlichen, dielektrischen Materials in den Prozessfluss (z.B. TILA). Das zusätzliche dielektrische Material ist als Grabenkontakt-Dielektrikums-Abdeckungsschicht mit Ätz-Charakteristika umfasst, die sich von der dielektrischen Gate-Material-Abdeckungsschicht unterscheiden, die bereits zur Grabenkontakt-Ausrichtung bei einem Verarbeitungsschema (z.B. GILA) eines Gate-ausgerichteten Kontaktprozesses verwendet werden.
  • Als exemplarisches Herstellungsschema stellen 49A-49D Querschnittansichten dar, die verschiedene Operationen bei einem Verfahren zum Herstellen einer Halbleiterstruktur mit einer Gate-Kontakt-Struktur angeordnet über einem aktiven Abschnitt eines Gates repräsentieren, gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung.
  • Bezugnehmend auf 49A wird eine Halbleiterstruktur 4900 nach der Bildung eines Grabenkontakts (TCN) bereitgestellt. Es wird darauf hingewiesen, dass die spezifische Anordnung der Struktur 4900 nur zu Darstellungszwecken verwendet wird, und dass eine Vielzahl von möglichen Layouts von Ausführungsbeispielen der hierin beschriebenen Offenbarung profitieren kann. Die Halbleiterstruktur 4900 umfasst eine oder mehrere Gatestapel-Strukturen, wie beispielsweise Gatestapel-Strukturen 4908A-4908E, die über einem Substrat 4902 angeordnet sind. Die Gate-Stapel-Strukturen können eine Gatedielektrikumsschicht und eine Gate-Elektrode umfassen. Grabenkontakte, z.B. Kontakte zu Diffusionsregionen des Substrats 4902, wie beispielsweise Grabenkontakte 4910A-4910C, sind auch in der Struktur 4900 umfasst und von Gate-Stapel-Strukturen 4908A-4908E durch dielektrische Abstandhalter 4920 beabstandet. Eine isolierende Abdeckungsschicht 4922 kann auf den Gate-Stapel-Strukturen 4908A-4908E (z.B. GILA) angeordnet sein, wie auch in 49A gezeigt ist. Wie auch in 49A gezeigt ist, können Kontakt-Blockierregionen oder „Kontakt-Plugs“, wie beispielsweise Region 4923, die aus einem dielektrischen Zwischenschichtmaterial hergestellt ist, in Regionen umfasst sein, wo eine Kontaktbildung blockiert werden soll.
  • Bei einem Ausführungsbeispiel umfasst das Bereitstellen der Struktur 4900 die Bildung einer Kontaktstruktur, die im Wesentlichen perfekt mit einer bestehenden Gate-Struktur ausgerichtet ist, während die Verwendung einer lithographischen Operation mit übermäßig engem Registrierungsbudget eliminiert wird. Bei einem solchen Ausführungsbeispiel ermöglicht dieser Ansatz die Verwendung eines intrinsisch hoch selektiven Nassätzens (z.B. versus Trocken- oder Plasma-Ätzen), um Kontaktöffnungen zu erzeugen. Bei einem Ausführungsbeispiel wird eine Kontaktstruktur durch Verwenden einer existierenden Kontaktstruktur in Kombination mit einer Kontakt-Plug-Lithographieoperation gebildet. Bei einem solchen Ausführungsbeispiel ermöglicht der Ansatz die Beseitigung des Bedarfs nach einer ansonsten kritischen Lithographieoperation zum Erzeugen einer Kontaktstruktur, wie sie bei anderen Ansätzen verwendet wird. Bei einem Ausführungsbeispiel wird ein Grabenkontaktgitter nicht separat strukturiert, sondern zwischen Poly- (Gate-) Leitungen gebildet. Zum Beispiel wird bei einem solchen Ausführungsbeispiel ein Grabenkontaktgitter nach der Gate-Gitter-Strukturierung aber vor dem Gate-Gitter-Schneiden gebildet.
  • Ferner können die Gatestapel-Strukturen 4908A-4908E durch einen Gate-Austausch-Prozess hergestellt werden. Bei einem solchen Schema kann ein Dummy-Gatematerial, wie z.B. Polysilizium- oder Siliziumnitrid-Säulenmaterial entfernt und durch permanentes Gate-Elektrodenmaterial ersetzt werden. Bei einem solchen Ausführungsbeispiel wird eine permanente Gatedielektrikumsschicht auch bei diesem Prozess gebildet, und wird nicht aus einer vorangehenden Verarbeitung durchgetragen. Bei einem Ausführungsbeispiel werden Dummy-Gates durch einen Trockenätz- oder Nassätzprozess entfernt. Bei einem Ausführungsbeispiel bestehen Dummy-Gates aus polykristallinem Silizium oder amorphem Silizium und werden mit einem Trockenätzprozess entfernt, umfassend SF6. Bei einem anderen Ausführungsbeispiel bestehen Dummy-Gates aus polykristallinem Silizium oder amorphem Silizium und werden mit einem Nassätzprozess entfernt, umfassend wässriges NH4OH oder Tetramethylammoniumhydroxid. Bei einem Ausführungsbeispiel umfassen Dummy-Gates Siliziumnitrid und werden mit einem Nassätzen entfernt, umfassend flüssige Phosphorsäure.
  • Bei einem Ausführungsbeispiel betrachten einer oder mehrere der hierin beschriebenen Ansätze im Wesentlichen einen Dummy- und Gate-Austausch-Prozess in Kombination mit einem Dummy- und Kontakt-Austausch-Prozess, um die Struktur 4900 zu erhalten. Bei einem solchen Ausführungsbeispiel wird der Kontakt-Austausch-Prozess nach dem Gate-Austausch-Prozess ausgeführt, um ein Ausheilen bei hoher Temperatur von zumindest einem Abschnitt des permanenten Gatestapels zu erlauben. Zum Beispiel wird bei einem spezifischen solchen Ausführungsbeispiel ein Ausheilen von zumindest einem Abschnitt der permanenten Gatestrukturen, z.B. nachdem eine Gatedielektrikumsschicht gebildet ist, bei einer höheren Temperatur als ungefähr 600 Grad Celsius ausgeführt. Das Ausheilen wird vor der Bildung der permanenten Kontakte ausgeführt.
  • Bezugnehmend auf 49B werden die Grabenkontakte 4910A-4910C der Struktur 4900 innerhalb der Abstandhalter 4920 ausgespart, um ausgesparte Grabenkontakte 4911A-4911C bereitzustellen, die eine Höhe unter der oberen Oberfläche der Abstandhalter 4920 und der isolierenden Abdeckungsschicht 4922 haben. Eine isolierende Abdeckungsschicht 4924 wird dann auf ausgesparten Grabenkontakten 4911A-4911C (z.B. TILA) gebildet. Gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung umfasst die isolierende Abdeckungsschicht 4924 auf ausgesparten Grabenkontakten 4911A-4911C ein Material mit einer unterschiedlichen Ätz-Charakteristik als die isolierende Abdeckungsschicht 4922 auf Gate-Stapel-Strukturen 4908A-4908E. Wie aus nachfolgenden Verarbeitungsschritten ersichtlich wird, kann ein solcher Unterschied genutzt werden, um eines von 4922/4924 selektiv aus dem anderen von 4922/4924 zu ätzen.
  • Die Grabenkontakte 4910A-4910C können durch einen Prozess ausgespart werden, der selektiv für die Materialien der Abstandhalter 4920 und der isolierenden Abdeckungsschicht 4922 ist. Zum Beispiel werden bei einem Ausführungsbeispiel die Grabenkontakte 4910A-4910C durch einen Ätzprozess ausgespart, wie beispielsweise einen Nassätzprozess oder Trockenätzprozess. Die isolierende Abdeckungsschicht 4924 kann durch einen Prozess gebildet werden, der geeignet ist, eine konforme und abdichtende Schicht über den freiliegenden Abschnitten der Grabenkontakte 4910A-4910C bereitzustellen. Beispielsweise wird bei einem Ausführungsbeispiel eine isolierende Abdeckungsschicht 4924 durch einen Prozess einer chemischen Gasphasenabscheidung (CVD) als konforme Schicht über der gesamten Struktur gebildet. Die konforme Schicht wird dann planarisiert, z.B. durch chemisch mechanisches Polieren (CMP), um ein Material einer isolierenden Abdeckungsschicht 4924 nur über Grabenkontakten 4910A-4910C bereitzustellen und Abstandhalter 4920 und die isolierende Abdeckungsschicht 4922 erneut freizulegen.
  • Im Hinblick auf geeignete Materialkombinationen für isolierende Abdeckungsschichten 4922/4924 umfasst bei einem Ausführungsbeispiel eines des Paares aus 4922/4924 Siliziumoxid, während das andere Siliziumnitrid umfasst. Bei einem anderen Ausführungsbeispiel umfasst eines des Paares aus 4922/4924 Siliziumoxid, während das andere Kohlenstoff-dotiertes Siliziumnitrid umfasst. Bei einem anderen Ausführungsbeispiel umfasst eines des Paares aus 4922/4924 Siliziumoxid, während das andere Siliziumcarbid umfasst. Bei einem anderen Ausführungsbeispiel umfasst eines des Paares aus 4922/4924 Siliziumnitird, während das andere Kohlenstoff-dotiertes Siliziumnitrid umfasst. Bei einem anderen Ausführungsbeispiel umfasst eines des Paares aus 4922/4924 Siliziumnitrid, während das andere Siliziumcarbid umfasst. Bei einem anderen Ausführungsbeispiel umfasst eines des Paares aus 4922/4924 Kohlenstoff-dotiertes Siliziumnitrid, während das andere Siliziumcarbid umfasst.
  • Bezugnehmend auf 49C wird ein Stapel aus Zwischenschicht-Dielektrikums- (ILD) 4930 und Hartmaske 4932 gebildet und strukturiert, um z.B. einen Metall- (0) Graben 4934 bereitzustellen, strukturiert über der Struktur von 49B.
  • Das Zwischenschicht-Dielektrikum (ILD) 4930 kann aus einem Material bestehen, das geeignet ist zum elektrischen Isolieren von Metallmerkmalen, die schließlich darin gebildet werden, wobei eine robuste Struktur zwischen Frontend- und Backend-Verarbeitung beibehalten wird. Ferner wird bei einem Ausführungsbeispiel die Zusammensetzung des ILD 4930 ausgewählt, um konsistent mit einer Via-Ätz-Selektivität zur Strukturierung einer Grabenkontakt-Dielektrikums-Abdeckungsschicht zu sein, wie nachfolgend detaillierter in Zuordnung zu den 49D beschrieben wird. Bei einem Ausführungsbeispiel umfasst das ILD 4930 eine einzelne oder mehrere Schichten aus Siliziumoxid oder eine einzelne oder mehrere Schichten aus einem kohlenstoffdotierten Oxid- (COD; carbon doped oxide) Material. Bei anderen Ausführungsbeispielen jedoch weist das ILD 4930 eine Zwei-Schicht-Zusammensetzung mit einem oberen Abschnitt auf, der ein unterschiedliches Material als ein darunter liegender unterer Abschnitt des ILD 4930 aufweist. Die Hartmaskenschicht 4932 kann ein Material umfassen, das geeignet ist, um als eine nachfolgende Opferschicht zu wirken. Zum Beispiel umfasst bei einem Ausführungsbeispiel die Hartmaskenschicht 4932 im Wesentlichen Kohlenstoff, z.B. als eine Schicht aus querverbundenem, organischem Polymer. Bei anderen Ausführungsbeispielen wird eine Siliziumnitrid- oder Kohlenstoff-dotierte Siliziumnitrid-Schicht als eine Hartmaske 4932 verwendet. Der Stapel aus Zwischenschicht-Dielektrikum (ILD) 4930 und Hartmaske 4932 kann durch einen Lithographie- und Ätzprozess strukturiert werden.
  • Bezugnehmend auf 49D werden Via-Öffnungen 4936 (z.B. VCT) in dem Zwischenschicht-Dielektrikum (ILD) 4930 gebildet, die sich von dem Metall- (0) Graben 4934 zu einem oder mehreren der ausgesparten Grabenkontakte 4911A-4911C erstrecken. Zum Beispiel werden in 49D Via-Öffnungen gebildet, um ausgesparte Grabenkontakte 4911A-4911C freizulegen. Die Bildung von Via-Öffnungen 4936 umfasst das Ätzen sowohl des Zwischenschicht-Dielektrikums (ILD) 4930 als auch entsprechender Abschnitte der entsprechenden isolierenden Abdeckungsschicht 4924. Bei einem solchen Ausführungsbeispiel wird ein Abschnitt der isolierenden Abdeckungsschicht 4922 während der Strukturierung des Zwischenschicht-Dielektrikums (ILD) 4930 freigelegt (z.B. wird ein Abschnitt der isolierenden Abdeckungsschicht 4922 über Gate-Stapel-Strukturen 4908B und 4908E freigelegt). Bei diesem Ausführungsbeispiel wird die isolierende Abdeckungsschicht 4924 geätzt, um Via-Öffnungen 4936 selektiv (d.h. ohne wesentliches Ätzen oder Beeinflussen) für die isolierende Abdeckungsschicht 4922 zu bilden.
  • Bei einem Ausführungsbeispiel wird eine Via-Öffnungsstruktur schließlich auf die isolierende Abdeckungsschicht 4924 (d.h. Grabenkontakt-isolierende Abdeckungsschichten) durch einen Ätzprozess übertragen, ohne Ätzen der isolierenden Abdeckungsschicht 4922 (d.h. der Gate-isolierenden Abdeckungsschichten). Die isolierende Abdeckungsschicht 4924 (TILA) kann irgendeines der nachfolgenden oder eine Kombination davon aufweisen, umfassend Siliziumoxid, Siliziumnitrid, Siliziumcarbid, kohlenstoffdotierte Siliziumnitride, kohlenstoffdotierte Siliziumoxide, amorphes Silizium, verschiedene Metalloxide und Silikate umfassend Zirkoniumoxid, Hafniumoxid, Lanthanoxid oder einer Kombination derselben. Die Schicht kann abgeschieden werden unter Verwendung irgendeiner der nachfolgenden Techniken, umfassend CVD, ALD, PECVD, PVD, HDP-unterstütztes CVD, Niedrigtemperatur-CVD. Ein entsprechendes Plasma-Trockenätzen wird als eine Kombination aus chemischen und physikalischen Sputter-Mechanismen entwickelt. Eine gleichzeitige Polymer-Abscheidung kann verwendet werden, um Material-Entfernungsrate, Ätzprofile und Filmselektivität zu steuern. Das Trockenätzen wird üblicherweise mit einer Mischung aus Gasen erzeugt, umfassend NF3, CHF3, C4F8, HBr und O2 mit einem üblichen Druck im Bereich von 30-100 mTorr und einer Plasma-Vorspannung von 50-1000 Watt. Das Trockenätzen kann ausgelegt sein, eine wesentliche Ätz-Selektivität zwischen Abdeckungsschicht 4924 (TILA) und 4922 (GILA) Schichten zu erreichen, um den Verlust von 4922 (GILA) während des Trockenätzens von 4924 (TILA) zu minimieren, um Kontakte an den Source/Drain-Regionen des Transistors zu bilden.
  • Bezugnehmend wiederum auf 49D wird darauf hingewiesen, dass ein ähnlicher Ansatz implementiert werden kann, um eine Via-Öffnungsstruktur herzustellen, die schließlich auf die isolierende Abdeckungsschicht 4922 (d.h. Grabenkontakt-isolierende Abdeckungsschichten) durch einen Ätzprozess übertragen wird, ohne Ätzen der isolierenden Abdeckungsschicht 4924 (d.h. der Gate-isolierenden Abdeckungsschichten).
  • Um Konzepte einer Technik eines Kontakts über aktivem Gate (COAG) weiter beispielhaft darzustellen, stellt 50 eine Draufsicht und entsprechende Querschnittansichten einer integrierten Schaltungsstruktur mit Grabenkontakten umfassend eine darüberliegende isolierende Abdeckungsschicht dar, gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung.
  • Bezugnehmend auf 50 umfasst eine integrierte Schaltungsstruktur 5000 eine Gate-Leitung 5004 über einem Halbleitersubstrat oder einer Finne 5002, wie beispielsweise einer Silizium-Finne. Die Gate-Leitung 5004 umfasst einen Gate-Stapel 5005 (z.B. umfassend eine Gatedielektrikumsschicht oder einen -Stapel und eine Gate-Elektrode auf der Gatedielektrikumsschicht oder dem -Stapel) und eine Gate-isolierende Abdeckungsschicht 5006 auf dem Gate-Stapel 5005. Dielektrische Abstandhalter 5008 sind entlang Seitenwänden des Gate-Stapels 5005 und bei einem Ausführungsbeispiel entlang Seitenwänden der Gate-isolierenden Abdeckungsschicht 5006, wie gezeigt ist.
  • Grabenkontakte 5010 sind benachbart zu den Seitenwänden der Gate-Leitung 5004 mit dielektrischen Abstandhaltern 5008 zwischen der Gate-Leitung 5004 und den Grabenkontakten 5010. Einzelne der Grabenkontakte 5010 umfassen eine leitfähige Kontaktstruktur 5011 und eine Grabenkontakt-isolierende Abdeckungsschicht 5012 auf der leitfähigen Kontaktstruktur 5011.
  • Bezugnehmend wiederum auf 50 ist ein Gate-Kontakt-Via 5014 in einer Öffnung der Gate-isolierenden Abdeckungsschicht 5006 gebildet und kontaktiert den Gate-Stapel 5005 elektrisch. Bei einem Ausführungsbeispiel kontaktiert das Gatekontakt-Via 5014 elektrisch den Gate-Stapel 5005 an einer Position über dem Halbleitersubstrat oder der Finne 5002 und lateral zwischen den Grabenkontakten 5010, wie gezeigt ist. Bei einem solchen Ausführungsbeispiel verhindert die Grabenkontakt-isolierende Abdeckungsschicht 5012 auf der leitfähigen Kontaktstruktur 5011 einen Gate-zu-Source-Kurzschluss oder Gate-zu-Drain-Kurzschluss durch das Gate-Kontakt-Via 5014.
  • Bezugnehmend wiederum auf 50 sind Gate-Kontakt-Vias 5016 in einer Öffnung der Grabenkontakt-isolierenden Abdeckungsschicht 5012 gebildet und kontaktieren die entsprechenden Kontaktstrukturen 5011 elektrisch. Bei einem Ausführungsbeispiel kontaktieren die Grabenkontakt-Vias 5016 elektrisch die entsprechenden leitfähigen Kontaktstrukturen 5011 an Positionen über dem Halbleitersubstrat oder der Finne 5002 und lateral benachbart zu dem Gate-Stapel 5005 der Gate-Leitung 5004, wie gezeigt ist. Bei einem solchen Ausführungsbeispiel verhindert die Gate-isolierende Abdeckungsschicht 5006 auf dem Gate-Stapel 5005 einen Source-zu-Gate-Kurzschluss oder Drain-zu- Gate-Kurzschluss durch die Grabenkontakt-Vias 5016.
  • Es wird darauf hingewiesen, dass unterschiedliche strukturelle Beziehungen zwischen einer isolierenden Gate-Abdeckungsschicht und einer isolierenden Grabenkontakt-Abdeckungsschicht hergestellt werden können. Als Beispiele stellen 51A-51F Querschnittansichten von verschiedenen integrierten Schaltungsstrukturen dar, jeweils mit Grabenkontakten umfassend eine darüberliegende isolierende Abdeckungsschicht und mit Gatestapeln umfassend eine darüberliegende isolierende Abdeckungsschicht gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung.
  • Bezugnehmend auf 51A, 51B und 51C umfassen integrierte Schaltungsstrukturen 5100A, 5100B und/oder 5100C eine Finne 5102, wie beispielsweise eine Silizium-Finne. Obgleich als Querschnittansicht dargestellt, wird darauf hingewiesen, dass die Finne 5102 eine Oberseite 5102A und Seitenwände (in die und aus der Seite der gezeigten Perspektive) aufweist. Eine erste 5104 und zweite 5106 Gatedielektrikumsschicht sind über der Oberseite 5102A der Finne 5102 und lateral benachbart zu den Seitenwänden der Finne 5102. Die erste 5108 und zweite 5110 Gate-Elektrode sind über der ersten 5104 und/oder zweiten 5106 Gatedielektrikumsschicht über der Oberseite 5102A der Finne 5102 und lateral benachbart zu den Seitenwänden der Finne 5102. Die erste 5108 und zweite 5110 Gate-Elektrode umfassen jeweils eine konforme leitfähige Schicht 5109A, wie beispielsweise eine Arbeitsfunktions-Einstellungsschicht, und ein leitfähiges Füllmaterial 5109B über der konformen leitfähigen Schicht 5109A. Die erste 5108 und zweite 5110 Gate-Elektrode weisen beide eine erste Seite 5112 und eine zweite Seite 5114 gegenüberliegend zu der ersten Seite 5112 auf. Die erste 5108 und zweite 5110 Gate-Elektrode weisen beide ferner eine isolierende Abdeckung 5116 mit einer oberen Oberfläche 5118 auf.
  • Ein erster dielektrischer Abstandhalter 5120 ist benachbart zu der ersten Seite 5112 der ersten Gate-Elektrode 5108. Ein zweiter dielektrischer Abstandhalter 6122 ist benachbart zu der zweiten Seite 5114 der zweiten Gate-Elektrode 5110. Eine Halbleiter-Source- oder Drain-Region 5124 ist benachbart zu dem ersten 5120 und zweiten 5122 dielektrischen Abstandhalter. Eine Grabenkontaktstruktur 5126 ist über der Halbleiter-Source- oder Drain-Region 5124 benachbart zu dem ersten 5120 und zweiten 5122 dielektrischen Abstandhalter.
  • Die Grabenkontaktstruktur 5126 umfasst eine isolierende Abdeckung 5128 auf einer leitfähigen Struktur 5130. Die isolierende Abdeckung 5128 der Grabenkontaktstruktur 5126 weist eine obere Oberfläche 5129 im Wesentlichen koplanar mit oberen Oberflächen 5118 der isolierenden Abdeckungen 5116 der ersten 5108 und zweiten 5110 Gate-Elektrode auf. Bei einem Ausführungsbeispiel erstreckt sich die isolierende Abdeckung 5128 der Grabenkontaktstruktur 5126 lateral in Aussparungen 5132 in dem ersten 5120 und zweiten 5122 dielektrischen Abstandhalter. Bei einem solchen Ausführungsbeispiel hängt die isolierende Abdeckung 5128 der Grabenkontaktstruktur 5126 über die leitfähige Struktur 5130 der Grabenkontaktstruktur 5126. Bei anderen Ausführungsbeispielen jedoch erstreckt sich die isolierende Abdeckung 5128 der Grabenkontaktstruktur 5126 nicht lateral in Aussparungen 5132 in dem ersten 5120 und zweiten 5122 dielektrischen Abstandhalter und hängt somit nicht über die leitfähige Struktur 5130 der Grabenkontaktstruktur 5126.
  • Es wird darauf hingewiesen, dass die leitfähige Struktur 5130 der Grabenkontaktstruktur 5126 möglicherweise nicht rechteckig ist, wie in 51A-51C gezeigt ist. Zum Beispiel kann die leitfähige Struktur 5130 der Grabenkontaktstruktur 5126 eine Querschnitt-Geometrie aufweisen, die ähnlich oder gleich zu der Geometrie ist, die für die leitfähige Struktur 5130A gezeigt ist, die in der Projektion von 51A dargestellt ist.
  • Bei einem Ausführungsbeispiel weist die isolierende Abdeckung 5128 der Grabenkontaktstruktur 5128 eine unterschiedliche Zusammensetzung zu der Zusammensetzung der isolierenden Abdeckungen 5116 der ersten 5108 und zweiten 5110 Gate-Elektrode auf. Bei einem solchen Ausführungsbeispiel umfasst die isolierende Abdeckung 5128 der Grabenkontaktstruktur 5126 ein Carbid-Material, wie beispielsweise ein Siliziumcarbid-Material. Die isolierenden Abdeckungen 5116 der ersten 5108 und zweiten 5110 Gate-Elektrode umfassen ein Nitrid-Material, wie beispielsweise ein Siliziumnitrid-Material.
  • Bei einem Ausführungsbeispiel umfassen die isolierenden Abdeckungen 5116 der ersten 5108 und zweiten 5110 Gate-Elektrode beide eine untere Oberfläche 5117A unter einer unteren Oberfläche 5128A der isolierenden Abdeckung 5128 der Grabenkontaktstruktur 5126, wie in 51A gezeigt ist. Bei einem anderen Ausführungsbeispiel umfassen die isolierenden Abdeckungen 5116 der ersten 5108 und zweiten 5110 Gate-Elektrode beide eine untere Oberfläche 5117B im Wesentlichen koplanar zu einer unteren Oberfläche 5128B der isolierenden Abdeckung 5128 der Grabenkontaktstruktur 5126, wie in 51B gezeigt ist. Bei einem anderen Ausführungsbeispiel umfassen die isolierenden Abdeckungen 5116 der ersten 5108 und zweiten 5110 Gate-Elektrode beide eine untere Oberfläche 5117C über einer unteren Oberfläche 5128C der isolierenden Abdeckung 5128 der Grabenkontaktstruktur 5126, wie in 51C gezeigt ist.
  • Bei einem Ausführungsbeispiel umfasst die leitfähige Struktur 5130 der Grabenkontaktstruktur 5126 eine U-förmige Metallschicht 5134, eine T-förmige Metallschicht 5136 auf und über der Gesamtheit der U-förmigen Metallschicht 5134, und eine dritte Metallschicht 5138 auf der T-förmigen Metallschicht 5136. Die isolierende Abdeckung 5128 der Grabenkontaktstruktur 5126 ist auf der dritten Metallschicht 5138. Bei einem solchen Ausführungsbeispiel umfassen die dritte Metallschicht 5138 und die U-förmige Metallschicht 5134 Titan und die T-förmige Metallschicht 5136 umfasst Kobalt. Bei einem bestimmten solchen Ausführungsbeispiel umfasst die T-förmige Metallschicht 5136 ferner Kohlenstoff.
  • Bei einem Ausführungsbeispiel ist eine erste Metallsilicidschicht 5140 direkt zwischen der leitfähigen Struktur 5130 der Grabenkontaktstruktur 5126 und der Halbleiter-Source- oder Drain-Region 5124. Bei einem solchen Ausführungsbeispiel umfasst die Metallsilicidschicht 5140 Titan und Silizium. Bei einem bestimmten solchen Ausführungsbeispiel ist die Halbleiter-Source- oder Drain-Region 5124 eine N-Typ-Halbleiter-Source- oder Drain-Region. Bei einem anderen Ausführungsbeispiel umfasst die Metallsilicidschicht 5140 Nickel, Platin und Silizium. Bei einem bestimmten solchen Ausführungsbeispiel ist die Halbleiter-Source- oder Drain-Region 5124 eine P-Typ-Halbleiter-Source- oder Drain-Region. Bei einem anderen solchen Ausführungsbeispiel umfasst die Metallsilicidschicht ferner Germanium.
  • Bei einem Ausführungsbeispiel, bezugnehmend auf 51D, ist ein leitfähiges Via 5150 auf und elektrisch verbunden mit einem Abschnitt der ersten Gate-Elektrode 5108 über der Oberseite 5102A der Finne 5102. Das leitfähige Via 5150 ist in einer Öffnung 5152 in der isolierenden Abdeckung 5116 der ersten Gate-Elektrode 5108. Bei einem solchen Ausführungsbeispiel ist das leitfähige Via 5150 auf einem Abschnitt der isolierenden Abdeckung 5128 der Grabenkontaktstruktur 5126, ist aber nicht elektrisch verbunden mit der leitfähigen Struktur 5130 der Grabenkontaktstruktur 5126. Bei einem bestimmten solchen Ausführungsbeispiel ist das leitfähige Via 5150 in einem erodierten Abschnitt 5154 der isolierenden Abdeckung 5128 der Grabenkontaktstruktur 5126.
  • Bei einem Ausführungsbeispiel, bezugnehmend auf 51E, ist ein leitfähiges Via 5160 auf und elektrisch verbunden mit einem Abschnitt der Grabenkontaktstruktur 5126. Das leitfähige Via ist in einer Öffnung 5162 der isolierenden Abdeckung 5128 der Grabenkontakt-Struktur 5126. Bei einem solchen Ausführungsbeispiel ist das leitfähige Via 5160 auf einem Abschnitt der isolierenden Abdeckungen 5116 der ersten 5108 und zweiten 5110 Gate-Elektrode, ist aber nicht elektrisch verbunden mit der ersten 5108 und zweiten 5110 Gate-Elektrode. Bei einem bestimmten solchen Ausführungsbeispiel ist das leitfähige Via 5160 in einem erodierten Abschnitt 5164 der isolierenden Abdeckungen 5116 der ersten 5108 und zweiten 5110 Gate-Elektrode.
  • Bezugnehmend wiederum auf 51E ist bei einem Ausführungsbeispiel das leitfähige Via 5160 ein zweites leitfähiges Via in derselben Struktur wie das leitfähige Via 5150 von 51D. Bei einem solchen Ausführungsbeispiel ist ein solches zweites leitfähiges Via 5160 von dem leitfähigen Via 5150 isoliert. Bei einem anderen solchen Ausführungsbeispiel ist ein solches zweites leitfähiges Via 5160 mit dem leitfähigen Via 5150 zusammengeführt, um einen elektrischen Kurzschluss-Kontakt 5170 zu bilden, wie in 51F gezeigt ist.
  • Die hierin beschriebenen Ansätze und Strukturen können die Bildung von anderen Strukturen oder Bauelementen ermöglichen, die unter Verwendung anderer Methoden nicht oder schwierig herzustellen waren. Bei einem ersten Beispiel stellt 52A eine Draufsicht eines anderen Halbleiterbauelements mit einem Gate-Kontakt-Via angeordnet über einem aktiven Abschnitt eines Gates dar, gemäß einem anderen Ausführungsbeispiel der vorliegenden Offenbarung. Bezugnehmend auf 52A umfasst eine Halbleiter-Struktur oder ein -Bauelement 5200 eine Mehrzahl von Gate-Strukturen 5208A-5208C verzahnt mit einer Mehrzahl von Grabenkontakten 5210A und 5210B (diese Merkmale sind über einer aktiven Region eines Substrats angeordnet, nicht gezeigt). Ein Gate-Kontakt-Via 5280 ist auf einem aktiven Abschnitt der Gate-Struktur 5208B gebildet. Das Gate-Kontakt-Via 5280 ist ferner auf dem aktiven Abschnitt der Gate-Struktur 5208C, den Kopplungs-Gate-Strukturen 5208B und 5208C, angeordnet. Es wird daraufhingewiesen, dass der dazwischenliegende Grabenkontakt 5210B von dem Kontakt 5280 unter Verwendung einer Grabenkontakt-Isolier-Abdeckungsschicht (z.B. TILA) isoliert sein kann. Die Kontakt-Konfiguration von 52A kann einen einfacheren Ansatz zum Abstreifen benachbarter Gate-Leitungen in einem Layout bereitstellen, ohne den Bedarf zum Routen des Streifens durch obere Schichten einer Metallisierung, was somit kleinere Zellenbereiche oder weniger komplizierte Verdrahtungsschemata oder beides ermöglicht.
  • Bei einem zweiten Beispiel stellt 52B eine Draufsicht eines anderen Halbleiterbauelements mit einem Grabenkontakt-Via dar, das ein Paar aus Grabenkontakten koppelt, gemäß einem anderen Ausführungsbeispiel der vorliegenden Offenbarung. Bezugnehmend auf 52B umfasst eine Halbleiter-Struktur oder ein -Bauelement 5250 eine Mehrzahl von Gate-Strukturen 5258A-5258C verzahnt mit einer Mehrzahl von Grabenkontakten 5260A und 5260B (diese Merkmale sind über einer aktiven Region eines Substrats angeordnet, nicht gezeigt). Ein Grabenkontakt-Via 5290 ist auf dem Grabenkontakt 5260A gebildet. Das Grabenkontakt-Via 5290 ist ferner auf dem Grabenkontakt 5260B angeordnet, der die Grabenkontakte 5260A und 5260B koppelt. Es wird darauf hingewiesen, dass die dazwischenliegende Gatestruktur 5258B von dem Grabenkontakt-Via 5290 unter Verwendung einer Gate-Isolier-Abdeckungsschicht (z.B. durch einen GILA-Prozess) isoliert sein kann. Die Kontakt-Konfiguration von 52B kann einen einfacheren Ansatz zum Abstreifen benachbarter Grabenkontakte in einem Layout bereitstellen, ohne den Bedarf zum Routen des Streifens durch obere Schichten einer Metallisierung, was somit kleinere Zellenbereiche oder weniger komplizierte Verdrahtungsschemata oder beides ermöglicht.
  • Eine isolierende Abdeckungsschicht für eine Gate-Elektrode kann unter Verwendung mehrerer Abscheidungsoperationen hergestellt werden und kann folglich Artefakte eines Mehrfach-Abscheidungs-Herstellungsprozesses umfassen. Als Beispiel stellen 53A-53E Querschnittansichten dar, die verschiedenen Operationen bei einem Verfahren zum Herstellen einer integrierten Schaltungsstruktur repräsentieren, mit einem Gate-Stapel mit einer darüberliegenden isolierenden Abdeckungsschicht, gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung.
  • Bezugnehmend auf 53A umfasst eine Startstruktur 5300 einen Gate-Stapel 5304 über einem Substrat oder einer Finne 5302. Der Gate-Stapel 5304 umfasst eine Gatedielektrikumsschicht 5306, eine konforme leitfähige Schicht 5308 und ein leitfähiges Füllmaterial 5310. Bei einem Ausführungsbeispiel ist die Gatedielektrikumsschicht 5306 eine High-k-Gatedielektrikumsschicht gebildet unter Verwendung eines Atomschichtabscheidungs- (ALD) Prozesses, und die konforme leitfähige Schicht ist eine Arbeitsfunktionsschicht gebildet unter Verwendung eines ALD-Prozesses. Bei einem Ausführungsbeispiel, ist eine thermische oder chemische Oxidschicht 5312, wie beispielsweise eine thermische oder chemische Siliziumdioxid- oder Siliziumoxidschicht zwischen dem Substrat oder der Finne 5302 und der Gatedielektrikumsschicht 5306. Dielektrische Abstandhalter 5314, wie beispielsweise Siliziumnitrid-Abstandhalter, sind benachbarte Seitenwände des Gate-Stapels 5304. Der Gatedielektrikumsstapel5304 und die dielektrischen Abstandhalter 5314 sind in einer Zwischenschicht-Dielektrikums- (ILD-) Schicht 5316 gehäust. Bei einem Ausführungsbeispiel wird der Gate-Stapel 5304 unter Verwendung eines Gate-Austausch- und Gate-Austausch-Dielektrikums-Verarbeitungsschemas gebildet. Eine Maske 5318 wird über dem Gate-Stapel 5304 und der ILD-Schicht 5316 strukturiert, um eine Öffnung 5320 bereitzustellen, die den Gate-Stapel 5304 freilegt.
  • Bezugnehmend auf 53B wird unter Verwendung eines selektiven Ätzprozesses oder mehrerer Prozesse der Gate-Stapel 5304 umfassend die Gatedielektrikumsschicht 5306, die konforme leitfähige Schicht 5308 und das leitfähige Füllmaterial 5310 relativ zu den dielektrischen Abstandhaltern 5314 und der Schicht 5316 ausgespart. Maske 5318 wird dann entfernt. Das Aussparen stellt einen Hohlraum 5322 über einem ausgesparten Gate-Stapel 5324 bereit.
  • Bei einem anderen Ausführungsbeispiel, das nicht gezeigt ist, sind die konforme leitfähige Schicht 5308 und das leitfähige Füllmaterial 5310 relativ zu den dielektrischen Abstandhaltern 5314 und der Schicht 5316 ausgespart, aber die Gatedielektrikumsschicht 5306 ist nicht ausgespart oder nur minimal ausgespart. Es wird darauf hingewiesen, dass bei anderen Ausführungsbeispielen ein maskenloser Ansatz basierend auf einer hohen Ätz-Selektivität für die Aussparung verwendet wird.
  • Bezugnehmend auf 53C wird ein erster Abscheidungsprozess in einem Mehrfach-Abscheidungsprozess zum Herstellen einer Gate-isolierenden Abdeckungsschicht ausgeführt. Der erste Abscheidungsprozess wird verwendet, um eine erste Isolierschicht 5326 konform mit der Struktur von 53B zu bilden. Bei einem Ausführungsbeispiel umfasst die erste Isolierschicht 5326 Silizium und Stickstoff, z.B. ist die erste Isolierschicht 5326 eine Siliziumnitrid- (Si3N4) Schicht, eine Silizium-reiche Siliziumnitridschicht, eine Silizium-arme Siliziumnitridschicht oder eine Kohlenstoff-dotierte Siliziumnitridschicht. Bei einem Ausführungsbeispiel füllt die erste Isolierschicht 5326 nur teilweise den Hohlraum 5322 über dem ausgesparten Gate-Stapel 5324, wie gezeigt ist.
  • Bezugnehmend auf 53D wird die erste Isolierschicht 5326 einem Rückätzprozess ausgesetzt, wie beispielsweise einem anisotropen Ätzprozess, um erste Abschnitte 5328 einer isolierenden Abdeckungsschicht bereitzustellen. Die ersten Abschnitte 5328 einer isolierenden Abdeckungsschicht füllen den Hohlraum 5322 über dem ausgesparten Gate-Stapel 5324 nur teilweise.
  • Bezugnehmend auf 53E werden zusätzlich abwechselnd Abscheidungsprozesse und Rückätzprozesse ausgeführt, bis der Hohlraum 5322 mit einer isolierenden Gate-Abdeckungsstruktur 5330 über dem ausgesparten Gate-Stapel 5324 gefüllt ist. Nähte 5332 können in einer Querschnittanalyse sichtbar sein und können anzeigend für die Anzahl von abwechselnden Abscheidungsprozessen und Rückätzprozessen sein, die zum Isolieren der Gate-Abdeckungsstruktur 5330 verwendet werden. Bei dem in 53E gezeigten Beispiel ist das Vorliegen von drei Sätzen von Nähten 5332A, 5332B und 5332C anzeigend für vier abwechselnde Abscheidungsprozesse und Rückätzprozesse, die zum Isolieren der Gate-Abdeckungsstruktur 5330 verwendet werden. Bei einem Ausführungsbeispiel weisen die Materialien 5330A, 5330B, 5330C und 5330D der isolierenden Gate-Abdeckungsstruktur 5330, die durch Nähte 5332 getrennt sind, alle genau oder im Wesentlichen die gleiche Zusammensetzung auf.
  • Wie durchgehend in der vorliegenden Anmeldung beschrieben, kann ein Substrat aus einem Halbleitermaterial bestehen, das einem Herstellungsprozess widerstehen kann und in dem Ladung migrieren kann. Bei einem Ausführungsbeispiel ist ein hierin beschriebenes Substrat ein Bulk-Substrat, umfassend eine kristalline Silizium-, Silizium/Germanium- oder Germanium-Schicht dotiert mit einem Ladungsträger, wie beispielsweise aber nicht beschränkt auf Phosphor, Arsen, Bor oder eine Kombination derselben, um die aktive Region zu bilden. Bei einem Ausführungsbeispiel ist die Konzentration von Silizium-Atomen in einem solchen Bulk-Substrat größer als 97%. Bei einem anderen Ausführungsbeispiel besteht ein Bulk-Substrat aus einer epitaxialen Schicht, gewachsen auf einem einzelnen kristallinen Substrat, z.B. einer epitaxialen Siliziumschicht, die auf einem Bor-dotierten monokristallinen Bulk-Silizium-Substrat gewachsen ist. Das Bulk-Substrat kann alternativ aus einem Material der Gruppe III-V bestehen. Bei einem Ausführungsbeispiel umfasst ein Bulk-Substrat ein III-V Material, wie beispielsweise aber nicht beschränkt auf Galliumnitrid, Galliumphosphid, Galliumarsenid, Indiumphosphid, Indiumantimonid, Indiumgalliumarsenid, Aluminiumgalliumarsenid, Indiumgalliumphosphid oder eine Kombination derselben. Bei einem Ausführungsbeispiel umfasst ein Bulk-Substrat ein III-V Material und die Ladungsträger-Dotierstoff-Verunreinigungsatome sind solche wie beispielsweise aber nicht beschränkt auf Kohlenstoff, Silizium, Germanium, Sauerstoff, Schwefel, Selen oder Tellur.
  • Wie durchgehend in der vorliegenden Anmeldung beschrieben ist, können Isolierregionen, wie beispielsweise flache Grabenisolierregionen oder Teilfinnen-Isolierregionen ein Material umfassen, das geeignet ist zum schließlichen elektrischen Isolieren, oder zum Beitragen zur Isolierung von Abschnitten einer permanenten Gate-Struktur von einem darunter liegenden Bulk-Substrat oder zum Isolieren aktiver Regionen, die innerhalb eines darunter liegenden Bulk-Substrat gebildet sind, wie beispielsweise isolierend aktiver Finnenregionen. Zum Beispiel umfasst bei einem Ausführungsbeispiel eine Isolierregion eine oder mehrere Schichten eines dielektrischen Materials, wie beispielsweise aber nicht beschränkt auf Siliziumdioxid, Siliziumoxynitrid, Siliziumnitrid, Kohlenstoff-dotiertes Siliziumnitrid oder eine Kombination derselben.
  • Wie durchgehend in der vorliegenden Anmeldung beschrieben ist, können Gate-Leitungen oder Gate-Strukturen einen Gate-Elektroden-Stapel umfassen, der eine Gatedielektrikumsschicht und eine Gate-Elektroden-Schicht umfasst. Bei einem Ausführungsbeispiel umfasst die Gate-Elektrode des Gate-Elektrodenstapels ein Metall-Gate und die Gatedielektrikumsschicht besteht aus einem High-k-Material. Zum Beispiel umfasst bei einem Ausführungsbeispiel die Gatedielektrikumsschicht ein Material, wie beispielsweise aber nicht beschränkt auf Hafniumoxid, Hafniumoxynitrid, Hafniumsilikat, Lanthanoxid, Zirkoniumoxid, Zirkoniumsilikat, Tantaloxid, Barium-Strontium-Titanat, Barium-Titanat, Strontium-Titanat, Yttriumoxid, Aluminiumoxid, Blei-Scandium-Tantal-Oxid, Blei-Zink-Niobat oder einer Kombination derselben. Ferner kann ein Abschnitt der Gatedielektrikumsschicht eine Schicht aus nativem Oxid umfassen, gebildet aus den oberen paar Schichten eines Halbleitersubstrats. Bei einem Ausführungsbeispiel umfasst die Gatedielektrikumsschicht einen oberen High-k-Abschnitt und einen unteren Abschnitt umfassend ein Oxid aus einem Halbleitermaterial. Bei einem Ausführungsbeispiel umfasst die Gatedielektrikumsschicht einen oberen Abschnitt aus Hafniumoxid und einen unteren Abschnitt aus Siliziumdioxid oder Siliziumoxinitrid. Bei einigen Implementierungen ist ein Abschnitt des Gatedielektrikums eine „U“-förmige Struktur, umfassend einen unteren Abschnitt im Wesentlichen parallel zu der Oberfläche des Substrats und zwei Seitenwandabschnitte, die im Wesentlichen senkrecht zu der oberen Oberfläche des Substrats sind.
  • Bei einem Ausführungsbeispiel umfasst eine Gate-Elektrode eine Metallschicht wie beispielsweise aber nicht beschränkt auf Metallnitride, Metallcarbide, Metallsilicide, Metallaluminide, Hafnium, Zirkonium, Titan, Tantal, Aluminium, Ruthenium, Palladium, Platin, Kobalt, Nickel oder leitfähige Metalloxide. Bei einem spezifischen Ausführungsbeispiel umfasst die Gate-Elektrode ein Nicht-Arbeitsfunktions-Einstellungs-Füllmaterial gebildet über einer Metall-Arbeitsfunktions-Einstellungs-Schicht. Die Gate-Elektrode kann aus einem P-Typ Arbeitsfunktionsmetall oder einem N-Typ Arbeitsfunktionsmetall bestehen, abhängig davon, ob der Transistor ein PMOS- oder ein NMOS-Transistor ist. Bei einigen Implementierungen kann die Gate-Elektroden-Schicht aus einem Stapel aus zwei oder mehr Metallschichten bestehen, wobei eine oder mehrere Metallschichten Arbeitsfunktions-Metallschichten sind und zumindest eine Metallschicht eine leitfähige Füllschicht ist. Für einen PMOS-Transistor umfassen Metalle, die für die Gate-Elektrode verwendet werden können, Ruthenium, Palladium, Platin, Kobalt, Nickel und leitfähige Metall-Oxide, z.B. Rutheniumoxid, sind aber nicht darauf beschränkt. Eine P-Typ Metallschicht ermöglicht die Bildung einer PMOS-Gate-Elektrode mit einer Arbeitsfunktion, die zwischen ungefähr 4,9 eV und ungefähr 5,2 eV ist. Für einen NMOS-Transistor umfassen Metalle, die für die Gate-Elektrode verwendet werden können Hafnium, Zirkonium, Titan, Tantal, Aluminium, Legierungen dieser Metalle und Carbide dieser Metalle, wie beispielsweise Hafniumcarbid, Zirkoniumcarbid, Titancarbid, Tantalcarbid und Aluminiumcarbid, sind aber nicht darauf beschränkt. Eine N-Typ Metallschicht ermöglicht die Bildung einer NMOS-Gate-Elektrode mit einer Arbeitsfunktion, die zwischen ungefähr 3,9 eV und ungefähr 4,2 eV ist. Bei einigen Implementierungen kann die Gate-Elektrode eine „U“-förmige Struktur aufweisen, umfassend einen unteren Abschnitt im Wesentlichen parallel zu der Oberfläche des Substrats und zwei Seitenwandabschnitte, die im Wesentlichen senkrecht zu der oberen Oberfläche des Substrats sind. Bei einer anderen Implementierung kann zumindest eine der Metallschichten, die die Gate-Elektrode bilden, einfach eine planare Schicht sein, die im Wesentlichen parallel zu der oberen Oberfläche des Substrats ist und keine Seitenwandabschnitte im Wesentlichen senkrecht zu der oberen Oberfläche des Substrats umfasst. Bei weiteren Implementierungen der Offenbarung kann die Gate-Elektrode aus einer Kombination aus U-förmigen Strukturen und planaren, nicht U-förmigen Strukturen bestehen. Zum Beispiel kann die Gate-Elektrode aus einer oder mehreren U-förmigen Metallschichten bestehen, die auf einer oder mehreren, planaren, nicht U-förmigen Schichten gebildet sind.
  • Wie durchgehend in der vorliegenden Anmeldung beschrieben ist, können Abstandhalter, die den Gateleitungen oder Elektrodenstapeln zugeordnet sind, ein Material umfassen, das geeignet ist zum schließlichen elektrischen Isolieren, oder zum Beitragen zur Isolierung von einer permanenten Gate-Struktur von benachbarten leitfähigen Kontakten, wie beispielsweise selbstausgerichteten Kontakten. Zum Beispiel umfassen bei einem Ausführungsbeispiel die Abstandhalter ein dielektrisches Material, wie beispielsweise aber nicht beschränkt auf Siliziumdioxid, Siliziumoxynitrid, Siliziumnitrid oder Kohlenstoff-dotiertes Siliziumnitrid.
  • Bei einem Ausführungsbeispiel können hierin beschriebene Ansätze das Bilden einer Kontaktstruktur umfassen, die im Wesentlichen sehr gut mit einer bestehenden Gate-Struktur ausgerichtet ist, während die Verwendung einer lithographischen Operation mit übermäßig engem Ausrichtungsbudget eliminiert wird. Bei einem solchen Ausführungsbeispiel ermöglicht dieser Ansatz die Verwendung eines intrinsisch hoch selektiven Nassätzens (z.B. versus Trocken- oder Plasma-Ätzen), um Kontaktöffnungen zu erzeugen. Bei einem Ausführungsbeispiel wird eine Kontaktstruktur durch Verwenden einer existierenden Kontaktstruktur in Kombination mit einer Kontakt-Plug-Lithographieoperation gebildet. Bei einem solchen Ausführungsbeispiel ermöglicht der Ansatz die Beseitigung des Bedarfs nach einer ansonsten kritischen Lithographieoperation zum Erzeugen einer Kontaktstruktur, die bei anderen Ansätzen verwendet wird. Bei einem Ausführungsbeispiel wird ein Grabenkontaktgitter nicht separat strukturiert, sondern zwischen Poly- (Gate-) Leitungen gebildet. Zum Beispiel wird bei einem solchen Ausführungsbeispiel ein Grabenkontaktgitter nach der Gate-Gitter-Strukturierung aber vor dem Gate-Gitter-Schneiden gebildet.
  • Ferner kann eine Gatestapel-Struktur durch einen Gate-Austausch-Prozess hergestellt werden. Bei einem solchen Schema kann ein Dummy-Gatematerial, wie z.B. Polysilizium- oder Siliziumnitrid-Säulenmaterial entfernt und durch permanentes Gate-Elektrodenmaterial ersetzt werden. Bei einem solchen Ausführungsbeispiel wird eine permanente Gatedielektrikumsschicht auch bei diesem Prozess gebildet, und wird nicht aus einer vorangehenden Verarbeitung durchgetragen. Bei einem Ausführungsbeispiel werden Dummy-Gates durch einen Trockenätz- oder Nassätzprozess entfernt. Bei einem Ausführungsbeispiel bestehen Dummy-Gates aus polykristallinem Silizium oder amorphem Silizium und werden mit einem Trockenätzprozess entfernt, umfassend die Verwendung von SF6. Bei einem anderen Ausführungsbeispiel bestehen Dummy-Gates aus polykristallinem Silizium oder amorphem Silizium und werden mit einem Nassätzprozess entfernt, umfassend die Verwendung von wässrigem NH4OH oder Tetramethylammoniumhydroxid. Bei einem Ausführungsbeispiel umfassen Dummy-Gates Siliziumnitrid und werden mit einem Nassätzen entfernt, umfassend flüssige Phosphorsäure.
  • Bei einem Ausführungsbeispiel betrachten einer oder mehrere der hierin beschriebenen Ansätze im Wesentlichen einen Dummy- und Gate-Austausch-Prozess in Kombination mit einem Dummy- und Kontakt-Austausch-Prozess, um die Struktur 4900 zu erhalten. Bei einem solchen Ausführungsbeispiel wird der Kontakt-Austausch-Prozess nach dem Gate-Austausch-Prozess ausgeführt, um ein Ausheilen bei hoher Temperatur von zumindest einem Abschnitt des permanenten Gatestapels zu erlauben. Zum Beispiel wird bei einem spezifischen solchen Ausführungsbeispiel ein Ausheilen von zumindest einem Abschnitt der permanenten Gatestrukturen, z.B. nachdem eine Gatedielektrikumsschicht gebildet ist, bei einer höheren Temperatur als ungefähr 600 Grad Celsius ausgeführt. Das Ausheilen wird vor der Bildung der permanenten Kontakte ausgeführt.
  • Bei einigen Ausführungsbeispielen platziert die Anordnung einer Halbleiterstruktur oder eines -Bauelements einen Gatekontakt über Abschnitten einer Gate-Leitung oder eines Gate-Stapels über Isolierregionen. Solch eine Anordnung jedoch kann als ineffiziente Verwendung von Layout-Raum betrachtet werden. Bei einem anderen Ausführungsbeispiel weist ein Halbleiterbauelement Kontaktstrukturen auf, die Abschnitte einer Gate-Elektrode kontaktieren, die über einer aktiven Region gebildet ist. Im Allgemeinen, vor dem (z.B. zusätzlich zu dem) Bilden einer Gate-Kontaktstruktur (wie beispielsweise eines Via) über einem aktiven Abschnitt eines Gates und in derselben Schicht wie ein Grabenkontakt-Via, umfassen ein oder mehrere Ausführungsbeispiele der vorliegenden Offenbarung zuerst das Verwenden eines Gate-ausgerichteten Grabenkontakt-Prozesses. Ein solcher Prozess kann implementiert sein zum Bilden von Grabenkontaktstrukturen zur Halbleiterstrukturherstellung, z.B. zur Herstellung integrierter Schaltungen. Bei einem Ausführungsbeispiel wird eine Grabenkontaktstruktur ausgerichtet mit einer bestehenden Gate-Struktur gebildet. Im Gegensatz dazu umfassen andere Ansätze üblicherweise einen zusätzlichen Lithographieprozess mit einer engen Registrierung einer lithographischen Kontaktstruktur mit einer existierenden Gate-Struktur in Kombination mit selektiven Kontakt-Ätzvorgängen. Zum Beispiel kann ein anderer Prozess die Strukturierung eines Poly-(Gate-) Gitters mit einer separaten Strukturierung von Kontaktmerkmalen umfassen.
  • Es wird darauf hingewiesen, dass nicht alle Aspekte der oben beschriebenen Prozesse praktiziert werden müssen, um in das Wesen und den Schutzbereich der Ausführungsbeispiele der vorliegenden Offenbarung zu fallen. Zum Beispiel müssen bei einem Ausführungsbeispiel Dummy-Gates nicht immer vor dem Herstellen der Gate-Kontakte über aktiven Abschnitten der Gate-Stapel gebildet werden. Die oben beschriebenen Gate-Stapel können tatsächlich permanente Gate-Stapel sein, wie sie anfänglich gebildet wurden. Auch können die hierin beschriebenen Prozesse verwendet werden, um ein oder eine Mehrzahl von Halbleiterbauelementen herzustellen. Die Halbleiterbauelemente können Transistoren oder ähnliche Bauelemente sein. Zum Beispiel sind bei einem Ausführungsbeispiel die Halbleiterbauelemente Metall-Oxid-Halbleiter- (MOS-; metal-oxide semiconductor) Transistoren für Logik oder Speicher, oder sind Bipolartransistoren. Auch bei einem Ausführungsbeispiel haben die Halbleiterbauelemente eine dreidimensionale Architektur, wie beispielsweise ein Trigate-Bauelement, ein unabhängig zugegriffenes Doppel-Gate-Bauelement oder einen FIN-FET. Ein oder mehrere Ausführungsbeispiele können insbesondere nützlich sein zum Herstellen von Halbleiterbauelementen bei einem 10-Nanometer- (10 nm) Technologie-Knoten oder Sub-10-Nanometer- (10 nm) Technologie-Knoten.
  • Zusätzliche oder dazwischenliegende Operationen für eine FEOL-Schicht- oder Struktur-Herstellung können mikroelektronische Standard-Herstellungsprozesse umfassen, wie beispielsweise Lithografie, Ätzen, Dünnfilm-Abscheidung, Planarisierung (wie beispielsweise chemisch mechanisches Polieren (CMP)), Diffusion, Metrologie, die Verwendung von Opferschichten, die Verwendung von Ätzstoppschichten, die Verwendung von Planarisierungsstoppschichten oder irgendeine andere zugeordnete Aktion mit mikroelekronischer Komponentenherstellung. Es wird ferner darauf hingewiesen, dass die für die vorangehenden Prozessflüsse beschriebenen Prozessoperationen in alternativen Sequenzen ausgeführt werden können, und nicht jede Operation ausgeführt werden muss oder zusätzliche Prozessoperationen ausgeführt werden können, oder beides.
  • Es wird darauf hingewiesen, dass bei den obigen beispielhaften FEOL-Ausführungsbeispielen bei einem Ausführungsbeispiel 10-Nanometer- oder Sub-10-Nanometer-Knotenverarbeitung direkt in die Herstellungsschemata und resultierende Strukturen als Technologie-Treiber implementiert ist. Bei einem anderen Ausführungsbeispiel können FEOL-Betrachtungen durch BEOL-10-Nanometer- oder Sub-10-Nanometer-Verarbeitungsanforderungen getrieben werden. Zum Beispiel muss Material-Auswahl und -Layout für FEOL-Schichten und -Bauelemente möglicherweise BEOL-Verarbeitung unterbringen. Bei einem solchen Ausführungsbeispiel werden Material-Auswahl und Gate-Stapel-Architekturen ausgewählt, um Hoch-Dichte-Metallisierung der BEOL-Schichten unterzubringen, z.B. um den Rand-Kapazitätswert bei Transistorstrukturen, die in den FEOL-Schichten gebildet sind aber miteinander gekoppelt sind, durch Hoch-Dichte-Metallisierung der BEOL-Schichten zu reduzieren.
  • Back-End-of-Line- (BEOL) Schichten von integrierten Schaltungen umfassen üblicherweise elektrisch leitfähige, mikroelekronische Strukturen, die in der Technik bekannt sind als Vias, um Metall-Leitungen oder andere Verbindungen über den Vias mit Metall-Leitungen oder anderen Verbindungen unter den Vias elektrisch zu verbinden. Vias können durch einen lithographischen Prozess gebildet werden. Repräsentativ kann eine Photoresistschicht über eine dielektrische Schicht Spin-beschichtet werden, die Photoresistschicht kann strukturierter aktinischer Strahlung durch eine strukturierte Maske ausgesetzt werden und dann kann die belichtete Schicht entwickelt werden, um eine Öffnung in der Photoresistschicht zu bilden. Als nächstes kann eine Öffnung für das Via in die dielektrische Schicht durch Verwenden der Öffnung in der Photoresistschicht als eine Ätzmaske geätzt werden. Diese Öffnung wird als eine Via-Öffnung bezeichnet. Schließlich kann die Via-Öffnung mit einem oder mehreren Metallen oder anderen leitfähigen Materialien gefüllt werden, um das Via zu bilden.
  • Größen und die Beabstandung von Vias hat progressiv abgenommen, und es wird erwartet, dass in Zukunft die Größen und die Beabstandung der Vias weiter progressiv abnimmt, zumindest für einige Typen von integrierten Schaltungen (z.B. fortschrittliche Mikroprozessoren, Chipsatz-Komponenten, Graphik-Chips, etc.). Wenn extrem kleine Vias mit extrem kleinen Abständen durch solche lithografischen Prozesse strukturiert werden, präsentieren sind mehrere Herausforderungen. Eine solche Herausforderung ist, dass die Überlagerung zwischen den Vias und den darüberliegenden Verbindungen und die Überlagerung zwischen den Vias und den darunterliegenden Lande-Verbindungen im Allgemeinen auf hohe Toleranzen in der Größenordnung eines Viertels des Via-Abstands gesteuert werden muss. Da Via-Abstände im Lauf der Zeit immer kleiner skaliert werden, neigen die Überlagerungstoleranzen dazu, mit denselben sogar mit größerer Rate skaliert zu werden, als die lithographische Ausrüstung mithalten kann.
  • Eine andere solche Herausforderung ist, dass die kritischen Abmessungen der Via-Öffnungen allgemein dazu neigen, schneller zu skalieren als die Auflösungs-Fähigkeiten der lithographischen Scanner. Schrumpf-Techniken existieren, um Abmessungen der Via-Öffnungen zu schrumpfen. Der Schrumpf-Betrag neigt jedoch dazu, durch den minimalen Via-Abstand begrenzt zu sein, sowie durch die Fähigkeit des Schrumpfprozesses, ausreichend neutral hinsichtlich der optischen Nahbereichskorrektur (OPC; optical proximity correction) zu sein und Linienbreitenrauhigkeit (LWR; line width roughness) oder Einheitlichkeit der kritischen Abmessung (CDU; critical dimension uniformity) oder beide nicht wesentlich zu kompromittieren. Eine wiederum andere solche Herausforderung ist, dass LWR oder CDU oder beide Charakteristika von Photoresist-Materialien im Allgemeinen besser werden müssen, wenn die kritischen Abmessungen der Via-Öffnungen abnehmen, um denselben Gesamt-Bruchteil des kritischen Abmessungs-Budgets beizubehalten.
  • Die obigen Faktoren sind auch relevant zur Berücksichtigung von Platzierung und Skalierung von nicht leitfähigen Räumen oder Unterbrechungen zwischen Metallleitungen (bezeichnet als „Plugs“, „dielektrische Plugs“ oder „Metallleitungsenden“ unter den Metallleitungen von Back-End-of-Line (BEOL) Metall-Verbindungs-Strukturen. Somit werden Verbesserungen benötigt im Bereich von Backend-Metallisierungs-Herstellungstechniken zum Herstellen von Metallleitungen, Metall-Vias und dielektrischen Plugs.
  • Bei einem anderen Aspekt wird ein Abstandsviertelungsansatz zum Strukturieren von Gräben in einer dielektrischen Schicht zum Bilden von BEOL-Verbindungsstrukturen implementiert. Gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung wird eine Abstands-Division zum Herstellen von Metallleitungen bei einem BEOL-Herstellungsschema angewendet. Ausführungsbeispiele können eine kontinuierliche Skalierung des Abstands von Metallschichten über die Auflösungsfähigkeit der lithographischen Ausrüstung gemäß dem Stand der Technik hinaus ermöglichen.
  • 54 ist ein Schema eines Abstandsviertelungsansatzes 5400, der zum Herstellen von Gräben für Verbindungstrukturen gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung verwendet wird.
  • Bezugnehmend auf 54 werden bei Schritt (a) Backbone-Merkmale 5402 unter Verwendung direkter Lithographie gebildet. Zum Beispiel kann eine Photoresistschicht oder -Stapel strukturiert werden und die Struktur in ein Hartmaskenmaterial übertragen werden, um schließlich Backbone-Merkmale 5402 zu bilden. Die Photoresistschicht oder der -Stapel, die verwendet werden, um Backbone-Merkmale 5402 zu bilden, können unter Verwendung standardmäßiger, lithografischer Verarbeitungstechniken strukturiert werden, wie beispielsweise einer 193-Immersions-Lithographie. Erste Abstandhalter-Merkmale 5404 werden dann benachbart zu den Seitenwänden der Backbone-Merkmale 5402 gebildet.
  • Bei Schritt (b) werden die Backbone-Merkmale 5402 entfernt, um nur die ersten Abstandhalter-Merkmale 5404 verbleiben zu lassen. Auf dieser Stufe sind die ersten Abstandhalter-Merkmale 5404 effektiv eine Halb-Abstand-Maske, die z.B. einen Abstandshalbierungsprozess repräsentiert. Die ersten Abstandhalter-Merkmale 5404 können entweder direkt für einen Abstandsviertelungsprozess verwendet werden, oder die Struktur der ersten Abstandhalter-Merkmale 5404 kann erst in ein neues Hartmaskenmaterial übertragen werden, wo der letztere Ansatz gezeigt ist.
  • Bei Schritt (c) wird die Struktur der ersten Abstandhalter-Merkmale 5404 in ein neues Hartmaskenmaterial übertragen, um erste Abstandhalter-Merkmale 5404' zu bilden. Zweite Abstandhalter-Merkmale 5406 werden dann benachbart zu den Seitenwänden der ersten Abstandhalter-Merkmale 5404' gebildet.
  • Bei Schritt (d) werden die ersten Abstandhalter-Merkmale 5404' entfernt, um nur die zweiten Abstandhalter-Merkmale 5406 verbleiben zu lassen. Auf dieser Stufe sind die zweiten Abstandhalter-Merkmale 5406 effektiv eine Viertel-Abstand-Maske, die z.B. einen Abstandsviertelungsprozess repräsentiert.
  • Bei Schritt (c) werden zweite Abstandhalter-Merkmale 5406 als Maske zum Strukturieren einer Mehrzahl von Gräben 5408 in einer Dielektrikums- oder Hartmasken-Schicht verwendet. Die Gräben können schließlich mit einem leitfähigen Material gefüllt werden, um leitfähige Verbindungen in Metallisierungsschichten einer integrierten Schaltung zu bilden. Gräben 5408 mit der Kennzeichnung „B“ entsprechen Backbone-Merkmalen 5402. Gräben 5408 mit der Kennzeichnung „S“ entsprechen ersten Abstandhalter-Merkmalen 5404 oder 5404' (S = spacer). Gräben 5408 mit der Kennzeichnung „C“ entsprechen einer komplementären Region 5407 zwischen Backbone-Merkmalen 5402 (C = complementary).
  • Es wird darauf hingewiesen, dass, da einzelne der Gräben 5408 von 54 einen Strukturierungs-Ursprung haben, der einem der Backbone-Merkmale 5402, ersten Abstandhalter-Merkmalen 5404 oder 5404' oder der komplementären Region 5407 von 54 entspricht, Unterschiede bei Breite und/oder Abstand solcher Merkmale als Artefakte eines Abstandsviertelungsprozesses in schließlich gebildeten leitfähigen Verbindungen in Metallisierungsschichten einer integrierten Schaltung auftreten können. Als Beispiel stellt 55A eine Querschnittansicht einer Metallisierungsschicht dar, die unter Verwendung des Abstandsviertelungsschemas gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung hergestellt wird.
  • Bezugnehmend auf 55A umfasst eine integrierte Schaltungsstruktur 5500 eine Zwischenschicht-Dielektrikums- (ILD-) Schicht 5504 über einem Substrat 5502. Eine Mehrzahl von leitfähigen Verbindungsleitungen 5506 ist in der ILD-Schicht 5504 und einzelne der Mehrzahl von leitfähigen Verbindungsleitungen 5506 sind voneinander durch Abschnitte der ILD-Schicht 5504 beabstandet. Einzelne der Mehrzahl von leitfähigen Verbindungsleitungen 5506 umfassen eine leitfähige Barriereschicht 5508 und ein leitfähiges Füllmaterial 5510.
  • Bezugnehmend auf beide 54 und 55A sind leitfähige Verbindungsleitungen 5506B in Gräben mit einer Struktur gebildet, die von Backbone-Merkmalen 5402 ausgeht. Leitfähige Verbindungsleitungen 5506S sind in Gräben mit einer Struktur gebildet, die von ersten Abstandhalter-Merkmalen 5404 oder 5404' ausgeht. Leitfähige Verbindungsleitungen 5506C sind in Gräben mit einer Struktur gebildet, die von einer komplementären Region 5407 zwischen Backbone-Merkmalen 5402 ausgeht.
  • Erneut bezugnehmend auf 55A umfasst bei einem Ausführungsbeispiel der Mehrzahl von leitfähigen Verbindungsleitungen 5506 eine erste Verbindungsleitung 5506B mit einer Breite (W1). Eine zweite Verbindungsleitung 5506S ist direkt benachbart zu der ersten Verbindungsleitung 5506B, wobei die zweite Verbindungsleitung 5506S eine Breite (W2) unterschiedlich zu der Breite (W1) der ersten Verbindungsleitung 5506B aufweist. Eine dritte Verbindungsleitung 5506C ist direkt benachbart zu der zweiten Verbindungsleitung 5506S, wobei die dritte Verbindungsleitung 5506C eine Breite (W3) aufweist. Eine vierte Verbindungsleitung (zweite 5506S) ist direkt benachbart zu der dritten Verbindungsleitung 5506C, wobei vierte Verbindungsleitung eine Breite (W2) gleich zu der Breite (W2) der zweiten Verbindungsleitung 5506S aufweist. Eine fünften Verbindungsleitung (zweite 5506B) ist direkt benachbart zu der vierten Verbindungsleitung (zweite 5506S), wobei die fünfte Verbindungsleitung (zweite 5506B) eine Breite (W1) gleich zu der Breite (W1) der ersten Verbindungsleitung 5506B aufweist.
  • Bei einem Ausführungsbeispiel ist die Breite (W3) der dritten Verbindungsleitung 5506C unterschiedlich zu der Breite (W1) der ersten Verbindungsleitung 5506B. Bei einem solchen Ausführungsbeispiel ist die Breite (W3) der dritten Verbindungsleitung 5506C unterschiedlich zu der Breite (W2) der zweiten Verbindungsleitung 5506S. Bei einem anderen solchen Ausführungsbeispiel ist die Breite (W3) der dritten Verbindungsleitung 5506C gleich zu der Breite (W2) der zweiten Verbindungsleitung 5506S. Bei einem Ausführungsbeispiel ist die Breite (W3) der dritten Verbindungsleitung 5506C gleich zu der Breite (W1) der ersten Verbindungsleitung 5506B.
  • Bei einem Ausführungsbeispiel ist ein Abstand (P1) zwischen der ersten Verbindungsleitung 5506B und der dritten Verbindungsleitung 5506C derselbe wie ein Abstand (P2) zwischen der zweiten Verbindungsleitung 5506S und der vierten Verbindungsleitung (zweite 5506S). Bei einem anderen Ausführungsbeispiel ist ein Abstand (P1) zwischen der ersten Verbindungsleitung 5506B und der dritten Verbindungsleitung 5506C unterschiedlich zu einem Abstand (P2) zwischen der zweiten Verbindungsleitung 5506S und der vierten Verbindungsleitung (zweite 5506S).
  • Erneut bezugnehmend auf 55A umfasst bei einem anderen Ausführungsbeispiel der Mehrzahl von leitfähigen Verbindungsleitungen 5506 eine erste Verbindungsleitung 5506B mit einer Breite (W1). Eine zweite Verbindungsleitung 5506S ist direkt benachbart zu der ersten Verbindungsleitung 5506B, wobei die zweite Verbindungsleitung 5506S eine Breite (W2) aufweist. Eine dritte Verbindungsleitung 5506C ist direkt benachbart zu der zweiten Verbindungsleitung 5506S, wobei die dritte Verbindungsleitung 5506C eine Breite (W3) unterschiedlich zu der Breite (W1) der ersten Verbindungsleitung 5506B aufweist. Eine vierte Verbindungsleitung (zweite 5506S) ist direkt benachbart zu der dritten Verbindungsleitung 5506C, wobei vierte Verbindungsleitung eine Breite (W2) gleich zu der Breite (W2) der zweiten Verbindungsleitung 5506S aufweist. Eine fünfte Verbindungsleitung (zweite 5506B) ist direkt benachbart zu der vierten Verbindungsleitung (zweite 5506S), wobei die fünfte Verbindungsleitung (zweite 5506B) eine Breite (W1) gleich zu der Breite (W1) der ersten Verbindungsleitung 5506B aufweist.
  • Bei einem Ausführungsbeispiel ist die Breite (W2) der zweiten Verbindungsleitung 5506S unterschiedlich zu der Breite (W1) der ersten Verbindungsleitung 5506B. Bei einem solchen Ausführungsbeispiel ist die Breite (W3) der dritten Verbindungsleitung 5506C unterschiedlich zu der Breite (W2) der zweiten Verbindungsleitung 5506S. Bei einem anderen solchen Ausführungsbeispiel ist die Breite (W3) der dritten Verbindungsleitung 5506C gleich zu der Breite (W2) der zweiten Verbindungsleitung 5506S.
  • Bei einem Ausführungsbeispiel ist die Breite (W2) der zweiten Verbindungsleitung 5506S gleich zu der Breite (W1) der ersten Verbindungsleitung 5506B. Bei einem Ausführungsbeispiel ist ein Abstand (P1) zwischen der ersten Verbindungsleitung 5506B und der dritten Verbindungsleitung 5506C derselbe wie ein Abstand (P2) zwischen der zweiten Verbindungsleitung 5506S und der vierten Verbindungsleitung (zweite 5506S). Bei einem Ausführungsbeispiel ist ein Abstand (P1) zwischen der ersten Verbindungsleitung 5506B und der dritten Verbindungsleitung 5506C unterschiedlich zu einem Abstand (P2) zwischen der zweiten Verbindungsleitung 5506S und der vierten Verbindungsleitung (zweite 5506S).
  • 55B stellt eine Querschnittansicht einer Metallisierungsschicht dar, die unter Verwendung eines Abstandshalbierungsschemas über einer Metallisierungsschicht hergestellt unter Verwendung des Abstandsviertelungsschemas gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung hergestellt wird.
  • Bezugnehmend auf 55B umfasst eine integrierte Schaltungsstruktur 5550 eine erste Zwischenschicht-Dielektrikums- (ILD-) Schicht 5554 über einem Substrat 5552. Eine erste Mehrzahl von leitfähigen Verbindungsleitungen 5556 ist in der ersten ILD-Schicht 5554 und einzelne der ersten Mehrzahl von leitfähigen Verbindungsleitungen 5556 sind voneinander durch Abschnitte der ersten ILD-Schicht 5554 beabstandet. Einzelne der Mehrzahl von leitfähigen Verbindungsleitungen 5556 umfassen eine leitfähige Barriereschicht 5558 und ein leitfähiges Füllmaterial 5560. Die integrierte Schaltungsstruktur 5550 umfasst ferner eine zweite Zwischenschicht-Dielektrikums- (ILD-) Schicht 5574 über dem Substrat 5552. Eine zweite Mehrzahl von leitfähigen Verbindungsleitungen 5576 ist in der zweiten ILD-Schicht 5574 und einzelne der zweiten Mehrzahl von leitfähigen Verbindungsleitungen 5576 sind voneinander durch Abschnitte der zweiten ILD-Schicht 5574 beabstandet. Einzelne der Mehrzahl von leitfähigen Verbindungsleitungen 5576 umfassen eine leitfähige Barriereschicht 5578 und ein leitfähiges Füllmaterial 5580.
  • Gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung erneut bezugnehmend auf 55B, umfasst ein Verfahren zum Herstellen einer integrierten Schaltungsstruktur das Bilden einer ersten Mehrzahl von leitfähigen Verbindungsleitungen 5556 in der und beabstandet durch eine erste Zwischenschicht-Dielektrikums- (ILD-) Schicht 5554 über einem Substrat 5552. Die erste Mehrzahl von leitfähigen Verbindungsleitungen 5556 wird unter Verwendung eines Abstandhalter-basierten Abstandsviertelungsprozesses gebildet, z.B. dem Ansatz, der in Zuordnung zu den Schritten (a)-(e) von 54 beschrieben ist. Eine zweite Mehrzahl von leitfähigen Verbindungsleitungen 5576 ist in der und beabstandet durch eine zweite ILD-Schicht 5574 über der ersten ILD-Schicht 5554. Die zweite Mehrzahl von leitfähigen Verbindungsleitungen 5576 wird unter Verwendung eines Abstandhalter-basierten Abstandshalbierungsprozesses gebildet, z.B. mit dem Ansatz, der in Zuordnung zu den Schritten (a) und (b) von 54 beschrieben ist.
  • Bei einem Ausführungsbeispiel weist eine erste Mehrzahl von leitfähigen Verbindungsleitungen 5556 einen Abstand (P1) zwischen direkt benachbarten Leitungen von 40 Nanometern auf. Die zweite Mehrzahl von leitfähigen Verbindungsleitungen 5576 weist einen Abstand (P2) zwischen direkt benachbarten Leitungen von 44 Nanometern oder mehr auf. Bei einem Ausführungsbeispiel basieren der Abstandhalter-basierte Abstandsviertelungsprozess und der Abstandhalter-basierte Abstandshalbierungsprozess auf einem Immersions-193nm-Lithographieprozess.
  • Bei einem Ausführungsbeispiel umfassen Einzelne der Mehrzahl von leitfähigen Verbindungsleitungen 5554 einen ersten leitfähigen Barriere-Liner 5558 und ein erstes leitfähiges Füllmaterial 5560. Einzelne der zweiten Mehrzahl von leitfähigen Verbindungsleitungen 5556 umfassen einen zweiten leitfähigen Barriere-Liner 5578 und ein zweites leitfähiges Füllmaterial 5580. Bei einem solchen Ausführungsbeispiel ist das erste leitfähige Füllmaterial 5560 in seiner Zusammensetzung unterschiedlich zu dem zweiten leitfähigen Füllmaterial 5580. Bei einem anderen Ausführungsbeispiel ist das erste leitfähige Füllmaterial 5560 in seiner Zusammensetzung gleich zu dem zweiten leitfähigen Füllmaterial 5580.
  • Obgleich nicht dargestellt, umfasst bei einem Ausführungsbeispiel das Verfahren ferner das Bilden einer dritten Mehrzahl von leitfähigen Verbindungsleitungen in der und beabstandet durch eine dritte ILD-Schicht über der zweiten ILD-Schicht 5574. Die dritte Mehrzahl von leitfähigen Verbindungsleitungen wird ohne Abstands-Teilung gebildet.
  • Obgleich nicht dargestellt, umfasst bei einem Ausführungsbeispiel das Verfahren ferner, vor dem Bilden der zweiten Mehrzahl von leitfähigen Verbindungsleitungen 5576, das Bilden einer dritten Mehrzahl von leitfähigen Verbindungsleitungen in der und beabstandet durch eine dritte ILD-Schicht über der ersten ILD-Schicht 5554. Die dritte Mehrzahl von leitfähigen Verbindungsleitungen wird unter Verwendung eines Abstandhalter-basierten Abstandsviertelungsprozesses gebildet. Bei einem solchen Ausführungsbeispiel wird, nach dem Bilden der zweiten Mehrzahl von leitfähigen Verbindungsleitungen 5576, eine vierte Mehrzahl von leitfähigen Verbindungsleitungen in der und beabstandet durch eine vierte ILD-Schicht über der zweiten ILD-Schicht 5574 gebildet. Die vierte Mehrzahl von leitfähigen Verbindungsleitungen wird unter Verwendung eines Abstandhalter-basierten Abstandshalbierungsprozesses gebildet. Bei einem Ausführungsbeispiel umfasst ein Verfahren ferner das Bilden einer fünften Mehrzahl von leitfähigen Verbindungsleitungen in der und beabstandet durch eine fünfte ILD-Schicht über der vierten ILD-Schicht, wobei die fünfte Mehrzahl von leitfähigen Verbindungsleitungen unter Verwendung eines Abstandhalter-basierten Abstandshalbierungsprozesses gebildet wird. Eine sechste Mehrzahl von leitfähigen Verbindungsleitungen wird dann in der und beabstandet durch eine sechste ILD-Schicht über der fünften ILD-Schicht gebildet, wobei die sechste Mehrzahl von leitfähigen Verbindungsleitungen unter Verwendung eines Abstandhalter-basierten Abstandshalbierungsprozesses gebildet wird. Eine siebte Mehrzahl von leitfähigen Verbindungsleitungen wird dann in der und beabstandet durch eine siebte ILD-Schicht über der sechsten ILD-Schicht gebildet. Die siebte Mehrzahl von leitfähigen Verbindungsleitungen wird ohne Verwendung einer Abstands-Teilung gebildet.
  • Bei einem anderen Aspekt variieren Metallleitungs-Zusammensetzungen zwischen Metallisierungsschichten. Eine solche Anordnung kann als heterogene Metallisierungsschichten bezeichnet werden. Bei einem Ausführungsbeispiel wird Kupfer als ein leitfähiges Füllmaterial für relativ größere Verbindungsleitungen verwendet, während Kobalt als leitfähiges Füllmaterial für relativ kleinere Verbindungsleitungen verwendet wird. Die kleineren Leitungen, die Kobalt als Füllmaterial aufweisen, können eine reduzierte Elektromigration bereitstellen, während sie eine niedrige Resistivität beibehalten. Die Verwendung von Kobalt anstelle von Kupfer für kleinere Verbindungsleitungen kann Probleme bei der Skalierung von Kupferleitungen addressieren, wo eine leitfähige Barriereschicht einen größeren Betrag an Verbindungvolumen verbraucht und Kupfer reduziert wird, was Vorteile wesentlich verhindert, die normalerweise einer Kupfer-Verbindungsleitung zugeordnet sind.
  • Bei einem ersten Beispiel stellt 56A eine Querschnittansicht einer integrierten Schaltungsstruktur umfassend eine Metallisierungsschicht mit einer Metallleitungs-Zusammensetzung über einer Metallisierungsschicht mit einer unterschiedlichen Metallleitungs-Zusammensetzung dar, gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung.
  • Bezugnehmend auf 56A umfasst eine integrierte Schaltungsstruktur 5600 eine erste Mehrzahl von leitfähigen Verbindungsleitungen 5606 in und beabstandet durch eine erste Zwischenschicht-Dielektrikums- (ILD-) Schicht 5604 über einem Substrat 5602. Eine der leitfähigen Verbindungsleitungen 5606A ist derart gezeigt, dass ein darunterliegendes Via 5607 aufweist. Einzelne der ersten Mehrzahl von leitfähigen Verbindungsleitungen 5606 umfassen ein erstes leitfähiges Barrierematerial 5608 entlang Seitenwänden und einem Boden eines ersten leitfähigen Füllmaterials 5610.
  • Eine zweite Mehrzahl von leitfähigen Verbindungsleitungen 5616 ist in der und beabstandet durch eine zweite ILD-Schicht 5614 über der ersten ILD-Schicht 5604. Eine der leitfähigen Verbindungsleitungen 5616A ist derart gezeigt, dass sie ein darunterliegendes Via 5617 aufweist. Einzelne der zweiten Mehrzahl von leitfähigen Verbindungsleitungen 5616 umfassen ein zweites leitfähiges Barrierematerial 5618 entlang Seitenwänden und einem Boden eines zweiten leitfähigen Füllmaterials 5620. Das zweite leitfähige Füllmaterial 5620 ist in seiner Zusammensetzung unterschiedlich zu dem ersten leitfähigen Füllmaterial 5610.
  • Bei einem Ausführungsbeispiel umfasst das zweite leitfähige Füllmaterial 5620 im Wesentlichen Kupfer und das erste leitfähige Füllmaterial 5610 umfasst im Wesentlichen Kobalt. Bei einem solchen Ausführungsbeispiel ist das erste leitfähige Barrierematerial 5608 in seiner Zusammensetzung unterschiedlich zu dem zweiten leitfähigen Barrierematerial 5618. Bei einem anderen solchen Ausführungsbeispiel ist das erste leitfähige Barrierematerial 5608 in seiner Zusammensetzung gleich zu dem zweiten leitfähigen Barrierematerial 5618.
  • Bei einem Ausführungsbeispiel umfasst das erste leitfähige Füllmaterial 5610 Kupfer mit einer ersten Konzentration eines Dotierstoff-Fremdatoms, und das zweite leitfähige Füllmaterial 5620 umfasst Kupfer mit einer zweiten Konzentration des Dotierstoff-Fremdatoms. Die zweite Konzentration des Dotierstoff-Fremdatoms ist geringer als die erste Konzentration des Dotierstoff-Fremdatoms. Bei einem solchen Ausführungsbeispiel ist das Dotierstoff-Fremdatom ausgewählt aus der Gruppe bestehend aus Aluminium (Al) und Mangan (Mn). Bei einem Ausführungsbeispiel weisen das erste leitfähige Barrierematerial 5610 und das zweite leitfähige Barrierematerial 5620 dieselbe Zusammensetzung auf. Bei einem Ausführungsbeispiel weisen das erste leitfähige Barrierematerial 5610 und das zweite leitfähige Barrierematerial 5620 eine unterschiedliche Zusammensetzung auf.
  • Bezugnehmend wiederum auf 56A ist die zweite ILD-Schicht 5614 auf einer Ätzstoppschicht 5622. Das leitfähige Via 5617 ist in der zweiten ILD-Schicht 5614 und in einer Öffnung der Ätzstoppschicht 5622. Bei einem Ausführungsbeispiel umfassen die erste und zweite ILD-Schicht 5604 und 5614 Silizium, Kohlenstoff und Sauerstoff und die Ätzstoppschicht 5622 umfasst Silizium und Stickstoff. Bei einem Ausführungsbeispiel umfassen Einzelne der ersten Mehrzahl von leitfähigen Verbindungsleitungen 5606 eine erste Breite (W1), und Einzelne der zweiten Mehrzahl von leitfähigen Verbindungsleitungen 5616 umfassen eine zweite Breite (W2) größer als die erste Breite (W1).
  • Bei einem zweiten Beispiel stellt 56B eine Querschnittansicht einer integrierten Schaltungsstruktur umfassend eine Metallisierungsschicht mit einer Metallleitungs-Zusammensetzung gekoppelt mit einer Metallisierungsschicht mit einer unterschiedlichen Metallleitungs-Zusammensetzung dar, gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung.
  • Bezugnehmend auf 56B umfasst eine integrierte Schaltungsstruktur 5650 eine erste Mehrzahl von leitfähigen Verbindungsleitungen 5656 in und beabstandet durch eine erste Zwischenschicht-Dielektrikums- (ILD-) Schicht 5654 über einem Substrat 5652. Eine der leitfähigen Verbindungsleitungen 5656A ist derart gezeigt, dass sie ein darunterliegendes Via 5657 aufweist. Einzelne der ersten Mehrzahl von leitfähigen Verbindungsleitungen 5656 umfassen ein erstes leitfähiges Barrierematerial 5658 entlang Seitenwänden und einem Boden eines ersten leitfähigen Füllmaterials 5660.
  • Eine zweite Mehrzahl von leitfähigen Verbindungsleitungen 5666 ist in der und beabstandet durch eine zweite ILD-Schicht 5664 über der ersten ILD-Schicht 5654. Eine der leitfähigen Verbindungsleitungen 5666A ist derart gezeigt, dass sie ein darunterliegendes Via 5667 aufweist. Einzelne der zweiten Mehrzahl von leitfähigen Verbindungsleitungen 5666 umfassen ein zweites leitfähiges Barrierematerial 5668 entlang Seitenwänden und einem Boden eines zweiten leitfähigen Füllmaterials 5670. Das zweite leitfähige Füllmaterial 5670 ist in seiner Zusammensetzung unterschiedlich zu dem ersten leitfähigen Füllmaterial 5660.
  • Bei einem Ausführungsbeispiel ist das leitfähige Via 5657 auf und elektrisch gekoppelt mit einer Einzelnen 5656B der ersten Mehrzahl von leitfähigen Verbindungsleitungen 5656, die die Einzelne 5666A der zweiten Mehrzahl von leitfähigen Verbindungsleitungen 5666 mit der Einzelnen 5656B der ersten Mehrzahl von leitfähigen Verbindungsleitungen 5656 elektrisch koppelt. Bei einem Ausführungsbeispiel sind Einzelne der ersten Mehrzahl von leitfähigen Verbindungsleitungen 5656 entlang einer ersten Richtung 5698 (z.B. in die und aus der Seite), und Einzelne der zweiten Mehrzahl von leitfähigen Verbindungsleitungen 5666 sind entlang einer zweiten Richtung 5699 orthogonal zu der ersten Richtung 5698, wie gezeigt ist. Bei einem Ausführungsbeispiel umfasst das leitfähige Via 5667 das zweite leitfähige Barrierematerial 5668 entlang Seitenwänden und einem Boden des zweiten leitfähigen Füllmaterials 5670, wie gezeigt ist.
  • Bei einem Ausführungsbeispiel ist die zweite ILD-Schicht 5664 auf einer Ätzstoppschicht 5672 auf der ersten ILD-Schicht 5654. Das leitfähige Via 5667 ist in der zweiten ILD-Schicht 5664 und in einer Öffnung der Ätzstoppschicht 5672. Bei einem Ausführungsbeispiel umfassen die erste und zweite ILD-Schicht 5654 und 5664 Silizium, Kohlenstoff und Sauerstoff und die Ätzstoppschicht 5672 umfasst Silizium und Stickstoff. Bei einem Ausführungsbeispiel umfassen Einzelne der ersten Mehrzahl von leitfähigen Verbindungsleitungen 5656 eine erste Breite (W1), und Einzelne der zweiten Mehrzahl von leitfähigen Verbindungsleitungen 5666 umfassen eine zweite Breite (W2) größer als die erste Breite (W1).
  • Bei einem Ausführungsbeispiel umfasst das zweite leitfähige Füllmaterial 5670 im Wesentlichen Kupfer und das erste leitfähige Füllmaterial 5660 umfasst im Wesentlichen Kobalt. Bei einem solchen Ausführungsbeispiel ist das erste leitfähige Barrierematerial 5658 in seiner Zusammensetzung unterschiedlich zu dem zweiten leitfähigen Barrierematerial 5668. Bei einem anderen solchen Ausführungsbeispiel ist das erste leitfähige Barrierematerial 5658 in seiner Zusammensetzung gleich zu dem zweiten leitfähigen Barrierematerial 5668.
  • Bei einem Ausführungsbeispiel umfasst das erste leitfähige Füllmaterial 5660 Kupfer mit einer ersten Konzentration eines Dotierstoff-Fremdatoms, und das zweite leitfähige Füllmaterial 5670 umfasst Kupfer mit einer zweiten Konzentration des Dotierstoff-Fremdatoms. Die zweite Konzentration des Dotierstoff-Fremdatoms ist geringer als die erste Konzentration des Dotierstoff-Fremdatoms. Bei einem solchen Ausführungsbeispiel ist das Dotierstoff-Fremdatom ausgewählt aus der Gruppe bestehend aus Aluminium (Al) und Mangan (Mn). Bei einem Ausführungsbeispiel weisen das erste leitfähige Barrierematerial 5660 und das zweite leitfähige Barrierematerial 5670 dieselbe Zusammensetzung auf. Bei einem Ausführungsbeispiel weisen das erste leitfähige Barrierematerial 5660 und das zweite leitfähige Barrierematerial 5670 eine unterschiedliche Zusammensetzung auf.
  • 57A-57C stellen Querschnittansichten von individuellen Verbindungsleitungen mit verschiedenen Barriere-Liner- und leitfähigen strukturellen Abdeckungs-Anordnungen dar, die geeignet sind für die in Zuordnung zu den 56A und 56B beschriebenen Strukturen, gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung.
  • Bezugnehmend auf 57A umfasst eine Verbindungsleitung 5700 in einer dielektrischen Schicht 5701 ein leitfähiges Barrierematerial 5702 und ein leitfähiges Füllmaterial 5704. Das leitfähige Barrierematerial 5702 umfasst eine äußere Schicht 5706 distal von dem leitfähigen Füllmaterial 5704 und eine innere Schicht 5708 nahe dem leitfähigen Füllmaterial 5704. Bei einem Ausführungsbeispiel umfasst das leitfähige Füllmaterial Kobalt, die äußere Schicht 5706 umfasst Titan und Stickstoff und die innere Schicht 5708 umfasst Wolfram, Stickstoff und Kohlenstoff. Bei einem solchen Ausführungsbeispiel weist die äußere Schicht 5706 eine Dicke von ungefähr 2 Nanometern auf und die innere Schicht 5708 weist eine Dicke von ungefähr 0,5 Nanometern auf. Bei einem anderen Ausführungsbeispiel umfasst das leitfähige Füllmaterial Kobalt, die äußere Schicht 5706 umfasst Tantal und die innere Schicht 5708 umfasst Ruthenium. Bei einem solchen Ausführungsbeispiel umfasst die äußere Schicht 5706 Stickstoff.
  • Bezugnehmend auf 57B umfasst eine Verbindungsleitung 5720 in einer dielektrischen Schicht 5721 ein leitfähiges Barrierematerial 5722 und ein leitfähiges Füllmaterial 5724. Eine leitfähige Abdeckungsschicht 5730 ist auf einer Oberseite des leitfähigen Füllmaterials 5724. Bei einem solchen Ausführungsbeispiel ist die leitfähige Abdeckungsschicht 5730 ferner auf einer Oberseite des leitfähigen Barrierematerials 5722, wie gezeigt ist. Bei einem anderen Ausführungsbeispiel ist eine leitfähige Abdeckungsschicht 5730 nicht ist auf einer Oberseite des leitfähigen Barrierematerials 5722. Bei einem Ausführungsbeispiel umfasst ist die leitfähige Abdeckungsschicht 5730 im Wesentlichen Kobalt und das leitfähige Füllmaterial 5724 umfasst im Wesentlichen Kupfer.
  • Bezugnehmend auf 57C umfasst eine Verbindungsleitung 5740 in einer dielektrischen Schicht 5741 ein leitfähiges Barrierematerial 5742 und ein leitfähiges Füllmaterial 5744. Das leitfähige Barrierematerial 5742 umfasst eine äußere Schicht 5746 distal von dem leitfähigen Füllmaterial 5744 und eine innere Schicht 5748 nahe dem leitfähigen Füllmaterial 5744. Eine leitfähige Abdeckungsschicht 5750 ist auf einer Oberseite des leitfähigen Füllmaterials 5744. Bei einem Ausführungsbeispiel ist die leitfähige Abdeckungsschicht 5750 nur auf einer Oberseite des leitfähigen Füllmaterials 5744. Bei einem anderen Ausführungsbeispiel jedoch ist die leitfähige Abdeckungsschicht 5750 ferner auf einer Oberseite der inneren Schicht 5748 des leitfähigen Barrierematerials 5742, d.h. an Position 5752. Bei einem solchen Ausführungsbeispiel ist die leitfähige Abdeckungsschicht 5750 ferner auf einer Oberseite der äußeren Schicht 5746 des leitfähigen Barrierematerials 5742, d.h. an Position 5754.
  • Bei einem Ausführungsbeispiel, Bezug nehmend auf 57B und 57C, umfasst ein Verfahren zum Herstellen einer integrierten Schaltungsstruktur das Bilden einer Zwischenschicht-Dielektrikums- (ILD-) Schicht 5721 oder 5741 auf einem Substrat. Eine Mehrzahl von leitfähigen Verbindungsleitungen 5720 oder 5740 ist in Gräben gebildet und beabstandet durch die ILD-Schicht, wobei einzelne der Mehrzahl von leitfähigen Verbindungsleitungen 5720 oder 5740 in einem entsprechenden der Gräben sind. Die Mehrzahl von leitfähigen Verbindungsleitungen wird gebildet durch zuerst Bilden eines leitfähigen Barrierematerials 5722 oder 5724 auf Böden oder Seitenwänden der Gräben und dann Bilden eines leitfähigen Füllmaterials 5724 oder 5744 auf dem leitfähigen Barrierematerial 5722 und/oder 5724, und Füllen der Gräben, wobei das leitfähige Barrierematerial 5722 oder 5742 entlang eines Bodens und entlang von Seitenwänden des leitfähigen Füllmaterials 5730 und/oder 5750 ist. Die Oberseite des leitfähigen Füllmaterials 5724 oder 5744 wird dann mit einem Gas behandelt, umfassend Sauerstoff und Kohlenstoff. Nach dem Behandeln der Oberseite des leitfähigen Füllmaterials 5724 oder 5744 mit dem Gas umfassend Sauerstoff und Kohlenstoff wird eine leitfähige Abdeckungsschicht 5730 oder 5750 auf der Oberseite des leitfähigen Füllmaterials 5724 und/oder 5744 gebildet.
  • Bei einem Ausführungsbeispiel umfasst Behandeln der Oberseite des leitfähigen Füllmaterials 5724 oder 5744 mit dem Gas umfassend Sauerstoff und Kohlenstoff das Behandeln der Oberseite des leitfähigen Füllmaterials 5724 oder 5744 mit Kohlenstoffmonoxid (CO). Bei einem Ausführungsbeispiel umfasst das leitfähige Füllmaterial 5724 oder 5744 Kupfer und das Bilden der leitfähigen Abdeckungsschicht 5730 oder 5750 auf der Oberseite des leitfähigen Füllmaterials 5724 und/oder 5744 umfasst das Bilden einer Schicht umfassend Kobalt unter Verwendung chemischer Gasphasenabscheidung (CVD). Bei einem Ausführungsbeispiel wird die leitfähige Abdeckungsschicht 5730 oder 5750 auf der Oberseite des leitfähigen Füllmaterials 5724 und/oder 5744 gebildet, aber nicht auf einer Oberseite des leitfähigen Barrierematerials 5722 oder 5724.
  • Bei einem Ausführungsbeispiel umfasst das Bilden des leitfähigen Barrierematerials 5722 oder 5744 das Bilden einer ersten leitfähigen Schicht auf den Böden und Seitenwänden der Gräben, wobei die erste leitfähige Schicht Tantal umfasst. Ein erster Abschnitt der ersten leitfähigen Schicht wird zuerst gebildet unter Verwendung von Atomschichtabscheidung (ALD) und dann wird ein zweiter Abschnitt der ersten leitfähigen Schicht unter Verwendung physikalischer Gasphasenabscheidung (PVD) gebildet. Bei einem solchen Ausführungsbeispiel umfasst das Bilden des leitfähigen Barrierematerials ferner das Bilden einer zweiten leitfähigen Schicht auf der ersten leitfähigen Schicht auf den Böden und Seitenwänden der Gräben, wobei die zweite leitfähige Schicht Ruthenium umfasst und das leitfähige Füllmaterial Kupfer umfasst. Bei einem Ausführungsbeispiel umfasst die erste leitfähige Schicht ferner Stickstoff.
  • 58 stellt eine Querschnittansicht einer integrierten Schaltungsstruktur umfassend vier Metallisierungsschichten mit einer Metallleitungs-Zusammensetzung und einem Abstand über zwei Metallisierungsschichten mit einer unterschiedlichen Metallleitungs-Zusammensetzung und einem kleineren Abstand dar, gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung.
  • Bezugnehmend auf 58 umfasst eine integrierte Schaltungsstruktur 5800 eine erste Mehrzahl von leitfähigen Verbindungsleitungen 5804 in und beabstandet durch eine erste Zwischenschicht-Dielektrikums- (ILD-) Schicht 5802 über einem Substrat 5801. Einzelne der ersten Mehrzahl von leitfähigen Verbindungsleitungen 5804 umfassen ein erstes leitfähiges Barrierematerial 5806 entlang Seitenwänden und einem Boden eines ersten leitfähigen Füllmaterials 5808. Einzelne der ersten Mehrzahl von leitfähigen Verbindungsleitungen 5804 sind entlang einer ersten Richtung 5898 (z.B. in die und aus der Seite).
  • Eine zweite Mehrzahl von leitfähigen Verbindungsleitungen 5814 ist in der und beabstandet durch eine zweite ILD-Schicht 5812 über der ersten ILD-Schicht 5802. Einzelne der zweiten Mehrzahl von leitfähigen Verbindungsleitungen 5814 umfassen das erste leitfähige Barrierematerial 5806 entlang Seitenwänden und einem Boden des ersten leitfähigen Füllmaterials 5808. Einzelne der zweiten Mehrzahl von leitfähigen Verbindungsleitungen 5814 sind entlang einer zweiten Richtung 5899 orthogonal zu der ersten Richtung 5898.
  • Eine dritte Mehrzahl von leitfähigen Verbindungsleitungen 5824 ist in der und beabstandet durch eine dritte ILD-Schicht 5822 über der zweiten ILD-Schicht 5812. Einzelne der dritten Mehrzahl von leitfähigen Verbindungsleitungen 5824 umfassen ein zweites leitfähiges Barrierematerial 5826 entlang Seitenwänden und einem Boden eines zweiten leitfähigen Füllmaterials 5828. Das zweite leitfähige Füllmaterial 5828 ist in seiner Zusammensetzung unterschiedlich zu dem ersten leitfähigen Füllmaterial 5808. Einzelne der dritten Mehrzahl von leitfähigen Verbindungsleitungen 5824 sind entlang der ersten Richtung. 5898.
  • Eine vierte Mehrzahl von leitfähigen Verbindungsleitungen 5834 ist in der und beabstandet durch eine vierte ILD-Schicht 5832 über der dritten ILD-Schicht 5822. Einzelne der vierten Mehrzahl von leitfähigen Verbindungsleitungen 5834 umfassen das zweite leitfähige Barrierematerial 5826 entlang Seitenwänden und einem Boden des zweiten leitfähigen Füllmaterials 5828. Einzelne der vierten Mehrzahl von leitfähigen Verbindungsleitungen 5834 sind entlang der zweiten Richtung 5899.
  • Eine fünfte Mehrzahl von leitfähigen Verbindungsleitungen 5844 ist in der und beabstandet durch eine fünfte ILD-Schicht 5842 über der vierten ILD-Schicht 5832. Einzelne der fünften Mehrzahl von leitfähigen Verbindungsleitungen 5844 umfassen das zweite leitfähige Barrierematerial 5826 entlang Seitenwänden und einem Boden des zweiten leitfähigen Füllmaterials 5828. Einzelne der fünften Mehrzahl von leitfähigen Verbindungsleitungen 5844 sind entlang der ersten Richtung 5898.
  • Eine sechste Mehrzahl von leitfähigen Verbindungsleitungen 5854 ist in der und beabstandet durch eine sechste ILD-Schicht 5852 über der fünften ILD-Schicht. Einzelne der sechsten Mehrzahl von leitfähigen Verbindungsleitungen 5854 umfassen das zweite leitfähige Barrierematerial 5826 entlang Seitenwänden und einem Boden des zweiten leitfähigen Füllmaterials 5828. Einzelne der sechsten Mehrzahl von leitfähigen Verbindungsleitungen 5854 sind entlang der zweiten Richtung 5899.
  • Bei einem Ausführungsbeispiel umfasst das zweite leitfähige Füllmaterial 5828 im Wesentlichen Kupfer und das erste leitfähige Füllmaterial 5808 umfasst im Wesentlichen Kobalt. Bei einem Ausführungsbeispiel umfasst das erste leitfähige Füllmaterial 5808 Kupfer mit einer ersten Konzentration eines Dotierstoff-Fremdatoms, und das zweite leitfähige Füllmaterial 5828 umfasst Kupfer mit einer zweiten Konzentration des Dotierstoff-Fremdatoms, wobei die zweite Konzentration des Dotierstoff-Fremdatoms geringer ist als die erste Konzentration des Dotierstoff-Fremdatoms.
  • Bei einem Ausführungsbeispiel ist das erste leitfähige Barrierematerial 5806 in seiner Zusammensetzung unterschiedlich zu dem zweiten leitfähigen Barrierematerial 5826. Bei einem anderen Ausführungsbeispiel weisen das erste leitfähige Barrierematerial 5806 und das zweite leitfähige Barrierematerial 5826 dieselbe Zusammensetzung auf.
  • Bei einem Ausführungsbeispiel ist ein erstes leitfähiges Via 5819 auf und elektrisch gekoppelt mit einer Einzelnen 5804A der ersten Mehrzahl von leitfähigen Verbindungsleitungen 5804. Eine Einzelne 5814A der zweiten Mehrzahl von leitfähigen Verbindungsleitungen 5814 ist auf und elektrisch gekoppelt mit dem ersten leitfähigen Via 5819.
  • Ein zweites leitfähiges Via 5829 ist auf und elektrisch gekoppelt mit einer Einzelnen 5814A der zweiten Mehrzahl von leitfähigen Verbindungsleitungen 5814. Eine Einzelne 5824A der dritten Mehrzahl von leitfähigen Verbindungsleitungen 5824 ist auf und elektrisch gekoppelt mit dem zweiten leitfähigen Via 5829.
  • Ein drittes leitfähiges Via 5839 ist auf und elektrisch gekoppelt mit einer Einzelnen 5824B der dritten Mehrzahl von leitfähigen Verbindungsleitungen 5824. Eine Einzelne 5834A der vierten Mehrzahl von leitfähigen Verbindungsleitungen 5834 ist auf und elektrisch gekoppelt mit dem dritten leitfähigen Via 5839.
  • Ein viertes leitfähiges Via 5849 ist auf und elektrisch gekoppelt mit einer Einzelnen 5834B der vierten Mehrzahl von leitfähigen Verbindungsleitungen 5834. Eine Einzelne 5844A der fünften Mehrzahl von leitfähigen Verbindungsleitungen 5844 ist auf und elektrisch gekoppelt mit dem vierten leitfähigen Via 5849.
  • Ein fünftes leitfähiges Via 5859 ist auf und elektrisch gekoppelt mit einer Einzelnen 5844B der fünften Mehrzahl von leitfähigen Verbindungsleitungen 5844. Eine Einzelne 5854A der sechsten Mehrzahl von leitfähigen Verbindungsleitungen 5854 ist auf und elektrisch gekoppelt mit dem fünften leitfähigen Via 5859.
  • Bei einem Ausführungsbeispiel umfasst das erste leitfähige Via 5819 das erste leitfähige Barrierematerial 5806 entlang Seitenwänden und einem Boden des ersten leitfähigen Füllmaterials 5808. Das zweite 5829, dritte 5839, vierte 5849 und fünfte 5859 leitfähige Via umfassen das zweite leitfähige Barrierematerial 5826 entlang Seitenwänden und einem Boden des zweiten leitfähigen Füllmaterials 5828.
  • Bei einem Ausführungsbeispiel sind die erste 5802, zweite 5812, dritte 5822, vierte 5832, fünfte 5842 und sechste 5852 ILD-Schicht voneinander durch eine entsprechende Ätzstoppschicht 5890 zwischen benachbarten ILD-Schichten getrennt. Bei einem Ausführungsbeispiel umfassen die erste 5802, zweite 5812, dritte 5822, vierte 5832, fünfte 5842 und sechste 5852 ILD-Schicht Silizium, Kohlenstoff und Sauerstoff.
  • Bei einem Ausführungsbeispiel haben Einzelne der ersten 5804 und zweiten 5814 Mehrzahl von leitfähigen Verbindungsleitungen eine erste Breite (W1). Einzelne der dritten 5824, vierten 5834, fünften 5844 und sechsten 5854 Mehrzahl von leitfähigen Verbindungsleitungen haben eine zweite Breite (W2) größer als die erste Breite (W1).
  • 59A-59D stellen Querschnittansichten von verschiedenen Verbindungsleitungs- und Via-Anordnungen mit einer leitfähigen Bodenschicht dar, gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung.
  • Bezugnehmend auf 59A und 59B umfasst eine integrierte Schaltungsstruktur 5900 eine Zwischenschicht-Dielektrikums- (ILD-) Schicht 5904 über einem Substrat 5902. Ein leitfähiges Via 5906 ist in einem ersten Graben 5908 in der ILD-Schicht 5904. Eine leitfähige Verbindungsleitung 5910 ist über und elektrisch gekoppelt mit dem leitfähigen via 5906. Eine leitfähige Verbindungsleitung 5910 ist in einem zweiten Graben 5912 in der ILD-Schicht 5904. Der zweite Graben 5912 hat eine Öffnung 5913 größer als eine Öffnung 5909 des ersten Grabens 5908.
  • Bei einem Ausführungsbeispiel umfassen das leitfähige Via 5906 und die leitfähige Verbindungsleitung 5910 eine erste leitfähige Barriereschicht 5914 auf einem Boden des ersten Grabens 5908 aber nicht entlang Seitenwänden des ersten Grabens 5908 und nicht entlang einem Boden und Seitenwänden des zweiten Grabens 5912. Eine zweite leitfähige Barriereschicht 5916 ist auf der ersten leitfähigen Barriereschicht 5914 auf dem Boden des ersten Grabens 5908. Die zweite leitfähige Barriereschicht 5916 ist ferner entlang der Seitenwände des ersten Grabens 5908 und ferner entlang dem Boden und Seitenwänden des zweiten Grabens 5912. Eine dritte leitfähige Barriereschicht 5918 ist auf der zweiten leitfähigen Barriereschicht 5916 auf dem Boden des ersten Grabens 5908. Die dritte leitfähige Barriereschicht 5918 ist ferner auf der zweiten leitfähigen Barriereschicht 5916 entlang der Seitenwände des ersten Grabens 5908 und entlang dem Boden und Seitenwänden des zweiten Grabens 5912. Ein leitfähiges Füllmaterial 5920 ist auf der dritten leitfähigen Barriereschicht 5918 und füllt den ersten 5908 und zweiten Graben 5912. Die dritte leitfähige Barriereschicht 5918 ist entlang eines Bodens und entlang von Seitenwänden des leitfähigen Füllmaterials 5920.
  • Bei einem Ausführungsbeispiel haben die erste leitfähige Barriereschicht 5914 und die dritte leitfähige Barriereschicht 5918 dieselbe Zusammensetzung und die zweite leitfähige Barriereschicht 5916 ist in ihrer Zusammensetzung unterschiedlich zu der ersten leitfähigen Barriereschicht 5914 und der dritten leitfähigen Barriereschicht 5918. Bei einem solchen Ausführungsbeispiel umfassen die erste leitfähige Barriereschicht 5914 und die dritte leitfähige Barriereschicht 5918 Ruthenium und die zweite leitfähige Barriereschicht 5916 umfasst Tantal. Bei einem bestimmten solchen Ausführungsbeispiel umfasst die zweite leitfähige Barriereschicht 5916 ferner Stickstoff. Bei einem Ausführungsbeispiel umfasst das leitfähige Füllmaterial 5920 im Wesentlichen Kupfer.
  • Bei einem Ausführungsbeispiel ist eine leitfähige Abdeckungsschicht 5922 auf einer Oberseite des leitfähigen Füllmaterials 5920. Bei einem solchen Ausführungsbeispiel ist die leitfähige Abdeckungsschicht 5922 nicht auf der Oberseite der zweiten leitfähigen Barriereschicht 5916 und ist nicht auf der Oberseite der dritten leitfähigen Barriereschicht 5918. Bei einem anderen solchen Ausführungsbeispiel jedoch ist die leitfähige Abdeckungsschicht 5922 ferner auf einer Oberseite der dritten leitfähigen Barriereschicht 5918, z.B. an Positionen 5924. Bei einem solchen Ausführungsbeispiel ist die leitfähige Abdeckungsschicht 5922 wiederum ferner auf einer Oberseite der zweiten leitfähigen Barriereschicht 5916, z.B. an Positionen 5926. Bei einem Ausführungsbeispiel umfasst die leitfähige Abdeckungsschicht 5922 im Wesentlichen Kobalt und das leitfähige Füllmaterial 5920 umfasst im Wesentlichen Kupfer.
  • Bezugnehmend auf 59C und 59D ist bei einem Ausführungsbeispiel das leitfähige Via 5906 auf und elektrisch verbunden mit einer zweiten leitfähigen Verbindungsleitung 5950 in einer zweiten ILD-Schicht 5952 unter der ILD-Schicht 5904. Die zweite leitfähige Verbindungsleitung 5950 umfasst ein leitfähiges Füllmaterial 5954 und eine leitfähige Abdeckung 5956 auf demselben. Eine Ätzstoppschicht 5958 kann über der leitfähigen Abdeckung 5956 sein, wie gezeigt ist.
  • Bei einem Ausführungsbeispiel ist die erste leitfähige Barriereschicht 5914 des leitfähigen Vias 5906 in einer Öffnung 5960 der leitfähigen Abdeckung 5956 der zweiten leitfähigen Verbindungsleitung 5950, wie in 59C gezeigt ist. Bei einem solchen Ausführungsbeispiel umfasst die erste leitfähige Barriereschicht 5914 des leitfähigen Vias 5906 Ruthenium und die leitfähige Abdeckung 5956 der zweiten leitfähigen Verbindungsleitung 5950 umfasst Kobalt.
  • Bei einem anderen Ausführungsbeispiel ist die erste leitfähige Barriereschicht 5914 des leitfähigen Vias 5906 auf einem Abschnitt der leitfähigen Abdeckung 5956 der zweiten leitfähigen Verbindungsleitung 5950, wie in 59D gezeigt ist. Bei einem solchen Ausführungsbeispiel umfasst die erste leitfähige Barriereschicht 5914 des leitfähigen Vias 5906 Ruthenium und die leitfähige Abdeckung 5956 der zweiten leitfähigen Verbindungsleitung 5950 umfasst Kobalt. Bei einem bestimmten Ausführungsbeispiel, obgleich nicht gezeigt, ist die erste leitfähige Barriereschicht 5914 des leitfähigen Vias 5906 auf einer Aussparung in die aber nicht durch die leitfähige Abdeckung 5956 der zweiten leitfähigen Verbindungsleitung 5950.
  • Bei einem anderen Aspekt hat eine BEOL-Metallisierungsschicht eine nicht planare Topographie, wie beispielsweise Stufenhöhen-Unterschiede zwischen leitfähigen Leitungen und einer ILD-Schicht, die die leitfähigen Leitungen häust. Bei einem Ausführungsbeispiel ist eine darüberliegende Ätzstoppschicht konform mit der Topographie gebildet und nimmt die Topographie an. Bei einem Ausführungsbeispiel hilft die Topographie beim Führen eines darüberliegenden Via-Ätz-Prozesses in Richtung der leitfähigen Leitungen, um ein „Nicht-Gelandet-Sein“ der leitfähigen Leitungen zu hindern.
  • Bei einem ersten Beispiel der Ätzstoppschicht-Topographie, stellen 60A-60D Querschnittansichten von strukturellen Anordnungen für eine ausgesparte Leitungs-Topographie einer BEOL-Metallisierungsschicht dar, gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung.
  • Bezugnehmend auf 60A umfasst eine integrierte Schaltungsstruktur 6000 eine Mehrzahl von leitfähigen Verbindungsleitungen 6006 in und beabstandet durch eine Zwischenschicht-Dielektrikums- (ILD-) Schicht 6004 über einem Substrat 6002. Eine der Mehrzahl von leitfähigen Verbindungsleitungen 6006 ist derart gezeigt, dass sie zu exemplarischen Zwecken mit einem darunterliegenden Via 6007 gekoppelt ist. Einzelne der Mehrzahl von leitfähigen Verbindungsleitungen 6006 haben eine obere Oberfläche 6008 unter einer oberen Oberfläche 6010 der ILD-Schicht 6004. Eine Ätzstoppschicht 6012 ist auf und konform mit der ILD-Schicht 6004 und der Mehrzahl von leitfähigen Verbindungsleitungen 6006. Die Ätzstoppschicht 6012 hat eine nicht planare obere Oberfläche mit einem obersten Abschnitt 6014 der nicht planaren oberen Oberfläche über der ILD-Schicht 6004 und einem untersten Abschnitt 6016 der nicht planaren oberen Oberfläche über der Mehrzahl von leitfähigen Verbindungsleitungen 6006.
  • Ein leitfähiges Via 6018 ist auf und elektrisch gekoppelt mit einer Einzelnen 6006A der Mehrzahl von leitfähigen Verbindungsleitungen 6006. Das leitfähige Via 6018 ist in einer Öffnung 6020 der Ätzstoppschicht 6012. Die Öffnung 6020 ist über der Einzelnen 6006A der Mehrzahl von leitfähigen Verbindungsleitungen 6006 aber nicht über der ILD-Schicht 6014. Das leitfähige Via 6018 ist in einer zweiten ILD-Schicht 6022 über der Ätzstoppschicht 6012. Bei einem Ausführungsbeispiel ist die zweite ILD-Schicht 6022 auf und konform mit der Ätzstoppschicht 6012, wie in 60A gezeigt ist.
  • Bei einem Ausführungsbeispiel ist eine Mitte 6024 des leitfähigen Vias 6018 mit einer Mitte 6026 der Einzelnen 6006A der Mehrzahl von leitfähigen Verbindungsleitungen 6006 ausgerichtet, wie in 60A gezeigt ist. Bei einem Ausführungsbeispiel jedoch ist eine Mitte 6024 des leitfähigen Vias 6018 versetzt von einer Mitte 6026 der Einzelnen 6006A der Mehrzahl von leitfähigen Verbindungsleitungen 6006, wie in 60B gezeigt ist.
  • Bei einem Ausführungsbeispiel umfassen Einzelne der Mehrzahl von leitfähigen Verbindungsleitungen 6006 eine Barriereschicht 6028 entlang Seitenwänden und einem Boden eines leitfähigen Füllmaterials 6030. Bei einem Ausführungsbeispiel haben sowohl die Barriereschicht 6028 als auch das leitfähige Füllmaterial 6030 eine oberste Oberfläche unter der oberen Oberfläche 6010 der ILD-Schicht 6004, wie in 60A, 60B und 60C gezeigt ist. Bei einem bestimmten solchen Ausführungsbeispiel ist die oberste Oberfläche der Barriereschicht 6028 über der obersten Oberfläche des leitfähigen Füllmaterials 6030, wie in 60C gezeigt ist. Bei einem anderen Ausführungsbeispiel hat das leitfähige Füllmaterial 6030 eine oberste Oberfläche unter der oberen Oberfläche 6010 der ILD-Schicht 6004 und die Barriereschicht 6028 hat eine oberste Oberfläche koplanar mit der oberen Oberfläche 6010 der ILD-Schicht 6004, wie in 60D gezeigt ist.
  • Bei einem Ausführungsbeispiel umfasst die ILD-Schicht 6004 Silizium, Kohlenstoff und Sauerstoff und die Ätzstoppschicht 6012 umfasst Silizium und Stickstoff. Bei einem Ausführungsbeispiel ist die obere Oberfläche 6008 der Einzelnen der Mehrzahl von leitfähigen Verbindungsleitungen 6006 unter der oberen Oberfläche 6010 der ILD-Schicht 6004 um einen Betrag in dem Bereich von 0,5-1,5 Nanometern.
  • Bezugnehmend kollektiv auf 60A-60D umfasst gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung ein Verfahren zum Herstellen einer integrierten Schaltungsstruktur das Bilden einer Mehrzahl von leitfähigen Verbindungsleitungen in und beabstandet durch eine erste Zwischenschicht-Dielektrikums- (ILD-) Schicht 6004 über einem Substrat 6002. Die Mehrzahl der leitfähigen Verbindungsleitungen ist relativ zu der ersten ILD-Schicht ausgespart, um Einzelne 6006 der Mehrzahl von leitfähigen Verbindungsleitungen mit einer oberen Oberfläche 6008 unter einer oberen Oberfläche 6010 der ersten ILD-Schicht 6004 bereitzustellen. Nach einem Aussparen der Mehrzahl von leitfähigen Verbindungsleitungen wird eine Ätzstoppschicht 6012 auf und konform mit der ersten ILD-Schicht 6004 und der Mehrzahl von leitfähigen Verbindungsleitungen 6006 gebildet. Die Ätzstoppschicht 6012 hat eine nicht planare obere Oberfläche mit einem obersten Abschnitt 6016 der nicht planaren oberen Oberfläche über der ersten ILD-Schicht 6004 und einem untersten Abschnitt 6014 der nicht planaren oberen Oberfläche über der Mehrzahl von leitfähigen Verbindungsleitungen 6006. Eine zweite ILD-Schicht 6022 wird auf der Ätzstoppschicht 6012 gebildet. Ein Via-Graben ist in die zweite ILD-Schicht 6022 geätzt. Die Ätzstoppschicht 6012 richtet die Position des Via-Grabens in der zweiten ILD-Schicht 6022 während des Ätzens. Die Ätzstoppschicht 6012 wird durch den Via-Graben geätzt, um eine Öffnung 6020 in der Ätzstoppschicht 6012 zu bilden. Die Öffnung 6020 ist über einer Einzelnen 6006A der Mehrzahl von leitfähigen Verbindungsleitungen 6006 aber nicht über der ersten ILD-Schicht 6004. Ein leitfähiges Via 6018 wird in dem Via-Graben und in der Öffnung 6020 in der Ätzstoppschicht 6012 gebildet. Das leitfähige Via 6018 ist auf und elektrisch gekoppelt mit der Einzelnen 6006A der Mehrzahl von leitfähigen Verbindungsleitungen 6006.
  • Bei einem Ausführungsbeispiel umfassen Einzelne der Mehrzahl von leitfähigen Verbindungsleitungen 6006 eine Barriereschicht 6028 entlang Seitenwänden und einem Boden eines leitfähigen Füllmaterials 6030, und das Aussparen der Mehrzahl von leitfähigen Verbindungsleitungen umfasst das Aussparen sowohl der Barriereschicht 6028 als auch des leitfähigen Füllmaterials 6030, wie in 60A-60D gezeigt ist. Bei einem anderen Ausführungsbeispiel umfassen Einzelne der Mehrzahl von leitfähigen Verbindungsleitungen 6006 eine Barriereschicht 6028 entlang Seitenwänden und einem Boden eines leitfähigen Füllmaterials 6030, und das Aussparen der Mehrzahl von leitfähigen Verbindungsleitungen umfasst das Aussparen des leitfähigen Füllmaterials 6030 aber im Wesentlichen nicht das Aussparen der Barriereschicht 6028, wie in 60D gezeigt ist. Bei einem Ausführungsbeispiel leitet die Ätzstoppschicht 6012 eine lithographisch fehlausgerichtete Via-Graben-Struktur um. Bei einem Ausführungsbeispiel umfasst das Aussparen der Mehrzahl von leitfähigen Verbindungsleitungen das Aussparen um einen Betrag in dem Bereich von 0,5-1,5 Nanometern relativ zu der ersten ILD-Schicht 6004.
  • Bei einem zweiten Beispiel der Ätzstoppschicht-Topographie, stellen 61A-61D Querschnittansichten von strukturellen Anordnungen für eine gestufte Leitungs-Topographie einer BEOL-Metallisierungsschicht dar, gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung.
  • Bezugnehmend auf 61A umfasst eine integrierte Schaltungsstruktur 6100 eine Mehrzahl von leitfähigen Verbindungsleitungen 6106 in und beabstandet durch eine Zwischenschicht-Dielektrikums- (ILD-) Schicht 6104 über einem Substrat 6102. Eine der Mehrzahl von leitfähigen Verbindungsleitungen 6106 ist derart gezeigt, dass sie zu exemplarischen Zwecken mit einem darunterliegenden Via 6107 gekoppelt ist. Einzelne der Mehrzahl von leitfähigen Verbindungsleitungen 6106 haben eine obere Oberfläche 6108 über einer oberen Oberfläche 6110 der ILD-Schicht 6104. Eine Ätzstoppschicht 6112 ist auf und konform mit der ILD-Schicht 6104 und der Mehrzahl von leitfähigen Verbindungsleitungen 6106. Die Ätzstoppschicht 6112 hat eine nicht planare obere Oberfläche mit einem untersten Abschnitt 6114 der nicht planaren oberen Oberfläche über der ILD-Schicht 6104 und einem obersten Abschnitt 6116 der nicht planaren oberen Oberfläche über der Mehrzahl von leitfähigen Verbindungsleitungen 6106.
  • Ein leitfähiges Via 6118 ist auf und elektrisch gekoppelt mit einer Einzelnen 6106A der Mehrzahl von leitfähigen Verbindungsleitungen 6106. Das leitfähige Via 6118 ist in einer Öffnung 6120 der Ätzstoppschicht 6112. Die Öffnung 6120 ist über der Einzelnen 6106A der Mehrzahl von leitfähigen Verbindungsleitungen 6106 aber nicht über der ILD-Schicht 6114. Das leitfähige Via 6118 ist in einer zweiten ILD-Schicht 6122 über der Ätzstoppschicht 6112. Bei einem Ausführungsbeispiel ist die zweite ILD-Schicht 6122 auf und konform mit der Ätzstoppschicht 6112, wie in 61A gezeigt ist.
  • Bei einem Ausführungsbeispiel ist eine Mitte 6124 des leitfähigen Vias 6118 mit einer Mitte 6126 der Einzelnen 6106A der Mehrzahl von leitfähigen Verbindungsleitungen 6106 ausgerichtet, wie in 61A gezeigt ist. Bei einem Ausführungsbeispiel jedoch ist eine Mitte 6124 des leitfähigen Vias 6118 versetzt von einer Mitte 6126 der Einzelnen 6106A der Mehrzahl von leitfähigen Verbindungsleitungen 6106, wie in 61B gezeigt ist.
  • Bei einem Ausführungsbeispiel umfassen Einzelne der Mehrzahl von leitfähigen Verbindungsleitungen 6106 eine Barriereschicht 6128 entlang Seitenwänden und einem Boden eines leitfähigen Füllmaterials 6130. Bei einem Ausführungsbeispiel haben sowohl die Barriereschicht 6128 als auch das leitfähige Füllmaterial 6130 eine oberste Oberfläche über der oberen Oberfläche 6110 der ILD-Schicht 6104, wie in 61A, 61B und 61C gezeigt ist. Bei einem bestimmten solchen Ausführungsbeispiel ist die oberste Oberfläche der Barriereschicht 6128 unter der obersten Oberfläche des leitfähigen Füllmaterials 6130, wie in 61C gezeigt ist. Bei einem anderen Ausführungsbeispiel hat das leitfähige Füllmaterial 6130 eine oberste Oberfläche über der oberen Oberfläche 6110 der ILD-Schicht 6104 und die Barriereschicht 6128 hat eine oberste Oberfläche koplanar mit der oberen Oberfläche 6110 der ILD-Schicht 6104, wie in 61D gezeigt ist.
  • Bei einem Ausführungsbeispiel umfasst die ILD-Schicht 6104 Silizium, Kohlenstoff und Sauerstoff und die Ätzstoppschicht 6112 umfasst Silizium und Stickstoff. Bei einem Ausführungsbeispiel ist die obere Oberfläche 6108 der Einzelnen der Mehrzahl von leitfähigen Verbindungsleitungen 6106 über der oberen Oberfläche 6110 der ILD-Schicht 6004 um einen Betrag in dem Bereich von 0,5-1,5 Nanometern.
  • Bezugnehmend kollektiv auf 61A-61D umfasst gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung ein Verfahren zum Herstellen einer integrierten Schaltungsstruktur das Bilden einer Mehrzahl von leitfähigen Verbindungsleitungen 6106 in und beabstandet durch eine erste Zwischenschicht-Dielektrikums- (ILD-) Schicht über einem Substrat 6102. Die erste ILD-Schicht 6104 ist relativ zu der Mehrzahl von leitfähigen Verbindungsleitungen 6106 ausgespart, um Einzelne der Mehrzahl von leitfähigen Verbindungsleitungen 6106 mit einer oberen Oberfläche 6108 über einer oberen Oberfläche 6110 der ersten ILD-Schicht 6104 bereitzustellen. Nach dem Aussparen der ersten ILD-Schicht 6104 wird eine Ätzstoppschicht 6112 gebildet auf und konform mit der ersten ILD-Schicht 6104 und der Mehrzahl von leitfähigen Verbindungsleitungen 6106. Die Ätzstoppschicht 6112 hat eine nicht planare obere Oberfläche mit einem untersten Abschnitt 6114 der nicht planaren oberen Oberfläche über der ersten ILD-Schicht 6104 und einem obersten Abschnitt 6116 der nicht planaren oberen Oberfläche über der Mehrzahl von leitfähigen Verbindungsleitungen 6106. Eine zweite ILD-Schicht 6122 wird auf der Ätzstoppschicht 6112 gebildet. Ein Via-Graben wird in die zweite ILD-Schicht 6122 geätzt. Die Ätzstoppschicht 6112 richtet die Position des Via-Grabens in der zweiten ILD-Schicht 6122 während des Ätzens. Die Ätzstoppschicht 6112 wird durch den Via-Graben geätzt, um eine Öffnung 6120 in der Ätzstoppschicht 6112 zu bilden. Die Öffnung 6120 ist über einer Einzelnen 6106A der Mehrzahl von leitfähigen Verbindungsleitungen 6106 aber nicht über der ersten ILD-Schicht 6104. Ein leitfähiges Via 6118 wird in dem Via-Graben und in der Öffnung 6120 in der Ätzstoppschicht 6112 gebildet. Das leitfähige Via 6118 ist auf und elektrisch gekoppelt mit der Einzelnen 6106A der Mehrzahl von leitfähigen Verbindungsleitungen 6106.
  • Bei einem Ausführungsbeispiel umfassen Einzelne der Mehrzahl von leitfähigen Verbindungsleitungen 6106 eine Barriereschicht 6128 entlang Seitenwänden und einem Boden eines leitfähigen Füllmaterials 6130, und das Aussparen der ersten ILD-Schicht 6104 umfasst das Aussparen relativ sowohl zu der Barriereschicht 6128 als auch dem leitfähigen Füllmaterial 6130, wie in 61A-61D gezeigt ist. Bei einem anderen Ausführungsbeispiel umfassen Einzelne der Mehrzahl von leitfähigen Verbindungsleitungen 6106 eine Barriereschicht 6128 entlang Seitenwänden und einem Boden eines leitfähigen Füllmaterials 6130, und das Aussparen der ersten ILD-Schicht 6104 umfasst das Aussparen relativ zu dem leitfähigen Füllmaterial 6130 aber nicht relativ zu der Barriereschicht 6128, wie in 61D gezeigt ist. Bei einem Ausführungsbeispiel leitet die Ätzstoppschicht 6112 eine lithographisch fehlausgerichtete Via-Graben-Struktur um. Bei einem Ausführungsbeispiel umfasst das Aussparen der ersten ILD-Schicht 6104 das Aussparen um einen Betrag in dem Bereich von 0,5-1,5 Nanometern relativ zu der Mehrzahl von leitfähigen Verbindungsleitungen 6106.
  • Bei einem anderen Aspekt werden Techniken zum Strukturieren von Metallleitungsenden beschrieben. Um einen Kontext zu geben, können bei den fortschrittlichen Knoten einer Halbleiter-Herstellung Verbindungen niedrigerer Ebene durch separate Strukturierungsprozesse der Leitungs-Gitter, Leitungsenden und Vias erzeugt werden. Die Wiedergabetreue des zusammengesetzten Musters neigt dazu, schlechter zu werden, wenn die Vias auf die Leitungsenden übergreifen und umgekehrt. Hierin beschriebene Ausführungsbeispiele stellen einen Leitungsende-Prozess bereit, der auch als Plug-Prozess bekannt ist, der zugeordnete Näherungsregeln beseitigt. Ausführungsbeispiele können erlauben, dass ein Via am Leitungsende platziert ist und ein großes Via über ein Leitungsende streift.
  • Um mehr Kontext zu geben, stellt 62A eine Draufsicht und entsprechende Querschnittansicht entnommen entlang der Achse a-a' der Draufsicht einer Metallisierungsschicht dar, gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung. 62B stellt eine Querschnittansicht eines Leitungs-Endes oder -Plugs gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung dar. 62C stellt eine andere Querschnittansicht eines Leitungs-Endes oder - Plugs dar, gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung.
  • Bezugnehmend auf 62A umfasst eine Metallisierungsschicht 6200 Metallleitungen 6202, die in einer dielektrischen Schicht 6204 gebildet sind. Die Metallleitungen 6202 können mit darunterliegenden Vias 6203 gekoppelt sein. Die dielektrische Schicht 6204 kann Leitungsende- oder Plug-Regionen 6205 umfassen. Bezugnehmend auf 62B kann eine Leitungsende- oder Plug-Region 6205 hergestellt werden durch Strukturieren einer Hartmaskenschicht 6210 auf der dielektrischen Schicht 6204 und dann Ätzen von freiliegenden Abschnitten der dielektrischen Schicht 6204. Die freiliegenden Abschnitte der dielektrischen Schicht 6204 können auf eine geeignete Tiefe geätzt werden, um einen Leitungsgraben 6206 zu bilden, oder weiter auf eine Tiefe, die geeignet ist, um einen Via-Graben 6208 zu bilden. Bezugnehmend auf 62C können zwei Vias benachbart zu gegenüberliegenden Seitenwänden des Leitungs-Endes oder Plugs 6205 in einer einzelnen großen Belichtung 6216 hergestellt werden, um schließlich Leitungsgräben 6212 und Via-Gräben 6214 zu bilden.
  • Bezugnehmend wiederum auf 62A-62C jedoch können Wiedergabetreue-Probleme und/oder Hartmasken-Erosions-Probleme zu mangelhaften Strukturierungsregelungen führen. Im Gegensatz umfassen ein oder mehrere, hierin beschriebene Ausführungsbeispiele eine Implementierung eines Prozessflusses betreffend die Konstruktion eines Leitungsende-Dielektrikums (Plugs) nach einem Graben- und Via-Strukturierungsprozesses.
  • Bei einem Aspekt richten sich dann ein oder mehrere, hierin beschriebene Ausführungsbeispiele auf das Aufbauen von nicht leitfähigen Räumen oder Unterbrechungen zwischen Metallleitungen (bezeichnet als „Leitungsenden“, „Plugs“ oder „Schnitte“) und bei einigen Ausführungsbeispielen zugeordnete leitfähige Vias. Leitfähige Vias werden per Definition zum Landen auf einer vorangehenden Schichtmetallstruktur verwendet. Diesbezüglich ermöglichen hierin beschriebene Ausführungsbeispiele ein robusteres Verbindungs-Herstellungsschema, da man sich bei Ausrichtung durch Lithographie weniger auf Ausrüstung verlässt. Ein solches Verbindungs-Herstellungsschema kann verwendet werden, um Einschränkungen auf Ausrichtung/Belichtung zu lockern und kann verwendet werden, um einen elektrischen Kontakt zu verbessern (z.B. durch Reduzieren des Via-Widerstandswerts) und kann verwendet werden, um die Gesamt-Prozess-Operationen und Verarbeitungs-Zeit zu reduzieren, die ansonsten für die Strukturierung solcher Merkmale unter Verwendung herkömmlicher Ansätze erforderlich wären.
  • 63A-63F stellen Draufsichten und entsprechende Querschnittansichten dar, die verschiedene Operationen bei einem Plug-Zuletzt-Verarbeitungsschemas dar, gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung.
  • Bezugnehmend auf 63A umfasst ein Verfahren zum Herstellen einer integrierten Schaltungsstruktur das Bilden eines Leitungsgrabens 6306 in einem oberen Abschnitt 6304 einer Zwischenschicht-Dielektrikums- (ILD-) Materialschicht 6302 gebildet über einer darunterliegenden Metallisierungsschicht 6300. Ein Via-Graben 6308 wird in einem unteren Abschnitt 6310 von der ILD-Materialschicht 6302 gebildet. Der Via-Graben 6308 legt eine Metallleitung 6312 der darunterliegenden Metallisierungsschicht 6300 frei.
  • Bezugnehmend auf 63B wird ein Opfermaterial 6314 über der ILD-Materialschicht 6302 und in dem Leitungsgraben 6306 und dem Via-Graben 6308 gebildet. Das Opfermaterial 6314 kann eine Hartmaske 6315 gebildet auf demselben aufweisen, wie in 63B gezeigt ist. Bei einem Ausführungsbeispiel umfasst das Opfermaterial 6314 Kohlenstoff.
  • Bezugnehmend auf 63C wird das Opfermaterial 6314 strukturiert, um eine Durchgängigkeit des Opfermaterials 6314 in dem Leitungsgraben 6306 zu durchbrechen, z.B. um eine Öffnung 6316 in dem Opfermaterial 6314 bereitzustellen.
  • Bezugnehmend auf 63D wird die Öffnung 6316 in dem Opfermaterial 6314 mit einem dielektrischen Material gefüllt, um einen dielektrischen Plug 6318 zu bilden. Bei einem Ausführungsbeispiel, nach dem Füllen der Öffnung 6316 in dem Opfermaterial 6314 mit einem dielektrischen Material, wird die Hartmaske 6315 entfernt, um den dielektrischen Plug 6318 mit einer oberen Oberfläche 6320 über einer oberen Oberfläche 6322 des ILD-Materials 6302 bereitzustellen, wie in 63D gezeigt ist. Das Opfermaterial 6314 wird entfernt, um den dielektrischen Plug 6318 verbleiben zu lassen.
  • Bei einem Ausführungsbeispiel umfasst das Füllen der Öffnung 6316 des Opfermaterials 6314 mit dem dielektrischen Material das Füllen mit einen Metall-Oxid-Material. Bei einem solchen Ausführungsbeispiel ist das Metall-Oxid-Material Aluminiumoxid. Bei einem Ausführungsbeispiel umfasst das Füllen der Öffnung 6314 des Opfermaterials 6316 mit dem dielektrischen Material das Füllen unter Verwendung von Atomschichtabscheidung (ALD).
  • Bezugnehmend auf 63E werden der Leitungsgraben 6306 und der Via-Graben 6308 mit einem leitfähigen Material 6324 gefüllt. Bei einem Ausführungsbeispiel wird das leitfähige Material 6324 auf und über dem dielektrischen Plug 6318 und der ILD-Schicht 6302 gebildet, wie gezeigt ist.
  • Bezugnehmend auf 63F werden das leitfähige Material 6324 und der dielektrische Plug 6318 planarisiert, um einen planarisierten, dielektrischen Plug 6318' bereitzustellen, was eine Durchgängigkeit des leitfähigen Materials 6324 in dem Leitungsgraben 6306 durchbricht.
  • Bezugnehmend wiederum auf 63F umfasst gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung eine integrierte Schaltungsstruktur 6350 eine Zwischenschicht-Dielektrikums- (ILD-) Schicht 6302 über einem Substrat. Eine leitfähige Verbindungsleitung 6324 ist in einem Graben 6306 in der ILD-Schicht 6302. Die leitfähige Verbindungsleitung 6324 hat einen ersten Abschnitt 6324A und einen zweiten Abschnitt 6324B, wobei der erste Abschnitt 6324A lateral benachbart zu dem zweiten Abschnitt 6324B ist. Ein dielektrischer Plug 6318' ist zwischen und lateral benachbart zu dem ersten 6324A und zweiten Abschnitt 6324B der leitfähigen Verbindungsleitung 6324. Obgleich nicht dargestellt, umfasst bei einem Ausführungsbeispiel die leitfähige Verbindungsleitung 6324 einen leitfähigen Barriere-Liner und ein leitfähiges Füllmaterial, wobei beispielhafte Materialien dafür oben beschrieben sind. Bei einem solchen Ausführungsbeispiel umfasst das leitfähige Füllmaterial Kobalt.
  • Bei einem Ausführungsbeispiel umfasst der dielektrische Plug 6318' ein Metall-Oxid-Material. Bei einem solchen Ausführungsbeispiel ist das Metall-Oxid-Material Aluminiumoxid. Bei einem Ausführungsbeispiel ist der dielektrische Plug 6318' in direktem Kontakt mit dem ersten 6324A und zweiten Abschnitt 6324B der leitfähigen Verbindungsleitung 6324.
  • Bei einem Ausführungsbeispiel hat der dielektrische Plug 6318' einen Boden 6318A im Wesentlichen koplanar mit einem Boden 6324C der leitfähigen Verbindungsleitung 6324. Bei einem Ausführungsbeispiel ist ein erstes leitfähiges Via 6326 in einem Graben 6308 in der ILD-Schicht 6302. Bei einem solchen Ausführungsbeispiel ist das erste leitfähige Via 6326 unter dem Boden 6324C der Verbindungsleitung 6324 und das erste leitfähige Via 6326 ist elektrisch gekoppelt mit dem ersten Abschnitt 6324A der leitfähigen Verbindungsleitung 6324.
  • Bei einem Ausführungsbeispiel ist ein zweites leitfähiges Via 6328 in einem dritten Graben 6330 in der ILD-Schicht 6302. Das zweite leitfähige Via 6328 ist unter dem Boden 6324C der Verbindungsleitung 6324 und das zweite leitfähige Via 6328 ist elektrisch gekoppelt mit dem zweiten Abschnitt 6324B der leitfähigen Verbindungsleitung 6324.
  • Ein dielektrischer Plug kann unter Verwendung eines Füllprozesses gebildet werden, wie beispielsweise eines Chemische-Gasphasenabscheidung-Prozesses. Artefakte können in dem hergestellten dielektrischen Plug verbleiben. Als Beispiel stellt 64A eine Querschnittansicht eines leitfähigen Leitungs-Plugs mit einer Naht in demselben dar, gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung.
  • Bezugnehmend auf 64A hat ein dielektrischer Plug 6418 eine ungefähr vertikale Naht 6400 ungefähr gleich beabstandet von dem ersten Abschnitt 6324A der leitfähigen Verbindungsleitung 6324 und von dem zweiten Abschnitt 6324B der leitfähigen Verbindungsleitung 6324.
  • Es wird darauf hingewiesen, dass sich dielektrische Plugs in ihrer Zusammensetzung von einem ILD-Material unterscheiden, in dem sie gehäust sind und nur auf ausgewählten Metallisierungsschichten umfasst sein können, wie beispielsweise niedrigeren Metallisierungsschichten. Als Beispiel stellt 64B eine Querschnittansicht eines Stapels aus Metallisierungsschichten dar, umfassend einen leitfähigen Leitungs-Plug an einer niedrigeren Position der Metallleitung, gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung.
  • Bezugnehmend auf 64B umfasst eine integrierte Schaltungsstruktur 6450 eine erste Mehrzahl von leitfähigen Verbindungsleitungen 6456 in und beabstandet durch eine erste Zwischenschicht-Dielektrikums- (ILD-) Schicht 6454 über einem Substrat 6452. Bei einzelnen der ersten Mehrzahl von leitfähigen Verbindungsleitungen 6456 ist die Durchgängigkeit unterbrochen durch einen oder mehrere dielektrische Plugs 6458. Bei einem Ausführungsbeispiel umfasst der eine oder die mehreren dielektrischen Plugs 6458 ein Material unterschiedlich zu dem der ILD-Schicht 6452. Eine zweite Mehrzahl von leitfähigen Verbindungsleitungen 6466 ist in der und beabstandet durch eine zweite ILD-Schicht 6464 über der ersten ILD-Schicht 6454. Bei einem Ausführungsbeispiel ist bei einzelnen der zweiten Mehrzahl von leitfähigen Verbindungsleitungen 6466 ist eine Durchgängigkeit unterbrochen durch einen oder mehrere Abschnitte 6468 der zweiten ILD-Schicht 6464. Es wird darauf hingewiesen, dass, wie gezeigt ist, andere Metallisierungsschichten in der integrierten Schaltungsstruktur 6450 umfasst sein können.
  • Bei einem Ausführungsbeispiel umfassen der eine oder die mehreren dielektrischen Plugs 6458 ein Metall-Oxid-Material. Bei einem solchen Ausführungsbeispiel ist das Metall-Oxid-Material Aluminiumoxid. Bei einem Ausführungsbeispiel umfassen die erste ILD-Schicht 6454 und die zweite ILD-Schicht 6464 (und somit der eine oder die mehreren Abschnitte 6568 der zweiten ILD-Schicht 6464) ein Kohlenstoff-dotiertes Siliziumoxidmaterial.
  • Bei einem Ausführungsbeispiel umfassen Einzelne der ersten Mehrzahl von leitfähigen Verbindungsleitungen 6456 einen ersten leitfähigen Barriere-Liner 6456A und ein erstes leitfähiges Füllmaterial 6456B. Einzelne der zweiten Mehrzahl von leitfähigen Verbindungsleitungen 6466 umfassen einen zweiten leitfähigen Barriere-Liner 6466A und ein zweites leitfähiges Füllmaterial 6466B. Bei einem solchen Ausführungsbeispiel ist das erste leitfähige Füllmaterial 6456B in seiner Zusammensetzung unterschiedlich zu dem zweiten leitfähigen Füllmaterial 6466B. Bei einem bestimmten solchen Ausführungsbeispiel umfasst das erste leitfähige Füllmaterial 6456B Kobalt und das zweite leitfähige Füllmaterial 6466B umfasst Kupfer.
  • Bei einem Ausführungsbeispiel hat die erste Mehrzahl von leitfähigen Verbindungsleitungen 6456 einen ersten Abstand (P1, wie in der ähnlichen Schicht 6470 gezeigt ist). Die zweite Mehrzahl von leitfähigen Verbindungsleitungen 6466 hat einen zweiten Abstand (P2, wie in der ähnlichen Schicht 6480 gezeigt ist). Der zweite Abstand (P2) ist größer als der erste Abstand (P1). Bei einem Ausführungsbeispiel umfassen Einzelne der ersten Mehrzahl von leitfähigen Verbindungsleitungen 6456 eine erste Breite (W1, wie in der ähnlichen Schicht 6470 gezeigt ist). Einzelne der zweiten Mehrzahl von leitfähigen Verbindungsleitungen 6466 haben eine zweite Breite (W2, wie in der ähnlichen Schicht 6480 gezeigt ist). Die zweite Breite (W2) ist größer als die erste Breite (W1).
  • Es wird darauf hingewiesen, dass die Schichten und Materialien, die oben in Zuordnung mit Back-End-of-Line (BEOL) Strukturen und Verarbeitung beschrieben sind, auf oder über einem darunterliegenden Halbleitersubstrat oder einer -Struktur gebildet werden können, wie beispielsweise darunterliegenden Bauelementschicht(en) einer integrierten Schaltung. Bei einem Ausführungsbeispiel repräsentiert ein darunterliegendes Halbleitersubstrat ein allgemeines Arbeitsstück-Objekt, das zum Herstellen integrierter Schaltungen verwendet wird. Das Halbleitersubstrat umfasst häufig einen Wafer oder ein anderes Stück aus Silizium oder einem anderen Halbleitermaterial. Geeignete Halbleitersubstrate umfassen, sind aber nicht beschränkt auf einkristallines Silizium, polykristallines Silizium und Silizium-auf-Isolator (SOI; silicon on insulator) sowie ähnliche Substrate, gebildet aus anderen Halbleitermaterialien, wie beispielsweise Substrate umfassend Germanium, Kohlenstoff oder Gruppe III-V Materialien. Das Halbleitersubstrat, abhängig von der Stufe der Herstellung, umfasst häufig Transistoren, integrierte Schaltungsanordnung und ähnliches. Das Substrat kann auch Halbleitermaterialien, Metalle, Dielektrika, Dotierstoffe und andere Materialien umfassen, die sich üblicherweise in Halbleitersubstraten finden. Ferner können die gezeigten Strukturen auf darunterliegenden Verbindungsschichten niedrigerer Ebene hergestellt sein.
  • Obwohl die vorangehenden Verfahren der Herstellung einer Metallisierungsschicht oder von Abschnitten einer Metallisierungsschicht einer BEOL-Metallisierungsschicht detailliert im Hinblick auf ausgewählte Operationen beschrieben sind, wird darauf hingewiesen, dass zusätzliche oder dazwischenliegende Operationen zur Herstellung standardmäßige mikroelektronische Herstellungsprozesse umfassen können, wie beispielsweise Lithografie, Ätzen, Dünnfilm-Abscheidung, Planarisierung (wie beispielsweise chemisch mechanisches Polieren (CMP)), Diffusion, Metrologie, die Verwendung von Opferschichten, die Verwendung von Ätzstoppschichten, die Verwendung von Planarisierungsstoppschichten oder irgendeine andere zugeordnete Aktion mit mikroelekronischer Komponentenherstellung. Es wird ferner darauf hingewiesen, dass die für die vorangehenden Prozessflüsse beschriebenen Prozessoperationen in alternativen Sequenzen ausgeführt werden können, und nicht jede Operation ausgeführt werden muss oder zusätzliche Prozessoperationen ausgeführt werden können oder beides.
  • Bei einem Ausführungsbeispiel, wie durchgehend in der vorliegenden Beschreibung verwendet, umfasst ein Zwischenschicht-Dielektrikums- (ILD) Material oder besteht aus einer Schicht eines dielektrischen oder isolierenden Materials. Beispiele von geeigneten dielektrischen Materialien umfassen, sind aber nicht beschränkt auf Silizium (z.B. Siliziumdioxid (SiO2)), dotierte Oxide aus Silizium, fluorierte Oxide aus Silizium, Kohlenstoff-dotierte Oxide aus Silizium, verschiedene Low-k-Dielektrikums-Materialien, die in der Technik bekannt sind und Kombinationen derselben. Das Zwischenschicht-Dielektrikums-Material kann durch Techniken gebildet werden, wie beispielsweise Gasphasenabscheidung (CVD), physikalische Gasphasenabscheidung (PVD) oder durch andere Abscheidungsverfahren.
  • Bei einem Ausführungsbeispiel, wie durchgehend in der vorliegenden Beschreibung verwendet, bestehen Metallleitungen oder Verbindungs-Leitungsmaterial (und Via-Material) aus einem oder mehreren Metallen oder anderen leitfähigen Strukturen. Ein übliches Beispiel ist die Verwendung von Kupfer- Leitungen und -Strukturen, die Barriereschichten zwischen dem Kupfer und dem umliegenden ILD-Material umfassen können oder nicht. Wie hierin verwendet, umfasst der Ausdruck Metall Legierungen, Stapel und andere Kombinationen aus mehreren Metallen. Zum Beispiel können die Metall-Verbindungsleitungen Barriereschichten (z.B. Schichten umfassend eines oder mehrere aus Ta, TaN, Ti oder TiN), Stapel aus unterschiedlichen Metallen oder Legierungen, etc. umfassen. Somit können die Verbindungsleitungen eine Einzelmaterialschicht sein oder können aus mehreren Schichten gebildet sein, umfassend leitfähige Liner-Schichten und Füllschichten. Jeglicher geeignete Abscheidungsprozess, wie beispielsweise Elektroplattieren, chemische Gasphasenabscheidung oder physikalische Gasphasenabscheidung können zum Bilden von Verbindungsleitungen verwendet werden. Bei einem Ausführungsbeispiel bestehen die Verbindungsleitungen aus einem leitfähigen Material, wie beispielsweise aber nicht beschränkt auf Cu, Al, Ti, Zr, Hf, V, Ru, Co, Ni, Pd, Pt, W, Ag, Au oder Legierungen derselben. Die Verbindungsleitungen werden in der Technik manchmal auch bezeichnet als Leiterbahnen, Drähte, Leitungen, Metall oder einfach Verbindung.
  • Bei einem Ausführungsbeispiel, wie durchgehend in der vorliegenden Beschreibung verwendet, umfassen Hartmaskenmaterialien dielektrische Materialien, die sich von dem Zwischenschichtdielektrikumsmaterial unterscheiden. Bei einem Ausführungsbeispiel können unterschiedliche Hartmaskenmaterialien in unterschiedlichen Regionen verwendet werden, um unterschiedliches Wachsen oder Ätz-Selektivität zueinander oder zu dem darunterliegenden Dielektrikum und den Metallschichten bereitzustellen. Bei einigen Ausführungsbeispielen umfasst eine Hartmaskenschicht eine Schicht aus einem Nitrid von Silizium (z.B. Siliziumnitrid) oder eine Schicht aus einem Oxid von Silizium oder beides oder eine Kombination derselben. Andere geeignete Materialien können Kohlenstoff-basierte Materialien umfassen. Bei einem anderen Ausführungsbeispiel umfasst ein Hartmaskenmaterial eine Metallspezies. Zum Beispiel kann eine Hartmaske oder ein anderes darüberliegendes Material eine Schicht aus einem Nitrid von Titan oder einem anderen Metall aufweisen (z.B. Titannitrid). Potenziell geringere Beträge anderer Materialien, wie beispielsweise Sauerstoff, können in einer oder mehreren dieser Schichten umfasst sein. Alternativ können im Stand der Technik bekannte, andere Hartmaskenschichten verwendet werden, abhängig von der bestimmten Implementierung. Die Hartmaskenschichten können durch CVD, PVD oder durch andere Abscheidungsverfahren gebildet werden.
  • Bei einem Ausführungsbeispiel, wie durchgehend in der vorliegenden Beschreibung verwendet, werden lithographische Operationen unter Verwendung einer 193nm Immersions-Lithographie (i193), Extrem-Ultraviolett- (EUV; extreme ultra-violet) Lithographie oder Elektronenstrahl-Direkt-Schreib- (EBDW; electron beam direct write) Lithographie oder ähnlichem ausgeführt. Ein Positiv-Ton- oder ein Negativ-Ton-Resist können verwendet werden. Bei einem Ausführungsbeispiel ist eine lithographische Maske eine Dreischichtmaske bestehend aus einem topographischen Maskierungsabschnitt, einer anti-reflektierenden Beschichtungs- (ARC; anti-reflective coating) Schicht und einer Photoresistschicht. Bei einem bestimmten solchen Ausführungsbeispiel ist der topographische Maskierungsabschnitt eine Kohlenstoff-Hartmasken- (CHM; carbon hardmask) Schicht und die anti-reflektierenden Beschichtungs-Schicht ist eine Silizium-ARC-Schicht.
  • Bei einem anderen Aspekt richten sich ein oder mehrere, hierin beschriebene Ausführungsbeispiele auf Speicherbitzellen mit einem internen Knoten-Jumper. Bestimmte Ausführungsbeispiele können eine Layout-effiziente Technik zum Implementieren von Speicherbitzellen in fortschrittlichen, selbstausgerichteten Prozesstechniken umfassen. Ausführungsbeispiele können auf Knoten mit einer Technologie von 10 Nanometer oder kleiner gerichtet sein. Ausführungsbeispiele können eine Fähigkeit bereitstellen, Speicherbitzellen mit verbesserter Performance innerhalb derselben Grundfläche zu entwickeln durch Verwenden von Kontakt über aktivem Gate- (COAG; contact over active gate) oder Aggressiv-Metall-1- (M1) Abstands-Skalierung oder beidem. Ausführungsbeispiele können umfassen oder gerichtet sein auf Bitzellenlayouts, die Bitzellen mit höherer Performance in derselben oder einer kleineren Grundfläche relativ zu einem Knoten einer vorherigen Technologie ermöglichen.
  • Gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung ist ein Jumper höherer Metallschicht (z.B. Metalll oder M1) implementiert, um interne Knoten zu verbinden und nicht eine traditionelle Gate-Grabenkontakt-Gatekontakt- (Poly-tcn-Polycon) Verbindung zu verwenden. Bei einem Ausführungsbeispiel verringert ein Kontakt über aktivem Gate- (COAG) Integrationsschema kombiniert mit einem Metalll (metall) -Jumper zum Verbinden interner Knoten den Bedarf zum Wachsen einer Grundfläche für eine Bitzelle mit höherer Performance oder beseitigt diesen ganz. Das heißt, ein verbessertes Transistorverhältnis kann erreicht werden. Bei einem Ausführungsbeispiel ermöglicht ein solcher Ansatz ein aggressives Skalieren, um verbesserte Kosten pro Transistor bereitzustellen, z.B. für einen 10 Nanometer (10nm) Technologie-Knoten. Interner-Knoten-M1-Jumper können in SRAM-, RF-, und Dualport-Bitzellen in 10nm-Technologie implementiert werden, um sehr kompakte Layouts zu erzeugen.
  • 65 stellt als Vergleichsbeispiel eine erste Ansicht eines Zellen-Layouts für eine Speicherzelle dar.
  • Bezugnehmend auf 65 umfasst ein exemplarisches 14 Nanometer- (14 nm) Layout 6500 eine Bitzelle 6502. Die Bitzelle 6502 umfasst Gate- oder Poly-Leitungen 6504 und Metall-1-(M1) Leitungen 6506. Bei dem gezeigten Beispiel haben die Poly-Leitungen 6504 einen 1x Abstand und die M1-Leitungen 6506 haben einen 1x Abstand. Bei einem bestimmten Ausführungsbeispiel haben die Poly-Leitungen 6504 70 nm Abstand und die M1-Leitungen 6506 haben einen 70 nm Abstand.
  • Im Gegensatz zu 65 stellt 66 eine erste Ansicht eines Zellen-Layouts für eine Speicherzelle mit einem internen Knoten-Springer dar, gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung.
  • Bezugnehmend auf 66 umfasst ein exemplarisches 10 Nanometer- (10 nm) Layout 6600 eine Bitzelle 6602. Die Bitzelle 6602 umfasst Gate- oder Poly-Leitungen 6604 und Metall-1-(M1) Leitungen 6606. Bei dem gezeigten Beispiel haben die Poly-Leitungen 6604 einen 1x Abstand und die M1-Leitungen 6606 haben einen 0,67x Abstand. Das Ergebnis ist eine überlappende Leitung 6605, die eine M1-Leitung direkt über einer Poly-Leitung umfasst. Bei einem bestimmten Ausführungsbeispiel haben die Poly-Leitungen 6604 54 nm Abstand und die M1-Leitungen 6606 haben einen 36 nm Abstand.
  • Im Vergleich zu Layout 6500 ist bei Layout 6600 der M1-Abstand geringer als der Gate-Abstand, was eine extra Leitung (6605) jede dritte Leitung freigibt (z.B. für je zwei Poly-Leitungen gibt es drei M1-Leitungen). Die „freigegebene“ M1-Leitung wird hierin als ein interner Knoten-Jumper bezeichnet. Der interne Knoten-Jumper kann für eine Gate-zu-Gate- (Poly-zu-Poly-) Verbindung oder für Grabenkontakt-zu-Grabenkontakt-Verbindung verwendet werden. Bei einem Ausführungsbeispiel wird Kontakt-zu-Poly durch eine Kontakt über aktivem Gate-(COAG; contact over active gate) Anordnung erreicht, was die Herstellung des internen Knoten-Jumpers ermöglicht.
  • Bezugnehmend allgemeiner auf 66 umfasst bei einem Ausführungsbeispiel eine integrierte Schaltungsstruktur eine Speicherbitzelle 6602 auf einem Substrat. Die Speicherbitzelle 6602 umfasst eine erste und zweite Gate-Leitung 6604 parallel entlang einer zweiten Richtung 2 des Substrats. Die erste und zweite Gate-Leitung 6602 haben einen ersten Abstand entlang einer ersten Richtung (1) des Substrats. wobei die erste Richtung (1) senkrecht zu der zweiten Richtung (2) ist. Zuerst sind die zweite und dritte Verbindungsleitung 6606 über der ersten und zweiten Gate-Leitung 6604. Die erste, zweite und dritte Verbindungsleitung 6606 sind parallel entlang der zweiten Richtung (2) des Substrats. Die erste, zweite und dritte Verbindungsleitung 6606 haben einen zweiten Abstand entlang der ersten Richtung, wobei der zweite Abstand kleiner ist als der erste Abstand. Bei einem Ausführungsbeispiel ist eine der ersten, zweiten und dritten Verbindungsleitung 6606 ein interner Knoten-Jumper für die Speicherbitzelle 6602.
  • Wie durchgehend in der vorliegenden Offenbarung anwendbar ist, können die Gate-Leitungen 6604 derart bezeichnet werden, dass sie auf Bahnen sind, um eine Gitterstruktur zu bilden. Dementsprechend können hierin beschriebene Gitter-artige Strukturen Gate-Leitungen oder Verbindungsleitungen aufweisen, die mit einem konstanten Abstand beabstandet sind und eine im Wesentlichen konstante Breite aufweisen. Die Struktur kann durch einen Abstands-Halbierungs- oder Abstands-Viertelungs- oder einen anderen Abstands-Teilungs-Ansatz hergestellt werden.
  • Als Vergleichsbeispiel stellt 67 eine zweite Ansicht eines Zellen-Layouts 6700 für eine Speicherzelle dar.
  • Bezugnehmend auf 67 ist die 14 nm Bitzelle 6502 mit N-Diffusion 6702 (z.B. P-Typ dotierten aktiven Regionen, z. B. Bor-dotierten Diffusionsregionen eines darunterliegenden Substrats) und P-Diffusion 6704 (z.B. N-Typ dotierten aktiven Regionen, z. B. mit Phosphor oder Arsen oder mit beidem dotierte Diffusionsregionen eines darunterliegenden Substrats) gezeigt, wobei M1-Leitungen der Klarheit halber entfernt sind. Das Layout 6700 der Bitzelle 102 umfasst Gate- oder Poly-Leitungen 6504, Grabenkontakte 6706, Gate-Kontakte 6708 (speziell für einen 14 nm Knoten) und Kontakt-Vias 6710.
  • Im Gegensatz zu 67 stellt 68 eine zweite Ansicht eines Zellen-Layouts 6800 für eine Speicherzelle mit einem internen Knoten-Springer dar, gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung.
  • Bezugnehmend auf 68 ist die 10 nm Bitzelle 6602 mit N-Diffusion 6802 (z.B. P-Typ dotierten aktiven Regionen, z. B. Bor-dotierten Diffusionsregionen eines darunterliegenden Substrats) und P-Diffusion 6804 (z.B. N-Typ dotierten aktiven Regionen, z. B. mit Phosphor oder Arsen oder mit beidem dotierten Diffusionsregionen eines darunterliegenden Substrats) gezeigt, wobei M1-Leitungen der Klarheit halber entfernt sind. Das Layout 6800 der Bitzelle 202 umfasst Gate- oder Poly-Leitungen 6604, Grabenkontakte 6806, Gate-Vias 6808 (speziell für einen 10 nm Knoten) und Grabenkontakt-Vias 6710.
  • Beim Vergleichen der Layouts 6700 und 6800 werden gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung bei dem 14 nm Layout die internen Knoten nur durch einen Gate-Kontakt (GCN) verbunden. Ein verbessertes Performance-Layout kann nicht in derselben Grundfläche erzeugt werden aufgrund von Poly-zu-GCN-Raumeinschränkungen. Bei dem 10 nm Layout erlaubt der Entwurf das Landen eines Kontakts (VCG) auf dem Gate, um den Bedarf nach einem Poly-Kontakt zu beseitigen. Bei einem Ausführungsbeispiel ermöglichte die Anordnung eine Verbindung eines internen Knotens unter Verwendung von M1, was zusätzliche Dichte der aktiven Region (z.B. erhöhte Anzahl von Finnen) innerhalb der 14 nm Grundfläche erlaubt. Bei dem 10 nm Layout, auf das Verwenden einer COAG-Architektur hin, kann die Beabstandung zwischen Diffusionsregionen kleiner gemacht werden, da sie nicht durch Grabenkontakt-zu-Gatekontakt-Beabstandung eingeschränkt sind. Bei einem Ausführungsbeispiel wird das Layout 6700 von 67 als eine 112- (1 Finne Pull-Up (hochziehen), 1 Finne Pass-Gate, 2 Finnen Pull-Down (herunterziehen) Anordnung bezeichnet. Im Gegensatz dazu wird das Layout 6800 von 68 als eine 122- (1 Finne Pull-Up (hochziehen), 2 Finnen Pass-Gate, 2 Finnen Pull-Down (herunterziehen) Anordnung bezeichnet, die bei einem bestimmten Ausführungsbeispiel innerhalb derselben Grundfläche ist wie das 112-Layout von 67. Bei einem Ausführungsbeispiel stellt die 122-Anordnung eine verbesserte Performance im Vergleich zu der 112-Anordnung bereit.
  • Als Vergleichsbeispiel stellt 69 eine dritte Ansicht eines Zellen-Layouts 6900 für eine Speicherzelle dar.
  • Bezugnehmend auf 69 ist die 14 nm Bitzelle 6502 mit Metall-0- (M0) Leitungen 6902 gezeigt, wobei die Poly-Leitungen der Klarheit halber entfernt sind. Ferner sind Metall-1- (M1) Leitungen 6506, Kontakt-Vias 6710, Via-0-Strukturen 6904 gezeigt.
  • Im Gegensatz zu 69 stellt 70 eine dritte Ansicht eines Zellen-Layouts 7000 für eine Speicherzelle mit einem internen Knoten-Springer dar, gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung.
  • Bezugnehmend auf 70 ist die 10 nm Bitzelle 6602 mit Metall-0- (M0) Leitungen 7002 gezeigt, wobei die Poly-Leitungen der Klarheit halber entfernt sind. Ferner sind Metall-1- (M1) Leitungen 6606, Gate-Vias 6808, Grabenkontakt-Vias 6810, und Via-0-Strukturen 7004 gezeigt. Beim Vergleichen der 69 und 70 werden gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung bei dem 14 nm Layout die internen Knoten nur durch einen Gate-Kontakt (GCN) verbunden, während für das 10 nm Layout einer der interne Knoten unter Verwendung eines M1-Jumpers verbunden ist.
  • Kollektiv Bezugnehmend auf 66, 68 und 70 umfasst gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung eine integrierte Schaltungsstruktur eine Speicherbitzelle 6602 auf einem Substrat. Die Speicherbitzelle 6602 umfasst eine erste (obere 6802), zweite (obere 6804), dritte (untere 6804) und vierte (untere 6802) aktive Region parallel entlang einer ersten Richtung (1) des Substrats. Eine erste (links 6604) und zweite (rechts 6604) Gate-Leitung sind über der ersten, zweiten, dritten und vierten aktiven Region 6802/6804. Die erste und zweite Gate-Leitung 6604 sind parallel entlang einer zweiten Richtung (2) des Substrats. wobei die zweite Richtung (2) senkrecht zu der ersten Richtung (1) ist. Eine erste (weit links 6606), zweite (nahe links 6606) und dritte (nahe rechts 6606) Verbindungsleitung sind über der ersten und zweiten Gate-Leitung 6604. Die erste, zweite und dritte Verbindungsleitung 6606 sind parallel entlang der zweiten Richtung (2) des Substrats.
  • Bei einem Ausführungsbeispiel sind die erste (weit links 6606) und zweite (nahe links 6606) Verbindungsleitung elektrisch verbunden mit der ersten und zweiten Gate-Leitung 6604 an Positionen der ersten und zweiten Gate-Leitung 6604 über einer oder mehreren der ersten, zweiten, dritten und vierten aktiven Region 6802/6804 (z.B. an so genannten „aktives Gate“-Positionen). Bei einem Ausführungsbeispiel sind die erste (weit links 6606) und zweite (nahe links 6606) Verbindungsleitung elektrisch verbunden mit der ersten und zweiten Gate-Leitung 6604 durch eine dazwischenliegende Mehrzahl von Verbindungsleitungen 7004 vertikal zwischen der ersten und zweiten Verbindungsleitung 6606 und der ersten und zweiten Gate-Leitung 6604. Die dazwischenliegende Mehrzahl von Verbindungsleitungen 7004 ist parallel entlang der ersten Richtung (1) des Substrats.
  • Bei einem Ausführungsbeispiel koppelt die dritte Verbindungsleitung (nahe rechts 6606) elektrisch ein Paar aus Gate-Elektroden der Speicherbitzelle 6602 miteinander, wobei das Paar aus Gate-Elektroden in der ersten und zweiten Gate-Leitung 6604 umfasst ist. Bei einem anderen Ausführungsbeispiel koppelt die dritte Verbindungsleitung (nahe rechts 6606) elektrisch ein Paar von Grabenkontakten der Speicherbitzelle 6602 miteinander, wobei das Paar von Grabenkontakten in einer Mehrzahl von Grabenkontaktleitungen 6806 umfasst ist. Bei einem Ausführungsbeispiel ist die dritte Verbindungsleitung (nahe rechts 6606) ein interner Knoten-Jumper.
  • Bei einem Ausführungsbeispiel ist die erste aktive Region (oben 6802) eine p-Typ-dotierte aktive Region (z.B. zum Bereitstellen einer N-Diffusion für ein NMOS-Bauelement), die zweite aktive Region (oben 6804) ist eine N-Typ-dotierte aktive Region (z.B. zum Bereitstellen einer P-Diffusion für ein PMOS-Bauelement), die dritte aktive Region (unten 6804) ist eine N-Typ-dotierte aktive Region (z.B. zum Bereitstellen einer P-Diffüsion für ein PMOS-Bauelement) und die vierte aktive Region (unten 6802) eine N-Typ-dotierte aktive Region (z.B. zum Bereitstellen einer N-Diffusion für ein NMOS-Bauelement). Bei einem Ausführungsbeispiel sind die erste, zweite, dritte und vierte aktive Region 6802/6804 in Silizium-Finnen. Bei einem Ausführungsbeispiel umfasst die Speicherbitzelle 6602 einen Pull-up-Transistor basierend auf einer einzelnen Silizium-Finne, einen Pass-Gate-Transistor basierend auf zwei Silizium-Finnen und einen Pull-down-Transistor basierend auf zwei Silizium-Finnen.
  • Bei einem Ausführungsbeispiel wechseln sich die erste und zweite Gate-Leitung 6604 mit Einzelnen einer Mehrzahl von Grabenkontaktleitungen 6806 parallel entlang der zweiten Richtung (2) des Substrats ab. Die Mehrzahl von Grabenkontaktleitungen 6806 umfasst Grabenkontakte der Speicherbitzelle 6602. Die erste und zweite Gate-Leitung 6604 umfassen die Gate-Elektrode der Speicherbitzelle 6602.
  • Bei einem Ausführungsbeispiel haben die erste und zweite Gate-Leitung 6604 einen ersten Abstand entlang der ersten Richtung (1). Die erste, zweite und dritte Verbindungsleitung 6606 haben einen zweiten Abstand entlang der ersten Richtung (2). Bei einem solchen Ausführungsbeispiel ist der zweite Abstand kleiner als der erste Abstand. Bei einem spezifischen solchen Ausführungsbeispiel ist der erste Abstand in dem Bereich von 50 Nanometern bis 60 Nanometern und der zweite Abstand ist in dem Bereich von 30 Nanometern bis 40 Nanometern. Bei einem bestimmten solchen Ausführungsbeispiel ist der erste Abstand 54 Nanometer und der zweite Abstand ist 36 Nanometer.
  • Hierin beschriebene Ausführungsbeispiele können implementiert sein, um eine höhere Anzahl von Finnen innerhalb einer relativ gleichen Bitzellen-Grundfläche bereitzustellen als ein Knoten einer vorherigen Technologie, was die Performance einer Speicherbitzelle eines Knotens mit kleinerer Technologie relativ zu der einer vorherigen Generation verbessert. Als Beispiel stellen 71A und 71B ein Bitzellen-Layout und/oder ein schematisches Diagramm für einen Statischen Direktzugriffsspeicher (SRAM - Static Random Access Memory) mit sechs Transistoren gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung dar.
  • Bezugnehmend auf 71A und 71B umfasst ein Bitzellenlayout 7102 Gate-Leitungen 7104 in demselben (die auch als Poly-Leitungen bezeichnet werden können) parallel entlang Richtung (2). Grabenkontaktleitungen 7106 wechseln ab mit Gate-Leitungen 7104. Die Gate-Leitungen 7104 und Grabenkontaktleitungen 7106 sind über NMOS-Diffusionsregionen 7108 (z.B. P-Typ dotierten aktiven Regionen, z. B. Bor-dotierten Diffusionsregionen eines darunterliegenden Substrats) und PMOS-Diffusionsregionen 7110 (z.B. N-Typ dotierten aktiven Regionen, z. B. mit Phosphor oder Arsen oder mit beidem dotierte Diffusionsregionen eines darunterliegenden Substrats), die parallel entlang Richtung (1) sind. Bei einem Ausführungsbeispiel umfassen beide NMOS-Diffusionsregionen 7108 je zwei Silizium-Finnen. Beide der MOS-Diffusionsregionen 7110 umfassen je eine Silizium-Finne.
  • Bezugnehmend erneut auf 71A und 71B werden Pass-Gate-Transistoren 7112, NMOS-Pull-down-Transistoren 7114 und PMOS-Pull-up-Transistoren 7116 aus den Gate-Leitungen 7104 und den NMOS-Diffusionsregionen 7108 und den PMOS-Diffusionsregionen 7110 gebildet. Auch gezeigt sind eine Wortleitung (WL) 7118, interne Knoten 7120 und 7126, eine Bitleitung (BL) 7122, eine Bitleitungsschiene (BLB; bit line bar) 7124, SRAM VCC 7128 und VSS 7130.
  • Bei einem Ausführungsbeispiel wird ein Kontakt mit der ersten und zweiten Gate-Leitung 7104 des Bitzellenlayouts 7102 zu aktiven Gate-Positionen der ersten und zweiten Gate-Leitung 7104 hergestellt. Bei einem Ausführungsbeispiel umfasst die 6T SRAM Bitzelle 7104 einen internen Knoten-Jumper, wie vorangehend beschrieben wurde.
  • Bei einem Ausführungsbeispiel sind hierin beschriebene Layouts kompatibel mit einheitlichen Plug- und Masken-Strukturen, umfassend eine einheitliche Finnen-Trimm-Maske. Layouts können kompatibel mit Nicht-EUV-Prozessen sein. Zusätzlich erfordern Layouts möglicherweise nur die Verwendung einer Mittelfinnen-Trimm-Maske. Hierin beschriebene Ausführungsbeispiele können eine erhöhte Dichte im Hinblick auf den Bereich im Vergleich zu anderen Layouts ermöglichen. Ausführungsbeispiele können implementiert sein, um eine Layouteffiziente Speicher-Implementierung bei fortschrittlichen, selbstausgerichteten Prozesstechniken bereitzustellen. Vorteile können im Hinblick auf Die-Bereich oder Speicher-Performance oder beides realisiert werden. Schaltungstechniken können eindeutig durch solche Layout-Ansätze aktiviert werden.
  • Ein oder mehrere, hierin beschriebene Ausführungsbeispiele richten sich auf eine Multi-Version-Bibliothek-Zellen-Handhabung wenn parallele Verbindungsleitungen (z.B. Metall-1-Leitungen) und Gate-Leitungen fehlausgerichtet sind. Ausführungsbeispiele können auf Knoten mit einer Technologie von 10 Nanometer oder kleiner gerichtet sein. Ausführungsbeispiele können umfassen oder gerichtet sein auf Zellenlayouts, die Zellen mit höherer Performance in derselben oder einer kleineren Grundfläche relativ zu einem Knoten einer vorherigen Technologie ermöglichen. Bei einem Ausführungsbeispiel werden Verbindungsleitungen, die Gate-Leitungen überlagern, hergestellt, um eine erhöhte Dichte relativ zu den darunterliegenden Gate-Leitungen zu haben. Ein solches Ausführungsbeispiel kann eine Erhöhung von Stift-Treffern, erhöhte Routing-Möglichkeiten oder erhöhten Zugriff auf Zellen-Stifte ermöglichen. Ausführungsbeispiele können implementiert sein, um eine Block-Ebenen-Dichte von mehr als 10% bereitzustellen.
  • Um einen Kontext zu geben, müssen Gate-Leitungen und die nächste parallele Ebene von Verbindungen (üblicherweise bezeichnet als Metall 1, mit einer Metall-O-Schicht, die orthogonal zwischen Metall 1 und den Gate-Leitungen verläuft) auf der Block-Ebene in Ausrichtung sein. Bei einem Ausführungsbeispiel jedoch ist der Abstand der Metall-1-Leitungen unterschiedlich, z.B. kleiner als der Abstand der Gate-Leitungen. Zwei Standardzellenversionen (z.B. zwei unterschiedliche Zellenstrukturen) werden für jede Zelle verfügbar gemacht, um den Abstandsunterschied zu berücksichtigen. Die bestimmte, ausgewählte Version folgt einer Regel-Platzierung haftend an der Block-Ebene. Wenn nicht ordnungsgemäß ausgewählt, kann eine schmutzige Registrierung (DR; dirty registration) auftreten. Gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung ist eine höhere Metallschicht (z.B. Metall-1 oder M1) mit erhöhter Abstandsdichte relativ zu den darunterliegenden Gate-Leitungen implementiert. Bei einem Ausführungsbeispiel ermöglicht ein solcher Ansatz ein aggressives Skalieren, um verbesserte Kosten pro Transistor bereitzustellen, z.B. einen 10 Nanometer (10nm) Technologie-Knoten.
  • 72 stellt Querschnittansichten von zwei unterschiedlichen Layouts für eine gleiche Standardzelle dar, gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung.
  • Bezugnehmend auf Teil (a) von 72 überlagert ein Satz aus Gate-Leitungen 7204A ein Substrat 7202A. Ein Satz aus Metall-1- (M1) Verbindungen 7206A überlagert den Satz aus Gate-Leitungen 7204A. Der Satz aus Metall-1- (M1) Verbindungen 7206A hat einen engeren Abstand als der Satz aus Gate-Leitungen 7204A. Die äußersten Metall-1- (M1) Verbindungen (interconnects) 7206A haben jedoch eine äußere Ausrichtung mit den äußersten Gate-Leitungen 7204A. Zu Entwurfszwecken, wie durchgehend in der vorliegenden Beschreibung verwendet, wird die ausgerichtete Anordnung von Teil (a) von 72 derart bezeichnet, dass sie eine gerade (E; even) Ausrichtung hat.
  • Im Gegensatz zu Teil (a), bezugnehmend auf Teil (b) von 72, überlagert ein Satz aus Gate-Leitungen 7204B ein Substrat 7202B. Ein Satz aus Metall-1- (M1) Verbindungen 7206B überlagert den Satz aus Gate-Leitungen 7204B. Der Satz aus Metall-1- (M1) Verbindungen 7206B hat einen engeren Abstand als der Satz aus Gate-Leitungen 7204B. Die äußersten Metall-1- (M1) Verbindungen 7206B haben keine äußere Ausrichtung mit den äußersten Gate-Leitungen 7204B. Zu Entwurfszwecken, wie durchgehend in der vorliegenden Beschreibung verwendet, wird die nicht-ausgerichtete Anordnung von Teil (b) von 72 derart bezeichnet, dass sie eine ungerade (O; odd) Ausrichtung hat.
  • 73 stellt Draufsichten von vier unterschiedlichen Zellenanordnungen dar, die die Bezeichnung gerade (E; even) oder ungerade (O; odd) anzeigen, gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung.
  • Bezugnehmend auf Teil (a) von 73 hat eine Zelle 7300A Gate- (oder Poly-) Leitungen 7302A und Metall-1- (M1) Leitungen 7304A. Die Zelle 7300A wird als eine EE-Zelle bezeichnet, da die linke Seite der Zelle 7300A und die rechte Seite der Zelle 7300A ausgerichtete Gate-7302A und M1- 7304A-Leitungen aufweisen. Im Gegensatz dazu, bezugnehmend auf Teil (b) von 73, hat eine Zelle 7300B Gate- (oder Poly-) Leitungen 7302B und Metall-1- (M1) Leitungen 7304B. Die Zelle 7300B wird als eine OO-Zelle bezeichnet, da die linke Seite der Zelle 7300B und die rechte Seite der Zelle 7300B nicht-ausgerichtete Gate- 7302B und M1-7304B Leitungen aufweisen.
  • Bezugnehmend auf Teil (c) von 73 hat eine Zelle 7300C Gate- (oder Poly-) Leitungen 7302C und Metall-1- (M1) Leitungen 7304C. Die Zelle 7300C wird als eine EO-Zelle bezeichnet, da die linke Seite der Zelle 7300C ausgerichtete Gate- 7302C und M1- 7304C Leitungen hat, aber die rechte Seite der Zelle 7300C nicht-ausgerichtete Gate- 7302C und M1- 7304C Leitungen hat. Im Gegensatz dazu, Bezug nehmend auf Teil (d) von 73, hat eine Zelle 7300D Gate- (oder Poly-) Leitungen 7302D und Metall-1- (M1) Leitungen 7304D. Die Zelle 7300D wird als eine OE-Zelle bezeichnet, da die linke Seite der Zelle 7300D nicht-ausgerichtete Gate- 7302D und M1- 7304D Leitungen hat, aber die rechte Seite der Zelle 7300D ausgerichtete Gate- 7302D und M1- 7304D Leitungen hat.
  • Als Grundlage zum Platzieren ausgewählter erster und zweiter Versionen von Standardzellentypen stellt 74 eine Draufsicht eines Blockebenen-Polygitters dar, gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung. Bezugnehmend auf 74 umfasst ein Blockebenen-Polygitter 7400 Gate-Leitungen 7402, die parallel entlang einer Richtung 7404 verlaufen. Bezeichnete Zellenlayoutgrenzen 7406 und 7408 sind gezeigt, die in einer zweiten, orthogonalen Richtung verlaufen. Die Gate-Leitungen 7402 wechseln zwischen der Bezeichnung Gerade (E) und Ungerade (O).
  • 75 stellt ein exemplarisches, akzeptables (bestanden; pass) Layout basierend auf Standardzellen dar, die unterschiedliche Versionen aufweisen, gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung. Bezugnehmend auf 75 umfasst ein Layout 7500 drei Zellen des Typs 7300C/7300D, wie sie in Reihe von links nach rechts zwischen Grenzen 7406 und 7408 platziert sind: 7300D, angrenzend an die erste 7300C und beabstandet von der zweiten 7300C. Die Auswahl zwischen 7300C und 7300D basiert auf der Ausrichtung der E- und O-Bezeichnungen auf den entsprechenden Gate-Leitungen 7402. Das Layout 7500 umfasst auch Zellen des Typs 7300A/7300B platziert in Reihe von links nach rechts unter Grenze 7408: erste 7300A beabstandet von zweiter 7300A. Die Auswahl zwischen 7300A und 7300B basiert auf der Ausrichtung der E- und O-Bezeichnungen auf den entsprechenden Gate-Leitungen 7402. Das Layout 7500 ist eine Pass-Zelle, in dem Sinn, dass keine schmutzige Registrierung (DR; schmutzige Registrierung) in dem Layout 7500 auftritt. Es wird darauf hingewiesen, dass p Leistung bezeichnet (Power) und a, b, c oder o exemplarische Stifte sind. Bei der Anordnung 7500 sind die Leistungsleitungen p über die Grenze 7408 miteinander aufgereiht.
  • Bezug nehmend allgemeiner auf 75 umfasst gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung eine integrierte Schaltungsstruktur eine Mehrzahl von Gate-Leitungen 7402 parallel entlang einer ersten Richtung eines Substrats und mit einem Abstand entlang einer zweiten Richtung orthogonal zu der ersten Richtung. Eine erste Version 7300C eines Zellentyps ist über einem ersten Abschnitt der Mehrzahl von Gate-Leitungen 7402. Die erste Version 7300C des Zellentyps umfasst eine erste Mehrzahl von Verbindungsleitungen mit einem zweiten Abstand entlang der zweiten Richtung, wobei der zweite Abstand kleiner ist als der erste Abstand. Eine zweite Version 7300D des Zellentyps ist über einem zweiten Abschnitt der Mehrzahl von Gate-Leitungen 7402 lateral benachbart zu der ersten Version 7300C des Zellentyps entlang der zweiten Richtung. Die zweite Version 7300D des Zellentyps umfasst eine zweite Mehrzahl von Verbindungsleitungen mit dem zweiten Abstand entlang der zweiten Richtung. Die zweite Version 7300D des Zellentyps ist strukturell unterschiedlich zu der ersten Version 7300C des Zellentyps.
  • Bei einem Ausführungsbeispiel sind Einzelne der ersten Mehrzahl von Verbindungsleitungen der ersten Version 7300C des Zellentyps mit Einzelnen der Mehrzahl von Gate-Leitungen 7402 entlang der ersten Richtung an einem ersten Rand (z.B. linker Rand) aber nicht an einem zweiten Rand (z.B. rechter Rand) der ersten Version 7300C des Zellentyps entlang der zweiten Richtung ausgerichtet. Bei einem solchen Ausführungsbeispiel ist die erste Version des Zellentyps 7300C eine erste Version einer NAND-Zelle. Einzelne der zweiten Mehrzahl von Verbindungsleitungen der zweiten Version 7300D des Zellentyps sind nicht mit Einzelnen der Mehrzahl von Gate-Leitungen 7402 entlang der ersten Richtung an einem ersten Rand (z.B. linker Rand) ausgerichtet, sind aber an einem zweiten Rand (z.B. rechter Rand) der zweiten Version 7300D des Zellentyps entlang der zweiten Richtung ausgerichtet. Bei einem solchen Ausführungsbeispiel ist die zweite Version des Zellentyps 7300D eine zweite Version einer NAND-Zelle.
  • Bei einem anderen Ausführungsbeispiel sind die erste und zweite Version aus den Zellentypen 7300A und 7300B ausgewählt. Einzelne der ersten Mehrzahl von Verbindungsleitungen der ersten Version 7300A des Zellentyps sind mit Einzelnen der Mehrzahl von Gate-Leitungen 7402 entlang der ersten Richtung an beiden Rändern der ersten Version des Zellentyps 7300A entlang der zweiten Richtung ausgerichtet. Bei einem Ausführungsbeispiel ist die erste Version 7300A des Zellentyps eine erste Version einer Inverter-Zelle. Es wird darauf hingewiesen, dass Einzelne der zweiten Mehrzahl von Verbindungsleitungen der zweiten Version 7300B des Zellentyps ansonsten nicht mit Einzelnen der Mehrzahl von Gate-Leitungen 7402 entlang der ersten Richtung an beiden Rändern der zweiten Version 7300B des Zellentyps entlang der zweiten Richtung ausgerichtet wären. Bei einem Ausführungsbeispiel ist die zweite Version 7300B des Zellentyps eine zweite Version einer Inverter-Zelle.
  • 76 stellt ein exemplarisches, inakzeptables (durchgefallen; fail) Layout basierend auf Standardzellen dar, die unterschiedliche Versionen aufweisen, gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung. Bezugnehmend auf 76 umfasst ein Layout 7600 drei Zellen des Typs 7300C/7300D, die platziert sind in Reihe von links nach rechts zwischen Grenzen 7406 und 7408: 7300D, angrenzend an die erste 7300C und beabstandet von der zweiten 7300C. Die geeignete Auswahl zwischen 7300C und 7300D basiert auf der Ausrichtung der E- und O-Bezeichnungen an den entsprechenden Gate-Leitungen 7402, wie gezeigt ist. Das Layout 7600 umfasst jedoch auch Zellen des Typs 7300A/7300B platziert in Reihe von links nach rechts unter Grenze 7408: erste 7300A beabstandet von zweiter 7300A. Das Layout 7600 unterscheidet sich von 7500 insofern, als die zweite 7300A eine Leitung nach links bewegt ist. Obwohl die Auswahl zwischen erste 7300A und 7300B auf der Ausrichtung der E- oder O-Bezeichnungen auf den entsprechenden Gate-Leitungen 7402 basieren sollte, tut sie das nicht, und die zweite Zelle 7300A ist fehlausgerichtet, wobei eine Konsequenz davon fehlausgerichtete Leistungs- (p-) Leitungen sind.
  • Das Layout 7600 ist eine durchgefallene Zelle (fail cell), da eine schmutzige Registrierung (DR; dirty registration) in dem Layout 7600 auftritt.
  • 77 stellt ein anderes exemplarisches, akzeptables (bestanden; pass) Layout basierend auf Standardzellen dar, die unterschiedliche Versionen aufweisen, gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung. Bezugnehmend auf 77 umfasst ein Layout 7700 drei Zellen des Typs 7300C/7300D, die in Reihe von links nach rechts zwischen Grenzen 7406 und 7408 platziert sind: 7300D, angrenzend an die erste 7300C und beabstandet von der zweiten 7300C. Die Auswahl zwischen 7300C und 7300D basiert auf der Ausrichtung der E- und O-Bezeichnungen auf den entsprechenden Gate-Leitungen 7402. Das Layout 7700 umfasst auch Zellen des Typs 7300A/7300B platziert in Reihe von links nach rechts unter Grenze 7408: 7300A beabstandet von 7300B. Die Position von 7300B ist dieselbe wie die Position von 7300A in dem Layout 7600, aber die ausgewählte Zelle 7300B basiert auf der geeigneten Ausrichtung der O-Bezeichnung auf den entsprechenden Gate-Leitungen 7402. Das Layout 7700 ist eine Pass-Zelle in dem Sinn, dass keine schmutzige Registrierung (DR; dirty registration) in dem Layout 7700 auftritt. Es wird darauf hingewiesen, dass p Leistung bezeichnet (Power) und a, b, c oder o exemplarische Stifte sind. Bei der Anordnung 7700 sind die Leistungsleitungen p über die Grenze 7408 miteinander aufgereiht.
  • Bezugnehmend kollektiv auf 76 und 77 umfasst ein Verfahren der Herstellung eines Layouts für eine integrierte Schaltungsstruktur das Bezeichnen abwechselnder einer Mehrzahl von Gate-Leitungen 7402 parallel entlang einer ersten Richtung als gerade (E) oder ungerade (O) entlang einer zweiten Richtung. Eine Position wird dann für einen Zellentyp über der Mehrzahl von Gate-Leitungen 7402 ausgewählt. Das Verfahren umfasst ferner das Auswählen zwischen einer ersten Version des Zellentyps und einer zweiten Version des Zellentyps abhängig von der Position, wobei die zweite Version strukturell unterschiedlich zu der ersten Version ist, wobei die ausgewählte Version des Zellentyps eine gerade (E) oder ungerade (O) Bezeichnung für Verbindungen an Rändern des Zellentyps entlang der zweiten Richtung hat, und wobei die Bezeichnung der Ränder des Zellentyps mit der Bezeichnung von Einzelnen der Mehrzahl von Gate-Leitungen unter den Verbindungen übereinstimmt.
  • Bei einem anderen Aspekt richten sich ein oder mehrere Ausführungsbeispiele auf die Herstellung von Metallwiderständen auf einer Finnen-basierten Struktur, die in einer Finnen-Feldeffekttransistor- (FET; FET = Field Effect Transistor) Architektur umfasst ist. Bei einem Ausführungsbeispiel sind solche Präzisionswiderstände als eine Grundkomponente einer Systemauf-Chip- (SoC-; system-on-chip) Technologie implantiert, aufgrund der Hochgeschwindigkeits-IOs, die für schnellere Datenübertragungsraten erforderlich sind. Solche Widerstände können die Realisierung von analogen Hochgeschwindigkeits-Schaltungsanordnungen (wie beispielsweise CSI/SERDES) und skalierten IO-Architekturen ermöglichen, aufgrund von Charakteristika, die niedrige Abweichung und Temperaturkoeffizienten nahe Null aufweisen. Bei einem Ausführungsbeispiel ist ein hierin beschriebener Widerstand ein abstimmbarer Widerstand.
  • Um einen Kontext zu geben, fallen traditionelle Widerstände, die bei aktuellen Prozesstechniken verwendet werden, üblicherweise in eine von zwei Klassen: allgemeine Widerstände und Präzisionswiderstände. Allgemeine Widerstände, wie beispielsweise Grabenkontakt-Widerstände, sind kostenneutral, können aber unter hoher Abweichung leiden aufgrund von Abweichungen, die verwendeten Herstellungsverfahren inhärent sind, oder den zugeordneten großen Temperaturkoeffizienten der Widerstände oder beidem. Präzisionswiderstände können die Probleme von Abweichung und Temperaturkoeffizient verringern, aber häufig auf Kosten höherer Prozesskosten und einer höheren Anzahl von erforderlichen Herstellungsschritten. Die Integration von Polysilizium-Präzisionswiderständen wird zunehmend schwierig bei High-k/Metall-Gate-Prozesstechniken.
  • Gemäß Ausführungsbeispielen werden Finnen-basierte Dünnfilm-Widerstände (TFRs; thin film resistors) beschrieben. Bei einem Ausführungsbeispiel haben solche Widerstände einen Temperaturkoeffizienten nahe Null. Bei einem Ausführungsbeispiel zeigen solche Widerstände eine reduzierte Abweichung von der Dimensionskontrolle. Gemäß einem oder mehreren Ausführungsbeispielen der vorliegenden Offenbarung ist ein integrierter Präzisionswiderstand innerhalb einer Finnen-FET-Transistor-Architektur hergestellt. Es wird darauf hingewiesen, dass traditionelle Widerstände, die bei High-k/Metall-Gate-Prozesstechniken verwendet werden, üblicherweise Wolfram-Grabenkontakte (TCN; tungsten trench contacts), Wannen-Widerstände oder Polysilizium-Präzisionswiderstände sind. Solche Widerstände erhöhen entweder Prozesskosten oder Komplexität oder leiden unter hoher Abweichung und schlechten Temperaturkoeffizienten aufgrund von Abweichungen bei verwendeten Herstellungsprozessen. Im Gegensatz ermöglicht bei einem Ausführungsbeispiel die Herstellung eines Finnen-integrierten Dünnfilm-Widerstands einen kostenneutralen, guten (nahe Null) Temperaturkoeffizienten und eine Alternative zu bekannten Ansätzen mit geringer Abweichung.
  • Um mehr Kontext zu geben, wurden Präzisionswiderstände gemäß dem Stand der Technik unter Verwendung von zweidimensionalen (2D) metallischen Dünnfilmen oder hoch dotierten Poly-Leitungen hergestellt. Solche Widerstände neigen dazu, in Schablonen fester Werte diskretisiert zu werden und somit ist eine feinere Granularität von Widerstandswerten schwer zu erreichen.
  • Im Hinblick auf ein oder mehrere der obigen Probleme, gemäß einem oder mehreren Ausführungsbeispielen der vorliegenden Offenbarung, ist ein Entwurf eines Hoch-Dichte-Präzisionswiderstands unter Verwendung eines Finnen-Backbones, wie beispielsweise eine Silizium-Finnen-Backbones, hierin beschrieben. Bei einem Ausführungsbeispiel umfassen die Vorteile eines solchen Hoch-Dichte-Präzisionswiderstands, dass die hohe Dichte unter Verwendung einer Finnenpackdichte erreicht werden kann. Zusätzlich ist bei einem Ausführungsbeispiel ein solcher Widerstand auf derselben Ebene integriert wie aktive Transistoren, was zu der Herstellung einer kompakten Schaltungsanordnung führt. Die Verwendung eines Silizium-Finnen-Backbones kann eine hohe Packdichte ermöglichen und mehrere Freiheitsgrade zum Steuern des Widerstandswerts des Widerstands bereitstellen. Dementsprechend wird bei einem spezifischen Ausführungsbeispiel die Flexibilität eines Finnen-Strukturierungsprozesses wirksam eingesetzt, um einen großen Bereich an Widerstandswerten bereitzustellen, was zu einer Herstellung eines abstimmbaren Präzisionswiderstands führt.
  • Als beispielhafte Geometrie für einen Finnen-basierten Präzisionswiderstand stellt 78 eine Teilschnitt-Draufsicht und eine entsprechende Querschnittansicht einer Finnen-basierten Dünnfilm-Widerstandsstruktur dar, wo die Querschnittansicht entlang der Achse a-a' der Teilschnitt-Draufsicht entnommen ist, gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung.
  • Bezugnehmend auf 78 umfasst eine integrierte Schaltungsstruktur 7800 eine Halbleiterfinne 7802, die durch eine Grabenisolierregion 7814 über einem Substrat 7804 hervorsteht. Bei einem Ausführungsbeispiel steht die Halbleiterfinne 7802 von dem Substrat 7804 hervor und ist durchgehend mit demselben, wie gezeigt ist. Die Halbleiterfinne weist eine obere Oberfläche 7805, ein erstes Ende 7806 (gezeigt als eine gestrichelte Linie in einer Teil-Schnitt-Draufsicht, da die Finne in dieser Ansicht verdeckt ist), ein zweites Ende 7808 (gezeigt als eine gestrichelte Linie in einer Teil-Schnitt-Draufsicht, da die Finne in dieser Ansicht verdeckt ist) und ein Paar aus Seitenwänden 7807 zwischen dem ersten Ende 7806 und dem zweiten Ende 7808 auf. Es wird darauf hingewiesen, dass die Seitenwände 7807 tatsächlich durch Schicht 7812 in der Teil-Schnitt-Draufsicht verdeckt sind.
  • Eine Isolierschicht 7812 ist konform mit der oberen Oberfläche 7805, dem ersten Ende7806, dem zweiten Ende 7808 und dem Paar aus Seitenwänden 7807 der Halbleiterfinne 7802. Eine Metallwiderstandsschicht 7810 ist konform mit der Isolierschicht 7814 konform mit der oberen Oberfläche 7805 (Metallwiderstandsschichtabschnitt 7810A), dem ersten Ende 7806 (Metallwiderstandsschichtabschnitt 7810B), dem zweiten Ende 7808 (Metallwiderstandsschichtabschnitt 7810C) und dem Paar aus Seitenwänden 7807 (Metallwiderstandsschichtabschnitt 7810D) der Halbleiterfinne 7802. Bei einem bestimmte Ausführungsbeispiel umfasst die Metallwiderstandsschicht 7810 ein Fuß-Merkmal 7810E benachbart zu den Seitenwänden 7807, wie gezeigt ist. Die Isolierschicht 7812 isoliert die Metallwiderstandsschicht 7810 elektrisch von der Halbleiterfinne 7802 und somit von dem Substrat 7804.
  • Bei einem Ausführungsbeispiel umfasst die Metallwiderstandsschicht 7810 ein Material, das geeignet ist zum Bereitstellen eines Temperaturkoeffizienten nahe Null, da sich der Widerstandswert des Metallwiderstandsschichtabschnitts 7810 nicht wesentlich über einen Bereich von Betriebstemperaturen eines Dünnfilmwiderstands (TFR; thin film resistor) unterscheidet, der daraus hergestellt ist. Bei einem Ausführungsbeispiel ist die Metallwiderstandsschicht 7810 eine Titannitrid- (TiN) Schicht. Bei einem anderen Ausführungsbeispiel ist die Metallwiderstandsschicht 7810 eine Wolfram- (W) Metallschicht. Es wird darauf hingewiesen, dass andere Metalle für die Metallwiderstandsschicht 7810 verwendet werden können, anstelle von oder in Kombination mit Titannitrid (TiN) oder Wolfram (W). Bei einem Ausführungsbeispiel weist die Metallwiderstandsschicht 7810 eine Dicke ungefähr im Bereich von 2-5 Nanometern auf.
  • Bei einem Ausführungsbeispiel weist die Metallwiderstandsschicht 7810 einen spezifischen Widerstand ungefähr im Bereich von 100-100.000 Ohm/Quadrat auf.
  • Bei einem Ausführungsbeispiel sind eine Anoden-Elektrode und eine Kathoden-Elektrode elektrisch mit der Metallwiderstandsschicht 7810 verbunden, wobei exemplarische Ausführungsbeispiele derselben nachfolgend in Zuordnung zu 84 detaillierter erklärt werden. Bei einem solchen Ausführungsbeispiel bilden die Metallwiderstandsschicht 7810, die Anoden-Elektrode und die Kathoden-Elektrode einen passives Präzisions-Dünnfilm-Widerstands-(TFR-) Bauelement. Bei einem Ausführungsbeispiel ermöglicht der TFR basierend auf der Struktur 7800 von 78 eine präzise Steuerung des Widerstandswerts basierend auf der Höhe der Finne 7802, der Breite der Finne 7802, der Dicke der Metallwiderstandsschicht 7810 und der Gesamtlänge der Finne 7802. Diese Freiheitsgrade können es einem Schaltungsentwickler ermöglichen, einen ausgewählten Widerstandwert zu erreichen. Zusätzlich, da die Widerstands-Strukturierung Finnen-basiert ist, ist eine hohe Dichte auf der Skala einer Transistordichte möglich.
  • Bei einem Ausführungsbeispiel werden FinFET-Verarbeitungsoperationen gemäß dem Stand der Technik verwendet zum Bereitstellen einer Finne, die zum Herstellen eines Finnen-basierten Widerstands geeignet ist. Ein Vorteil eines solchen Ansatzes kann in seiner hohen Dichte und Nähe zu den aktiven Transistoren liegen, was eine einfache Integration in Schaltungen ermöglicht. Ferner erlaubt die Flexibilität bei der Geometrie der darunterliegenden Finne einen großen Bereich an Widerstandswerten. Bei einem exemplarischen Verarbeitungsschema wird eine Finne zuerst unter Verwendung einer Backbone-Lithographie und eines Ansatzes zum Versehen mit einem Abstandhalter (spacerization) strukturiert. Die Finne wird dann mit einem Isolieroxid abgedeckt, das ausgespart ist, um die Höhe des Widerstands einzustellen. Ein isolierendes Oxid wird dann konform auf die Finne abgeschieden, um den leitfähigen Film von dem darunterliegenden Substrat zu trennen, wie beispielsweise einem darunterliegenden Siliziumsubstrat. Ein Metall oder ein hoch dotierter Polysiliziumfilm wird dann auf der Finne abgeschieden. Der Film wird dann mit einem Abstandhalter versehen (spacerized), um den Präzisionswiderstand zu erzeugen.
  • Bei einem exemplarischen Verarbeitungsschema stellen 79-83 Draufsichten und entsprechende Querschnittansichten dar, die verschiedene Operationen bei einem Verfahren zum Herstellen einer Finnen-basierten Dünnfilm-Widerstandsstruktur repräsentieren, gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung.
  • Bezugnehmend auf 79 stellen eine Draufsicht und entsprechende Querschnittansicht entnommen entlang der Achse b-b' der Draufsicht eine Stufe eines Prozessflusses nach dem Bilden einer Backbone-Template-Struktur 7902 auf einem Halbleitersubstrat 7801 dar. Eine Seitenwand-Abstandhalterschicht 7904 wird dann konform mit Seitenwand-Oberflächen der Backbone-Template-Struktur 7902 gebildet. Bei einem Ausführungsbeispiel, nach dem Strukturieren der Backbone-Template-Struktur 7902, wird konformes Oxid-Material abgeschieden und dann anisotrop geätzt (spacerized) um eine Seitenwand-Abstandhalterschicht 7904 bereitzustellen.
  • Bezugnehmend auf 80 stellt eine Draufsicht eine Stufe des Prozessflusses nach der Belichtung einer Region 7906 der Seitenwand-Abstandhalterschicht 7904 dar, z.B. durch einen lithographischen Maskierungs- und Belichtungs-Prozess. Die Abschnitte der Seitenwand-Abstandhalterschicht 7904, die in der Region 7906 umfasst sind, werden dann entfernt, z.B. durch einen Ätzprozess. Die entfernten Abschnitte sind jene Abschnitte, die für eine schließliche Finnen-Definition verwendet werden.
  • Bezugnehmend auf 81 stellen eine Draufsicht und entsprechende Querschnittansicht entnommen entlang der Achse c-c' der Draufsicht eine Stufe eines Prozessflusses nach dem Entfernen der Abschnitte der Seitenwand-Abstandhalterschicht 7904, die in der Region 7906 von 80 umfasst sind, dar, um eine Finnen-Strukturierungsmaske zu bilden (z.B. Oxid-Finnen-Strukturierungsmaske). Die Backbone-Template-Struktur 7902 wird dann entfernt und die verbleibende Strukturierungsmaske wird als eine Ätzmaske zum Strukturieren des Substrats 7801 verwendet. Nach dem Strukturieren des Substrats 7801 und dem nachfolgenden Entfernen der Finnen-Strukturierungsmaske bleibt eine Halbleiter-Finne 7802, die von einem jetzt strukturierten Halbleiter-Substrat 7804 hervorsteht und durchgehend mit demselben ist. Die Halbleiterfinne 7802 hat eine obere Oberfläche 7805, ein erstes Ende 7806, ein zweites Ende 7808 und ein Paar aus Seitenwänden 7807 zwischen dem ersten Ende und dem zweiten Ende, wie vorangehend in Zuordnung zu 78 beschrieben wurde.
  • Bezugnehmend auf 82 stellen eine Draufsicht und entsprechende Querschnittansicht entnommen entlang der Achse d-d' der Draufsicht eine Stufe des Prozessflusses nach dem Bilden einer Grabenisolierschicht 7814 dar. Bei einem Ausführungsbeispiel wird die Grabenisolierschicht 7814 gebildet durch Abscheiden eines Isoliermaterials und nachfolgendes Aussparen, um die Finnen-Höhe (Hsi) zu definieren.
  • Bezugnehmend auf 83 stellen eine Draufsicht und entsprechende Querschnittansicht entnommen entlang der Achse e-e' der Draufsicht eine Stufe des Prozessflusses nach dem Bilden einer Isolierschicht 7812 dar. Bei einem Ausführungsbeispiel wird die Isolierschicht 7812 unter Verwendung eines chemischen Gasphasenabscheidungsprozesses (CVD) gebildet. Die Isolierschicht 7812 wird konform mit der oberen Oberfläche (7805), dem ersten Ende7806, dem zweiten Ende 7808 und dem Paar aus Seitenwänden (7807) der Halbleiterfinne 7802 gebildet. Eine Metallwiderstandsschicht 7810 wird dann konform mit der Isolierschicht 7814 konform mit der oberen Oberfläche, dem ersten Ende, dem zweiten Ende und dem Paar aus Seitenwänden der Halbleiterfinne 7802 gebildet.
  • Bei einem Ausführungsbeispiel wird die Metallwiderstandsschicht 7810 unter Verwendung einer Deckschichtabscheidung und eines nachfolgenden anisotropen Ätzprozesses gebildet. Bei einem Ausführungsbeispiel wird die Metallwiderstandsschicht 7810 unter Verwendung einer Atomschichtabscheidung (ALD) gebildet. Bei einem Ausführungsbeispiel wird die Metallwiderstandsschicht 7810 mit einer Dicke im Bereich von 2-5 Nanometern gebildet. Bei einem Ausführungsbeispiel ist oder umfasst die Metallwiderstandsschicht 7810 eine Titannitrid- (TiN) oder eine Wolfram- (W) Schicht. Bei einem Ausführungsbeispiel ist die Metallwiderstandsschicht 7810 gebildet, um einen spezifischen Widerstand im Bereich von 100-100.000 Ohm/Quadrat aufzuweisen.
  • Bei einer nachfolgenden Verarbeitungsoperation kann ein Paar aus Anoden- oder Kathoden-Elektroden gebildet werden und kann elektrisch verbunden werden mit der Metallwiderstandsschicht 7810 der Struktur aus 83. Als Beispiel stellt 84 stellt eine Draufsicht einer Finnen-basierten Dünnfilm-Widerstandsstruktur mit einer Vielzahl von exemplarischen Positionen für Anoden- oder Kathoden-Elektrodenkontakte dar, gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung.
  • Bezugnehmend auf 84 ist eine erste Anoden- oder Kathoden-Elektrode, z.B. eine von 8400, 8402, 8404, 8406, 8408, 8410, elektrisch verbunden mit der Metallwiderstandsschicht 7810. Eine zweite Anoden- oder Kathoden-Elektrode, z.B. eine andere von 8400, 8402, 8404, 8406, 8408, 8410, ist elektrisch verbunden mit der Metallwiderstandsschicht 7810. Bei einem Ausführungsbeispiel bilden die Metallwiderstandsschicht 7810, die Anoden-Elektrode und die Kathoden-Elektrode einen passives Präzisions-Dünnfilm-Widerstands- (TFR-) Bauelement. Das passive Präzisions-TFR-Bauelement kann derart abstimmbar sein, dass der Widerstandswert ausgewählt werden kann basierend auf der Distanz zwischen der ersten Anoden- oder Kathoden-Elektrode und der zweiten Anoden- oder Kathoden-Elektrode. Die Optionen können bereitgestellt werden durch Bilden einer Vielzahl von tatsächlichen Elektroden, z.B. 8400, 8402, 8404, 8406, 8408, 8410 und anderen Möglichkeiten und dann Auswählen der tatsächlichen Paarung basierend auf der Verbindungs-Schaltungsanordnung. Alternativ kann eine einzelne Anoden- oder Kathoden-Paarung gebildet werden, wobei die Orte jeweils während der Herstellung des TFR-Bauelements ausgewählt werden. In jedem Fall ist bei einem Ausführungsbeispiel die Position für eine der Anoden- oder Kathoden-Elektroden an einem Ende der Finne 7802 (z.B. an Position 8400 oder 8402) an einer Ecke der Finne 7802 (z.B. an Position 8404, 8406 oder 8408) oder in einer Mitte eines Übergangs zwischen Ecken (z.B. an Position 8410).
  • Bei einem exemplarischen Ausführungsbeispiel ist die erste Anoden- oder Kathoden-Elektrode elektrisch verbunden mit der Metallwiderstandsschicht 7810 in der Nähe zu dem ersten Ende 7806, z.B. an Position 8400, der Halbleiterfinne 7802. Die zweite Anoden- oder Kathoden-Elektrode elektrisch verbunden mit der Metallwiderstandsschicht 7810 in der Nähe zu dem zweiten Ende 7808, z.B. an Position 8402, der Halbleiterfinne 7802.
  • Bei einem anderen exemplarischen Ausführungsbeispiel ist die erste Anoden- oder Kathoden-Elektrode elektrisch verbunden mit der Metallwiderstandsschicht 7810 in der Nähe zu dem ersten Ende 7806, z.B. an Position 8400 der Halbleiterfinne 7802. Die zweite Anoden- oder Kathoden-Elektrode ist elektrisch verbunden mit der Metallwiderstandsschicht 7810 distal von dem zweiten Ende 7808, z.B. an Position 8410, 8408, 8406 oder 8404, der Halbleiterfinne 7802.
  • Bei einem anderen exemplarischen Ausführungsbeispiel ist die erste Anoden- oder Kathoden-Elektrode elektrisch verbunden mit der Metallwiderstandsschicht 7810 distal von dem ersten Ende 7806, z.B. an Position 8404 oder 8406 der Halbleiterfinne 7802. Die zweite Anoden- oder Kathoden-Elektrode ist elektrisch verbunden mit der Metallwiderstandsschicht 7810 distal von dem zweiten Ende 7808, z.B. an Position 8410 oder 8408, der Halbleiterfinne 7802.
  • Genauer gesagt, gemäß einem oder mehreren Ausführungsbeispielen der vorliegenden Offenbarung, wird ein topographisches Merkmal einer Finnen-basierten Transistor-Architektur als eine Grundlage zur Herstellung eines eingebetteten Widerstands verwendet. Bei einem Ausführungsbeispiel wird ein Präzisionswiderstand auf einer Finnenstruktur hergestellt. Bei einem spezifischen Ausführungsbeispielen ermöglicht ein solcher Ansatz eine Integration einer passiven Komponente, wie beispielsweise eines Präzisionswiderstands, mit sehr hoher Dichte.
  • Es wird darauf hingewiesen, dass eine Vielzahl von Finnen-Geometrien zum Herstellen eines Finnen-basierten Präzisionswiderstands geeignet ist. 85A-85D stellen Draufsichten von verschiedenen Finnen-Geometrien zum Herstellen eines Finnen-basierten Präzisionswiderstands dar, gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung.
  • Bei einem Ausführungsbeispiel, bezugnehmend auf 85A-85C, ist eine Halbleiter-Finne 7802 eine nichtlineare Halbleiterfinne. Bei einem Ausführungsbeispiel steht die Halbleiterfinne 7802 durch eine Grabenisolierregion über einem Substrat hervor. Eine Metallwiderstandsschicht 7810 ist konform mit einer Isolierschicht (nicht gezeigt) konform mit der nichtlinearen Halbleiterfinne 7802. Bei einem Ausführungsbeispiel sind zwei oder mehr Anoden- oder Kathoden-Elektroden 8400 elektrisch verbunden mit der Metallwiderstandsschicht 7810, wobei elektrische optionale Positionen durch die gestrichelten Kreise in 85A-85C gezeigt sind.
  • Eine nichtlineare Finnen-Geometrie umfasst eine oder mehrere Ecken, wie beispielsweise aber nicht begrenzt auf eine einzelne Ecke (z.B. L-förmig), zwei Ecken (z.B. U-förmig), vier Ecken (z.B. S-förmig) oder sechs Ecken (z.B. die Struktur aus 78). Bei einem Ausführungsbeispiel ist die nichtlineare Finnen-Geometrie eine Geometrie einer offenen Struktur. Bei einem anderen Ausführungsbeispiel ist die nichtlineare Finnen-Geometrie eine Geometrie mit geschlossener Struktur.
  • Als exemplarische Ausführungsbeispiele einer Geometrie einer offenen Struktur für eine nichtlineare Finnen-Geometrie stellt 85A eine nichtlineare Finne mit einer Ecke dar, um eine L-förmige Geometrie einer offenen Struktur bereitzustellen. 85B stelle eine nichtlineare Finne mit zwei Ecken dar, um eine U-förmige Geometrie einer offenen Struktur bereitzustellen. In dem Fall einer offenen Struktur weist die nichtlineare Halbleiterfinne 7802 eine obere Oberfläche, ein erstes Ende, ein zweites Ende und ein Paar aus Seitenwänden zwischen dem ersten Ende und dem zweiten Ende auf. Eine Metallwiderstandsschicht 7810 ist konform mit einer Isolierschicht (nicht gezeigt) konform mit der oberen Oberfläche, dem ersten Ende, dem zweiten Ende und dem Paar aus Seitenwänden zwischen dem ersten Ende und dem zweiten Ende.
  • Bei einem spezifischen Ausführungsbeispiel, bezugnehmend erneut auf 85A und 85B, ist eine erste Anoden- oder Kathoden-Elektrode elektrisch verbunden mit der Metallwiderstandsschicht 7810 in der Nähe eines ersten Endes einer nichtlinearen Halbleiterfinne mit offener Struktur, und eine zweite Anoden- oder Kathoden-Elektrode ist elektrisch verbunden mit der Metallwiderstandsschicht 7810 in der Nähe eines zweiten Endes einer nichtlinearen Halbleiterfinne mit offener Struktur. Bei einem anderen spezifischen Ausführungsbeispiel ist eine erste Anoden- oder Kathoden-Elektrode elektrisch verbunden mit der Metallwiderstandsschicht 7810 in der Nähe eines ersten Endes einer nichtlinearen Halbleiterfinne mit offener Struktur, und eine zweite Anoden- oder Kathoden-Elektrode elektrisch verbunden mit der Metallwiderstandsschicht 7810 distal von einem zweiten Ende der nichtlinearen Halbleiterfinne mit offener Struktur. Bei einem anderen spezifischen Ausführungsbeispiel ist eine erste Anoden- oder Kathoden-Elektrode elektrisch verbunden mit der Metallwiderstandsschicht 7810 distal von einem ersten Ende einer nichtlinearen Halbleiterfinne mit offener Struktur, und eine zweite Anoden- oder Kathoden-Elektrode elektrisch verbunden mit der Metallwiderstandsschicht 7810 distal von einem zweiten Ende einer nichtlinearen Halbleiterfinne mit offener Struktur.
  • Als exemplarisches Ausführungsbeispiel einer Geometrie einer geschlossenen Struktur für eine nichtlineare Finnen-Geometrie stellt 85C eine nichtlineare Finne mit vier Ecken dar, um eine Quadrat-förmige oder Rechteck-förmige Geometrie einer geschlossenen Struktur bereitzustellen. In dem Fall einer geschlossenen Struktur hat die nichtlineare Halbleiterfinne 7802 eine obere Oberfläche und ein Paar aus Seitenwänden und insbesondere eine innere Seitenwand und eine äußere Seitenwand. Jedoch umfasst die geschlossene Struktur kein freiliegendes erstes und zweites Ende. Eine Metallwiderstandsschicht 7810 ist konform mit einer Isolierschicht (nicht gezeigt) konform mit der oberen Oberfläche, der inneren Seitenwand und der äußeren Seitenwand der Halbleiterfinne 7802.
  • Bei einem Ausführungsbeispiel, bezugnehmend auf 85D, ist eine Halbleiter-Finne 7802 eine lineare Halbleiterfinne. Bei einem Ausführungsbeispiel steht die Halbleiterfinne 7802 durch eine Grabenisolierregion über einem Substrat hervor. Eine Metallwiderstandsschicht 7810 ist konform mit einer Isolierschicht (nicht gezeigt) konform mit der linearen Halbleiterfinne 7802. Bei einem Ausführungsbeispiel sind zwei oder mehr Anoden- oder Kathoden-Elektroden 8400 elektrisch verbunden mit der Metallwiderstandsschicht 7810, wobei exemplarische, optionale Positionen durch die gestrichelten Kreise in 85D gezeigt sind.
  • Bei einem anderen Aspekt gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung, werden neue Strukturen für Hochauflösungs-Phasenverschiebungsmasken- (PSM; phase shift masks) Herstellung für Lithographie beschrieben. Solche PSM-Masken können für eine allgemeine (direkte) Lithographie oder komplementäre Lithographie verwendet werden.
  • Photolitographie wird üblicherweise bei einem Herstellungsprozess verwendet, um Strukturen in einer Schicht eines Photoresists zu bilden. Bei dem Photolitographie-Prozess wird eine Photoresistschicht über einer darunterliegenden Schicht abgeschieden, die geätzt werden soll. Üblicherweise ist die darunterliegende Schicht eine Halbleiterschicht, kann aber irgendein Typ eines Hartmasken- oder eines dielektrischen Materials sein. Die Photoresistschicht wird dann selektiv Strahlung durch eine Photomaske oder ein Retikel ausgesetzt. Das Photoresist wird dann entwickelt und jene Abschnitte des Photoresists, die Strahlung ausgesetzt werden, werden entfernt, in dem Fall eines „positiven“ Photoresists.
  • Die Fotomaske oder das Retikel, das zum Strukturieren des Wafers verwendet wird, wird in ein Photolitographie-Belichtungswerkzeug platziert, üblicherweise bekannt als „Stepper“ oder „Scanner“. In der Stepper- oder Scanner-Maschine wird die Fotomaske oder das Retikel zwischen eine Strahlungsquelle und einen Wafer platziert. Die Fotomaske oder das Retikel ist üblicherweise gebildet aus strukturiertem Chrom (Absorberschicht) platziert auf einem Quartz-Substrat. Die Strahlung passiert im Wesentlichen ungedämpft durch die Quartz-Abschnitte der Fotomaske oder des Retikels an Positionen, wo kein Chrom vorliegt. Im Gegensatz dazu passiert die Strahlung nicht durch die Chrom-Abschnitte der Maske. Da Strahlung, die auf die Maske einfällt, entweder vollständig durch die Quartz-Abschnitte passiert oder vollständig durch die Chrom-Abschnitte blockiert wird, wird dieser Typ von Maske als eine binäre Maske bezeichnet. Nachdem die Strahlung selektiv durch die Maske passiert, wird die Struktur auf der Maske in das Photoresist übertragen durch Projizieren eines Bildes der Maske in das Photoresist durch eine Reihe von Linsen.
  • Da Merkmale auf der Fotomaske oder dem Retikel näher und näher zusammen geraten, beginnen die Diffraktionseffekte einzusetzen, wenn die Größe der Merkmale auf der Maske vergleichbar mit der Wellenlänge der Lichtquelle ist. Die Diffraktion verwischt das Bild, das auf das Photoresist projiziert wird, was zu schlechter Auflösung führt.
  • Ein Ansatz, zu verhindern, dass Diffraktionsstrukturen die gewünschte Strukturierung des Photoresists stören, ist das Abdecken ausgewählter Öffnungen in der Fotomaske oder dem Retikel mit einer transparenten Schicht, bekannt als Schieber (shifter). Der Schieber schiebt einen der Sätze von Belichtungsstrahlen außerphasig zu einem benachbarten Satz, was das Stör-Muster der Diffraktion aufhebt. Dieser Ansatz wird als ein Phasenverschiebungsmasken- (PSM) Ansatz bezeichnet. Nichts desto trotz sind alternative Maskenherstellungsschemata, die Defekte reduzieren und den Durchsatz bei der Maskenherstellung erhöhen, wichtige Fokusbereiche der Lithografieprozess-Entwicklung.
  • Ein oder mehrere Ausführungsbeispielen der vorliegenden Offenbarung richten sich auf Verfahren zum Herstellen von lithographischen Masken und die resultierenden lithographischen Masken. Um einen Kontext zu geben, basiert die Anforderung zum Erfüllen der aggressiven Bauelement-Skalierungsziele, die durch die Halbleiterindustrie gestellt werden, auf der Fähigkeit von lithographischen Masken, kleinere Merkmale mit hoher Wiedergabetreue zu strukturieren. Ansätze jedoch zum Strukturieren kleinerer und kleinerer Merkmale stellen eine große Herausforderung an die Maskenherstellung. Diesbezüglich basieren lithographische Masken, die heute verbreitet verwendet werden, auf dem Konzept einer Phasenverschiebungsmasken-(PSM-; phase shift mask) Technologie zum Strukturieren von Merkmalen. Ein Reduzieren von Defekten während kleinere und kleinere Strukturen erzeugt werden bleibt jedoch eines der größten Hindernisse bei der Maskenherstellung. Die Verwendung der Phasenverschiebungsmaske kann verschiedene Nachteile haben. Erstens ist der Entwurf einer Phasenverschiebungsmaske ein relativ kompliziertes Verfahren, dass beträchtliche Ressourcen erfordert. Zweitens, aufgrund des Wesens einer Phasenverschiebungsmaske, ist es schwierig zu prüfen, ob Defekte in der Phasenverschiebungsmaske vorliegen oder nicht. Solche Defekte in Phasenverschiebungsmasken entstehen aus aktuellen Integrationsschemata, die eingesetzt werden, um die Maske selbst herzustellen. Einige Phasenverschiebungsmasken nehmen einen umständlichen und gewissermaßen Defekt-anfälligen Ansatz zum Strukturieren dicker, lichtabsorbierender Materialien und übertragen dann die Struktur auf eine sekundäre Schicht, die bei der Phasenverschiebung hilft. Um die Sache noch komplizierter zu machen, wird die Absorberschicht zwei Mal einem Plasmaätzen unterzogen und schließlich führen ungewollte Effekte des Plasmaätzens, wie beispielsweise Ladeeffekte, Rückstand durch reaktives Ionenätzen, Auflade- und reproduzierbare Effekte zu Defekten bei der Maskenherstellung.
  • Innovation bei Materialien und neue Integrationstechniken zum Herstellen Defekt-freier lithographischer Masken bleibt eine hohe Priorität, um eine Bauelement-Skalierung zu ermöglichen. Dementsprechend, um die vollen Vorteile einer Phasenverschiebungsmasken-Technologie zu nutzen, kann ein neues Integrationsschema, das (i) Strukturierung einer Verschiebungsschicht mit hoher Wiedergabetreue und (ii) Strukturierung eines Absorbers nur einmal und während den Endstufen der Herstellung einsetzt, nötig sein. Zusätzlich kann ein solches Herstellungsschema auch andere Vorteile bieten, wie beispielsweise Flexibilität bei der Materialauswahl, verringerte Substratbeschädigung während der Herstellung und erhöhten Durchsatz bei der Maskenherstellung.
  • 86 stellt eine Querschnittansicht einer Lithographie-Maskenstruktur 8601 gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung dar. Die Lithographiemaske 8601 umfasst eine Die-integrierte Region 8610, eine Rahmenregion 8620 und eine Die-Rahmen-Schnittstellenregion 8630. Die Die-Rahmen-Schnittstellenregion 8630 umfasst benachbarte Abschnitte der Die-integrierten Region 8610 und der Rahmenregion 8620. Die Die-integrierte Region 8610 umfasst eine strukturierte Verschieberschicht 8606, die direkt auf einem Substrat 8600 angeordnet ist, wobei die strukturierte Verschieberschicht Merkmale aufweist, die Seitenwände aufweisen. Die Rahmenregion 8620 umgibt die Die-integrierten Region 8610 und umfasst eine strukturierte Absorberschicht 8602, die direkt auf dem Substrat 8600 angeordnet ist.
  • Die Die-Rahmen-Schnittstellenregion 8630, die auf dem Substrat 8600 angeordnet ist, umfasst einen dualen Schichtstapel 8640. Der duale Schichtstapel 8640 umfasst eine obere Schicht 8604, die auf der unteren strukturierten Verschieberschicht 8606 angeordnet ist. Die obere Schicht 8604 des dualen Schichtstapels 8640 besteht aus demselben Material wie die strukturierte Absorberschicht 8602 der Rahmenregion 8620.
  • Bei einem Ausführungsbeispiel hat eine oberste Oberfläche 8608 der Merkmale der strukturierten Verschieberschicht 8606 eine Höhe, die unterschiedlich zu einer obersten Oberfläche 8612 von Merkmalen der Die-Rahmen-Schnittstellenregion und unterschiedlich zu einer obersten Oberfläche 8614 der Merkmale in der Rahmenregion ist. Ferner ist bei einem Ausführungsbeispiel die Höhe der obersten Oberfläche 8612 der Merkmale der Die-Rahmen-Schnittstellenregion unterschiedlich zu der Höhe der obersten Oberfläche 8614 der Merkmale der Rahmenregion. Eine typische Dicke der Phasenverschieberschicht 8606 reicht von 40 - 100nm, während eine typische Dicke der Absorberschicht von 30 - 100nm reicht. Bei einem Ausführungsbeispiel ist die Dicke der Absorberschicht 8602 in der Rahmenregion 8620 50nm, die kombinierte Dicke der Absorberschicht 8604, die auf der Verschieberschicht 8606 in der Die-Rahmen-Schnittstellenregion 8630 angeordnet ist 120 nm und die Dicke des Absorbers in der Rahmenregion ist 70 nm. Bei einem Ausführungsbeispiel ist das Substrat 8600 Quartz, die strukturierte Verschieberschicht umfasst ein Material, wie beispielsweise aber nicht beschränkt auf Molybdänsilicid, Molybdän-Silizium-Oxinitrid, Molybdän-Siliziumnitrid, Silizium-Oxinitrid oder Siliziumnitrid und das Absorbermaterial ist Chrom.
  • Hierin offenbarte Ausführungsbeispiele können verwendet werden, um eine breite Vielzahl von unterschiedlichen Typen von integrierten Schaltungen oder mikroelekronischen Bauelementen herzustellen. Beispiele solcher integrierten Schaltungen umfassen, sind aber nicht beschränkt auf Prozessoren, Chipsatz-Komponenten, Graphik-Prozessoren, digitale Signalprozessoren, Microcontroller und ähnliches. Bei anderen Ausführungsbeispielen kann ein Halbleiterspeicher hergestellt werden. Ferner können die integrierten Schaltungen oder andere mikroelekronische Bauelemente in einer Vielzahl von elektronischen Bauelementen verwendet werden, die in der Technik bekannt sind. Zum Beispiel in Computer-Systemen (z.B. Desktop, Laptop, Server), Mobiltelefonen, persönlicher Elektronik, etc. Die integrierten Schaltungen können mit einem Bus und anderen Komponenten in den Systemen gekoppelt sein. Zum Beispiel kann ein Prozessor durch einen oder mehrere Busse mit einem Speicher, einem Chipsatz, etc. gekoppelt sein. Jeder von dem Prozessor, dem Speicher und dem Chipsatz kann potenziell unter Verwendung der hierin offenbarten Ansätze hergestellt werden.
  • 87 stellt eine Rechenvorrichtung 8700 gemäß einer Implementierung der Offenbarung dar. Die Rechenvorrichtung 8700 häust eine Platine 8702. Die Platine 8702 kann eine Anzahl von Komponenten umfassen, einschließlich aber nicht beschränkt auf einen Prozessor 7904 und zumindest einen Kommunikationschip 8706. Der Prozessor 8704 ist physisch und elektrisch mit der Platine 8702 gekoppelt. Bei einigen Implementierungen kann der zumindest eine Kommunikationschip 8706 ferner physisch und elektrisch mit der Platine 8702 gekoppelt sein. Bei weiteren Implementierungen ist der Kommunikationschip 8706 Teil des Prozessors 8704.
  • Abhängig von ihren Anwendungen kann die Rechenvorrichtung 8700 andere Komponenten umfassen, die physisch und elektrisch mit der Platine 8702 gekoppelt sein können oder nicht. Diese anderen Komponenten umfassen, sind aber nicht beschränkt auf einen flüchtigen Speicher (z.B. DRAM), einen nichtflüchtigen Speicher (z.B. ROM), einen Flash-Speicher, einen Graphikprozessor, einen digitalen Signalprozessor, einen Krypto-Prozessor, einen Chipsatz, eine Antenne, eine Anzeige, eine Touchscreen-Anzeige, eine Touchscreen-Steuerung, eine Batterie, einen Audio-Codec, einen Video-Codec, einen Leistungsverstärker, ein GPS-Bauelement (global positioning system; globales Positionierungssystem), einen Kompass, ein Akzelerometer, ein Gyroskop, einen Lautsprecher, eine Kamera, und eine Massenspeichervorrichtung (wie beispielsweise Festplattenlaufwerk, CD (compact disk), DVD (digital versatile disk) usw.).
  • Der Kommunikationschip 8706 ermöglicht eine drahtlose Kommunikation für die Übertragung von Daten zu und von der Rechenvorrichtung 8700. Der Ausdruck „drahtlos“ und seine Ableitungen können verwendet werden, um Schaltungen, Bauelemente, Systeme, Verfahren, Techniken, Kommunikationskanäle etc. zu beschreiben, die Daten durch die Verwendung modulierter, elektromagnetischer Strahlung durch ein nicht festes Medium kommunizieren können. Der Ausdruck impliziert nicht, dass die zugeordneten Bauelemente nicht irgendwelche Drähte enthalten, obwohl sie dies bei einigen Ausführungsbeispielen möglicherweise nicht tun. Der Kommunikationschip 8706 kann jegliche Anzahl von drahtlosen Standards oder Protokollen implementieren, einschließlich aber nicht beschränkt auf Wi-Fi (IEEE 802.11 Familie), WiMAX (IEEE 802.16 Familie), IEEE 802.20, Long Term Evolution (LTE), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, Bluetooth, und Ableitungen davon, sowie jegliche anderen drahtlosen Protokolle, die bezeichnet werden als 3G, 4G, 5G, und darüber hinaus. Die Rechenvorrichtung 8700 kann eine Mehrzahl von Kommunikationschips 8706 umfassen. Zum Beispiel kann ein erster Kommunikationschip 8706 zweckgebunden sein für drahtlose Kommunikation mit kürzerem Bereich, wie beispielsweise Wi-Fi und Bluetooth, und ein zweiter Kommunikationschip 8706 kann zweckgebunden sein für drahtlose Kommunikation mit längerem Bereich, wie beispielsweise GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO, und andere.
  • Der Prozessor 8704 der Rechenvorrichtung 8700 umfasst einen integrierten Schaltungs-Die, der innerhalb des Prozessors 8704 gehäust ist. Bei einigen Implementierungen von Ausführungsbeispielen der Offenbarung umfasst der integrierte Schaltungs-Die des Prozessors eine oder mehrere Strukturen, wie integrierte Schaltungsstrukturen, aufgebaut gemäß Implementierungen der Offenbarung. Der Ausdruck „Prozessor“ kann sich auf irgendeine Vorrichtung oder einen Abschnitt einer Vorrichtung oder beides beziehen, die/der elektronische Daten aus Registern oder Speicher verarbeitet, um diese elektronischen Daten in andere elektronische Daten zu transformieren, die in Registern oder Speicher oder beidem gespeichert werden können.
  • Der Kommunikationschip 8706 umfasst ferner einen integrierten Schaltungs-Die, der innerhalb des Kommunikationschips 8706 gehäust ist. Gemäß einer anderen Implementierung der Offenbarung ist der integrierte Schaltungs-Die des Kommunikationschips gemäß Implementierungen der Offenbarung eingebaut.
  • Bei weiteren Implementierungen kann eine andere Komponente, die innerhalb Rechenvorrichtung 1000 gehäust ist, einen integrierten Schaltungs-Die enthalten, der gemäß Implementierungen von Ausführungsbeispielen der Offenbarung eingebaut ist.
  • Bei verschiedenen Ausführungsbeispielen kann die Rechenvorrichtung 8700 ein Laptop, ein Netbook, ein Notebook, ein Ultrabook, ein Smartphone, ein Tablet, ein PDA (persönlicher digitaler Assistent), ein ultramobiler PC, ein Mobiltelefon, ein Desktop-Computer, ein Server, ein Drucker, ein Scanner, ein Monitor, eine Set-Top-Box, eine Unterhaltungs-Steuereinheit (entertainment control unit), eine Digitalkamera, ein tragbarer Musikspieler oder ein digitaler Videorecorder sein. Bei weiteren Implementierungen kann die Rechenvorrichtung 8700 irgendein anderes elektronisches Bauelement sein, das Daten verarbeitet.
  • 88 stellt einen Interposer 8800 dar, der ein oder mehrere Ausführungsbeispiele der Offenbarung umfasst. Der Interposer 8800 ist ein dazwischenliegendes Substrat, das verwendet wird, um ein erstes Substrat 8802 zu einem zweiten Substrat 8804 zu überbrücken. Das erste Substrat 8802 kann zum Beispiel ein integrierter Schaltungs-Die sein. Das zweite Substrat 8804 kann zum Beispiel ein Speichermodul, eine Computerhauptplatine oder ein anderer integrierter Schaltungs-Die sein. Im Allgemeinen kann der Zweck eines Interposers 8800 sein, eine Verbindung zu einem weiteren Abstand auszubreiten oder eine Verbindung zu einer unterschiedlichen Verbindung umzuleiten. Zum Beispiel kann ein Interposer 8800 einen integrierten Schaltungs-Die mit einem Kugelgitterarray (BGA; ball grid array) 8806 koppeln, das nachfolgend mit dem zweiten Substrat 8804 gekoppelt werden kann. Bei einigen Ausführungsbeispielen sind das erste und zweite Substrat 8802/8804 an gegenüberliegende Seiten des Interposers 8800 angebracht. Bei anderen Ausführungsbeispielen sind das erste und zweite Substrat 8802/8804 an dieselbe Seite des Interposers 8800 angebracht. Und bei weiteren Ausführungsbeispielen sind drei oder mehr Substrate mithilfe des Interposers 8800 verbunden.
  • Der Interposer 8800 kann aus einem Epoxidharz, einem glasfaserverstärkten Epoxidharz, einem Keramikmaterial oder einem Polymermaterial gebildet sein, wie beispielsweise Polyimid. Bei weiteren Implementierungen kann der Interposer aus wechselnden starren oder flexiblen Materialien gebildet sein, die dieselben Materialien aufweisen können, die oben zur Verwendung bei einem Halbleitersubstrat beschrieben wurden, wie beispielsweise Silizium, Germanium und andere Gruppe III-V und Gruppe IV Materialien.
  • Der Interposer kann Metall-Verbindungen 8808 und Vias 8810 umfassen, einschließlich aber nicht beschränkt auf Silizium-Durchkontaktierungen (TSV; through-silicon via) 8812. Der Interposer 8800 kann ferner eingebettete Bauelemente 8814 umfassen, umfassend sowohl passive als auch aktive Bauelemente. Solche Bauelemente umfassen, sind aber nicht beschränkt auf Kondensatoren, Entkopplungs-Kondensatoren, Widerstände, Induktoren, Sicherungen, Dioden, Transformatoren, Sensoren und ESD-Bauelemente (ESD = elektrostatische Entladung; electrostatic discharge). Komplexere Bauelemente, wie beispielsweise Radiofrequenz- (RF-) Bauelemente, Leistungsverstärker, Leistungsmanagement-Bauelemente, Antennen, Arrays, Sensoren und MEMS-Bauelemente können ebenfalls auf dem Interposer 8000 gebildet sein. Gemäß Ausführungsbeispielen der Offenbarung können hierin offenbarte Vorrichtungen oder Verfahren bei der Herstellung des Interposers 8800 oder bei der Herstellung von Komponenten umfasst in dem Interposer 8800 verwendet werden.
  • 89 ist eine isometrische Ansicht einer mobilen Rechenplattform 8900, die eine integrierten Schaltung (IC) einsetzt, hergestellt gemäß einem oder mehreren der hierin beschriebenen Prozesse oder umfassend ein oder mehrere der hierin beschriebenen Merkmale, gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung.
  • Die mobile Rechenplattform 8900 kann irgendeine tragbare Vorrichtung sein, die für jede einer elektronischen Datenanzeige, elektronischen Datenverarbeitung und drahtlosen, elektronischen Datenübertragung ausgebildet ist. Zum Beispiel kann die mobile Rechenplattform 8900 irgendeines von einem Tablet, einem Smartphone, einem Laptop-Computer, etc. sein und umfasst einen Anzeigebildschirm 8905, bei dem das beispielhafte Ausführungsbeispiel ein Touchscreen (kapazitiv, induktiv, resistiv, etc.), ein integriertes System 8910 auf Chipebene (Soc) oder Gehäuseebene und eine Batterie 8913 ist. Wie dargestellt ist, je größer die Ebene der Integration in dem System 8910 ist, ermöglicht durch die höhere Transistorpackdichte, desto größer der Abschnitt der mobilen Rechenplattform 8900, der durch die Batterie 8913 oder nichtflüchtige Speicherung belegt sein kann, wie beispielsweise ein Solid State Laufwerk, oder desto größer der Transistorgate-Zählwert für eine verbesserte Plattform-Funktionalität. Auf ähnliche Weise, je größer die Trägermobilität jedes Transistors in dem System 8910, desto größer die Funktionalität. Als solches können hierin beschriebene Techniken Performance- und Formfaktor-Verbesserungen bei der mobilen Rechenplattform 8900 ermöglichen.
  • Das integrierte System 8910 ist ferner in der auseinandergezogenen Ansicht 8920 dargestellt. Bei dem exemplarischen Ausführungsbeispiel umfasst die gehäuste Vorrichtung 8977 zumindest einen Speicherchip (z.B. RAM) oder zumindest einen Prozessorchip (z.B. einen Multi-Kern-Mikroprozessor und/oder Graphikprozessor), hergestellt gemäß einem oder mehreren der hierin beschriebenen Prozesse oder umfassend ein oder mehrere der hierin beschriebenen Merkmale. Die gehäuste Vorrichtung 8977 ist ferner mit der Platine 8960 gekoppelt zusammen mit einem oder mehreren von einer integrierten Leistungsmanagement-Schaltung (PMIC; power management integrated circuit) 8915, einer integrierten RF- (drahtlos) Schaltung (RFIC; RF integrated circuit) 8925 umfassend einen Breitband-RF-(Drahtlos-) Sender und/oder Empfänger (z. B. umfassend ein digitales Basisband- und ein analoges Front-End-Modul, das ferner einen Leistungsverstärker auf einem Sendepfad und einen rauscharmen Verstärker auf einem Empfangspfad aufweist), und einer Steuerung 8911 derselben. Funktional führt der PMIC 8915 eine Batterieregelung, DC-DC-Umwandlung, etc. aus und hat somit einen Eingang, der mit der Batterie 8913 und mit einem Ausgang gekoppelt ist, was eine Stromversorgung an alle anderen funktionalen Module bereitstellt. Wie weiter dargestellt ist, umfasst bei dem exemplarischen Ausführungsbeispiel der RFIC 8925 einen Ausgang, der mit einer Antenne gekoppelt ist, um jegliche Anzahl von drahtlosen Standards oder Protokollen zu implementieren oder bereitzustellen, einschließlich aber nicht beschränkt auf Wi-Fi (IEEE 802.11 Familie), WiMAX (IEEE 802.16 Familie), IEEE 802.20, Long Term Evolution (LTE), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, Bluetooth, und Ableitungen davon, sowie jegliche anderen drahtlosen Protokolle, die bezeichnet werden als 3G, 4G, 5G, und darüber hinaus. Bei alternativen Implementierungen kann jedes dieser Platinenebenen-Module auf separaten ICs integriert sein, gekoppelt mit dem Gehäusesubstrat der gehäusten Vorrichtung 8977 oder innerhalb einer einzelnen IC (SoC) gekoppelt mit dem Gehäusesubstrat der gehäusten Vorrichtung 8977.
  • Bei einem anderen Aspekt werden die Halbleitergehäuse zum Schützen eines integrierten Schaltungs- (IC-) Chips oder Dies verwendet und auch, um dem Die eine elektrische Schnittstelle zu der externen Schaltungsanordnung bereitzustellen. Mit dem zunehmenden Bedarf nach kleineren elektronischen Bauelementen werden Halbleitergehäuse entworfen, um sogar noch kompakter zu sein und müssen eine größere Schaltungsdichte unterstützen. Ferner führt der Bedarf nach Bauelementen mit besserer Performance zu einem Bedarf an einem verbesserten Halbleitergehäuse, das ein dünnes Häusungsprofil und geringe Gesamt-Verwölbung ermöglicht, die kompatibel mit einer nachfolgenden Anordnungs-Verarbeitung ist.
  • Bei einem Ausführungsbeispiel wird ein Drahtbonden an ein Keramik- oder organisches Gehäuse-Substrat verwendet. Bei einem anderen Ausführungsbeispiel wird ein C4-Prozess verwendet, um einen Die an einem Keramik- oder organischen Gehäuse-Substrat zu befestigen. Genauer gesagt können C4-Lötkugel-Verbindungen implementiert werden, um Flip-Chip-Verbindungen zwischen Halbleiterbauelementen und Substraten bereitzustellen. Eine Flip-Chip- oder Controlled Collapse Chip Connection (C4) ist ein Typ einer Befestigung verwendet für Halbleiterbauelemente, wie beispielsweise integrierte Schaltungs- (IC-) Chips, MEMS oder Komponenten, die Lötkugeln (solder bump) anstelle von Drahtbonden verwenden. Die Lötkugeln werden auf die C4-Anschlussflächen abgeschieden, die auf der oberen Seite des Substratgehäuses angeordnet sind. Um das Halbleiterbauelement an dem Substrat zu befestigen, wird es mit der aktiven Seite nach unten gewandt auf den Befestigungsbereich umgedreht. Die Lötkugeln werden verwendet, um das Halbleiterbauelement direkt mit dem Substrat zu verbinden.
  • 90 stellt eine Querschnittansicht eines an einem Flip-Chip befestigten Dies dar, gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung.
  • Bezugnehmend auf 90 umfasst eine Vorrichtung 9000 einen Die 9002, wie beispielsweise eine integrierte Schaltung (IC), hergestellt gemäß einem oder mehreren der hierin beschriebenen Prozesse oder umfassend ein oder mehrere der hierin beschriebenen Merkmale, gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung. Der Die 9002 umfasst metallisierte Anschlussflächen 9004 auf demselben. Ein Gehäusesubstrat 9006, wie beispielsweise ein Keramik- oder organisches Substrat, umfasst Verbindungen 9008 auf demselben. Der Die 9002 und das Gehäusesubstrat 9006 sind elektrisch durch Lötkugeln 9010 verbunden, die mit den metallisierten Anschlussflächen 9004 und den Verbindungen 9008 gekoppelt sind. Ein Unterfüllmaterial 9012 umgibt die Lötkugeln 9010.
  • Das Verarbeiten eines Flip-Chips kann ähnlich zu einer herkömmlichen IC-Herstellung sein, mit einigen zusätzlichen Operationen. Nahe dem Ende des Herstellungsprozesses werden die Befestigungsanschlussflächen metallisiert, um sie aufnahmebereiter für Lötmittel zu machen. Dies besteht üblicherweise aus mehreren Behandlungen. Ein kleiner Lötmittel-Punkt wird dann auf jede metallisierte Anschlussfläche abgeschieden. Die Chips werden dann wie üblich aus dem Wafer geschnitten. Um den Flip-Chip in eine Schaltung anzubringen, wird der Chip umgedreht, um die Lötkontaktstelle nach unten auf die Verbinder auf der darunterliegenden Elektronik oder Schaltungsplatine zu bringen. Das Lötmittel wird dann wieder aufgeschmolzen, um eine elektrische Verbindung zu erzeugen, üblicherweise unter Verwendung eines Ultraschall- oder alternativ eines Reflow-Löt-Prozesses. Dies hinterlässt auch einen kleinen Raum zwischen der Schaltungsanordnung des Chips und der darunterliegenden Befestigung. In den meisten Fällen wird dann ein elektrisch isolierendes Adhäsionsmittel „unterfüllt“, um eine stärkere mechanische Verbindung bereitzustellen, eine Wärmebrücke bereitzustellen und sicherzustellen, dass die Lötverbindungen nicht durch differentielle Erwärmung des Chips und des Rests des Systems belastet werden.
  • Bei anderen Ausführungsbeispielen werden neuere Häusungs- und Die-zu-Die-Verbindungs-Ansätze, wie beispielsweise Silizium-Durchkontaktierungen (TSV; through silicon via) und Silizium-Interposer implementiert, um Hochleistung-Mehrchipmodul (MCM; Multi-Chip Module) und System-im-Gehäuse (SiP; System in Package) herzustellen, das eine integrierte Schaltung (IC) einsetzt, hergestellt gemäß einem oder mehreren der hierin beschriebenen Prozesse oder umfassend ein oder mehrere der hierin beschriebenen Merkmale, gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung.
  • Somit umfassen Ausführungsbeispiele der vorliegenden Offenbarung eine fortschrittliche Herstellung einer integrierten Schaltungsstruktur.
  • Obwohl spezifische Ausführungsbeispiele oben beschrieben wurden, sollen diese Ausführungsbeispiele nicht den Schutzbereich der vorliegenden Offenbarung einschränken, auch wenn nur ein einzelnes Ausführungsbeispiel im Hinblick auf ein bestimmtes Merkmal beschrieben ist. Beispiele von Merkmalen, die in der Offenbarung bereitgestellt sind, sollen darstellend sein und nicht einschränkend, außer anderweitig angegeben. Die obige Beschreibung soll solche Alternativen, Modifikationen und Entsprechungen abdecken, wie sie für einen Fachmann auf dem Gebiet offensichtlich wären, der einen Vorteil aus der vorliegenden Offenbarung hat.
  • Der Schutzbereich der vorliegenden Offenbarung umfasst jegliches Merkmal oder Kombination von Merkmalen, die hierin offenbart sind (entweder explizit oder implizit) oder irgendeine Verallgemeinerung davon, ob dadurch irgendwelche oder alle der hierin adressierten Probleme verringert werden oder nicht. Dementsprechend können neue Ansprüche während der Verfolgung der vorliegenden Anmeldung (oder einer Anmeldung, die die Priorität derselben beansprucht) für irgendeine solche Kombination von Merkmalen formuliert werden. Genauer gesagt, Bezug nehmend auf die beiliegenden Ansprüche, können Merkmale aus abhängigen Patentansprüchen mit jenen der unabhängigen Ansprüche kombiniert werden und Merkmale aus entsprechenden unabhängigen Ansprüchen können auf irgendeine geeignete Weise kombiniert werden und nicht nur in den spezifischen Kombinationen, die in den beigefügten Ansprüchen aufgezählt sind.
  • Die folgenden Beispiele beziehen sich auf weitere Ausführungsbeispiele. Die verschiedenen Merkmale der unterschiedlichen Ausführungsbeispiele können verschieden mit einigen Merkmalen kombiniert werden, die umfasst sind, und andere können ausgeschlossen werden, um für eine Vielzahl von unterschiedlichen Anmeldungen zu passen.
  • Ausführungsbeispiel 1: Eine integrierte Schaltungsstruktur umfasst eine Zwischenschicht-Dielektrikums- (ILD-) Schicht über einem Substrat. Eine leitfähige Verbindungsleitung ist in einem Graben in der ILD-Schicht, wobei die leitfähige Verbindungsleitung einen ersten Abschnitt und einen zweiten Abschnitt aufweist, wobei der erste Abschnitt lateral benachbart zu dem zweiten Abschnitt ist. Ein dielektrischer Plug ist zwischen und lateral benachbart zu dem ersten und zweiten Abschnitts der leitfähigen Verbindungsleitung, wobei der dielektrische Plug ein Metalloxid-Material aufweist.
  • Ausführungsbeispiel 2: Die integrierte Schaltungsstruktur von Ausführungsbeispiel 1, wobei das Metalloxid-Material Aluminiumoxid ist.
  • Ausführungsbeispiel 3: Die integrierte Schaltungsstruktur von Ausführungsbeispiel 1 oder 2, wobei der dielektrische Plug in direktem Kontakt mit dem ersten und zweiten Abschnitt der leitfähigen Verbindungsleitung ist.
  • Ausführungsbeispiel 4: Die integrierte Schaltungsstruktur von Ausführungsbeispiel 1, 2 oder 3, wobei der dielektrische Plug eine ungefähr vertikale Naht ungefähr gleich beabstandet von dem ersten Abschnitt der leitfähigen Verbindungsleitung und von dem zweiten Abschnitt der leitfähigen Verbindungsleitung aufweist.
  • Ausführungsbeispiel 5: Die integrierte Schaltungsstruktur von Ausführungsbeispiel 1, 2, 3 oder 4, wobei der dielektrische Plug einen Boden im Wesentlichen koplanar mit einem Boden der leitfähigen Verbindungsleitung aufweist.
  • Ausführungsbeispiel 6: Die integrierte Schaltungsstruktur von Ausführungsbeispiel 5, ferner umfassend ein erstes leitfähiges Via in einem zweiten Graben in der ILD-Schicht, wobei das erste leitfähige Via unter dem Boden der Verbindungsleitung ist und das erste leitfähige Via elektrisch gekoppelt mit dem ersten Abschnitt der leitfähigen Verbindungsleitung ist, und ein zweites leitfähiges Via in einem dritten Graben in der ILD-Schicht, wobei das zweite leitfähige Via unter dem Boden der Verbindungsleitung ist und das zweite leitfähige Via elektrisch gekoppelt mit dem zweiten Abschnitt der leitfähigen Verbindungsleitung ist.
  • Ausführungsbeispiel 7: Die integrierte Schaltungsstruktur von Ausführungsbeispiel 1, 2, 3, 4, 5 oder 6, wobei die leitfähige Verbindungsleitung einen leitfähigen Barriere-Liner und ein leitfähiges Füllmaterial aufweist, wobei das leitfähige Füllmaterial Kobalt aufweist.
  • Ausführungsbeispiel 8: Eine integrierte Schaltungsstruktur umfasst eine erste Mehrzahl von leitfähigen Verbindungsleitungen in und beabstandet durch eine erste Zwischenschicht-Dielektrikums- (ILD-) Schicht über einem Substrat, wobei einzelne der ersten Mehrzahl von leitfähigen Verbindungsleitungen eine Durchgängigkeit unterbrochen durch einen oder mehrere dielektrische Plugs aufweisen, wobei der eine oder die mehreren dielektrischen Plugs ein Material unterschiedlich zu dem der ILD-Schicht aufweisen. Eine zweite Mehrzahl von leitfähigen Verbindungsleitungen ist in und beabstandet durch eine zweite ILD-Schicht über der ersten ILD-Schicht, wobei einzelne der zweiten Mehrzahl von leitfähigen Verbindungsleitungen eine Durchgängigkeit unterbrochen durch einen oder mehrere Abschnitte der zweiten ILD-Schicht aufweisen.
  • Ausführungsbeispiel 9: Die integrierte Schaltungsstruktur von Ausführungsbeispiel 8, wobei der eine oder die mehreren dielektrischen Plugs ein Metalloxid-Material aufweisen.
  • Ausführungsbeispiel 10: Die integrierte Schaltungsstruktur von Ausführungsbeispiel 9, wobei das Metalloxid-Material Aluminiumoxid ist.
  • Ausführungsbeispiel 11: Die integrierte Schaltungsstruktur von Ausführungsbeispiel 8, 9 oder 10, wobei die erste ILD-Schicht und die zweite ILD-Schicht ein Kohlenstoff-dotiertes Siliziumoxid-Material aufweisen.
  • Ausführungsbeispiel 12: Die integrierte Schaltungsstruktur von Ausführungsbeispiel 8, 9, 10 oder 11, wobei einzelne der ersten Mehrzahl von leitfähigen Verbindungsleitungen einen ersten leitfähigen Barriere-Liner und ein erstes leitfähiges Füllmaterial aufweisen, einzelne der zweiten Mehrzahl von leitfähigen Verbindungsleitungen einen zweiten leitfähigen Barriere-Liner und ein zweites leitfähiges Füllmaterial aufweisen, und wobei das erste leitfähige Füllmaterial in seiner Zusammensetzung unterschiedlich zu dem zweiten leitfähigen Füllmaterial ist.
  • Ausführungsbeispiel 13: Die integrierte Schaltungsstruktur von Ausführungsbeispiel 12, wobei das erste leitfähige Füllmaterial Kobalt und das zweite leitfähige Füllmaterial Kupfer aufweist.
  • Ausführungsbeispiel 14: Die integrierte Schaltungsstruktur von Ausführungsbeispiel 8, 9, 10, 11, 12 oder 13, wobei die erste Mehrzahl von leitfähigen Verbindungsleitungen einen ersten Abstand aufweist, die zweite Mehrzahl von leitfähigen Verbindungsleitungen einen zweiten Abstand aufweist und wobei der zweite Abstand größer als der erste Abstand ist.
  • Ausführungsbeispiel 15: Die integrierte Schaltungsstruktur von Ausführungsbeispiel 8, 9, 10, 11, 12, 13 oder 14, wobei einzelne der ersten Mehrzahl von leitfähigen Verbindungsleitungen eine erste Breite aufweisen, einzelne der zweiten Mehrzahl von leitfähigen Verbindungsleitungen eine zweite Breite aufweisen und wobei die zweite Breite größer als die erste Breite ist.
  • Ausführungsbeispiel 16: Ein Verfahren zum Herstellen einer integrierten Schaltungsstruktur umfasst das Bilden eines Leitungsgrabens in einem oberen Abschnitt einer Zwischenschicht-Dielektrikums- (ILD-) Materialschicht gebildet über einer darunterliegenden Metallisierungsschicht. Das Verfahren umfasst ferner das Bilden eines Via-Grabens in einem unteren Abschnitt der ILD-Materialschicht, wobei der Via-Graben eine Metallleitung der darunterliegenden Metallisierungsschicht freilegt. Das Verfahren umfasst ferner das Bilden eines Opfermaterials über der ILD-Materialschicht und in dem Leitungsgraben und dem Via-Graben. Das Verfahren umfasst ferner das Strukturieren des Opfermaterials, um eine Öffnung zu bilden, um eine Durchgängigkeit des Opfermaterials in dem Leitungsgraben zu unterbrechen. Das Verfahren umfasst ferner das Füllen der Öffnung in dem Opfermaterial mit einem dielektrischen Material, um einen dielektrischen Plug mit einer oberen Oberfläche über einer oberen Oberfläche des ILD-Materials zu bilden. Das Verfahren umfasst ferner das Entfernen des Opfermaterials und verbleiben lassen des dielektrischen Plugs. Das Verfahren umfasst ferner das Füllen des Leitungsgrabens und des Via-Grabens mit einem leitfähigen Material. Das Verfahren umfasst ferner das Planarisieren des dielektrischen Plugs und des leitfähigen Materials, um einen planarisierten dielektrischen Plug bereitzustellen, was eine Durchgängigkeit des leitfähigen Materials in dem Leitungsgraben unterbricht.
  • Ausführungsbeispiel 17: Das Verfahren von Ausführungsbeispiel 16, wobei das Füllen der Öffnung des Opfermaterials mit dem dielektrischen Material das Füllen mit einem Metalloxidmaterial aufweist.
  • Ausführungsbeispiel 18: Das Verfahren von Ausführungsbeispiel 17, wobei das Metalloxid-Material Aluminiumoxid ist.
  • Ausführungsbeispiel 19: Das Verfahren von Ausführungsbeispiel 16, 17 oder 18, wobei das Füllen der Öffnung des Opfermaterials mit dem dielektrischen Material das Füllen unter Verwendung einer Atomschichtabscheidung (ALD) aufweist.
  • Ausführungsbeispiel 20: Das Verfahren von Ausführungsbeispiel 16, 17, 18 oder 19, wobei das Bilden des Opfermaterials das Bilden eines Hartmaskenmaterials aufweist, das Kohlenstoff umfasst.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • US 62593149 [0001]

Claims (20)

  1. Eine integrierte Schaltungsstruktur, umfassend: eine Zwischenschicht-Dielektrikums- (ILD-) Schicht über einem Substrat; eine leitfähige Verbindungsleitung in einem Graben in der ILD-Schicht, wobei die leitfähige Verbindungsleitung einen ersten Abschnitt und einen zweiten Abschnitt aufweist, wobei der erste Abschnitt lateral benachbart zu dem zweiten Abschnitt ist; und einen dielektrischen Plug zwischen und lateral benachbart zu dem ersten und zweiten Abschnitt der leitfähigen Verbindungsleitung, wobei der dielektrische Plug ein Metalloxid-Material aufweist.
  2. Die integrierte Schaltungsstruktur gemäß Anspruch 1, wobei das Metalloxid-Material Aluminiumoxid ist.
  3. Die integrierte Schaltungsstruktur gemäß Anspruch 1 oder 2, wobei der dielektrische Plug in direktem Kontakt mit dem ersten und zweiten Abschnitt der leitfähigen Verbindungsleitung ist.
  4. Die integrierte Schaltungsstruktur gemäß einem der vorhergehenden Ansprüche, wobei der dielektrische Plug eine ungefähr vertikale Naht ungefähr gleich beabstandet von dem ersten Abschnitt der leitfähigen Verbindungsleitung und von dem zweiten Abschnitt der leitfähigen Verbindungsleitung aufweist.
  5. Die integrierte Schaltungsstruktur gemäß einem der vorhergehenden Ansprüche, wobei der dielektrische Plug einen Boden im Wesentlichen koplanar mit einem Boden der leitfähigen Verbindungsleitung aufweist.
  6. Die integrierte Schaltungsstruktur gemäß Anspruch 5, ferner umfassend: ein erstes leitfähiges Via in einem zweiten Graben in der ILD-Schicht, wobei das erste leitfähige Via unter dem Boden der Verbindungsleitung ist und das erste leitfähige Via elektrisch gekoppelt mit dem ersten Abschnitt der leitfähigen Verbindungsleitung ist; und ein zweites leitfähiges Via in einem dritten Graben in der ILD-Schicht, wobei das zweite leitfähige Via unter dem Boden der Verbindungsleitung ist und das zweite leitfähige Via elektrisch gekoppelt mit dem zweiten Abschnitt der leitfähigen Verbindungsleitung ist.
  7. Die integrierte Schaltungsstruktur gemäß einem der vorhergehenden Ansprüche, wobei die leitfähige Verbindungsleitung einen leitfähigen Barriere-Liner und ein leitfähiges Füllmaterial aufweist, wobei das leitfähige Füllmaterial Kobalt aufweist.
  8. Eine integrierte Schaltungsstruktur, umfassend: eine erste Mehrzahl von leitfähigen Verbindungsleitungen in und beabstandet durch eine erste Zwischenschicht-Dielektrikums- (ILD-) Schicht über einem Substrat, wobei einzelne der ersten Mehrzahl von leitfähigen Verbindungsleitungen eine Durchgängigkeit unterbrochen durch einen oder mehrere dielektrische Plugs aufweisen, wobei der eine oder die mehreren dielektrischen Plugs ein Material unterschiedlich zu dem der ILD-Schicht aufweisen; und eine zweite Mehrzahl von leitfähigen Verbindungsleitungen in und beabstandet durch eine zweite ILD-Schicht über der ersten ILD-Schicht, wobei einzelne der zweiten Mehrzahl von leitfähigen Verbindungsleitungen eine Durchgängigkeit unterbrochen durch einen oder mehrere Abschnitte der zweiten ILD-Schicht aufweisen.
  9. Die integrierte Schaltungsstruktur gemäß Anspruch 8, wobei der eine oder die mehreren dielektrischen Plugs ein Metalloxid-Material aufweisen.
  10. Die integrierte Schaltungsstruktur gemäß Anspruch 9, wobei das Metalloxid-Material Aluminiumoxid ist.
  11. Die integrierte Schaltungsstruktur gemäß Anspruch 10, wobei die erste ILD-Schicht und die zweite ILD-Schicht ein Kohlenstoff-dotiertes Siliziumoxid-Material aufweisen.
  12. Die integrierte Schaltungsstruktur gemäß einem der Ansprüche 8-11, wobei einzelne der ersten Mehrzahl von leitfähigen Verbindungsleitungen einen ersten leitfähigen Barriere-Liner und ein erstes leitfähiges Füllmaterial aufweisen, einzelne der zweiten Mehrzahl von leitfähigen Verbindungsleitungen einen zweiten leitfähigen Barriere-Liner und ein zweites leitfähiges Füllmaterial aufweisen, und wobei das erste leitfähige Füllmaterial in seiner Zusammensetzung unterschiedlich zu dem zweiten leitfähigen Füllmaterial ist.
  13. Die integrierte Schaltungsstruktur gemäß Anspruch 12, wobei das erste leitfähige Füllmaterial Kobalt aufweist und das zweite leitfähige Füllmaterial Kupfer aufweist.
  14. Die integrierte Schaltungsstruktur gemäß einem der Ansprüche 8-13, wobei die erste Mehrzahl von leitfähigen Verbindungsleitungen einen ersten Abstand aufweist, die zweite Mehrzahl von leitfähigen Verbindungsleitungen einen zweiten Abstand aufweist und wobei der zweite Abstand größer als der erste Abstand ist.
  15. Die integrierte Schaltungsstruktur gemäß einem der Ansprüche 8-14, wobei einzelne der ersten Mehrzahl von leitfähigen Verbindungsleitungen eine erste Breite aufweisen, einzelne der zweiten Mehrzahl von leitfähigen Verbindungsleitungen eine zweite Breite aufweisen und wobei die zweite Breite größer als die erste Breite ist.
  16. Ein Verfahren zum Herstellen einer integrierten Schaltungsstruktur, das Verfahren umfassend: Bilden eines Leitungsgrabens in einem oberen Abschnitt einer Zwischenschicht-Dielektrikums- (ILD-) Materialschicht, die über einer darunterliegenden Metallisierungsschicht gebildet ist; Bilden eines Via-Grabens in einem unteren Abschnitt der ILD-Materialschicht, wobei der Via-Graben eine Metallleitung der darunterliegenden Metallisierungsschicht freilegt; Bilden eines Opfermaterials über der ILD-Materialschicht und in dem Leitungsgraben und dem Via-Graben; Strukturieren des Opfermaterials, um eine Öffnung zu bilden, um eine Durchgängigkeit des Opfermaterials in dem Leitungsgraben zu unterbrechen; Füllen der Öffnung in dem Opfermaterial mit einem dielektrischen Material, um einen dielektrischen Plug mit einer oberen Oberfläche über einer oberen Oberfläche des ILD-Materials zu bilden; Entfernen des Opfermaterials und verbleiben lassen des dielektrischen Plugs; Füllen des Leitungsgrabens und des Via-Grabens mit einem leitfähigen Material; und Planarisieren des dielektrischen Plugs und des leitfähigen Materials, um einen planarisierten dielektrischen Plug bereitzustellen, der eine Durchgängigkeit des leitfähigen Materials in dem Leitungsgraben unterbricht.
  17. Das Verfahren gemäß Anspruch 16, wobei das Füllen der Öffnung des Opfermaterials mit dem dielektrischen Material das Füllen mit einem Metalloxid-Material aufweist.
  18. Das Verfahren gemäß Anspruch 17, wobei das Metalloxid-Material Aluminiumoxid ist.
  19. Das Verfahren gemäß einem der Ansprüche 16-18, wobei das Füllen der Öffnung des Opfermaterials mit dem dielektrischen Material das Füllen unter Verwendung einer Atomschichtabscheidung (ALD) aufweist.
  20. Das Verfahren gemäß einem der Ansprüche 16-19, wobei das Bilden des Opfermaterials das Bilden einer Hartmaskenschicht aufweist, die Kohlenstoff umfasst.
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