KR20230054642A - 진보된 집적 회로 구조체 제조를 위한 에피택셜 소스 또는 드레인 구조체들 - Google Patents

진보된 집적 회로 구조체 제조를 위한 에피택셜 소스 또는 드레인 구조체들 Download PDF

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layer
dielectric
semiconductor
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서브하쉬 조쉬
마이클 제이. 잭슨
마이클 엘. 하텐도르프
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인텔 코포레이션
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    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
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    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
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    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5283—Cross-sectional geometry
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    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
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    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
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    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53257—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being a refractory metal
    • H01L23/53266—Additional layers associated with refractory-metal layers, e.g. adhesion, barrier, cladding layers
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    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
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    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
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    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
    • H01L27/0629—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with diodes, or resistors, or capacitors
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    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
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    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0922—Combination of complementary transistors having a different structure, e.g. stacked CMOS, high-voltage and low-voltage CMOS
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    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
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    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0924—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
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    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/20—Resistors
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    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/20—Resistors
    • H01L28/24—Resistors with an active material comprising a refractory, transition or noble metal, metal compound or metal alloy, e.g. silicides, oxides, nitrides
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    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
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    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region
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    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
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    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions
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    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/167—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table further characterised by the doping material
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    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40111—Multistep manufacturing processes for data storage electrodes the electrodes comprising a layer which is used for its ferroelectric properties
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    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41775—Source or drain electrodes for field effect devices characterised by the proximity or the relative position of the source or drain electrode and the gate electrode, e.g. the source or drain electrode separated from the gate electrode by side-walls or spreading around or above the gate electrode
    • H01L29/41783—Raised source or drain electrodes self aligned with the gate
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    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41791—Source or drain electrodes for field effect devices for transistors with a horizontal current flow in a vertical sidewall, e.g. FinFET, MuGFET
    • H—ELECTRICITY
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    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/516—Insulating materials associated therewith with at least one ferroelectric layer
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    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6653—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using the removal of at least part of spacer, e.g. disposable spacer
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    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
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    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66636—Lateral single gate silicon transistors with source or drain recessed by etching or first recessed by etching and then refilled
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    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
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    • H01L21/0332—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their composition, e.g. multilayer masks, materials
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    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
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    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
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    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
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    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
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    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
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    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
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    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
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    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
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Abstract

본 개시내용의 실시예들은 진보된 집적 회로 구조체 제조의 분야, 특히 10 나노미터 노드 및 보다 작은 집적 회로 구조체 제조 및 결과적인 구조체들의 분야에 관한 것이다. 일 예에서, 집적 회로 구조체는 실리콘을 포함하는 핀 - 핀은 하부 핀 부분 및 상부 핀 부분을 가짐 - 을 포함한다. 게이트 전극은 핀의 상부 핀 부분 위쪽에 있고, 게이트 전극은 제2 측면의 반대쪽에 있는 제1 측면을 갖는다. 제1 에피택셜 소스 또는 드레인 구조체는 게이트 전극의 제1 측면에서 핀에 임베딩된다. 제2 에피택셜 소스 또는 드레인 구조체는 게이트 전극의 제2 측면에서 핀에 임베딩되며, 제1 및 제2 에피택셜 소스 또는 드레인 구조체들은 실리콘 및 게르마늄을 포함하고 성냥개비 프로파일을 갖는다.

Description

진보된 집적 회로 구조체 제조를 위한 에피택셜 소스 또는 드레인 구조체들{EPITAXIAL SOURCE OR DRAIN STRUCTURES FOR ADVANCED INTEGRATED CIRCUIT STRUCTURE FABRICATION}
관련 출원들의 상호 참조
본 출원은 2017년 11월 30일에 출원된, 발명의 명칭이 "ADVANCED INTEGRATED CIRCUIT STRUCTURE FABRICATION"인 미국 가출원 제62/593,149호 - 그 전체 내용이 이로써 참고로 본 명세서에 원용됨 - 의 이익을 주장한다.
기술 분야
본 개시내용의 실시예들은 진보된 집적 회로 구조체 제조의 분야, 특히 10 나노미터 노드 및 보다 작은 집적 회로 구조체 제조 및 결과적인 구조체들의 분야에 관한 것이다.
지난 수십 년 동안, 집적 회로들에서의 피처들의 스케일링은 계속 성장하는 반도체 산업의 원동력이 되어 왔다. 점점 더 작은 피처들로의 스케일링은 반도체 칩들의 제한된 면적(real estate) 상의 기능 유닛들의 증가된 밀도를 가능하게 해준다. 예를 들어, 트랜지스터 크기를 축소시키는 것은 칩 상에 증가된 수의 메모리 또는 로직 디바이스를 집적하는 것을 가능하게 하여, 증가된 용량을 갖는 제품들의 제조에 이르게 한다. 그렇지만, 점점 더 많은 용량을 위한 추진이 문제가 없는 것은 아니다. 각각의 디바이스의 성능을 최적화할 필요성이 점점 더 커지고 있다.
종래의 그리고 현재 공지된 제조 프로세스들에서의 변동성은 이들을 10 나노미터 노드 또는 10 나노미터 이하(sub-10 nanometer) 노드 범위로 추가로 확장시킬 가능성을 제한할 수 있다. 결과적으로, 장래 기술의 노드들을 위해 필요한 기능 컴포넌트들의 제조는 새로운 방법론들의 도입 또는 현재의 제조 프로세스들에 또는 현재의 제조 프로세스들 대신에 새로운 기술들의 통합을 필요로 할 수 있다.
도 1a는 층간 유전체(interlayer dielectric)(ILD) 층 상에 형성된 하드마스크 재료 층의 퇴적 이후, 그러나 그의 패터닝 이전의 시작 구조체의 단면도를 예시한다.
도 1b는 피치 2분할(pitch halving)에 의한 하드마스크 층의 패터닝 이후의 도 1a의 구조체의 단면도를 예시한다.
도 2a는 본 개시내용의 일 실시예에 따른, 반도체 핀(semiconductor fin)들을 제조하는 데 사용되는 피치 4분할(pitch quartering) 접근법의 개략도(schematic)이다.
도 2b는 본 개시내용의 일 실시예에 따른, 피치 4분할 접근법을 사용하여 제조된 반도체 핀들의 단면도를 예시한다.
도 3a는 본 개시내용의 일 실시예에 따른, 반도체 핀들을 제조하는 데 사용되는 병합된 핀 피치 4분할(merged fin pitch quartering) 접근법의 개략도이다.
도 3b는 본 개시내용의 일 실시예에 따른, 병합된 핀 피치 4분할 접근법을 사용하여 제조된 반도체 핀들의 단면도를 예시한다.
도 4a 내지 도 4c는 본 개시내용의 일 실시예에 따른, 복수의 반도체 핀을 제조하는 방법에서의 다양한 동작들을 나타내는 단면도들을 예시한다.
도 5a는 본 개시내용의 일 실시예에 따른, 3층 트렌치 격리 구조체에 의해 분리된 한 쌍의 반도체 핀의 단면도를 예시한다.
도 5b는 본 개시내용의 다른 실시예에 따른, 다른 3층 트렌치 격리 구조체에 의해 분리된 다른 쌍의 반도체 핀의 단면도를 예시한다.
도 6a 내지 도 6d는 본 개시내용의 일 실시예에 따른, 3층 트렌치 격리 구조체의 제조에서의 다양한 동작들의 단면도를 예시한다.
도 7a 내지 도 7e는 본 개시내용의 일 실시예에 따른, 집적 회로 구조체를 제조하는 방법에서의 다양한 동작들의 각진(angled) 3차원 단면도들을 예시한다.
도 8a 내지 도 8f는 본 개시내용의 일 실시예에 따른, 집적 회로 구조체를 제조하는 방법에서의 다양한 동작들에 대한 도 7e의 a-a' 축을 따라 절취된 약간 투영된 단면도(slightly projected cross-sectional view)들을 예시한다.
도 9a는 본 개시내용의 일 실시예에 따른, 영구 게이트 스택(permanent gate stack)들 및 에피택셜 소스 또는 드레인 영역들을 포함하는 집적 회로 구조체에 대한 도 7e의 a-a' 축을 따라 절취된 약간 투영된 단면도를 예시한다.
도 9b는 본 개시내용의 일 실시예에 따른, 에피택셜 소스 또는 드레인 영역들 및 다층 트렌치 격리 구조체를 포함하는 집적 회로 구조체에 대한 도 7e의 b-b' 축을 따라 절취된 단면도를 예시한다.
도 10은 본 개시내용의 일 실시예에 따른, 소스 또는 드레인 위치에서 절취된 집적 회로 구조체의 단면도를 예시한다.
도 11은 본 개시내용의 일 실시예에 따른, 소스 또는 드레인 위치에서 절취된 다른 집적 회로 구조체의 단면도를 예시한다.
도 12a 내지 도 12d는 본 개시내용의 일 실시예에 따른, 집적 회로 구조체의 제조에서의 다양한 동작들을 나타내는, 소스 또는 드레인 위치에서 절취된 단면도들을 예시한다.
도 13a 및 도 13b는 본 개시내용의 일 실시예에 따른, 국소 격리 구조체(local isolation structure)를 형성하기 위한 멀티-게이트 간격(multi-gate spacing)을 갖는 핀들을 패터닝하는 방법에서의 다양한 동작들을 나타내는 평면도들을 예시한다.
도 14a 내지 도 14d는 본 개시내용의 다른 실시예에 따른, 국소 격리 구조체를 형성하기 위한 단일 게이트 간격(single gate spacing)을 갖는 핀들을 패터닝하는 방법에서의 다양한 동작들을 나타내는 평면도들을 예시한다.
도 15는 본 개시내용의 일 실시예에 따른, 국소 격리를 위한 멀티-게이트 간격을 갖는 핀을 갖는 집적 회로 구조체의 단면도를 예시한다.
도 16a는 본 개시내용의 다른 실시예에 따른, 국소 격리를 위한 단일 게이트 간격을 갖는 핀을 갖는 집적 회로 구조체의 단면도를 예시한다.
도 16b는 본 개시내용의 일 실시예에 따른, 핀 격리 구조체가 게이트 전극 대신에 형성될 수 있는 위치들을 보여주는 단면도를 예시한다.
도 17a 내지 도 17c는 본 개시내용의 일 실시예에 따른, 핀 트림 격리(fin trim isolation) 접근법을 사용하여 제조된 핀 컷(fin cut)에 대한 다양한 깊이 가능성들을 예시한다.
도 18은 본 개시내용의 일 실시예에 따른, 핀 내의 핀 컷들의 국소 위치들 대 보다 넓은 위치들의 깊이에 대한 가능한 옵션들을 보여주는 평면도 및 a-a' 축을 따라 절취된 대응하는 단면도를 예시한다.
도 19a 및 도 19b는 본 개시내용의 일 실시예에 따른, 넓은 컷을 갖는 핀의 단부들에서 핀 단부 스트레서(fin end stressor) 위치들을 선택하는 방법에서의 다양한 동작들의 단면도들을 예시한다.
도 20a 및 도 20b는 본 개시내용의 일 실시예에 따른, 국소 컷을 갖는 핀의 단부들에서 핀 단부 스트레서 위치들을 선택하는 방법에서의 다양한 동작들의 단면도들을 예시한다.
도 21a 내지 도 21m은 본 개시내용의 일 실시예에 따른, 차별화된 핀 단부 유전체 플러그들을 갖는 집적 회로 구조체를 제조하는 방법에서의 다양한 동작의 단면도들을 예시한다.
도 22a 내지 도 22d는 본 개시내용의 일 실시예에 따른, PMOS 핀 단부 스트레서 유전체 플러그의 예시적인 구조들의 단면도들을 예시한다.
도 23a는 본 개시내용의 다른 실시예에 따른, 핀 단부 응력 유도 피처들을 갖는 다른 반도체 구조체의 단면도를 예시한다.
도 23b는 본 개시내용의 다른 실시예에 따른, 핀 단부 응력 유도 피처들을 갖는 다른 반도체 구조체의 단면도를 예시한다.
도 24a는 본 개시내용의 일 실시예에 따른, 인장 단축 응력(tensile uniaxial stress)을 갖는 핀의 각진 뷰(angled view)를 예시한다.
도 24b는 본 개시내용의 일 실시예에 따른, 압축 단축 응력(compressive uniaxial stress)을 갖는 핀의 각진 뷰를 예시한다.
도 25a 및 도 25b는 본 개시내용의 일 실시예에 따른, 선택된 게이트 라인 컷 위치들에 국소 격리 구조체를 형성하기 위해 단일 게이트 간격을 갖는 핀들을 패터닝하는 방법에서의 다양한 동작들을 나타내는 평면도들을 예시한다.
도 26a 내지 도 26c는 본 개시내용의 일 실시예에 따른, 도 25b의 구조체의 다양한 영역들에 대한 폴리 컷 및 핀 트림 격리(FTI) 국소 핀 컷 위치들 및 폴리 컷 전용 위치(poly cut only location)들에 대한 유전체 플러그들에 대한 다양한 가능성들의 단면도들을 예시한다.
도 27a는 본 개시내용의 일 실시예에 따른, 게이트 라인의 유전체 스페이서들 내로 연장되는 유전체 플러그로 커팅된 게이트 라인을 갖는 집적 회로 구조체의 평면도 및 대응하는 단면도를 예시한다.
도 27b는 본 개시내용의 다른 실시예에 따른, 게이트 라인의 유전체 스페이서들을 넘어 연장되는 유전체 플러그로 커팅된 게이트 라인을 갖는 집적 회로 구조체의 평면도 및 대응하는 단면도를 예시한다.
도 28a 내지 도 28f는 본 개시내용의 다른 실시예에 따른, 게이트 라인의 유전체 스페이서들을 넘어 연장되는 상부 부분 및 게이트 라인의 유전체 스페이서들 내로 연장되는 하부 부분을 갖는 유전체 플러그로 커팅된 게이트 라인을 갖는 집적 회로 구조체를 제조하는 방법에서의 다양한 동작들의 단면도들을 예시한다.
도 29a 내지 도 29c는 본 개시내용의 일 실시예에 따른, 영구 게이트 스택의 하단의 부분들에 잔여 더미 게이트 재료(residual dummy gate material)를 갖는 집적 회로 구조체의 평면도 및 대응하는 단면도들을 예시한다.
도 30a 내지 도 30d는 본 개시내용의 다른 실시예에 따른, 영구 게이트 스택의 하단의 부분들에 잔여 더미 게이트 재료를 갖는 집적 회로 구조체를 제조하는 방법에서의 다양한 동작들의 단면도들을 예시한다.
도 31a는 본 개시내용의 일 실시예에 따른, 강유전성(ferroelectric) 또는 반강유전성(antiferroelectric) 게이트 유전체 구조체를 갖는 반도체 디바이스의 단면도를 예시한다.
도 31b는 본 개시내용의 다른 실시예에 따른, 강유전성 또는 반강유전성 게이트 유전체 구조체를 갖는 다른 반도체 디바이스의 단면도를 예시한다.
도 32a는 본 개시내용의 일 실시예에 따른, 한 쌍의 반도체 핀 위쪽의 복수의 게이트 라인의 평면도를 예시한다.
도 32b는 본 개시내용의 일 실시예에 따른, 도 32a의 a-a' 축을 따라 절취된 단면도를 예시한다.
도 33a는 본 개시내용의 일 실시예에 따른, 변조된 도핑에 기초한 차별화된 전압 문턱값을 갖는 한 쌍의 NMOS 디바이스 및 변조된 도핑에 기초한 차별화된 전압 문턱값을 갖는 한 쌍의 PMOS 디바이스의 단면도들을 예시한다.
도 33b는 본 개시내용의 다른 실시예에 따른, 차별화된 게이트 전극 구조에 기초한 차별화된 전압 문턱값을 갖는 한 쌍의 NMOS 디바이스 및 차별화된 게이트 전극 구조에 기초한 차별화된 전압 문턱값을 갖는 한 쌍의 PMOS 디바이스의 단면도들을 예시한다.
도 34a는 본 개시내용의 일 실시예에 따른, 차별화된 게이트 전극 구조에 그리고 변조된 도핑에 기초한 차별화된 전압 문턱값을 갖는 한 트리플렛(triplet)의 NMOS 디바이스 및 차별화된 게이트 전극 구조에 그리고 변조된 도핑에 기초한 차별화된 전압 문턱값을 갖는 한 트리플렛의 PMOS 디바이스의 단면도들을 예시한다.
도 34b는 본 개시내용의 다른 실시예에 따른, 차별화된 게이트 전극 구조에 그리고 변조된 도핑에 기초한 차별화된 전압 문턱값을 갖는 한 트리플렛의 NMOS 디바이스 및 차별화된 게이트 전극 구조에 그리고 변조된 도핑에 기초한 차별화된 전압 문턱값을 갖는 한 트리플렛의 PMOS 디바이스의 단면도들을 예시한다.
도 35a 내지 도 35d는 본 개시내용의 다른 실시예에 따른, 차별화된 게이트 전극 구조에 기초한 차별화된 전압 문턱값을 갖는 NMOS 디바이스들을 제조하는 방법에서의 다양한 동작들의 단면도들을 예시한다.
도 36a 내지 도 36d는 본 개시내용의 다른 실시예에 따른, 차별화된 게이트 전극 구조에 기초한 차별화된 전압 문턱값을 갖는 PMOS 디바이스들을 제조하는 방법에서의 다양한 동작들의 단면도들을 예시한다.
도 37은 본 개시내용의 일 실시예에 따른, P/N 접합(P/N junction)을 갖는 집적 회로 구조체의 단면도를 예시한다.
도 38a 내지 도 38h는 본 개시내용의 일 실시예에 따른, 듀얼 금속 게이트 대체 게이트 프로세스 흐름을 사용하여 집적 회로 구조체를 제조하는 방법에서의 다양한 동작들의 단면도들을 예시한다.
도 39a 내지 도 39h는 본 개시내용의 일 실시예에 따른, 듀얼 실리사이드 기반 집적 회로를 제조하는 방법에서의 다양한 동작들을 나타내는 단면도들을 예시한다.
도 40a는 본 개시내용의 일 실시예에 따른, NMOS 디바이스에 대한 트렌치 콘택트(trench contact)들을 갖는 집적 회로 구조체의 단면도를 예시한다.
도 40b는 본 개시내용의 다른 실시예에 따른, PMOS 디바이스에 대한 트렌치 콘택트들을 갖는 집적 회로 구조체의 단면도를 예시한다.
도 41a는 본 개시내용의 일 실시예에 따른, 소스 또는 드레인 영역 상에 도전성 콘택트를 갖는 반도체 디바이스의 단면도를 예시한다.
도 41b는 본 개시내용의 일 실시예에 따른, 융기된 소스 또는 드레인 영역 상에 도전성 콘택트를 갖는 다른 반도체 디바이스의 단면도를 예시한다.
도 42는 본 개시내용의 일 실시예에 따른, 한 쌍의 반도체 핀 위쪽의 복수의 게이트 라인의 평면도를 예시한다.
도 43a 내지 도 43c는 본 개시내용의 일 실시예에 따른, 집적 회로 구조체를 제조하는 방법에서의 다양한 동작들에 대한 도 42의 a-a' 축을 따라 절취된 단면도들을 예시한다.
도 44는 본 개시내용의 일 실시예에 따른, 집적 회로 구조체에 대한 도 42의 b-b' 축을 따라 절취된 단면도를 예시한다.
도 45a 및 도 45b는, 제각기, 본 개시내용의 일 실시예에 따른, 트렌치 콘택트 플러그들 - 그 상에 하드마스크 재료를 가짐 - 을 포함하는 집적 회로 구조체의 평면도 및 대응하는 단면도를 예시한다.
도 46a 내지 도 46d는 본 개시내용의 일 실시예에 따른, 트렌치 콘택트 플러그들 - 그 상에 하드마스크 재료를 가짐 - 을 포함하는 집적 회로 구조체를 제조하는 방법에서의 다양한 동작들을 나타내는 단면도들을 예시한다.
도 47a는 게이트 전극의 비활성 부분 위쪽에 배치된 게이트 콘택트를 갖는 반도체 디바이스의 평면도를 예시한다. 도 47b는 게이트 전극의 비활성 부분 위쪽에 배치된 게이트 콘택트를 갖는 비-평면 반도체 디바이스의 단면도를 예시한다.
도 48a는 본 개시내용의 일 실시예에 따른, 게이트 전극의 활성 부분 위쪽에 배치된 게이트 콘택트 비아를 갖는 반도체 디바이스의 평면도를 예시한다. 도 48b는 본 개시내용의 일 실시예에 따른, 게이트 전극의 활성 부분 위쪽에 배치된 게이트 콘택트 비아를 갖는 비-평면 반도체 디바이스의 단면도를 예시한다.
도 49a 내지 도 49d는 본 개시내용의 일 실시예에 따른, 게이트의 활성 부분 위쪽에 배치된 게이트 콘택트 구조체를 갖는 반도체 구조체를 제조하는 방법에서의 다양한 동작들을 나타내는 단면도들을 예시한다.
도 50은 본 개시내용의 일 실시예에 따른, 위에 있는(overlying) 절연 캡 층을 포함하는 트렌치 콘택트들을 갖는 집적 회로 구조체의 평면도 및 대응하는 단면도들을 예시한다.
도 51a 내지 도 51f는 본 개시내용의 일 실시예에 따른, 다양한 집적 회로 구조체들 - 각각이 위에 있는 절연 캡 층을 포함하는 트렌치 콘택트들을 갖고 위에 있는 절연 캡 층을 포함하는 게이트 스택들을 가짐 - 의 단면도들을 예시한다.
도 52a는 본 개시내용의 다른 실시예에 따른, 게이트의 활성 부분 위쪽에 배치된 게이트 콘택트 비아를 갖는 다른 반도체 디바이스의 평면도를 예시한다.
도 52b는 본 개시내용의 다른 실시예에 따른, 한 쌍의 트렌치 콘택트를 커플링시키는 트렌치 콘택트 비아를 갖는 다른 반도체 디바이스의 평면도를 예시한다.
도 53a 내지 도 53e는 본 개시내용의 일 실시예에 따른, 위에 있는 절연 캡 층을 갖는 게이트 스택을 갖는 집적 회로 구조체를 제조하는 방법에서의 다양한 동작들을 나타내는 단면도들을 예시한다.
도 54는 본 개시내용의 일 실시예에 따른, 인터커넥트 구조체들에 대한 트렌치들을 제조하는 데 사용되는 피치 4분할 접근법의 개략도이다.
도 55a는 본 개시내용의 일 실시예에 따른, 피치 4분할 스킴을 사용하여 제조된 금속화 층의 단면도를 예시한다.
도 55b는 본 개시내용의 일 실시예에 따른, 피치 4분할 스킴을 사용하여 제조된 금속화 층 위의 피치 2분할 스킴을 이용하여 제조된 금속화 층의 단면도를 예시한다.
도 56a는 본 개시내용의 일 실시예에 따른, 상이한 금속 라인 조성을 갖는 금속화 층 위에 한 금속 라인 조성을 갖는 금속화 층을 갖는 집적 회로 구조체의 단면도를 예시한다.
도 56b는 본 개시내용의 일 실시예에 따른, 상이한 금속 라인 조성을 갖는 금속화 층에 커플링된 한 금속 라인 조성을 갖는 금속화 층을 갖는 집적 회로 구조체의 단면도를 예시한다.
도 57a 내지 도 57c는 본 개시내용의 일 실시예에 따른, 다양한 라이너 및 도전성 캡핑 구조적 배열들을 갖는 개개의 인터커넥트 라인들의 단면도들을 예시한다.
도 58은 본 개시내용의 일 실시예에 따른, 상이한 금속 라인 조성 및 보다 작은 피치를 갖는 2개의 금속화 층 위에 한 금속 라인 조성 및 피치를 갖는 4개의 금속화 층을 갖는 집적 회로 구조체의 단면도를 예시한다.
도 59a 내지 도 59d는 본 개시내용의 일 실시예에 따른, 하단 도전성 층을 갖는 다양한 인터커넥트 라인 및 비아 배열들의 단면도들을 예시한다.
도 60a 내지 도 60d는 본 개시내용의 일 실시예에 따른, BEOL 금속화 층의 리세싱된 라인 토포그래피에 대한 구조적 배열들의 단면도들을 예시한다.
도 61a 내지 도 61d는 본 개시내용의 일 실시예에 따른, BEOL 금속화 층의 계단형 라인 토포그래피에 대한 구조적 배열들의 단면도들을 예시한다.
도 62a는 본 개시내용의 일 실시예에 따른, 금속화 층의 평면도 및 평면도의 a-a' 축을 따라 절취된 대응하는 단면도를 예시한다.
도 62b는 본 개시내용의 일 실시예에 따른, 라인 단부 또는 플러그의 단면도를 예시한다.
도 62c는 본 개시내용의 일 실시예에 따른, 라인 단부 또는 플러그의 다른 단면도를 예시한다.
도 63a 내지 도 63f는 본 개시내용의 일 실시예에 따른, 플러그 라스트(plug last) 프로세싱 스킴에서의 다양한 동작들을 나타내는 평면도들 및 대응하는 단면도들을 예시한다.
도 64a는 본 개시내용의 일 실시예에 따른, 도전성 라인 플러그 - 그 내에 심(seam)을 가짐 - 의 단면도를 예시한다.
도 64b는 본 개시내용의 일 실시예에 따른, 하부 금속 라인 위치에 도전성 라인 플러그를 포함하는 금속화 층들의 스택의 단면도를 예시한다.
도 65는 메모리 셀에 대한 셀 레이아웃의 제1 뷰를 예시한다.
도 66은 본 개시내용의 일 실시예에 따른, 내부 노드 점퍼를 갖는 메모리 셀에 대한 셀 레이아웃의 제1 뷰를 예시한다.
도 67은 메모리 셀에 대한 셀 레이아웃의 제2 뷰를 예시한다.
도 68은 본 개시내용의 일 실시예에 따른, 내부 노드 점퍼를 갖는 메모리 셀에 대한 셀 레이아웃의 제2 뷰를 예시한다.
도 69는 메모리 셀에 대한 셀 레이아웃의 제3 뷰를 예시한다.
도 70은 본 개시내용의 일 실시예에 따른, 내부 노드 점퍼를 갖는 메모리 셀에 대한 셀 레이아웃의 제3 뷰를 예시한다.
도 71a 및 도 71b는, 제각기, 본 개시내용의 일 실시예에 따른, 6 트랜지스터(6T) 정적 랜덤 액세스 메모리(SRAM)에 대한 비트 셀 레이아웃 및 개략 다이어그램을 예시한다.
도 72는 본 개시내용의 일 실시예에 따른, 동일한 표준 셀에 대한 2개의 상이한 레이아웃의 단면도들을 예시한다.
도 73은 본 개시내용의 일 실시예에 따른, 짝수(E) 또는 홀수(O) 지정을 표시한 4개의 상이한 셀 배열의 평면도들을 예시한다.
도 74는 본 개시내용의 일 실시예에 따른, 블록 레벨 폴리 그리드의 평면도를 예시한다.
도 75는 본 개시내용의 일 실시예에 따른, 상이한 버전들을 갖는 표준 셀들에 기초한 예시적인 용인가능한(합격(pass)) 레이아웃을 예시한다.
도 76은 본 개시내용의 일 실시예에 따른, 상이한 버전들을 갖는 표준 셀들에 기초한 예시적인 용인가능하지 않은(불합격(fail)) 레이아웃을 예시한다.
도 77은 본 개시내용의 일 실시예에 따른, 상이한 버전들을 갖는 표준 셀들에 기초한 다른 예시적인 용인가능한(합격) 레이아웃을 예시한다.
도 78은 본 개시내용의 일 실시예에 따른, 핀 기반 박막 저항기 구조체의 부분 절단 평면도 및 대응하는 단면도를 예시하며, 여기서 단면도는 부분 절단 평면도의 a-a' 축에 따라 절취된다.
도 79 내지 도 83은 본 개시내용의 일 실시예에 따른, 핀 기반 박막 저항기 구조체를 제조하는 방법에서의 다양한 동작들을 나타내는 평면도들 및 대응하는 단면도들을 예시한다.
도 84는 본 개시내용의 일 실시예에 따른, 애노드 또는 캐소드 전극 콘택트들에 대한 각종의 예시적인 위치들을 갖는 핀 기반 박막 저항기 구조체의 평면도를 예시한다.
도 85a 내지 도 85d는 본 개시내용의 일 실시예에 따른, 핀 기반 정밀 저항기를 제조하기 위한 다양한 핀 기하형태들의 평면도들을 예시한다.
도 86은 본 개시내용의 일 실시예에 따른, 리소그래피 마스크 구조체의 단면도를 예시한다.
도 87은 본 개시내용의 일 구현에 따른 컴퓨팅 디바이스를 예시한다.
도 88은 본 개시내용의 하나 이상의 실시예를 포함하는 인터포저(interposer)를 예시한다.
도 89는 본 개시내용의 일 실시예에 따른, 본 명세서에 기술된 하나 이상의 프로세스에 따라 제조된 또는 본 명세서에 기술된 하나 이상의 피처를 포함하는 IC를 이용하는 모바일 컴퓨팅 플랫폼의 등각 투영도(isometric view)이다.
도 90은 본 개시내용의 일 실시예에 따른, 플립 칩 마운팅 방식 다이(flip-chip mounted die)의 단면도를 예시한다.
진보된 집적 회로 구조체 제조가 기술된다. 이하의 상세한 설명에서, 본 개시내용의 실시예들의 완전한 이해를 제공하기 위해, 특정 집적 및 재료 레짐(regime)들과 같은, 수많은 특정 상세들이 기재되어 있다. 본 개시내용의 실시예들이 이 특정 상세들 없이 실시될 수 있다는 것이 본 기술분야의 통상의 기술자에게는 명백할 것이다. 다른 경우들에서, 집적 회로 설계 레이아웃들과 같은, 널리 공지된 특징들은 본 개시내용의 실시예들을 불필요하게 불명료하게 하지 않기 위해 상세히 기술되지 않는다. 게다가, 도면들에 도시된 다양한 실시예들이 예시적인 표현들이고 꼭 일정한 축척으로 그려져 있지는 않다는 점이 인식되어야 한다.
이하의 상세한 설명은 본질적으로 예시적인 것에 불과하고, 발명 요지의 실시예들 또는 이러한 실시예들의 응용 및 용도들을 제한하는 것으로 의도되어 있지 않다. 본 명세서에서 사용되는 바와 같이, "예시적인"이라는 단어는 "예, 실례, 또는 예시로서 역할하는"을 의미한다. 본 명세서에서 예시적이라고 기술된 임의의 구현이 다른 구현들보다 양호하거나 이점이 있는 것으로 꼭 해석되는 것은 아니다. 게다가, 전술한 기술 분야, 배경기술, 간략한 요약 또는 이하의 상세한 설명에 제시되는 임의의 표현된 또는 암시된 이론에 의해 구속되게 하려는 의도는 없다.
본 명세서는 "일 실시예(one embodiment)" 또는 "일 실시예(an embodiment)"에 대한 언급들을 포함한다. "일 실시예에서" 또는 "일 실시예에서"라는 문구들의 출현들이 꼭 동일한 실시예를 지칭하는 것은 아니다. 특정의 특징들, 구조들, 또는 특성들이 본 개시내용과 부합하는 임의의 적당한 방식으로 조합될 수 있다.
용어. 이하의 단락들은 본 개시내용(첨부된 청구항들을 포함함)에서 발견되는 용어들에 대한 정의들 또는 맥락을 제공한다.
"포함하는(Comprising)." 이 용어는 개방형(open-ended)이다. 첨부된 청구항들에서 사용되는 바와 같이, 이 용어는 부가의 구조 또는 동작들을 배제하지 않는다.
"하도록 구성된(Configured To)." 다양한 유닛들 또는 컴포넌트들이 태스크 또는 태스크들을 수행"하도록 구성된" 것으로 기술되거나 청구될 수 있다. 이러한 맥락들에서, "하도록 구성된"은 유닛들 또는 컴포넌트들이 동작 동안 그 태스크 또는 태스크들을 수행하는 구조를 포함한다는 것을 나타냄으로써 구조를 암시하는 데 사용된다. 이에 따라, 유닛 또는 컴포넌트는 명시된 유닛 또는 컴포넌트가 현재 동작하지 않을(예컨대, 온이 아니거나 활성이 아닐) 때에도 태스크를 수행하도록 구성되어 있는 것으로 말해질 수 있다. 유닛 또는 회로 또는 컴포넌트가 하나 이상의 태스크를 수행"하도록 구성되어" 있다는 언급은 그 유닛 또는 컴포넌트에 대해 35 U.S.C. §112 여섯 번째 단락을 적용(invoke)하지 않는 것으로 명확히 의도되어 있다.
"제1," "제2," 기타. 본 명세서에서 사용되는 바와 같이, 이 용어들은 그 뒤에 나오는 명사들에 대한 라벨들로서 사용되며, 임의의 유형의 순서부여(ordering)(예컨대, 공간적, 시간적, 논리적, 기타)를 암시하지 않는다.
"커플링된(Coupled)"- 이하의 설명은 서로 "커플링된" 요소들 또는 노드들 또는 피처들을 언급한다. 본 명세서에서 사용되는 바와 같이, 명확히 달리 언급되지 않는 한, "커플링된"은 하나의 요소 또는 노드 또는 피처가 다른 요소 또는 노드 또는 피처에, 꼭 기계적으로가 아니라, 직접적으로 또는 간접적으로 조인(join)되어 있다(또는 그와 직접적으로 또는 간접적으로 통신한다)는 것을 의미한다.
그에 부가하여, 특정 용어가 또한 이하의 설명에서 참조 목적으로만 사용될 수 있으며, 따라서 제한하는 것으로 의도되어 있지 않다. 예를 들어, "상부(upper)", "하부(lower)", "위에(above)", 및 "아래에(below)"와 같은 용어들은 참조되는 도면들에서의 방향들을 지칭한다. "전방(front)", "후방(back)", "배면(rear)", "측면(side)", "외측(outboard)" 및 "내측(inboard)"과 같은 용어들은 논의 중인 컴포넌트를 기술하는 텍스트 및 연관된 도면들을 참조하여 분명하게 되는 일관성있지만 임의적인 기준 프레임 내에서의 컴포넌트의 부분들의 배향 또는 위치 또는 둘 다를 기술한다. 이러한 용어는 앞서 특정하여 언급된 단어들, 그 파생어들, 및 유사한 의미의 단어들을 포함할 수 있다.
"저지(Inhibit)" - 본 명세서에서 사용되는 바와 같이, 저지는 효과를 감소시키는 것 또는 최소화시키는 것을 기술하는 데 사용된다.　 컴포넌트 또는 피처가 액션, 움직임, 또는 조건을 저지하는 것으로 기술될 때, 이는 결과(result) 또는 결과물(outcome) 또는 장래 상태를 완전히 방지할 수 있다.　 그에 부가하여, "저지"는 또한 그렇지 않았으면 발생할지도 모르는 결과물, 성능, 또는 효과의 축소 또는 감소를 나타낼 수 있다.　 그에 따라, 컴포넌트, 요소, 또는 피처가 결과 또는 상태를 저지하는 것으로 언급될 때, 이것이 결과 또는 상태를 완전히 방지하거나 제거할 필요는 없다.
본 명세서에 기술된 실시예들은 FEOL(front-end-of-line) 반도체 프로세싱 및 구조체들에 관한 것일 수 있다. FEOL은 개개의 디바이스들(예컨대, 트랜지스터들, 커패시터들, 저항기들, 기타)이 반도체 기판 또는 층에 패터닝되는 집적 회로(IC) 제조의 전반부이다. FEOL은 일반적으로 금속 인터커넥트 층들의 퇴적까지의 모든 것을 커버한다(그러나 퇴적은 포함하지 않음). 마지막 FEOL 동작 이후에, 결과는 전형적으로 격리된 트랜지스터들을 갖는 웨이퍼이다(예컨대, 어떠한 와이어들도 갖지 않음).
본 명세서에 기술된 실시예들은 BEOL(back end of line) 반도체 프로세싱 및 구조체들에 관한 것일 수 있다. BEOL은 개개의 디바이스들(예컨대, 트랜지스터들, 커패시터들, 저항기들, 기타)이 웨이퍼 상의 배선(wiring), 예컨대, 금속화 층 또는 층들과 상호연결되는 IC 제조의 후반부이다. BEOL은 콘택트들, 절연 층들(유전체들), 금속 레벨들, 및 칩-패키지 간(chip-to-package) 연결들을 위한 본딩 사이트(bonding site)들을 포함한다. 제조 스테이지의 BEOL 파트에서, 콘택트들(패드들), 인터커넥트 와이어들, 비아들 및 유전체 구조체들이 형성된다. 최신의 IC 프로세스들의 경우, 10개 초과의 금속 층이 BEOL에서 추가될 수 있다.
이하에서 기술되는 실시예들은 FEOL 프로세싱 및 구조체들, BEOL 프로세싱 및 구조체들, 또는 FEOL 및 BEOL 프로세싱 및 구조체들 둘 다에 적용가능할 수 있다. 특히, 비록 예시적인 프로세싱 스킴이 FEOL 프로세싱 시나리오를 사용하여 예시될 수 있지만, 이러한 접근법이 또한 BEOL 프로세싱에 적용가능할 수 있다. 마찬가지로, 비록 예시적인 프로세싱 스킴이 BEOL 프로세싱 시나리오를 사용하여 예시될 수 있지만, 이러한 접근법이 또한 FEOL 프로세싱에 적용가능할 수 있다.
피치 분할 프로세싱 및 패터닝 스킴들이 본 명세서에 기술된 실시예들을 가능하게 하도록 구현될 수 있거나 본 명세서에 기술된 실시예들의 일부로서 포함될 수 있다. 피치 분할 패터닝은 전형적으로 피치 2분할, 피치 4분할, 기타를 지칭한다. 피치 분할 스킴들은 FEOL 프로세싱, BEOL 프로세싱, 또는 FEOL(디바이스) 및 BEOL(금속화) 프로세싱 둘 다에 적용가능할 수 있다. 본 명세서에 기술된 하나 이상의 실시예에 따르면, 단방향 라인들(예컨대, 엄격하게 단방향 또는 주로 단방향)을 미리 정의된 피치로 인쇄하기 위해 광학 리소그래피가 먼저 구현된다. 피치 분할 프로세싱이 이어서 라인 밀도를 증가시키기 위한 기술로서 구현된다.
일 실시예에서, 핀들, 게이트 라인들, 금속 라인들, ILD 라인들 또는 하드마스크 라인들에 대한 "그레이팅 구조체(grating structure)"라는 용어는 본 명세서에서 조밀 피치 그레이팅 구조체(tight pitch grating structure)를 지칭하는 데 사용된다. 하나의 이러한 실시예에서, 조밀 피치가 선택된 리소그래피를 통해 직접적으로 달성가능하지는 않다. 예를 들어, 선택된 리소그래피에 기초한 패턴이 먼저 형성될 수 있지만, 본 기술분야에 공지된 바와 같이, 스페이서 마스크 패터닝의 사용에 의해 피치가 2분할될 수 있다. 게다가, 제2 라운드의 스페이서 마스크 패터닝에 의해 원래의 피치가 4분할될 수 있다. 그에 따라, 본 명세서에 기술된 그레이팅 유사 패턴(grating-like pattern)들은 실질적으로 일정한 피치로 이격되고 실질적으로 일정한 폭을 갖는 금속 라인들, ILD 라인들 또는 하드마스크 라인들을 가질 수 있다. 예를 들어, 일부 실시예들에서는, 피치 변동이 10% 이내일 것이고 폭 변동이 10% 이내일 것이며, 일부 실시예들에서는, 피치 변동이 5% 이내일 것이고 폭 변동이 5% 이내일 것이다. 패턴은 피치 2분할 또는 피치 4분할 접근법, 또는 다른 피치 분할 접근법에 의해 제조될 수 있다. 일 실시예에서, 그레이팅이 꼭 단일 피치일 필요는 없다.
제1 예에서, 제조된 그레이팅 구조체(grating structure)의 라인 밀도를 2배로 하기 위해 피치 2분할이 구현될 수 있다. 도 1a는 층간 유전체(ILD) 층 상에 형성되는 하드마스크 재료 층의 퇴적 이후, 그러나 그의 패터닝 이전의 시작 구조체의 단면도를 예시하고 있다. 도 1b는 피치 2분할에 의한 하드마스크 층의 패터닝 이후의 도 1a의 구조체의 단면도를 예시하고 있다.
도 1a를 참조하면, 시작 구조체(100)는 층간 유전체(ILD) 층(102) 상에 형성된 하드마스크 재료 층(104)을 갖는다. 패터닝된 마스크(106)가 하드마스크 재료 층(104) 위에 배치된다. 패터닝된 마스크(106)는, 하드마스크 재료 층(104) 상에, 그의 피처들(라인들)의 측벽들을 따라 형성된 스페이서들(108)을 갖는다.
도 1b를 참조하면, 하드마스크 재료 층(104)이 피치 2분할 접근법으로 패터닝된다. 구체적으로는, 패터닝된 마스크(106)가 먼저 제거된다. 스페이서들(108)의 결과적인 패턴은 마스크(106)의 피처들의 밀도의 2배 또는 피치의 1/2을 갖는다. 도 1b에 도시된 바와 같이, 스페이서들(108)의 패턴이 패터닝된 하드마스크(110)를 형성하도록, 예컨대, 에칭 프로세스에 의해, 하드마스크 재료 층(104)으로 전사된다. 하나의 이러한 실시예에서, 패터닝된 하드마스크(110)는 단방향 라인들을 갖는 그레이팅 패턴으로 형성된다. 패터닝된 하드마스크(110)의 그레이팅 패턴은 조밀 피치 그레이팅 구조체일 수 있다. 예를 들어, 조밀 피치가 선택된 리소그래피 기술들을 통해 직접적으로 달성가능하지는 않을 수 있다. 게다가, 도시되지는 않았지만, 제2 라운드의 스페이서 마스크 패터닝에 의해 원래의 피치가 4분할될 수 있다. 그에 따라, 도 1b의 패터닝된 하드마스크(110)의 그레이팅 유사 패턴은, 서로에 대해 일정한 폭을 가지며 일정한 피치로 이격되는, 하드마스크 라인들을 가질 수 있다. 달성되는 치수들은 이용된 리소그래피 기술의 임계 치수보다 훨씬 더 작을 수 있다.
따라서, FEOL(front-end of line) 또는 BEOL(back-end of line) 집적 스킴들 중 어느 하나 또는 둘 다에 대해, 블랭킷 막(blanket film)은, 예컨대, SBDP(spacer-based-double-patterning) 또는 피치 2분할, 또는 SBQP(spacer-based-quadruple-patterning) 또는 피치 4분할을 수반할 수 있는 리소그래피 및 에칭 프로세싱을 사용하여 패터닝될 수 있다. 다른 피치 분할 접근법들이 또한 구현될 수 있다는 점이 인식되어야 한다. 어느 경우든지, 일 실시예에서, 그리드형 레이아웃(gridded layout)은, 193nm 액침 리소그래피(immersion lithography)(193i)와 같은, 선택된 리소그래피 접근법에 의해 제조될 수 있다. 그리드형 레이아웃에서의 라인들의 밀도를 n 배 증가시키기 위해 피치 분할이 구현될 수 있다. 193i 리소그래피와 'n' 배 피치 분할을 이용한 그리드형 레이아웃 형성은 193i + P/n 피치 분할로서 표기될 수 있다. 하나의 이러한 실시예에서, 193nm 액침 스케일링(immersion scaling)은 비용 효과적인 피치 분할을 갖는 많은 세대에 걸쳐 확장될 수 있다.
집적 회로 디바이스들의 제조에서, 디바이스 치수들이 계속하여 스케일 다운됨에 따라, 트라이게이트 트랜지스터들과 같은, 멀티-게이트 트랜지스터들이 보다 보편화되었다. 트라이게이트 트랜지스터들은 일반적으로 벌크 실리콘 기판들 또는 실리콘-온-인슐레이터(silicon-on-insulator) 기판들 중 어느 하나 상에 제조된다. 일부 경우들에서는, 벌크 실리콘 기판들이 그들의 보다 낮은 비용 및 기존의 고수율 벌크 실리콘 기판 기반구조와의 호환성으로 인해 바람직하다.
그렇지만, 멀티-게이트 트랜지스터들을 스케일링하는 것은 아무런 결과도 없었다. 마이크로전자 회로부의 이 기본 빌딩 블록들의 치수들이 감소됨에 따라 그리고 주어진 영역에 제조되는 기본 빌딩 블록들의 순 개수가 증가됨에 따라, 이 빌딩 블록들을 제조하는 데 사용되는 반도체 프로세스들에 대한 제약조건들이 압도적이게 되었다.
본 개시내용의 하나 이상의 실시예에 따르면, 반도체 핀들을 형성하도록 반도체 층을 패터닝하기 위해 피치 4분할 접근법이 구현된다. 하나 이상의 실시예에서, 병합된 핀 피치 4분할 접근법이 구현된다.
도 2a는 본 개시내용의 일 실시예에 따른, 반도체 핀들을 제조하는 데 사용되는 피치 4분할 접근법(200)의 개략도이다. 도 2b는 본 개시내용의 일 실시예에 따른, 피치 4분할 접근법을 사용하여 제조된 반도체 핀들의 단면도를 예시하고 있다.
도 2a를 참조하면, 동작 (a)에서, 포토레지스트 층(PR)이 포토레지스트 피처들(202)을 형성하도록 패터닝된다. 포토레지스트 피처들(202)은, 193 액침 리소그래피와 같은, 표준 리소그래피 프로세싱 기술들을 사용하여 패터닝될 수 있다. 동작 (b)에서, 제1 백본(backbone)(BB1) 피처들(204)을 형성하도록, 절연 또는 유전체 하드마스크 층과 같은, 재료 층을 패터닝하기 위해 포토레지스트 피처들(202)이 사용된다. 제1 스페이서(SP1) 피처들(206)이 이어서 제1 백본 피처들(204)의 측벽들에 인접하여 형성된다. 동작 (c)에서, 제1 스페이서 피처들(206)만을 남겨두도록 제1 백본 피처들(204)이 제거된다. 제1 백본 피처들(204)의 제거 이전에 또는 그 동안에, 도 2a에 도시된 바와 같이, 제1 스페이서 피처들(206)이 시닝된(thinned) 제1 스페이서 피처들(206')을 형성하도록 시닝될 수 있다. 이 시닝(thinning)이, BB2 피처들(208, 이하에서 기술됨)에 필요한 요구된 간격 및 크기에 따라, BB1(피처(204)) 제거 이전에(도시된 바와 같이) 또는 그 이후에 수행될 수 있다. 동작 (d)에서, 제2 백본(BB2) 피처들(208)을 형성하도록, 절연 또는 유전체 하드마스크 층과 같은, 재료 층을 패터닝하기 위해 제1 스페이서 피처들(206) 또는 시닝된 제1 스페이서 피처들(206')이 사용된다. 제2 스페이서(SP2) 피처들(210)이 이어서 제2 백본 피처들(208)의 측벽들에 인접하여 형성된다. 동작 (e)에서, 제2 스페이서 피처들(210)만을 남겨두도록 제2 백본 피처들(208)이 제거된다. 남아 있는 제2 스페이서 피처들(210)은 이어서 초기에 패터닝된 포토레지스트 피처들(202)에 비해 피치 4분할된 치수를 갖는 복수의 반도체 핀을 제공하도록 반도체 층을 패터닝하는 데 사용될 수 있다. 일 예로서, 도 2b를 참조하면, 벌크 실리콘 층으로부터 형성된 실리콘 핀들과 같은, 복수의 반도체 핀(250)이 제2 스페이서 피처들(210)을 패터닝, 예컨대, 건식 또는 플라스마 에칭 패터닝을 위한 마스크로서 사용하여 형성된다. 도 2b의 예에서, 복수의 반도체 핀(250)은 전체에 걸쳐 본질적으로 동일한 피치 및 간격을 갖는다.
초기에 패터닝된 포토레지스트 피처들 사이의 간격이 피치 4분할 프로세스의 구조적 결과를 변화시키도록 수정될 수 있다는 점이 인식되어야 한다. 일 예에서, 도 3a는 본 개시내용의 일 실시예에 따른, 반도체 핀들을 제조하는 데 사용되는 병합된 핀 피치 4분할 접근법(300)의 개략도이다. 도 3b는 본 개시내용의 일 실시예에 따른, 병합된 핀 피치 4분할 접근법을 사용하여 제조된 반도체 핀들의 단면도를 예시하고 있다.
도 3a를 참조하면, 동작 (a)에서, 포토레지스트 층(PR)이 포토레지스트 피처들(302)을 형성하도록 패터닝된다. 포토레지스트 피처들(302)은, 193 액침 리소그래피와 같은, 표준 리소그래피 프로세싱 기술들을 사용하여 그러나 균일한 피치 증배된 패턴(uniform pitch multiplied pattern)을 생성하는 데 요구된 설계 규칙들을 궁극적으로 방해할 수 있는 간격(예컨대, 서브 설계 규칙 공간(sub design rule space)이라고 지칭되는 간격)으로 패터닝될 수 있다. 동작(b)에서, 제1 백본(BB1) 피처들(304)을 형성하도록, 절연 또는 유전체 하드마스크 층과 같은, 재료 층을 패터닝하기 위해 포토레지스트 피처들(302)이 사용된다. 제1 스페이서(SP1) 피처들(306)이 이어서 제1 백본 피처들(304)의 측벽들에 인접하여 형성된다. 그렇지만, 도 2a에 예시된 스킴과는 달리, 인접한 제1 스페이서 피처들(306) 중 일부가 보다 조밀한 포토레지스트 피처들(302)의 결과로서의 병합된 스페이서 피처들이다. 동작 (c)에서, 제1 스페이서 피처들(306)만을 남겨두도록 제1 백본 피처들(304)이 제거된다. 제1 백본 피처들(304)의 제거 이전에 또는 그 이후에, 도 3a에 도시된 바와 같이, 제1 스페이서 피처들(306) 중 일부가 시닝된 제1 스페이서 피처들(306')을 형성하도록 시닝될 수 있다. 동작 (d)에서, 제2 백본(BB2) 피처들(308)을 형성하도록, 절연 또는 유전체 하드마스크 층과 같은, 재료 층을 패터닝하기 위해 제1 스페이서 피처들(306) 및 시닝된 제1 스페이서 피처들(306')이 사용된다. 제2 스페이서(SP2) 피처들(310)이 이어서 제2 백본 피처들(308)의 측벽들에 인접하여 형성된다. 그렇지만, 도 3a의 중앙 BB2 피처들(308)에서와 같이, BB2 피처들(308)이 병합된 피처들인 위치들에는, 제2 스페이서들이 형성되지 않는다. 동작 (e)에서, 제2 스페이서 피처들(310)만을 남겨두도록 제2 백본 피처들(308)이 제거된다. 남아 있는 제2 스페이서 피처들(310)은 이어서 초기에 패터닝된 포토레지스트 피처들(302)에 비해 피치 4분할된 치수를 갖는 복수의 반도체 핀을 제공하도록 반도체 층을 패터닝하는 데 사용될 수 있다.
일 예로서, 도 3b를 참조하면, 벌크 실리콘 층으로부터 형성된 실리콘 핀들과 같은, 복수의 반도체 핀(350)이 제2 스페이서 피처들(310)을 패터닝, 예컨대, 건식 또는 플라스마 에칭 패터닝을 위한 마스크로서 사용하여 형성된다. 그렇지만, 도 3b의 예에서, 복수의 반도체 핀(350)은 다양한 피치 및 간격을 갖는다. 이러한 병합된 핀 스페이서 패터닝 접근법은 복수의 핀의 패턴의 특정 위치들에서의 핀의 존재를 근본적으로 제거하도록 구현될 수 있다. 그에 따라, 특정 위치들에서의 제1 스페이서 피처들(306)을 병합시키는 것은, 도 2a 및 도 2b와 관련하여 기술된 바와 같이, 전형적으로 8개의 핀을 생성하는 2개의 제1 백본 피처(304)에 기초하여 6개 또는 4개의 핀을 제조하는 것을 가능하게 해준다. 일 예에서, 보드내 핀(in board fin)들이 핀들을 균일한 피치로 생성하는 것 그리고 이어서 불필요한 핀들을 커팅하는 것에 의해 정상적으로 가능하게 될 것보다 더 조밀한 피치를 갖지만, 후자의 접근법이 본 명세서에 기술된 실시예들에 따라 여전히 구현될 수 있다.
예시적인 실시예에서, 도 3b를 참조하면, 집적 회로 구조체에서, 제1 복수의 반도체 핀(352)은 제1 방향(y, 지면으로 들어가는 방향)을 따라 가장 긴 치수를 갖는다. 제1 복수의 반도체 핀(352)의 인접한 개개의 반도체 핀들(353)이 제1 방향(y)에 직교인 제2 방향(x)에서 제1 양(S1)만큼 서로 이격되어 있다. 제2 복수의 반도체 핀(354)은 제1 방향(y)을 따라 가장 긴 치수를 갖는다. 제2 복수의 반도체 핀(354)의 인접한 개개의 반도체 핀들(355)은 제2 방향에서 제1 양(S1)만큼 서로 이격되어 있다. 제1 복수의 반도체 핀(352) 및 제2 복수의 반도체 핀(354)의 가장 가까운 반도체 핀들(제각기, 356 및 357)은 제2 방향(x)에서 제2 양(S2)만큼 서로 이격되어 있다. 일 실시예에서는, 제2 양(S2)이 제1 양(S1)보다는 더 크지만 제1 양(S1)의 두 배보다는 더 작다. 다른 실시예에서는, 제2 양(S2)이 제1 양(S1)의 두 배 초과이다.
일 실시예에서, 제1 복수의 반도체 핀(352) 및 제2 복수의 반도체 핀(354)은 실리콘을 포함한다. 일 실시예에서, 제1 복수의 반도체 핀(352) 및 제2 복수의 반도체 핀(354)은 아래에 있는(underlying) 단결정 실리콘 기판(monocrystalline silicon substrate)과 연속적이다. 일 실시예에서, 제1 복수의 반도체 핀(352) 및 제2 복수의 반도체 핀(354)의 개개의 것들은 제1 복수의 반도체 핀(352) 및 제2 복수의 반도체 핀(354)의 개개의 것들의 상단으로부터 하단으로 제2 방향(x)를 따라 바깥쪽으로 테이퍼링하는(outwardly tapering) 측벽들을 갖는다. 일 실시예에서, 제1 복수의 반도체 핀(352)은 정확히 5개의 반도체 핀을 갖고, 제2 복수의 반도체 핀(354)은 정확히 5개의 반도체 핀을 갖는다.
다른 예시적인 실시예에서, 도 3a 및 도 3b를 참조하면, 집적 회로 구조체를 제조하는 방법은 제1 1차 백본 구조체(primary backbone structure)(304)(왼쪽 BB1) 및 제2 1차 백본 구조체(304)(오른쪽 BB1)를 형성하는 단계를 포함한다. 1차 스페이서 구조체들(306)이 제1 1차 백본 구조체(304)(왼쪽 BB1) 및 제2 1차 백본 구조체(304)(오른쪽 BB1)의 측벽들에 인접하여 형성된다. 제1 1차 백본 구조체(304)(왼쪽 BB1)와 제2 1차 백본 구조체(304)(오른쪽 BB1) 사이의 1차 스페이서 구조체(primary spacer structure)들(306)이 병합된다. 제1 1차 백본 구조체(왼쪽 BB1) 및 제2 1차 백본 구조체(오른쪽 BB1)가 제거되고, 제1, 제2, 제3 및 제4 2차 백본 구조체(secondary backbone structure)들(308)이 제공된다. 제2 및 제3 2차 백본 구조체들(예컨대, 2차 백본 구조체들(308)의 중앙 쌍)이 병합된다. 2차 스페이서 구조체들(310)이 제1, 제2, 제3 및 제4 2차 백본 구조체들(308)의 측벽들에 인접하여 형성된다. 제1, 제2, 제3 및 제4 2차 백본 구조체들(308)이 이어서 제거된다. 반도체 재료가 이어서 반도체 재료 내에 반도체 핀들(350)을 형성하도록 2차 스페이서 구조체들(310)을 이용해 패터닝된다.
일 실시예에서, 제1 1차 백본 구조체(304)(왼쪽 BB1) 및 제2 1차 백본 구조체(304)(오른쪽 BB1)는 제1 1차 백본 구조체와 제2 1차 백본 구조체 사이에 서브-설계 규칙 간격(sub-design rule spacing)을 갖도록 패터닝된다. 일 실시예에서, 반도체 재료는 실리콘을 포함한다. 일 실시예에서, 반도체 핀들(350)의 개개의 것들은 반도체 핀들(350)의 개개의 것들의 상단으로부터 하단으로 제2 방향(x)을 따라 바깥쪽으로 테이퍼링하는 측벽들을 갖는다. 일 실시예에서, 반도체 핀들(350)은 아래에 있는 단결정 실리콘 기판과 연속적이다. 일 실시예에서, 반도체 재료를 2차 스페이서 구조체들(310)을 이용해 패터닝하는 단계는 제1 방향(y)을 따라 가장 긴 치수를 갖는 제1 복수의 반도체 핀(352)을 형성하는 단계를 포함하며, 여기서 제1 복수의 반도체 핀(352)의 인접한 개개의 반도체 핀들은 제1 방향(y)에 직교인 제2 방향(x)에서 제1 양(S1)만큼 서로 이격되어 있다. 제1 방향(y)을 따라 가장 긴 치수를 갖는 제2 복수의 반도체 핀(354)이 형성되고, 여기서 제2 복수의 반도체 핀(354)의 인접한 개개의 반도체 핀들은 제2 방향(x)에서 제1 양(S1)만큼 서로 이격되어 있다. 제1 복수의 반도체 핀(352) 및 제2 복수의 반도체 핀(354)의 가장 가까운 반도체 핀들(제각기, 356 및 357)은 제2 방향(x)에서 제2 양(S2)만큼 서로 이격되어 있다. 일 실시예에서는, 제2 양(S2)이 제1 양(S1)보다 더 크다. 하나의 이러한 실시예에서는, 제2 양(S2)이 제1 양(S1)의 두 배보다 더 작다. 다른 이러한 실시예에서는, 제2 양(S2)이 제1 양(S1)보다 두 배 초과 세 배 미만 더 크다. 일 실시예에서, 도 3b에 도시된 바와 같이, 제1 복수의 반도체 핀(352)은 정확히 5개의 반도체 핀을 갖고, 제2 복수의 반도체 핀(254)은 정확히 5개의 반도체 핀을 갖는다.
다른 양태에서, 병합된 핀 접근법에 대한 대안으로서 핀 제거가 수행되는 핀 트림 프로세스에서, 핀들이 하드마스크 패터닝 동안 또는 핀을 물리적으로 제거하는 것에 의해 트리밍(제거)될 수 있다는 점이 인식되어야 한다. 후자의 접근법의 일 예로서, 도 4a 내지 도 4c는 본 개시내용의 일 실시예에 따른, 복수의 반도체 핀을 제조하는 방법에서의 다양한 동작들을 나타내는 단면도들을 예시하고 있다.
도 4a를 참조하면, 패터닝된 하드마스크 층(402)이, 벌크 단결정질 실리콘 층(bulk single crystalline silicon layer)과 같은, 반도체 층(404) 위에 형성된다. 도 4b를 참조하면, 핀들(406)이 이어서, 예컨대, 건식 또는 플라스마 에칭 프로세스에 의해 반도체 층(404) 내에 형성된다. 도 4c를 참조하면, 선택된 핀들(406)이, 예컨대, 마스킹 및 에칭 프로세스를 사용하여 제거된다. 도시된 예에서, 도 4c에 도시된 바와 같이, 핀들(406) 중 하나가 제거되고, 잔류 핀 스터브(remnant fin stub)(408)를 남길 수 있다. 이러한 "핀 트림 라스트(fin trim last)" 접근법에서, 하드마스크(402)가 개개의 피처들의 제거 또는 수정 없이 그레이팅 구조체를 제공하도록 전체적으로 패터닝된다. 핀들이 제조된 이후가 되어서야 핀 집단(fin population)이 수정된다.
다른 양태에서, STI(shallow trench isolation) 구조체라고 지칭될 수 있는, 다층 트렌치 격리 영역이 반도체 핀들 사이에 구현될 수 있다. 일 실시예에서, 실리콘 핀들의 서브-핀 영역들을 정의하기 위해 벌크 실리콘 기판 내에 형성된 실리콘 핀들 사이에 다층 STI 구조체가 형성된다.
핀들 또는 트라이게이트 기반 트랜지스터들에 대해 벌크 실리콘을 사용하는 것이 바람직할 수 있다. 그렇지만, 디바이스의 활성 실리콘 핀 부분 아래의 영역들(서브-핀)(예컨대, 게이트 제어 영역, 또는 HSi)이 감소된 게이트 제어 하에 있거나 게이트 제어 하에 있지 않을 우려가 있다. 이에 따라, 소스 또는 드레인 영역들이 HSi 지점에 또는 그 아래에 있는 경우, 서브-핀 영역을 통한 누설 경로들이 존재할 수 있다. 적절한 디바이스 동작을 위해 서브-핀 영역 내의 누설 경로들이 제어되어야만 할지도 모른다.
이상의 이슈들을 해결하는 하나의 접근법은, 서브-핀 영역이 고농도로 도핑되는(heavily doped)(예컨대, 2E18/cm3보다 훨씬 더 큼) - 이는 서브-핀 누설을 차단(shut off)시키지만 핀에서의 상당한 도핑을 역시 초래함 -, 웰 주입(well implant) 동작들의 사용을 수반하였다. 할로 주입(halo implant)들의 부가는 엔드 오브 라인(end of line) 핀들이 고 레벨로 도핑되도록(예컨대, 대략 1E18/cm3보다 더 큼) 핀 도핑을 추가로 증가시킨다.
다른 접근법은 핀들의 HSi 부분들에 동일한 레벨의 도핑을 꼭 전달하지는 않고 서브-핀 도핑을 통해 제공되는 도핑을 수반한다. 프로세스들은 벌크 실리콘 웨이퍼들 상에 제조된 트라이게이트 또는 FinFET 트랜지스터들의 서브-핀 영역들을, 예컨대, 트라이게이트 도핑된 유리 서브-핀 외부 확산(tri-gate doped glass sub-fin out-diffusion)을 통해, 선택적으로 도핑하는 단계를 수반할 수 있다. 예를 들어, 트라이게이트 또는 FinFET 트랜지스터들의 서브-핀 영역을 선택적으로 도핑하는 것은 핀 도핑을 낮게 유지하면서 동시에 서브-핀 누설을 완화시킬 수 있다. 핀 측벽들로부터 리세싱된 후에 트랜지스터 프로세스 흐름에 고체 상태 도핑 소스들(예컨대, p-형 및 n-형 도핑된 산화물들, 질화물들, 또는 탄화물들)를 포함시키는 것은 핀 보디를 상대적으로 도핑되지 않은 채로 유지하면서 서브-핀 영역 내로 웰 도핑을 전달한다.
따라서, 프로세스 스킴들은 핀 에칭 이후에 핀들 상에 퇴적된 고체 소스 도핑 층(예컨대, 붕소 도핑된 산화물)의 사용을 포함할 수 있다. 나중에, 트렌치 충전 및 폴리싱 이후에, 디바이스의 핀 높이(HSi)를 정의하기 위해 도핑 층이 트렌치 충전 재료(trench fill material)와 함께 리세싱된다. 이 동작은 HSi 위의 핀 측벽들로부터 도핑 층을 제거한다. 따라서, 도핑 층은 서브-핀 영역에서 핀 측벽들을 따라서만 존재하며, 이는 도핑 배치(doping placement)의 정확한 제어를 보장한다. 드라이브-인 어닐링(drive-in anneal) 이후에, 하이 도핑(high doping)이 서브-핀 영역으로 제한되어, (트랜지스터의 채널 영역을 형성하는) HSi 위의 핀의 인접 영역에서 로우 도핑(low doping)으로 신속하게 전이한다. 일반적으로, 보로실리케이트 유리(BSG)는 NMOS 핀 도핑을 위해 구현되는 반면, 포스포실리케이트 유리(PSG) 또는 비소-실리케이트 유리(AsSG) 층은 PMOS 핀 도핑을 위해 구현된다. 일 예에서, 이러한 P-형 고체 상태 도펀트 소스 층은 대략 0.1 내지 10 중량% 범위의 붕소 농도를 갖는 BSG 층이다. 다른 예에서, 이러한 N-형 고체 상태 도펀트 소스 층은 대략 0.1 내지 10 중량% 범위의 인 농도 또는 비소 농도를, 제각기, 갖는 PSG 층 또는 AsSG 층이다. 실리콘 질화물 캡핑 층이 도핑 층 상에 포함될 수 있고, 실리콘 이산화물 또는 실리콘 산화물 충전 재료가 이어서 실리콘 질화물 캡핑 층 상에 포함될 수 있다.
본 개시내용의 다른 실시예에 따르면, 도핑되지 않은(undoped) 또는 저농도로 도핑된(lightly doped) 실리콘 산화물 또는 실리콘 이산화물 막이 핀에 바로 인접하여 형성되고, 실리콘 질화물 층이 도핑되지 않은 또는 저농도로 도핑된 실리콘 산화물 또는 실리콘 이산화물 막 상에 형성되며, 실리콘 이산화물 또는 실리콘 산화물 충전 재료가 실리콘 질화물 캡핑 층 상에 포함되는, 비교적 더 얇은 핀들(예컨대, 대략 20 나노미터 미만의 폭을 갖는 핀들)에 대해 서브-핀 누설이 충분히 낮다. 이러한 구조체에 대해 서브-핀 영역들의, 할로 도핑과 같은, 도핑이 또한 구현될 수 있다는 점이 인식되어야 한다.
도 5a는 본 개시내용의 일 실시예에 따른, 3층 트렌치 격리 구조체에 의해 분리된 한 쌍의 반도체 핀의 단면도를 예시하고 있다.
도 5a를 참조하면, 집적 회로 구조체는, 실리콘 핀과 같은, 핀(502)을 포함한다. 핀(502)은 하부 핀 부분(서브-핀)(502A) 및 상부 핀 부분(502B)(HSi)을 갖는다. 제1 절연 층(504)은 핀(502)의 하부 핀 부분(502A)의 측벽들 바로 위에 있다. 제2 절연 층(506)은 핀(502)의 하부 핀 부분(502A)의 측벽들 바로 위의 제1 절연 층(504) 바로 위에 있다. 유전체 충전 재료(508)는 핀(502)의 하부 핀 부분(502A)의 측벽들 바로 위의 제1 절연 층(504) 바로 위의 제2 절연 층(506)에 측방으로 바로 인접해 있다.
일 실시예에서, 제1 절연 층(504)은, 예컨대, 실리콘 산화물 또는 실리콘 이산화물 절연 층과 같은, 실리콘 및 산소를 포함하는 비-도핑된(non-doped) 절연 층이다. 일 실시예에서, 제1 절연 층(504)은 실리콘 및 산소를 포함하고 1E15 atoms/cm3보다 더 큰 원자 농도를 갖는 다른 원자 종(atomic species)을 갖지 않는다. 일 실시예에서, 제1 절연 층(504)은 0.5 내지 2 나노미터 범위의 두께를 갖는다.
일 실시예에서, 제2 절연 층(506)은, 화학량론 Si3N4 실리콘 질화물 절연 층, 실리콘-풍부(silicon-rich) 실리콘 질화물 절연 층, 또는 실리콘-부족(silicon-poor) 실리콘 질화물 절연 층과 같은, 실리콘 및 질소를 포함한다. 일 실시예에서, 제2 절연 층(506)은 2 내지 5 나노미터 범위의 두께를 갖는다.
일 실시예에서, 유전체 충전 재료(508)는, 실리콘 산화물 및 실리콘 이산화물 절연 층과 같은, 실리콘 및 산소를 포함한다. 일 실시예에서, 게이트 전극이 궁극적으로 핀(502)의 상부 핀 부분(502B)의 상단 위쪽에 그리고 핀(502)의 상부 핀 부분(502B)의 측벽들에 측방으로 인접하게 형성된다.
프로세싱 동안, 반도체 핀들의 상부 핀 부분들이 침식되거나 소비될 수 있다는 점이 인식되어야 한다. 또한, 핀들 사이의 트렌치 격리 구조체들이 또한 비-평면 토포그래피를 갖도록 침식될 수 있거나 제조 시에 비-평면 토포그래피로 형성될 수 있다. 일 예로서, 도 5b는 본 개시내용의 다른 실시예에 따른, 다른 3층 트렌치 격리 구조체에 의해 분리된 다른 쌍의 반도체 핀의 단면도를 예시하고 있다.
도 5b를 참조하면, 집적 회로 구조체는, 실리콘 핀과 같은, 제1 핀(552)을 포함한다. 제1 핀(552)은 하부 핀 부분(552A) 및 상부 핀 부분(552B) 그리고 하부 핀 부분(552A)과 상부 핀 부분(552B) 사이의 영역에 있는 숄더 피처(shoulder feature)(554)를 갖는다. 제2 실리콘 핀과 같은, 제2 핀(562)은 하부 핀 부분(562A) 및 상부 핀 부분(562B) 그리고 하부 핀 부분(562A)과 상부 핀 부분(562B) 사이의 영역에 있는 숄더 피처(564)를 갖는다. 제1 절연 층(574)은 제1 핀(552)의 하부 핀 부분(552A)의 측벽들 바로 위에 그리고 제2 핀(562)의 하부 핀 부분(562A)의 측벽들 바로 위에 있다. 제1 절연 층(574)은 제1 핀(552)의 숄더 피처(554)와 실질적으로 동일 평면(co-planar)인 제1 단부 부분(574A)을 갖고, 제1 절연 층(574)은 제2 핀(562)의 숄더 피처(564)와 실질적으로 동일 평면인 제2 단부 부분(574B)을 추가로 갖는다. 제2 절연 층(576)은 제1 핀(552)의 하부 핀 부분(552A)의 측벽들 바로 위의 그리고 제2 핀(562)의 하부 핀 부분(562A)의 측벽들 바로 위의 제1 절연 층(574) 바로 위에 있다.
유전체 충전 재료(578)는 제1 핀(552)의 하부 핀 부분(552A)의 측벽들 바로 위의 그리고 제2 핀(562)의 하부 핀 부분(562A)의 측벽들 바로 위의 제1 절연 층(574) 바로 위에 있는 제2 절연 층(576)에 측방으로 바로 인접해 있다. 일 실시예에서, 도 5b에 도시된 바와 같이, 유전체 충전 재료(578)는 상부 표면(578A)을 가지며, 여기서 유전체 충전 재료(578)의 상부 표면(578A)의 한 부분은 제1 핀(552)의 숄더 피처들(554) 중 적어도 하나 아래에 그리고 제2 핀(562)의 숄더 피처들(564) 중 적어도 하나 아래에 있다.
일 실시예에서, 제1 절연 층(574)은, 예컨대, 실리콘 산화물 또는 실리콘 이산화물 절연 층과 같은, 실리콘 및 산소를 포함하는 비-도핑된 절연 층이다. 일 실시예에서, 제1 절연 층(574)은 실리콘 및 산소를 포함하고 1E15 atoms/cm3보다 더 큰 원자 농도를 갖는 다른 원자 종을 갖지 않는다. 일 실시예에서, 제1 절연 층(574)은 0.5 내지 2 나노미터 범위의 두께를 갖는다.
일 실시예에서, 제2 절연 층(576)은, 화학량론 Si3N4 실리콘 질화물 절연 층, 실리콘-풍부 실리콘 질화물 절연 층, 또는 실리콘-부족 실리콘 질화물 절연 층과 같은, 실리콘 및 질소를 포함한다. 일 실시예에서, 제2 절연 층(576)은 2 내지 5 나노미터 범위의 두께를 갖는다.
일 실시예에서, 유전체 충전 재료(578)는, 실리콘 산화물 및 실리콘 이산화물 절연 층과 같은, 실리콘 및 산소를 포함한다. 일 실시예에서, 게이트 전극은 궁극적으로 제1 핀(552)의 상부 핀 부분(552B)의 상단 위쪽에 그리고 제1 핀(552)의 상부 핀 부분(552B)의 측벽들에 측방으로 인접하게, 그리고 제2 핀(562)의 상부 핀 부분(562B)의 상단 위쪽에 그리고 제2 핀(562)의 상부 핀 부분(562B)의 측벽들에 측방으로 인접하게 형성된다. 게이트 전극이 제1 핀(552)과 제2 핀(562) 사이에서 유전체 충전 재료(578) 위쪽에 추가로 있다.
도 6a 내지 도 6d는 본 개시내용의 일 실시예에 따른, 3층 트렌치 격리 구조체의 제조에서의 다양한 동작들의 단면도를 예시하고 있다.
도 6a를 참조하면, 집적 회로 구조체를 제조하는 방법은, 실리콘 핀과 같은, 핀(602)을 형성하는 단계를 포함한다. 도 6b에 도시된 바와 같이, 제1 절연 층(604)은 핀(602) 바로 위에 그리고 핀(602)과 컨포멀(conformal)하게 형성된다. 일 실시예에서, 제1 절연 층(604)은 실리콘 및 산소를 포함하고 1E15 atoms/cm3보다 더 큰 원자 농도를 갖는 다른 원자 종을 갖지 않는다.
도 6c를 참조하면, 제2 절연 층(606)은 제1 절연 층(604) 바로 위에 그리고 제1 절연 층(604)과 컨포멀하게 형성된다. 일 실시예에서, 제2 절연 층(606)은 실리콘 및 질소를 포함한다. 도 6d에 도시된 바와 같이, 유전체 충전 재료(608)는 제2 절연 층(606) 바로 위에 형성된다.
일 실시예에서, 이 방법은 (예컨대, 도 5a 및 도 5b의 상부 핀 부분들(502B, 552B 또는 562B)과 같은) 노출된 상부 핀 부분(602A)을 갖는 핀(602)을 제공하도록 유전체 충전 재료(608), 제1 절연 층(604) 및 제2 절연 층(606)을 리세싱하는 단계를 추가로 포함한다. 결과적인 구조체는 도 5a 또는 도 5b와 관련하여 기술된 바와 같을 수 있다. 일 실시예에서, 유전체 충전 재료(608), 제1 절연 층(604) 및 제2 절연 층(606)을 리세싱하는 단계는 습식 에칭 프로세스를 사용하는 단계를 수반한다. 다른 실시예에서, 유전체 충전 재료(608), 제1 절연 층(604) 및 제2 절연 층(606)을 리세싱하는 단계는 플라스마 에칭 또는 건식 에칭 프로세스를 사용하는 단계를 수반한다.
일 실시예에서, 제1 절연 층(604)은 화학적 기상 퇴적(chemical vapor deposition) 프로세스를 사용하여 형성된다. 일 실시예에서, 제2 절연 층(606)은 화학적 기상 퇴적 프로세스를 사용하여 형성된다. 일 실시예에서, 유전체 충전 재료(608)는 스핀-온(spin-on) 프로세스를 사용하여 형성된다. 하나의 이러한 실시예에서, 유전체 충전 재료(608)는 스핀-온 재료이고, 실리콘 및 산소를 포함하는 경화된 재료를 제공하도록, 예컨대, 리세스 에칭 프로세스 이전에 또는 그 이후에 증기 처리(steam treatment)에 노출된다. 일 실시예에서, 게이트 전극은 궁극적으로 핀(602)의 상부 핀 부분의 상단 위쪽에 그리고 핀(602)의 상부 핀 부분의 측벽들에 측방으로 인접하게 형성된다.
다른 양태에서, 게이트 측벽 스페이서 재료가 후속 프로세싱 동작들 동안 특정 트렌치 격리 영역들의 침식에 대한 보호물로서 그 트렌치 격리 영역들 위쪽에 유지될 수 있다. 예를 들어, 도 7a 내지 도 7e는 본 개시내용의 일 실시예에 따른, 집적 회로 구조체를 제조하는 방법에서의 다양한 동작들의 각진 3차원 단면도들을 예시하고 있다.
도 7a를 참조하면, 집적 회로 구조체를 제조하는 방법은, 실리콘 핀과 같은, 핀(702)을 형성하는 단계를 포함한다. 핀(702)은 하부 핀 부분(702A) 및 상부 핀 부분(702B)을 갖는다. 절연 구조체(704)는 핀(702)의 하부 핀 부분(702A)의 측벽들에 바로 인접하여 형성된다. 게이트 구조체(706)는 상부 핀 부분(702B) 위쪽에 그리고 절연 구조체(704) 위쪽에 형성된다. 일 실시예에서, 게이트 구조체는 희생 게이트 유전체 층(706A), 희생 게이트(706B), 및 하드마스크(706C)를 포함하는 플레이스홀더(placeholder) 또는 더미(dummy) 게이트 구조체이다. 유전체 재료(708)는 핀(702)의 상부 핀 부분(702B)과 컨포멀하게, 게이트 구조체(706)와 컨포멀하게, 그리고 절연 구조체(704)와 컨포멀하게 형성된다.
도 7b를 참조하면, 하드마스크 재료(710)가 유전체 재료(708) 위쪽에 형성된다. 일 실시예에서, 하드마스크 재료(710)는 스핀-온 프로세스를 사용하여 형성된 탄소계(carbon-based) 하드마스크 재료이다.
도 7c를 참조하면, 하드마스크 재료(710)가 리세싱된 하드마스크 재료(712)를 형성하도록 그리고 핀(702)의 상부 핀 부분(702B)과 컨포멀한 그리고 게이트 구조체(706)와 컨포멀한 유전체 재료(708)의 한 부분을 노출시키도록 리세싱된다. 리세싱된 하드마스크 재료(712)는 절연 구조체(704)와 컨포멀한 유전체 재료(708)의 한 부분을 커버한다. 일 실시예에서, 하드마스크 재료(710)는 습식 에칭 프로세스를 사용하여 리세싱된다. 다른 실시예에서, 하드마스크 재료(710)는 애싱(ash), 건식 에칭 또는 플라스마 에칭 프로세스를 사용하여 리세싱된다.
도 7d를 참조하면, 유전체 재료(708)가 패터닝된 유전체 재료(714)를 게이트 구조체(706)의 측벽들을 따라 (유전체 스페이서들(714A)로서), 핀(702)의 상부 핀 부분(702B)의 측벽들의 부분들을 따라, 그리고 절연 구조체(704) 위쪽에 형성하도록 이방성으로 에칭된다.
도 7e를 참조하면, 리세싱된 하드마스크 재료(712)가 도 7d의 구조체로부터 제거된다. 일 실시예에서, 게이트 구조체(706)는 더미 게이트 구조체이고, 후속 프로세싱은 게이트 구조체(706)를 영구 게이트 유전체 및 게이트 전극 스택으로 대체하는 것을 포함한다. 일 실시예에서, 추가 프로세싱은, 이하에서 보다 상세히 기술되는 바와 같이, 게이트 구조체(706)의 대향 측면들 상에 임베디드 소스 또는 드레인 구조체들을 형성하는 것을 포함한다.
도 7e를 또다시 참조하면, 일 실시예에서, 집적 회로 구조체(700)는, 제1 실리콘 핀과 같은, 제1 핀(왼쪽 702)을 포함하고, 제1 핀은 하부 핀 부분(702A) 및 상부 핀 부분(702B)을 갖는다. 집적 회로 구조체는, 제2 실리콘 핀과 같은, 제2 핀(우측 702)을 추가로 포함하고, 제2 핀은 하부 핀 부분(702A) 및 상부 핀 부분(702B)을 갖는다. 절연 구조체(704)는 제1 핀의 하부 핀 부분(702A)의 측벽들에 바로 인접해 있고 제2 핀의 하부 핀 부분(702A)의 측벽들에 바로 인접해 있다. 게이트 전극(706)은 제1 핀(왼쪽 702)의 상부 핀 부분(702B) 위쪽에, 제2 핀(오른쪽 702)의 상부 핀 부분(702B) 위쪽에, 그리고 절연 구조체(704)의 제1 부분 위쪽에 있다. 제1 유전체 스페이서(714B)는 제1 핀(왼쪽 702)의 상부 핀 부분(702B)의 측벽을 따라 있고, 제2 유전체 스페이서(714C)는 제2 핀(오른쪽 702)의 상부 핀 부분(702B)의 측벽을 따라 있다. 제2 유전체 스페이서(714C)는 제1 핀(왼쪽 702)과 제2 핀(오른쪽 702) 사이의 절연 구조체(704)의 제2 부분(704B) 위쪽에서 제1 유전체 스페이서(714B)와 연속적이다.
일 실시예에서, 제1 및 제2 유전체 스페이서들(714B 및 714C)은, 화학량론 Si3N4 실리콘 질화물 재료, 실리콘-풍부 실리콘 질화물 재료, 또는 실리콘-부족 실리콘 질화물 재료와 같은, 실리콘 및 질소를 포함한다.
일 실시예에서, 도 9b와 관련하여 이하에서 기술되는 바와 같이, 집적 회로 구조체(700)는 게이트 전극(706)의 대향 측면들 상에 임베디드 소스 또는 드레인 구조체들을 추가로 포함하며, 임베디드 소스 또는 드레인 구조체들은 제1 및 제2 핀들(702)의 상부 핀 부분들(702B)의 측벽들을 따라 있는 제1 및 제2 유전체 스페이서들(714B 및 714C)의 상단 표면 아래에 하단 표면을 갖고, 소스 또는 드레인 구조체들은 제1 및 제2 핀들(702)의 상부 핀 부분들(702B)의 측벽들을 따라 있는 제1 및 제2 유전체 스페이서들(714B 및 714C)의 상단 표면 위에 상단 표면을 갖는다. 일 실시예에서, 도 9b와 관련하여 이하에서 또한 기술되는 바와 같이, 절연 구조체(704)는 제1 절연 층, 제1 절연 층 바로 위의 제2 절연 층, 및 제2 절연 층 측방으로 바로 위의 유전체 충전 재료를 포함한다.
도 8a 내지 도 8f는 본 개시내용의 일 실시예에 따른, 집적 회로 구조체를 제조하는 방법에서의 다양한 동작들에 대한 도 7e의 a-a' 축을 따라 절취된 약간 투영된 단면도들을 예시하고 있다.
도 8a를 참조하면, 집적 회로 구조체를 제조하는 방법은, 실리콘 핀과 같은, 핀(702)을 형성하는 단계를 포함한다. 핀(702)은 하부 핀 부분(도 8a에서 보이지 않음) 및 상부 핀 부분(702B)을 갖는다. 절연 구조체(704)가 핀(702)의 하부 핀 부분(702A)의 측벽들에 바로 인접하여 형성된다. 한 쌍의 게이트 구조체(706)가 상부 핀 부분(702B) 위쪽에 그리고 절연 구조체(704) 위쪽에 형성된다. 도 8a 내지 도 8f에 도시된 관점이, 상부 핀 부분이 지면으로 약간 들어가 있도록, 절연 구조체 및 게이트 구조체들(706)의 부분들을 상부 핀 부분(702B)의 전방에(지면으로부터 나오게) 보이기 위해 약간 투영되어 있다는 점이 인식되어야 한다. 일 실시예에서, 게이트 구조체들(706)은 희생 게이트 유전체 층(706A), 희생 게이트(706B), 및 하드마스크(706C)를 포함하는 플레이스홀더 또는 더미 게이트 구조체들이다.
도 7a와 관련하여 기술된 프로세스 동작에 대응하는 도 8b를 참조하면, 유전체 재료(708)가 핀(702)의 상부 핀 부분(702B)과 컨포멀하게, 게이트 구조체들(706)과 컨포멀하게, 그리고 절연 구조체(704)의 노출된 부분들과 컨포멀하게 형성된다.
도 7b와 관련하여 기술된 프로세스 동작에 대응하는 도 8c를 참조하면, 하드마스크 재료(710)가 유전체 재료(708) 위쪽에 형성된다. 일 실시예에서, 하드마스크 재료(710)는 스핀-온 프로세스를 사용하여 형성된 탄소계 하드마스크 재료이다.
도 7c와 관련하여 기술된 프로세스 동작에 대응하는 도 8d를 참조하면, 하드마스크 재료(710)가 리세싱된 하드마스크 재료(712)를 형성하도록 그리고 핀(702)의 상부 핀 부분(702B)과 컨포멀한 그리고 게이트 구조체들(706)과 컨포멀한 유전체 재료(708)의 한 부분을 노출시키도록 리세싱된다. 리세싱된 하드마스크 재료(712)가 절연 구조체(704)와 컨포멀한 유전체 재료(708)의 한 부분을 커버한다. 일 실시예에서, 하드마스크 재료(710)가 습식 에칭 프로세스를 사용하여 리세싱된다. 다른 실시예에서, 하드마스크 재료(710)가 애싱, 건식 에칭 또는 플라스마 에칭 프로세스를 사용하여 리세싱된다.
도 7d와 관련하여 기술된 프로세스 동작에 대응하는 도 8e를 참조하면, 유전체 재료(708)가 패터닝된 유전체 재료(714)를 게이트 구조체(706)의 측벽들을 따라 (부분들(714A)로서), 핀(702)의 상부 핀 부분(702B)의 측벽들의 부분들을 따라, 그리고 절연 구조체(704) 위쪽에 형성하도록 이방성으로 에칭된다.
도 7e와 관련하여 기술된 프로세스 동작에 대응하는 도 8f를 참조하면, 리세싱된 하드마스크 재료(712)가 도 8e의 구조체로부터 제거된다. 일 실시예에서, 게이트 구조체들(706)은 더미 게이트 구조체들이고, 후속 프로세싱은 게이트 구조체들(706)을 영구 게이트 유전체 및 게이트 전극 스택들로 대체하는 것을 포함한다. 일 실시예에서, 추가 프로세싱은, 이하에서 보다 상세히 기술되는 바와 같이, 게이트 구조체(706)의 대향 측면들 상에 임베디드 소스 또는 드레인 구조체들을 형성하는 것을 포함한다.
도 8f를 또다시 참조하면, 일 실시예에서, 집적 회로 구조체(700)는, 실리콘 핀과 같은, 핀(702)을 포함하고, 핀(702)은 하부 핀 부분(도 8f에서 보이지 않음) 및 상부 핀 부분(702B)을 갖는다. 절연 구조체(704)는 핀(702)의 하부 핀 부분의 측벽들에 바로 인접해 있다. 제1 게이트 전극(왼쪽 706)은 상부 핀 부분(702B) 위쪽에 그리고 절연 구조체(704)의 제1 부분(704A) 위쪽에 있다. 제2 게이트 전극(우측 706)은 상부 핀 부분(702B) 위쪽에 그리고 절연 구조체(704)의 제2 부분(704A') 위쪽에 있다. 제1 유전체 스페이서(왼쪽 706의 오른쪽 714A)는 제1 게이트 전극(왼쪽 706)의 측벽을 따라 있고, 제2 유전체 스페이서(오른쪽 706의 왼쪽 714A)는 제2 게이트 전극(오른쪽 706)의 측벽을 따라 있으며, 제2 유전체 스페이서는 제1 게이트 전극(왼쪽 706)과 제2 게이트 전극(오른쪽 706) 사이의 절연 구조체(704)의 제3 부분(704A") 위쪽에서 제1 유전체 스페이서와 연속적이다.
도 9a는 본 개시내용의 일 실시예에 따른, 영구 게이트 스택들 및 에피택셜 소스 또는 드레인 영역들을 포함하는 집적 회로 구조체에 대한 도 7e의 a-a' 축을 따라 절취된 약간 투영된 단면도를 예시하고 있다. 도 9b는 본 개시내용의 일 실시예에 따른, 에피택셜 소스 또는 드레인 영역들 및 다층 트렌치 격리 구조체를 포함하는 집적 회로 구조체에 대한 도 7e의 b-b' 축을 따라 절취된 단면도를 예시하고 있다.
도 9a 및 도 9b를 참조하면, 일 실시예에서, 집적 회로 구조체는 게이트 전극들(706)의 대향 측면들 상에 임베디드 소스 또는 드레인 구조체들(910)을 포함한다. 임베디드 소스 또는 드레인 구조체들(910)은 제1 및 제2 핀들(702)의 상부 핀 부분들(702B)의 측벽들을 따라 있는 제1 및 제2 유전체 스페이서들(714B 및 714C)의 상단 표면(990)보다 아래에 하단 표면(910A)을 갖는다. 임베디드 소스 또는 드레인 구조체들(910)은 제1 및 제2 핀들(702)의 상부 핀 부분들(702B)의 측벽들을 따라 있는 제1 및 제2 유전체 스페이서들(714B 및 714C)의 상단 표면보다 위에 상단 표면(910B)을 갖는다.
일 실시예에서, 게이트 스택들(706)은 영구 게이트 스택들(920)이다. 하나의 이러한 실시예에서, 도 9a에 도시된 바와 같이, 영구 게이트 스택들(920)은 게이트 유전체 층(922), 일함수 게이트 층과 같은 제1 게이트 층(924), 및 게이트 충전 재료(926)를 포함한다. 영구 게이트 구조체들(920)이 절연 구조체(704) 위쪽에 있는 일 실시예에서, 영구 게이트 구조체들(920)은 희생 다결정 실리콘 게이트 전극들을 수반하는 대체 게이트 프로세스의 잔류물들일 수 있는 잔여 다결정 실리콘 부분들(930) 상에 형성된다.
일 실시예에서, 절연 구조체(704)는 제1 절연 층(902), 제1 절연 층(902) 바로 위의 제2 절연 층(904), 및 제2 절연 층(904) 측방으로 바로 위의 유전체 충전 재료(906)를 포함한다. 일 실시예에서, 제1 절연 층(902)은 실리콘 및 산소를 포함하는 비-도핑된 절연 층이다. 일 실시예에서, 제2 절연 층(904)은 실리콘 및 질소를 포함한다. 일 실시예에서, 유전체 충전 재료(906)는 실리콘 및 산소를 포함한다.
다른 양태에서, 에피택셜 임베디드 소스 또는 드레인 영역들은 반도체 핀들에 대한 소스 또는 드레인 구조체들로서 구현된다. 일 예로서, 도 10은 본 개시내용의 일 실시예에 따른, 소스 또는 드레인 위치에서 절취된 집적 회로 구조체의 단면도를 예시하고 있다.
도 10을 참조하면, 집적 회로 구조체(1000)는, P-형 금속 산화물 반도체(PMOS) 디바이스와 같은, P-형 디바이스를 포함한다. 집적 회로 구조체(1000)는 또한, N-형 금속 산화물 반도체(NMOS) 디바이스와 같은, N-형 디바이스를 포함한다.
도 10의 PMOS 디바이스는, 벌크 실리콘 기판(1001)으로부터 형성된 실리콘 핀들과 같은, 제1 복수의 반도체 핀(1002)을 포함한다. 소스 또는 드레인 위치에서, 핀들(1002)의 상부 부분들이 제거되었고, 동일하거나 상이한 반도체 재료가 소스 또는 드레인 구조체들(1004)을 형성하도록 성장된다. 소스 또는 드레인 구조체들(1004)이 절취된 단면도에서 게이트 전극의 양측에서 동일하게 보일 것임이, 예컨대, 그들이 소스 측에서 드레인 측에서와 본질적으로 동일하게 보일 것임이 인식되어야 한다. 일 실시예에서, 도시된 바와 같이, 소스 또는 드레인 구조체들(1004)은 절연 구조체(1006)의 상부 표면 아래의 부분 및 상부 표면 위의 부분을 갖는다. 일 실시예에서, 도시된 바와 같이, 소스 또는 드레인 구조체들(1004)이 강하게 패시팅된다(strongly faceted). 일 실시예에서, 도전성 콘택트(1008)가 소스 또는 드레인 구조체들(1004) 위쪽에 형성된다. 그렇지만, 하나의 이러한 실시예에서, 강한 패시팅(strong faceting), 및 소스 또는 드레인 구조체들(1004)의 상대적으로 넓은 성장은 도전성 콘택트(1008)에 의한 양호한 커버리지를 적어도 얼마간 저지한다.
도 10의 NMOS 디바이스는, 벌크 실리콘 기판(1001)으로부터 형성된 실리콘 핀들과 같은, 제2 복수의 반도체 핀(1052)을 포함한다. 소스 또는 드레인 위치에서, 핀들(1052)의 상부 부분들이 제거되었고, 동일하거나 상이한 반도체 재료가 소스 또는 드레인 구조체들(1054)을 형성하도록 성장된다. 소스 또는 드레인 구조체들(1054)이 절취된 단면도에서 게이트 전극의 양측에서 동일하게 보일 것임이, 예컨대, 그들이 소스 측에서 드레인 측에서와 본질적으로 동일하게 보일 것임이 인식되어야 한다. 일 실시예에서, 도시된 바와 같이, 소스 또는 드레인 구조체들(1054)은 절연 구조체(1006)의 상부 표면 아래의 부분 및 상부 표면 위의 부분을 갖는다. 일 실시예에서, 도시된 바와 같이, 소스 또는 드레인 구조체들(1054)은 소스 또는 드레인 구조체들(1004)에 대해 약하게 패시팅된다(weakly faceted). 일 실시예에서, 도전성 콘택트(1058)가 소스 또는 드레인 구조체들(1054) 위쪽에 형성된다. 하나의 이러한 실시예에서, (소스 또는 드레인 구조체들(1004)과 비교하여) 소스 또는 드레인 구조체들(1054)의 상대적으로 약한 패시팅(weak faceting) 및 결과적인 상대적으로 더 좁은 성장은 도전성 콘택트(1058)에 의한 양호한 커버리지를 향상시킨다.
위에 있는 콘택트(overlying contact)와의 접촉 면적을 개선시키기 위해 PMOS 디바이스의 소스 또는 드레인 구조체들의 형상이 변화될 수 있다. 예를 들어, 도 11은 본 개시내용의 일 실시예에 따른, 소스 또는 드레인 위치에서 절취된 다른 집적 회로 구조체의 단면도를 예시하고 있다.
도 11을 참조하면, 집적 회로 구조체(1100)는 P-형 반도체(예컨대, PMOS) 디바이스를 포함한다. PMOS 디바이스는, 실리콘 핀과 같은, 제1 핀(1102)을 포함한다. 제1 에피택셜 소스 또는 드레인 구조체(1104)가 제1 핀(1102)에 임베딩된다. 일 실시예에서, 비록 도시되지는 않았지만, 제1 에피택셜 소스 또는 드레인 구조체(1104)는 (핀(1102)의 채널 부분과 같은 상부 핀 부분 위쪽에 형성될 수 있는) 제1 게이트 전극의 제1 측면에 있고, 제2 에피택셜 소스 또는 드레인 구조체는 제1 측면의 반대쪽에 있는 이러한 제1 게이트 전극의 제2 측면에서 제1 핀(1102)에 임베딩된다. 일 실시예에서, 제1(1104) 및 제2 에피택셜 소스 또는 드레인 구조체들은 실리콘 및 게르마늄을 포함하고 프로파일(1105)을 갖는다. 일 실시예에서, 도 11에 도시된 바와 같이, 프로파일은 성냥개비(match-stick) 프로파일이다. 제1 도전성 전극(1108)이 제1 에피택셜 소스 또는 드레인 구조체(1104) 위쪽에 있다.
도 11을 또다시 참조하면, 일 실시예에서, 집적 회로 구조체(1100)는 또한 N-형 반도체(예컨대, NMOS) 디바이스를 포함한다. NMOS 디바이스는, 실리콘 핀과 같은, 제2 핀(1152)을 포함한다. 제3 에피택셜 소스 또는 드레인 구조체(1154)가 제2 핀(1152)에 임베딩된다. 일 실시예에서, 비록 도시되지는 않았지만, 제3 에피택셜 소스 또는 드레인 구조체(1154)는 (핀(1152)의 채널 부분과 같은 상부 핀 부분 위쪽에 형성될 수 있는) 제2 게이트 전극의 제1 측면에 있고, 제4 에피택셜 소스 또는 드레인 구조체는 제1 측면의 반대쪽에 있는 이러한 제2 게이트 전극의 제2 측면에서 제2 핀(1152)에 임베딩된다. 일 실시예에서, 제3(1154) 및 제4 에피택셜 소스 또는 드레인 구조체들은 실리콘을 포함하고 제1(1104) 및 제2 에피택셜 소스 또는 드레인 구조체들의 프로파일(1105)과 실질적으로 동일한 프로파일을 갖는다. 제2 도전성 전극(1158)이 제3 에피택셜 소스 또는 드레인 구조체(1154) 위쪽에 있다.
일 실시예에서, 제1 에피택셜 소스 또는 드레인 구조체(1104)는 약하게 패시팅된다. 일 실시예에서, 제1 에피택셜 소스 또는 드레인 구조체(1104)는 대략 50 나노미터의 높이를 갖고 30 내지 35 나노미터 범위의 폭을 갖는다. 하나의 이러한 실시예에서, 제3 에피택셜 소스 또는 드레인 구조체(1154)는 대략 50 나노미터의 높이를 갖고 30 내지 35 나노미터 범위의 폭을 갖는다.
일 실시예에서, 제1 에피택셜 소스 또는 드레인 구조체(1104)가 제1 에피택셜 소스 또는 드레인 구조체(1104)의 하단(1104A)에서의 대략 20% 게르마늄 농도로부터 제1 에피택셜 소스 또는 드레인 구조체(1104)의 상단(1104B)에서의 대략 45% 게르마늄 농도로 그레이딩(grade)된다. 일 실시예에서, 제1 에피택셜 소스 또는 드레인 구조체(1104)가 붕소 원자들로 도핑된다. 하나의 이러한 실시예에서, 제3 에피택셜 소스 또는 드레인 구조체(1154)가 인 원자들 또는 비소 원자들로 도핑된다.
도 12a 내지 도 12d는 본 개시내용의 일 실시예에 따른, 집적 회로 구조체의 제조에서의 다양한 동작들을 나타내는, 소스 또는 드레인 위치에서 절취된 단면도들을 예시하고 있다.
도 12a를 참조하면, 집적 회로 구조체를 제조하는 방법은, 실리콘 기판(1201)으로부터 형성된 실리콘 핀과 같은, 핀을 형성하는 단계를 포함한다. 핀(1202)은 하부 핀 부분(1202A) 및 상부 핀 부분(1202B)을 갖는다. 일 실시예에서, 비록 도시되지는 않았지만, 게이트 전극이 지면으로 들어간 위치에서 핀(1202)의 상부 핀 부분(1202B)의 한 부분 위쪽에 형성된다. 이러한 게이트 전극은 제2 측면의 반대쪽에 있는 제1 측면을 가지며 제1 및 제2 측면들에서의 소스 또는 드레인 위치들을 정의한다. 예를 들어, 예시를 위해, 도 12a 내지 도 12d의 도면들에 대한 단면 위치들은 게이트 전극의 측면들 중 하나에 있는 소스 또는 드레인 위치들 중 하나에서 절취된다.
도 12b를 참조하면, 핀(1202)의 소스 또는 드레인 위치가 리세싱된 핀 부분(1206)을 형성하도록 리세싱된다. 핀(1202)의 리세싱된 소스 또는 드레인 위치가 게이트 전극의 한 측면에 그리고 게이트 전극의 제2 측면에 있을 수 있다. 도 12a 및 도 12b 둘 다를 참조하면, 일 실시예에서, 유전체 스페이서들(1204)이, 예컨대, 게이트 구조체의 한 측면에서, 핀(1202)의 한 부분의 측벽들을 따라 형성된다. 하나의 이러한 실시예에서, 핀(1202)을 리세싱하는 것은 핀(1202)을 유전체 스페이서들(1204)의 상단 표면(1204A) 아래로 리세싱하는 것을 수반한다.
도 12c를 참조하면, 에피택셜 소스 또는 드레인 구조체(1208)는, 예컨대, 리세싱된 핀(1206) 상에 형성되고, 따라서 게이트 전극의 한 측면에 형성될 수 있다. 하나의 이러한 실시예에서, 제2 에피택셜 소스 또는 드레인 구조체가 이러한 게이트 전극의 제2 측면에서 리세싱된 핀(1206)의 제2 부분 상에 형성된다. 일 실시예에서, 도 12c에 도시된 바와 같이, 에피택셜 소스 또는 드레인 구조체(1208)는 실리콘 및 게르마늄을 포함하고, 성냥개비 프로파일을 갖는다. 일 실시예에서, 도시된 바와 같이, 유전체 스페이서들(1204)이 포함되고 에피택셜 소스 또는 드레인 구조체(1208)의 측벽들의 하부 부분(1208A)을 따라 있다.
도 12d를 참조하면, 도전성 전극(1210)이 에피택셜 소스 또는 드레인 구조체(1208) 상에 형성된다. 일 실시예에서, 도전성 전극(1210)은 도전성 장벽 층(1210A) 및 도전성 충전 재료(1210B)를 포함한다. 일 실시예에서, 도시된 바와 같이, 도전성 전극(1210)은 에피택셜 소스 또는 드레인 구조체(1208)의 프로파일을 따른다. 다른 실시예들에서, 에피택셜 소스 또는 드레인 구조체(1208)의 상부 부분들이 도전성 전극(1210)의 제조 동안 침식된다.
다른 양태에서, 격리된 핀들에 대한 핀 트림 격리(FTI) 및 단일 게이트 간격이 기술된다. 기판 표면으로부터 돌출하는 반도체 재료의 핀을 이용하는 비-평면 트랜지스터들은 핀의 2개의, 3개의, 또는 심지어 모든 측면들을 랩 어라운드(wrap around)하는 게이트 전극을 이용한다(즉, 듀얼게이트, 트라이게이트, 나노와이어 트랜지스터들). 소스 및 드레인 영역들이 전형적으로 이어서 게이트 전극의 양측에서 핀 내에 또는 핀의 재성장된 부분들로서 형성된다. 제1 비-평면 트랜지스터의 소스 또는 드레인 영역을 인접한 제2 비-평면 트랜지스터의 소스 또는 드레인 영역으로부터 격리시키기 위해, 2개의 인접한 핀 사이에 갭(gap) 또는 공간(space)이 형성될 수 있다. 이러한 격리 갭은 일반적으로 어떤 종류의 마스킹된 에칭을 필요로 한다. 일단 격리되면, 게이트 스택이 이어서 개개의 핀들 위쪽에, 다시 말하지만 전형적으로 어떤 종류의 마스킹된 에칭(예컨대, 특정 구현에 따라 라인 에칭(line etch) 또는 개구 에칭(opening etch))을 이용해, 패터닝된다.
앞서 기술된 핀 격리 기술들에서의 하나의 잠재적인 이슈는 게이트들이 핀들의 단부들과 자기 정렬되지 않고, 게이트 스택 패턴과 반도체 핀 패턴의 정렬이 이 2개의 패턴의 오버레이(overlay)에 의존한다는 것이다. 이에 따라, 리소그래피 오버레이 허용오차들이 반도체 핀 및 격리 갭의 디멘셔닝(dimensioning)에 추가되어, 주어진 레벨의 트랜지스터 기능에 대해 그렇지 않았을 경우보다 핀들이 더 큰 길이를 가질 필요가 있고 격리 갭들이 더 클 필요가 있다. 이러한 오버-디멘셔닝(over-dimensioning)을 감소시키는 디바이스 아키텍처들 및 제조 기술들은 따라서 트랜지스터 밀도의 매우 유리한 개선들을 제공한다.
이상에서 기술된 핀 격리 기술들에서의 다른 잠재적인 이슈는 캐리어 이동도를 개선시키는 데 바람직한 반도체 핀에서의 응력(stress)이 너무 많은 핀 표면들이 제조 동안 자유로운 상태로 남아 있는 트랜지스터의 채널 영역으로부터 손실되어, 핀 스트레인(fin strain)이 완화될 수 있게 해준다. 보다 높은 레벨들의 바람직한 핀 응력을 유지하는 디바이스 아키텍처들 및 제조 기술들은 따라서 비-평면 트랜지스터 성능의 유리한 개선들을 제공한다.
본 개시내용의 일 실시예에 따르면, 스루-게이트(through-gate) 핀 격리 아키텍처들 및 기술들이 본 명세서에 기술된다. 예시된 예시적인 실시예들에서, 집적 회로(IC)와 같은 마이크로전자 디바이스 내의 비-평면 트랜지스터들은 트랜지스터들의 게이트 전극들에 자기 정렬되는 방식으로 서로 격리된다. 본 개시내용의 실시예들이 비-평면 트랜지스터들을 이용하는 거의 모든 IC에 적용가능하지만, 예시적인 IC들은, 로직 및 메모리(SRAM) 부분들을 포함하는 마이크로프로세서 코어들, RFIC들(예컨대, 디지털 베이스밴드 및 아날로그 프런트 엔드 모듈들을 포함하는 무선 IC들), 및 전력 IC들을 포함하지만, 이들로 제한되지 않는다.
실시예들에서, 인접한 반도체 핀들의 2개의 단부가 단지 하나의 패터닝 마스크 레벨을 사용하여 게이트 전극들에 대해 상대적으로 배치되는 격리 영역에 의해 서로 전기적으로 격리된다. 일 실시예에서, 단일의 마스크가 고정 피치의 복수의 희생 플레이스홀더 스트라이프(sacrificial placeholder stripe)를 형성하는 데 이용되며, 플레이스홀더 스트라이프들의 제1 서브세트는 격리 영역들의 위치 또는 치수를 정의하는 반면, 플레이스홀더 스트라이프들의 제2 서브세트는 게이트 전극의 위치 또는 치수를 정의한다. 특정 실시예들에서, 플레이스홀더 스트라이프들의 제1 서브세트가 제거되고 격리 컷(isolation cut)들이 제1 서브세트 제거로 인한 개구들 내의 반도체 핀들 내에 만들어지는 반면, 플레이스홀더 스트라이프들의 제2 서브세트가 궁극적으로 비-희생 게이트 전극 스택들로 대체된다. 게이트 전극 대체를 위해 이용되는 플레이스홀더들의 서브세트가 격리 영역들을 형성하는 데 이용되기 때문에, 본 방법 및 결과적인 아키텍처는 본 명세서에서 "스루-게이트" 격리부("through-gate" isolation)라고 지칭된다. 본 명세서에 기술된 하나 이상의 스루 게이트 격리부 실시예는, 예를 들어, 보다 높은 트랜지스터 밀도들 및 보다 높은 레벨들의 유리한 트랜지스터 채널 응력을 가능하게 할 수 있다.
게이트 전극의 배치 또는 정의 이후에 격리가 정의되는 경우, 게이트 전극들 및 격리 영역들 둘 다가 단일 마스킹 레벨의 최소 피처 피치의 정수배이도록 핀 격리 디멘셔닝 및 배치가 게이트 전극들과 완벽하게 피치가 맞게(on-pitch) 이루어질 수 있기 때문에 보다 큰 트랜지스터 밀도가 달성될 수 있다. 반도체 핀이 핀이 배치되는 기판과 격자 미스매치(lattice mismatch)를 갖는 추가 실시예들에서, 게이트 전극의 배치 또는 정의 이후에 격리를 정의하는 것에 의해 보다 큰 정도의 스트레인이 유지된다. 이러한 실시예들에서, 핀의 단부들이 정의되기 전에 형성되는 (게이트 전극 및 추가된 소스 또는 드레인 재료들과 같은) 트랜지스터의 다른 피처들은 격리 컷이 핀 내에 만들어진 후에 핀 스트레인을 기계적으로 유지하는 데 도움을 준다.
추가 맥락을 제공하기 위해, 트랜지스터 스케일링은 칩 내에서의 셀들의 보다 조밀한 패킹으로부터 이득을 볼 수 있다. 현재, 대부분의 셀들은, 매립된 핀들을 갖는, 2개 이상의 더미 게이트에 의해 그들의 이웃들과 분리된다. 셀들은, 하나의 셀을 다른 셀에 연결시키는, 이 2개 이상의 더미 게이트 아래에 있는 핀들을 에칭하는 것에 의해 격리된다. 이웃하는 셀들을 분리시키는 더미 게이트들의 개수가 2개 이상으로부터 1개로 감소될 수 있는 경우 스케일링이 크게 이득을 볼 수 있다. 앞서 설명된 바와 같이, 하나의 해결책은 2개 이상의 더미 게이트를 필요로 한다. 2개 이상의 더미 게이트 아래의 핀들이 핀 패터닝 동안 에칭된다. 이러한 접근법에서의 잠재적인 이슈는 더미 게이트들이 셀들을 위해 사용될 수 있는 칩 상의 공간을 소비한다는 것이다. 일 실시예에서, 본 명세서에 기술된 접근법들은 이웃하는 셀들을 분리시키기 위해 단지 하나의 더미 게이트를 사용하는 것을 가능하게 한다.
일 실시예에서, 핀 트림 격리 접근법은 자기 정렬 패터닝 스킴으로서 구현된다. 여기서, 단일 게이트 아래의 핀들이 에칭 아웃(etch out)된다. 따라서, 이웃하는 셀들이 단일 더미 게이트에 의해 분리될 수 있다. 이러한 접근법의 장점들은 칩 상의 공간을 절감하는 것 및 주어진 면적에 대해 보다 많은 계산 능력을 가능하게 하는 것을 포함할 수 있다. 이 접근법은 또한 핀 트림이 서브-핀 피치 거리로 수행되는 것을 가능하게 해줄 수 있다.
도 13a 및 도 13b는 본 개시내용의 일 실시예에 따른, 국소 격리 구조체를 형성하기 위한 멀티-게이트 간격을 갖는 핀들을 패터닝하는 방법에서의 다양한 동작들을 나타내는 평면도들을 예시하고 있다.
도 13a를 참조하면, 복수의 핀(1302)이 제1 방향(1304)을 따라 길이부(length)를 갖는 것으로 도시되어 있다. 복수의 게이트 라인을 궁극적으로 형성하기 위한 위치들을 정의하는 그리드(1306) - 그 사이에 간격들(1307)을 가짐 - 가 제1 방향(1304)에 직교인 제2 방향(1308)을 따라 도시되어 있다.
도 13b를 참조하면, 핀들(1310) - 컷(cut)(1312)을 그 내에 가짐 - 을 남겨두도록 복수의 핀(1302)의 한 부분이 커팅(예컨대, 에칭 프로세스에 의해 제거)된다. 따라서, 컷(1312)에 궁극적으로 형성되는 격리 구조체는 단일 게이트 라인보다 더 큰 치수, 예컨대, 3개의 게이트 라인(1306)의 치수를 갖는다. 그에 따라, 게이트 라인들(1306)의 위치들을 따라 궁극적으로 형성되는 게이트 구조체들이 컷(1312)에 형성된 격리 구조체 위쪽에 적어도 부분적으로 형성될 것이다. 따라서, 컷(1312)은 상대적으로 넓은 핀 컷이다.
도 14a 내지 도 14d는 본 개시내용의 다른 실시예에 따른, 국소 격리 구조체를 형성하기 위한 단일 게이트 간격을 갖는 핀들을 패터닝하는 방법에서의 다양한 동작들을 나타내는 평면도들을 예시하고 있다.
도 14a를 참조하면, 집적 회로 구조체를 제조하는 방법은 복수의 핀(1402) - 복수의 핀(1402)의 개개의 것들은 제1 방향(1404)을 따라 가장 긴 치수를 가짐 - 을 형성하는 단계를 포함한다. 복수의 게이트 구조체(1406)는 복수의 핀(1402) 위쪽에 있고, 게이트 구조체들(1406)의 개개의 것들은 제1 방향(1404)에 직교인 제2 방향(1408)을 따라 가장 긴 치수를 갖는다. 일 실시예에서, 게이트 구조체들(1406)은, 예컨대, 다결정 실리콘으로 제조되는, 희생 또는 더미 게이트 라인들이다. 일 실시예에서, 복수의 핀(1402)은 실리콘 핀들이고 아래에 있는 실리콘 기판의 한 부분과 연속적이다.
도 14b를 참조하면, 유전체 재료 구조체(1410)는 복수의 게이트 구조체(1406)의 인접한 게이트 구조체들 사이에 형성된다.
도 14c를 참조하면, 복수의 게이트 구조체(1406) 중 하나의 게이트 구조체의 한 부분(1412)이 복수의 핀(1402) 각각의 한 부분(1414)을 노출시키도록 제거된다. 일 실시예에서, 복수의 게이트 구조체(1406) 중 하나의 게이트 구조체의 부분(1412)을 제거하는 것은 복수의 게이트 구조체(1406) 중 하나의 게이트 구조체의 부분(1412)의 폭(1418)보다 더 넓은 리소그래피 윈도(lithographic window)(1416)를 사용하는 것을 수반한다.
도 14d를 참조하면, 복수의 핀(1402) 각각의 노출된 부분(1414)이 컷 영역(1420)을 형성하도록 제거된다. 일 실시예에서, 복수의 핀(1402) 각각의 노출된 부분(1414)이 건식 또는 플라스마 에칭 프로세스를 사용하여 제거된다. 일 실시예에서, 복수의 핀(1402) 각각의 노출된 부분(1414)을 제거하는 것은 복수의 핀(1402)의 높이보다 더 작은 깊이로 에칭하는 것을 수반한다. 하나의 이러한 실시예에서, 깊이는 복수의 핀(1402)에서의 소스 또는 드레인 영역들의 깊이보다 더 크다. 일 실시예에서, 깊이는 격리 마진(isolation margin)을 제공하도록 복수의 핀(1402)의 활성 부분의 깊이보다 더 깊다. 일 실시예에서, 복수의 핀(1402)의 (에피택셜 소스 또는 드레인 영역들과 같은) 소스 또는 드레인 영역들을 에칭함이 없이 또는 실질적으로 에칭함이 없이 복수의 핀(1402) 각각의 노출된 부분(1414)이 제거된다. 하나의 이러한 실시예에서, 복수의 핀(1402)의 (에피택셜 소스 또는 드레인 영역들과 같은) 소스 또는 드레인 영역들을 측방으로 에칭함이 없이 또는 실질적으로 측방으로 에칭함이 없이 복수의 핀(1402) 각각의 노출된 부분(1414)이 제거된다.
일 실시예에서, 컷 영역(1420)이, 예컨대, 복수의 핀(1402) 각각의 제거된 부분(1414)의 위치들에서, 궁극적으로 절연 층으로 충전된다. 예시적인 절연 층들 또는 "폴리 컷(poly cut)" 또는 "플러그(plug)" 구조체가 이하에서 기술된다. 그렇지만, 다른 실시예들에서, 컷 영역(1420)이 부분적으로만 절연 층으로 충전되고, 이 절연 층에 이어서 도전성 구조체가 형성된다. 도전성 구조체는 국소 인터커넥트로서 사용될 수 있다. 일 실시예에서, 컷 영역(1420)을 절연 층으로 또는 국소 인터커넥트 구조체를 하우징하는 절연 층으로 충전하기 전에, 도펀트들이 고체 소스 도펀트 층에 의해 컷 영역(1420)을 통해 핀 또는 핀들의 국소적으로 커팅된 부분 내로 주입 또는 전달될 수 있다.
도 15는 본 개시내용의 일 실시예에 따른, 국소 격리를 위한 멀티-게이트 간격을 갖는 핀을 갖는 집적 회로 구조체의 단면도를 예시하고 있다.
도 15를 참조하면, 실리콘 핀(1502)은 제2 핀 부분(1506)에 측방으로 인접해 있는 제1 핀 부분(1504)을 갖는다. 제1 핀 부분(1504)이, 도 13a 및 도 13b와 관련하여 기술된 것과 같은, 상대적으로 넓은 컷(1508)에 의해 제2 핀 부분(1506)로부터 분리되며, 상대적으로 넓은 컷(1508)은 폭 X를 갖는다. 유전체 충전 재료(1510)가 상대적으로 넓은 컷(1508)에 형성되고 제1 핀 부분(1504)을 제2 핀 부분(1506)으로부터 전기적으로 격리시킨다. 복수의 게이트 라인(1512)이 실리콘 핀(1502) 위쪽에 있으며, 여기서 게이트 라인들 각각은 게이트 유전체 및 게이트 전극 스택(1514), 유전체 캡 층(1516), 및 측벽 스페이서들(1518)을 포함할 수 있다. 2개의 게이트 라인(왼쪽 2개의 게이트 라인(1512))이 상대적으로 넓은 컷(1508)을 점유하며, 이에 따라, 제1 핀 부분(1504)이 사실상 2개의 더미 또는 비활성 게이트에 의해 제2 핀 부분(1506)으로부터 분리된다.
이와 달리, 핀 부분들이 단일 게이트 거리만큼 분리될 수 있다. 일 예로서, 도 16a는 본 개시내용의 다른 실시예에 따른, 국소 격리를 위한 단일 게이트 간격을 갖는 핀을 갖는 집적 회로 구조체의 단면도를 예시하고 있다.
도 16a를 참조하면, 실리콘 핀(1602)은 제2 핀 부분(1606)에 측방으로 인접해 있는 제1 핀 부분(1604)을 갖는다. 제1 핀 부분(1604)이, 도 14a 내지 도 14d와 관련하여 기술된 것과 같은, 상대적으로 좁은 컷(1608)에 의해 제2 핀 부분(1606)로부터 분리되고, 상대적으로 좁은 컷(1608)은 폭 Y를 가지며, 여기서 Y는 도 15의 X보다 더 작다. 유전체 충전 재료(1610)가 상대적으로 좁은 컷(1608)에 형성되고 제1 핀 부분(1604)을 제2 핀 부분(1606)으로부터 전기적으로 격리시킨다. 복수의 게이트 라인(1612)이 실리콘 핀(1602) 위쪽에 있으며, 여기서 게이트 라인들 각각은 게이트 유전체 및 게이트 전극 스택(1614), 유전체 캡 층(1616), 및 측벽 스페이서들(1618)을 포함할 수 있다. 유전체 충전 재료(1610)가 단일 게이트 라인이 이전에 있었던 위치를 점유하고, 이에 따라, 제1 핀 부분(1604)이 단일 "플러그형(plugged)" 게이트 라인에 의해 제2 핀 부분(1606)으로부터 분리된다. 일 실시예에서, 도시된 바와 같이, 잔여 스페이서 재료(1620)가 제거된 게이트 라인 부분의 위치의 측벽들 상에 남는다. 이하에서 기술되는 바와 같이, 핀(1602)의 다른 영역들이 보다 이른, 보다 넓은 핀 컷 프로세스에 의해 제조된 2개 또는 훨씬 더 많은 비활성 게이트 라인(3개의 비활성 게이트 라인을 갖는 영역(1622))에 의해 서로 격리될 수 있음이 인식되어야 한다.
도 16a를 또다시 참조하면, 집적 회로 구조체(1600)는, 실리콘 핀과 같은, 핀(1602)을 포함한다. 핀(1602)은 제1 방향(1650)을 따라 가장 긴 치수를 갖는다. 격리 구조체(1610)가 제1 방향(1650)을 따라 핀(1602)의 제1 상부 부분(1604)을 핀(1602)의 제2 상부 부분(1606)으로부터 분리시킨다. 격리 구조체(1610)는 제1 방향(1650)을 따른 중심(1611)을 갖는다.
제1 게이트 구조체(1612A)가 핀(1602)의 제1 상부 부분(1604) 위쪽에 있고, 제1 게이트 구조체(1612A)는 제1 방향(1650)에 직교인 (예컨대, 지면으로 들어가는) 제2 방향(1652)을 따라 가장 긴 치수를 갖는다. 제1 게이트 구조체(1612A)의 중심(1613A)은 제1 방향(1650)을 따라 피치만큼 격리 구조체(1610)의 중심(1611)으로부터 이격되어 있다. 제2 게이트 구조체(1612B)가 핀의 제1 상부 부분(1604) 위쪽에 있고, 제2 게이트 구조체(1612B)는 제2 방향(1652)을 따라 가장 긴 치수를 갖는다. 제2 게이트 구조체(1612B)의 중심(1613B)은 제1 방향(1650)을 따라 피치만큼 제1 게이트 구조체(1612A)의 중심(1613A)으로부터 이격되어 있다. 제3 게이트 구조체(1612C)가 핀(1602)의 제2 상부 부분(1606) 위쪽에 있고, 제3 게이트 구조체(1612C)는 제2 방향(1652)을 따라 가장 긴 치수를 갖는다. 제3 게이트 구조체(1612C)의 중심(1613C)은 제1 방향(1650)을 따라 피치만큼 격리 구조체(1610)의 중심(1611)으로부터 이격되어 있다. 일 실시예에서, 도시된 바와 같이, 격리 구조체(1610)는 제1 게이트 구조체(1612A)의 상단과, 제2 게이트 구조체(1612B)의 상단과, 그리고 제3 게이트 구조체(1612C)의 상단과 실질적으로 동일 평면인 상단을 갖는다.
일 실시예에서, 제1 게이트 구조체(1612A), 제2 게이트 구조체(1612B) 및 제3 게이트 구조체(1612C) 각각은, 예시적인 제3 게이트 구조체(1612C)에 대해 예시된 바와 같이, 하이-k 게이트 유전체 층(1662)의 측벽들 상에 그리고 측벽들 사이에 게이트 전극(1660)을 포함한다. 하나의 이러한 실시예에서, 제1 게이트 구조체(1612A), 제2 게이트 구조체(1612B) 및 제3 게이트 구조체(1612C) 각각은 게이트 전극(1660) 상에 그리고 하이-k 게이트 유전체 층(1662)의 측벽들 상에 절연 캡(1616)을 추가로 포함한다.
일 실시예에서, 집적 회로 구조체(1600)는 제1 게이트 구조체(1612A)와 격리 구조체(1610) 사이의 핀(1602)의 제1 상부 부분(1604) 상에 제1 에피택셜 반도체 영역(1664A)을 추가로 포함한다. 제2 에피택셜 반도체 영역(1664B)이 제1 게이트 구조체(1612A)와 제2 게이트 구조체(1612B) 사이의 핀(1602)의 제1 상부 부분(1604) 상에 있다. 제3 에피택셜 반도체 영역(1664C)이 제3 게이트 구조체(1612C)와 격리 구조체(1610) 사이의 핀(1602)의 제2 상부 부분(1606) 상에 있다. 일 실시예에서, 제1, 제2 및 제3 에피택셜 반도체 영역들(1664A, 1664B 및 1664C)은 실리콘 및 게르마늄을 포함한다. 다른 실시예에서, 제1, 제2 및 제3 에피택셜 반도체 영역들(1664A, 1664B 및 1664C)은 실리콘을 포함한다.
일 실시예에서, 격리 구조체(1610)는 핀(1602)의 제1 상부 부분(1604)에 대해 그리고 핀(1602)의 제2 상부 부분(1606)에 대해 응력을 유도한다. 일 실시예에서, 응력은 압축 응력이다. 다른 실시예에서, 응력은 인장 응력이다. 다른 실시예들에서, 격리 구조체(1610)는 부분 충전 절연 층이고, 이 절연 층에 도전성 구조체가 이어서 형성된다. 도전성 구조체는 국소 인터커넥트로서 사용될 수 있다. 일 실시예에서, 절연 층을 갖는 또는 국소 인터커넥트 구조체를 하우징하는 절연 층을 갖는 격리 구조체(1610)를 형성하기 전에, 도펀트들이 고체 소스 도펀트 층에 의해 핀 또는 핀들의 국소적으로 커팅된 부분 내로 주입 또는 전달된다.
다른 양태에서, 앞서 기술된 격리 구조체(1610)와 같은 격리 구조체들이 핀 컷의 국소 위치들에 또는 핀 컷의 보다 넓은 위치들에 활성 게이트 전극 대신에 형성될 수 있다는 점이 인식되어야 한다. 그에 부가하여, 핀 컷의 이러한 국소 또는 보다 넓은 위치들의 깊이는 서로에 대해 상대적인 다양한 깊이들로 핀 내에 형성될 수 있다. 제1 예에서, 도 16b는 본 개시내용의 일 실시예에 따른, 핀 격리 구조체가 게이트 전극 대신에 형성될 수 있는 위치들을 보여주는 단면도를 예시하고 있다.
도 16b를 참조하면, 실리콘 핀과 같은, 핀(1680)이 기판(1682) 위에 형성되고 기판(1682)과 연속적일 수 있다. 핀(1680)은, 예컨대, 앞서 기술된 핀 트림 라스트 접근법에서와 같은 핀 패터닝 시에 형성될 수 있는, 핀 단부들 또는 넓은 핀 컷들(1684)을 갖는다. 핀(1680)은 또한 국소 컷(1686)을 가지며, 여기서 핀(1680)의 한 부분은, 앞서 기술된 바와 같이, 예컨대, 더미 게이트들이 유전체 플러그들로 대체되는 핀 트림 격리 접근법을 사용하여, 제거된다. 활성 게이트 전극들(1688)이 핀 위쪽에 형성되고, 예시 목적을 위해, 핀(1680)이 배경에 있도록, 핀(1680)의 약간 전방에 도시되어 있으며, 여기서 파선들은 정면으로부터 보이지 않게 커버된 구역들을 나타낸다. 핀 단부들 또는 넓은 핀 컷들(1684)에, 이러한 위치들에 활성 게이트들을 사용하는 대신에, 유전체 플러그들(1690)이 형성될 수 있다. 그에 부가하여 또는 대안으로서, 국소 컷(1686)에, 이러한 위치에 활성 게이트를 사용하는 대신에, 유전체 플러그(1692)가 형성될 수 있다. 에피택셜 소스 또는 드레인 영역들(1694)이 또한 활성 게이트 전극들(1688)과 플러그들(1690 또는 1692) 사이의 핀들(1680)의 위치들에 도시되어 있다는 점이 인식되어야 한다. 그에 부가하여, 일 실시예에서, 도 16b에 도시된 바와 같이, 국소 컷(1686)에서의 핀의 단부들의 표면 거칠기는 보다 넓은 컷의 위치에서의 핀의 단부들보다 더 거칠다.
도 17a 내지 도 17c는 본 개시내용의 일 실시예에 따른, 핀 트림 격리 접근법을 사용하여 제조된 핀 컷에 대한 다양한 깊이 가능성들을 예시하고 있다.
도 17a를 참조하면, 실리콘 핀과 같은, 반도체 핀(1700)이 아래에 있는 기판(1702) 위에 형성되고 아래에 있는 기판(1702)과 연속적일 수 있다. 핀(1700)은, 핀(1700)에 대해 상대적인 절연 구조체(1704)의 높이에 의해 정의되는 바와 같은, 하부 핀 부분(1700A) 및 상부 핀 부분(1700B)을 갖는다. 국소 핀 격리 컷(1706A)이 핀(1700)을 제1 핀 부분(1710)과 제2 핀 부분(1712)으로 분리시킨다. 도 17a의 예에서, a-a' 축을 따라 도시된 바와 같이, 국소 핀 격리 컷(1706A)의 깊이는 기판(1702)까지의 핀(1700)의 전체 깊이이다.
도 17b를 참조하면, 제2 예에서, a-a' 축을 따라 도시된 바와 같이, 국소 핀 격리 컷(1706B)의 깊이는 기판(1702)까지의 핀(1700)의 전체 깊이보다 더 깊다. 즉, 컷(1706B)이 아래에 있는 기판(1702) 내로 연장된다.
도 17c를 참조하면, 제3 예에서, a-a' 축을 따라 도시된 바와 같이, 국소 핀 격리 컷(1706C)의 깊이가 핀(1700)의 전체 깊이보다는 더 작지만, 격리 구조체(1704)의 상부 표면보다는 더 깊다. 도 17c를 또다시 참조하면, 제4 예에서, a-a' 축을 따라 도시된 바와 같이, 국소 핀 격리 컷(1706D)의 깊이가 핀(1700)의 전체 깊이보다는 더 작지만, 격리 구조체(1704)의 상부 표면과 대략 동일 평면인 레벨에 있다.
도 18은 본 개시내용의 일 실시예에 따른, 핀 내의 핀 컷들의 국소 위치들 대 보다 넓은 위치들의 깊이에 대한 가능한 옵션들을 보여주는 평면도 및 a-a' 축을 따라 절취된 대응하는 단면도를 예시하고 있다.
도 18을 참조하면, 실리콘 핀들과 같은, 제1 및 제2 반도체 핀들(1800 및 1802)은 절연 구조체(1804) 위에 연장되는 상부 핀 부분들(1800B 및 1802B)을 갖는다. 핀들(1800 및 1802) 둘 다는, 예컨대, 앞서 기술된 핀 트림 라스트 접근법에서와 같은 핀 패터닝 시에 형성될 수 있는, 핀 단부들 또는 넓은 핀 컷들(1806)을 갖는다. 핀들(1800 및1802) 둘 다는 또한 국소 컷(1808)을 가지며, 여기서 핀(1800 또는 1802)의 한 부분이, 앞서 기술된 바와 같이, 예컨대, 더미 게이트들이 유전체 플러그들로 대체되는 핀 트림 격리 접근법을 사용하여, 제거된다. 일 실시예에서, 도 18에 도시된 바와 같이, 국소 컷(1808)에 있는 핀들(1800 및 1802)의 단부들의 표면 거칠기는 1806의 위치에 있는 핀들의 단부들보다 더 거칠다.
도 18의 단면도를 참조하면, 하부 핀 부분들(1800A 및 1802A)이 절연 구조체(1804)의 높이보다 아래에 보일 수 있다. 또한, 앞서 기술된 바와 같이, 절연 구조체(1804)의 형성보다 앞서 핀 트림 라스트 프로세스에서 제거된 핀의 잔류 부분(1810)이 단면도에서 보인다. 기판 위로 돌출한 것으로 도시되어 있지만, 잔류 부분(1810)이 또한, 부가의 예시적인 넓은 컷 깊이들(1820)에 의해 도시된 바와 같이, 기판의 레벨에 또는 기판 내에 있을 수 있다. 핀들(1800 및 1802)에 대한 넓은 컷들(1806)이 또한 컷 깊이(1820)에 대해 기술된 레벨들 - 그 예들이 도시되어 있음 - 에 있을 수 있다는 점이 인식되어야 한다. 도시된 바와 같이, 국소 컷(1808)은 도 17a 내지 도 17c에 대해 기술된 깊이들에 대응하는 예시적인 깊이들을 가질 수 있다.
도 16a, 도 16b, 도 17a 내지 도 17c 및 도 18을 전체적으로 참조하면, 본 개시내용의 일 실시예에 따르면, 집적 회로 구조체는 실리콘을 포함하는 핀을 포함하고, 핀은 상단 및 측벽들을 가지며, 여기서 상단은 제1 방향을 따라 가장 긴 치수를 갖는다. 제1 격리 구조체가 제1 방향을 따라 핀의 제1 부분의 제1 단부를 핀의 제2 부분의 제1 단부로부터 분리시킨다. 제1 격리 구조체는 제1 방향을 따른 폭을 갖는다. 핀의 제1 부분의 제1 단부는 표면 거칠기를 갖는다. 게이트 구조체는 핀의 제1 부분의 영역의 상단 위쪽에 그리고 핀의 제1 부분의 영역의 측벽들에 측방으로 인접해 있는 게이트 전극을 포함한다. 게이트 구조체는 제1 방향을 따른 폭을 갖고, 게이트 구조체의 중심은 제1 방향을 따라 피치만큼 제1 격리 구조체의 중심으로부터 이격되어 있다. 제2 격리 구조체가 핀의 제1 부분의 제2 단부 위쪽에 있고, 제2 단부는 제1 단부의 반대쪽에 있다. 제2 격리 구조체는 제1 방향을 따른 폭을 갖고, 핀의 제1 부분의 제2 단부는 핀의 제1 부분의 제1 단부의 표면 거칠기보다 더 작은 표면 거칠기를 갖는다. 제2 격리 구조체의 중심은 제1 방향을 따라 피치만큼 게이트 구조체의 중심으로부터 이격되어 있다.
일 실시예에서, 도 16b에 도시된 바와 같이, 핀의 제1 부분의 제1 단부는 스캘럽형 토포그래피(scalloped topography)를 갖는다. 일 실시예에서, 제1 에피택셜 반도체 영역이 게이트 구조체와 제1 격리 구조체 사이에서 핀의 제1 부분 상에 있다. 제2 에피택셜 반도체 영역이 게이트 구조체와 제2 격리 구조체 사이에서 핀의 제1 부분 상에 있다. 일 실시예에서, 제1 및 제2 에피택셜 반도체 영역들은 제1 방향에 직교인 제2 방향을 따른 폭을 가지며, 제2 방향을 따른 폭은, 예를 들어 도 11 및 도 12d에 도시된 관점에서 그들이 성장되는 핀 부분들보다 더 넓은 폭을 갖는 도 11 및 도 12d와 관련하여 기술된 에피택셜 피처들처럼, 게이트 구조체 아래의 제2 방향을 따른 핀의 제1 부분의 폭보다 더 넓다. 일 실시예에서, 게이트 구조체는 게이트 전극과 핀의 제1 부분 사이에 그리고 게이트 전극의 측벽들을 따라 하이-k 유전체 층을 추가로 포함한다.
도 16a, 도 16b, 도 17a 내지 도 17c 및 도 18을 전체적으로 참조하면, 본 개시내용의 다른 실시예에 따르면, 집적 회로 구조체는 실리콘을 포함하는 핀을 포함하고, 핀은 상단 및 측벽들을 가지며, 여기서 상단은 한 방향을 따라 가장 긴 치수를 갖는다. 제1 격리 구조체가 그 방향을 따라 핀의 제1 부분의 제1 단부를 핀의 제2 부분의 제1 단부로부터 분리시킨다. 핀의 제1 부분의 제1 단부는 깊이를 갖는다. 게이트 구조체는 핀의 제1 부분의 영역의 상단 위쪽에 그리고 핀의 제1 부분의 영역의 측벽들에 측방으로 인접해 있는 게이트 전극을 포함한다. 제2 격리 구조체가 핀의 제1 부분의 제2 단부 위쪽에 있고, 제2 단부는 제1 단부의 반대쪽에 있다. 핀의 제1 부분의 제2 단부는 핀의 제1 부분의 제1 단부의 깊이와 상이한 깊이를 갖는다.
일 실시예에서, 핀의 제1 부분의 제2 단부의 깊이는 핀의 제1 부분의 제1 단부의 깊이보다 더 작다. 일 실시예에서, 핀의 제1 부분의 제2 단부의 깊이는 핀의 제1 부분의 제1 단부의 깊이보다 더 크다. 일 실시예에서, 제1 격리 구조체는 그 방향을 따른 폭을 갖고, 게이트 구조체는 그 방향을 따른 그 폭을 갖는다. 제2 격리 구조체는 그 방향을 따른 그 폭을 갖는다. 일 실시예에서, 게이트 구조체의 중심은 그 방향을 따라 피치만큼 제1 격리 구조체의 중심으로부터 이격되어 있고, 제2 격리 구조체의 중심은 그 방향을 따라 피치만큼 게이트 구조체의 중심으로부터 이격되어 있다.
도 16a, 도 16b, 도 17a 내지 도 17c 및 도 18을 전체적으로 참조하면, 본 개시내용의 다른 실시예에 따르면, 집적 회로 구조체는 실리콘을 포함하는 제1 핀을 포함하고, 제1 핀은 상단 및 측벽들을 가지며, 여기서 상단은 한 방향을 따라 가장 긴 치수를 갖고, 불연속부(discontinuity)가 그 방향을 따라 제1 핀의 제1 부분의 제1 단부를 핀의 제2 부분의 제1 단부로부터 분리시킨다. 제1 핀의 제1 부분은 제1 단부의 반대쪽에 있는 제2 단부를 가지며, 핀의 제1 부분의 제1 단부는 깊이를 갖는다. 집적 회로 구조체들은 또한 실리콘을 포함하는 제2 핀을 포함하고, 제2 핀은 상단 및 측벽들을 가지며, 여기서 상단은 그 방향을 따라 가장 긴 치수를 갖는다. 집적 회로 구조체는 또한 제1 핀과 제2 핀 사이에 잔류 또는 잔여 핀 부분을 포함한다. 잔여 핀 부분은 상단 및 측벽들을 가지며, 여기서 상단은 그 방향을 따라 가장 긴 치수를 가지며, 상단은 핀의 제1 부분의 제1 단부의 깊이와 동일 평면에 있지 않다(non-co-planar).
일 실시예에서, 핀의 제1 부분의 제1 단부의 깊이는 잔류 또는 잔여 핀 부분의 상단보다 아래에 있다. 일 실시예에서, 핀의 제1 부분의 제2 단부는 핀의 제1 부분의 제1 단부의 깊이와 동일 평면인 깊이를 갖는다. 일 실시예에서, 핀의 제1 부분의 제2 단부는 핀의 제1 부분의 제1 단부의 깊이보다 아래에 있는 깊이를 갖는다. 일 실시예에서, 핀의 제1 부분의 제2 단부는 핀의 제1 부분의 제1 단부의 깊이보다 위에 있는 깊이를 갖는다. 일 실시예에서, 핀의 제1 부분의 제1 단부의 깊이는 잔류 또는 잔여 핀 부분의 상단보다 위에 있다. 일 실시예에서, 핀의 제1 부분의 제2 단부는 핀의 제1 부분의 제1 단부의 깊이와 동일 평면인 깊이를 갖는다. 일 실시예에서, 핀의 제1 부분의 제2 단부는 핀의 제1 부분의 제1 단부의 깊이보다 아래에 있는 깊이를 갖는다. 일 실시예에서, 핀의 제1 부분의 제2 단부는 핀의 제1 부분의 제1 단부의 깊이보다 위에 있는 깊이를 갖는다. 일 실시예에서, 핀의 제1 부분의 제2 단부는 잔여 핀 부분의 상단과 동일 평면인 깊이를 갖는다. 일 실시예에서, 핀의 제1 부분의 제2 단부는 잔여 핀 부분의 상단보다 아래에 있는 깊이를 갖는다. 일 실시예에서, 핀의 제1 부분의 제2 단부는 잔여 핀 부분의 상단보다 위에 있는 깊이를 갖는다.
다른 양태에서, 국소 또는 넓은 핀 컷들의 위치들에 형성된 유전체 플러그들은 핀 또는 핀 부분에 특정의 응력을 제공하도록 테일러링(tailor)될 수 있다. 유전체 플러그들은 이러한 구현들에서 핀 단부 스트레서들이라고 지칭될 수 있다.
하나 이상의 실시예는 핀 기반 반도체 디바이스들의 제조에 관한 것이다. 이러한 디바이스들에 대한 성능 개선은 폴리 플러그 충전 프로세스로부터 유도된 채널 응력을 통해 이루어질 수 있다. 실시예들은 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET) 채널에 기계적 응력을 유도하기 위해 폴리 플러그 충전 프로세스에서 재료 특성들을 이용하는 것을 포함할 수 있다. 그 결과, 유도된 응력은 트랜지스터의 이동도 및 구동 전류를 부스팅(boost)시킬 수 있다. 그에 부가하여, 본 명세서에 기술된 플러그 충전 방법은 퇴적 동안의 임의의 심(seam) 또는 보이드(void) 형성의 제거를 가능하게 할 수 있다.
맥락을 제공하기 위해, 핀들에 접하는 플러그 충전물(plug fill)의 고유 재료 특성들을 조작하는 것이 채널 내에 응력을 유도할 수 있다. 하나 이상의 실시예에 따르면, 플러그 충전 재료의 조성, 퇴적, 및 후처리(post-treatment) 조건들을 튜닝하는 것에 의해, 채널에서의 응력이 NMOS 및 PMOS 트랜지스터들 둘 다에 이득이 되도록 변조된다. 그에 부가하여, 이러한 플러그들이, 에피택셜 소스 또는 드레인과 같은, 다른 통상의 스트레서 기술들과 비교하여 핀 기판 내에 더 깊게 존재할 수 있다. 이러한 효과를 달성하기 위한 플러그 충전물의 성질은 또한 퇴적 동안 심들 또는 보이드들을 제거하고 프로세스 동안 특정한 결함 모드들을 완화시킨다.
추가의 맥락을 제공하기 위해, 현재는 게이트 (폴리) 플러그들에 대한 의도적인 응력 엔지니어링이 없다. 에피택셜 소스 또는 드레인, 더미 폴리 게이트 제거, 응력 라이너(stress liner) 등과 같은 전통적인 스트레서들로부터의 응력 향상(stress enhancement)은 안타깝게도 디바이스 피치들이 축소될 때 감소하는 경향이 있다. 이상의 이슈들 중 하나 이상을 해결하여, 본 개시내용의 하나 이상의 실시예들에 따르면, 부가의 응력 소스가 트랜지스터 구조체 내에 통합된다. 이러한 프로세스에서의 다른 가능한 이점은 다른 화학적 기상 퇴적 방법들에 통상적일 수 있는 플러그 내의 심들 또는 보이드들의 제거일 수 있다.
도 19a 및 도 19b는 본 개시내용의 일 실시예에 따른, 예컨대, 앞서 기술된 바와 같은 핀 트림 라스트 프로세스의 일부로서, 넓은 컷을 갖는 핀의 단부들에서 핀 단부 스트레서 위치들을 선택하는 방법에서의 다양한 동작들의 단면도들을 예시하고 있다.
도 19a를 참조하면, 실리콘 핀과 같은, 핀(1900)이 기판(1902) 위에 형성되고 기판(1902)과 연속적일 수 있다. 핀(1900)은, 예컨대, 앞서 기술된 핀 트림 라스트 접근법에서와 같은 핀 패터닝 시에 형성될 수 있는, 핀 단부들 또는 넓은 핀 컷들(1904)을 갖는다. 활성 게이트 전극 위치(1906) 및 더미 게이트 전극 위치들(1908)이 핀(1900) 위쪽에 형성되고, 예시 목적을 위해, 핀(1900)이 배경에 있도록, 핀(1900)의 약간 전방에 도시되어 있으며, 여기서 파선들은 정면으로부터 보이지 않게 커버된 구역들을 나타낸다. 에피택셜 소스 또는 드레인 영역들(1910)이 또한 게이트 위치들(1906 및 1908) 사이의 핀(1900)의 위치들에 도시되어 있다는 점이 인식되어야 한다. 그에 부가하여, 층간 유전체 재료(1912)가 게이트 위치들(1906 및 1908) 사이의 핀(1900)의 위치들에 포함된다.
도 19b를 참조하면, 게이트 플레이스홀더 구조체들 또는 더미 게이트 위치들(1908)이 제거되어, 핀 단부들 또는 넓은 핀 컷들(1904)을 노출시킨다. 제거는 유전체 플러그들, 예컨대, 핀 단부 스트레서 유전체 플러그들이 궁극적으로 형성될 수 있는 개구들(1920)을 생성한다.
도 20a 및 도 20b는 본 개시내용의 일 실시예에 따른, 예컨대, 앞서 기술된 바와 같은 핀 트림 격리 프로세스의 일부로서, 국소 컷을 갖는 핀의 단부들에서 핀 단부 스트레서 위치들을 선택하는 방법에서의 다양한 동작들의 단면도들을 예시하고 있다.
도 20a를 참조하면, 실리콘 핀과 같은, 핀(2000)이 기판(2002) 위에 형성되고 기판(2002)과 연속적일 수 있다. 핀(2000)은 국소 컷(2004)을 가지며, 여기서 핀(2000)의 한 부분이, 앞서 기술된 바와 같이, 예컨대, 더미 게이트가 제거되고 핀이 국소 위치에서 에칭되는 핀 트림 격리 접근법을 사용하여, 제거된다. 활성 게이트 전극 위치들(2006) 및 더미 게이트 전극 위치(2008)가 핀(2000) 위쪽에 형성되고, 예시 목적을 위해, 핀(2000)이 배경에 있도록, 핀(2000)의 약간 전방에 도시되어 있으며, 여기서 파선들은 정면으로부터 보이지 않게 커버된 구역들을 나타낸다. 에피택셜 소스 또는 드레인 영역들(2010)이 또한 게이트 위치들(2006 및 2008) 사이의 핀(2000)의 위치들에 도시되어 있다는 점이 인식되어야 한다. 그에 부가하여, 층간 유전체 재료(2012)가 게이트 위치들(2006 및 2008) 사이의 핀(2000)의 위치들에 포함된다.
도 20b를 참조하면, 게이트 플레이스홀더 구조체 또는 더미 게이트 전극 위치(2008)가 제거되어, 국소 컷(2004)을 갖는 핀 단부들을 노출시킨다. 제거는 유전체 플러그, 예컨대, 핀 단부 스트레서 유전체 플러그가 궁극적으로 형성될 수 있는 개구(2020)를 생성한다.
도 21a 내지 도 21m은 본 개시내용의 일 실시예에 따른, 차별화된 핀 단부 유전체 플러그들을 갖는 집적 회로 구조체를 제조하는 방법에서의 다양한 동작의 단면도들을 예시하고 있다.
도 21a를 참조하면, 시작 구조체(2100)는 NMOS 영역 및 PMOS 영역을 포함한다. 시작 구조체(2100)의 NMOS 영역은 기판(2104) 위에 형성되고 기판(2104)과 연속적일 수 있는, 제1 실리콘 핀과 같은, 제1 핀(2102)을 포함한다. 제1 핀(2102)은 국소 또는 넓은 핀 컷들로부터 형성될 수 있는 핀 단부들(2106)을 갖는다. 제1 활성 게이트 전극 위치(2108) 및 제1 더미 게이트 전극 위치들(2110)이 제1 핀(2102) 위쪽에 형성되고, 예시 목적을 위해, 제1 핀(2102)이 배경에 있도록, 제1 핀(2102)의 약간 전방에 도시되어 있으며, 여기서 파선들은 정면으로부터 보이지 않게 커버된 구역들을 나타낸다. 드레인 구조체들의 에피택셜 실리콘 소스와 같은, 에피택셜 N-형 소스 또는 드레인 영역들(2112)이 또한 게이트 위치들(2108 및 2110) 사이의 제1 핀(2102)의 위치들에 도시되어 있다. 그에 부가하여, 층간 유전체 재료(2114)가 게이트 위치들(2108 및 2110) 사이의 제1 핀(2102)의 위치들에 포함된다.
시작 구조체(2100)의 PMOS 영역은 기판(2104) 위에 형성되고 기판(2104)과 연속적일 수 있는, 제2 실리콘 핀과 같은, 제2 핀(2122)을 포함한다. 제2 핀(2122)은 국소 또는 넓은 핀 컷들로부터 형성될 수 있는 핀 단부들(2126)을 갖는다. 제2 활성 게이트 전극 위치(2128) 및 제2 더미 게이트 전극 위치들(2130)이 제2 핀(2122) 위쪽에 형성되고, 예시 목적을 위해, 제2 핀(2122)이 배경에 있도록, 제2 핀(2122)의 약간 전방에 도시되어 있으며, 여기서 파선들은 정면으로부터 보이지 않게 커버된 구역들을 나타낸다. 드레인 구조체들의 에피택셜 실리콘 게르마늄 소스와 같은, 에피택셜 P-형 소스 또는 드레인 영역들(2132)이 또한 게이트 위치들(2128 및 2130) 사이의 제2 핀(2122)의 위치들에 도시되어 있다. 그에 부가하여, 층간 유전체 재료(2134)가 게이트 위치들(2128 및 2130) 사이의 제2 핀(2122)의 위치들에 포함된다.
도 21b를 참조하면, 위치들(2110 및 2130)에 제각기 있는 제1 및 제2 더미 게이트 전극들이 제거된다. 제거 시에, 제1 핀(2102)의 핀 단부들(2106) 및 제2 핀(2122)의 핀 단부들(2126)이 노출된다. 제거는 또한 유전체 플러그들, 예컨대, 핀 단부 스트레서 유전체 플러그들이 궁극적으로 형성될 수 있는 개구들(2116 및 2136)을, 제각기, 생성한다.
도 21c를 참조하면, 재료 라이너(2140)가 도 21b의 구조체와 컨포멀하게 형성된다. 일 실시예에서, 재료 라이너는, 실리콘 질화물 재료 라이너와 같은, 실리콘 및 질소를 포함한다.
도 21d를 참조하면, 금속 질화물 층과 같은, 보호 크라운 층(protective crown layer)(2142)이 도 21c의 구조체 상에 형성된다.
도 21e를 참조하면, 탄소계 하드마스크 재료와 같은, 하드마스크 재료(2144)가 도 21d의 구조체 위쪽에 형성된다. 리소그래피 마스크 또는 마스크 스택(2146)이 하드마스크 재료(2144) 위쪽에 형성된다.
도 21f를 참조하면, 하드마스크 재료(2144)의 부분들 및 PMOS 영역 내의 보호 크라운 층(2142)의 부분들이 도 21e의 구조체로부터 제거된다. 리소그래피 마스크 또는 마스크 스택(2146)이 또한 제거된다.
도 21g를 참조하면, 제2 재료 라이너(2148)가 도 21f의 구조체와 컨포멀하게 형성된다. 일 실시예에서, 제2 재료 라이너는, 제2 실리콘 질화물 재료 라이너와 같은, 실리콘 및 질소를 포함한다. 일 실시예에서, 제2 재료 라이너(2148)는 노출된 플러그들에서의 응력을 조절하기 위해 상이한 응력 상태를 갖는다.
도 21h를 참조하면, 제2 탄소계 하드마스크 재료와 같은, 제2 하드마스크 재료(2150)가 도 21g의 구조체 위쪽에 형성되고, 이어서 구조체의 PMOS 영역의 개구들(2136) 내에서 리세싱된다.
도 21i를 참조하면, NMOS 영역으로부터 제2 재료 라이너(2148)를 제거하기 위해 그리고 구조체의 PMOS 영역에서 제2 재료 라이너(2148)를 리세싱하기 위해 제2 재료 라이너(2148)가 도 21h의 구조체로부터 에칭된다.
도 21j를 참조하면, 하드마스크 재료(2144), 보호 크라운 층(2142), 및 제2 하드마스크 재료(2150)가 도 21i의 구조체로부터 제거된다. 제거는 개구들(2136)과 비교하여, 제각기, 개구들(2116)에 대해 2개의 상이한 충전 구조체를 남긴다.
도 21k를 참조하면, 절연 충전 재료(2152)가 도 21j의 구조체의 개구들(2116 및 2136)에 형성되고 평탄화된다. 일 실시예에서, 절연 충전 재료(2152)는, 유동성(flowable) 실리콘 산화물 또는 실리콘 이산화물 재료와 같은, 유동성 산화물 재료이다.
도 21l을 참조하면, 절연 충전 재료(2152)가 리세싱된 절연 충전 재료(2154)를 형성하도록 도 21k의 구조체의 개구들(2116 및 2136) 내에서 리세싱된다. 일 실시예에서, 리세싱된 절연 충전 재료(2154)를 경화시키기 위해 리세스 프로세스의 일부로서 또는 리세스 프로세스 이후에 증기 산화(steam oxidation) 프로세스가 수행된다. 하나의 이러한 실시예에서, 리세싱된 절연 충전 재료(2154)가 수축하여, 핀들(2102 및 2122)에 대해 인장 응력을 유도한다. 그렇지만, NMOS 영역에보다 PMOS 영역에 상대적으로 더 적은 인장 응력 유도 재료가 있다.
도 21m을 참조하면, 제3 재료 라이너(2156)가 도 21l의 구조체 위쪽에 있다. 일 실시예에서, 제3 재료 라이너(2156)는, 제3 실리콘 질화물 재료 라이너와 같은, 실리콘 및 질소를 포함한다. 일 실시예에서, 제3 재료 라이너(2156)는 후속하는 소스 또는 드레인 콘택트 에칭 동안 리세싱된 절연 충전 재료(2154)가 에칭 아웃되는 것을 방지한다.
도 22a 내지 도 22d는 본 개시내용의 일 실시예에 따른, PMOS 핀 단부 스트레서 유전체 플러그의 예시적인 구조들의 단면도들을 예시하고 있다.
도 22a를 참조하면, 구조체(2100)의 PMOS 영역 상의 개구(2136)는 개구(2136)의 측벽들을 따라 재료 라이너(2140)를 포함한다. 제2 재료 라이너(2148)가 재료 라이너(2140)의 하부 부분과는 컨포멀하지만 재료 라이너(2140)의 상부 부분에 대해 상대적으로 리세싱된다. 리세싱된 절연 충전 재료(2154)는 제2 재료 라이너(2148) 내에 있고 제2 재료 라이너(2148)의 상부 표면과 동일 평면인 상부 표면을 갖는다. 제3 재료 라이너(2156)는 재료 라이너(2140)의 상부 부분 내에 있고 절연 충전 재료(2154)의 상부 표면 상에 그리고 제2 재료 라이너(2148)의 상부 표면 상에 있다. 제3 재료 라이너(2156)는, 예컨대, 제3 재료 라이너(2156)를 형성하는 데 사용되는 퇴적 프로세스의 아티팩트로서, 심(2157)을 갖는다.
도 22b를 참조하면, 구조체(2100)의 PMOS 영역 상의 개구(2136)는 개구(2136)의 측벽들을 따라 재료 라이너(2140)를 포함한다. 제2 재료 라이너(2148)가 재료 라이너(2140)의 하부 부분과는 컨포멀하지만 재료 라이너(2140)의 상부 부분에 대해 상대적으로 리세싱된다. 리세싱된 절연 충전 재료(2154)는 제2 재료 라이너(2148) 내에 있고 제2 재료 라이너(2148)의 상부 표면과 동일 평면인 상부 표면을 갖는다. 제3 재료 라이너(2156)는 재료 라이너(2140)의 상부 부분 내에 있고 절연 충전 재료(2154)의 상부 표면 상에 그리고 제2 재료 라이너(2148)의 상부 표면 상에 있다. 제3 재료 라이너(2156)는 심을 갖지 않는다.
도 22c를 참조하면, 구조체(2100)의 PMOS 영역 상의 개구(2136)는 개구(2136)의 측벽들을 따라 재료 라이너(2140)를 포함한다. 제2 재료 라이너(2148)가 재료 라이너(2140)의 하부 부분과는 컨포멀하지만 재료 라이너(2140)의 상부 부분에 대해 상대적으로 리세싱된다. 리세싱된 절연 충전 재료(2154)는 제2 재료 라이너(2148) 내에 그리고 제2 재료 라이너(2148) 위쪽에 있고 제2 재료 라이너(2148)의 상부 표면보다 위에 상부 표면을 갖는다. 제3 재료 라이너(2156)는 재료 라이너(2140)의 상부 부분 내에 있고 절연 충전 재료(2154)의 상부 표면 상에 있다. 제3 재료 라이너(2156)가 심을 갖지 않는 것으로 도시되어 있지만, 다른 실시예들에서, 제3 재료 라이너(2156)는 심을 갖는다.
도 22d를 참조하면, 구조체(2100)의 PMOS 영역 상의 개구(2136)는 개구(2136)의 측벽들을 따라 재료 라이너(2140)를 포함한다. 제2 재료 라이너(2148)가 재료 라이너(2140)의 하부 부분과는 컨포멀하지만 재료 라이너(2140)의 상부 부분에 대해 상대적으로 리세싱된다. 리세싱된 절연 충전 재료(2154)는 제2 재료 라이너(2148) 내에 있고 제2 재료 라이너(2148)의 상부 표면보다 아래로 리세싱된 상부 표면을 갖는다. 제3 재료 라이너(2156)는 재료 라이너(2140)의 상부 부분 내에 있고 절연 충전 재료(2154)의 상부 표면 상에 그리고 제2 재료 라이너(2148)의 상부 표면 상에 있다. 제3 재료 라이너(2156)가 심을 갖지 않는 것으로 도시되어 있지만, 다른 실시예들에서, 제3 재료 라이너(2156)는 심을 갖는다.
도 19a, 도 19b, 도 20a, 도 20b, 도 21a 내지 도 21m, 및 도 22a 내지 도 22d를 전체적으로 참조하면, 본 개시내용의 일 실시예에 따르면, 집적 회로 구조체는, 실리콘과 같은, 핀을 포함하고, 핀은 상단 및 측벽들을 갖는다. 상단은 한 방향을 따라 가장 긴 치수를 갖는다. 제1 격리 구조체는 핀의 제1 단부 위쪽에 있다. 게이트 구조체는 핀의 영역의 상단 위쪽에 그리고 핀의 영역의 측벽들에 측방으로 인접해 있는 게이트 전극을 포함한다. 게이트 구조체는 그 방향을 따라 제1 격리 구조체로부터 이격되어 있다. 제2 격리 구조체는 핀의 제2 단부 위쪽에 있고, 제2 단부는 제1 단부의 반대쪽에 있다. 제2 격리 구조체는 그 방향을 따라 게이트 구조체로부터 이격되어 있다. 제1 격리 구조체 및 제2 격리 구조체 둘 다는 제1 유전체 재료와 구별되는 리세싱된 제2 유전체 재료(예컨대, 제2 재료 라이너(2148))를 측방으로 둘러싸는 제1 유전체 재료(예컨대, 재료 라이너(2140))를 포함한다. 리세싱된 제2 유전체 재료는 제1 및 제2 유전체 재료들과 상이한 제3 유전체 재료(예컨대, 리세싱된 절연 충전 재료(2154))의 적어도 한 부분을 측방으로 둘러싼다.
일 실시예에서, 제1 격리 구조체 및 제2 격리 구조체 둘 다는 제1 유전체 재료의 상부 부분에 의해 측방으로 둘러싸인 제4 유전체 재료(예컨대, 제3 재료 라이너(2156))를 추가로 포함하고, 제4 유전체 재료는 제3 유전체 재료의 상부 표면 상에 있다. 하나의 이러한 실시예에서, 제4 유전체 재료가 제2 유전체 재료의 상부 표면 상에 추가로 있다. 다른 이러한 실시예에서, 제4 유전체 재료는 대략 수직인 중앙 심을 갖는다. 다른 이러한 실시예에서, 제4 유전체 재료는 심을 갖지 않는다.
일 실시예에서, 제3 유전체 재료는 제2 유전체 재료의 상부 표면과 동일 평면인 상부 표면을 갖는다. 일 실시예에서, 제3 유전체 재료는 제2 유전체 재료의 상부 표면보다 아래에 상부 표면을 갖는다. 일 실시예에서, 제3 유전체 재료는 제2 유전체 재료의 상부 표면보다 위에 상부 표면을 가지며, 제3 유전체 재료가 제2 유전체 재료의 상부 표면 위쪽에 추가로 있다. 일 실시예에서, 제1 및 제2 격리 구조체들은 핀에 대해 압축 응력을 유도한다. 하나의 이러한 실시예에서, 게이트 전극은 P-형 게이트 전극이다.
일 실시예에서, 제1 격리 구조체는 그 방향을 따라 폭을 갖고, 게이트 구조체는 그 방향을 따라 그 폭을 가지며, 제2 격리 구조체는 그 방향을 따라 그 폭을 갖는다. 하나의 이러한 실시예에서, 게이트 구조체의 중심은 그 방향을 따라 피치만큼 제1 격리 구조체의 중심으로부터 이격되어 있고, 제2 격리 구조체의 중심은 그 방향을 따라 피치만큼 게이트 구조체의 중심으로부터 이격되어 있다. 일 실시예에서, 제1 및 제2 격리 구조체들 둘 다는 층간 유전체 층 내의 대응하는 트렌치 내에 있다.
하나의 이러한 실시예에서, 제1 소스 또는 드레인 영역은 게이트 구조체와 제1 격리 구조체 사이에 있다. 제2 소스 또는 드레인 영역은 게이트 구조체와 제2 격리 구조체 사이에 있다. 하나의 이러한 실시예에서, 제1 및 제2 소스 또는 드레인 영역들은 실리콘 및 게르마늄을 포함하는 임베디드 소스 또는 드레인 영역들이다. 하나의 이러한 실시예에서, 게이트 구조체는 게이트 전극과 핀의 사이에 그리고 게이트 전극의 측벽들을 따라 하이-k 유전체 층을 추가로 포함한다.
다른 양태에서, 반도체 구조체 내에서 또는 공통 기판 상에 형성된 아키텍처 내에서 개개의 유전체 플러그들의 깊이가 변화될 수 있다. 일 예로서, 도 23a는 본 개시내용의 다른 실시예에 따른, 핀 단부 응력 유도 피처들을 갖는 다른 반도체 구조체의 단면도를 예시하고 있다. 도 23a를 참조하면, 얕은 유전체 플러그(2308A)가 한 쌍의 깊은 유전체 플러그(2308B 및 2308C)와 함께 포함된다. 하나의 이러한 실시예에서, 도시된 바와 같이, 얕은 유전체 플러그(2308A)는 기판(2304) 내의 반도체 핀(2302)의 깊이와 대략 동일한 깊이에 있는 반면, 한 쌍의 깊은 유전체 플러그(2308B 및 2308C)는 기판(2304) 내의 반도체 핀(2302)의 깊이보다 아래의 깊이에 있다.
도 23a를 또다시 참조하면, 이러한 배열은 인접한 핀들(2302) 사이의 격리를 제공하기 위해 기판(2304) 내로 더 깊게 에칭되는 트렌치에서 핀 트림 격리(FTI) 디바이스들에 대한 응력 증폭(stress amplification)을 가능하게 해줄 수 있다. 칩 상의 트랜지스터들의 밀도를 증가시키기 위해 이러한 접근법이 구현될 수 있다. 일 실시예에서, 플러그 충전으로 인해 트랜지스터에 대해 유도된 응력 효과가 FTI 트랜지스터들에서는 확대되는데, 그 이유는 응력 전이(stress transfer)가 핀에서도 그리고 기판에서도 또는 트랜지스터보다 꽤 아래에서도 일어나기 때문이다.
다른 양태에서, 유전체 플러그에 포함된 인장 응력 유도 산화물 층의 폭 또는 양이, 예컨대, 디바이스가 PMOS 디바이스 또는 NMOS 디바이스인지에 따라, 반도체 구조체 내에서 또는 공통 기판 상에 형성된 아키텍처 내에서 변화될 수 있다. 일 예로서, 도 23b는 본 개시내용의 다른 실시예에 따른, 핀 단부 응력 유도 피처들을 갖는 다른 반도체 구조체의 단면도를 예시하고 있다. 도 23b를 참조하면, 특정의 실시예에서, NMOS 디바이스들은 대응하는 PMOS 디바이스들보다 인장 응력 유도 산화물 층(2350)을 상대적으로 더 많이 포함한다.
도 23b를 또다시 참조하면, 일 실시예에서, NMOS 및 PMOS에서 적절한 응력을 유도하도록 플러그 충전물을 차별화시키는 것이 구현된다. 예를 들어, NMOS 플러그들(2308D 및 2308E)은 PMOS 플러그들(2308F 및 2308G)보다 더 큰 체적 및 더 큰 폭의 인장 응력 유도 산화물 층(2350)을 갖는다. NMOS 및 PMOS 디바이스들에서 상이한 응력을 유도하도록 플러그 충전물이 패터닝될 수 있다. 예를 들어, 리소그래피 패터닝은 PMOS 디바이스들을 벌어지게 하는 데(open up)(예컨대, PMOS 디바이스들에 대한 유전체 플러그 트렌치들을 넓히는 데) 사용될 수 있으며, 이 시점에서 NMOS 디바이스들과 PMOS 디바이스들에서 플러그 충전물을 차별화시키기 위해 상이한 충전 옵션들이 수행될 수 있다. 예시적인 실시예에서, PMOS 디바이스들 상의 플러그 내의 유동성 산화물의 체적을 감소시키는 것은 유도된 인장 응력을 감소시킬 수 있다. 하나의 이러한 실시예에서, 예컨대, 소스 및 드레인 영역들에 압축 응력을 가하는 것으로부터, 압축 응력이 우세할 수 있다. 다른 실시예들에서, 상이한 플러그 라이너들 또는 상이한 충전 재료들의 사용은 튜닝가능한 응력 제어를 제공한다.
앞서 기술된 바와 같이, 폴리 플러그 응력 효과들이 NMOS 트랜지스터들(예컨대, 인장 채널 응력) 및 PMOS 트랜지스터들(예컨대, 압축 채널 응력) 둘 다에 이득이 될 수 있다는 점이 인식되어야 한다. 본 개시내용의 일 실시예에 따르면, 반도체 핀은 단축 응력을 받는(uniaxially stressed) 반도체 핀이다. 단축 응력을 받는 반도체 핀은 인장 응력으로 또는 압축 응력으로 단축 응력을 받을 수 있다. 예를 들어, 본 개시내용의 하나 이상의 실시예에 따르면, 도 24a는 인장 단축 응력을 갖는 핀의 각진 뷰(angled view)를 예시하는 반면, 도 24b는 압축 단축 응력을 갖는 핀의 각진 뷰를 예시하고 있다.
도 24a를 참조하면, 반도체 핀(2400)은 그 내에 배치된 별개의(discrete) 채널 영역(C)을 갖는다. 소스 영역(S)과 드레인 영역(D)은 반도체 핀(2400)에서, 채널 영역(C)의 양측에, 배치된다. 반도체 핀(2400)의 별개의 채널 영역은 단축 인장 응력의 방향(단부들(2402 및 2404) 쪽으로 서로 멀어지게 향해 있는 화살표들)을 따라, 소스 영역(S)으로부터 드레인 영역(D)으로의 전류 흐름 방향을 갖는다.
도 24b를 참조하면, 반도체 핀(2450)은 그 내에 배치된 별개의 채널 영역(C)을 갖는다. 소스 영역(S)과 드레인 영역(D)은 반도체 핀(2450)에서, 채널 영역(C)의 양측에, 배치된다. 반도체 핀(2450)의 별개의 채널 영역은 단축 압축 응력의 방향(단부들(2452 및 2454)로부터 서로 쪽으로 향해 있는 화살표들)을 따라, 소스 영역(S)으로부터 드레인 영역(D)으로의 전류 흐름 방향을 갖는다. 그에 따라, 본 명세서에 기술된 실시예들은 트랜지스터 이동도 및 구동 전류를 개선시키도록 구현될 수 있어, 보다 빠른 성능의 회로들 및 칩들을 가능하게 한다.
다른 양태에서는, 게이트 라인 컷들(폴리 컷들)이 만들어지는 위치들과 핀 트림 격리(FTI) 국소 핀 컷들이 만들어지는 위치들 사이에 관계가 있을 수 있다. 일 실시예에서, FTI 국소 핀 컷들은 폴리 컷들이 만들어지는 위치들에만 만들어진다. 그렇지만, 하나의 이러한 실시예에서, 폴리 컷이 만들어지는 위치마다 꼭 FTI 컷이 만들어지는 것은 아니다.
도 25a 및 도 25b는 본 개시내용의 일 실시예에 따른, 선택된 게이트 라인 컷 위치들에 국소 격리 구조체를 형성하기 위해 단일 게이트 간격을 갖는 핀들을 패터닝하는 방법에서의 다양한 동작들을 나타내는 평면도들을 예시하고 있다.
도 25a를 참조하면, 집적 회로 구조체를 제조하는 방법은 복수의 핀(2502) - 복수의 핀(2502)의 개개의 것들은 제1 방향(2504)을 따라 가장 긴 치수를 가짐 - 을 형성하는 단계를 포함한다. 복수의 게이트 구조체(2506)는 복수의 핀(2502) 위쪽에 있고, 게이트 구조체들(2506)의 개개의 것들은 제1 방향(2504)에 직교인 제2 방향(2508)을 따라 가장 긴 치수를 갖는다. 일 실시예에서, 게이트 구조체들(2506)은, 예컨대, 다결정 실리콘으로 제조되는, 희생 또는 더미 게이트 라인들이다. 일 실시예에서, 복수의 핀(2502)은 실리콘 핀들이고 아래에 있는 실리콘 기판의 한 부분과 연속적이다.
도 25a를 또다시 참조하면, 유전체 재료 구조체(2510)는 복수의 게이트 구조체(2506)의 인접한 게이트 구조체들 사이에 형성된다. 복수의 게이트 구조체(2506) 중 2개의 게이트 구조체의 부분들(2512 및 2513)이 복수의 핀(2502) 각각의 부분들을 노출시키도록 제거된다. 일 실시예에서, 게이트 구조체들(2506) 중 2개의 게이트 구조체의 부분들(2512 및 2513)을 제거하는 것은 게이트 구조체들(2506)의 부분들(2512 및 2513) 각각의 폭보다 더 넓은 리소그래피 윈도를 사용하는 것을 수반한다. 위치(2512)에 있는 복수의 핀(2502) 각각의 노출된 부분이 제거되어 컷 영역(2520)을 형성한다. 일 실시예에서, 복수의 핀(2502) 각각의 노출된 부분이 건식 또는 플라스마 에칭 프로세스를 사용하여 제거된다. 그렇지만, 위치(2513)에 있는 복수의 핀(2502) 각각의 노출된 부분은 제거되지 않도록 마스킹된다. 일 실시예에서, 영역(2512/2520)은 폴리 컷 및 FTI 국소 핀 컷 둘 다를 나타낸다. 그렇지만, 위치(2513)는 폴리 컷만을 나타낸다.
도 25b를 참조하면, 폴리 컷 및 FTI 국소 핀 컷의 위치(2512/2520) 및 폴리 컷의 위치(2513)는 유전체 플러그들과 같은 절연 구조체들(2530)로 충전된다. 예시적인 절연 구조체들 또는 "폴리 컷" 또는 "플러그" 구조체가 이하에서 기술된다.
도 26a 내지 도 26c는 본 개시내용의 일 실시예에 따른, 도 25b의 구조체의 다양한 영역들에 대해 폴리 컷 및 FTI 국소 핀 컷 위치들 및 폴리 컷 전용 위치들에 대한 유전체 플러그들에 대한 다양한 가능성들의 단면도들을 예시하고 있다.
도 26a를 참조하면, 도 25b의 구조체의 a-a' 축을 따른 위치(2513)에서의 유전체 플러그(2530)의 한 부분(2600A)의 단면도가 도시되어 있다. 유전체 플러그(2530)의 부분(2600A)이 커팅되지 않은 핀(2502) 상에 그리고 유전체 재료 구조체들(2510) 사이에 도시되어 있다.
도 26b를 참조하면, 도 25b의 구조체의 b-b' 축을 따른 위치(2512)에서의 유전체 플러그(2530)의 한 부분(2600B)의 단면도가 도시되어 있다. 유전체 플러그(2530)의 부분(2600B)이 커팅된 핀 위치(2520) 상에 그리고 유전체 재료 구조체들(2510) 사이에 도시되어 있다.
도 26c를 참조하면, 도 25b의 구조체의 c-c' 축을 따른 위치(2512)에서의 유전체 플러그(2530)의 한 부분(2600C)의 단면도가 도시되어 있다. 유전체 플러그(2530)의 부분(2600C)이 트렌치 격리 구조체(2602) 상에서 핀들(2502) 사이에 그리고 유전체 재료 구조체들(2510) 사이에 도시되어 있다. 일 실시예 - 그의 예들이 앞서 기술됨 - 에서, 트렌치 격리 구조체(2602)는 제1 절연 층(2602A), 제2 절연 층(2602B), 및 제2 절연 층(2602B) 상의 절연 충전 재료(2602C)를 포함한다.
도 25a, 도 25b 및 도 26a 내지 도 26c를 전체적으로 참조하면, 본 개시내용의 일 실시예에 따르면, 집적 회로 구조체를 제조하는 방법은 복수의 핀 - 복수의 핀의 개개의 것들은 제1 방향을 따라 있음 - 을 형성하는 단계를 포함한다. 복수의 게이트 구조체는 복수의 핀 위쪽에 형성되고, 게이트 구조체들의 개개의 것들은 제1 방향에 직교인 제2 방향을 따라 있다. 유전체 재료 구조체가 복수의 게이트 구조체의 인접한 게이트 구조체들 사이에 형성된다. 복수의 게이트 구조체 중 제1 게이트 구조체의 한 부분이 복수의 핀 각각의 제1 부분을 노출시키도록 제거된다. 복수의 게이트 구조체 중 제2 게이트 구조체의 한 부분이 복수의 핀 각각의 제2 부분을 노출시키도록 제거된다. 복수의 핀 각각의 노출된 제1 부분은 제거되지만, 복수의 핀 각각의 노출된 제2 부분은 제거되지 않는다. 제1 절연 구조체는 복수의 핀의 제거된 제1 부분의 위치에 형성된다. 제2 절연 구조체는 복수의 게이트 구조체 중 제2 게이트 구조체의 제거된 부분의 위치에 형성된다.
일 실시예에서, 복수의 게이트 구조체 중 제1 및 제2 게이트 구조체들의 부분들을 제거하는 것은 복수의 게이트 구조체 중 제1 및 제2 게이트 구조체들의 부분들 각각의 폭보다 더 넓은 리소그래피 윈도를 사용하는 것을 수반한다. 일 실시예에서, 복수의 핀 각각의 노출된 제1 부분을 제거하는 것은 복수의 핀의 높이보다 더 작은 깊이로 에칭하는 것을 수반한다. 하나의 이러한 실시예에서, 깊이는 복수의 핀에서의 소스 또는 드레인 영역들의 깊이보다 더 크다. 일 실시예에서, 복수의 핀은 실리콘을 포함하고 실리콘 기판의 한 부분과 연속적이다.
도 16a, 도 25a, 도 25b 및 도 26a 내지 도 26c를 전체적으로 참조하면, 본 개시내용의 다른 실시예에 따르면, 집적 회로 구조체는 실리콘을 포함하는 핀을 포함하고, 핀은 제1 방향을 따라 가장 긴 치수를 갖는다. 격리 구조체는 핀의 상부 부분 위쪽에 있고, 격리 구조체는 제1 방향을 따른 중심을 갖는다. 제1 게이트 구조체는 핀의 상부 부분 위쪽에 있고, 제1 게이트 구조체는 제1 방향에 직교인 제2 방향을 따라 가장 긴 치수를 갖는다. 제1 게이트 구조체의 중심은 제1 방향을 따라 피치만큼 격리 구조체의 중심으로부터 이격되어 있다. 제2 게이트 구조체는 핀의 상부 부분 위쪽에 있고, 제2 게이트 구조체는 제2 방향을 따라 가장 긴 치수를 갖는다. 제2 게이트 구조체의 중심은 제1 방향을 따라 피치만큼 제1 게이트 구조체의 중심으로부터 이격되어 있다. 제3 게이트 구조체는 제1 및 제2 게이트 구조체들로부터의 격리 구조체의 측면의 반대쪽에 있는 핀의 상부 부분 위쪽에 있고, 제3 게이트 구조체는 제2 방향을 따라 가장 긴 치수를 갖는다. 제3 게이트 구조체의 중심은 제1 방향을 따라 피치만큼 격리 구조체의 중심으로부터 이격되어 있다.
일 실시예에서, 제1 게이트 구조체, 제2 게이트 구조체 및 제3 게이트 구조체 각각은 하이-k 게이트 유전체 층의 측벽들 상에 그리고 측벽들 사이에 게이트 전극을 포함한다. 하나의 이러한 실시예에서, 제1 게이트 구조체, 제2 게이트 구조체 및 제3 게이트 구조체 각각은 게이트 전극 상에 그리고 하이-k 게이트 유전체 층의 측벽들 상에 절연 캡을 추가로 포함한다.
일 실시예에서, 제1 에피택셜 반도체 영역은 제1 게이트 구조체와 격리 구조체 사이에서 핀의 상부 부분 상에 있다. 제2 에피택셜 반도체 영역은 제1 게이트 구조체와 제2 게이트 구조체 사이에서 핀의 상부 부분 상에 있다. 제3 에피택셜 반도체 영역은 제3 게이트 구조체와 격리 구조체 사이에서 핀의 상부 부분 상에 있다. 하나의 이러한 실시예에서, 제1, 제2 및 제3 에피택셜 반도체 영역들은 실리콘 및 게르마늄을 포함한다. 다른 이러한 실시예에서, 제1, 제2 및 제3 에피택셜 반도체 영역들은 실리콘을 포함한다.
도 16a, 도 25a, 도 25b 및 도 26a 내지 도 26c를 전체적으로 참조하면, 본 개시내용의 다른 실시예에 따르면, 집적 회로 구조체는 한 쌍의 반도체 핀 사이의 얕은 트렌치 격리(STI) 구조체를 포함하며, STI 구조체는 제1 방향을 따라 가장 긴 치수를 갖는다. 격리 구조체는 STI 구조체 상에 있고, 격리 구조체는 제1 방향을 따른 중심을 갖는다. 제1 게이트 구조체는 STI 구조체 상에 있고, 제1 게이트 구조체는 제1 방향에 직교인 제2 방향을 따라 가장 긴 치수를 갖는다. 제1 게이트 구조체의 중심은 제1 방향을 따라 피치만큼 격리 구조체의 중심으로부터 이격되어 있다. 제2 게이트 구조체는 STI 구조체 상에 있고, 제2 게이트 구조체는 제2 방향을 따라 가장 긴 치수를 갖는다. 제2 게이트 구조체의 중심은 제1 방향을 따라 피치만큼 제1 게이트 구조체의 중심으로부터 이격되어 있다. 제3 게이트 구조체는 제1 및 제2 게이트 구조체들로부터의 격리 구조체의 측면의 반대쪽에 있는 STI 구조체 상에 있고, 제3 게이트 구조체는 제2 방향을 따라 가장 긴 치수를 갖는다. 제3 게이트 구조체의 중심은 제1 방향을 따라 피치만큼 격리 구조체의 중심으로부터 이격되어 있다.
일 실시예에서, 제1 게이트 구조체, 제2 게이트 구조체 및 제3 게이트 구조체 각각은 하이-k 게이트 유전체 층의 측벽들 상에 그리고 측벽들 사이에 게이트 전극을 포함한다. 하나의 이러한 실시예에서, 제1 게이트 구조체, 제2 게이트 구조체 및 제3 게이트 구조체 각각은 게이트 전극 상에 그리고 하이-k 게이트 유전체 층의 측벽들 상에 절연 캡을 추가로 포함한다. 일 실시예에서, 한 쌍의 반도체 핀은 한 쌍의 실리콘 핀이다.
다른 양태에서, 폴리 컷과 FTI 국소 핀 컷 모두이든 폴리 컷만이든간에, 커팅된 위치들을 충전하는 데 사용되는 절연 구조체들 또는 유전체 플러그들이 대응하는 커팅된 게이트 라인의 유전체 스페이서들 내로 또는 심지어 대응하는 커팅된 게이트 라인의 유전체 스페이서들을 넘어서 측방으로 연장될 수 있다.
트렌치 콘택트 형상이 폴리 컷 유전체 플러그에 의해 영향을 받지 않는 제1 예에서, 도 27a는 본 개시내용의 일 실시예에 따른, 게이트 라인의 유전체 스페이서들 내로 연장되는 유전체 플러그로 커팅된 게이트 라인을 갖는 집적 회로 구조체의 평면도 및 대응하는 단면도를 예시하고 있다.
도 27a를 참조하면, 집적 회로 구조체(2700A)는 제1 방향(2703)을 따라 가장 긴 치수를 갖는 제1 실리콘 핀(2702)을 포함한다. 제2 실리콘 핀(2704)은 제1 방향(2703)을 따라 가장 긴 치수를 갖는다. 제1 실리콘 핀(2702)과 제2 실리콘 핀(2704) 사이에 절연체 재료(2706)가 있다. 게이트 라인(2708)은 제2 방향(2709)을 따라 제1 실리콘 핀(2702) 위쪽에 그리고 제2 실리콘 핀(2704) 위쪽에 있고, 제2 방향(2709)은 제1 방향(2703)에 직교이다. 게이트 라인(2708)은 제1 측면(2708A) 및 제2 측면(2708B)을 가지며, 제1 단부(2708C) 및 제2 단부(2708D)를 갖는다. 게이트 라인(2708)은 절연체 재료(2706) 위쪽에서 게이트 라인(2708)의 제1 단부(2708C)와 제2 단부(2708D) 사이에 불연속부(2710)를 갖는다. 불연속부(2710)는 유전체 플러그(2712)에 의해 충전된다.
트렌치 콘택트(2714)는 게이트 라인(2708)의 제1 측면(2708A)에서 제2 방향(2709)을 따라 제1 실리콘 핀(2702) 위쪽에 그리고 제2 실리콘 핀(2704) 위쪽에 있다. 트렌치 콘택트(2714)는 유전체 플러그(2712)에 측방으로 인접해 있는 위치(2715)에서 절연체 재료(2706)에 걸쳐 연속적이다. 유전체 스페이서(2716)는 트렌치 콘택트(2714)와 게이트 라인(2708)의 제1 측면(2708A) 사이에 측방으로 있다. 유전체 스페이서(2716)는 게이트 라인(2708)의 제1 측면(2708A) 및 유전체 플러그(2712)를 따라 연속적이다. 유전체 스페이서(2716)는 유전체 플러그(2712)에 측방으로 인접해 있는 폭(W2)이 게이트 라인(2708)의 제1 측면(2708A)에 측방으로 인접해 있는 폭(W1)보다 더 얇다.
일 실시예에서, 제2 트렌치 콘택트(2718)는 게이트 라인(2708)의 제2 측면(2708B)에서 제2 방향(2709)을 따라 제1 실리콘 핀(2702) 위쪽에 그리고 제2 실리콘 핀(2704) 위쪽에 있다. 제2 트렌치 콘택트(2718)는 유전체 플러그(2712)에 측방으로 인접해 있는 위치(2719)에서 절연체 재료(2706)에 걸쳐 연속적이다. 하나의 이러한 실시예에서, 제2 유전체 스페이서(2720)는 제2 트렌치 콘택트(2718)와 게이트 라인(2708)의 제2 측면(2708B) 사이에 측방으로 있다. 제2 유전체 스페이서(2720)는 게이트 라인(2708)의 제2 측면(2708B) 및 유전체 플러그(2712)를 따라 연속적이다. 제2 유전체 스페이서는 유전체 플러그(2712)에 측방으로 인접해 있는 폭이 게이트 라인(2708)의 제2 측면(2708B)에 측방으로 인접해 있는 폭보다 더 얇다.
일 실시예에서, 게이트 라인(2708)은 하이-k 게이트 유전체 층(2722), 게이트 전극(2724), 및 유전체 캡 층(2726)을 포함한다. 일 실시예에서, 유전체 플러그(2712)는 유전체 스페이서(2714)와 동일한 재료를 포함하지만 유전체 스페이서(2714)와 별개이다. 일 실시예에서, 유전체 플러그(2712)는 유전체 스페이서(2714)와 상이한 재료를 포함한다.
트렌치 콘택트 형상이 폴리 컷 유전체 플러그에 의해 영향을 받는 제2 예에서, 도 27b는 본 개시내용의 다른 실시예에 따른, 게이트 라인의 유전체 스페이서들을 넘어 연장되는 유전체 플러그로 커팅된 게이트 라인을 갖는 집적 회로 구조체의 평면도 및 대응하는 단면도를 예시하고 있다.
도 27b를 참조하면, 집적 회로 구조체(2700B)는 제1 방향(2753)을 따라 가장 긴 치수를 갖는 제1 실리콘 핀(2752)을 포함한다. 제2 실리콘 핀(2754)은 제1 방향(2753)을 따라 가장 긴 치수를 갖는다. 절연체 재료(2756)는 제1 실리콘 핀(2752)과 제2 실리콘 핀(2754) 사이에 있다. 게이트 라인(2758)은 제2 방향(2759)을 따라 제1 실리콘 핀(2752) 위쪽에 그리고 제2 실리콘 핀(2754) 위쪽에 있고, 제2 방향(2759)은 제1 방향(2753)에 직교이다. 게이트 라인(2758)은 제1 측면(2758A) 및 제2 측면(2758B)을 가지며, 제1 단부(2758C) 및 제2 단부(2758D)를 갖는다. 게이트 라인(2758)은 절연체 재료(2756) 위쪽에서 게이트 라인(2758)의 제1 단부(2758C)와 제2 단부(2758D) 사이에 불연속부(2760)를 갖는다. 불연속부(2760)는 유전체 플러그(2762)에 의해 충전된다.
트렌치 콘택트(2764)는 게이트 라인(2758)의 제1 측면(2758A)에서 제2 방향(2759)을 따라 제1 실리콘 핀(2752) 위쪽에 그리고 제2 실리콘 핀(2754) 위쪽에 있다. 트렌치 콘택트(2764)는 유전체 플러그(2762)에 측방으로 인접해 있는 위치(2765)에서 절연체 재료(2756)에 걸쳐 연속적이다. 유전체 스페이서(2766)는 트렌치 콘택트(2764)와 게이트 라인(2758)의 제1 측면(2758A) 사이에 측방으로 있다. 유전체 스페이서(2766)가 게이트 라인(2758)의 제1 측면(2758A)을 따라서는 있지만 유전체 플러그(2762)를 따라서는 있지 않아서, 불연속적인 유전체 스페이서(2766)를 초래한다. 트렌치 콘택트(2764)는 유전체 플러그(2762)에 측방으로 인접해 있는 폭(W1)이 유전체 스페이서(2766)에 측방으로 인접해 있는 폭(W2)보다 더 얇다.
일 실시예에서, 제2 트렌치 콘택트(2768)는 게이트 라인(2758)의 제2 측면(2758B)에서 제2 방향(2759)을 따라 제1 실리콘 핀(2752) 위쪽에 그리고 제2 실리콘 핀(2754) 위쪽에 있다. 제2 트렌치 콘택트(2768)는 유전체 플러그(2762)에 측방으로 인접해 있는 위치(2769)에서 절연체 재료(2756)에 걸쳐 연속적이다. 하나의 이러한 실시예에서, 제2 유전체 스페이서(2770)는 제2 트렌치 콘택트(2768)와 게이트 라인(2758)의 제2 측면(2758B) 사이에 측방으로 있다. 제2 유전체 스페이서(2770)가 게이트 라인(2758)의 제2 측면(2508B)을 따라서는 있지만 유전체 플러그(2762)를 따라서는 있지 않아서, 불연속적인 유전체 스페이서(2770)를 초래한다. 제2 트렌치 콘택트(2768)는 유전체 플러그(2762)에 측방으로 인접해 있는 폭이 제2 유전체 스페이서(2770)에 측방으로 인접해 있는 폭보다 더 얇다.
일 실시예에서, 게이트 라인(2758)은 하이-k 게이트 유전체 층(2772), 게이트 전극(2774), 및 유전체 캡 층(2776)을 포함한다. 일 실시예에서, 유전체 플러그(2762)는 유전체 스페이서(2764)와 동일한 재료를 포함하지만 유전체 스페이서(2764)와 별개이다. 일 실시예에서, 유전체 플러그(2762)는 유전체 스페이서(2764)와 상이한 재료를 포함한다.
폴리 컷 위치에 대한 유전체 플러그가 플러그의 상단으로부터 플러그의 하단으로 테이퍼링되는 제3 예에서, 도 28a 내지 도 28f는 본 개시내용의 다른 실시예에 따른, 게이트 라인의 유전체 스페이서들을 넘어 연장되는 상부 부분 및 게이트 라인의 유전체 스페이서들 내로 연장되는 하부 부분을 갖는 유전체 플러그로 커팅된 게이트 라인을 갖는 집적 회로 구조체를 제조하는 방법에서의 다양한 동작들의 단면도들을 예시하고 있다.
도 28a를 참조하면, 반도체 핀들 사이의 트렌치 격리 구조체 위쪽에와 같은, 구조체(2804) 위쪽에 복수의 게이트 라인(2802)이 형성된다. 일 실시예에서, 게이트 라인들(2802) 각각은, 예컨대, 더미 게이트 전극(2806) 및 유전체 캡(2808)을 갖는 희생 또는 더미 게이트 라인이다. 이러한 희생 또는 더미 게이트 라인들의 부분들은, 예컨대, 이하에서 기술되는 유전체 플러그 형성 이후에, 대체 게이트 프로세스에서 나중에 대체될 수 있다. 유전체 스페이서들(2810)은 게이트 라인들(2802)의 측벽들을 따라 있다. 층간 유전체 층과 같은, 유전체 재료(2812)가 게이트 라인들(2802) 사이에 있다. 마스크(2814)가 형성되고 게이트 라인들(2802) 중 하나의 게이트 라인의 한 부분을 노출시키도록 리소그래피적으로 패터닝된다.
도 28b를 참조하면, 마스크(2814)가 준비된(in place) 상태에서, 중앙 게이트 라인(2802)이 에칭 프로세스를 이용해 제거된다. 마스크(2814)가 이어서 제거된다. 일 실시예에서, 에칭 프로세스는 제거된 게이트 라인(2802)의 유전체 스페이서들(2810)의 부분들을 침식시켜, 감소된 유전체 스페이서들(2816)을 형성한다. 그에 부가하여, 마스크(2814)에 의해 노출된 유전체 재료(2812)의 상부 부분들이 에칭 프로세스에서 침식되어, 침식된 유전체 재료 부분들(2818)을 형성한다. 특정의 실시예에서, 잔여 다결정 실리콘과 같은, 잔여 더미 게이트 재료(2820)가, 불완전한 에칭 프로세스의 아티팩트로서, 구조체 내에 남아 있다.
도 28c를 참조하면, 도 28b의 구조체 위쪽에 하드마스크(2822)가 형성된다. 하드마스크(2822)는 도 28b의 구조체의 상부 부분과 그리고, 특히, 침식된 유전체 재료 부분들(2818)과 컨포멀할 수 있다.
도 28d를 참조하면, 잔여 더미 게이트 재료(2820)는, 예컨대, 게이트 라인들(2802) 중 중앙 게이트 라인을 제거하는 데 사용되는 에칭 프로세스와 화학반응(chemistry)이 유사할 수 있는, 에칭 프로세스를 이용해 제거된다. 일 실시예에서, 하드마스크(2822)는 침식된 유전체 재료 부분들(2818)을 잔여 더미 게이트 재료(2820)의 제거 동안의 추가의 침식으로부터 보호한다.
도 28e를 참조하면, 하드마스크(2822)가 제거된다. 일 실시예에서, 하드마스크(2822)는 침식된 유전체 재료 부분들(2818)의 추가의 침식 없이 또는 본질적으로 추가의 침식 없이 제거된다.
도 28f를 참조하면, 도 28e의 구조체의 개구 내에 유전체 플러그(2830)가 형성된다. 유전체 플러그(2830)의 상부 부분은 침식된 유전체 재료 부분들(2818) 위쪽에, 예컨대, 사실상 원래의 스페이서들(2810)을 넘어가 있다. 유전체 플러그(2830)의 하부 부분은, 예컨대, 사실상 원래의 스페이서들(2810) 내로 그러나 그를 넘어가지 않게, 감소된 유전체 스페이서들(2816)에 인접해 있다. 그 결과, 유전체 플러그(2830)는 도 28f에 도시된 바와 같이 테이퍼링된 프로파일을 갖는다. 유전체 플러그(2830)가 다른 폴리 컷 또는 FTI 플러그들 또는 핀 단부 스트레서들에 대해 앞서 기술된 재료들 및 프로세스로부터 제조될 수 있다는 점이 인식되어야 한다.
다른 양태에서, 플레이스홀더 게이트 구조체 또는 더미 게이트 구조체의 부분들이 대체 게이트 프로세스 동안 트렌치 격리 영역들의 침식에 대한 보호물로서 영구 게이트 구조체 아래의 트렌치 격리 영역들 위쪽에 유지될 수 있다. 예를 들어, 도 29a 내지 도 29c는 본 개시내용의 일 실시예에 따른, 영구 게이트 스택의 하단의 부분들에 잔여 더미 게이트 재료를 갖는 집적 회로 구조체의 평면도 및 대응하는 단면도들을 예시하고 있다.
도 29a 내지 도 29c를 참조하면, 집적 회로 구조체는 반도체 기판(2904)으로부터 돌출하는, 실리콘 핀과 같은, 핀(2902)을 포함한다. 핀(2902)은 하부 핀 부분(2902B) 및 상부 핀 부분(2902A)을 갖는다. 상부 핀 부분(2902A)은 상단(2902C) 및 측벽들(2902D)을 갖는다. 격리 구조체(2906)가 하부 핀 부분(2902B)을 둘러싼다. 격리 구조체(2906)는 상단 표면(2907)을 갖는 절연 재료(2906C)를 포함한다. 반도체 재료(2908)가 절연 재료(2906C)의 상단 표면(2907)의 한 부분 상에 있다. 반도체 재료(2908)가 핀(2902)으로부터 분리되어 있다.
게이트 유전체 층(2910)은 상부 핀 부분(2902A)의 상단(2902C) 위쪽에 그리고 상부 핀 부분(2902A)의 측벽들(2902D)에 측방으로 인접해 있다. 게이트 유전체 층(2910)이 절연 재료(2906C)의 상단 표면(2907)의 부분 상의 반도체 재료(2908) 상에 추가로 있다. 핀(2902)의 산화된 부분과 같은, 개재하는 부가의 게이트 유전체 층(2911)은 상부 핀 부분(2902A)의 상단(2902C) 위쪽에 그리고 상부 핀 부분(2902A)의 측벽들(2902D)에 측방으로 인접하게 게이트 유전체 층(2910)과의 사이에 있을 수 있다. 게이트 전극(2912)은 상부 핀 부분(2902A)의 상단(2902C) 위쪽에 그리고 상부 핀 부분(2902A)의 측벽들(2902D)에 측방으로 인접해 있는 게이트 유전체 층(2910) 위쪽에 있다. 게이트 전극(2912)이 절연 재료(2906C)의 상단 표면(2907)의 부분 상의 반도체 재료(2908) 상의 게이트 유전체 층(2910) 위쪽에 추가로 있다. 제1 소스 또는 드레인 영역(2916)은 게이트 전극(2912)의 제1 측면에 인접해 있고, 제2 소스 또는 드레인 영역(2918)은 게이트 전극(2912)의 제2 측면에 인접해 있으며, 제2 측면은 제1 측면의 반대쪽에 있다. 일 실시예 - 그의 예들이 앞서 기술됨 - 에서, 격리 구조체(2906)는 제1 절연 층(2906A), 제2 절연 층(2906B), 및 절연 재료(2906C)를 포함한다.
일 실시예에서, 절연 재료(2906C)의 상단 표면(2907)의 부분 상의 반도체 재료(2908)는 다결정 실리콘이거나 다결정 실리콘을 포함한다. 일 실시예에서, 절연 재료(2906C)의 상단 표면(2907)은 오목한 함몰부(concave depression)를 갖고, 도시되어 있으며, 반도체 재료(2908)는 오목한 함몰부에 있다. 일 실시예에서, 격리 구조체(2906)는 절연 재료(2906C)의 하단 및 측벽들을 따라 제2 절연 재료(2906A 또는 2906B 또는 2906A/2906B 둘 다)를 포함한다. 하나의 이러한 실시예에서, 도시된 바와 같이, 절연 재료(2906C)의 측벽들을 따라 있는 제2 절연 재료(2906A 또는 2906B 또는 2906A/2906B 둘 다)의 부분은 절연 재료(2906C)의 최상부 표면보다 위에 상단 표면을 갖는다. 일 실시예에서, 제2 절연 재료(2906A 또는 2906B 또는 2906A/2906B 둘 다)의 상단 표면은 반도체 재료(2908)의 최상부 표면보다 위에 있거나 그와 동일 평면이다.
일 실시예에서, 절연 재료(2906C)의 상단 표면(2907) 부분 상의 반도체 재료(2908)는 게이트 유전체 층(2910)을 넘어 연장되지 않는다. 즉, 평면도 관점에서, 반도체 재료(2908)의 위치는 게이트 스택(2912/2910)에 의해 커버된 영역으로 제한된다. 일 실시예에서, 제1 유전체 스페이서(2920)는 게이트 전극(2912)의 제1 측면을 따라 있다. 제2 유전체 스페이서(2922)는 게이트 전극(2912)의 제2 측면을 따라 있다. 하나의 이러한 실시예에서, 도 29b에 도시된 바와 같이, 게이트 유전체 층(2910)이 제1 유전체 스페이서(2920) 및 제2 유전체 스페이서(2922)의 측벽들을 따라 추가로 연장된다.
일 실시예에서, 게이트 전극(2912)은 컨포멀 도전성 층(2912A)(예컨대, 일함수 층)을 포함한다. 하나의 이러한 실시예에서, 일함수 층(2912A)은 티타늄 및 질소를 포함한다. 다른 실시예에서, 일함수 층(2912A)은 티타늄, 알루미늄, 탄소 및 질소를 포함한다. 일 실시예에서, 게이트 전극(2912)은 일함수 층(2912A) 위쪽에 도전성 충전 금속 층(2912B)을 추가로 포함한다. 하나의 이러한 실시예에서, 도전성 충전 금속 층(2912B)은 텅스텐을 포함한다. 특정의 실시예에서, 도전성 충전 금속 층(2912B)은 95 이상 원자%의 텅스텐 및 0.1 내지 2 원자%의 불소(fluorine)를 포함한다. 일 실시예에서, 도 29b에 도시된 바와 같이, 절연 캡(2924)이 게이트 전극(2912) 상에 있고 게이트 유전체 층(2910) 위쪽에 연장될 수 있다.
도 30a 내지 도 30d는 본 개시내용의 다른 실시예에 따른, 영구 게이트 스택의 하단의 부분들에 잔여 더미 게이트 재료를 갖는 집적 회로 구조체를 제조하는 방법에서의 다양한 동작들의 단면도들을 예시하고 있다. 도 29c의 구조체의 a-a' 축의 한 부분을 따른 관점이 도시되어 있다.
도 30a를 참조하면, 집적 회로 구조체를 제조하는 방법은 반도체 기판(3002)으로부터 핀(3000)을 형성하는 단계를 포함한다. 핀(3000)은 하부 핀 부분(3000A) 및 상부 핀 부분(3000B)을 갖는다. 상부 핀 부분(3000B)은 상단(3000C) 및 측벽들(3000D)을 갖는다. 격리 구조체(3004)는 하부 핀 부분(3000A)을 둘러싼다. 격리 구조체(3004)는 상단 표면(3005)을 갖는 절연 재료(3004C)를 포함한다. 플레이스홀더 게이트 전극(3006)은 상부 핀 부분(3000B)의 상단(3000C) 위쪽에 그리고 상부 핀 부분(3000B)의 측벽들(3000D)에 측방으로 인접해 있다. 플레이스홀더 게이트 전극(3006)은 반도체 재료를 포함한다.
비록 도 30a의 관점에서는 도시되지 않았지만(그러나, 그에 대한 위치들은 도 29c에 도시되어 있음), 제1 소스 또는 드레인 영역은 플레이스홀더 게이트 전극(3006)의 제1 측면에 인접하여 형성될 수 있고, 제2 소스 또는 드레인 영역은 플레이스홀더 게이트 전극(3006)의 제2 측면에 인접하여 형성될 수 있으며, 제2 측면은 제1 측면의 반대쪽에 있다. 그에 부가하여, 게이트 유전체 스페이서들은 플레이스홀더 게이트 전극(3006)의 측벽들을 따라 형성될 수 있고, 층간 유전체(ILD) 층은 플레이스홀더 게이트 전극(3006)에 측방으로 인접하게 형성될 수 있다.
일 실시예에서, 플레이스홀더 게이트 전극(3006)은 다결정 실리콘이거나 다결정 실리콘을 포함한다. 일 실시예에서, 도시된 바와 같이, 격리 구조체(3004)의 절연 재료(3004C)의 상단 표면(3005)은 오목한 함몰부를 갖는다. 플레이스홀더 게이트 전극(3006)의 한 부분은 오목한 함몰부에 있다. 일 실시예에서, 도시된 바와 같이, 격리 구조체(3004)는 절연 재료(3004C)의 하단 및 측벽들을 따라 제2 절연 재료(3004A 또는 3004B 또는 3004A 및 3004B 둘 다)를 포함한다. 하나의 이러한 실시예에서, 절연 재료(3004C)의 측벽들을 따라 있는 제2 절연 재료(3004A 또는 3004B 또는 3004A 및 3004B 둘 다)의 부분은 절연 재료(3004C)의 상단 표면(3005)의 적어도 한 부분보다 위에 상단 표면을 갖는다. 일 실시예에서, 제2 절연 재료(3004A 또는 3004B 또는 3004A 및 3004B 둘 다)의 상단 표면은 플레이스홀더 게이트 전극(3006)의 한 부분의 최하부 표면 위에 있다.
도 30b를 참조하면, 플레이스홀더 게이트 전극(3006)은, 예컨대, 도 30a의 방향(3008)을 따라, 상부 핀 부분(3000B)의 상단(3000C) 및 측벽들(3000D) 위쪽으로부터 에칭된다. 에칭 프로세스는 대체 게이트 프로세스라고 지칭될 수 있다. 일 실시예에서, 에칭 또는 대체 게이트 프로세스는 불완전하고, 격리 구조체(3004)의 절연 재료(3004C)의 상단 표면(3005)의 적어도 한 부분 상에 플레이스홀더 게이트 전극(3006)의 한 부분(3012)을 남긴다.
도 30a 및 도 30b 둘 다를 참조하면, 일 실시예에서, 도시된 바와 같이, 플레이스홀더 게이트 전극(3006)을 형성하는 것보다 앞서 형성된 상부 핀 부분(3000B)의 산화된 부분(3010)이 에칭 프로세스 동안 유지된다. 그렇지만, 다른 실시예에서, 플레이스홀더 게이트 유전체 층은 플레이스홀더 게이트 전극(3006)을 형성하는 것보다 앞서 형성되고, 플레이스홀더 게이트 유전체 층은 플레이스홀더 게이트 전극을 에칭한 후에 제거된다.
도 30c를 참조하면, 게이트 유전체 층(3014)은 상부 핀 부분(3000B)의 상단(3000C) 위쪽에 그리고 상부 핀 부분(3000B)의 측벽들(3000D)에 측방으로 인접하게 형성된다. 일 실시예에서, 도시된 바와 같이, 게이트 유전체 층(3014)은 상부 핀 부분(3000B)의 상단(3000C) 위쪽에 그리고 상부 핀 부분(3000B)의 측벽들(3000D)에 측방으로 인접하게 상부 핀 부분(3000B)의 산화된 부분(3010) 상에 형성된다. 다른 실시예에서, 상부 핀 부분(3000B)의 산화된 부분(3010)이 플레이스홀더 게이트 전극을 에칭하는 것에 후속하여 제거되는 경우에 게이트 유전체 층(3014)은 상부 핀 부분(3000B)의 상단(3000C) 위쪽에 그리고 상부 핀 부분(3000B)의 측벽들(3000D)에 측방으로 인접하게 상부 핀 부분(3000B) 바로 위에 형성된다. 어느 경우든지, 일 실시예에서, 게이트 유전체 층(3014)이 격리 구조체(3004)의 절연 재료(3004C)의 상단 표면(3005)의 부분 상의 플레이스홀더 게이트 전극(3006)의 부분(3012) 상에 추가로 형성된다.
도 30d를 참조하면, 영구 게이트 전극(3016)은 상부 핀 부분(3000B)의 상단(3000C) 위쪽에 그리고 상부 핀 부분(3000B)의 측벽들(3000D)에 측방으로 인접해 있는 게이트 유전체 층(3014) 위쪽에 형성된다. 영구 게이트 전극(3016)이 절연 재료(3004C)의 상단 표면(3005)의 부분 상의 플레이스홀더 게이트 전극(3006)의 부분(3012) 상의 게이트 유전체 층(3014) 위쪽에 추가로 있다.
일 실시예에서, 영구 게이트 전극(3016)을 형성하는 단계는 일함수 층(3016A)을 형성하는 단계를 포함한다. 하나의 이러한 실시예에서, 일함수 층(3016A)은 티타늄 및 질소를 포함한다. 다른 이러한 실시예에서, 일함수 층(3016A)은 티타늄, 알루미늄, 탄소 및 질소를 포함한다. 일 실시예에서, 영구 게이트 전극(3016)을 형성하는 단계는 일함수 층(3016A) 위쪽에 도전성 충전 금속 층(3016B)을 형성하는 단계를 추가로 포함한다. 하나의 이러한 실시예에서, 도전성 충전 금속 층(3016B)을 형성하는 단계는 원자 층 퇴적(atomic layer deposition)(ALD)을 사용하여 텅스텐 헥사플루오라이드(WF6) 전구체로 텅스텐 함유 막을 형성하는 단계를 포함한다. 일 실시예에서, 절연 게이트 캡 층(3018)이 영구 게이트 전극(3016) 상에 형성된다.
다른 양태에서, 본 개시내용의 일부 실시예들은 게이트 전극에 대한 게이트 유전체 구조체에 비정질 하이-k 층을 포함한다. 다른 실시예들에서, 부분적으로 또는 전체적으로 결정질인 하이-k 층이 게이트 전극에 대한 게이트 유전체 구조체에 포함된다. 부분적으로 또는 전체적으로 결정질인 하이-k 층이 포함되는 일 실시예에서, 게이트 유전체 구조체는 강유전성(ferroelectric)(FE) 게이트 유전체 구조체이다. 부분적으로 또는 전체적으로 결정질인 하이-k 층이 포함되는 다른 실시예에서, 게이트 유전체 구조체는 반강유전성(antiferroelectric)(AFE) 게이트 유전체 구조체이다.
일 실시예에서, 강유전성 또는 반강유전성 게이트 산화물들을 채택함으로써 디바이스 채널 내의 전하를 증가시키고 문턱전압 이하(sub-threshold) 거동을 개선시키기 위한 접근법들이 본 명세서에 기술된다. 강유전성 및 반강유전성 게이트 산화물은 보다 높은 전류를 위해 채널 전하를 증가시킬 수 있고 또한 보다 급격한 턴온 거동을 할 수 있다.
맥락을 제공하기 위해, 하프늄 또는 지르코늄(Hf 또는 Zr)계 강유전성 및 반강유전성(FE 또는 AFE) 재료들은 전형적으로 납 지르코늄 티타네이트(PZT)와 같은 강유전성 재료보다 훨씬 더 얇으며, 이에 따라, 고도로 스케일링된 로직 기술과 호환가능할 수 있다. 로직 트랜지스터들의 성능을 개선시킬 수 있는 FE 또는 AFE 재료들의 두 가지 특징이 있다: (1) FE 또는 AFE 분극(polarization)에 의해 달성되는 채널 내의 보다 높은 전하 및 (2) 급속한 FE 또는 AFE 전이(transition)로 인한 보다 급격한 턴온 거동. 이러한 특성들은 전류를 증가시키고 문턱전압 이하 스윙(subthreshold swing)(SS)을 감소시킴으로써 트랜지스터 성능을 개선시킬 수 있다.
도 31a는 본 개시내용의 일 실시예에 따른, 강유전성 또는 반강유전성 게이트 유전체 구조체를 갖는 반도체 디바이스의 단면도를 예시하고 있다.
도 31a를 참조하면, 집적 회로 구조체(3100)는 기판(3104) 위에 게이트 구조체(3102)를 포함한다. 일 실시예에서, 게이트 구조체(3102)는, 단결정 실리콘과 같은, 단결정 재료를 포함하는 반도체 채널 구조체(3106) 위에 또는 위쪽에 있다. 게이트 구조체(3102)는 반도체 채널 구조체(3106) 위쪽의 게이트 유전체 및 게이트 유전체 구조체 위쪽의 게이트 전극을 포함한다. 게이트 유전체는 강유전성 또는 반강유전성 다결정 재료 층(3102A)을 포함한다. 게이트 전극은 강유전성 또는 반강유전성 다결정 재료 층(3102A) 상에 도전성 층(3102B)을 갖는다. 도전성 층(3102B)은 금속을 포함하고, 장벽 층, 일함수 층, 또는 FE 또는 AFE 층들의 결정화를 향상시키는 템플레이팅 층(templating layer)일 수 있다. 게이트 충전 층 또는 층(들)(3102C)은 도전성 층(3102B) 상에 또는 그 위에 있다. 소스 영역(3108)과 드레인 영역(3110)은 게이트 구조체(3102)의 양측(opposite sides)에 있다. 소스 또는 드레인 콘택트들(3112)은 위치들(3149)에서 소스 영역(3108) 및 드레인 영역(3110)에 전기적으로 연결되고, 층간 유전체 층(3114) 또는 게이트 유전체 스페이서들(3116) 중 하나 또는 둘 다에 의해 게이트 구조체(3102)로부터 이격되어 있다. 도 31a의 예에서, 소스 영역(3108) 및 드레인 영역(3110)은 기판(3104)의 영역들이다. 일 실시예에서, 소스 또는 드레인 콘택트들(3112)은 장벽 층(3112A) 및 도전성 트렌치 충전 재료(3112B)를 포함한다. 일 실시예에서, 도 31a에 도시된 바와 같이, 강유전성 또는 반강유전성 다결정 재료 층(3102A)은 유전체 스페이서들(3116)을 따라 연장된다.
일 실시예에서, 그리고 본 개시내용 전반에 걸쳐 적용가능한 바와 같이, 강유전성 또는 반강유전성 다결정 재료 층(3102A)은 강유전성 다결정 재료 층이다. 일 실시예에서, 강유전성 다결정 재료 층은 Zr이 50:50 이상인 Zr:Hf 비로 Zr 및 Hf를 포함하는 산화물이다. 사방정계 결정도(orthorhombic crystallinity)가 증가함에 따라 강유전성 효과가 증가할 수 있다. 일 실시예에서, 강유전성 다결정 재료 층은 적어도 80%의 사방정계 결정도를 갖는다.
일 실시예에서, 그리고 본 개시내용 전반에 걸쳐 적용가능한 바와 같이, 강유전성 또는 반강유전성 다결정 재료 층(3102A)은 반강유전성 다결정 재료 층이다. 일 실시예에서, 반강유전성 다결정 재료 층은 Zr이 80:20 이상이며 그리고 심지어 Zr이 100%(ZrO2)까지인 Zr:Hf 비로 Zr 및 Hf를 포함하는 산화물이다. 일 실시예에서, 반강유전성 다결정 재료 층은 적어도 80%의 정방정계 결정도(tetragonal crystallinity)를 갖는다.
일 실시예에서, 그리고 본 개시내용 전반에 걸쳐 적용가능한 바와 같이, 게이트 스택(3102)의 게이트 유전체는 강유전성 또는 반강유전성 다결정 재료 층(3102A)과 반도체 채널 구조체(3106) 사이에, 자연 실리콘 산화물 층(native silicon oxide layer), 하이 K 유전체(HfOx, Al2O3 등), 또는 산화물과 하이 K의 조합과 같은, 비정질 유전체 층(3103)을 추가로 포함한다. 일 실시예에서, 그리고 본 개시내용 전반에 걸쳐 적용가능한 바와 같이, 강유전성 또는 반강유전성 다결정 재료 층(3102A)은 1 나노미터 내지 8 나노미터 범위의 두께를 갖는다. 일 실시예에서, 그리고 본 개시내용 전반에 걸쳐 적용가능한 바와 같이, 강유전성 또는 반강유전성 다결정 재료 층(3102A)은 대략 20 나노미터 이상의 범위의 결정립 크기(crystal grain size)를 갖는다.
일 실시예에서, 예컨대, 원자 층 퇴적(ALD)에 의한 강유전성 또는 반강유전성 다결정 재료 층(3102A)의 퇴적 이후에, 금속을 포함하는 층(예컨대, 5 내지 10 나노미터 티타늄 질화물 또는 탄탈륨 질화물 또는 텅스텐과 같은, 층(3102B))이 강유전성 또는 반강유전성 다결정 재료 층(3102A) 상에 형성된다. 어닐(anneal)이 이어서 수행된다. 일 실시예에서, 어닐은 1 밀리초 내지 30분 범위의 지속기간 동안 수행된다. 일 실시예에서, 어닐은 500 내지 1100 ℃ 범위의 온도에서 수행된다.
도 31b는 본 개시내용의 다른 실시예에 따른, 강유전성 또는 반강유전성 게이트 유전체 구조체를 갖는 다른 반도체 디바이스의 단면도를 예시하고 있다.
도 31b를 참조하면, 집적 회로 구조체(3150)는 기판(3154) 위에 게이트 구조체(3152)를 포함한다. 일 실시예에서, 게이트 구조체(3152)는, 단결정 실리콘과 같은, 단결정 재료를 포함하는 반도체 채널 구조체(3156) 위에 또는 위쪽에 있다. 게이트 구조체(3152)는 반도체 채널 구조체(3156) 위쪽의 게이트 유전체 및 게이트 유전체 구조체 위쪽의 게이트 전극을 포함한다. 게이트 유전체는 강유전성 또는 반강유전성 다결정 재료 층(3152A)을 포함하고, 비정질 산화물 층(3153)을 추가로 포함할 수 있다. 게이트 전극은 강유전성 또는 반강유전성 다결정 재료 층(3152A) 상에 도전성 층(3152B)을 갖는다. 도전성 층(3152B)은 금속을 포함하고 장벽 층 또는 일함수 층일 수 있다. 게이트 충전 층 또는 층(들)(3152C)이 도전성 층(3152B) 상에 또는 그 위에 있다. 반도체 채널 구조체(3156)와 상이한 반도체 재료의 영역들과 같은, 융기된(raised) 소스 영역(3158) 및 융기된 드레인 영역(3160)이 게이트 구조체(3152)의 양측에 있다. 소스 또는 드레인 콘택트들(3162)이 위치들(3199)에서 소스 영역(3158) 및 드레인 영역(3160)에 전기적으로 연결되고, 층간 유전체 층(3164) 또는 게이트 유전체 스페이서들(3166) 중 하나 또는 둘 다에 의해 게이트 구조체(3152)로부터 이격되어 있다. 일 실시예에서, 소스 또는 드레인 콘택트들(3162)은 장벽 층(3162A) 및 도전성 트렌치 충전 재료(3162B)를 포함한다. 일 실시예에서, 도 31b에 도시된 바와 같이, 강유전성 또는 반강유전성 다결정 재료 층(3152A)이 유전체 스페이서들(3166)을 따라 연장된다.
도 32a는 본 개시내용의 다른 실시예에 따른, 한 쌍의 반도체 핀 위쪽의 복수의 게이트 라인의 평면도를 예시하고 있다.
도 32a를 참조하면, 복수의 반도체 핀(3200) 위쪽에 복수의 활성 게이트 라인(3204)이 형성된다. 더미 게이트 라인들(3206)이 복수의 반도체 핀(3200)의 단부들에 있다. 게이트 라인들(3204/3206) 사이의 간격들(3208)은, 소스 또는 드레인 영역들(3251, 3252, 3253, 및 3254)과 같은, 소스 또는 드레인 영역들에 도전성 콘택트들을 제공하기 위해 트렌치 콘택트들이 위치될 수 있는 위치들이다. 일 실시예에서, 복수의 게이트 라인(3204/3206)의 패턴 또는 복수의 반도체 핀(3200)의 패턴은 그레이팅 구조체로서 기술된다. 일 실시예에서, 그레이팅 유사 패턴은 복수의 게이트 라인(3204/3206) 또는 일정한 피치로 이격되고 일정한 폭을 갖는 복수의 반도체 핀(3200)의 패턴, 또는 둘 다를 포함한다.
도 32b는 본 개시내용의 일 실시예에 따른, 도 32a의 a-a' 축을 따라 절취된 단면도를 예시하고 있다.
도 32b를 참조하면, 복수의 활성 게이트 라인(3264)이 기판(3260) 위에 형성된 반도체 핀(3262) 위쪽에 형성된다. 더미 게이트 라인들(3266)은 반도체 핀(3262)의 단부들에 있다. 유전체 층(3270)은 더미 게이트 라인들(3266)의 외측에 있다. 트렌치 콘택트 재료(3297)가 활성 게이트 라인들(3264) 사이에, 그리고 더미 게이트 라인들(3266)과 활성 게이트 라인들(3264) 사이에 있다. 임베디드 소스 또는 드레인 구조체들(3268)은 반도체 핀(3262) 내에서 활성 게이트 라인들(3264) 사이에 그리고 더미 게이트 라인들(3266)과 활성 게이트 라인들(3264) 사이에 있다.
활성 게이트 라인들(3264)은 게이트 유전체 구조체(3272), 일함수 게이트 전극 부분(3274) 및 충전 게이트 전극 부분(3276), 및 유전체 캡핑 층(3278)을 포함한다. 유전체 스페이서들(3280)는 활성 게이트 라인들(3264) 및 더미 게이트 라인들(3266)의 측벽들을 라이닝(line)한다. 일 실시예에서, 게이트 유전체 구조체(3272)는 강유전성 또는 반강유전성 다결정 재료 층(3298)을 포함한다. 일 실시예에서, 게이트 유전체 구조체(3272)는 비정질 산화물 층(3299)을 추가로 포함한다.
다른 양태에서, 동일한 도전성 유형(conductivity type), 예컨대, N-형 또는 P-형의 디바이스들은 동일한 도전성 유형에 대해 차별화된 게이트 전극 스택들을 가질 수 있다. 그렇지만, 비교를 위해, 동일한 도전성 유형을 갖는 디바이스들이 변조된 도핑에 기초한 차별화된 전압 문턱값(VT)을 가질 수 있다.
도 33a는 본 개시내용의 일 실시예에 따른, 변조된 도핑에 기초한 차별화된 전압 문턱값을 갖는 한 쌍의 NMOS 디바이스 및 변조된 도핑에 기초한 차별화된 전압 문턱값을 갖는 한 쌍의 PMOS 디바이스의 단면도들을 예시하고 있다.
도 33a를 참조하면, 제1 NMOS 디바이스(3302)는, 실리콘 핀 또는 기판 위쪽에서와 같은, 반도체 활성 영역(3300) 위쪽에서 제2 NMOS 디바이스(3304)에 인접해 있다. 제1 NMOS 디바이스(3302) 및 제2 NMOS 디바이스(3304) 둘 다는 게이트 유전체 층(3306), 일함수 층과 같은, 제1 게이트 전극 도전성 층(3308), 및 게이트 전극 도전성 충전물(3310)을 포함한다. 일 실시예에서, 제1 NMOS 디바이스(3302) 및 제2 NMOS 디바이스(3304)의 제1 게이트 전극 도전성 층(3308)은 동일한 재료 및 동일한 두께를 가지며, 이에 따라, 동일한 일함수를 갖는다. 그렇지만, 제1 NMOS 디바이스(3302)는 제2 NMOS 디바이스(3304)보다 더 낮은 VT를 갖는다. 하나의 이러한 실시예에서, 제1 NMOS 디바이스(3302)는 "표준 VT(standard VT)" 디바이스라고 지칭되고, 제2 NMOS 디바이스(3304)는 "하이 VT(high VT)" 디바이스라고 지칭된다. 일 실시예에서, 차별화된 VT는 제1 NMOS 디바이스(3302) 및 제2 NMOS 디바이스(3304)의 영역들(3312)에서 변조된 또는 차별화된 주입 도핑을 사용함으로써 달성된다.
도 33a를 또다시 참조하면, 제1 PMOS 디바이스(3322)는, 실리콘 핀 또는 기판 위쪽에서와 같은, 반도체 활성 영역(3320) 위쪽에서 제2 PMOS 디바이스(3324)에 인접해 있다. 제1 PMOS 디바이스(3322) 및 제2 PMOS 디바이스(3324) 둘 다는 게이트 유전체 층(3326), 일함수 층과 같은, 제1 게이트 전극 도전성 층(3328), 및 게이트 전극 도전성 충전물(3330)을 포함한다. 일 실시예에서, 제1 PMOS 디바이스(3322) 및 제2 PMOS 디바이스(3324)의 제1 게이트 전극 도전성 층(3328)은 동일한 재료 및 동일한 두께를 가지며, 이에 따라, 동일한 일함수를 갖는다. 그렇지만, 제1 PMOS 디바이스(3322)는 제2 PMOS 디바이스(3324)보다 더 높은 VT를 갖는다. 하나의 이러한 실시예에서, 제1 PMOS 디바이스(3322)는 "표준 VT" 디바이스라고 지칭되고, 제2 PMOS 디바이스(3324)는 "로우 VT(low VT)" 디바이스라고 지칭된다. 일 실시예에서, 차별화된 VT는 제1 PMOS 디바이스(3322) 및 제2 PMOS 디바이스(3324)의 영역들(3332)에서 변조된 또는 차별화된 주입 도핑을 사용함으로써 달성된다.
도 33a와는 달리, 도 33b는 본 개시내용의 다른 실시예에 따른, 차별화된 게이트 전극 구조에 기초한 차별화된 전압 문턱값을 갖는 한 쌍의 NMOS 디바이스 및 차별화된 게이트 전극 구조에 기초한 차별화된 전압 문턱값을 갖는 한 쌍의 PMOS 디바이스의 단면도들을 예시하고 있다.
도 33b를 참조하면, 제1 NMOS 디바이스(3352)는, 실리콘 핀 또는 기판 위쪽에서와 같은, 반도체 활성 영역(3350) 위쪽에서 제2 NMOS 디바이스(3354)에 인접해 있다. 제1 NMOS 디바이스(3352) 및 제2 NMOS 디바이스(3354) 둘 다는 게이트 유전체 층(3356)을 포함한다. 그렇지만, 제1 NMOS 디바이스(3352) 및 제2 NMOS 디바이스(3354)는 구조적으로 상이한 게이트 전극 스택들을 갖는다. 특히, 제1 NMOS 디바이스(3352)는, 제1 일함수 층과 같은, 제1 게이트 전극 도전성 층(3358), 및 게이트 전극 도전성 충전물(3360)을 포함한다. 제2 NMOS 디바이스(3354)는, 제2 일함수 층과 같은, 제2 게이트 전극 도전성 층(3359), 제1 게이트 전극 도전성 층(3358) 및 게이트 전극 도전성 충전물(3360)을 포함한다. 제1 NMOS 디바이스(3352)는 제2 NMOS 디바이스(3354)보다 더 낮은 VT를 갖는다. 하나의 이러한 실시예에서, 제1 NMOS 디바이스(3352)는 "표준 VT" 디바이스라고 지칭되고, 제2 NMOS 디바이스(3354)는 "하이 VT" 디바이스라고 지칭된다. 일 실시예에서, 차별화된 VT는 동일한 도전성 유형 디바이스들에 대해 차별화된 게이트 스택들을 사용함으로써 달성된다.
도 33b를 또다시 참조하면, 제1 PMOS 디바이스(3372)는, 실리콘 핀 또는 기판 위쪽에서와 같은, 반도체 활성 영역(3370) 위쪽에서 제2 PMOS 디바이스(3374)에 인접해 있다. 제1 PMOS 디바이스(3372) 및 제2 PMOS 디바이스(3374) 둘 다는 게이트 유전체 층(3376)을 포함한다. 그렇지만, 제1 PMOS 디바이스(3372) 및 제2 PMOS 디바이스(3374)는 구조적으로 상이한 게이트 전극 스택들을 갖는다. 특히, 제1 PMOS 디바이스(3372)는, 일함수 층과 같은, 제1 두께를 갖는 게이트 전극 도전성 층(3378A), 및 게이트 전극 도전성 충전물(3380)을 포함한다. 제2 PMOS 디바이스(3374)는 제2 두께를 갖는 게이트 전극 도전성 층(3378B), 및 게이트 전극 도전성 충전물(3380)을 포함한다. 일 실시예에서, 게이트 전극 도전성 층(3378A)과 게이트 전극 도전성 층(3378B)은 동일한 조성을 갖지만, 게이트 전극 도전성 층(3378B)의 두께(제2 두께)는 게이트 전극 도전성 층(3378A)의 두께(제1 두께)보다 더 크다. 제1 PMOS 디바이스(3372)는 제2 PMOS 디바이스(3374)보다 더 높은 VT를 갖는다. 하나의 이러한 실시예에서, 제1 PMOS 디바이스(3372)는 "표준 VT" 디바이스라고 지칭되고, 제2 PMOS 디바이스(3374)는 "로우 VT" 디바이스라고 지칭된다. 일 실시예에서, 차별화된 VT는 동일한 도전성 유형 디바이스들에 대해 차별화된 게이트 스택들을 사용함으로써 달성된다.
도 33b를 또다시 참조하면, 본 개시내용의 일 실시예에 따르면, 집적 회로 구조체는 핀(예컨대, 3350과 같은 실리콘 핀)을 포함한다. 핀이 (도시된 바와 같은) 상단 및 (지면으로 들어가고 지면으로부터 나온) 측벽들을 갖는다는 점이 인식되어야 한다. 게이트 유전체 층(3356)이 핀의 상단 위쪽에 그리고 핀의 측벽들에 측방으로 인접해 있다. 디바이스(3354)의 N-형 게이트 전극은 핀의 상단 위쪽에 그리고 핀의 측벽들에 측방으로 인접해 있는 게이트 유전체 층(3356) 위쪽에 있다. N-형 게이트 전극은 게이트 유전체 층(3356) 상의 P-형 금속 층(3359), 및 P-형 금속 층(3359) 상의 N-형 금속 층(3358)을 포함한다. 인식될 것인 바와 같이, 제1 N-형 소스 또는 드레인 영역은 게이트 전극의 제1 측면(예컨대, 지면으로 들어가 있음)에 인접해 있을 수 있고, 제2 N-형 소스 또는 드레인 영역은 게이트 전극의 제2 측면(예컨대, 지면으로부터 나와 있음)에 인접해 있을 수 있으며, 제2 측면은 제1 측면의 반대쪽에 있다.
일 실시예에서, P-형 금속 층(3359)은 티타늄 및 질소를 포함하고, N-형 금속 층(3358)은 티타늄, 알루미늄, 탄소 및 질소를 포함한다. 일 실시예에서, P-형 금속 층(3359)은 2 내지 12 옹스트롬 범위의 두께를 가지며, 특정 실시예에서, P-형 금속 층(3359)은 2 내지 4 옹스트롬 범위의 두께를 갖는다. 일 실시예에서, N-형 게이트 전극은 N-형 금속 층(3358) 상에 도전성 충전 금속 층(3360)을 추가로 포함한다. 하나의 이러한 실시예에서, 도전성 충전 금속 층(3360)은 텅스텐을 포함한다. 특정의 실시예에서, 도전성 충전 금속 층(3360)은 95 이상 원자%의 텅스텐 및 0.1 내지 2 원자%의 불소를 포함한다.
도 33b를 또다시 참조하면, 본 개시내용의 다른 실시예에 따르면, 집적 회로 구조체는 전압 문턱값(VT)을 갖는 제1 N-형 디바이스(3352)를 포함하고, 제1 N-형 디바이스(3352)는 제1 게이트 유전체 층(3356), 및 제1 게이트 유전체 층(3356) 상의 제1 N-형 금속 층(3358)을 갖는다. 또한, 전압 문턱값(VT)을 갖는 제2 N-형 디바이스(3354)가 포함되고, 제2 N-형 디바이스(3354)는 제2 게이트 유전체 층(3356), 제2 게이트 유전체 층(3356) 상의 P-형 금속 층(3359), 및 P-형 금속 층(3359) 상의 제2 N-형 금속 층(3358)을 갖는다.
일 실시예에서, 제2 N-형 디바이스(3354)의 VT는 제1 N-형 디바이스(3352)의 VT보다 더 높다. 일 실시예에서, 제1 N-형 금속 층(3358)과 제2 N-형 금속 층(3358)은 동일한 조성을 갖는다. 일 실시예에서, 제1 N-형 금속 층(3358)과 제2 N-형 금속 층(3358)은 동일한 두께를 갖는다. 일 실시예에서, N-형 금속 층(3358)은 티타늄, 알루미늄, 탄소 및 질소를 포함하고, P-형 금속 층(3359)은 티타늄 및 질소를 포함한다.
도 33b를 또다시 참조하면, 본 개시내용의 다른 실시예에 따르면, 집적 회로 구조체는 전압 문턱값(VT)을 갖는 제1 P-형 디바이스(3372)를 포함하고, 제1 P-형 디바이스(3372)는 제1 게이트 유전체 층(3376), 및 제1 게이트 유전체 층(3376) 상의 제1 P-형 금속 층(3378A)을 갖는다. 제1 P-형 금속 층(3378A)은 두께를 갖는다. 제2 P-형 디바이스(3374)가 또한 포함되고 전압 문턱값(VT)을 갖는다. 제2 P-형 디바이스(3374)는 제2 게이트 유전체 층(3376), 및 제2 게이트 유전체 층(3376) 상의 제2 P-형 금속 층(3378B)을 갖는다. 제2 P-형 금속 층(3378B)은 제1 P-형 금속 층(3378A)의 두께보다 더 큰 두께를 갖는다.
일 실시예에서, 제2 P-형 디바이스(3374)의 VT는 제1 P-형 디바이스(3372)의 VT보다 더 낮다. 일 실시예에서, 제1 P-형 금속 층(3378A)과 제2 P-형 금속층(3378B)은 동일한 조성을 갖는다. 일 실시예에서, 제1 P-형 금속 층(3378A)과 제2 P-형 금속층(3378B) 둘 다는 티타늄 및 질소를 포함한다. 일 실시예에서, 제1 P-형 금속 층(3378A)의 두께는 제1 P-형 금속 층(3378A)의 재료의 일함수 포화 두께(work-function saturation thickness)보다 더 작다. 일 실시예에서, 비록 도시되지는 않았지만, 제2 P-형 금속 층(3378B)은 (예컨대, 제1 퇴적으로부터의) 제2 금속 막 상에 (예컨대, 제2 퇴적으로부터의) 제1 금속 막을 포함하고, 제1 금속 막과 제2 금속 막 사이에 심이 있다.
도 33b를 또다시 참조하면, 본 개시내용의 다른 실시예에 따르면, 집적 회로 구조체는, 제1 게이트 유전체 층(3356), 및 제1 게이트 유전체 층(3356) 상의 제1 N-형 금속 층(3358)을 갖는, 제1 N-형 디바이스(3352)를 포함한다. 제2 N-형 디바이스(3354)는 제2 게이트 유전체 층(3356), 제2 게이트 유전체 층(3356) 상의 제1 P-형 금속 층(3359), 및 제1 P-형 금속 층(3359) 상의 제2 N-형 금속 층(3358)을 갖는다. 제1 P-형 디바이스(3372)는 제3 게이트 유전체 층(3376), 및 제3 게이트 유전체 층(3376) 상의 제2 P-형 금속 층(3378A)을 갖는다. 제2 P-형 금속 층(3378A)은 두께를 갖는다. 제2 P-형 디바이스(3374)는 제4 게이트 유전체 층(3376), 및 제4 게이트 유전체 층(3376) 상의 제3 P-형 금속 층(3378B)을 갖는다. 제3 P-형 금속 층(3378B)은 제2 P-형 금속 층(3378A)의 두께보다 더 큰 두께를 갖는다.
일 실시예에서, 제1 N-형 디바이스(3352)는 전압 문턱값(VT)을 갖고, 제2 N-형 디바이스(3354)는 전압 문턱값(VT)을 가지며, 제2 N-형 디바이스(3354)의 VT는 제1 N-형 디바이스(3352)의 VT보다 더 낮다. 일 실시예에서, 제1 P-형 디바이스(3372)는 전압 문턱값(VT)을 갖고, 제2 P-형 디바이스(3374)는 전압 문턱값(VT)을 가지며, 제2 P-형 디바이스(3374)의 VT는 제1 P-형 디바이스(3372)의 VT보다 더 낮다. 일 실시예에서, 제3 P-형 금속 층(3378B)은 제2 금속 막 상에 제1 금속 막을 포함하고, 제1 금속 막과 제2 금속 막 사이에 심이 있다.
동일한 도전성 유형에 대한 2개 초과의 유형의 VT 디바이스가, 동일한 다이 상에와 같은, 동일한 구조체 내에 포함될 수 있다는 점이 인식되어야 한다. 제1 예에서, 도 34a는 본 개시내용의 일 실시예에 따른, 차별화된 게이트 전극 구조에 그리고 변조된 도핑에 기초한 차별화된 전압 문턱값을 갖는 한 트리플렛의 NMOS 디바이스 및 차별화된 게이트 전극 구조에 그리고 변조된 도핑에 기초한 차별화된 전압 문턱값을 갖는 한 트리플렛의 PMOS 디바이스의 단면도들을 예시하고 있다.
도 34a를 참조하면, 제1 NMOS 디바이스(3402)는, 실리콘 핀 또는 기판 위쪽에서와 같은, 반도체 활성 영역(3400) 위쪽에서 제2 NMOS 디바이스(3404) 및 제3 NMOS 디바이스(3403)에 인접해 있다. 제1 NMOS 디바이스(3402), 제2 NMOS 디바이스(3404), 및 제3 NMOS 디바이스(3403)는 게이트 유전체 층(3406)을 포함한다. 제1 NMOS 디바이스(3402) 및 제3 NMOS 디바이스(3403)는 구조적으로 동일하거나 유사한 게이트 전극 스택들을 갖는다. 그렇지만, 제2 NMOS 디바이스(3404)는 제1 NMOS 디바이스(3402) 및 제3 NMOS 디바이스(3403)와 구조적으로 상이한 게이트 전극 스택을 갖는다. 특히, 제1 NMOS 디바이스(3402) 및 제3 NMOS 디바이스(3403)는, 제1 일함수 층과 같은, 제1 게이트 전극 도전성 층(3408), 및 게이트 전극 도전성 충전물(3410)을 포함한다. 제2 NMOS 디바이스(3404)는, 제2 일함수 층과 같은, 제2 게이트 전극 도전성 층(3409), 제1 게이트 전극 도전성 층(3408) 및 게이트 전극 도전성 충전물(3410)을 포함한다. 제1 NMOS 디바이스(3402)는 제2 NMOS 디바이스(3404)보다 더 낮은 VT를 갖는다. 하나의 이러한 실시예에서, 제1 NMOS 디바이스(3402)는 "표준 VT" 디바이스라고 지칭되고, 제2 NMOS 디바이스(3404)는 "하이 VT" 디바이스라고 지칭된다. 일 실시예에서, 차별화된 VT는 동일한 도전성 유형 디바이스들에 대해 차별화된 게이트 스택들을 사용함으로써 달성된다. 일 실시예에서, 제3 NMOS 디바이스(3403)의 게이트 전극 구조가 제1 NMOS 디바이스(3402)의 게이트 전극 구조와 동일할지라도, 제3 NMOS 디바이스(3403)는 제1 NMOS 디바이스(3402) 및 제2 NMOS 디바이스(3404)의 VT와 상이한 VT를 갖는다. 일 실시예에서, 제3 NMOS 디바이스(3403)의 VT는 제1 NMOS 디바이스(3402)의 VT와 제2 NMOS 디바이스(3404)의 VT 사이에 있다. 일 실시예에서, 제3 NMOS 디바이스(3403)와 제1 NMOS 디바이스(3402) 사이의 차별화된 VT는 제3 NMOS 디바이스(3403)의 영역(3412)에서의 변조된 또는 차별화된 주입 도핑을 사용함으로써 달성된다. 하나의 이러한 실시예에서, 제3 N-형 디바이스(3403)는 제1 N-형 디바이스(3402)의 채널 영역의 도펀트 농도와 상이한 도펀트 농도를 갖는 채널 영역을 갖는다.
도 34a를 또다시 참조하면, 제2 PMOS 디바이스(3424)는, 실리콘 핀 또는 기판 위쪽에서와 같은, 반도체 활성 영역(3420) 위쪽에서 제1 PMOS 디바이스(3422) 및 제3 PMOS 디바이스(3423)에 인접해 있다. 제1 PMOS 디바이스(3422), 제2 PMOS 디바이스(3424), 및 제3 PMOS 디바이스(3423)는 게이트 유전체 층(3426)을 포함한다. 제1 PMOS 디바이스(3422) 및 제3 PMOS 디바이스(3423)는 구조적으로 동일하거나 유사한 게이트 전극 스택들을 갖는다. 그렇지만, 제2 PMOS 디바이스(3424)는 제1 PMOS 디바이스(3422) 및 제3 PMOS 디바이스(3423)와 구조적으로 상이한 게이트 전극 스택을 갖는다. 특히, 제1 PMOS 디바이스(3422) 및 제3 PMOS 디바이스(3423)는, 일함수 층과 같은, 제1 두께를 갖는 게이트 전극 도전성 층(3428A), 및 게이트 전극 도전성 충전물(3430)을 포함한다. 제2 PMOS 디바이스(3424)는 제2 두께를 갖는 게이트 전극 도전성 층(3428B), 및 게이트 전극 도전성 충전물(3430)을 포함한다. 일 실시예에서, 게이트 전극 도전성 층(3428A)과 게이트 전극 도전성 층(3428B)은 동일한 조성을 갖지만, 게이트 전극 도전성 층(3428B)의 두께(제2 두께)는 게이트 전극 도전성 층(3428A)의 두께(제1 두께)보다 더 크다. 일 실시예에서, 제1 PMOS 디바이스(3422)는 제2 PMOS 디바이스(3424)보다 더 높은 VT를 갖는다. 하나의 이러한 실시예에서, 제1 PMOS 디바이스(3422)는 "표준 VT" 디바이스라고 지칭되고, 제2 PMOS 디바이스(3424)는 "로우 VT" 디바이스라고 지칭된다. 일 실시예에서, 차별화된 VT는 동일한 도전성 유형 디바이스들에 대해 차별화된 게이트 스택들을 사용함으로써 달성된다. 일 실시예에서, 제3 PMOS 디바이스(3423)의 게이트 전극 구조가 제1 PMOS 디바이스(3422)의 게이트 전극 구조와 동일할지라도, 제3 PMOS 디바이스(3423)는 제1 PMOS 디바이스(3422) 및 제2 PMOS 디바이스(3424)의 VT와 상이한 VT를 갖는다. 일 실시예에서, 제3 PMOS 디바이스(3423)의 VT는 제1 PMOS 디바이스(3422)의 VT와 제2 PMOS 디바이스(3424)의 VT 사이에 있다. 일 실시예에서, 제3 PMOS 디바이스(3423)와 제1 PMOS 디바이스(3422) 사이의 차별화된 VT는 제3 PMOS 디바이스(3423)의 영역(3432)에서의 변조된 또는 차별화된 주입 도핑을 사용함으로써 달성된다. 하나의 이러한 실시예에서, 제3 P-형 디바이스(3423)는 제1 P-형 디바이스(3422)의 채널 영역의 도펀트 농도와 상이한 도펀트 농도를 갖는 채널 영역을 갖는다.
제2 예에서, 도 34b는 본 개시내용의 다른 실시예에 따른, 차별화된 게이트 전극 구조에 그리고 변조된 도핑에 기초한 차별화된 전압 문턱값을 갖는 한 트리플렛의 NMOS 디바이스 및 차별화된 게이트 전극 구조에 그리고 변조된 도핑에 기초한 차별화된 전압 문턱값을 갖는 한 트리플렛의 PMOS 디바이스의 단면도들을 예시하고 있다.
도 34b를 참조하면, 제1 NMOS 디바이스(3452)는, 실리콘 핀 또는 기판 위쪽에서와 같은, 반도체 활성 영역(3450) 위쪽에서 제2 NMOS 디바이스(3454) 및 제3 NMOS 디바이스(3453)에 인접해 있다. 제1 NMOS 디바이스(3452), 제2 NMOS 디바이스(3454), 및 제3 NMOS 디바이스(3453)는 게이트 유전체 층(3456)을 포함한다. 제2 NMOS 디바이스(3454) 및 제3 NMOS 디바이스(3453)는 구조적으로 동일하거나 유사한 게이트 전극 스택들을 갖는다. 그렇지만, 제1 NMOS 디바이스(3452)는 제2 NMOS 디바이스(3454) 및 제3 NMOS 디바이스(3453)와 구조적으로 상이한 게이트 전극 스택을 갖는다. 특히, 제1 NMOS 디바이스(3452)는, 제1 일함수 층과 같은, 제1 게이트 전극 도전성 층(3458), 및 게이트 전극 도전성 충전물(3460)을 포함한다. 제2 NMOS 디바이스(3454) 및 제3 NMOS 디바이스(3453)는, 제2 일함수 층과 같은, 제2 게이트 전극 도전성 층(3459), 제1 게이트 전극 도전성 층(3458) 및 게이트 전극 도전성 충전물(3460)을 포함한다. 제1 NMOS 디바이스(3452)는 제2 NMOS 디바이스(3454)보다 더 낮은 VT를 갖는다. 하나의 이러한 실시예에서, 제1 NMOS 디바이스(3452)는 "표준 VT" 디바이스라고 지칭되고, 제2 NMOS 디바이스(3454)는 "하이 VT" 디바이스라고 지칭된다. 일 실시예에서, 차별화된 VT는 동일한 도전성 유형 디바이스들에 대해 차별화된 게이트 스택들을 사용함으로써 달성된다. 일 실시예에서, 제3 NMOS 디바이스(3453)의 게이트 전극 구조가 제2 NMOS 디바이스(3454)의 게이트 전극 구조와 동일할지라도, 제3 NMOS 디바이스(3453)는 제1 NMOS 디바이스(3452) 및 제2 NMOS 디바이스(3454)의 VT와 상이한 VT를 갖는다. 일 실시예에서, 제3 NMOS 디바이스(3453)의 VT는 제1 NMOS 디바이스(3452)의 VT와 제2 NMOS 디바이스(3454)의 VT 사이에 있다. 일 실시예에서, 제3 NMOS 디바이스(3453)와 제2 NMOS 디바이스(3454) 사이의 차별화된 VT는 제3 NMOS 디바이스(3453)의 영역(3462)에서의 변조된 또는 차별화된 주입 도핑을 사용함으로써 달성된다. 하나의 이러한 실시예에서, 제3 N-형 디바이스(3453)는 제2 N-형 디바이스(3454)의 채널 영역의 도펀트 농도와 상이한 도펀트 농도를 갖는 채널 영역을 갖는다.
도 34b를 또다시 참조하면, 제2 PMOS 디바이스(3474)는, 실리콘 핀 또는 기판 위쪽에서와 같은, 반도체 활성 영역(3470) 위쪽에서 제1 PMOS 디바이스(3472) 및 제3 PMOS 디바이스(3473)에 인접해 있다. 제1 PMOS 디바이스(3472), 제2 PMOS 디바이스(3474), 및 제3 PMOS 디바이스(3473)는 게이트 유전체 층(3476)을 포함한다. 제2 PMOS 디바이스(3474) 및 제3 PMOS 디바이스(3473)는 구조적으로 동일하거나 유사한 게이트 전극 스택들을 갖는다. 그렇지만, 제1 PMOS 디바이스(3472)는 제2 PMOS 디바이스(3474) 및 제3 PMOS 디바이스(3473)와 구조적으로 상이한 게이트 전극 스택을 갖는다. 특히, 제1 PMOS 디바이스(3472)는, 일함수 층과 같은, 제1 두께를 갖는 게이트 전극 도전성 층(3478A), 및 게이트 전극 도전성 충전물(3480)을 포함한다. 제2 PMOS 디바이스(3474) 및 제3 PMOS 디바이스(3473)는 제2 두께를 갖는 게이트 전극 도전성 층(3478B), 및 게이트 전극 도전성 충전물(3480)을 포함한다. 일 실시예에서, 게이트 전극 도전성 층(3478A)과 게이트 전극 도전성 층(3478B)은 동일한 조성을 갖지만, 게이트 전극 도전성 층(3478B)의 두께(제2 두께)는 게이트 전극 도전성 층(3478A)의 두께(제1 두께)보다 더 크다. 일 실시예에서, 제1 PMOS 디바이스(3472)는 제2 PMOS 디바이스(3474)보다 더 높은 VT를 갖는다. 하나의 이러한 실시예에서, 제1 PMOS 디바이스(3472)는 "표준 VT" 디바이스라고 지칭되고, 제2 PMOS 디바이스(3474)는 "로우 VT" 디바이스라고 지칭된다. 일 실시예에서, 차별화된 VT는 동일한 도전성 유형 디바이스들에 대해 차별화된 게이트 스택들을 사용함으로써 달성된다. 일 실시예에서, 제3 PMOS 디바이스(3473)의 게이트 전극 구조가 제2 PMOS 디바이스(3474)의 게이트 전극 구조와 동일할지라도, 제3 PMOS 디바이스(3473)는 제1 PMOS 디바이스(3472) 및 제2 PMOS 디바이스(3474)의 VT와 상이한 VT를 갖는다. 일 실시예에서, 제3 PMOS 디바이스(3473)의 VT는 제1 PMOS 디바이스(3472)의 VT와 제2 PMOS 디바이스(3474)의 VT 사이에 있다. 일 실시예에서, 제3 PMOS 디바이스(3473)와 제1 PMOS 디바이스(3472) 사이의 차별화된 VT는 제3 PMOS 디바이스(3473)의 영역(3482)에서의 변조된 또는 차별화된 주입 도핑을 사용함으로써 달성된다. 하나의 이러한 실시예에서, 제3 P-형 디바이스(3473)는 제2 P-형 디바이스(3474)의 채널 영역의 도펀트 농도와 상이한 도펀트 농도를 갖는 채널 영역을 갖는다.
도 35a 내지 도 35d는 본 개시내용의 다른 실시예에 따른, 차별화된 게이트 전극 구조에 기초한 차별화된 전압 문턱값을 갖는 NMOS 디바이스들을 제조하는 방법에서의 다양한 동작들의 단면도들을 예시하고 있다.
"표준 VT NMOS" 영역(STD VT NMOS)과 "하이 VT NMOS" 영역(HIGH VT NMOS)이 공통 기판 상에 양분(bifurcate)되어 있는 것으로 도시되는 도 35a를 참조하면, 집적 회로 구조체를 제조하는 방법은, 제1 및 제2 실리콘 핀들 위쪽에와 같은, 제1 반도체 핀(3502) 위쪽에 그리고 제2 반도체 핀(3504) 위쪽에 게이트 유전체 층(3506)을 형성하는 단계를 포함한다. P-형 금속 층(3508)이 제1 반도체 핀(3502) 위쪽에서 그리고 제2 반도체 핀(3504) 위쪽에서 게이트 유전체 층(3506) 상에 형성된다.
도 35b를 참조하면, P-형 금속 층(3508)의 한 부분이 제1 반도체 핀(3502) 위쪽의 게이트 유전체 층(3506)으로부터는 제거되지만, P-형 금속 층(3508)의 한 부분(3509)이 제2 반도체 핀(3504) 위쪽의 게이트 유전체 층(3506) 상에는 유지된다.
도 35c를 참조하면, N-형 금속 층(3510)이 제1 반도체 핀(3502) 위쪽의 게이트 유전체 층(3506) 상에 그리고 제2 반도체 핀(3504) 위쪽의 게이트 유전체 층(3506) 상의 P-형 금속 층의 부분(3509) 상에 형성된다. 일 실시예에서, 후속 프로세싱은 제1 반도체 핀(3502) 위쪽에 전압 문턱값(VT)을 갖는 제1 N-형 디바이스를 형성하는 단계, 및 제2 반도체 핀(3504) 위쪽에 전압 문턱값(VT)을 갖는 제2 N-형 디바이스를 형성하는 단계를 포함하며, 여기서 제2 N-형 디바이스의 VT는 제1 N-형 디바이스의 VT보다 더 높다.
도 35d를 참조하면, 일 실시예에서, 도전성 충전 금속 층(3512)이 N-형 금속 층(3510) 상에 형성된다. 하나의 이러한 실시예에서, 도전성 충전 금속 층(3512)을 형성하는 단계는 원자 층 퇴적(ALD)을 사용하여 텅스텐 헥사플루오라이드(WF6) 전구체로 텅스텐 함유 막을 형성하는 단계를 포함한다.
도 36a 내지 도 36d는 본 개시내용의 다른 실시예에 따른, 차별화된 게이트 전극 구조에 기초한 차별화된 전압 문턱값을 갖는 PMOS 디바이스들을 제조하는 방법에서의 다양한 동작들의 단면도들을 예시하고 있다.
"표준 VT PMOS" 영역(STD VT PMOS)과 "로우 VT PMOS" 영역(LOW VT PMOS)이 공통 기판 상에 양분되어 있는 것으로 도시되는 도 36a를 참조하면, 집적 회로 구조체를 제조하는 방법은, 제1 및 제2 실리콘 핀들 위쪽에와 같은, 제1 반도체 핀(3602) 위쪽에 그리고 제2 반도체 핀(3604) 위쪽에 게이트 유전체 층(3606)을 형성하는 단계를 포함한다. 제1 P-형 금속 층(3608)이 제1 반도체 핀(3602) 위쪽의 그리고 제2 반도체 핀(3604) 위쪽의 게이트 유전체 층(3606) 상에 형성된다.
도 36b를 참조하면, 제1 P-형 금속 층(3608)의 한 부분이 제1 반도체 핀(3602) 위쪽의 게이트 유전체 층(3606)으로부터는 제거되지만, 제1 P-형 금속 층(3608)의 한 부분(3609)이 제2 반도체 핀(3604) 위쪽의 게이트 유전체 층(3606) 상에는 유지된다.
도 36c를 참조하면, 제2 P-형 금속 층(3610)이 제1 반도체 핀(3602) 위쪽의 게이트 유전체 층(3606) 상에 그리고 제2 반도체 핀(3604) 위쪽의 게이트 유전체 층(3606) 상의 제1 P-형 금속 층의 부분(3609) 상에 형성된다. 일 실시예에서, 후속 프로세싱은 제1 반도체 핀(3602) 위쪽에 전압 문턱값(VT)을 갖는 제1 P-형 디바이스를 형성하는 단계, 및 제2 반도체 핀(3604) 위쪽에 전압 문턱값(VT)을 갖는 제2 P-형 디바이스를 형성하는 단계를 포함하며, 여기서 제2 P-형 디바이스의 VT는 제1 P-형 디바이스의 VT보다 더 낮다.
일 실시예에서, 제1 P-형 금속 층(3608)과 제2 P-형 금속층(3610)은 동일한 조성을 갖는다. 일 실시예에서, 제1 P-형 금속 층(3608)과 제2 P-형 금속층(3610)은 동일한 두께를 갖는다. 일 실시예에서, 제1 P-형 금속 층(3608)과 제2 P-형 금속층(3610)은 동일한 두께 및 동일한 조성을 갖는다. 일 실시예에서, 도시된 바와 같이, 제1 P-형 금속 층(3608)과 제2 P-형 금속층(3610) 사이에 심(3611)이 있다.
도 36d를 참조하면, 일 실시예에서, 도전성 충전 금속 층(3612)이 P-형 금속 층(3610) 위쪽에 형성된다. 하나의 이러한 실시예에서, 도전성 충전 금속 층(3612)을 형성하는 단계는 원자 층 퇴적(ALD)을 사용하여 텅스텐 헥사플루오라이드(WF6) 전구체로 텅스텐 함유 막을 형성하는 단계를 포함한다. 일 실시예에서, 도시된 바와 같이, N-형 금속 층(3614)이 도전성 충전 금속 층(3612)을 형성하는 것보다 앞서 P-형 금속 층(3610) 상에 형성된다. 하나의 이러한 실시예에서, N-형 금속 층(3614)은 듀얼 금속 게이트 대체 프로세싱 스킴의 아티팩트이다.
다른 양태에서, CMOS(complementary metal oxide semiconductor) 반도체 디바이스들에 대한 금속 게이트 구조체들이 기술된다. 일 예에서, 도 37은 본 개시내용의 일 실시예에 따른, P/N 접합을 갖는 집적 회로 구조체의 단면도를 예시하고 있다.
도 37을 참조하면, 집적 회로 구조체(3700)는 N 웰 영역(3704) - 그로부터 돌출하는 제1 반도체 핀(3706)을 가짐 - 및 P 웰 영역(3708) - 그로부터 돌출하는 제2 반도체 핀(3710)을 가짐 - 을 갖는 반도체 기판(3702)을 포함한다. 제1 반도체 핀(3706)은 제2 반도체 핀(3710)으로부터 이격되어 있다. N 웰 영역(3704)은 반도체 기판(3702)에서 P 웰 영역(3708)에 바로 인접해 있다. 반도체 기판(3702) 상에서 제1 반도체 핀(3706) 및 제2 반도체 핀(3710)의 외측에 그리고 이들 사이에 트렌치 격리 구조체(3712)가 있다. 제1 반도체 핀(3706) 및 제2 반도체 핀(3210)은 트렌치 격리 구조체(3712)보다 위로 연장된다.
게이트 유전체 층(3714)이 제1 반도체 핀(3706) 및 제2 반도체 핀(3710) 상에 그리고 트렌치 격리 구조체(3712) 상에 있다. 게이트 유전체 층(3714)은 제1 반도체 핀(3706)과 제2 반도체 핀(3710) 사이에서 연속적이다. 도전성 층(3716)이 제1 반도체 핀(3706) 위쪽의 게이트 유전체 층(3714) 위쪽에는 있지만 제2 반도체 핀(3710) 위쪽에는 있지 않다. 일 실시예에서, 도전성 층(3716)은 티타늄, 질소 및 산소를 포함한다. p 형 금속 게이트 층(3718)이 제1 반도체 핀(3706) 위쪽의 도전성 층(3716) 위쪽에는 있지만 제2 반도체 핀(3710) 위쪽에는 있지 않다. p 형 금속 게이트 층(3718)이 제1 반도체 핀(3706)과 제2 반도체 핀(3710) 사이에서 트렌치 격리 구조체(3712)의 전부가 아니라 한 부분 상에 추가로 있다. n 형 금속 게이트 층(3720)이 제2 반도체 핀(3710) 위쪽에, 제1 반도체 핀(3706)과 제2 반도체 핀(3710) 사이의 트렌치 격리 구조체(3712) 위쪽에, 그리고 p 형 금속 게이트 층(3718) 위쪽에 있다.
일 실시예에서, 층간 유전체(ILD) 층(3722)이 제1 반도체 핀(3706) 및 제2 반도체 핀(3710)의 외측에서 트렌치 격리 구조체(3712) 위에 있다. ILD 층(3722)은 개구(3724)를 가지며, 개구(3724)는 제1 및 제2 반도체 핀들(3706 및 3710)을 노출시킨다. 하나의 이러한 실시예에서, 도시된 바와 같이, 도전성 층(3716), p 형 금속 게이트 층(3718), 및 n 형 금속 게이트 층(3720)이 개구(3724)의 측벽(3726)을 따라 추가로 형성된다. 특정의 실시예에서, 도시된 바와 같이, 도전성 층(3716)은 개구(3724)의 측벽(3726)을 따라 있는 n 형 금속 게이트 층(3720)의 상단 표면(3721) 및 p 형 금속 게이트 층(3718)의 상단 표면(3719)보다 아래에 개구(3724)의 측벽(3726)을 따라 있는 상단 표면(3717)을 갖는다.
일 실시예에서, p 형 금속 게이트 층(3718)은 티타늄 및 질소를 포함한다. 일 실시예에서, n 형 금속 게이트 층(3720)은 티타늄 및 알루미늄을 포함한다. 일 실시예에서, 도시된 바와 같이, n 형 금속 게이트 층(3720) 위쪽에 도전성 충전 금속 층(3730)이 있다. 하나의 이러한 실시예에서, 도전성 충전 금속 층(3730)은 텅스텐을 포함한다. 특정의 실시예에서, 도전성 충전 금속 층(3730)은 95 이상 원자%의 텅스텐 및 0.1 내지 2 원자%의 불소를 포함한다. 일 실시예에서, 게이트 유전체 층(3714)은 하프늄 및 산소를 포함하는 층을 갖는다. 일 실시예에서, 도시된 바와 같이, 열적 또는 화학적 산화물 층(3732)이 제1 반도체 핀(3706)과 제2 반도체 핀(3710)의 상부 부분들 사이에 있다. 일 실시예에서, 반도체 기판(3702)은 벌크 실리콘 반도체 기판이다.
이제 도 37의 우측만을 참조하면, 본 개시내용의 일 실시예에 따르면, 집적 회로 구조체는 N 웰 영역(3704) - 그로부터 돌출하는 반도체 핀(3706)을 가짐 - 을 포함하는 반도체 기판(3702)을 포함한다. 반도체 기판(3702) 상에서 반도체 핀(3706) 주위에 트렌치 격리 구조체(3712)가 있다. 반도체 핀(3706)은 트렌치 격리 구조체(3712)보다 위로 연장된다. 반도체 핀(3706) 위쪽에 게이트 유전체 층(3714)이 있다. 반도체 핀(3706) 위쪽의 게이트 유전체 층(3714) 위쪽에 도전성 층(3716)이 있다. 일 실시예에서, 도전성 층(3716)은 티타늄, 질소 및 산소를 포함한다. 반도체 핀(3706) 위쪽의 도전성 층(3716) 위쪽에 P-형 금속 게이트 층(3718)이 있다.
일 실시예에서, 트렌치 격리 구조체(3712) 위에 층간 유전체(ILD) 층(3722)이 있다. ILD 층은 개구를 가지며, 개구는 반도체 핀(3706)을 노출시킨다. 도전성 층(3716) 및 P-형 금속 게이트 층(3718)이 개구의 측벽을 따라 추가로 형성된다. 하나의 이러한 실시예에서, 도전성 층(3716)은 개구의 측벽을 따라 있는 P-형 금속 게이트 층(3718)의 상단 표면보다 아래에 개구의 측벽을 따라 있는 상단 표면을 갖는다. 일 실시예에서, 도전성 층(3716) 상에 P-형 금속 게이트 층(3718)이 있다. 일 실시예에서, P-형 금속 게이트 층(3718)은 티타늄 및 질소를 포함한다. 일 실시예에서, P-형 금속 게이트 층(3718) 위쪽에 도전성 충전 금속 층(3730)이 있다. 하나의 이러한 실시예에서, 도전성 충전 금속 층(3730)은 텅스텐을 포함한다. 특정의 이러한 실시예에서, 도전성 충전 금속 층(3730)은 95 이상 원자%의 텅스텐 및 0.1 내지 2 원자%의 불소로 이루어져 있다. 일 실시예에서, 게이트 유전체 층(3714)은 하프늄 및 산소를 갖는 층을 포함한다.
도 38a 내지 도 38h는 본 개시내용의 일 실시예에 따른, 듀얼 금속 게이트 대체 게이트 프로세스 흐름을 사용하여 집적 회로 구조체를 제조하는 방법에서의 다양한 동작들의 단면도들을 예시하고 있다.
NMOS(N-형) 영역 및 PMOS(P-형) 영역을 보여주는 도 38a를 참조하면, 집적 회로 구조체를 제조하는 방법은 기판(3800) 위의 제1 및 제2 반도체 핀들(3804 및 3806) 위에 층간 유전체(ILD) 층(3802)을 형성하는 단계를 포함한다. 개구(3808)가 ILD 층(3802)에 형성되고, 개구(3808)는 제1 및 제2 반도체 핀들(3804 및 3806)을 노출시킨다. 일 실시예에서, 개구(3808)는 제1 및 제2 반도체 핀들(3804 및 3806) 위쪽에 당초에 있었던 게이트 플레이스홀더 또는 더미 게이트 구조체를 제거함으로써 형성된다.
게이트 유전체 층(3810)이 개구(3808) 내에 그리고 제1 및 제2 반도체 핀들(3804 및 3806) 위쪽에 그리고 제1 반도체 핀(3804)과 제2 반도체 핀(3806) 사이의 트렌치 격리 구조체(3812)의 한 부분 상에 형성된다. 일 실시예에서, 도시된 바와 같이, 게이트 유전체 층(3810)이 제1 및 제2 반도체 핀들(3804 및 3806) 상에 형성된, 실리콘 산화물 또는 실리콘 이산화물 층과 같은, 열적 또는 화학적 산화물 층(3811) 상에 형성된다. 다른 실시예에서, 게이트 유전체 층(3810)이 제1 반도체 핀(3804) 및 제2 반도체 핀(3806) 바로 위에 형성된다.
도전성 층(3814)이 제1 반도체 핀(3804) 및 제2 반도체 핀(3806) 위쪽에 형성된 게이트 유전체 층(3810) 위쪽에 형성된다. 일 실시예에서, 도전성 층(3814)은 티타늄, 질소 및 산소를 포함한다. p 형 금속 게이트 층(3816)이 제1 반도체 핀(3804) 위쪽에 그리고 제2 반도체 핀(3806) 위쪽에 형성된 도전성 층(3814) 위쪽에 형성된다.
도 38b를 참조하면, 유전체 에칭 정지 층(dielectric etch stop layer)(3818)이 p 형 금속 게이트 층(3816) 상에 형성된다. 일 실시예에서, 유전체 에칭 정지 층(3818)은 실리콘 산화물(예컨대, SiO2)의 제1 층, 실리콘 산화물의 제1 층 상의 알루미늄 산화물(Al2O3)의 층, 및 알루미늄 산화물의 층 상의 실리콘 산화물(예컨대, SiO2)의 제2 층을 포함한다.
도 38c를 참조하면, 마스크(3820)가 도 38b의 구조체 위쪽에 형성된다. 마스크(3820)가 PMOS 영역은 커버하고 NMOS 영역은 노출시킨다.
도 38d를 참조하면, 유전체 에칭 정지 층(3818), p 형 금속 게이트 층(3816) 및 도전성 층(3814)이 제2 반도체 핀(3806) 위쪽이 아니라 제1 반도체 핀(3804) 위쪽에 패터닝된 도전성 층(3815) 위쪽의 패터닝된 p 형 금속 게이트 층(3817), 패터닝된 유전체 에칭 정지 층(3819)을 제공하도록 패터닝된다. 일 실시예에서, 도전성 층(3814)은 패터닝 동안 제2 반도체 핀(3806)을 보호한다.
도 38e를 참조하면, 마스크(3820)가 도 38d의 구조체로부터 제거된다. 도 38f를 참조하면, 패터닝된 유전체 에칭 정지 층(3819)이 도 38e의 구조체로부터 제거된다.
도 38g를 참조하면, n 형 금속 게이트 층(3822)이 제2 반도체 핀(3806) 위쪽에, 제1 반도체 핀(3804)과 제2 반도체 핀(3806) 사이의 트렌치 격리 구조체(3812)의 부분 위쪽에, 그리고 패터닝된 p 형 금속 게이트 층(3817) 위쪽에 형성된다. 일 실시예에서, 패터닝된 도전성 층(3815), 패터닝된 p 형 금속 게이트 층(3817), 및 n 형 금속 게이트 층(3822)이 개구(3808)의 측벽(3824)을 따라 추가로 형성된다. 하나의 이러한 실시예에서, 패터닝된 도전성 층(3815)은 개구(3808)의 측벽(3824)을 따라 있는 패터닝된 p 형 금속 게이트 층(3817)의 상단 표면 및 n 형 금속 게이트 층(3822)의 상단 표면보다 아래에 개구(3808)의 측벽(3824)을 따라 있는 상단 표면을 갖는다.
도 38h를 참조하면, 도전성 충전 금속 층(3826)이 n 형 금속 게이트 층(3822) 위쪽에 형성된다. 일 실시예에서, 도전성 충전 금속 층(3826)이 원자 층 퇴적(ALD)을 사용하여 텅스텐 헥사플루오라이드(WF6) 전구체로 텅스텐 함유 막을 퇴적시키는 것에 의해 형성된다.
다른 양태에서, CMOS(complementary metal oxide semiconductor) 반도체 디바이스들에 대한 듀얼 실리사이드 구조체들이 기술된다. 예시적인 프로세스 흐름으로서, 도 39a 내지 도 39h는 본 개시내용의 일 실시예에 따른, 듀얼 실리사이드 기반 집적 회로를 제조하는 방법에서의 다양한 동작들을 나타내는 단면도들을 예시하고 있다.
NMOS 영역과 PMOS 영역이 공통 기판 상에 양분되어 있는 것으로 도시되는 도 39a를 참조하면, 집적 회로 구조체를 제조하는 방법은, 제1 실리콘 핀과 같은, 제1 핀(3904) 위쪽에, 유전체 측벽 스페이서들(3903)을 포함할 수 있는, 제1 게이트 구조체(3902)를 형성하는 단계를 포함한다. 유전체 측벽 스페이서들(3953)을 포함할 수 있는 제2 게이트 구조체(3952)는 제2 실리콘 핀과 같은 제2 핀(3954) 위쪽에 형성된다. 절연 재료(3906)가 제1 핀(3904) 위쪽의 제1 게이트 구조체(3902)에 인접하게 그리고 제2 핀(3954) 위쪽의 제2 게이트 구조체(3952)에 인접하게 형성된다. 일 실시예에서, 절연 재료(3906)는 희생 재료이며 듀얼 실리사이드 프로세스에서 마스크로서 사용된다.
도 39b를 참조하면, 절연 재료(3906)의 제1 부분은 제1 게이트 구조체(3902)에 인접해 있는 제1 핀(3904)의 제1 및 제2 소스 또는 드레인 영역들(3908 및 3910)을 노출시키도록 제1 핀(3904) 위쪽으로부터는 제거되지만 제2 핀(3954) 위쪽으로부터는 제거되지 않는다. 일 실시예에서, 도시된 바와 같이, 제1 및 제2 소스 또는 드레인 영역들(3908 및 3910)은 제1 핀(3904)의 리세싱된 부분들 내에 형성된 에피택셜 영역들이다. 하나의 이러한 실시예에서, 제1 및 제2 소스 또는 드레인 영역들(3908 및 3910)은 실리콘 및 게르마늄을 포함한다.
도 39c를 참조하면, 제1 금속 실리사이드 층(3912)이 제1 핀(3904)의 제1 및 제2 소스 또는 드레인 영역들(3908 및 3910) 상에 형성된다. 일 실시예에서, 제1 금속 실리사이드 층(3912)은 도 39b의 구조체 상에 니켈 및 백금을 포함하는 층을 퇴적시키는 것, 니켈 및 백금을 포함하는 층을 어닐링하는 것, 및 니켈 및 백금을 포함하는 층의 반응되지 않은 부분들을 제거하는 것에 의해 형성된다.
도 39d를 참조하면, 제1 금속 실리사이드 층(3912)을 형성한 후에, 절연 재료(3906)의 제2 부분이 제2 게이트 구조체(3952)에 인접해 있는 제2 핀(3954)의 제3 및 제4 소스 또는 드레인 영역들(3958 및 3960)을 노출시키도록 제2 핀(3954) 위쪽으로부터 제거된다. 일 실시예에서, 도시된 바와 같이, 제3 및 제4 소스 또는 드레인 영역들(3958 및 3960)이, 제2 실리콘 핀 내에와 같은, 제2 핀(3954) 내에 형성된다. 그렇지만, 다른 실시예에서, 제3 및 제4 소스 또는 드레인 영역들(3958 및 3960)은 제2 핀(3954)의 리세싱된 부분들 내에 형성된 에피택셜 영역들이다. 하나의 이러한 실시예에서, 제3 및 제4 소스 또는 드레인 영역들(3958 및 3960)은 실리콘을 포함한다.
도 39e를 참조하면, 제1 금속 층(3914)이 도 39d의 구조체 상에, 즉 제1 소스 또는 드레인 영역(3908), 제2 소스 또는 드레인 영역(3910), 제3 소스 또는 드레인 영역(3958) 및 제4 소스 또는 드레인 영역(3960) 상에 형성된다. 제2 금속 실리사이드 층(3962)이 이어서 제2 핀(3954)의 제3 소스 또는 드레인 영역(3958) 및 제4 소스 또는 드레인 영역(3960) 상에 형성된다. 제2 금속 실리사이드 층(3962)이, 예컨대, 어닐 프로세스를 사용하여, 제1 금속 층(3914)으로부터 형성된다. 일 실시예에서, 제2 금속 실리사이드 층(3962)은 제1 금속 실리사이드 층(3912)과 조성이 상이하다. 일 실시예에서, 제1 금속 층(3914)은 티타늄 층이거나 티타늄 층을 포함한다. 일 실시예에서, 도시된 바와 같이, 제1 금속 층(3914)은 컨포멀 금속 층으로서, 예컨대, 도 39d의 개방 트렌치(open trench)들과 컨포멀하게 형성된다.
도 39f를 참조하면, 일 실시예에서, 제1 금속 층(3914)이 제1 소스 또는 드레인 영역(3908), 제2 소스 또는 드레인 영역(3910), 제3 소스 또는 드레인 영역(3958) 및 제4 소스 또는 드레인 영역(3960) 각각 위에 U자 형상의 금속 층(3916)을 형성하도록 리세싱된다.
도 39g를 참조하면, 일 실시예에서, 제2 금속 층(3918)이 도 39f의 구조체의 U자 형상의 금속 층(3916) 상에 형성된다. 일 실시예에서, 제2 금속 층(3918)은 U자 형상의 금속 층(3916)과 조성이 상이하다.
도 39h를 참조하면, 일 실시예에서, 제3 금속 층(3920)이 도 39g의 구조체의 제2 금속 층(3918) 상에 형성된다. 일 실시예에서, 제3 금속 층(3920)은 U자 형상의 금속 층(3916)과 동일한 조성을 갖는다.
도 39h를 또다시 참조하면, 본 개시내용의 일 실시예에 따르면, 집적 회로 구조체(3900)는 기판 위에 P-형 반도체 디바이스(PMOS)를 포함한다. P-형 반도체 디바이스는, 제1 실리콘 핀과 같은, 제1 핀(3904)을 포함한다. 제1 핀이 (3904A로서 도시된 바와 같은) 상단 및 (예컨대, 지면으로 들어가고 지면으로부터 나온) 측벽들을 갖는다는 점이 인식되어야 한다. 제1 게이트 전극(3902)은 제1 핀(3904)의 상단(3904A) 위쪽에 그리고 제1 핀(3904)의 측벽들에 측방으로 인접해 있는 제1 게이트 유전체 층을 포함하고, 제1 핀(3904)의 상단(3904A) 위쪽에 그리고 제1 핀(3904)의 측벽들에 측방으로 인접해 있는 제1 게이트 유전체 층 위쪽에 제1 게이트 전극을 포함한다. 제1 게이트 전극(3902)은 제1 측면(3902A) 및 제1 측면(3902A)의 반대쪽에 있는 제2 측면(3902B)을 갖는다.
제1 및 제2 반도체 소스 또는 드레인 영역들(3908 및 3910)은, 제각기, 제1 게이트 전극(3902)의 제1 및 제2 측면들(3902A 및 3902B)에 인접해 있다. 제1 및 제2 트렌치 콘택트 구조체들(3930 및 3932)은, 제각기, 제1 게이트 전극(3902)의 제1 및 제2 측면들(3902A 및 3902B)에 인접해 있는 제1 및 제2 반도체 소스 또는 드레인 영역들(3908 및 3910) 위쪽에 있다. 제1 금속 실리사이드 층(3912)이, 제각기, 제1 및 제2 트렌치 콘택트 구조체들(3930 및 3932)과 제1 및 제2 반도체 소스 또는 드레인 영역들(3908 및 3910) 사이에 바로 있다.
집적 회로 구조체(3900)는 기판 위에 N-형 반도체 디바이스(NMOS)를 포함한다. N-형 반도체 디바이스는, 제2 실리콘 핀과 같은, 제2 핀(3954)을 포함한다. 제2 핀이 (3954A로서 도시된 바와 같은) 상단 및 (예컨대, 지면으로 들어가고 지면으로부터 나온) 측벽들을 갖는다는 점이 인식되어야 한다. 제2 게이트 전극(3952)은 제2 핀(3954)의 상단(3954A) 위쪽에 그리고 제2 핀(3954)의 측벽들에 측방으로 인접해 있는 제2 게이트 유전체 층을 포함하고, 제2 핀(3954)의 상단(3954A) 위쪽에 그리고 제2 핀(3954)의 측벽들에 측방으로 인접해 있는 제2 게이트 유전체 층 위쪽에 제2 게이트 전극을 포함한다. 제2 게이트 전극(3952)은 제1 측면(3952A) 및 제1 측면(3952A)의 반대쪽에 있는 제2 측면(3952B)을 갖는다.
제3 및 제4 반도체 소스 또는 드레인 영역들(3958 및 3960)이, 제각기, 제2 게이트 전극(3952)의 제1 및 제2 측면들(3952A 및 3952B)에 인접해 있다. 제3 및 제4 트렌치 콘택트 구조체들(3970 및 3972)이, 제각기, 제2 게이트 전극(3952)의 제1 및 제2 측면들(3952A 및 3952B)에 인접해 있는 제3 및 제4 반도체 소스 또는 드레인 영역들(3958 및 3960) 위쪽에 있다. 제2 금속 실리사이드 층(3962)이, 제각기, 제3 및 제4 트렌치 콘택트 구조체들(3970 및 3972)과 제3 및 제4 반도체 소스 또는 드레인 영역들(3958 및 3960) 사이에 바로 있다. 일 실시예에서, 제1 금속 실리사이드 층(3912)은 제2 금속 실리사이드 층(3962)에 포함되지 않은 적어도 하나의 금속 종(metal species)을 포함한다.
일 실시예에서, 제2 금속 실리사이드 층(3962)은 티타늄 및 실리콘을 포함한다. 제1 금속 실리사이드 층(3912)은 니켈, 백금 및 실리콘을 포함한다. 일 실시예에서, 제1 금속 실리사이드 층(3912)은 게르마늄을 추가로 포함한다. 일 실시예에서, 제1 금속 실리사이드 층(3912)은, 예컨대, 제1 금속 층(3914)을 이용한 제2 금속 실리사이드 층(3962)의 후속 형성 동안 제1 금속 실리사이드 층(3912)에 혼입(incorporate)되는 바와 같은, 티타늄을 추가로 포함한다. 하나의 이러한 실시예에서, PMOS 소스 또는 드레인 영역 상에 이미 형성된 실리사이드 층이 NMOS 소스 또는 드레인 영역 상에 실리사이드 영역을 형성하는 데 사용되는 어닐 프로세스에 의해 추가로 개질(modify)된다. 이것은 실리사이드화 금속(siliciding metal)들 전부 중 적은 비율(fractional percentage)을 가지는 PMOS 소스 또는 드레인 영역 상의 실리사이드 층을 초래할 수 있다. 그렇지만, 다른 실시예들에서, PMOS 소스 또는 드레인 영역 상에 이미 형성된 이러한 실리사이드 층이 NMOS 소스 또는 드레인 영역 상에 실리사이드 영역을 형성하는 데 사용되는 어닐 프로세스에 의해 변하지 않거나 실질적으로 변하지 않는다.
일 실시예에서, 제1 및 제2 반도체 소스 또는 드레인 영역들(3908 및 3910)은 실리콘 및 게르마늄을 포함하는 제1 및 제2 임베디드 반도체 소스 또는 드레인 영역들이다. 하나의 이러한 실시예에서, 제3 및 제4 반도체 소스 또는 드레인 영역들(3958 및 3960)은 실리콘을 포함하는 제3 및 제4 임베디드 반도체 소스 또는 드레인 영역들이다. 다른 실시예에서, 제3 및 제4 반도체 소스 또는 드레인 영역들(3958 및 3960)은 핀(3954)에 형성되며 임베디드 에피택셜 영역들이 아니다.
일 실시예에서, 제1, 제2, 제3 및 제4 트렌치 콘택트 구조체들(3930, 3932, 3970 및 3972) 모두는 U자 형상의 금속 층(3916) 및 U자 형상의 금속 층(3916) 전체 상의 그리고 그 위쪽의 T자 형상의 금속 층(3918)을 포함한다. 일 실시예에서, U자 형상의 금속 층(3916)은 티타늄을 포함하고, T자 형상의 금속 층(3918)은 코발트를 포함한다. 일 실시예에서, 제1, 제2, 제3 및 제4 트렌치 콘택트 구조체들(3930, 3932, 3970 및 3972) 모두는 T자 형상의 금속 층(3918) 상의 제3 금속 층(3920)을 추가로 포함한다. 일 실시예에서, 제3 금속 층(3920)과 U자 형상의 금속 층(3916)은 동일한 조성을 갖는다. 특정의 실시예에서, 제3 금속 층(3920) 및 U자 형상의 금속 층은 티타늄을 포함하고, T자 형상의 금속 층(3918)은 코발트를 포함한다.
다른 양태에서, 예컨대, 소스 또는 드레인 영역들에 대한, 트렌치 콘택트 구조체들이 기술된다. 일 예에서, 도 40a는 본 개시내용의 일 실시예에 따른, NMOS 디바이스에 대한 트렌치 콘택트들을 갖는 집적 회로 구조체의 단면도를 예시하고 있다. 도 40b는 본 개시내용의 다른 실시예에 따른, PMOS 디바이스에 대한 트렌치 콘택트들을 갖는 집적 회로 구조체의 단면도를 예시하고 있다.
도 40a를 참조하면, 집적 회로 구조체(4000)는, 실리콘 핀과 같은, 핀(4002)을 포함한다. 핀(4002) 위쪽에 게이트 유전체 층(4004)이 있다. 게이트 유전체 층(4004) 위쪽에 게이트 전극(4006)이 있다. 일 실시예에서, 게이트 전극(4006)은 컨포멀 도전성 층(4008) 및 도전성 충전물(4010)을 포함한다. 일 실시예에서, 게이트 전극(4006) 위쪽에 그리고 게이트 유전체 층(4004) 위쪽에 유전체 캡(4012)이 있다. 게이트 전극은 제1 측면(4006A) 및 제1 측면(4006A)의 반대쪽에 있는 제2 측면(4006B)을 갖는다. 게이트 전극(4006)의 측벽들을 따라 유전체 스페이서들(4013)이 있다. 일 실시예에서, 도시된 바와 같이, 유전체 스페이서들(4013) 중 제1 유전체 스페이서와 게이트 전극(4006)의 제1 측면(4006A) 사이에, 그리고 유전체 스페이서들(4013) 중 제2 유전체 스페이서와 게이트 전극(4006)의 제2 측면(4006B) 사이에 게이트 유전체 층(4004)이 추가로 있다. 일 실시예에서, 비록 도시되지는 않았지만, 열적 또는 화학적 실리콘 산화물 또는 실리콘 이산화물 층과 같은, 얇은 산화물 층이 핀(4002)과 게이트 유전체 층(4004) 사이에 있다.
제1 및 제2 반도체 소스 또는 드레인 영역들(4014 및 4016)은, 제각기, 게이트 전극(4006)의 제1 및 제2 측면들(4006A 및 4006B)에 인접해 있다. 일 실시예에서, 도시된 바와 같이, 제1 반도체 소스 또는 드레인 영역(4014) 및 제2 반도체 소스 또는 드레인 영역(4016)이 핀(4002)에 있다. 그렇지만, 다른 실시예에서, 제1 및 제2 반도체 소스 또는 드레인 영역들(4014 및 4016)은 핀(4002)의 리세스들 내에 형성되는 임베디드 에피택셜 영역들이다.
제1 및 제2 트렌치 콘택트 구조체들(4018 및 4020)은, 제각기, 게이트 전극(4006)의 제1 및 제2 측면들(4006A 및 4006B)에 인접해 있는 제1 및 제2 반도체 소스 또는 드레인 영역들(4014 및 4016) 위쪽에 있다. 제1 및 제2 트렌치 콘택트 구조체들(4018 및 4020) 둘 다는 U자 형상의 금속 층(4022) 및 U자 형상의 금속 층(4022) 전체 상의 그리고 그 위쪽의 T자 형상의 금속 층(4024)을 포함한다. 일 실시예에서, U자 형상의 금속 층(4022)과 T자 형상의 금속 층(4024)은 조성이 상이하다. 하나의 이러한 실시예에서, U자 형상의 금속 층(4022)은 티타늄을 포함하고, T자 형상의 금속 층(4024)은 코발트를 포함한다. 일 실시예에서, 제1 및 제2 트렌치 콘택트 구조체들(4018 및 4020) 둘 다는 T자 형상의 금속 층(4024) 상에 제3 금속 층(4026)을 추가로 포함한다. 하나의 이러한 실시예에서, 제3 금속 층(4026)과 U자 형상의 금속 층(4022)은 동일한 조성을 갖는다. 특정의 실시예에서, 제3 금속 층(4026) 및 U자 형상의 금속 층(4022)은 티타늄을 포함하고, T자 형상의 금속 층(4024)은 코발트를 포함한다.
제1 트렌치 콘택트 비아(4028)가 제1 트렌치 콘택트(4018)에 전기적으로 연결된다. 특정의 실시예에서, 제1 트렌치 콘택트 비아(4028)가 제1 트렌치 콘택트(4018)의 제3 금속 층(4026) 상에 있고 그에 커플링된다. 제1 트렌치 콘택트 비아(4028)가 추가로 유전체 스페이서들(4013) 중 하나의 유전체 스페이서의 한 부분 위쪽에 그리고 그와 접촉해 있고, 유전체 캡(4012)의 한 부분 위쪽에 그리고 그와 접촉해 있다. 제2 트렌치 콘택트 비아(4030)가 제2 트렌치 콘택트(4020)에 전기적으로 연결된다. 특정의 실시예에서, 제2 트렌치 콘택트 비아(4030)가 제2 트렌치 콘택트(4020)의 제3 금속 층(4026) 상에 있고 그에 커플링된다. 제2 트렌치 콘택트 비아(4030)가 추가로 유전체 스페이서들(4013) 중 다른 유전체 스페이서의 한 부분 위쪽에 그리고 그와 접촉해 있고, 유전체 캡(4012)의 다른 부분 위쪽에 그리고 그와 접촉해 있다.
일 실시예에서, 금속 실리사이드 층(4032)이, 제각기, 제1 및 제2 트렌치 콘택트 구조체들(4018 및 4020)과 제1 및 제2 반도체 소스 또는 드레인 영역들(4014 및 4016) 사이에 바로 있다. 일 실시예에서, 금속 실리사이드 층(4032)은 티타늄 및 실리콘을 포함한다. 특정의 이러한 실시예에서, 제1 및 제2 반도체 소스 또는 드레인 영역들(4014 및 4016)은 제1 및 제2 N-형 반도체 소스 또는 드레인 영역들이다.
도 40b를 참조하면, 집적 회로 구조체(4050)는, 실리콘 핀과 같은, 핀(4052)을 포함한다. 핀(4052) 위쪽에 게이트 유전체 층(4054)이 있다. 게이트 유전체 층(4054) 위쪽에 게이트 전극(4056)이 있다. 일 실시예에서, 게이트 전극(4056)은 컨포멀 도전성 층(4058) 및 도전성 충전물(4060)을 포함한다. 일 실시예에서, 게이트 전극(4056) 위쪽에 그리고 게이트 유전체 층(4054) 위쪽에 유전체 캡(4062)이 있다. 게이트 전극은 제1 측면(4056A) 및 제1 측면(4056A)의 반대쪽에 있는 제2 측면(4056B)을 갖는다. 게이트 전극(4056)의 측벽들을 따라 유전체 스페이서들(4063)이 있다. 일 실시예에서, 도시된 바와 같이, 게이트 유전체 층(4054)이 유전체 스페이서들(4063) 중 제1 유전체 스페이서와 게이트 전극(4056)의 제1 측면(4056A) 사이에, 그리고 유전체 스페이서들(4063) 중 제2 유전체 스페이서와 게이트 전극(4056)의 제2 측면(4056B) 사이에 추가로 있다. 일 실시예에서, 비록 도시되지는 않았지만, 열적 또는 화학적 실리콘 산화물 또는 실리콘 이산화물 층과 같은, 얇은 산화물 층이 핀(4052)과 게이트 유전체 층(4054) 사이에 있다.
제1 및 제2 반도체 소스 또는 드레인 영역들(4064 및 4066)은, 제각기, 게이트 전극(4056)의 제1 및 제2 측면들(4056A 및 4056B)에 인접해 있다. 일 실시예에서, 도시된 바와 같이, 제1 및 제2 반도체 소스 또는 드레인 영역들(4064 및 4066)은, 제각기, 핀(4052)의 리세스들(4065 및 4067) 내에 형성되는 임베디드 에피택셜 영역들이다. 그렇지만, 다른 실시예에서, 제1 반도체 소스 또는 드레인 영역(4064) 및 제2 반도체 소스 또는 드레인 영역(4066)은 핀(4052)에 있다.
제1 및 제2 트렌치 콘택트 구조체들(4068 및 4070)은, 제각기, 게이트 전극(4056)의 제1 및 제2 측면들(4056A 및 4056B)에 인접해 있는 제1 및 제2 반도체 소스 또는 드레인 영역들(4064 및 4066) 위쪽에 있다. 제1 트렌치 콘택트 구조체(4068) 및 제2 트렌치 콘택트 구조체(4070) 둘 다는 U자 형상의 금속 층(4072) 및 U자 형상의 금속 층(4072) 전체 상의 그리고 그 위쪽의 T자 형상의 금속 층(4074)을 포함한다. 일 실시예에서, U자 형상의 금속 층(4072)과 T자 형상의 금속 층(4074)은 조성이 상이하다. 하나의 이러한 실시예에서, U자 형상의 금속 층(4072)은 티타늄을 포함하고, T자 형상의 금속 층(4074)은 코발트를 포함한다. 일 실시예에서, 제1 트렌치 콘택트 구조체(4068) 및 제2 트렌치 콘택트 구조체(4070) 둘 다는 T자 형상의 금속 층(4074) 상에 제3 금속 층(4076)을 추가로 포함한다. 하나의 이러한 실시예에서, 제3 금속 층(4076)과 U자 형상의 금속 층(4072)은 동일한 조성을 갖는다. 특정의 실시예에서, 제3 금속 층(4076) 및 U자 형상의 금속 층(4072)은 티타늄을 포함하고, T자 형상의 금속 층(4074)은 코발트를 포함한다.
제1 트렌치 콘택트 비아(4078)가 제1 트렌치 콘택트(4068)에 전기적으로 연결된다. 특정의 실시예에서, 제1 트렌치 콘택트 비아(4078)가 제1 트렌치 콘택트(4068)의 제3 금속 층(4076) 상에 있고 그에 커플링된다. 제1 트렌치 콘택트 비아(4078)가 추가로 유전체 스페이서들(4063) 중 하나의 유전체 스페이서의 한 부분 위쪽에 그리고 그와 접촉해 있고, 유전체 캡(4062)의 한 부분 위쪽에 그리고 그와 접촉해 있다. 제2 트렌치 콘택트 비아(4080)는 제2 트렌치 콘택트(4070)에 전기적으로 연결된다. 특정의 실시예에서, 제2 트렌치 콘택트 비아(4080)가 제2 트렌치 콘택트(4070)의 제3 금속 층(4076) 상에 있고 그에 커플링된다. 제2 트렌치 콘택트 비아(4080)가 추가로 유전체 스페이서들(4063) 중 다른 유전체 스페이서의 한 부분 위쪽에 그리고 그와 접촉해 있고, 유전체 캡(4062)의 다른 부분 위쪽에 그리고 그와 접촉해 있다.
일 실시예에서, 금속 실리사이드 층(4082)이, 제각기, 제1 및 제2 트렌치 콘택트 구조체들(4068 및 4070)과 제1 및 제2 반도체 소스 또는 드레인 영역들(4064 및 4066) 사이에 바로 있다. 일 실시예에서, 금속 실리사이드 층(4082)은 니켈, 백금 및 실리콘을 포함한다. 특정의 이러한 실시예에서, 제1 및 제2 반도체 소스 또는 드레인 영역들(4064 및 4066)은 제1 및 제2 P-형 반도체 소스 또는 드레인 영역들이다. 일 실시예에서, 금속 실리사이드 층(4082)은 게르마늄을 추가로 포함한다. 일 실시예에서, 금속 실리사이드 층(4082)은 티타늄을 추가로 포함한다.
본 명세서에 기술된 하나 이상의 실시예는 랩 어라운드 반도체 콘택트들에 대한 금속 화학적 기상 퇴적의 사용에 관한 것이다. 실시예들은 화학적 기상 퇴적(CVD), 플라스마 강화 화학적 기상 퇴적(plasma enhanced chemical vapor deposition)(PECVD), 원자 층 퇴적(ALD), 도전성 콘택트 제조, 또는 박막들 중 하나 이상에 적용가능하거나 그를 포함할 수 있다.
특정 실시예들은 컨포멀 소스 또는 드레인 콘택트를 제공하기 위해 콘택트 금속의 저온(예컨대, 500 ℃ 미만, 또는 400 내지 500 ℃ 범위의) 화학적 기상 퇴적을 사용하여 티타늄 또는 유사 금속 층을 제조하는 것을 포함할 수 있다. 이러한 컨포멀 소스 또는 드레인 콘택트의 구현은 3차원(3D) 트랜지스터 CMOS(complementary metal oxide semiconductor) 성능을 개선시킬 수 있다.
맥락을 제공하기 위해, 금속-반도체간 콘택트 층들이 스퍼터링을 사용하여 퇴적될 수 있다. 스퍼터링은 가시선 프로세스(line of sight process)이고 3D 트랜지스터 제조에는 아주 적합하지 않을 수 있다. 공지된 스퍼터링 해결책들은 퇴적 입사각에 따라 디바이스 콘택트 표면들 상에 불량하거나 불완전한 금속-반도체 접합들을 갖는다.
본 개시내용의 하나 이상의 실시예에 따르면, 3개의 차원에서 컨포멀성(conformality)을 제공하고 금속 반도체 접합 접촉 면적을 최대화하기 위해 콘택트 금속의 제조를 위해 저온 화학적 기상 퇴적 프로세스가 구현된다. 결과적인 보다 큰 접촉 면적은 접합의 저항을 감소시킬 수 있다. 실시예들은 평평하지 않은 토포그래피를 갖는 반도체 표면들 상에의 퇴적을 포함할 수 있으며, 여기서 한 구역의 토포그래피는 표면 형상들 및 피처들 자체를 지칭하고, 평평하지 않은 토포그래피는 평평하지 않은 표면 형상들 및 피처들, 즉 완전히 평평하지는 않은 표면 형상들 및 피처들, 그리고 표면 형상들 및 피처들의 부분들을 포함한다.
본 명세서에 기술된 실시예들은 랩 어라운드 콘택트 구조체들의 제조를 포함할 수 있다. 하나의 이러한 실시예에서, 화학적 기상 퇴적, 플라스마 강화 화학적 기상 퇴적, 원자 층 퇴적, 또는 플라스마 강화 원자 층 퇴적에 의해 트랜지스터 소스-드레인 콘택트들 상에 컨포멀하게 퇴적되는 순수 금속의 사용이 기술된다. 이러한 컨포멀 퇴적은 이용가능한 금속 반도체 접촉 면적을 증가시키고 저항을 감소시켜, 트랜지스터 디바이스의 성능을 개선시키는 데 사용될 수 있다. 일 실시예에서, 상대적으로 낮은 퇴적 온도는 단위 면적당 접합의 최소화된 저항을 가져온다.
본 명세서에 기술된 바와 같은 금속 층 퇴적 프로세스를 수반하는 집적 스킴을 사용하여 각종의 집적 회로 구조체들이 제조될 수 있다는 점이 인식되어야 한다. 본 개시내용의 일 실시예에 따르면, 집적 회로 구조체를 제조하는 방법은 RF 소스를 갖는 화학적 기상 퇴적(CVD) 챔버 내에 기판을 제공하는 단계를 포함하며, 기판은 그 상에 피처를 갖는다. 이 방법은 또한 기판의 피처 상에 티타늄(Ti) 층을 형성하도록 사염화 티타늄(TiCl4)과 수소(H2)를 반응시키는 단계를 포함한다.
일 실시예에서, 티타늄 층은 98% 이상의 티타늄 및 0.5 내지 2%의 염소를 포함하는 전체 원자 조성(total atomic composition)을 갖는다. 대안 실시예들에서, 유사한 프로세스가 지르코늄(Zr), 하프늄(Hf), 탄탈륨(Ta), 니오븀(Nb), 또는 바나듐(V)의 고순도 금속 층을 제조하는 데 사용된다. 일 실시예에서, 막 두께 변동이 비교적 거의 없으며, 예컨대, 일 실시예에서, 커버리지 전부가 50% 초과이고 공칭은 70% 이상이다(즉, 30% 이하의 두께 변동). 일 실시예에서, 실리콘(Si) 또는 실리콘 게르마늄(SiGe) 상에서의 두께가 다른 표면들보다 측정가능할 정도로(measurably) 더 두꺼운데, 그 이유는 Si 또는 SiGe가 퇴적 동안 반응하고 Ti의 흡수(uptake)를 가속시키기 때문이다. 일 실시예에서, 막 조성은 대략 0.5% Cl(또는 1% 미만)을 불순물로서 포함하며, 다른 관찰된 불순물들이 본질적으로 없다. 일 실시예에서, 퇴적 프로세스는, 스퍼터 퇴적 가시선(sputter deposition line of sight)에 의해 가려진 표면들과 같은, 비-가시선 표면들 상의 금속 커버리지를 가능하게 해준다. 본 명세서에 기술된 실시예들은 소스 및 드레인 콘택트들을 통해 구동되는 전류의 외부 저항을 감소시킴으로써 트랜지스터 디바이스 구동을 개선시키도록 구현될 수 있다.
본 개시내용의 일 실시예에 따르면, 기판의 피처는 반도체 소스 또는 드레인 구조체를 노출시키는 소스 또는 드레인 콘택트 트렌치이다. 티타늄 층(또는 다른 고순도 금속 층)은 반도체 소스 또는 드레인 구조체에 대한 도전성 콘택트 층이다. 이러한 구현의 예시적인 실시예들이 도 41a, 도 41b, 도 42, 도 43a 내지 도 43c 및 도 44와 관련하여 이하에서 기술된다.
도 41a는 본 개시내용의 일 실시예에 따른, 소스 또는 드레인 영역 상에 도전성 콘택트를 갖는 반도체 디바이스의 단면도를 예시하고 있다.
도 41a를 참조하면, 반도체 구조체(4100)는 기판(4104) 위에 게이트 구조체(4102)를 포함한다. 게이트 구조체(4102)는 게이트 유전체 층(4102A), 일함수 층(4102B), 및 게이트 충전물(4102C)을 포함한다. 소스 영역(4108)과 드레인 영역(4110)이 게이트 구조체(4102)의 양측에 있다. 소스 또는 드레인 콘택트들(4112)이 소스 영역(4108) 및 드레인 영역(4110)에 전기적으로 연결되고, 층간 유전체 층(4114) 또는 게이트 유전체 스페이서들(4116) 중 하나 또는 둘 다에 의해 게이트 구조체(4102)로부터 이격되어 있다. 소스 영역(4108) 및 드레인 영역(4110)은 기판(4104)의 영역들이다.
일 실시예에서, 소스 또는 드레인 콘택트들(4112)은, 앞서 기술된 것과 같은, 고순도 금속 층(4112A) 및 도전성 트렌치 충전 재료(4112B)를 포함한다. 일 실시예에서, 고순도 금속 층(4112A)은 98% 이상의 티타늄을 포함하는 전체 원자 조성을 갖는다. 하나의 이러한 실시예에서, 고순도 금속 층(4112A)의 전체 원자 조성은 0.5 내지 2%의 염소를 추가로 포함한다. 일 실시예에서, 고순도 금속 층(4112A)은 30% 이하의 두께 변동을 갖는다. 일 실시예에서, 도전성 트렌치 충전 재료(4112B)는 Cu, Al, W, 또는 이들의 합금 - 이들로 제한되지 않음 - 과 같은 도전성 재료로 이루어져 있다.
도 41b는 본 개시내용의 일 실시예에 따른, 융기된 소스 또는 드레인 영역 상에 도전성 콘택트를 갖는 다른 반도체 디바이스의 단면도를 예시하고 있다.
도 41b를 참조하면, 반도체 구조체(4150)는 기판(4154) 위에 게이트 구조체(4152)를 포함한다. 게이트 구조체(4152)는 게이트 유전체 층(4152A), 일함수 층(4152B), 및 게이트 충전물(4152C)을 포함한다. 소스 영역(4158)과 드레인 영역(4160)이 게이트 구조체(4152)의 양측에 있다. 소스 또는 드레인 콘택트들(4162)이 소스 영역(4158) 및 드레인 영역(4160)에 전기적으로 연결되고, 층간 유전체 층(4164) 또는 게이트 유전체 스페이서들(4166) 중 하나 또는 둘 다에 의해 게이트 구조체(4152)로부터 이격되어 있다. 소스 영역(4158) 및 드레인 영역(4160)은 기판(4154)의 에칭 아웃된 영역들에 형성된 에피택셜 또는 임베디드 재료 영역들이다. 도시된 바와 같이, 일 실시예에서, 소스 영역(4158) 및 드레인 영역(4160)은 융기된 소스 및 드레인 영역들이다. 이러한 특정 실시예에서, 융기된 소스 및 드레인 영역들은 융기된 실리콘 소스 및 드레인 영역들 또는 융기된 실리콘 게르마늄 소스 및 드레인 영역들이다.
일 실시예에서, 소스 또는 드레인 콘택트들(4162)은, 앞서 기술된 것과 같은, 고순도 금속 층(4162A) 및 도전성 트렌치 충전 재료(4162B)를 포함한다. 일 실시예에서, 고순도 금속 층(4162A)은 98% 이상의 티타늄을 포함하는 전체 원자 조성을 갖는다. 하나의 이러한 실시예에서, 고순도 금속 층(4162A)의 전체 원자 조성은 0.5 내지 2%의 염소를 추가로 포함한다. 일 실시예에서, 고순도 금속 층(4162A)은 30% 이하의 두께 변동을 갖는다. 일 실시예에서, 도전성 트렌치 충전 재료(4162B)는 Cu, Al, W, 또는 이들의 합금 - 이들로 제한되지 않음 - 과 같은 도전성 재료로 이루어져 있다.
그에 따라, 일 실시예에서, 도 41a 및 도 41b를 전체적으로 참조하면, 집적 회로 구조체는 표면을 갖는 피처(반도체 소스 또는 드레인 구조체를 노출시키는 소스 또는 드레인 콘택트 트렌치)를 포함한다. 고순도 금속 층(4112A 또는 4162A)이 소스 또는 드레인 콘택트 트렌치의 표면 상에 있다. 콘택트 형성 프로세스들이 소스 또는 드레인 영역들의 노출된 실리콘 또는 게르마늄 또는 실리콘 게르마늄 재료의 소비를 수반할 수 있다는 점이 인식되어야 한다. 이러한 소비는 디바이스 성능을 열화시킬 수 있다. 이와 달리, 본 개시내용의 일 실시예에 따르면, 반도체 소스(4108 또는 4158) 또는 드레인(4110 또는 4160) 구조체의 표면(4149 또는 4199)이 침식되지 않거나 소비되지 않으며 또는 소스 또는 드레인 콘택트 트렌치 아래에서 실질적으로 침식되지 않거나 소비되지 않는다. 하나의 이러한 실시예에서, 소비 또는 침식이 없는 것은 고순도 금속 콘택트 층의 저온 퇴적으로 인한 것이다.
도 42는 본 개시내용의 일 실시예에 따른, 한 쌍의 반도체 핀 위쪽의 복수의 게이트 라인의 평면도를 예시하고 있다.
도 42를 참조하면, 복수의 반도체 핀(4200) 위쪽에 복수의 활성 게이트 라인(4204)이 형성된다. 복수의 반도체 핀(4200)의 단부들에 더미 게이트 라인들(4206)이 있다. 게이트 라인들(4204/4206) 사이의 간격들(4208)은 트렌치 콘택트들이, 소스 또는 드레인 영역들(4251, 4252, 4253, 및 4254)과 같은, 소스 또는 드레인 영역들에 대한 도전성 콘택트들로서 형성될 수 있는 위치들이다.
도 43a 내지 도 43c는 본 개시내용의 일 실시예에 따른, 집적 회로 구조체를 제조하는 방법에서의 다양한 동작들에 대한 도 42의 a-a' 축을 따라 절취된 약간 투영된 단면도들을 예시하고 있다.
도 43a를 참조하면, 기판(4300) 위에 형성된 반도체 핀(4302) 위쪽에 복수의 활성 게이트 라인(4304)이 형성된다. 반도체 핀(4302)의 단부들에 더미 게이트 라인들(4306)이 있다. 활성 게이트 라인들(4304) 사이에, 더미 게이트 라인들(4306)과 활성 게이트 라인들(4304) 사이에, 그리고 더미 게이트 라인들(4306)의 외측에 유전체 층(4310)이 있다. 임베디드 소스 또는 드레인 구조체들(4308)은 반도체 핀(4302) 내에서 활성 게이트 라인들(4304) 사이에 그리고 더미 게이트 라인들(4306)과 활성 게이트 라인들(4304) 사이에 있다. 활성 게이트 라인들(4304)은 게이트 유전체 층(4312), 일함수 게이트 전극 부분(4314) 및 충전 게이트 전극 부분(4316), 및 유전체 캡핑 층(4318)을 포함한다. 유전체 스페이서들(4320)이 활성 게이트 라인들(4304) 및 더미 게이트 라인들(4306)의 측벽들을 라이닝한다.
도 43b를 참조하면, 트렌치 콘택트들이 형성될 위치들에 개구들(4330)을 제공하기 위해 활성 게이트 라인들(4304) 사이의 그리고 더미 게이트 라인들(4306)과 활성 게이트 라인들(4304) 사이의 유전체 층(4310)의 부분이 제거된다. 도 43b에 도시된 바와 같이, 활성 게이트 라인들(4304) 사이의 및 더미 게이트 라인들(4306)과 활성 게이트 라인들(4304) 사이의 유전체 층(4310)의 부분의 제거는 상부 안장 형상의 토포그래피(upper saddle-shaped topography)를 가질 수 있는 침식된 임베디드 소스 또는 드레인 구조체들(4332)을 제공하도록 임베디드 소스 또는 드레인 구조체들(4308)의 침식을 가져올 수 있다.
도 43c를 참조하면, 활성 게이트 라인들(4304) 사이의 그리고 더미 게이트 라인들(4306)과 활성 게이트 라인들(4304) 사이의 개구들(4330)에 트렌치 콘택트들(4334)이 형성된다. 트렌치 콘택트들(4334) 각각은 금속 콘택트 층(4336) 및 도전성 충전 재료(4338)를 포함할 수 있다.
도 44는 본 개시내용의 일 실시예에 따른, 집적 회로 구조체에 대한 도 42의 b-b' 축을 따라 절취된 단면도를 예시하고 있다.
도 44를 참조하면, 핀들(4402)이 기판(4400) 위에 도시되어 있다. 핀들(4402)의 하부 부분들은 트렌치 격리 재료(4404)에 의해 둘러싸여 있다. 임베디드 소스 및 드레인 구조체들(4406)의 성장을 가능하게 해주기 위해 핀들(4402)의 상부 부분들이 제거되었다. 트렌치 콘택트(4408)가 유전체 층(4410)의 개구 내에 형성되고, 개구는 임베디드 소스 및 드레인 구조체들(4406)을 노출시킨다. 트렌치 콘택트는 금속 콘택트 층(4412) 및 도전성 충전 재료(4414)를 포함할 수 있다. 일 실시예에 따르면, 도 44에 도시된 바와 같이, 금속 콘택트 층(4412)이 트렌치 콘택트(4408)의 상단까지 연장된다는 점이 인식되어야 한다. 그렇지만, 다른 실시예에서, 금속 콘택트 층(4412)이, 예컨대, 도 43c에서의 금속 콘택트 층(4336)의 도시와 유사하게, 트렌치 콘택트(4408)의 상단까지 연장되지 않고 트렌치 콘택트(4408) 내에서 얼마간 리세싱된다.
그에 따라, 도 42, 도 43a 내지 도 43c 및 도 44를 전체적으로 참조하면, 본 개시내용의 일 실시예에 따르면, 집적 회로 구조체는 기판(4300, 4400) 위에 반도체 핀(4200, 4302, 4402)을 포함한다. 반도체 핀(4200, 4302, 4402)은 상단 및 측벽들을 갖는다. 게이트 전극(4204, 4304)은 반도체 핀(4200, 4302, 4402)의 한 부분의 상단 위쪽에 그리고 그의 측벽들에 인접해 있다. 게이트 전극(4204, 4304)은 반도체 핀(4200, 4302, 4402) 내의 채널 영역을 정의한다. 제1 반도체 소스 또는 드레인 구조체(4251, 4332, 4406)는 게이트 전극(4204, 4304)의 제1 측면에서 채널 영역의 제1 단부에 있고, 제1 반도체 소스 또는 드레인 구조체(4251, 4332, 4406)는 평평하지 않은(non-flat) 토포그래피를 갖는다. 제2 반도체 소스 또는 드레인 구조체(4252, 4332, 4406)는 게이트 전극(4204, 4304)의 제2 측면에서 채널 영역의 제2 단부에 있고, 제2 단부는 제1 단부의 반대쪽에 있으며, 제2 측면은 제1 측면의 반대쪽에 있다. 제2 반도체 소스 또는 드레인 구조체(4252, 4332, 4406)는 평평하지 않은 토포그래피를 갖는다. 금속 콘택트 재료(4336, 4412)는 제1 반도체 소스 또는 드레인 구조체(4251, 4332, 4406) 바로 위에 그리고 제2 반도체 소스 또는 드레인 구조체(4252, 4332, 4406) 바로 위에 있다. 금속 콘택트 재료(4336, 4412)는 제1 반도체 소스 또는 드레인 구조체(4251, 4332, 4406)의 평평하지 않은 토포그래피와 컨포멀하고 제2 반도체 소스 또는 드레인 구조체(4252, 4332, 4406)의 평평하지 않은 토포그래피와 컨포멀하다.
일 실시예에서, 금속 콘택트 재료(4336, 4412)는 95% 이상의 단일 금속 종을 포함하는 전체 원자 조성을 갖는다. 하나의 이러한 실시예에서, 금속 콘택트 재료(4336, 4412)는 98% 이상의 티타늄을 포함하는 전체 원자 조성을 갖는다. 이러한 특정 실시예에서, 금속 콘택트 재료(4336, 4412)의 전체 원자 조성은 0.5 내지 2%의 염소를 추가로 포함한다. 일 실시예에서, 금속 콘택트 재료(4336, 4412)는 제1 반도체 소스 또는 드레인 구조체(4251, 4332, 4406)의 평평하지 않은 토포그래피를 따라 그리고 제2 반도체 소스 또는 드레인 구조체(4252, 4332, 4406)의 평평하지 않은 토포그래피를 따라 30% 이하의 두께 변동을 갖는다.
일 실시예에서, 예컨대, 도 44에 도시된 바와 같이, 제1 반도체 소스 또는 드레인 구조체(4251, 4332, 4406)의 평평하지 않은 토포그래피 및 제2 반도체 소스 또는 드레인 구조체(4252, 4332, 4406)의 평평하지 않은 토포그래피 둘 다는 융기된 중앙 부분 및 보다 낮은 측면 부분들을 포함한다. 일 실시예에서, 예컨대, 도 43c에 도시된 바와 같이, 제1 반도체 소스 또는 드레인 구조체(4251, 4332, 4406)의 평평하지 않은 토포그래피 및 제2 반도체 소스 또는 드레인 구조체(4252, 4332, 4406)의 평평하지 않은 토포그래피 둘 다는 안장 형상의 부분들을 포함한다.
일 실시예에서, 제1 반도체 소스 또는 드레인 구조체(4251, 4332, 4406) 및 제2 반도체 소스 또는 드레인 구조체(4252, 4332, 4406) 둘 다는 실리콘을 포함한다. 일 실시예에서, 제1 반도체 소스 또는 드레인 구조체(4251, 4332, 4406) 및 제2 반도체 소스 또는 드레인 구조체(4252, 4332, 4406) 둘 다는, 예컨대, 실리콘 게르마늄 형태로, 게르마늄을 추가로 포함한다.
일 실시예에서, 제1 반도체 소스 또는 드레인 구조체(4251, 4332, 4406) 바로 위의 금속 콘택트 재료(4336, 4412)가 제1 반도체 소스 또는 드레인 구조체(4251, 4332, 4406) 위쪽의 유전체 층(4320, 4410) 내의 트렌치의 측벽들을 따라 추가로 있으며, 트렌치는 제1 반도체 소스 또는 드레인 구조체(4251, 4332, 4406)의 한 부분을 노출시킨다. 하나의 이러한 실시예에서, 트렌치의 측벽들을 따라 있는 금속 콘택트 재료(4336)의 두께는 제1 반도체 소스 또는 드레인 구조체(4332에 있는 4336A)로부터 제1 반도체 소스 또는 드레인 구조체(4332) 위의 위치(4336B)까지 시닝되며, 그의 일 예가 도 43c에 예시되어 있다. 일 실시예에서, 도 43c 및 도 44에 도시된 바와 같이, 도전성 충전 재료(4338, 4414)가 트렌치 내의 금속 콘택트 재료(4336, 4412) 상에 있다.
일 실시예에서, 집적 회로 구조체는 상단 및 측벽들을 갖는 제2 반도체 핀(예컨대, 도 42의 상부 핀(4200), 4302, 4402)을 추가로 포함한다. 게이트 전극(4204, 4304)이 제2 반도체 핀의 한 부분의 상단 위쪽에 그리고 그의 측벽들에 인접하여 추가로 있으며, 게이트 전극은 제2 반도체 핀 내의 채널 영역을 정의한다. 제3 반도체 소스 또는 드레인 구조체(4253, 4332, 4406)는 게이트 전극(4204, 4304)의 제1 측면에서 제2 반도체 핀의 채널 영역의 제1 단부에 있고, 제3 반도체 소스 또는 드레인 구조체는 평평하지 않은 토포그래피를 갖는다. 제4 반도체 소스 또는 드레인 구조체(4254, 4332, 4406)는 게이트 전극(4204, 4304)의 제2 측면에서 제2 반도체 핀의 채널 영역의 제2 단부에 있고, 제2 단부는 제1 단부의 반대쪽에 있으며, 제4 반도체 소스 또는 드레인 구조체(4254, 4332, 4406)는 평평하지 않은 토포그래피를 갖는다. 금속 콘택트 재료(4336, 4412)는 제3 반도체 소스 또는 드레인 구조체(4253, 4332, 4406) 바로 위에 그리고 제4 반도체 소스 또는 드레인 구조체(4254, 4332, 4406) 바로 위에 있으며, 금속 콘택트 재료(4336, 4412)는 제3 반도체 소스 또는 드레인 구조체(4253, 4332, 4406)의 평평하지 않은 토포그래피와 컨포멀하고 제4 반도체 소스 또는 드레인 구조체(4254, 4332, 4406)의 평평하지 않은 토포그래피와 컨포멀하다. 일 실시예에서, 금속 콘택트 재료(4336, 4412)는 제1 반도체 소스 또는 드레인 구조체(4251, 4332, 좌측 4406)와 제3 반도체 소스 또는 드레인 구조체(4253, 4332, 우측 4406) 사이에서 연속적이고 제2 반도체 소스 또는 드레인 구조체(4252)와 제4 반도체 소스 또는 드레인 구조체(4254) 사이에서 연속적이다.
다른 양태에서, 하드마스크 재료가 보존(침식을 저지)하는 데 사용될 수 있고, 도전성 트렌치 콘택트들이 차단(interrupt)되는 트렌치 라인 위치들에서, 예컨대, 콘택트 플러그 위치들에서 유전체 재료 위쪽에 유지될 수 있다. 예를 들어, 도 45a 및 도 45b는, 제각기, 본 개시내용의 일 실시예에 따른, 트렌치 콘택트 플러그들 - 그 상에 하드마스크 재료를 가짐 - 을 포함하는 집적 회로 구조체의 평면도 및 대응하는 단면도를 예시하고 있다.
도 45a 및 도 45b를 참조하면, 일 실시예에서, 집적 회로 구조체(4500)는, 실리콘 핀과 같은, 핀(4502A)을 포함한다. 복수의 게이트 구조체(4506)가 핀(4502A) 위쪽에 있다. 게이트 구조체들(4506)의 개개의 것들은 핀(4502A)에 직교인 방향(4508)을 따라 있고 한 쌍의 유전체 측벽 스페이서(4510)를 갖는다. 트렌치 콘택트 구조체(4512)는 핀(4502A) 위쪽에 그리고 게이트 구조체들(4506)의 제1 게이트 구조체 쌍(4506A/4506B)의 유전체 측벽 스페이서들(4510) 사이에 바로 있다. 콘택트 플러그(4514B)는 핀(4502A) 위쪽에 그리고 게이트 구조체들(4506)의 제2 게이트 구조체 쌍(4506B/4506C)의 유전체 측벽 스페이서들(4510) 사이에 바로 있다. 콘택트 플러그(4514B)는 하부 유전체 재료(4516) 및 상부 하드마스크 재료(4518)를 포함한다.
일 실시예에서, 콘택트 플러그(4514B)의 하부 유전체 재료(4516)는, 예컨대, 실리콘 산화물 또는 실리콘 이산화물 재료와 같은, 실리콘 및 산소를 포함한다. 콘택트 플러그(4514B)의 상부 하드마스크 재료(4518)는, 예컨대, 실리콘 질화물, 실리콘-풍부 질화물, 또는 실리콘-부족 질화물 재료와 같은, 실리콘 및 질소를 포함한다.
일 실시예에서, 트렌치 콘택트 구조체(4512)는 하부 도전성 구조체(4520) 및 하부 도전성 구조체(4520) 상의 유전체 캡(4522)을 포함한다. 일 실시예에서, 도시된 바와 같이, 트렌치 콘택트 구조체(4512)의 유전체 캡(4522)은 콘택트 플러그(4514B)의 상부 하드마스크 재료(4518)의 상부 표면과 동일 평면인 상부 표면을 갖는다.
일 실시예에서, 복수의 게이트 구조체(4506)의 개개의 것들은 게이트 유전체 층(4526) 상에 게이트 전극(4524)을 포함한다. 유전체 캡(4528)이 게이트 전극(4524) 상에 있다. 일 실시예에서, 도시된 바와 같이, 복수의 게이트 구조체(4506)의 개개의 것들의 유전체 캡(4528)은 콘택트 플러그(4514B)의 상부 하드마스크 재료(4518)의 상부 표면과 동일 평면인 상부 표면을 갖는다. 일 실시예에서, 비록 도시되지는 않았지만, 열적 또는 화학적 실리콘 산화물 또는 실리콘 이산화물 층과 같은, 얇은 산화물 층이 핀(4502A)과 게이트 유전체 층(4526) 사이에 있다.
도 45a 및 도 45b를 또다시 참조하면, 일 실시예에서, 집적 회로 구조체(4500)는, 복수의 실리콘 핀과 같은, 복수의 핀(4502)을 포함한다. 복수의 핀(4502)의 개개의 것들은 제1 방향(4504)을 따라 있다. 복수의 게이트 구조체(4506)가 복수의 핀(4502) 위쪽에 있다. 복수의 게이트 구조체(4506)의 개개의 것들은 제1 방향(4504)에 직교인 제2 방향(4508)을 따라 있다. 복수의 게이트 구조체(4506)의 개개의 것들은 한 쌍의 유전체 측벽 스페이서(4510)를 갖는다. 트렌치 콘택트 구조체(4512)는 복수의 핀(4502) 중 제1 핀(4502A) 위쪽에 그리고 한 쌍의 게이트 구조체(4506)의 유전체 측벽 스페이서들(4510) 사이에 바로 있다. 콘택트 플러그(4514A)는 복수의 핀(4502) 중 제2 핀(4502B) 위쪽에 그리고 한 쌍의 게이트 구조체(4506)의 유전체 측벽 스페이서들(4510) 사이에 바로 있다. 콘택트 플러그(4514B)의 단면도와 유사하게, 콘택트 플러그(4514A)는 하부 유전체 재료(4516) 및 상부 하드마스크 재료(4518)를 포함한다.
일 실시예에서, 콘택트 플러그(4516A)의 하부 유전체 재료(4516)는, 예컨대, 실리콘 산화물 또는 실리콘 이산화물 재료와 같은, 실리콘 및 산소를 포함한다. 콘택트 플러그(4516A)의 상부 하드마스크 재료(4518)는, 예컨대, 실리콘 질화물, 실리콘-풍부 질화물, 또는 실리콘-부족 질화물 재료와 같은, 실리콘 및 질소를 포함한다.
일 실시예에서, 트렌치 콘택트 구조체(4512)는 하부 도전성 구조체(4520) 및 하부 도전성 구조체(4520) 상의 유전체 캡(4522)을 포함한다. 일 실시예에서, 도시된 바와 같이, 트렌치 콘택트 구조체(4512)의 유전체 캡(4522)은 콘택트 플러그(4514A 또는 4514B)의 상부 하드마스크 재료(4518)의 상부 표면과 동일 평면인 상부 표면을 갖는다.
일 실시예에서, 복수의 게이트 구조체(4506)의 개개의 것들은 게이트 유전체 층(4526) 상에 게이트 전극(4524)을 포함한다. 유전체 캡(4528)이 게이트 전극(4524) 상에 있다. 일 실시예에서, 도시된 바와 같이, 복수의 게이트 구조체(4506)의 개개의 것들의 유전체 캡(4528)은 콘택트 플러그(4514A 또는 4514B)의 상부 하드마스크 재료(4518)의 상부 표면과 동일 평면인 상부 표면을 갖는다. 일 실시예에서, 비록 도시되지는 않았지만, 열적 또는 화학적 실리콘 산화물 또는 실리콘 이산화물 층과 같은, 얇은 산화물 층이 핀(4502A)과 게이트 유전체 층(4526) 사이에 있다.
본 개시내용의 하나 이상의 실시예는 게이트 정렬 콘택트(gate aligned contact) 프로세스에 관한 것이다. 이러한 프로세스는 반도체 구조체 제조를 위한, 예컨대, 집적 회로 제조를 위한 콘택트 구조체들을 형성하도록 구현될 수 있다. 일 실시예에서, 콘택트 패턴이 기존의 게이트 패턴에 정렬되어 형성된다. 이와 달리, 다른 접근법들은 전형적으로 선택적 콘택트 에칭들과 함께 기존의 게이트 패턴에 대한 리소그래피 콘택트 패턴의 엄격한 위치맞춤(tight registration)을 갖는 부가의 리소그래피 프로세스를 수반한다. 예를 들어, 다른 프로세스는 콘택트들과 콘택트 플러그들을 별도로 패터닝하는 것에 의해 폴리 (게이트) 그리드를 패터닝하는 것을 포함할 수 있다.
본 명세서에 기술된 하나 이상의 실시예에 따르면, 콘택트 형성 방법은 대단히 엄격한 위치맞춤 버짓을 갖는 리소그래피 동작의 사용을 제거하면서 기존의 게이트 패턴에 본질적으로 완벽하게 정렬되는 콘택트 패턴의 형성을 수반한다. 하나의 이러한 실시예에서, 이 접근법은 콘택트 개구들을 생성하기 위해 (예컨대, 건식 또는 플라스마 에칭에 비해) 본질적으로 고도로 선택적인 습식 에칭을 사용하는 것을 가능하게 해준다. 일 실시예에서, 콘택트 패턴은 콘택트 플러그 리소그래피 동작과 결합하여 기존의 게이트 패턴을 이용함으로써 형성된다. 하나의 이러한 실시예에서, 이 접근법은, 다른 접근법들에서 사용되는 바와 같이, 콘택트 패턴을 생성하기 위해 그렇지 않았으면 중대한 리소그래피 동작의 필요성을 없애는 것을 가능하게 해준다. 일 실시예에서, 트렌치 콘택트 그리드가 별도로 패터닝되지 않고 오히려 폴리 (게이트) 라인들 사이에 형성된다. 예를 들어, 하나의 이러한 실시예에서, 트렌치 콘택트 그리드가 게이트 그레이팅 패터닝에 후속하여 그러나 게이트 그레이팅 컷(gate grating cut)들보다 앞서 형성된다.
도 46a 내지 도 46d는 본 개시내용의 일 실시예에 따른, 트렌치 콘택트 플러그들 - 그 상에 하드마스크 재료를 가짐 - 을 포함하는 집적 회로 구조체를 제조하는 방법에서의 다양한 동작들을 나타내는 단면도들을 예시하고 있다.
도 46a를 참조하면, 집적 회로 구조체를 제조하는 방법은 복수의 핀 - 복수의 핀의 개개의 것들(4602)은 제1 방향(4604)을 따라 있음 - 을 형성하는 단계를 포함한다. 복수의 핀의 개개의 것들(4602)은 확산 영역들(4606)을 포함할 수 있다. 복수의 게이트 구조체(4608)가 복수의 핀 위쪽에 형성된다. 복수의 게이트 구조체(4508)의 개개의 것들은 제1 방향(4604)에 직교인 제2 방향(4610)을 따라 있다(예컨대, 방향(4610)은 지면으로 들어가고 지면으로부터 나온다). 희생 재료 구조체(4612)가 게이트 구조체들(4608)의 제1 게이트 구조체 쌍 사이에 형성된다. 콘택트 플러그(4614)가 게이트 구조체들(4608)의 제2 게이트 구조체 쌍 사이에 형성된다. 콘택트 플러그는 하부 유전체 재료(4616)를 포함한다. 하드마스크 재료(4618)가 하부 유전체 재료(4616) 상에 있다.
일 실시예에서, 게이트 구조체들(4608)은 희생 또는 더미 게이트 스택들 및 유전체 스페이서들(4609)을 포함한다. 희생 또는 더미 게이트 스택들은, 게이트 더미 재료라고 지칭될 수 있는, 다결정 실리콘 또는 실리콘 질화물 필라(pillar)들 또는 어떤 다른 희생 재료로 이루어져 있을 수 있다.
도 46b를 참조하면, 게이트 구조체들(4608)의 제1 게이트 구조체 쌍 사이에 개구(4620)를 형성하도록 도 46a의 구조체로부터 희생 재료 구조체(4612)가 제거된다.
도 46c를 참조하면, 트렌치 콘택트 구조체(4622)가 게이트 구조체들(4608)의 제1 게이트 구조체 쌍 사이의 개구(4620) 내에 형성된다. 그에 부가하여, 일 실시예에서, 트렌치 콘택트 구조체(4622)를 형성하는 단계의 일부로서, 도 46a 및 도 46b의 하드마스크(4618)가 평탄화된다. 궁극적으로 마무리된 콘택트 플러그들(4614')은 하부 유전체 재료(4616) 및 하드마스크 재료(4618)로부터 형성된 상부 하드마스크 재료(4624)를 포함한다.
일 실시예에서, 콘택트 플러그들(4614') 각각의 하부 유전체 재료(4616)는 실리콘 및 산소를 포함하고, 콘택트 플러그들(4614') 각각의 상부 하드마스크 재료(4624)는 실리콘 및 질소를 포함한다. 일 실시예에서, 트렌치 콘택트 구조체들(4622) 각각은 하부 도전성 구조체(4626) 및 하부 도전성 구조체(4626) 상의 유전체 캡(4628)을 포함한다. 일 실시예에서, 트렌치 콘택트 구조체(4622)의 유전체 캡(4628)은 콘택트 플러그(4614')의 상부 하드마스크 재료(4624)의 상부 표면과 동일 평면인 상부 표면을 갖는다.
도 46d를 참조하면, 대체 게이트 프로세스 스킴에서 게이트 구조체들(4608)의 희생 또는 더미 게이트 스택들이 대체된다. 이러한 스킴에서, 폴리실리콘 또는 실리콘 질화물 필라 재료와 같은, 더미 게이트 재료가 제거되고 영구 게이트 전극 재료로 대체된다. 하나의 이러한 실시예에서, 영구 게이트 유전체 층이 또한, 보다 이전의 프로세싱으로부터 완수되는 것과 달리, 이 프로세스에서 형성된다.
그에 따라, 영구 게이트 구조체들(4630)은 영구 게이트 유전체 층(4632) 및 영구 게이트 전극 층 또는 스택(4634)을 포함한다. 그에 부가하여, 일 실시예에서, 영구 게이트 구조체들(4630)의 상단 부분이, 예컨대, 에칭 프로세스에 의해 제거되고, 유전체 캡(4636)으로 대체된다. 일 실시예에서, 영구 게이트 구조체들(4630)의 개개의 것들의 유전체 캡(4636)은 콘택트 플러그들(4614')의 상부 하드마스크 재료(4624)의 상부 표면과 동일 평면인 상부 표면을 갖는다.
도 46a 내지 도 46d를 또다시 참조하면, 일 실시예에서, 도시된 바와 같이, 트렌치 콘택트 구조체들(4622)을 형성하는 것에 후속하여 대체 게이트 프로세스가 수행된다. 그렇지만, 다른 실시예들에 따르면, 트렌치 콘택트 구조체들(4622)을 형성하는 것보다 앞서 대체 게이트 프로세스가 수행된다.
다른 양태에서, COAG(contact over active gate) 구조체들 및 프로세스들이 기술된다. 본 개시내용의 하나 이상의 실시예는 반도체 구조체들 또는 디바이스들의 게이트 전극들의 활성 부분들 위쪽에 배치된 (예컨대, 게이트 콘택트 비아들로서의) 하나 이상의 게이트 콘택트 구조체를 갖는 반도체 구조체들 또는 디바이스들에 관한 것이다. 본 개시내용의 하나 이상의 실시예는 반도체 구조체들 또는 디바이스들의 게이트 전극들의 활성 부분들 위쪽에 형성된 하나 이상의 게이트 콘택트 구조체를 갖는 반도체 구조체들 또는 디바이스들을 제조하는 방법들에 관한 것이다. 본 명세서에 기술된 접근법들은 활성 게이트 영역들 위쪽에서의 게이트 콘택트 형성을 가능하게 함으로써 표준 셀 면적을 감소시키는 데 사용될 수 있다. 하나 이상의 실시예에서, 게이트 전극들과 접촉하도록 제조된 게이트 콘택트 구조체들은 자기 정렬 비아 구조체들이다.
공간 및 레이아웃 제약조건들이 현재 세대의 공간 및 레이아웃 제약조건들에 비해 얼마간 완화되는 기술들에서, 격리 영역 위쪽에 배치된 게이트 전극의 한 부분에 접촉하는 것에 의해 게이트 구조체에 대한 콘택트가 제조될 수 있다. 일 예로서, 도 47a는 게이트 전극의 비활성 부분 위쪽에 배치된 게이트 콘택트를 갖는 반도체 디바이스의 평면도를 예시하고 있다.
도 47a를 참조하면, 반도체 구조체 또는 디바이스(4700A)는 기판(4702)에 그리고 격리 영역(4706) 내에 배치된 확산 또는 활성 영역(4704)을 포함한다. 게이트 라인들(4708A, 4708B 및 4708C)과 같은, 하나 이상의 게이트 라인(폴리 라인이라고도 알려져 있음)이 확산 또는 활성 영역(4704) 위쪽에는 물론 격리 영역(4706)의 한 부분 위쪽에 배치된다. 콘택트들(4710A 및 4710B)과 같은, 소스 또는 드레인 콘택트들(트렌치 콘택트들이라고도 알려져 있음)이 반도체 구조체 또는 디바이스(4700A)의 소스 및 드레인 영역들 위쪽에 배치된다. 트렌치 콘택트 비아들(4712A 및 4712B)은, 제각기, 트렌치 콘택트들(4710A 및 4710B)에의 접촉을 제공한다. 별도의 게이트 콘택트(4714) 및 위에 있는 게이트 콘택트 비아(4716)는 게이트 라인(4708B)에의 접촉을 제공한다. 소스 또는 드레인 트렌치 콘택트들(4710A 또는 4710B)과 달리, 게이트 콘택트(4714)가, 평면도 관점에서, 격리 영역(4706) 위쪽에는 배치되지만, 확산 또는 활성 영역(4704) 위쪽에는 배치되지 않는다. 게다가, 게이트 콘택트(4714)도 게이트 콘택트 비아(4716)도 소스 또는 드레인 트렌치 콘택트들(4710A 및 4710B) 사이에는 배치되지 않는다.
도 47b는 게이트 전극의 비활성 부분 위쪽에 배치된 게이트 콘택트를 갖는 비-평면 반도체 디바이스의 단면도를 예시하고 있다. 도 47b를 참조하면, 반도체 구조체 또는 디바이스(4700B), 예컨대, 도 47a의 디바이스(4700A)의 비-평면 버전은 기판(4702)으로부터 그리고 격리 영역(4706) 내에 형성된 비-평면 확산 또는 활성 영역(4704C)(예컨대, 핀 구조체)을 포함한다. 게이트 라인(4708B)이 비-평면 확산 또는 활성 영역(4704B)은 물론 격리 영역(4706)의 한 부분 위쪽에 배치된다. 도시된 바와 같이, 게이트 라인(4708B)은, 유전체 캡 층(4754)과 함께, 게이트 전극(4750) 및 게이트 유전체 층(4752)을 포함한다. 게이트 콘택트(4714) 및 위에 있는 게이트 콘택트 비아(4716)가 또한 이 관점에서, 위에 있는 금속 인터커넥트(4760)와 함께, 보이며, 이들 모두는 층간 유전체 스택들 또는 층들(4770) 내에 배치된다. 또한 도 47b의 관점에서 보이는 바와 같이, 게이트 콘택트(4714)가 격리 영역(4706) 위쪽에는 배치되지만, 비-평면 확산 또는 활성 영역(4704B) 위쪽에는 배치되지 않는다.
도 47a 및 도 47b를 또다시 참조하면, 반도체 구조체 또는 디바이스(4700A 및 4700B)의 배열은, 제각기, 게이트 콘택트를 격리 영역들 위쪽에 배치한다. 이러한 배열은 레이아웃 공간을 낭비한다.　 그렇지만, 게이트 콘택트를 활성 영역들 위쪽에 배치하는 것은 극도로 엄격한 위치맞춤 버짓을 필요로 할 것이거나, 게이트 치수들이 게이트 콘택트를 랜딩(land)시키기에 충분한 공간을 제공하도록 증가할 필요가 있을 것이다. 게다가, 과거에는, 다른 게이트 재료(예컨대, 폴리실리콘)를 통해 드릴링하여 아래에 있는 활성 영역과 접촉할 위험 때문에 확산 영역들 위쪽에서의 게이트에의 접촉이 회피되었다. 본 명세서에 기술된 하나 이상의 실시예는 확산 또는 활성 영역 위쪽에 형성된 게이트 전극의 부분들과 접촉하는 콘택트 구조체들을 제조하는 것에 대한 실시가능한 접근법들 및 결과적인 구조체들을 제공함으로써 이상의 이슈들을 해결한다.
일 예로서, 도 48a는 본 개시내용의 일 실시예에 따른, 게이트 전극의 활성 부분 위쪽에 배치된 게이트 콘택트 비아를 갖는 반도체 디바이스의 평면도를 예시하고 있다. 도 48a를 참조하면, 반도체 구조체 또는 디바이스(4800A)는 기판(4802)에 그리고 격리 영역(4806) 내에 배치된 확산 또는 활성 영역(4804)을 포함한다. 게이트 라인들(4808A, 4808B 및 4808C)과 같은, 하나 이상의 게이트 라인이 확산 또는 활성 영역(4804) 위쪽에는 물론 격리 영역(4806)의 한 부분 위쪽에 배치된다. 트렌치 콘택트들(4810A 및 4810B)과 같은, 소스 또는 드레인 콘택트들이 반도체 구조체 또는 디바이스(4800A)의 소스 및 드레인 영역들 위쪽에 배치된다. 트렌치 콘택트 비아들(4812A 및 4812B)은, 제각기, 트렌치 콘택트들(4810A 및 4810B)에의 접촉을 제공한다. 개재하는 별도의 게이트 콘택트 층을 갖지 않는, 게이트 콘택트 비아(4816)가 게이트 라인(4808B)에의 접촉을 제공한다. 도 47a와 달리, 게이트 콘택트(4816)가, 평면도의 관점에서, 확산 또는 활성 영역(4804) 위쪽에 그리고 소스 또는 드레인 콘택트들(4810A 및 4810B) 사이에 배치된다.
도 48b는 본 개시내용의 일 실시예에 따른, 게이트 전극의 활성 부분 위쪽에 배치된 게이트 콘택트 비아를 갖는 비-평면 반도체 디바이스의 단면도를 예시하고 있다. 도 48b를 참조하면, 반도체 구조체 또는 디바이스(4800B), 예컨대, 도 48a의 디바이스(4800A)의 비-평면 버전은 기판(4802)으로부터 그리고 격리 영역(4806) 내에 형성된 비-평면 확산 또는 활성 영역(4804B)(예컨대, 핀 구조체)을 포함한다. 게이트 라인(4808B)은 비-평면 확산 또는 활성 영역(4804B)은 물론 격리 영역(4806)의 한 부분 위쪽에 배치된다. 도시된 바와 같이, 게이트 라인(4808B)은, 유전체 캡 층(4854)과 함께, 게이트 전극(4850) 및 게이트 유전체 층(4852)을 포함한다. 게이트 콘택트 비아(4816)가 또한 이 관점에서, 위에 있는 금속 인터커넥트(4860)와 함께, 보이며, 이들 모두는 층간 유전체 스택들 또는 층들(4870) 내에 배치된다. 또한 도 48b의 관점에서 보이는 바와 같이, 게이트 콘택트 비아(4816)가 비-평면 확산 또는 활성 영역(4804B) 위쪽에 배치된다.
따라서, 도 48a 및 도 48b를 또다시 참조하면, 일 실시예에서, 트렌치 콘택트 비아들(4812A, 4812B) 및 게이트 콘택트 비아(4816)가 동일한 층 내에 형성되고 본질적으로 동일 평면이다. 도 47a 및 도 47b와 비교하여, 게이트 라인에 대한 콘택트는 그렇지 않았으면, 예컨대, 대응하는 게이트 라인에 수직으로 뻗어 있을 수 있는, 부가의 게이트 콘택트 층을 포함할 것이다. 그렇지만, 도 48a 및 도 48b와 관련하여 기술된 구조체(들)에서, 구조체들(4800A 및 4800B)의 제조는, 제각기, 인접한 소스 드레인 영역들에 단락함이 없이 활성 게이트 부분 상의 금속 인터커넥트 층으로부터 바로 콘택트를 랜딩시키는 것을 가능하게 해준다. 일 실시예에서, 이러한 배열은 신뢰성있는 콘택트를 형성하기 위해 격리부(isolation) 상에서 트랜지스터 게이트들을 연장시킬 필요성을 없애줌으로써 회로 레이아웃에서의 큰 면적 감소를 제공한다. 전체에 걸쳐 사용되는 바와 같이, 일 실시예에서, 게이트의 활성 부분에 대한 언급은 (평면도의 관점에서) 아래에 있는 기판의 활성 또는 확산 영역 위쪽에 배치된 게이트 라인 또는 구조체의 그 부분을 지칭한다. 일 실시예에서, 게이트의 비활성 부분에 대한 언급은 (평면도의 관점에서) 아래에 있는 기판의 격리 영역 위쪽에 배치된 게이트 라인 또는 구조체의 그 부분을 지칭한다.
일 실시예에서, 반도체 구조체 또는 디바이스(4800)는 fin-FET 또는 트라이게이트 디바이스 - 이들로 제한되지 않음 - 와 같은 비-평면 디바이스이다. 이러한 실시예에서, 대응하는 반도전성(semiconducting) 채널 영역은 3차원 보디로 이루어져 있거나 3차원 보디 내에 형성된다. 하나의 이러한 실시예에서, 게이트 라인들(4808A 내지 4808C)의 게이트 전극 스택들은 3차원 보디의 적어도 상단 표면 및 한 쌍의 측벽을 둘러싼다. 다른 실시예에서, 적어도 채널 영역이, 게이트 올 어라운드(gate-all-around) 디바이스에서와 같이, 별개의 3차원 보디로 만들어진다. 하나의 이러한 실시예에서, 게이트 라인들(4808A 내지 4808C)의 게이트 전극 스택들 각각이 채널 영역을 완전히 둘러싼다.
보다 일반적으로, 하나 이상의 실시예는 활성 트랜지스터 게이트 바로 위에 게이트 콘택트 비아를 랜딩시키는 것에 대한 접근법들 및 그로부터 형성된 구조체들에 관한 것이다. 이러한 접근법들은 접촉 목적을 위해 격리부 상에서의 게이트 라인의 연장에 대한 필요성을 없애줄 수 있다. 이러한 접근법들은 또한 게이트 라인 또는 구조체로부터 신호들을 전도(conduct)하기 위한 별도의 게이트 콘택트(GCN) 층에 대한 필요성을 없애줄 수 있다. 일 실시예에서, 이상의 피처들을 없애는 것은 프로세스 흐름에서 트렌치 콘택트(TCN) 내의 콘택트 금속들을 리세싱하고 부가의 유전체 재료를 도입함으로써 달성된다(예컨대, TILA). 부가의 유전체 재료가 게이트 정렬 콘택트 프로세스(GAP) 프로세싱 스킴에서 트렌치 콘택트 정렬을 위해 이미 사용된 게이트 유전체 재료 캡 층과 상이한 에칭 특성들을 갖는 트렌치 콘택트 유전체 캡 층으로서 포함된다(예컨대, GILA).
예시적인 제조 스킴으로서, 도 49a 내지 도 49d는 본 개시내용의 일 실시예에 따른, 게이트의 활성 부분 위쪽에 배치된 게이트 콘택트 구조체를 갖는 반도체 구조체를 제조하는 방법에서의 다양한 동작들을 나타내는 단면도들을 예시하고 있다.
도 49a를 참조하면, 트렌치 콘택트(TCN) 형성 이후의 반도체 구조체(4900)가 제공된다. 구조체(4900)의 특정 배열이 예시 목적으로만 사용된다는 것과 각종의 가능한 레이아웃들이 본 명세서에 기술된 본 개시내용의 실시예들로부터 이득을 볼 수 있다는 점이 인식되어야 한다. 반도체 구조체(4900)는, 기판(4902) 위에 배치된 게이트 스택 구조체들(4908A 내지 4908E)과 같은, 하나 이상의 게이트 스택 구조체를 포함한다. 게이트 스택 구조체들은 게이트 유전체 층 및 게이트 전극을 포함할 수 있다. 트렌치 콘택트들(4910A 내지 4910C)와 같은, 트랜치 콘택트들, 예컨대, 기판(4902)의 확산 영역들에 대한 콘택트들이 또한 구조체(4900)에 포함되고 유전체 스페이서들(4920)에 의해 게이트 스택 구조체들(4908A 내지 4908E)로부터 이격되어 있다. 도 49a에 또한 도시된 바와 같이, 절연 캡 층(4922)이 게이트 스택 구조체들(4908A 내지 4908E) 상에 배치될 수 있다(예컨대, GILA). 도 49a에 또한 도시된 바와 같이, 층간 유전체 재료로부터 제조된 영역(4923)과 같은, 콘택트 블로킹 영역(contact blocking region)들 또는 "콘택트 플러그들"이 콘택트 형성이 블로킹되어야 하는 영역들에 포함될 수 있다.
일 실시예에서, 구조체(4900)를 제공하는 것은 대단히 엄격한 위치맞춤 버짓을 갖는 리소그래피 동작의 사용을 없애면서 기존의 게이트 패턴에 본질적으로 완벽하게 정렬되는 콘택트 패턴의 형성을 수반한다. 하나의 이러한 실시예에서, 이 접근법은 콘택트 개구들을 생성하기 위해 (예컨대, 건식 또는 플라스마 에칭에 비해) 본질적으로 고도로 선택적인 습식 에칭을 사용하는 것을 가능하게 해준다. 일 실시예에서, 콘택트 패턴은 콘택트 플러그 리소그래피 동작과 함께 기존의 게이트 패턴을 이용함으로써 형성된다. 하나의 이러한 실시예에서, 이 접근법은, 다른 접근법들에서 사용되는 바와 같이, 콘택트 패턴을 생성하기 위해 그렇지 않았으면 중대한 리소그래피 동작의 필요성을 없애는 것을 가능하게 해준다. 일 실시예에서, 트렌치 콘택트 그리드가 별도로 패터닝되지 않고 오히려 폴리 (게이트) 라인들 사이에 형성된다. 예를 들어, 하나의 이러한 실시예에서, 트렌치 콘택트 그리드가 게이트 그레이팅 패터닝에 후속하여 그러나 게이트 그레이팅 컷들보다 앞서 형성된다.
게다가, 게이트 스택 구조체들(4908A 내지 4908E)은 대체 게이트 프로세스에 의해 제조될 수 있다. 이러한 스킴에서, 폴리실리콘 또는 실리콘 질화물 필라 재료와 같은 더미 게이트 재료가 제거되고 영구 게이트 전극 재료로 대체된다. 하나의 이러한 실시예에서, 영구 게이트 유전체 층이 또한, 보다 이전의 프로세싱으로부터 완수되는 것과 달리, 이 프로세스에서 형성된다. 일 실시예에서, 더미 게이트들은 건식 에칭 또는 습식 에칭 프로세스에 의해 제거된다. 일 실시예에서, 더미 게이트들은 다결정 실리콘 또는 비정질 실리콘으로 이루어져 있고 SF6을 포함한 건식 에칭 프로세스를 이용해 제거된다. 다른 실시예에서, 더미 게이트들은 다결정 실리콘 또는 비정질 실리콘으로 이루어져 있고 수성(aqueous) NH4OH 또는 테트라메틸암모늄 수산화물을 포함한 습식 에칭 프로세스를 이용해 제거된다. 일 실시예에서, 더미 게이트들은 실리콘 질화물로 이루어져 있고 수성 인산을 포함한 습식 에칭을 이용해 제거된다.
일 실시예에서, 본 명세서에 기술된 하나 이상의 접근법은 구조체(4900)에 도달하기 위해 본질적으로 더미 및 대체 게이트 프로세스를 더미 및 대체 콘택트 프로세스와 결합하여 생각하고 있다. 하나의 이러한 실시예에서, 영구 게이트 스택의 적어도 한 부분의 고온 어닐을 가능하게 하기 위해 대체 콘택트 프로세스가 대체 게이트 프로세스 이후에 수행된다. 예를 들어, 이러한 특정 실시예에서, 영구 게이트 구조체들의 적어도 한 부분의 어닐이, 예컨대, 게이트 유전체 층이 형성된 후에, 대략 600 ℃ 초과의 온도에서 수행된다. 어닐이 영구 콘택트들의 형성보다 앞서 수행된다.
도 49b를 참조하면, 구조체(4900)의 트렌치 콘택트들(4910A 내지 4910C)이 스페이서들(4920) 및 절연 캡 층(4922)의 상단 표면보다 아래의 높이를 갖는 리세싱된 트렌치 콘택트들(4911A 내지 4911C)을 제공하도록 스페이서들(4920) 내에서 리세싱된다. 절연 캡 층(4924)이 이어서 리세싱된 트렌치 콘택트들(4911A 내지 4911C) 상에 형성된다(예컨대, TILA). 본 개시내용의 일 실시예에 따르면, 리세싱된 트렌치 콘택트들(4911A 내지 4911C) 상의 절연 캡 층(4924)은 게이트 스택 구조체들(4908A 내지 4908E) 상의 절연 캡 층(4922)과 상이한 에칭 특성을 갖는 재료로 이루어져 있다. 후속 프로세싱 동작들에서 알게 될 것인 바와 같이, 이러한 차이는 4922/4924 중 하나를 4922/4924 중 다른 하나에 대해 선택적으로 에칭하는 데 이용될 수 있다.
트렌치 콘택트들(4910A 내지 4910C)이 스페이서들(4920) 및 절연 캡 층(4922)의 재료들에 선택적인 프로세스에 의해 리세싱될 수 있다. 예를 들어, 일 실시예에서, 트렌치 콘택트들(4910A 내지 4910C)이 습식 에칭 프로세스 또는 건식 에칭 프로세스와 같은 에칭 프로세스에 의해 리세싱된다. 절연 캡 층(4924)이 트렌치 콘택트들(4910A 내지 4910C)의 노출된 부분들 위에 컨포멀 실링 층을 제공하기에 적당한 프로세스에 의해 형성될 수 있다. 예를 들어, 일 실시예에서, 절연 캡 층(4924)이 화학적 기상 퇴적(CVD) 프로세스에 의해 구조체 전체 위에 컨포멀 층으로서 형성된다. 컨포멀 층이 이어서, 트렌치 콘택트들(4910A 내지 4910C) 위에만 절연 캡 층(4924) 재료를 제공하고 스페이서들(4920) 및 절연 캡 층(4922)을 재노출시키도록, 예컨대, 화학 기계적 폴리싱(CMP)에 의해, 평탄화된다.
절연 캡 층들(4922/4924)에 대한 적당한 재료 조합들에 관해, 일 실시예에서, 4922/4924의 쌍 중 하나는 실리콘 산화물로 이루어져 있는 반면 다른 하나는 실리콘 질화물로 이루어져 있다. 다른 실시예에서, 4922/4924의 쌍 중 하나는 실리콘 산화물로 이루어져 있는 반면 다른 하나는 탄소 도핑된 실리콘 질화물로 이루어져 있다. 다른 실시예에서, 4922/4924의 쌍 중 하나는 실리콘 산화물로 이루어져 있는 반면 다른 하나는 실리콘 탄화물로 이루어져 있다. 다른 실시예에서, 4922/4924의 쌍 중 하나는 실리콘 질화물로 이루어져 있는 반면 다른 하나는 탄소 도핑된 실리콘 질화물로 이루어져 있다. 다른 실시예에서, 4922/4924의 쌍 중 하나는 실리콘 질화물로 이루어져 있는 반면 다른 하나는 실리콘 탄화물로 이루어져 있다. 다른 실시예에서, 4922/4924의 쌍 중 하나는 탄소 도핑된 실리콘 질화물로 이루어져 있는 반면 다른 하나는 실리콘 탄화물로 이루어져 있다.
도 49c를 참조하면, 층간 유전체(ILD)(4930) 및 하드마스크(4932) 스택이 형성되고, 예컨대, 도 49b의 구조체 위에 패터닝된 금속(0) 트렌치(4934)를 제공하도록 패터닝된다.
층간 유전체(ILD)(4930)는 프런트 엔드 프로세싱과 백 엔드 프로세싱 사이에 강건한 구조체를 유지하면서 그 내에 궁극적으로 형성되는 금속 피처들을 전기적으로 격리시키는 데 적당한 재료로 이루어져 있을 수 있다. 게다가, 일 실시예에서, 도 49d와 관련하여 이하에서 보다 상세히 기술되는 바와 같이, ILD(4930)의 조성은 트렌치 콘택트 유전체 캡 층 패터닝에 대한 비아 에칭 선택성과 부합하도록 선택된다. 일 실시예에서, ILD(4930)는 단일 또는 몇 개의 층의 실리콘 산화물 또는 단일 또는 몇 개의 층의 탄소 도핑된 산화물(CDO) 재료로 이루어져 있다. 그렇지만, 다른 실시예들에서, ILD(4930)는 ILD(4930)의 아래에 있는 하단 부분(underlying bottom portion)과 상이한 재료로 이루어진 상단 부분을 갖는 이중층 조성(bi-layer composition)을 갖는다. 하드마스크 층(4932)은 후속 희생 층으로서 기능하기에 적당한 재료로 이루어져 있을 수 있다. 예를 들어, 일 실시예에서, 하드마스크 층(4932)은, 예컨대, 가교 결합된 유기 폴리머의 층으로서, 실질적으로 탄소로 이루어져 있다. 다른 실시예들에서, 실리콘 질화물 또는 탄소 도핑된 실리콘 질화물 층이 하드마스크(4932)로서 사용된다. 층간 유전체(ILD)(4930) 및 하드마스크(4932) 스택이 리소그래피 및 에칭 프로세스에 의해 패터닝될 수 있다.
도 49d를 참조하면, 금속(0) 트렌치(4934)로부터 리세싱된 트렌치 콘택트들(4911A 내지 4911C) 중 하나 이상으로 연장되는 비아 개구들(4936)(예컨대, VCT)이 층간 유전체(ILD)(4930) 내에 형성된다. 예를 들어, 도 49d에서, 비아 개구들이 리세싱된 트렌치 콘택트들(4911A 및 4911C)을 노출시키도록 형성된다. 비아 개구들(4936)의 형성은 층간 유전체(ILD)(4930) 및 대응하는 절연 캡 층(4924)의 각자의 부분들 둘 다의 에칭을 포함한다. 하나의 이러한 실시예에서, 층간 유전체(ILD)(4930)의 패터닝 동안 절연 캡 층(4922)의 한 부분이 노출된다(예컨대, 게이트 스택 구조체들(4908B 및 4908E) 위쪽의 절연 캡 층(4922)의 한 부분이 노출된다). 그 실시예에서, 절연 캡 층(4922)에 대해 선택적으로(즉, 절연 캡 층(4922)을 상당히 에칭하지 않거나 그에 영향을 미치지 않고) 비아 개구들4936)을 형성하도록 절연 캡 층(4924)이 에칭된다.
일 실시예에서, 절연 캡 층(4922)(즉, 게이트 절연 캡 층들)을 에칭함이 없이 에칭 프로세스에 의해 비아 개구 패턴이 궁극적으로 절연 캡 층(4924)(즉, 트렌치 콘택트 절연 캡 층들)으로 전사된다. 절연 캡 층(4924)(TILA)은 실리콘 산화물, 실리콘 질화물, 실리콘 탄화물, 탄소 도핑된 실리콘 질화물들, 탄소 도핑된 실리콘 산화물들, 비정질 실리콘, 다양한 금속 산화물들 및 실리케이트들 - 지르코늄 산화물, 하프늄 산화물, 란탄 산화물 또는 이들의 조합을 포함함 - 을 포함한 것들 중 임의의 것 또는 그 조합으로 이루어져 있을 수 있다. 층은 CVD, ALD, PECVD, PVD, HDP 보조 CVD(HDP assisted CVD), 저온 CVD를 포함한 기술들 중 임의의 것을 사용하여 퇴적될 수 있다. 대응하는 플라스마 건식 에칭이 화학적 및 물리적 스퍼터링 메커니즘들의 조합으로서 개발된다. 재료 제거율(material removal rate), 에칭 프로파일들 및 막 선택성(film selectivity)을 제어하기 위해 동시 폴리머 퇴적(coincident polymer deposition)이 사용될 수 있다. 건식 에칭은 전형적으로, 30 내지 100 mTorr 범위의 압력들 및 50 내지 1000 와트의 플라스마 바이어스를 전형적으로 갖는 NF3, CHF3, C4F8, HBr 및 O2를 포함하는 가스들의 혼합물(mix)을 이용해, 이루어진다. 트랜지스터의 소스 드레인 영역들에 대한 콘택트들을 형성하기 위해 4924(TILA)의 건식 에칭 동안 4922(GILA)의 손실을 최소화하도록 캡 층(4924)(TILA)과 캡 층(4922)(GILA) 사이의 상당한 에칭 선택성을 달성하기 위해 건식 에칭이 엔지니어링될 수 있다.
도 49d를 또다시 참조하면, 절연 캡 층(4924)(즉, 게이트 절연 캡 층들)을 에칭함이 없이 에칭 프로세스에 의해 궁극적으로 절연 캡 층(4922)(즉, 트렌치 콘택트 절연 캡 층들)으로 전사되는 비아 개구 패턴을 제조하기 위해 유사한 접근법이 구현될 수 있다는 점이 인식되어야 한다.
COAG(contact over active gate) 기술의 개념들을 추가로 예시하기 위해, 도 50은 본 개시내용의 일 실시예에 따른, 위에 있는 절연 캡 층을 포함하는 트렌치 콘택트들을 갖는 집적 회로 구조체의 평면도 및 대응하는 단면도들을 예시하고 있다.
도 50을 참조하면, 집적 회로 구조체(5000)는, 실리콘 핀과 같은, 반도체 기판 또는 핀(5002) 위에 게이트 라인(5004)을 포함한다. 게이트 라인(5004)은 (예컨대, 게이트 유전체 층 또는 스택 및 게이트 유전체 층 또는 스택 상의 게이트 전극을 포함하는) 게이트 스택(5005) 및 게이트 스택(5005) 상의 게이트 절연 캡 층(5006)을 포함한다. 도시된 바와 같이, 유전체 스페이서들(5008)이 게이트 스택(5005)의 측벽들을 따라, 그리고, 일 실시예에서, 게이트 절연 캡 층(5006)의 측벽들을 따라 있다.
트렌치 콘택트들(5010)은 게이트 라인(5004)의 측벽들에 인접해 있고, 유전체 스페이서들(5008)이 게이트 라인(5004)과 트렌치 콘택트들(5010) 사이에 있다. 트렌치 콘택트들(5010)의 개개의 것들은 도전성 콘택트 구조체(5011) 및 도전성 콘택트 구조체(5011) 상의 트렌치 콘택트 절연 캡 층(5012)을 포함한다.
도 50을 또다시 참조하면, 게이트 콘택트 비아(5014)가 게이트 절연 캡 층(5006)의 개구 내에 형성되고 게이트 스택(5005)과 전기적으로 접촉한다. 일 실시예에서, 도시된 바와 같이, 게이트 콘택트 비아(5014)가, 반도체 기판 또는 핀(5002) 위쪽에 있고 그리고 트렌치 콘택트들(5010) 사이에 측방으로 있는 위치에 있는, 게이트 스택(5005)과 전기적으로 접촉한다. 하나의 이러한 실시예에서, 도전성 콘택트 구조체(5011) 상의 트렌치 콘택트 절연 캡 층(5012)은 게이트 콘택트 비아(5014)에 의한 게이트-소스간 단락(gate to source shorting) 또는 게이트-드레인간 단락(gate to drain shorting)을 방지한다.
도 50을 또다시 참조하면, 트렌치 콘택트 비아들(5016)이 트렌치 콘택트 절연 캡 층(5012)의 개구 내에 형성되고 각자의 도전성 콘택트 구조체들(5011)과 전기적으로 접촉한다. 일 실시예에서, 도시된 바와 같이, 트렌치 콘택트 비아들(5016)은, 반도체 기판 또는 핀(5002) 위쪽에 그리고 게이트 라인(5004)의 게이트 스택(5005)에 측방으로 인접해 있는 위치들에 있는, 각자의 도전성 콘택트 구조체들(5011)과 전기적으로 접촉한다. 하나의 이러한 실시예에서, 게이트 스택(5005) 상의 게이트 절연 캡 층(5006)은 트렌치 콘택트 비아들(5016)에 의한 소스-게이트간 단락(source to gate shorting) 또는 드레인-게이트간 단락(drain to gate shorting)을 방지한다.
절연 게이트 캡 층과 절연 트렌치 콘택트 캡 층 간의 상이한 구조적 관계들이 제조될 수 있다는 점이 인식되어야 한다. 예들로서, 도 51a 내지 도 51f는 본 개시내용의 일 실시예에 따른, 다양한 집적 회로 구조체들 - 각각이 위에 있는 절연 캡 층을 포함하는 트렌치 콘택트들을 갖고 위에 있는 절연 캡 층을 포함하는 게이트 스택들을 가짐 - 의 단면도들을 예시하고 있다.
도 51a, 도 51b 및 도 51c를 참조하면, 집적 회로 구조체들(5100A, 5100B 및 5100C)은, 제각기, 실리콘 핀과 같은, 핀(5102)을 포함한다. 단면도로서 도시되어 있지만, 핀(5102)이 상단(5102A) 및 (도시된 관점의 지면으로 들어가고 지면으로부터 나온) 측벽들을 갖는다는 점이 인식되어야 한다. 제1 게이트 유전체 층(5104) 및 제2 게이트 유전체 층(5106)은 핀(5102)의 상단(5102A) 위쪽에 그리고 핀(5102)의 측벽들에 측방으로 인접해 있다. 제1 및 제2 게이트 전극들(5108 및 5110)은, 제각기, 핀(5102)의 상단(5102A) 위쪽에 그리고 핀(5102)의 측벽들에 측방으로 인접해 있는 제1 및 제2 게이트 유전체 층들(5104 및 5106) 위쪽에 있다. 제1 게이트 전극(5108)과 제2 게이트 전극(5110) 각각은, 일함수-설정 층(workfunction-setting layer)과 같은, 컨포멀 도전성 층(5109A) 및 컨포멀 도전성 층(5109A) 위의 도전성 충전 재료(5109B)를 포함한다. 제1 게이트 전극(5108) 및 제2 게이트 전극(5110) 둘 다는 제1 측면(5112) 및 제1 측면(5112)의 반대쪽에 있는 제2 측면(5114)을 갖는다. 제1 게이트 전극(5108) 및 제2 게이트 전극(5110) 둘 다는 또한 상단 표면(5118)을 갖는 절연 캡(5116)을 갖는다.
제1 유전체 스페이서(5120)는 제1 게이트 전극(5108)의 제1 측면(5112)에 인접해 있다. 제2 유전체 스페이서(5122)는 제2 게이트 전극(5110)의 제2 측면(5114)에 인접해 있다. 반도체 소스 또는 드레인 영역(5124)은 제1 유전체 스페이서(5120) 및 제2 유전체 스페이서(5122)에 인접해 있다. 트렌치 콘택트 구조체(5126)가 제1 유전체 스페이서(5120) 및 제2 유전체 스페이서(5122)에 인접하여 반도체 소스 또는 드레인 영역(5124) 위쪽에 있다.
트렌치 콘택트 구조체(5126)는 도전성 구조체(5130) 상에 절연 캡(5128)을 포함한다. 트렌치 콘택트 구조체(5126)의 절연 캡(5128)은 제1 게이트 전극(5108) 및 제2 게이트 전극(5110)의 절연 캡들(5116)의 상단 표면들(5118)과 실질적으로 동일 평면인 상단 표면(5129)을 갖는다. 일 실시예에서, 트렌치 콘택트 구조체(5126)의 절연 캡(5128)이 제1 유전체 스페이서(5120) 및 제2 유전체 스페이서(5122) 내의 리세스들(5132) 내로 측방으로 연장된다. 이러한 실시예에서, 트렌치 콘택트 구조체(5126)의 절연 캡(5128)이 트렌치 콘택트 구조체(5126)의 도전성 구조체(5130)를 오버행(overhang)한다. 그렇지만, 다른 실시예들에서, 트렌치 콘택트 구조체(5126)의 절연 캡(5128)이 제1 유전체 스페이서(5120) 및 제2 유전체 스페이서(5122)의 리세스들(5132) 내로 측방으로 연장되지 않으며, 따라서 트렌치 콘택트 구조체(5126)의 도전성 구조체(5130)를 오버행하지 않는다.
도 51a 내지 도 51c에 도시된 바와 같이, 트렌치 콘택트 구조체(5126)의 도전성 구조체(5130)가 직사각형이 아닐 수 있다는 점이 인식되어야 한다. 예를 들어, 트렌치 콘택트 구조체(5126)의 도전성 구조체(5130)는 도 51a의 투영에 예시된 도전성 구조체(5130A)에 대해 도시된 기하형태(geometry)와 유사하거나 동일한 단면 기하형태를 가질 수 있다.
일 실시예에서, 트렌치 콘택트 구조체(5126)의 절연 캡(5128)은 제1 게이트 전극(5108) 및 제2 게이트 전극(5110)의 절연 캡들(5116)의 조성과 상이한 조성을 갖는다. 하나의 이러한 실시예에서, 트렌치 콘택트 구조체(5126)의 절연 캡(5128)은, 실리콘 탄화물 재료와 같은, 탄화물 재료를 포함한다. 제1 게이트 전극(5108) 및 제2 게이트 전극(5110)의 절연 캡들(5116)은, 실리콘 질화물 재료와 같은, 질화물 재료를 포함한다.
일 실시예에서, 도 51a에 도시된 바와 같이, 제1 게이트 전극(5108) 및 제2 게이트 전극(5110)의 절연 캡들(5116) 둘 다는 트렌치 콘택트 구조체(5126)의 절연 캡(5128)의 하단 표면(5128A)보다 아래에 하단 표면(5117A)을 갖는다. 다른 실시예에서, 도 51b에 도시된 바와 같이, 제1 게이트 전극(5108) 및 제2 게이트 전극(5110)의 절연 캡들(5116) 둘 다는 트렌치 콘택트 구조체(5126)의 절연 캡(5128)의 하단 표면(5128B)과 실질적으로 동일 평면인 하단 표면(5117B)을 갖는다. 다른 실시예에서, 도 51c에 도시된 바와 같이, 제1 게이트 전극(5108) 및 제2 게이트 전극(5110)의 절연 캡들(5116) 둘 다는 트렌치 콘택트 구조체(5126)의 절연 캡(5128)의 하단 표면(5128C)보다 위에 하단 표면(5117C)을 갖는다.
일 실시예에서, 트렌치 콘택트 구조체(5126)의 도전성 구조체(5130)는 U자 형상의 금속 층(5134), U자 형상의 금속 층(5134) 전체 상의 그리고 그 위쪽의 T자 형상의 금속 층(5136), 및 T자 형상의 금속 층(5136) 상의 제3 금속 층(5138)을 포함한다. 트렌치 콘택트 구조체(5126)의 절연 캡(5128)은 제3 금속 층(5138) 상에 있다. 하나의 이러한 실시예에서, 제3 금속 층(5138) 및 U자 형상의 금속 층(5134)은 티타늄을 포함하고, T자 형상의 금속 층(5136)은 코발트를 포함한다. 특정의 이러한 실시예에서, T자 형상의 금속 층(5136)은 탄소를 추가로 포함한다.
일 실시예에서, 금속 실리사이드 층(5140)은 트렌치 콘택트 구조체(5126)의 도전성 구조체(5130)와 반도체 소스 또는 드레인 영역(5124) 사이에 바로 존재한다. 하나의 이러한 실시예에서, 금속 실리사이드 층(5140)은 티타늄 및 실리콘을 포함한다. 특정의 이러한 실시예에서, 반도체 소스 또는 드레인 영역(5124)은 N-형 반도체 소스 또는 드레인 영역이다. 다른 실시예에서, 금속 실리사이드 층(5140)은 니켈, 백금 및 실리콘을 포함한다. 특정의 이러한 실시예에서, 반도체 소스 또는 드레인 영역(5124)은 P-형 반도체 소스 또는 드레인 영역이다. 다른 특정의 이러한 실시예에서, 금속 실리사이드 층은 게르마늄을 추가로 포함한다.
일 실시예에서, 도 51d를 참조하면, 도전성 비아(5150)가 핀(5102)의 상단(5102A) 위쪽의 제1 게이트 전극(5108)의 한 부분 상에 있고 그에 전기적으로 연결된다. 도전성 비아(5150)가 제1 게이트 전극(5108)의 절연 캡(5116)에서의 개구(5152) 내에 있다. 하나의 이러한 실시예에서, 도전성 비아(5150)가 트렌치 콘택트 구조체(5126)의 절연 캡(5128)의 한 부분 상에 있지만, 트렌치 콘택트 구조체(5126)의 도전성 구조체(5130)에 전기적으로 연결되지 않는다. 특정의 이러한 실시예에서, 도전성 비아(5150)가 트렌치 콘택트 구조체(5126)의 절연 캡(5128)의 침식된 부분(5154)에 있다.
일 실시예에서, 도 51e를 참조하면, 도전성 비아(5160)가 트렌치 콘택트 구조체(5126)의 한 부분 상에 있고 그에 전기적으로 연결된다. 도전성 비아가 트렌치 콘택트 구조체(5126)의 절연 캡(5128)의 개구(5162)에 있다. 하나의 이러한 실시예에서, 도전성 비아(5160)가 제1 게이트 전극(5108) 및 제2 게이트 전극(5110)의 절연 캡들(5116)의 한 부분 상에 있지만, 제1 게이트 전극(5108) 및 제2 게이트 전극(5110)에 전기적으로 연결되지 않는다. 특정의 이러한 실시예에서, 도전성 비아(5160)가 제1 게이트 전극(5108) 및 제2 게이트 전극(5110)의 절연 캡들(5116)의 침식된 부분(5164)에 있다.
도 51e를 또다시 참조하면, 일 실시예에서, 도전성 비아(5160)는 도 51d의 도전성 비아(5150)와 동일한 구조의 제2 도전성 비아이다. 하나의 이러한 실시예에서, 이러한 제2 도전성 비아(5160)는 도전성 비아(5150)로부터 격리되어 있다. 다른 이러한 실시예에서, 도 51f에 도시된 바와 같이, 제2 도전성 비아(5160)가 도전성 비아(5150)와 병합되어 전기적으로 단락하는 콘택트(5170)를 형성한다.
본 명세서에 기술된 접근법들 및 구조체들은 다른 방법론들을 사용하여 제조하기 불가능하거나 어려웠던 다른 구조체들 또는 디바이스들의 형성을 가능하게 해줄 수 있다. 제1 예에서, 도 52a는 본 개시내용의 다른 실시예에 따른, 게이트의 활성 부분 위쪽에 배치된 게이트 콘택트 비아를 갖는 다른 반도체 디바이스의 평면도를 예시하고 있다. 도 52a를 참조하면, 반도체 구조체 또는 디바이스(5200)는 복수의 트렌치 콘택트(5210A 및 5210B)(이 피처들은, 도시되지 않은, 기판의 활성 영역 위에 배치됨)과 서로 맞물린(interdigitated) 복수의 게이트 구조체(5208A 내지 5208C)를 포함한다. 게이트 콘택트 비아(5280)가 게이트 구조체(5208B)의 활성 부분 상에 형성된다. 게이트 콘택트 비아(5280)가 게이트 구조체(5208C)의 활성 부분 상에 추가로 배치되어, 게이트 구조체들(5208B 및 5208C)을 커플링시킨다. 개재하는 트렌치 콘택트(5210B)가 트렌치 콘택트 격리 캡 층(예컨대, TILA)을 사용함으로써 콘택트(5280)로부터 격리될 수 있다는 점이 인식되어야 한다. 도 52a의 콘택트 구성은, 스트랩(strap)을 상부 금속화 층(upper layer of metallization)들을 통해 라우팅할 필요가 없고, 따라서 보다 작은 셀 면적들 또는 덜 복잡한 배선 스킴들, 또는 둘 다를 가능하게 하는, 레이아웃에서 인접한 게이트 라인들을 스트래핑(strapping)하는 보다 용이한 접근법을 제공할 수 있다.
제2 예에서, 도 52b는 본 개시내용의 다른 실시예에 따른, 한 쌍의 트렌치 콘택트를 커플링시키는 트렌치 콘택트 비아를 갖는 다른 반도체 디바이스의 평면도를 예시하고 있다. 도 52b를 참조하면, 반도체 구조체 또는 디바이스(5250)는 복수의 트렌치 콘택트(5260A 및 5260B)(이 피처들은, 도시되지 않은, 기판의 활성 영역 위에 배치됨)과 서로 맞물린 복수의 게이트 구조체(5258A 내지 5258C)를 포함한다. 트렌치 콘택트 비아(5290)가 트렌치 콘택트(5260A) 상에 형성된다. 트렌치 콘택트 비아(5290)가 트렌치 콘택트(5260B) 상에 추가로 배치되어, 트렌치 콘택트들(5260A 및 5260B)을 커플링시킨다. 개재하는 게이트 구조체(5258B)가 게이트 격리 캡 층을 사용함으로써(예컨대, GILA 프로세스에 의해) 트렌치 콘택트 비아(5290)로부터 격리될 수 있다는 점이 인식되어야 한다. 도 52b의 콘택트 구성은, 스트랩을 상부 금속화 층들을 통해 라우팅할 필요가 없고, 따라서 보다 작은 셀 면적들 또는 덜 복잡한 배선 스킴들, 또는 둘 다를 가능하게 하는, 레이아웃에서 인접한 트렌치 콘택트들을 스트랩핑하는 보다 용이한 접근법을 제공할 수 있다.
게이트 전극에 대한 절연 캡 층이 몇 개의 퇴적 동작들을 사용하여 제조될 수 있으며, 그 결과, 다중 퇴적 제조 프로세스의 아티팩트들을 포함할 수 있다. 일 예로서, 도 53a 내지 도 53e는 본 개시내용의 일 실시예에 따른, 위에 있는 절연 캡 층을 갖는 게이트 스택을 갖는 집적 회로 구조체를 제조하는 방법에서의 다양한 동작들을 나타내는 단면도들을 예시하고 있다.
도 53a를 참조하면, 시작 구조체(5300)는 기판 또는 핀(5302) 위에 게이트 스택(5304)을 포함한다. 게이트 스택(5304)은 게이트 유전체 층(5306), 컨포멀 도전성 층(5308), 및 도전성 충전 재료(5310)를 포함한다. 일 실시예에서, 게이트 유전체 층(5306)은 원자 층 퇴적(ALD) 프로세스를 사용하여 형성된 하이-k 게이트 유전체 층이고, 컨포멀 도전성 층은 ALD 프로세스를 사용하여 형성된 일함수 층이다. 하나의 이러한 실시예에서, 열적 또는 화학적 실리콘 이산화물 또는 실리콘 산화물 층과 같은, 열적 또는 화학적 산화물 층(5312)이 기판 또는 핀(5302)과 게이트 유전체 층(5306) 사이에 있다. 실리콘 질화물 스페이서들과 같은, 유전체 스페이서들(5314)은 게이트 스택(5304)의 측벽들에 인접해 있다. 유전체 게이트 스택(5304) 및 유전체 스페이서들(5314)은 층간 유전체(ILD) 층(5316) 내에 하우징된다. 일 실시예에서, 게이트 스택(5304)은 대체 게이트 및 대체 게이트 유전체 프로세싱 스킴을 사용하여 형성된다. 마스크(5318)가 게이트 스택(5304)을 노출시키는 개구(5320)를 제공하도록 게이트 스택(5304) 및 ILD 층(5316) 위에 패터닝된다.
도 53b를 참조하면, 선택적 에칭 프로세스 또는 프로세스들을 사용하여, 게이트 유전체 층(5306), 컨포멀 도전성 층(5308), 및 도전성 충전 재료(5310)를 포함하는 게이트 스택(5304)이 유전체 스페이서들(5314) 및 층(5316)에 대해 상대적으로 리세싱된다. 마스크(5318)가 이어서 제거된다. 리세싱은 리세싱된 게이트 스택(5324) 위에 캐비티(5322)를 제공한다.
도시되지 않은 다른 실시예에서, 컨포멀 도전성 층(5308) 및 도전성 충전 재료(5310)는 유전체 스페이서들(5314) 및 층(5316)에 대해 상대적으로 리세싱되지만, 게이트 유전체 층(5306)은 리세싱되지 않거나 단지 최소한으로 리세싱된다. 다른 실시예들에서, 높은 에칭 선택성에 기초한 마스크리스(maskless) 접근법이 리세싱을 위해 사용된다는 점이 인식되어야 한다.
도 53c를 참조하면, 게이트 절연 캡 층을 제조하기 위한 다중 퇴적 프로세스에서의 제1 퇴적 프로세스가 수행된다. 제1 퇴적 프로세스는 도 53b의 구조체와 컨포멀한 제1 절연 층(5326)을 형성하는 데 사용된다. 일 실시예에서, 제1 절연 층(5326)은 실리콘 및 질소를 포함하며, 예컨대, 제1 절연 층(5326)은 실리콘 질화물(Si3N4) 층, 실리콘-풍부 실리콘 질화물 층, 실리콘-부족 실리콘 질화물 층, 또는 탄소 도핑된 실리콘 질화물 층이다. 일 실시예에서, 도시된 바와 같이, 제1 절연 층(5326)이 리세싱된 게이트 스택(5324) 위의 캐비티(5322)를 단지 부분적으로 충전한다.
도 53d를 참조하면, 제1 절연 층(5326)은 절연 캡 층의 제1 부분들(5328)을 제공하기 위해, 이방성 에칭 프로세스와 같은, 에치-백(etch-back) 프로세스를 거친다. 절연 캡 층의 제1 부분들(5328)이 리세싱된 게이트 스택(5324) 위의 캐비티(5322)를 단지 부분적으로 충전한다.
도 53e를 참조하면, 캐비티(5322)가 리세싱된 게이트 스택(5324) 위의 절연 게이트 캡 구조체(5330)로 충전될 때까지 부가의 교번하는 퇴적 프로세스들 및 에치-백 프로세스들이 수행된다. 심들(5332)이 단면 분석에서 명백할 수 있으며, 절연 게이트 캡 구조체(5330)에 대해 사용되는 교번하는 퇴적 프로세스들 및 에치-백 프로세스들의 횟수를 나타낼 수 있다. 도 53e에 도시된 예에서, 3 세트의 심들(5332A, 5332B 및 5332C)의 존재는 절연 게이트 캡 구조체(5330)에 대해 사용되는 4개의 교번하는 퇴적 프로세스들 및 에치-백 프로세스들을 나타낸다. 일 실시예에서, 심들(5332)에 의해 분리된 절연 게이트 캡 구조체(5330)의 재료(5330A, 5330B, 5330C 및 5330D) 모두는 정확히 또는 실질적으로 동일한 조성을 갖는다.
본 출원 전반에 걸쳐 기술된 바와 같이, 기판은 제조 프로세스를 견딜 수 있고 전하가 이동(migrate)할 수 있는 반도체 재료로 이루어져 있을 수 있다. 일 실시예에서, 본 명세서에 기술된 기판은 활성 영역을 형성하기 위해 인, 비소, 붕소 또는 이들의 조합 - 이들로 제한되지 않음 - 과 같은, 전하 캐리어로 도핑된 결정질 실리콘, 실리콘/게르마늄 또는 게르마늄 층으로 이루어진 벌크 기판이다. 일 실시예에서, 이러한 벌크 기판 내의 실리콘 원자들의 농도는 97% 초과이다. 다른 실시예에서, 벌크 기판은 별개의 결정질 기판 위에(atop) 성장된 에피택셜 층, 예컨대, 붕소 도핑된 벌크 실리콘 단결정 기판 위에 성장된 실리콘 에피택셜 층으로 이루어져 있다. 벌크 기판은 대안적으로 III-V족 재료로 이루어져 있을 수 있다. 일 실시예에서, 벌크 기판은 갈륨 질화물, 갈륨 인화물, 갈륨 비화물, 인듐 인화물, 인듐 안티몬화물, 인듐 갈륨 비화물, 알루미늄 갈륨 비화물, 인듐 갈륨 인화물, 또는 이들의 조합 - 이들로 제한되지 않음 - 과 같은 III-V족 재료로 이루어져 있다. 일 실시예에서, 벌크 기판은 Ⅲ-Ⅴ족 재료로 이루어져 있고, 전하 캐리어 도펀트 불순물 원자들은 탄소, 실리콘, 게르마늄, 산소, 황, 셀레늄 또는 텔루륨 - 이들로 제한되지 않음 - 과 같은 것들이다.
본 출원 전반에 걸쳐 기술된 바와 같이, 얕은 트렌치 격리 영역들 또는 서브-핀 격리 영역들과 같은 격리 영역들은 아래에 있는 벌크 기판으로부터 영구 게이트 구조체 부분들을 궁극적으로 전기적으로 격리시키거나 그의 격리에 기여하는 데 또는, 핀 활성 영역들을 격리시키는 것과 같은, 아래에 있는 벌크 기판 내에 형성된 활성 영역들을 격리시키는 데 적당한 재료로 이루어져 있을 수 있다. 예를 들어, 일 실시예에서, 격리 영역은 실리콘 이산화물, 실리콘 산질화물, 실리콘 질화물, 탄소 도핑된 실리콘 질화물, 또는 이들의 조합 - 이들로 제한되지 않음 - 과 같은 유전체 재료의 하나 이상의 층으로 이루어져 있다.
본 출원 전반에 걸쳐 기술된 바와 같이, 게이트 라인들 또는 게이트 구조체들은 게이트 유전체 층 및 게이트 전극 층을 포함하는 게이트 전극 스택으로 이루어져 있을 수 있다. 일 실시예에서, 게이트 전극 스택의 게이트 전극은 금속 게이트로 이루어져 있고 게이트 유전체 층은 하이-K 재료로 이루어져 있다. 예를 들어, 일 실시예에서, 게이트 유전체 층은 하프늄 산화물, 하프늄 산질화물, 하프늄 실리케이트, 란탄 산화물, 지르코늄 산화물, 지르코늄 실리케이트, 탄탈륨 산화물, 바륨 스트론튬 티타네이트, 바륨 티타네이트, 스트론튬 티타네이트, 이트륨 산화물, 알루미늄 산화물, 납 스칸듐 탄탈륨 산화물, 납 아연 니오베이트, 또는 이들의 조합 - 이들로 제한되지 않음 - 과 같은 재료로 이루어져 있다. 게다가, 게이트 유전체 층의 한 부분은 반도체 기판의 상위 몇 개의 층으로부터 형성된 자연 산화물의 층을 포함할 수 있다. 일 실시예에서, 게이트 유전체 층은 반도체 재료의 산화물로 이루어진 하부 부분 및 상부 하이-k 부분으로 이루어져 있다. 일 실시예에서, 게이트 유전체 층은 하프늄 산화물의 상부 부분 및 실리콘 이산화물 또는 실리콘 산질화물의 하단 부분으로 이루어져 있다. 일부 구현들에서, 게이트 유전체의 한 부분은 기판의 표면에 실질적으로 평행한 하단 부분 및 기판의 상단 표면에 실질적으로 수직인 2개의 측벽 부분을 포함하는 "U자" 형상의 구조체이다.
일 실시예에서, 게이트 전극은, 금속 질화물들, 금속 탄화물들, 금속 실리사이드들, 금속 알루미나이드들, 하프늄, 지르코늄, 티타늄, 탄탈륨, 알루미늄, 루테늄, 팔라듐, 백금, 코발트, 니켈 또는 도전성 금속 산화물들 - 이들로 제한되지 않음 - 과 같은, 금속 층으로 이루어져 있다. 특정 실시예에서, 게이트 전극은 금속 일함수 설정 층 위에 형성되는 비-일함수 설정 충전 재료로 이루어져 있다. 게이트 전극층은, 트랜지스터가 PMOS 트랜지스터여야 하는지 NMOS 트랜지스터여야 하는지에 따라, P-형 일함수 금속 또는 N-형 일함수 금속으로 이루어질 수 있다. 일부 구현들에서, 게이트 전극 층은 2개 이상의 금속 층의 스택으로 이루어질 수 있고, 여기서 하나 이상의 금속 층은 일함수 금속 층들이고 적어도 하나의 금속 층은 도전성 충전 층이다. PMOS 트랜지스터의 경우, 게이트 전극에 대해 사용될 수 있는 금속들은 루테늄, 팔라듐, 백금, 코발트, 니켈, 및 도전성 금속 산화물들, 예컨대, 루테늄 산화물을 포함하지만, 이들로 제한되지 않는다. P-형 금속 층은 약 4.9 eV 내지 약 5.2 eV인 일함수를 갖는 PMOS 게이트 전극의 형성을 가능하게 해줄 것이다. NMOS 트랜지스터의 경우, 게이트 전극에 대해 사용될 수 있는 금속들은 하프늄, 지르코늄, 티타늄, 탄탈륨, 알루미늄, 이 금속들의 합금들, 및 하프늄 탄화물, 지르코늄 탄화물, 티타늄 탄화물, 탄탈륨 탄화물, 및 알루미늄 탄화물과 같은 이 금속들의 탄화물들을 포함하지만, 이들로 제한되지 않는다. N-형 금속 층은 약 3.9 eV 내지 약 4.2 eV인 일함수를 갖는 NMOS 게이트 전극의 형성을 가능하게 해줄 것이다. 일부 구현들에서, 게이트 전극은 기판의 표면에 실질적으로 평행한 하단 부분 및 기판의 상단 표면에 실질적으로 수직인 2개의 측벽 부분을 포함하는 "U자" 형상의 구조체로 이루어질 수 있다. 다른 구현에서, 게이트 전극을 형성하는 금속 층들 중 적어도 하나는 단순히 기판의 상단 표면에 실질적으로 평행한 평면 층일 수 있고 기판의 상단 표면에 실질적으로 수직인 측벽 부분들을 포함하지 않는다. 본 개시내용의 추가 구현들에서, 게이트 전극은 U자 형상의 구조체들과 평면인 비-U자 형상의 구조체들의 조합으로 이루어질 수 있다. 예를 들어, 게이트 전극은 하나 이상의 평면인 비-U자 형상의 층 위에 형성된 하나 이상의 U자 형상의 금속 층으로 이루어질 수 있다.
본 출원 전반에 걸쳐 기술된 바와 같이, 게이트 라인들 또는 전극 스택들과 연관된 스페이서들은, 자기 정렬 콘택트들과 같은, 인접한 도전성 콘택트들로부터 영구 게이트 구조체를 궁극적으로 전기적으로 격리시키는 데 또는 그의 격리에 기여하는 데 적당한 재료로 이루어져 있을 수 있다. 예를 들어, 일 실시예에서, 스페이서들은 실리콘 이산화물, 실리콘 산질화물, 실리콘 질화물, 또는 탄소 도핑된 실리콘 질화물 - 이들로 제한되지 않음 - 과 같은 유전체 재료로 이루어져 있다.
일 실시예에서, 본 명세서에 기술된 접근법들은 대단히 엄격한 위치맞춤 버짓을 갖는 리소그래피 동작의 사용을 없애면서 기존의 게이트 패턴에 매우 잘 정렬되는 콘택트 패턴의 형성을 수반한다. 하나의 이러한 실시예에서, 이 접근법은 콘택트 개구들을 생성하기 위해 (예컨대, 건식 또는 플라스마 에칭에 비해) 본질적으로 고도로 선택적인 습식 에칭을 사용하는 것을 가능하게 해준다. 일 실시예에서, 콘택트 패턴은 콘택트 플러그 리소그래피 동작과 결합하여 기존의 게이트 패턴을 이용함으로써 형성된다. 하나의 이러한 실시예에서, 이 접근법은, 다른 접근법들에서 사용되는 바와 같이, 콘택트 패턴을 생성하기 위해 그렇지 않았으면 중대한 리소그래피 동작의 필요성을 없애는 것을 가능하게 해준다. 일 실시예에서, 트렌치 콘택트 그리드가 별도로 패터닝되지 않고 오히려 폴리 (게이트) 라인들 사이에 형성된다. 예를 들어, 하나의 이러한 실시예에서, 트렌치 콘택트 그리드가 게이트 그레이팅 패터닝에 후속하여 그러나 게이트 그레이팅 컷들보다 앞서 형성된다.
게다가, 게이트 스택 구조체가 대체 게이트 프로세스에 의해 제조될 수 있다. 이러한 스킴에서, 폴리실리콘 또는 실리콘 질화물 필라 재료와 같은 더미 게이트 재료가 제거되고 영구 게이트 전극 재료로 대체된다. 하나의 이러한 실시예에서, 영구 게이트 유전체 층이 또한, 보다 이전의 프로세싱으로부터 완수되는 것과 달리, 이 프로세스에서 형성된다. 일 실시예에서, 더미 게이트들은 건식 에칭 또는 습식 에칭 프로세스에 의해 제거된다. 일 실시예에서, 더미 게이트들은 다결정 실리콘 또는 비정질 실리콘으로 이루어져 있고 SF6의 사용을 포함한 건식 에칭 프로세스를 이용해 제거된다. 다른 실시예에서, 더미 게이트들은 다결정 실리콘 또는 비정질 실리콘으로 이루어져 있고 수성 NH4OH 또는 테트라메틸암모늄 수산화물의 사용을 포함한 습식 에칭 프로세스를 이용해 제거된다. 일 실시예에서, 더미 게이트들은 실리콘 질화물로 이루어져 있고 수성 인산을 포함한 습식 에칭을 이용해 제거된다.
일 실시예에서, 본 명세서에 기술된 하나 이상의 접근법은 구조체에 도달하기 위해 본질적으로 더미 및 대체 게이트 프로세스를 더미 및 대체 콘택트 프로세스와 결합하여 생각하고 있다. 하나의 이러한 실시예에서, 영구 게이트 스택의 적어도 한 부분의 고온 어닐을 가능하게 하기 위해 대체 콘택트 프로세스가 대체 게이트 프로세스 이후에 수행된다. 예를 들어, 이러한 특정 실시예에서, 영구 게이트 구조체들의 적어도 한 부분의 어닐이, 예컨대, 게이트 유전체 층이 형성된 후에, 대략 600 ℃ 초과의 온도에서 수행된다. 어닐이 영구 콘택트들의 형성보다 앞서 수행된다.
일부 실시예들에서, 반도체 구조체 또는 디바이스의 배열은 격리 영역들 위쪽의 게이트 라인 또는 게이트 스택의 부분들 위쪽에 게이트 콘택트를 배치한다. 그렇지만, 이러한 배열은 레이아웃 공간의 비효율적인 사용으로 여겨질 수 있다.　 다른 실시예에서, 반도체 디바이스는 활성 영역 위쪽에 형성된 게이트 전극의 부분들과 접촉하는 콘택트 구조체들을 갖는다. 일반적으로, 게이트의 활성 부분 위쪽에 그리고 트렌치 콘택트 비아와 동일한 층에 (비아와 같은) 게이트 콘택트 구조체를 형성하는 것보다 앞서(예컨대, 그에 부가하여), 본 개시내용의 하나 이상의 실시예는 먼저 게이트 정렬 트렌치 콘택트(gate aligned trench contact) 프로세스를 사용하는 것을 포함한다. 이러한 프로세스는 반도체 구조체 제조를 위한, 예컨대, 집적 회로 제조를 위한 트렌치 콘택트 구조체들을 형성하도록 구현될 수 있다. 일 실시예에서, 트렌치 콘택트 패턴이 기존의 게이트 패턴에 정렬되어 형성된다. 이와 달리, 다른 접근법들은 전형적으로 선택적 콘택트 에칭들과 함께 기존의 게이트 패턴에 대한 리소그래피 콘택트 패턴의 엄격한 위치맞춤을 갖는 부가의 리소그래피 프로세스를 수반한다. 예를 들어, 다른 프로세스는 콘택트 피처들을 별도로 패터닝하는 것에 의해 폴리 (게이트) 그리드를 패터닝하는 것을 포함할 수 있다.
앞서 기술된 프로세스들의 양태들 전부가 본 개시내용의 실시예들의 사상 및 범주 내에 속하도록 실시될 필요는 없다는 점이 인식되어야 한다. 예를 들어, 일 실시예에서, 더미 게이트들이 게이트 스택들의 활성 부분들 위쪽에 게이트 콘택트들을 제조하는 것보다 앞서 형성될 필요가 결코 없다. 앞서 기술된 게이트 스택들이 실제로는 초기에 형성되는 바와 같은 영구 게이트 스택들일 수 있다. 또한, 본 명세서에 기술된 프로세스들이 하나의 또는 복수의 반도체 디바이스를 제조하는 데 사용될 수 있다. 반도체 디바이스들은 트랜지스터들 또는 유사 디바이스들일 수 있다. 예를 들어, 일 실시예에서, 반도체 디바이스들은 로직 또는 메모리를 위한 금속 산화물 반도체(MOS) 트랜지스터들이거나, 바이폴라 트랜지스터들이다. 또한, 일 실시예에서, 반도체 디바이스들은 트라이게이트 디바이스, 독립적으로 액세스되는 더블 게이트 디바이스, 또는 FIN-FET와 같은, 3차원 아키텍처를 갖는다. 하나 이상의 실시예는 10 나노미터(10 nm) 기술 노드 또는 10 나노미터(10 nm) 이하 기술 노드에서 반도체 디바이스들을 제조하는 데 특히 유용할 수 있다.
FEOL 층 또는 구조체 제조를 위한 부가의 또는 중간 동작들은 리소그래피, 에칭, 박막들 퇴적, (화학 기계적 폴리싱(CMP)과 같은) 평탄화, 확산, 계측(metrology), 희생 층들의 사용, 에칭 정지 층들의 사용, 평탄화 정지 층들의 사용, 또는 마이크로전자 컴포넌트 제조와 연관된 임의의 다른 액션과 같은 표준 마이크로전자 제조 프로세스들을 포함할 수 있다. 또한, 전술한 프로세스 흐름들에 대해 기술된 프로세스 동작들이 대안의 시퀀스들로 실시될 수 있다는 것, 모든 동작이 수행될 필요는 없다는 것 또는 부가의 프로세스 동작들이 수행될 수 있다는 것, 또는 모두가 인식되어야 한다.
이상의 예시적인 FEOL 실시예들에서, 일 실시예에서, 10 나노미터 또는 10 나노미터 이하 노드 프로세싱이 기술 견인차로서 제조 스킴들 및 결과적인 구조체들 내에 직접 구현된다는 점이 인식되어야 한다. 다른 실시예에서, FEOL 고려사항들은 BEOL 10 나노미터 또는 10 나노미터 이하 프로세싱 요구사항들에 의해 좌우될 수 있다. 예를 들어, FEOL 층들 및 디바이스들 대한 재료 선택 및 레이아웃들은 BEOL 프로세싱을 수용할 필요가 있을 수 있다. 하나의 이러한 실시예에서, 재료 선택 및 게이트 스택 아키텍처들은 BEOL 층들의 고밀도 금속화를 수용하도록, 예컨대, FEOL 층들에 형성되지만 BEOL 층들의 고밀도 금속화에 의해 서로 커플링되는 트랜지스터 구조체들에서의 프린지 커패시턴스(fringe capacitance)를 감소시키도록 선택된다.
집적 회로들의 BEOL(back end of line) 층들은, 본 기술분야에서 비아들이라고 알려져 있는, 전기 도전성 마이크로전자 구조체들을, 비아들 위의 금속 라인들 또는 다른 인터커넥트들을 비아들 아래의 금속 라인들 또는 다른 인터커넥트들에 전기적으로 연결시키기 위해, 통상적으로 포함한다. 비아들은 리소그래피 프로세스에 의해 형성될 수 있다. 대표적으로, 포토레지스트 층이 유전체 층 위쪽에 스핀 코팅될 수 있고, 포토레지스트 층이 패터닝된 마스크를 통해 패터닝된 화학 방사선(actinic radiation)에 노광될 수 있으며, 이어서 노광된 층이 포토레지스트 층에 개구를 형성하도록 현상될 수 있다. 다음에, 포토레지스트 층에서의 개구를 에칭 마스크로서 사용함으로써 비아를 위한 개구가 유전체 층에 에칭될 수 있다. 이 개구는 비아 개구라고 지칭된다. 최종적으로, 비아 개구가 비아를 형성하도록 하나 이상의 금속 또는 다른 도전성 재료로 충전될 수 있다.
비아들의 크기 및 간격이 점진적으로 감소해 왔으며, 적어도 일부 유형들의 집적 회로들(예컨대, 진보된 마이크로프로세서들, 칩셋 컴포넌트들, 그래픽 칩들, 기타)에 대해 장래에도 비아들의 크기 및 간격이 계속하여 점진적으로 감소할 것으로 예상된다. 이러한 리소그래피 프로세스들에 의해 극도로 작은 피치들을 갖는 극도로 작은 비아들을 패터닝할 때, 몇 가지 과제들이 나타난다. 하나의 이러한 과제는 비아들과 위에 있는 인터커넥트들 사이의 오버레이 및 비아들과 아래에 있는 랜딩 인터커넥트들 사이의 오버레이가 일반적으로 비아 피치의 4 분의 1 정도의 높은 허용오차들로 제어될 필요가 있다는 것이다. 비아 피치들이 시간 경과에 따라 점점 더 작게 스케일링됨에 따라, 오버레이 허용오차들이 리소그래피 장비가 따라갈 수 있는 것보다 훨씬 더 빠른 레이트로 비아 피치들과 함께 스케일링되는 경향이 있다.
다른 이러한 과제는 비아 개구들의 임계 치수들이 일반적으로 리소그래피 스캐너들의 분해능 능력보다 더 빠르게 스케일링되는 경향이 있다는 점이다. 비아 개구들의 임계 치수들을 축소시키기 위한 축소 기술들이 존재한다. 그렇지만, 축소량이 최소 비아 피치에 의해서는 물론, 축소 프로세스가 충분히 OPC(optical proximity correction) 중립적일 수 있는 것에 의해 제한되는 경향이 있고, LWR(line width roughness) 또는 임계 치수 균일성(critical dimension uniformity)(CDU), 또는 둘 다를 상당히 손상시키지는 않는 경향이 있다. 또 다른 이러한 과제는 임계 치수 버짓의 동일한 전체 비율(overall fraction)을 유지하기 위해서 비아 개구들의 임계 치수가 감소함에 따라 포토레지스트들의 LWR 또는 CDU 특성들 또는 둘 다가 일반적으로 개선될 필요가 있다는 점이다.
금속 라인들 사이의 비도전성 공간들 또는 차단부(interruption)들(BEOL(back end of line) 금속 인터커넥트 구조체들의 금속 라인들 사이의 "플러그들", "유전체 플러그들" 또는 "금속 라인 단부들"이라고 지칭됨)의 배치 및 스케일링을 고려하는 것에 대해 이상의 인자들이 또한 관련성이 있다. 따라서, 금속 라인들, 금속 비아들, 및 유전체 플러그들을 제조하기 위한 백 엔드 금속화 제조 기술들의 분야에서 개선들이 필요하다.
다른 양태에서, BEOL 인터커넥트 구조체들을 형성하기 위한 트렌치들을 유전체 층에 패터닝하기 위해 피치 4분할 접근법이 구현된다. 본 개시내용의 일 실시예에 따르면, BEOL 제조 스킴에서 금속 라인들을 제조하는 데 피치 분할이 적용된다. 실시예들은 최첨단 리소그래피 장비의 분해능 능력을 넘는 금속 층들의 피치의 계속된 스케일링을 가능하게 해줄 수 있다.
도 54는 본 개시내용의 일 실시예에 따른, 인터커넥트 구조체들에 대한 트렌치들을 제조하는 데 사용되는 피치 4분할 접근법(5400)의 개략도이다.
도 54를 참조하면, 동작 (a)에서, 백본 피처들(5402)이 직접 리소그래피(direct lithography)를 사용하여 형성된다. 예를 들어, 포토레지스트 층 또는 스택이 패터닝될 수 있고 궁극적으로 백본 피처들(5402)을 형성하도록 패턴이 하드마스크 재료로 전사될 수 있다. 백본 피처들(5402)을 형성하는 데 사용되는 포토레지스트 층 또는 스택은, 193 액침 리소그래피와 같은, 표준 리소그래피 프로세싱 기술들을 사용하여 패터닝될 수 있다. 제1 스페이서 피처들(5404)이 이어서 백본 피처들(5402)의 측벽들에 인접하여 형성된다.
동작 (b)에서, 제1 스페이서 피처들(5404)만을 남겨두도록 백본 피처들(5402)이 제거된다. 이 스테이지에서, 제1 스페이서 피처들(5404)은, 예컨대, 피치 2분할 프로세스를 나타내는, 사실상 1/2 피치 마스크(half pitch mask)이다. 제1 스페이서 피처들(5404)이 피치 4분할 프로세스를 위해 직접 사용될 수 있거나, 제1 스페이서 피처들(5404)의 패턴이 먼저 새로운 하드마스크 재료로 전사될 수 있으며, 여기서는 후자의 접근법이 도시되어 있다.
동작 (c)에서, 제1 스페이서 피처들(5404)의 패턴이 제1 스페이서 피처들(5404')을 형성하도록 새로운 하드마스크 재료로 전사된다. 제2 스페이서 피처들(5406)이 이어서 제1 스페이서 피처들(5404')의 측벽들에 인접하여 형성된다.
동작 (d)에서, 제2 스페이서 피처들(5406)만을 남겨두도록 제1 스페이서 피처들(5404')이 제거된다. 이 스테이지에서, 제2 스페이서 피처들(5406)은, 예컨대, 피치 4분할 프로세스를 나타내는, 사실상 1/4 피치 마스크(quarter pitch mask)이다.
동작 (e)에서, 제2 스페이서 피처들(5406)이 유전체 또는 하드마스크 층에 복수의 트렌치(5408)를 패터닝하는 데 마스크로서 사용된다. 트렌치들이 집적 회로의 금속화 층들에 도전성 인터커넥트들을 형성하기 위해 궁극적으로 도전성 재료로 충전될 수 있다. 라벨 "B"를 갖는 트렌치들(5408)은 백본 피처들(5402)에 대응한다. 라벨 "S"를 갖는 트렌치들(5408)은 제1 스페이서 피처들(5404 또는 5404')에 대응한다. 라벨 "C"를 갖는 트렌치들(5408)은 백본 피처들(5402) 사이의 상보적 영역(5407)에 대응한다.
도 54의 트렌치들(5408)의 개개의 것들이 도 54의 백본 피처들(5402), 제1 스페이서 피처들(5404 또는 5404'), 또는 상보적 영역(5407) 중 하나에 대응하는 패터닝 출처(patterning origin)를 갖기 때문에, 이러한 피처들의 폭 및/또는 피치의 차이들이 집적 회로의 금속화 층들에 궁극적으로 형성된 도전성 인터커넥트들에서 피치 4분할 프로세스의 아티팩트들로서 나타날 수 있다는 점이 인식되어야 한다. 일 예로서, 도 55a는 본 개시내용의 일 실시예에 따른, 피치 4분할 스킴을 사용하여 제조된 금속화 층의 단면도를 예시하고 있다.
도 55a를 참조하면, 집적 회로 구조체(5500)는 기판(5502) 위에 층간 유전체(ILD) 층(5504)을 포함한다. 복수의 도전성 인터커넥트 라인(5506)은 ILD 층(5504)에 있고, 복수의 도전성 인터커넥트 라인(5506)의 개개의 것들은 ILD 층(5504)의 부분들에 의해 서로 이격되어 있다. 복수의 도전성 인터커넥트 라인(5506)의 개개의 것들은 도전성 장벽 층(5508) 및 도전성 충전 재료(5510)를 포함한다.
도 54 및 도 55a 둘다를 참조하면, 도전성 인터커넥트 라인들(5506B)이 백본 피처들(5402)로부터 비롯되는 패턴으로 트렌치들 내에 형성된다. 도전성 인터커넥트 라인들(5506S)이 제1 스페이서 피처들(5404 또는 5404')로부터 비롯되는 패턴으로 트렌치들 내에 형성된다. 도전성 인터커넥트 라인들(5506C)이 백본 피처들(5402) 사이의 상보적 영역(5407)으로부터 비롯되는 패턴으로 트렌치들 내에 형성된다.
도 55a를 또다시 참조하면, 일 실시예에서, 복수의 도전성 인터커넥트 라인(5506)은 폭(W1)을 갖는 제1 인터커넥트 라인(5506B)을 포함한다. 제2 인터커넥트 라인(5506S)은 제1 인터커넥트 라인(5506B)에 바로 인접해 있고, 제2 인터커넥트 라인(5506S)은 제1 인터커넥트 라인(5506B)의 폭(W1)과 상이한 폭(W2)을 갖는다. 제3 인터커넥트 라인(5506C)은 제2 인터커넥트 라인(5506S)에 바로 인접해 있고, 제3 인터커넥트 라인(5506C)은 폭(W3)을 갖는다. 제4 인터커넥트 라인(두 번째 5506S)는 제3 인터커넥트 라인(5506C)에 바로 인접해 있고, 제4 인터커넥트 라인은 제2 인터커넥트 라인(5506S)의 폭(W2)과 동일한 폭(W2)을 갖는다. 제5 인터커넥트 라인(두 번째 5506B)은 제4 인터커넥트 라인(두 번째 5506S)에 바로 인접해 있고, 제5 인터커넥트 라인(두 번째 5506B)은 제1 인터커넥트 라인(5506B)의 폭(W1)과 동일한 폭(W1)을 갖는다.
일 실시예에서, 제3 인터커넥트 라인(5506C)의 폭(W3)은 제1 인터커넥트 라인(5506B)의 폭(W1)과 상이하다. 하나의 이러한 실시예에서, 제3 인터커넥트 라인(5506C)의 폭(W3)은 제2 인터커넥트 라인(5506S)의 폭(W2)과 상이하다. 다른 이러한 실시예에서, 제3 인터커넥트 라인(5506C)의 폭(W3)은 제2 인터커넥트 라인(5506S)의 폭(W2)과 동일하다. 다른 실시예에서, 제3 인터커넥트 라인(5506C)의 폭(W3)은 제1 인터커넥트 라인(5506B)의 폭(W1)과 동일하다.
일 실시예에서, 제1 인터커넥트 라인(5506B)과 제3 인터커넥트 라인(5506C) 사이의 피치(P1)는 제2 인터커넥트 라인(5506S)과 제4 인터커넥트 라인(두 번째 5506S) 사이의 피치(P2)와 동일하다. 다른 실시예에서, 제1 인터커넥트 라인(5506B)과 제3 인터커넥트 라인(5506C) 사이의 피치(P1)는 제2 인터커넥트 라인(5506S)과 제4 인터커넥트 라인(두 번째 5506S) 사이의 피치(P2)와 상이하다.
도 55a를 또다시 참조하면, 다른 실시예에서, 복수의 도전성 인터커넥트 라인(5506)은 폭(W1)을 갖는 제1 인터커넥트 라인(5506B)을 포함한다. 제2 인터커넥트 라인(5506S)은 제1 인터커넥트 라인(5506B)에 바로 인접해 있고, 제2 인터커넥트 라인(5506S)은 폭(W2)을 갖는다. 제3 인터커넥트 라인(5506C)은 제2 인터커넥트 라인(5506S)에 바로 인접해 있고, 제3 인터커넥트 라인(5506S)은 제1 인터커넥트 라인(5506B)의 폭(W1)과 상이한 폭(W3)을 갖는다. 제4 인터커넥트 라인(두 번째 5506S)은 제3 인터커넥트 라인(5506C)에 바로 인접해 있고, 제4 인터커넥트 라인은 제2 인터커넥트 라인(5506S)의 폭(W2)과 동일한 폭(W2)을 갖는다. 제5 인터커넥트 라인(두 번째 5506B)은 제4 인터커넥트 라인(두 번째 5506S)에 바로 인접해 있고, 제5 인터커넥트 라인(두 번째 5506B)은 제1 인터커넥트 라인(5506B)의 폭(W1)과 동일한 폭(W1)을 갖는다.
일 실시예에서, 제2 인터커넥트 라인(5506S)의 폭(W2)은 제1 인터커넥트 라인(5506B)의 폭(W1)과 상이하다. 하나의 이러한 실시예에서, 제3 인터커넥트 라인(5506C)의 폭(W3)은 제2 인터커넥트 라인(5506S)의 폭(W2)과 상이하다. 다른 이러한 실시예에서, 제3 인터커넥트 라인(5506C)의 폭(W3)은 제2 인터커넥트 라인(5506S)의 폭(W2)과 동일하다.
일 실시예에서, 제2 인터커넥트 라인(5506S)의 폭(W2)은 제1 인터커넥트 라인(5506B)의 폭(W1)과 동일하다. 일 실시예에서, 제1 인터커넥트 라인(5506B)과 제3 인터커넥트 라인(5506C) 사이의 피치(P1)는 제2 인터커넥트 라인(5506S)과 제4 인터커넥트 라인(두 번째 5506S) 사이의 피치(P2)와 동일하다. 일 실시예에서, 제1 인터커넥트 라인(5506B)과 제3 인터커넥트 라인(5506C) 사이의 피치(P1)는 제2 인터커넥트 라인(5506S)과 제4 인터커넥트 라인(두 번째 5506S) 사이의 피치(P2)와 상이하다.
도 55b는 본 개시내용의 일 실시예에 따른, 피치 4분할 스킴을 사용하여 제조된 금속화 층 위의 피치 2분할 스킴을 이용하여 제조된 금속화 층의 단면도를 예시하고 있다.
도 55b를 참조하면, 집적 회로 구조체(5550)는 기판(5552) 위에 제1 층간 유전체(ILD) 층(5554)을 포함한다. 제1 복수의 도전성 인터커넥트 라인(5556)은 제1 ILD 층(5554)에 있고, 제1 복수의 도전성 인터커넥트 라인(5556)의 개개의 것들은 제1 ILD 층(5554)의 부분들에 의해 서로 이격되어 있다. 복수의 도전성 인터커넥트 라인(5556)의 개개의 것들은 도전성 장벽 층(5558) 및 도전성 충전 재료(5560)를 포함한다. 집적 회로 구조체(5550)는 기판(5552) 위에 제2 층간 유전체(ILD) 층(5574)을 추가로 포함한다. 제2 복수의 도전성 인터커넥트 라인(5576)은 제2 ILD 층(5574) 내에 있고, 제2 복수의 도전성 인터커넥트 라인(5576)의 개개의 것들은 제2 ILD 층(5574)의 부분들에 의해 서로 이격되어 있다. 복수의 도전성 인터커넥트 라인(5576)의 개개의 것들은 도전성 장벽 층(5578) 및 도전성 충전 재료(5580)를 포함한다.
본 개시내용의 일 실시예에 따르면, 도 55b를 또다시 참조하면, 집적 회로 구조체를 제조하는 방법은 기판(5552) 위의 제1 층간 유전체(ILD) 층(5554) 내에 있고 제1 층간 유전체(ILD) 층(5554)에 의해 이격되는 제1 복수의 도전성 인터커넥트 라인(5556)을 형성하는 단계를 포함한다. 제1 복수의 도전성 인터커넥트 라인(5556)이 스페이서 기반 피치 4분할 프로세스, 예컨대, 도 54의 동작 (a) 내지 동작 (e)와 관련하여 기술된 접근법을 사용하여 형성된다. 제2 복수의 도전성 인터커넥트 라인(5576)이 제1 ILD 층(5554) 위의 제2 ILD 층(5574) 내에 형성되고 제2 ILD 층(5574)에 의해 이격되어 있다. 제2 복수의 도전성 인터커넥트 라인(5576)이 스페이서 기반 피치 2분할 프로세스, 예컨대, 도 54의 동작 (a) 및 동작 (b)와 관련하여 기술된 접근법을 사용하여 형성된다.
일 실시예에서, 제1 복수의 도전성 인터커넥트 라인(5556)은 40 나노미터의 바로 인접한 라인들 사이의 피치(P1)를 갖는다. 제2 복수의 도전성 인터커넥트 라인(5576)은 44 나노미터 이상의 바로 인접한 라인들 사이의 피치(P2)를 갖는다. 일 실시예에서, 스페이서 기반 피치 4분할 프로세스 및 스페이서 기반 피치 2분할 프로세스는 액침 193nm 리소그래피 프로세스에 기초한다.
일 실시예에서, 제1 복수의 도전성 인터커넥트 라인(5554)의 개개의 것들은 제1 도전성 장벽 라이너(5558) 및 제1 도전성 충전 재료(5560)를 포함한다. 제2 복수의 도전성 인터커넥트 라인(5556)의 개개의 것들은 제2 도전성 장벽 라이너(5578) 및 제2 도전성 충전 재료(5580)를 포함한다. 하나의 이러한 실시예에서, 제1 도전성 충전 재료(5560)는 제2 도전성 충전 재료(5580)와 조성이 상이하다. 다른 실시예에서, 제1 도전성 충전 재료(5560)는 제2 도전성 충전 재료(5580)와 조성이 동일하다.
비록 도시되지는 않았지만, 일 실시예에서, 이 방법은 제2 ILD 층(5574) 위의 제3 ILD 층 내에 있고 제3 ILD 층에 의해 이격되는 제3 복수의 도전성 인터커넥트 라인을 형성하는 단계를 추가로 포함한다. 제3 복수의 도전성 인터커넥트 라인이 피치 분할을 사용하지 않고 형성된다.
비록 도시되지는 않았지만, 일 실시예에서, 이 방법은, 제2 복수의 도전성 인터커넥트 라인(5576)을 형성하는 것보다 앞서, 제1 ILD 층(5554) 위의 제3 ILD 층 내에 있고 제3 ILD 층에 의해 이격되는 제3 복수의 도전성 인터커넥트 라인을 형성하는 단계를 추가로 포함한다. 제3 복수의 도전성 인터커넥트 라인은 스페이서 기반 피치 4분할 프로세스를 사용하여 형성된다. 하나의 이러한 실시예에서, 제2 복수의 도전성 인터커넥트 라인(5576)을 형성하는 것에 후속하여, 제4 복수의 도전성 인터커넥트 라인이 제2 ILD 층(5574) 위의 제4 ILD 층 내에 형성되고 제4 ILD 층에 의해 이격되어 있다. 제4 복수의 도전성 인터커넥트 라인은 스페이서 기반 피치 2분할 프로세스를 사용하여 형성된다. 일 실시예에서, 이러한 방법은 제4 ILD 층 위의 제5 ILD 층 내에 있고 제5 ILD 층에 의해 이격되는 제5 복수의 도전성 인터커넥트 라인을 형성하는 단계를 추가로 포함하며, 제5 복수의 도전성 인터커넥트 라인은 스페이서 기반 피치 2분할 프로세스를 사용하여 형성된다. 제6 복수의 도전성 인터커넥트 라인이 이어서 제5 ILD 층 위의 제6 ILD 층 내에 형성되고 제6 ILD 층에 의해 이격되며, 제6 복수의 도전성 인터커넥트 라인은 스페이서 기반 피치 2분할 프로세스를 사용하여 형성된다. 제7 복수의 도전성 인터커넥트 라인이 이어서 제6 ILD 층 위의 제7 ILD 층 내에 형성되고 제7 ILD 층에 의해 이격되어 있다. 제7 복수의 도전성 인터커넥트 라인이 피치 분할을 사용하지 않고 형성된다.
다른 양태에서, 금속 라인 조성들이 금속화 층들 간에 변한다. 이러한 배열은 이종 금속화 층들이라고 지칭될 수 있다. 일 실시예에서, 구리는 상대적으로 더 큰 인터커넥트 라인들을 위한 도전성 충전 재료로서 사용되는 반면, 코발트는 상대적으로 더 작은 인터커넥트 라인들을 위한 도전성 충전 재료로서 사용된다. 충전 재료로서 코발트를 갖는 보다 작은 라인들은 낮은 저항률을 유지하면서 감소된 일렉트로마이그레이션(electromigration)을 제공할 수 있다. 보다 작은 인터커넥트 라인들에 대해 구리 대신에 코발트를 사용하는 것은, 도전성 장벽 층이 보다 많은 양의 인터커넥트 체적을 소비하고 구리가 감소되어, 본질적으로 구리 인터커넥트 라인과 통상적으로 연관된 장점들을 방해하는, 구리 라인들의 스케일링에서의 이슈들을 해결할 수 있다.
제1 예에서, 도 56a는 본 개시내용의 일 실시예에 따른, 상이한 금속 라인 조성을 갖는 금속화 층 위에 한 금속 라인 조성을 갖는 금속화 층을 갖는 집적 회로 구조체의 단면도를 예시하고 있다.
도 56a를 참조하면, 집적 회로 구조체(5600)는 기판(5602) 위의 제1 층간 유전체(ILD) 층(5604) 내에 있고 제1 층간 유전체(ILD) 층(5604)에 의해 이격되는 제1 복수의 도전성 인터커넥트 라인(5606)을 포함한다. 도전성 인터커넥트 라인들 중 하나(5606A)는 아래에 있는 비아(5607)를 갖는 것으로 도시되어 있다. 제1 복수의 도전성 인터커넥트 라인(5606)의 개개의 것들은 제1 도전성 충전 재료(5610)의 측벽들 및 하단을 따라 있는 제1 도전성 장벽 재료(5608)를 포함한다.
제2 복수의 도전성 인터커넥트 라인(5616)이 제1 ILD 층(5604) 위의 제2 ILD 층(5614) 내에 있고 제2 ILD 층(5614)에 의해 이격되어 있다. 도전성 인터커넥트 라인들 중 하나(5616A)는 아래에 있는 비아(5617)를 갖는 것으로 도시되어 있다. 제2 복수의 도전성 인터커넥트 라인(5616)의 개개의 것들은 제2 도전성 충전 재료(5620)의 측벽들 및 하단을 따라 있는 제2 도전성 장벽 재료(5618)를 포함한다. 제2 도전성 충전 재료(5620)는 제1 도전성 충전 재료(5610)와 조성이 상이하다.
일 실시예에서, 제2 도전성 충전 재료(5620)는 본질적으로 구리로 이루어져 있고, 제1 도전성 충전 재료(5610)는 본질적으로 코발트로 이루어져 있다. 하나의 이러한 실시예에서, 제1 도전성 장벽 재료(5608)는 제2 도전성 장벽 재료(5618)와 조성이 상이하다. 다른 이러한 실시예에서, 제1 도전성 장벽 재료(5608)는 제2 도전성 장벽 재료(5618)와 조성이 동일하다.
일 실시예에서, 제1 도전성 충전 재료(5610)는 제1 농도의 도펀트 불순물 원자를 갖는 구리를 포함하고, 제2 도전성 충전 재료(5620)는 제2 농도의 도펀트 불순물 원자를 갖는 구리를 포함한다. 도펀트 불순물 원자의 제2 농도는 도펀트 불순물 원자의 제1 농도보다 더 작다. 하나의 이러한 실시예에서, 도펀트 불순물 원자는 알루미늄(Al) 및 망간(Mn)으로 이루어진 그룹으로부터 선택된다. 일 실시예에서, 제1 도전성 장벽 재료(5610) 및 제2 도전성 장벽 재료(5620)는 동일한 조성을 갖는다. 일 실시예에서, 제1 도전성 장벽 재료(5610) 및 제2 도전성 장벽 재료(5620)는 상이한 조성을 갖는다.
도 56a를 또다시 참조하면, 제2 ILD 층(5614)은 에칭 정지 층(5622) 상에 있다. 도전성 비아(5617)가 제2 ILD 층(5614) 내에 그리고 에칭 정지 층(5622)의 개구 내에 있다. 일 실시예에서, 제1 및 제2 ILD 층들(5604 및 5614)은 실리콘, 탄소 및 산소를 포함하고, 에칭 정지 층(5622)은 실리콘 및 질소를 포함한다. 일 실시예에서, 제1 복수의 도전성 인터커넥트 라인(5606)의 개개의 것들은 제1 폭(W1)을 가지며, 제2 복수의 도전성 인터커넥트 라인(5616)의 개개의 것들은 제1 폭(W1)보다 더 큰 제2 폭(W2)을 갖는다.
제2 예에서, 도 56b는 본 개시내용의 일 실시예에 따른, 상이한 금속 라인 조성을 갖는 금속화 층에 커플링된 한 금속 라인 조성을 갖는 금속화 층을 갖는 집적 회로 구조체의 단면도를 예시하고 있다.
도 56b를 참조하면, 집적 회로 구조체(5650)는 기판(5652) 위의 제1 층간 유전체(ILD) 층(5654) 내에 있고 제1 층간 유전체(ILD) 층(5654)에 의해 이격되는 제1 복수의 도전성 인터커넥트 라인(5656)을 포함한다. 도전성 인터커넥트 라인들 중 하나(5656A)는 아래에 있는 비아(5657)를 갖는 것으로 도시되어 있다. 제1 복수의 도전성 인터커넥트 라인(5656)의 개개의 것들은 제1 도전성 충전 재료(5660)의 측벽들 및 바닥을 따라 있는 제1 도전성 장벽 재료(5658)를 포함한다.
제2 복수의 도전성 인터커넥트 라인(5666)이 제1 ILD 층(5654) 위의 제2 ILD 층(5664) 내에 있고 제2 ILD 층(5664)에 의해 이격되어 있다. 도전성 인터커넥트 라인들 중 하나(5666A)는 아래에 있는 비아(5667)를 갖는 것으로 도시되어 있다. 제2 복수의 도전성 인터커넥트 라인(5666)의 개개의 것들은 제2 도전성 충전 재료(5670)의 측벽들 및 하단을 따라 있는 제2 도전성 장벽 재료(5668)를 포함한다. 제2 도전성 충전 재료(5670)는 제1 도전성 충전 재료(5660)와 조성이 상이하다.
일 실시예에서, 도전성 비아(5657)는 제1 복수의 도전성 인터커넥트 라인(5656)의 개개의 것(5656B) 상에 있고 개개의 것(5656B)에 전기적으로 커플링되어, 제2 복수의 도전성 인터커넥트 라인(5666)의 개개의 것(5666A)을 제1 복수의 도전성 인터커넥트 라인(5656)의 개개의 것(5656B)에 전기적으로 커플링시킨다. 일 실시예에서, 도시된 바와 같이, 제1 복수의 도전성 인터커넥트 라인(5656)의 개개의 것들은 (예컨대, 지면으로 들어가고 지면으로부터 나오는) 제1 방향(5698)을 따라 있고, 제2 복수의 도전성 인터커넥트 라인(5666)의 개개의 것들은 제1 방향(5698)에 직교인 제2 방향(5699)을 따라 있다. 일 실시예에서, 도시된 바와 같이, 도전성 비아(5667)는 제2 도전성 충전 재료(5670)의 측벽들 및 하단을 따라 있는 제2 도전성 장벽 재료(5668)를 포함한다.
일 실시예에서, 제2 ILD 층(5664)은 제1 ILD 층(5654) 상의 에칭 정지 층(5672) 상에 있다. 도전성 비아(5667)는 제2 ILD 층(5664) 내에 그리고 에칭 정지 층(5672)의 개구 내에 있다. 일 실시예에서, 제1 및 제2 ILD 층들(5654 및 5664)은 실리콘, 탄소 및 산소를 포함하고, 에칭 정지 층(5672)은 실리콘 및 질소를 포함한다. 일 실시예에서, 제1 복수의 도전성 인터커넥트 라인(5656)의 개개의 것들은 제1 폭(W1)을 가지며, 제2 복수의 도전성 인터커넥트 라인(5666)의 개개의 것들은 제1 폭(W1)보다 더 큰 제2 폭(W2)을 갖는다.
일 실시예에서, 제2 도전성 충전 재료(5670)는 본질적으로 구리로 이루어져 있고, 제1 도전성 충전 재료(5660)는 본질적으로 코발트로 이루어져 있다. 하나의 이러한 실시예에서, 제1 도전성 장벽 재료(5658)는 제2 도전성 장벽 재료(5668)와 조성이 상이하다. 다른 이러한 실시예에서, 제1 도전성 장벽 재료(5658)는 제2 도전성 장벽 재료(5668)와 조성이 동일하다.
일 실시예에서, 제1 도전성 충전 재료(5660)는 제1 농도의 도펀트 불순물 원자를 갖는 구리를 포함하고, 제2 도전성 충전 재료(5670)는 제2 농도의 도펀트 불순물 원자를 갖는 구리를 포함한다. 도펀트 불순물 원자의 제2 농도는 도펀트 불순물 원자의 제1 농도보다 더 작다. 하나의 이러한 실시예에서, 도펀트 불순물 원자는 알루미늄(Al) 및 망간(Mn)으로 이루어진 그룹으로부터 선택된다. 일 실시예에서, 제1 도전성 장벽 재료(5660) 및 제2 도전성 장벽 재료(5670)는 동일한 조성을 갖는다. 일 실시예에서, 제1 도전성 장벽 재료(5660) 및 제2 도전성 장벽 재료(5670)는 상이한 조성을 갖는다.
도 57a 내지 도 57c는 본 개시내용의 일 실시예에 따른, 도 56a 및 도 56b와 관련하여 기술된 구조체들에 적당한 다양한 장벽 라이너 및 도전성 캡핑 구조적 배열들을 갖는 개개의 인터커넥트 라인들의 단면도들을 예시하고 있다.
도 57a를 참조하면, 유전체 층(5701) 내의 인터커넥트 라인(5700)은 도전성 장벽 재료(5702) 및 도전성 충전 재료(5704)를 포함한다. 도전성 장벽 재료(5702)는 도전성 충전 재료(5704)로부터 원위에 있는 외부 층(5706) 및 도전성 충전 재료(5704)에 근접해 있는 내부 층(5708)을 포함한다. 일 실시예에서, 도전성 충전 재료는 코발트를 포함하고, 외부 층(5706)은 티타늄 및 질소를 포함하며, 내부 층(5708)은 텅스텐, 질소 및 탄소를 포함한다. 하나의 이러한 실시예에서, 외부 층(5706)은 대략 2 나노미터의 두께를 갖고, 내부 층(5708)은 대략 0.5 나노미터의 두께를 갖는다. 다른 실시예에서, 도전성 충전 재료는 코발트를 포함하고, 외부 층(5706)은 탄탈륨을 포함하며, 내부 층(5708)은 루테늄을 포함한다. 하나의 이러한 실시예에서, 외부 층(5706)은 질소를 추가로 포함한다.
도 57b를 참조하면, 유전체 층(5721) 내의 인터커넥트 라인(5720)은 도전성 장벽 재료(5722) 및 도전성 충전 재료(5724)를 포함한다. 도전성 캡 층(5730)이 도전성 충전 재료(5724)의 상단 상에 있다. 하나의 이러한 실시예에서, 도시된 바와 같이, 도전성 캡 층(5730)이 도전성 장벽 재료(5722)의 상단 상에 추가로 있다. 다른 실시예에서, 도전성 캡 층(5730)이 도전성 장벽 재료(5722)의 상단 상에 있지 않다. 일 실시예에서, 도전성 캡 층(5730)은 본질적으로 코발트로 이루어져 있고, 도전성 충전 재료(5724)는 본질적으로 구리로 이루어져 있다.
도 57c를 참조하면, 유전체 층(5741) 내의 인터커넥트 라인(5740)은 도전성 장벽 재료(5742) 및 도전성 충전 재료(5744)를 포함한다. 도전성 장벽 재료(5742)는 도전성 충전 재료(5744)로부터 원위에 있는 외부 층(5746) 및 도전성 충전 재료(5744)에 근접해 있는 내부 층(5748)을 포함한다. 도전성 캡 층(5750)이 도전성 충전 재료(5744)의 상단 상에 있다. 일 실시예에서, 도전성 캡 층(5750)이 도전성 충전 재료(5744)의 상단 상에만 있다. 그렇지만, 다른 실시예에서, 도전성 캡 층(5750)이 도전성 장벽 재료(5742)의 내부 층(5748)의 상단 상에, 즉 위치(5752)에 추가로 있다. 하나의 이러한 실시예에서, 도전성 캡 층(5750)이 도전성 장벽 재료(5742)의 외부 층(5746)의 상단 상에, 즉 위치(5754)에 추가로 있다.
일 실시예에서, 도 57b 및 도 57c를 참조하면, 집적 회로 구조체를 제조하는 방법은 기판 위에 층간 유전체(ILD) 층(5721 또는 5741)을 형성하는 단계를 포함한다. 복수의 도전성 인터커넥트 라인(5720 또는 5740)은 ILD 층 내에 있고 ILD 층에 의해 이격되는 트렌치들 내에 형성되고, 복수의 도전성 인터커넥트 라인(5720 또는 5740)의 개개의 것들은 트렌치들의 대응하는 것 내에 있다. 복수의 도전성 인터커넥트 라인이 먼저 트렌치들의 바닥들 및 측벽들 상에 도전성 장벽 재료들(5722 또는 5742)을 형성하는 것, 및 이어서 도전성 장벽 재료(5722 또는 5742) 상에, 제각기, 도전성 충전 재료(5724 또는 5744)를 형성하여 트렌치들을 충전하는 것에 의해 형성되며, 여기서 도전성 장벽 재료(5722 또는 5742)는, 제각기, 도전성 충전 재료(5730 또는 5750)의 하단을 따라 그리고 도전성 충전 재료(5730 또는 5750)의 측벽들을 따라 있다. 도전성 충전 재료(5724 또는 5744)의 상단이 이어서 산소 및 탄소를 포함하는 가스로 처리(treat)된다. 도전성 충전 재료(5724 또는 5744)의 상단을 산소 및 탄소를 포함하는 가스로 처리하는 것에 후속하여, 도전성 캡 층(5730 또는 5750)이, 제각기, 도전성 충전 재료(5724 또는 5744)의 상단 상에 형성된다.
일 실시예에서, 도전성 충전 재료(5724 또는 5744)의 상단을 산소 및 탄소를 포함하는 가스로 처리하는 것은 도전성 충전 재료(5724 또는 5744)의 상단을 일산화탄소(CO)로 처리하는 것을 포함한다. 일 실시예에서, 도전성 충전 재료(5724 또는 5744)는 구리를 포함하고, 도전성 충전 재료(5724 또는 5744)의 상단 상에 도전성 캡 층(5730 또는 5750)을 형성하는 것은 화학적 기상 퇴적(CVD)을 사용하여 코발트를 포함하는 층을 형성하는 것을 포함한다. 일 실시예에서, 도전성 캡 층(5730 또는 5750)이 도전성 충전 재료(5724 또는 5744)의 상단 상에는 형성되지만, 도전성 장벽 재료(5722 또는 5742)의 상단 상에는 형성되지 않는다.
일 실시예에서, 도전성 장벽 재료(5722 또는 5742)를 형성하는 것은 트렌치들의 바닥들 및 측벽들 상에 제1 도전성 층을 형성하는 것을 포함하고, 제1 도전성 층은 탄탈륨을 포함한다. 제1 도전성 층의 제1 부분이 먼저 원자 층 퇴적(ALD)을 사용하여 형성되고, 이어서 제1 도전성 층의 제2 부분이 이어서 물리적 기상 퇴적(PVD)을 사용하여 형성된다. 하나의 이러한 실시예에서, 도전성 장벽 재료를 형성하는 것은 트렌치들의 바닥들 및 측벽들 상의 제1 도전성 층 상에 제2 도전성 층을 형성하는 것을 추가로 포함하고, 제2 도전성 층은 루테늄을 포함하며, 도전성 충전 재료는 구리를 포함한다. 일 실시예에서, 제1 도전성 층은 질소를 추가로 포함한다.
도 58은 본 개시내용의 일 실시예에 따른, 상이한 금속 라인 조성 및 보다 작은 피치를 갖는 2개의 금속화 층 위에 한 금속 라인 조성 및 피치를 갖는 4개의 금속화 층을 갖는 집적 회로 구조체의 단면도를 예시하고 있다.
도 58을 참조하면, 집적 회로 구조체(5800)는 기판(5801) 위의 제1 층간 유전체(ILD) 층(5802) 내에 있고 제1 층간 유전체(ILD) 층(5802)에 의해 이격되는 제1 복수의 도전성 인터커넥트 라인(5804)을 포함한다. 제1 복수의 도전성 인터커넥트 라인(5804)의 개개의 것들은 제1 도전성 충전 재료(5808)의 측벽들 및 하단을 따라 있는 제1 도전성 장벽 재료(5806)를 포함한다. 제1 복수의 도전성 인터커넥트 라인(5804)의 개개의 것들은 (예컨대, 지면으로 들어가고 지면으로부터 나오는) 제1 방향(5898)을 따라 있다.
제2 복수의 도전성 인터커넥트 라인(5814)은 제1 ILD 층(5802) 위의 제2 ILD 층(5812) 내에 있고 제2 ILD 층(5812)에 의해 이격되어 있다. 제2 복수의 도전성 인터커넥트 라인(5814)의 개개의 것들은 제1 도전성 충전 재료(5808)의 측벽들 및 하단을 따라 있는 제1 도전성 장벽 재료(5806)를 포함한다. 제2 복수의 도전성 인터커넥트 라인(5814)의 개개의 것들은 제1 방향(5898)에 직교인 제2 방향(5899)을 따라 있다.
제3 복수의 도전성 인터커넥트 라인(5824)은 제2 ILD 층(5812) 위의 제3 ILD 층(5822) 내에 있고 제3 ILD 층(5822)에 의해 이격되어 있다. 제3 복수의 도전성 인터커넥트 라인(5824)의 개개의 것들은 제2 도전성 충전 재료(5828)의 측벽들 및 하단을 따라 있는 제2 도전성 장벽 재료(5826)를 포함한다. 제2 도전성 충전 재료(5828)는 제1 도전성 충전 재료(5808)와 조성이 상이하다. 제3 복수의 도전성 인터커넥트 라인(5824)의 개개의 것들은 제1 방향(5898)을 따라 있다.
제4 복수의 도전성 인터커넥트 라인(5834)은 제3 ILD 층(5822) 위의 제4 ILD 층(5832) 내에 있고 제4 ILD 층(5832)에 의해 이격되어 있다. 제4 복수의 도전성 인터커넥트 라인(5834)의 개개의 것들은 제2 도전성 충전 재료(5828)의 측벽들 및 하단을 따라 있는 제2 도전성 장벽 재료(5826)를 포함한다. 제4 복수의 도전성 인터커넥트 라인(5834)의 개개의 것들은 제2 방향(5899)을 따라 있다.
제5 복수의 도전성 인터커넥트 라인(5844)은 제4 ILD 층(5832) 위의 제5 ILD 층(5842) 내에 있고 제5 ILD 층(5842)에 의해 이격되어 있다. 제5 복수의 도전성 인터커넥트 라인(5844)의 개개의 것들은 제2 도전성 충전 재료(5828)의 측벽들 및 하단을 따라 있는 제2 도전성 장벽 재료(5826)를 포함한다. 제5 복수의 도전성 인터커넥트 라인(5844)의 개개의 것들은 제1 방향(5898)을 따라 있다.
제6 복수의 도전성 인터커넥트 라인(5854)은 제5 ILD 층 위의 제6 ILD 층(5852) 내에 있고 제6 ILD 층(5852)에 의해 이격되어 있다. 제6 복수의 도전성 인터커넥트 라인(5854)의 개개의 것들은 제2 도전성 충전 재료(5828)의 측벽들 및 하단을 따라 있는 제2 도전성 장벽 재료(5826)를 포함한다. 제6 복수의 도전성 인터커넥트 라인(5854)의 개개의 것들은 제2 방향(5899)을 따라 있다.
일 실시예에서, 제2 도전성 충전 재료(5828)는 본질적으로 구리로 이루어져 있고, 제1 도전성 충전 재료(5808)는 본질적으로 코발트로 이루어져 있다. 일 실시예에서, 제1 도전성 충전 재료(5808)는 제1 농도의 도펀트 불순물 원자를 갖는 구리를 포함하고, 제2 도전성 충전 재료(5828)는 제2 농도의 도펀트 불순물 원자를 갖는 구리를 포함하며, 도펀트 불순물 원자의 제2 농도는 도펀트 불순물 원자의 제1 농도보다 더 작다.
일 실시예에서, 제1 도전성 장벽 재료(5806)는 제2 도전성 장벽 재료(5826)와 조성이 상이하다. 다른 실시예에서, 제1 도전성 장벽 재료(5806) 및 제2 도전성 장벽 재료(5826)는 동일한 조성을 갖는다.
일 실시예에서, 제1 도전성 비아(5819)는 제1 복수의 도전성 인터커넥트 라인(5804)의 개개의 것(5804A) 상에 있고 그에 전기적으로 커플링된다. 제2 복수의 도전성 인터커넥트 라인(5814)의 개개의 것(5814A)은 제1 도전성 비아(5819) 상에 있고 그에 전기적으로 커플링된다.
제2 도전성 비아(5829)는 제2 복수의 도전성 인터커넥트 라인(5814)의 개개의 것(5814B) 상에 있고 그에 전기적으로 커플링된다. 제3 복수의 도전성 인터커넥트 라인(5824)의 개개의 것(5824A)은 제2 도전성 비아(5829) 상에 있고 그에 전기적으로 커플링된다.
제3 도전성 비아(5839)는 제3 복수의 도전성 인터커넥트 라인(5824)의 개개의 것(5824B) 상에 있고 그에 전기적으로 커플링된다. 제4 복수의 도전성 인터커넥트 라인(5834)의 개개의 것(5834A)은 제3 도전성 비아(5839) 상에 있고 그에 전기적으로 커플링된다.
제4 도전성 비아(5849)는 제4 복수의 도전성 인터커넥트 라인(5834)의 개개의 것(5834B) 상에 있고 그에 전기적으로 커플링된다. 제5 복수의 도전성 인터커넥트 라인(5844)의 개개의 것(5844A)은 제4 도전성 비아(5849) 상에 있고 그에 전기적으로 커플링된다.
제5 도전성 비아(5859)는 제5 복수의 도전성 인터커넥트 라인(5844)의 개개의 것(5844B) 상에 있고 그에 전기적으로 커플링된다. 제6 복수의 도전성 인터커넥트 라인(5854)의 개개의 것(5854A)은 제5 도전성 비아(5859) 상에 있고 그에 전기적으로 커플링된다.
일 실시예에서, 제1 도전성 비아(5819)는 제1 도전성 충전 재료(5808)의 측벽들 및 하단을 따라 있는 제1 도전성 장벽 재료(5806)를 포함한다. 제2 도전성 비아(5829), 제3 도전성 비아(5839), 제4 도전성 비아(5849) 및 제5 도전성 비아(5859)는 제2 도전성 충전 재료(5828)의 측벽들 및 하단을 따라 있는 제2 도전성 장벽 재료(5826)를 포함한다.
일 실시예에서, 제1 ILD 층(5802), 제2 ILD 층(5812), 제3 ILD 층(5822), 제4 ILD 층(5832), 제5 ILD 층(5842) 및 제6 ILD 층(5852)은 인접한 ILD 층들 사이의 대응하는 에칭 정지 층(5890)에 의해 서로 분리되어 있다. 일 실시예에서, 제1 ILD 층(5802), 제2 ILD 층(5812), 제3 ILD 층(5822), 제4 ILD 층(5832), 제5 ILD 층(5842) 및 제6 ILD 층(5852)은 실리콘, 탄소 및 산소를 포함한다.
일 실시예에서, 제1 복수의 도전성 인터커넥트 라인(5804) 및 제2 복수의 도전성 인터커넥트 라인(5814)의 개개의 것들은 제1 폭(W1)을 갖는다. 제3 복수의 도전성 인터커넥트 라인(5824), 제4 복수의 도전성 인터커넥트 라인(5834), 제5 복수의 도전성 인터커넥트 라인(5844) 및 제6 복수의 도전성 인터커넥트 라인(5854)의 개개의 것들은 제1 폭(W1)보다 더 큰 제2 폭(W2)을 갖는다.
도 59a 내지 도 59d는 본 개시내용의 일 실시예에 따른, 하단 도전성 층을 갖는 다양한 인터커넥트 라인 및 비아 배열들의 단면도들을 예시하고 있다.
도 59a 및 도 59b를 참조하면, 집적 회로 구조체(5900)는 기판(5902) 위에 층간 유전체(ILD) 층(5904)을 포함한다. 도전성 비아(5906)는 ILD 층(5904) 내의 제1 트렌치(5908) 내에 있다. 도전성 인터커넥트 라인(5910)은 도전성 비아(5906) 위에 있으며 그에 전기적으로 커플링된다. 도전성 인터커넥트 라인(5910)은 ILD 층(5904) 내의 제2 트렌치(5912) 내에 있다. 제2 트렌치(5912)는 제1 트렌치(5908)의 개구(5909)보다 더 큰 개구(5913)를 갖는다.
일 실시예에서, 도전성 비아(5906) 및 도전성 인터커넥트 라인(5910)은 제1 도전성 장벽 층(5914)을 제1 트렌치(5908)의 바닥 상에는 포함하지만, 제1 트렌치(5908)의 측벽들을 따라서는 포함하지 않고 제2 트렌치(5912)의 바닥 및 측벽들을 따라서는 포함하지 않는다. 제2 도전성 장벽 층(5916)이 제1 트렌치(5908)의 바닥 상의 제1 도전성 장벽 층(5914) 상에 있다. 제2 도전성 장벽 층(5916)이 제1 트렌치(5908)의 측벽들을 따라 추가로 있고, 제2 트렌치(5912)의 바닥 및 측벽들을 따라 추가로 있다. 제3 도전성 장벽 층(5918)이 제1 트렌치(5908)의 바닥 상의 제2 도전성 장벽 층(5916) 상에 있다. 제3 도전성 장벽 층(5918)은 제1 트렌치(5908)의 측벽들을 따라 그리고 제2 트렌치(5912)의 바닥 및 측벽들을 따라 제2 도전성 장벽 층(5916) 상에 추가로 있다. 도전성 충전 재료(5920)는 제3 도전성 장벽 층(5918) 상에 있고 제1 트렌치(5908) 및 제2 트렌치(5912)를 충전한다. 제3 도전성 장벽 층(5918)은 도전성 충전 재료(5920)의 하단을 따라 그리고 도전성 충전 재료(5920)의 측벽들을 따라 있다.
일 실시예에서, 제1 도전성 장벽 층(5914) 및 제3 도전성 장벽 층(5918)은 동일한 조성을 갖고, 제2 도전성 장벽 층(5916)은 제1 도전성 장벽 층(5914) 및 제3 도전성 장벽 층(5918)과 조성이 상이하다. 하나의 이러한 실시예에서, 제1 도전성 장벽 층(5914) 및 제3 도전성 장벽 층(5918)은 루테늄을 포함하고, 제2 도전성 장벽 층(5916)은 탄탈륨을 포함한다. 특정의 이러한 실시예에서, 제2 도전성 장벽 층(5916)은 질소를 추가로 포함한다. 일 실시예에서, 도전성 충전 재료(5920)는 본질적으로 구리로 이루어져 있다.
일 실시예에서, 도전성 캡 층(5922)이 도전성 충전 재료(5920)의 상단 상에 있다. 하나의 이러한 실시예에서, 도전성 캡 층(5922)이 제2 도전성 장벽 층(5916)의 상단 상에는 있지 않고 제3 도전성 장벽 층(5918)의 상단 상에는 있지 않다. 그렇지만, 다른 실시예에서, 도전성 캡 층(5922)이 제3 도전성 장벽 층(5918)의 상단 상에, 예컨대, 위치들(5924)에 추가로 있다. 하나의 이러한 실시예에서, 도전성 캡 층(5922)이 제2 도전성 장벽 층(5916)의 상단 상에, 예컨대, 위치들(5926)에 또한 추가로 있다. 일 실시예에서, 도전성 캡 층(5922)은 본질적으로 코발트로 이루어져 있고, 도전성 충전 재료(5920)는 본질적으로 구리로 이루어져 있다.
도 59c 및 도 59d를 참조하면, 일 실시예에서, 도전성 비아(5906)는 ILD 층(5904) 아래의 제2 ILD 층(5952) 내의 제2 도전성 인터커넥트 라인(5950) 상에 있고 그에 전기적으로 연결된다. 제2 도전성 인터커넥트 라인(5950)은 도전성 충전 재료(5954) 및 그 위의 도전성 캡(5956)을 포함한다. 도시된 바와 같이, 에칭 정지 층(5958)이 도전성 캡(5956) 위쪽에 있을 수 있다.
일 실시예에서, 도 59c에 도시된 바와 같이, 도전성 비아(5906)의 제1 도전성 장벽 층(5914)이 제2 도전성 인터커넥트 라인(5950)의 도전성 캡(5956)의 개구(5960) 내에 있다. 하나의 이러한 실시예에서, 도전성 비아(5906)의 제1 도전성 장벽 층(5914)은 루테늄을 포함하고, 제2 도전성 인터커넥트 라인(5950)의 도전성 캡(5956)은 코발트를 포함한다.
다른 실시예에서, 도 59d에 도시된 바와 같이, 도전성 비아(5906)의 제1 도전성 장벽 층(5914)이 제2 도전성 인터커넥트 라인(5950)의 도전성 캡(5956)의 한 부분 상에 있다. 하나의 이러한 실시예에서, 도전성 비아(5906)의 제1 도전성 장벽 층(5914)은 루테늄을 포함하고, 제2 도전성 인터커넥트 라인(5950)의 도전성 캡(5956)은 코발트를 포함한다. 특정의 실시예에서, 비록 도시되지는 않았지만, 도전성 비아(5906)의 제1 도전성 장벽 층(5914)이 제2 도전성 인터커넥트 라인(5950)의 도전성 캡(5956) 내로 들어가지만 도전성 캡(5956)을 관통하지는 않는 리세스 상에 있다.
다른 양태에서, BEOL 금속화 층은, 도전성 라인들과 도전성 라인들을 하우징하는 ILD 층 사이의 단차 높이 차이(step-height difference)들과 같은, 비-평면 토포그래피를 갖는다. 일 실시예에서, 위에 있는 에칭 정지 층이 토포그래피와 컨포멀하게 형성되어 토포그래피를 지닌다. 일 실시예에서, 토포그래피는 도전성 비아들의 "비-랜딩된 상태(non-landedness)"를 막기 위해 위에 있는 비아 에칭 프로세스를 도전성 라인들 쪽으로 안내하는 데 도움을 준다.
에칭 정지 층 토포그래피의 제1 예에서, 도 60a 내지 도 60d는 본 개시내용의 일 실시예에 따른, BEOL 금속화 층의 리세싱된 라인 토포그래피에 대한 구조적 배열들의 단면도들을 예시하고 있다.
도 60a를 참조하면, 집적 회로 구조체(6000)는 기판(6002) 위의 층간 유전체(ILD) 층(6004) 내에 있고 층간 유전체(ILD) 층(6004)에 의해 이격되는 복수의 도전성 인터커넥트 라인(6006)을 포함한다. 복수의 도전성 인터커넥트 라인(6006) 중 하나는 예시를 위해 아래에 있는 비아(6007)에 커플링된 것으로 도시되어 있다. 복수의 도전성 인터커넥트 라인(6006)의 개개의 것들은 ILD 층(6004)의 상부 표면(6010)보다 아래에 상부 표면(6008)을 갖는다. 에칭 정지 층(6012)은 ILD 층(6004) 및 복수의 도전성 인터커넥트 라인(6006) 상에 있고 그와 컨포멀하다. 에칭 정지 층(6012)은 비-평면 상부 표면을 가지며 비-평면 상부 표면의 최상부 부분(6014)은 ILD 층(6004) 위쪽에 있고 비-평면 상부 표면의 최하부 부분(6016)은 복수의 도전성 인터커넥트 라인(6006) 위쪽에 있다.
도전성 비아(6018)는 복수의 도전성 인터커넥트 라인(6006)의 개개의 것(6006A) 상에 있고 그에 전기적으로 커플링된다. 도전성 비아(6018)는 에칭 정지 층(6012)의 개구(6020) 내에 있다. 개구(6020)가 복수의 도전성 인터커넥트 라인(6006)의 개개의 것(6006A) 위쪽에는 있지만 ILD 층(6004) 위쪽에는 있지 않다. 도전성 비아(6018)는 에칭 정지 층(6012) 위의 제2 ILD 층(6022) 내에 있다. 일 실시예에서, 도 60a에 도시된 바와 같이, 제2 ILD 층(6022)은 에칭 정지 층(6012) 상에 있고 그와 컨포멀하다.
일 실시예에서, 도 60a에 도시된 바와 같이, 도전성 비아(6018)의 중심(6024)은 복수의 도전성 인터커넥트 라인(6006)의 개개의 것(6006A)의 중심(6026)과 정렬된다. 그렇지만, 다른 실시예에서, 도 60b에 도시된 바와 같이, 도전성 비아(6018)의 중심(6024)은 복수의 도전성 인터커넥트 라인(6006)의 개개의 것(6006A)의 중심(6026)으로부터 오프셋되어 있다.
일 실시예에서, 복수의 도전성 인터커넥트 라인(6006)의 개개의 것들은 도전성 충전 재료(6030)의 측벽들 및 하단을 따라 있는 장벽 층(6028)을 포함한다. 일 실시예에서, 도 60a, 도 60b 및 도 60c에 도시된 바와 같이, 장벽 층(6028) 및 도전성 충전 재료(6030) 둘 다는 ILD 층(6004)의 상부 표면(6010)보다 아래에 최상부 표면을 갖는다. 특정의 이러한 실시예에서, 도 60c에 도시된 바와 같이, 장벽 층(6028)의 최상부 표면은 도전성 충전 재료(6030)의 최상부 표면보다 위에 있다. 다른 실시예에서, 도 60d에 도시된 바와 같이, 도전성 충전 재료(6030)는 ILD 층(6004)의 상부 표면(6010)보다 아래에 최상부 표면을 갖고, 장벽 층(6028)은 ILD 층(6004)의 상부 표면(6010)과 동일 평면인 최상부 표면을 갖는다.
일 실시예에서, ILD 층(6004)은 실리콘, 탄소 및 산소를 포함하고, 에칭 정지 층(6012)은 실리콘 및 질소를 포함한다. 일 실시예에서, 복수의 도전성 인터커넥트 라인(6006)의 개개의 것들의 상부 표면(6008)은 0.5 내지 1.5 나노미터 범위의 양만큼 ILD 층(6004)의 상부 표면(6010)보다 아래에 있다.
도 60a 내지 도 60d를 전체적으로 참조하면, 본 개시내용의 일 실시예에 따르면, 집적 회로 구조체를 제조하는 방법은 기판(6002) 위의 제1 층간 유전체(ILD) 층(6004) 내에 있고 제1 층간 유전체(ILD) 층(6004)에 의해 이격되는 복수의 도전성 인터커넥트 라인을 형성하는 단계를 포함한다. 복수의 도전성 인터커넥트 라인이 제1 ILD 층(6004)의 상부 표면(6010)보다 아래에 상부 표면(6008)을 갖는 복수의 도전성 인터커넥트 라인의 개개의 것들(6006)을 제공하도록 제1 ILD 층에 대해 상대적으로 리세싱된다. 복수의 도전성 인터커넥트 라인을 리세싱하는 것에 후속하여, 에칭 정지 층(6012)이 제1 ILD 층(6004) 및 복수의 도전성 인터커넥트 라인(6006) 상에 그리고 그와 컨포멀하게 형성된다. 에칭 정지 층(6012)은 비-평면 상부 표면을 가지며 비-평면 상부 표면의 최상부 부분(6014)은 제1 ILD 층(6004) 위쪽에 있고 비-평면 상부 표면의 최하부 부분(6016)은 복수의 도전성 인터커넥트 라인(6006) 위쪽에 있다. 제2 ILD 층(6022)이 에칭 정지 층(6012) 상에 형성된다. 제2 ILD 층(6022) 내에 비아 트렌치가 에칭된다. 에칭 정지 층(6012)이 에칭 동안의 제2 ILD 층(6022)에서의 비아 트렌치의 위치를 배향(direct)시킨다. 에칭 정지 층(6012)에 개구(6020)를 형성하기 위해 에칭 정지 층(6012)이 비아 트렌치를 통해 에칭된다. 개구(6020)가 복수의 도전성 인터커넥트 라인(6006)의 개개의 것(6006A) 위쪽에는 있지만 제1 ILD 층(6004) 위쪽에는 있지 않다. 도전성 비아(6018)가 비아 트렌치 내에 그리고 에칭 정지 층(6012) 내의 개구(6020) 내에 형성된다. 도전성 비아(6018)는 복수의 도전성 인터커넥트 라인(6006)의 개개의 것(6006A) 상에 있고 그에 전기적으로 커플링된다.
일 실시예에서, 도 60a 내지 도 60c에 도시된 바와 같이, 복수의 도전성 인터커넥트 라인(6006)의 개개의 것들은 도전성 충전 재료(6030)의 측벽들 및 하단을 따라 있는 장벽 층(6028)을 포함하고, 복수의 도전성 인터커넥트 라인들을 리세싱하는 것은 장벽 층(6028) 및 도전성 충전 재료 (6030) 둘 다를 리세싱하는 것을 포함한다. 다른 실시예에서, 도 60d에 도시된 바와 같이, 복수의 도전성 인터커넥트 라인(6006)의 개개의 것들은 도전성 충전 재료(6030)의 측벽들 및 하단을 따라 있는 장벽 층(6028)을 포함하고, 복수의 도전성 인터커넥트 라인을 리세싱하는 것은 도전성 충전 재료(6030)는 리세싱하지만 장벽 층(6028)은 실질적으로 리세싱하지 않는 것을 포함한다. 일 실시예에서, 에칭 정지 층(6012)이 리소그래피적으로 오정렬된(lithographically mis-aligned) 비아 트렌치 패턴을 재배향(re-direct)시킨다. 일 실시예에서, 복수의 도전성 인터커넥트 라인을 리세싱하는 것은 제1 ILD 층(6004)에 대해 상대적으로 0.5 내지 1.5 나노미터 범위의 양만큼 리세싱하는 것을 포함한다.
에칭 정지 층 토포그래피의 제2 예에서, 도 61a 내지 도 61d는 본 개시내용의 일 실시예에 따른, BEOL 금속화 층의 계단형 라인 토포그래피에 대한 구조적 배열들의 단면도들을 예시하고 있다.
도 61a를 참조하면, 집적 회로 구조체(6100)는 기판(6102) 위의 층간 유전체(ILD) 층(6104) 내에 있고 층간 유전체(ILD) 층(6104)에 의해 이격되는 복수의 도전성 인터커넥트 라인(6106)을 포함한다. 복수의 도전성 인터커넥트 라인(6106) 중 하나는 예시를 위해 아래에 있는 비아(6107)에 커플링된 것으로 도시되어 있다. 복수의 도전성 인터커넥트 라인(6106)의 개개의 것들은 ILD 층(6104)의 상부 표면(6110)보다 위에 상부 표면(6108)을 갖는다. 에칭 정지 층(6112)은 ILD 층(6104) 및 복수의 도전성 인터커넥트 라인(6106) 상에 있고 그와 컨포멀하다. 에칭 정지 층(6112)은 비-평면 상부 표면을 가지며 비-평면 상부 표면의 최하부 부분(6114)은 ILD 층(6104) 위쪽에 있고 비-평면 상부 표면의 최상부 부분(6116)은 복수의 도전성 인터커넥트 라인(6106) 위쪽에 있다.
도전성 비아(6118)는 복수의 도전성 인터커넥트 라인(6106)의 개개의 것(6106A) 상에 있고 그에 전기적으로 커플링된다. 도전성 비아(6118)는 에칭 정지 층(6112)의 개구(6120) 내에 있다. 개구(6120)가 복수의 도전성 인터커넥트 라인(6106)의 개개의 것(6106A) 위쪽에는 있지만 ILD 층(6114) 위쪽에는 있지 않다. 도전성 비아(6118)는 에칭 정지 층(6112) 위의 제2 ILD 층(6122) 내에 있다. 일 실시예에서, 도 61a에 도시된 바와 같이, 제2 ILD 층(6122)은 에칭 정지 층(6112) 상에 있고 그와 컨포멀하다.
일 실시예에서, 도 61a에 도시된 바와 같이, 도전성 비아(6118)의 중심(6124)은 복수의 도전성 인터커넥트 라인(6106)의 개개의 것(6106A)의 중심(6126)과 정렬된다. 그렇지만, 다른 실시예에서, 도 61b에 도시된 바와 같이, 도전성 비아(6118)의 중심(6124)은 복수의 도전성 인터커넥트 라인(6106)의 개개의 것(6106A)의 중심(6126)으로부터 오프셋되어 있다.
일 실시예에서, 복수의 도전성 인터커넥트 라인(6106)의 개개의 것들은 도전성 충전 재료(6130)의 측벽들 및 하단을 따라 있는 장벽 층(6128)을 포함한다. 일 실시예에서, 도 61a, 도 61b 및 도 61c에 도시된 바와 같이, 장벽 층(6128) 및 도전성 충전 재료(6130) 둘 다는 ILD 층(6104)의 상부 표면(6110)보다 위에 최상부 표면을 갖는다. 특정의 이러한 실시예에서, 도 61c에 도시된 바와 같이, 장벽 층(6128)의 최상부 표면은 도전성 충전 재료(6130)의 최상부 표면보다 아래에 있다. 다른 실시예에서, 도 61d에 도시된 바와 같이, 도전성 충전 재료(6130)는 ILD 층(6104)의 상부 표면(6110)보다 위에 최상부 표면을 갖고, 장벽 층(6128)은 ILD 층(6104)의 상부 표면(6110)과 동일 평면인 최상부 표면을 갖는다.
일 실시예에서, ILD 층(6104)은 실리콘, 탄소 및 산소를 포함하고, 에칭 정지 층(6112)은 실리콘 및 질소를 포함한다. 일 실시예에서, 복수의 도전성 인터커넥트 라인(6106)의 개개의 것들의 상부 표면(6108)은 0.5 내지 1.5 나노미터 범위의 양만큼 ILD 층(6004)의 상부 표면(6110)보다 위에 있다.
도 61a 내지 도 61d를 전체적으로 참조하면, 본 개시내용의 일 실시예에 따르면, 집적 회로 구조체를 제조하는 방법은 기판(6102) 위의 제1 층간 유전체(ILD) 층 내에 있고 제1 층간 유전체(ILD) 층에 의해 이격되는 복수의 도전성 인터커넥트 라인(6106)을 형성하는 단계를 포함한다. 제1 ILD 층(6104)이 제1 ILD 층(6104)의 상부 표면(6110)보다 위에 상부 표면(6108)을 갖는 복수의 도전성 인터커넥트 라인(6106)의 개개의 것들을 제공하도록 복수의 도전성 인터커넥트 라인(6106)에 대해 상대적으로 리세싱된다. 제1 ILD 층(6104)을 리세싱하는 것에 후속하여, 에칭 정지 층(6112)이 제1 ILD 층(6104) 및 복수의 도전성 인터커넥트 라인(6106) 상에 그리고 그와 컨포멀하게 형성된다. 에칭 정지 층(6112)은 비-평면 상부 표면을 가지며 비-평면 상부 표면의 최하부 부분(6114)은 제1 ILD 층(6104) 위쪽에 있고 비-평면 상부 표면의 최상부 부분(6116)은 복수의 도전성 인터커넥트 라인(6106) 위쪽에 있다. 제2 ILD 층(6122)이 에칭 정지 층(6112) 상에 형성된다. 제2 ILD 층(6122) 내에 비아 트렌치가 에칭된다. 에칭 정지 층(6112)은 에칭 동안의 제2 ILD 층(6122) 내의 비아 트렌치의 위치를 배향시킨다. 에칭 정지 층(6112)에 개구(6120)를 형성하기 위해 에칭 정지 층(6112)이 비아 트렌치를 통해 에칭된다. 개구(6120)가 복수의 도전성 인터커넥트 라인(6106)의 개개의 것(6106A) 위쪽에는 있지만 제1 ILD 층(6104) 위쪽에는 있지 않다. 도전성 비아(6118)가 비아 트렌치 내에 그리고 에칭 정지 층(6112) 내의 개구(6120) 내에 형성된다. 도전성 비아(6118)는 복수의 도전성 인터커넥트 라인(6106)의 개개의 것(6106A) 상에 있고 그에 전기적으로 커플링된다.
일 실시예에서, 도 61a 내지 도 61c에 도시된 바와 같이, 복수의 도전성 인터커넥트 라인(6106)의 개개의 것들은 도전성 충전 재료(6130)의 측벽들 및 하단을 따라 있는 장벽 층(6128)을 포함하고, 제1 ILD 층(6104)을 리세싱하는 것은 장벽 층(6128) 및 도전성 충전 재료(6130) 둘 다에 대해 상대적으로 리세싱하는 것을 포함한다. 다른 실시예에서, 도 61d에 도시된 바와 같이, 복수의 도전성 인터커넥트 라인(6106)의 개개의 것들은 도전성 충전 재료(6130)의 측벽들 및 하단을 따라 있는 장벽 층(6128)을 포함하고, 제1 ILD 층(6104)을 리세싱하는 것이 도전성 충전 재료(6130)에 대해 상대적으로 리세싱하지만 장벽 층(6128)에 대해 상대적으로 리세싱하지 않는 것을 포함한다. 일 실시예에서, 에칭 정지 층(6112)은 리소그래피적으로 오정렬된 비아 트렌치 패턴을 재배향시킨다. 일 실시예에서, 제1 ILD 층(6104)을 리세싱하는 것은 복수의 도전성 인터커넥트 라인(6106)에 대해 상대적으로 0.5 내지 1.5 나노미터 범위의 양만큼 리세싱하는 것을 포함한다.
다른 양태에서, 금속 라인 단부들을 패터닝하기 위한 기술들이 설명된다. 맥락을 제공하기 위해, 진보된 반도체 제조 노드들에서, 라인 그레이팅, 라인 단부들, 및 비아들의 개별적인 패터닝 프로세스들에 의해 하위 레벨 인터커넥트들이 생성될 수 있다. 그렇지만, 비아들이 라인 단부들을 침범할 때 그리고 그 반대일 때 복합 패턴(composite pattern)의 충실도(fidelity)가 열화되는 경향이 있다. 본 명세서에 기술된 실시예들은 연관된 근접 규칙(proximity rule)들을 배제하는 플러그 프로세스라고도 알려진 라인 단부 프로세스를 제공한다. 실시예들은 비아가 라인 단부에 배치되고 큰 비아가 라인 단부를 가로질러 스트랩핑(strap)하는 것을 가능하게 할 수 있다.
추가 맥락을 제공하기 위해, 도 62a는 본 개시내용의 일 실시예에 따른, 금속화 층의 평면도 및 평면도의 a-a' 축을 따라 절취된 대응하는 단면도를 예시하고 있다. 도 62b는 본 개시내용의 일 실시예에 따른, 라인 단부 또는 플러그의 단면도를 예시하고 있다. 도 62c는 본 개시내용의 일 실시예에 따른, 라인 단부 또는 플러그의 다른 단면도를 예시하고 있다.
도 62a를 참조하면, 금속화 층(6200)은 유전체 층(6204) 내에 형성된 금속 라인들(6202)을 포함한다. 금속 라인들(6202)은 아래에 있는 비아들(6203)에 커플링될 수 있다. 유전체 층(6204)은 라인 단부 또는 플러그 영역들(6205)을 포함할 수 있다. 도 62b를 참조하면, 유전체 층(6204)의 라인 단부 또는 플러그 영역(6205)은 유전체 층(6204) 상에 하드마스크 층(6210)을 패터닝하는 것 및 이어서 유전체 층(6204)의 노출된 부분들을 에칭하는 것에 의해 제조될 수 있다. 유전체 층(6204)의 노출된 부분들은 라인 트렌치를 형성하기에 적당한 깊이(6206)까지 에칭되거나 비아 트렌치를 형성하기에 적당한 깊이(6208)까지 추가로 에칭될 수 있다. 도 62c를 참조하면, 궁극적으로 라인 트렌치들(6212) 및 비아 트렌치들(6214)을 형성하기 위해 라인 단부 또는 플러그(6205)의 대향하는 측벽들에 인접해 있는 2개의 비아가 한 번의 대면적 노광(large exposure)(6216)에서 제조될 수 있다.
그렇지만, 도 62a 내지 도 62c를 또다시 참조하면, 충실도 이슈들 및/또는 하드마스크 침식 이슈들은 불완전한 패터닝 레짐(patterning regime)들을 가져올 수 있다. 이와 달리, 본 명세서에 기술된 하나 이상의 실시예는 트렌치 및 비아 패터닝 프로세스 이후에 라인 단부 유전체(플러그)를 구성하는 것을 수반하는 프로세스 흐름의 구현을 포함한다.
일 양태에서, 그러면, 본 명세서에 기술된 하나 이상의 실시예는 금속 라인들("라인 단부들", "플러그들" 또는 "컷들"이라고 지칭됨)과, 일부 실시예들에서, 연관된 도전성 비아들 사이에 비도전성 공간들 또는 차단부들을 구축하기 위한 접근법들에 관한 것이다. 도전성 비아들은, 정의에 의해, 이전 층 금속 패턴 상에 랜딩하는 데 사용된다. 이러한 맥락에서, 본 명세서에 기술된 실시예들은 리소그래피 장비에 의한 정렬에 보다 적게 의존하기 때문에 보다 강건한 인터커넥트 제조 스킴을 가능하게 해준다. 이러한 인터커넥트 제조 스킴은 정렬/노광에 대한 제약조건들을 완화시키는 데 사용될 수 있고, (예컨대, 비아 저항을 감소시킴으로써) 전기적 접촉을 개선시키는 데 사용될 수 있으며, 그렇지 않았으면 종래의 접근법들을 사용하여 이러한 피처들을 패터닝하는 데 요구되는 전체 프로세스 동작들 및 프로세싱 시간을 감소시키는 데 사용될 수 있다.
도 63a 내지 도 63f는 본 개시내용의 일 실시예에 따른, 플러그 라스트(plug last) 프로세싱 스킴에서의 다양한 동작들을 나타내는 평면도들 및 대응하는 단면도들을 예시하고 있다.
도 63a를 참조하면, 집적 회로 구조체를 제조하는 방법은 아래에 있는 금속화 층(6300) 위에 형성된 층간 유전체(ILD) 재료 층(6302)의 상부 부분(6304)에 라인 트렌치(6306)를 형성하는 단계를 포함한다. 비아 트렌치(6308)는 ILD 재료 층(6302)의 하부 부분(6310) 내에 형성된다. 비아 트렌치(6308)는 아래에 있는 금속화 층(6300)의 금속 라인(6312)을 노출시킨다.
도 63b를 참조하면, 희생 재료(6314)가 ILD 재료 층(6302) 위에 그리고 라인 트렌치(6306) 및 비아 트렌치(6308) 내에 형성된다. 도 63b에 도시된 바와 같이, 희생 재료(6314)는 그 위에 형성된 하드마스크(6315)를 가질 수 있다. 일 실시예에서, 희생 재료(6314)는 탄소를 포함한다.
도 63c를 참조하면, 희생 재료(6314)는, 예컨대, 희생 재료(6314) 내에 개구(6316)를 제공하기 위해, 라인 트렌치(6306)에서의 희생 재료(6314)의 연속성을 파괴하도록 패터닝된다.
도 63d를 참조하면, 희생 재료(6314) 내의 개구(6316)는 유전체 플러그(6318)를 형성하도록 유전체 재료로 충전된다. 일 실시예에서, 희생 재료(6314) 내의 개구(6316)를 유전체 재료로 충전하는 것에 후속하여, 도 63d에 도시된 바와 같이, ILD 재료(6302)의 상부 표면(6322)보다 위에 상부 표면(6320)을 갖는 유전체 플러그(6318)를 제공하도록 하드마스크(6315)가 제거된다. 유전체 플러그(6318)를 남겨두도록 희생 재료(6314)가 제거된다.
일 실시예에서, 희생 재료(6314)의 개구(6316)를 유전체 재료로 충전하는 것은 금속 산화물 재료로 충전하는 것을 포함한다. 하나의 이러한 실시예에서, 금속 산화물 재료는 알루미늄 산화물이다. 일 실시예에서, 희생 재료(6314)의 개구(6316)를 유전체 재료로 충전하는 것은 원자 층 퇴적(ALD)을 사용하여 충전하는 것을 포함한다.
도 63e를 참조하면, 라인 트렌치(6306) 및 비아 트렌치(6308)가 도전성 재료(6324)로 충전된다. 일 실시예에서, 도시된 바와 같이, 도전성 재료(6324)가 유전체 플러그(6318) 및 ILD 층(6302) 위에 그리고 그 위쪽에 형성된다.
도 63f를 참조하면, 라인 트렌치(6306) 내의 도전성 재료(6324)의 연속성을 파괴하는 평탄화된 유전체 플러그(6318')를 제공하도록 도전성 재료(6324) 및 유전체 플러그(6318)가 평탄화된다.
도 63f를 또다시 참조하면, 본 개시내용의 일 실시예에 따르면, 집적 회로 구조체(6350)는 기판 위에 층간 유전체(ILD) 층(6302)을 포함한다. 도전성 인터커넥트 라인(6324)은 ILD 층(6302) 내의 트렌치(6306) 내에 있다. 도전성 인터커넥트 라인(6324)은 제1 부분(6324A) 및 제2 부분(6324B)을 가지며, 제1 부분(6324A)은 제2 부분(6324B)에 측방으로 인접해 있다. 유전체 플러그(6318')는 도전성 인터커넥트 라인(6324)의 제1 부분(6324A)과 제2 부분(6324B) 사이에 그리고 이들에 측방으로 인접해 있다. 비록 도시되지는 않았지만, 일 실시예에서, 도전성 인터커넥트 라인(6324)은 도전성 장벽 라이너 및 도전성 충전 재료를 포함하고, 이에 대한 예시적인 재료들은 앞서 기술되어 있다. 하나의 이러한 실시예에서, 도전성 충전 재료는 코발트를 포함한다.
일 실시예에서, 유전체 플러그(6318')는 금속 산화물 재료를 포함한다. 하나의 이러한 실시예에서, 금속 산화물 재료는 알루미늄 산화물이다. 일 실시예에서, 유전체 플러그(6318')는 도전성 인터커넥트 라인(6324)의 제1 부분(6324A) 및 제2 부분(6324B)과 직접 접촉한다.
일 실시예에서, 유전체 플러그(6318')는 도전성 인터커넥트 라인(6324)의 하단(6324C)과 실질적으로 동일 평면인 하단(6318A)을 갖는다. 일 실시예에서, 제1 도전성 비아(6326)는 ILD 층(6302) 내의 트렌치(6308) 내에 있다. 하나의 이러한 실시예에서, 제1 도전성 비아(6326)는 인터커넥트 라인(6324)의 하단(6324C) 아래에 있고, 제1 도전성 비아(6326)는 도전성 인터커넥트 라인(6324)의 제1 부분(6324A)에 전기적으로 커플링된다.
일 실시예에서, 제2 도전성 비아(6328)는 ILD 층(6302) 내의 제3 트렌치(6330) 내에 있다. 제2 도전성 비아(6328)는 인터커넥트 라인(6324)의 하단(6324C) 아래에 있고, 제2 도전성 비아(6328)는 도전성 인터커넥트 라인(6324)의 제2 부분(6324B)에 전기적으로 커플링된다.
유전체 플러그는 화학적 기상 퇴적 프로세스와 같은 충전 프로세스를 사용하여 형성될 수 있다. 제조된 유전체 플러그 내에 아티팩트들이 남아 있을 수 있다. 일 예로서, 도 64a는 본 개시내용의 일 실시예에 따른, 도전성 라인 플러그 - 그 내에 심을 가짐 - 의 단면도를 예시하고 있다.
도 64a를 참조하면, 유전체 플러그(6418)는 도전성 인터커넥트 라인(6324)의 제1 부분(6324A)으로부터 그리고 도전성 인터커넥트 라인(6324)의 제2 부분(6324B)으로부터 대략 동일하게 이격된 대략 수직인 심(6400)을 갖는다.
유전체 플러그들이 하우징되는 ILD 재료와 조성이 상이한 유전체 플러그들이, 하부 금속화 층들과 같은, 선택된 금속화 층들 상에만 포함될 수 있다는 점이 인식되어야 한다. 일 예로서, 도 64b는 본 개시내용의 일 실시예에 따른, 하부 금속 라인 위치에 도전성 라인 플러그를 포함하는 금속화 층들의 스택의 단면도를 예시하고 있다.
도 64b를 참조하면, 집적 회로 구조체(6450)는 기판(6452) 위의 제1 층간 유전체(ILD) 층(6454) 내에 있고 제1 층간 유전체(ILD) 층(6454)에 의해 이격되는 제1 복수의 도전성 인터커넥트 라인(6456)을 포함한다. 제1 복수의 도전성 인터커넥트 라인(6456)의 개개의 것들은 하나 이상의 유전체 플러그(6458)에 의해 연속성이 파괴되어 있다. 일 실시예에서, 하나 이상의 유전체 플러그(6458)는 ILD 층(6454)과 상이한 재료를 포함한다. 제2 복수의 도전성 인터커넥트 라인(6466)은 제1 ILD 층(6454) 위의 제2 ILD 층(6464) 내에 있고 제2 ILD 층(6464)에 의해 이격되어 있다. 일 실시예에서, 제2 복수의 도전성 인터커넥트 라인(6466)의 개개의 것들은 제2 ILD 층(6464)의 하나 이상의 부분(6468)에 의해 연속성이 파괴되어 있다. 도시된 바와 같이, 다른 금속화 층들이 집적 회로 구조체(6450) 내에 포함될 수 있다는 점이 인식되어야 한다.
일 실시예에서, 하나 이상의 유전체 플러그(6458)가 금속 산화물 재료를 포함한다. 하나의 이러한 실시예에서, 금속 산화물 재료는 알루미늄 산화물이다. 일 실시예에서, 제1 ILD 층(6454) 및 제2 ILD 층(6464)(그리고, 따라서, 제2 ILD 층(6464)의 하나 이상의 부분(6468))은 탄소 도핑된 실리콘 산화물 재료를 포함한다.
일 실시예에서, 제1 복수의 도전성 인터커넥트 라인(6456)의 개개의 것들은 제1 도전성 장벽 라이너(6456A) 및 제1 도전성 충전 재료(6456B)를 포함한다. 제2 복수의 도전성 인터커넥트 라인(6466)의 개개의 것들은 제2 도전성 장벽 라이너(6466A) 및 제2 도전성 충전 재료(6466B)를 포함한다. 하나의 이러한 실시예에서, 제1 도전성 충전 재료(6456B)는 제2 도전성 충전 재료(6466B)와 조성이 상이하다. 특정의 이러한 실시예에서, 제1 도전성 충전 재료(6456B)는 코발트를 포함하고, 제2 도전성 충전 재료(6466B)는 구리를 포함한다.
일 실시예에서, 제1 복수의 도전성 인터커넥트 라인(6456)은 제1 피치(유사 층(6470)에 도시된 바와 같이, P1)를 갖는다. 제2 복수의 도전성 인터커넥트 라인(6466)은 제2 피치(유사 층(6480)에 도시된 바와 같이, P2)를 갖는다. 제2 피치(P2)는 제1 피치(P1)보다 더 크다. 일 실시예에서, 제1 복수의 도전성 인터커넥트 라인(6456)의 개개의 것들은 제1 폭(유사 층(6470)에 도시된 바와 같이, W1)을 갖는다. 제2 복수의 도전성 인터커넥트 라인(6466)의 개개의 것들은 제2 폭(유사 층(6480)에 도시된 바와 같이, W2)을 갖는다. 제2 폭(W2)은 제1 폭(W1)보다 더 크다.
BEOL(back end of line) 구조체들 및 프로세싱과 관련하여 앞서 기술된 층들 및 재료들이, 집적 회로의 아래에 있는 디바이스 층(들)과 같은, 아래에 있는 반도체 기판 또는 구조체 상에 또는 그 위에 형성될 수 있다는 점이 인식되어야 한다. 일 실시예에서, 아래에 있는 반도체 기판은 집적 회로들을 제조하는 데 사용되는 일반적인 가공물 대상(workpiece object)을 나타낸다. 반도체 기판은 종종 실리콘 또는 다른 반도체 재료의 웨이퍼 또는 다른 단편(piece)을 포함한다. 적당한 반도체 기판들은 단결정 실리콘(single crystal silicon), 다결정 실리콘 및 SOI(silicon on insulator)는 물론, 게르마늄, 탄소, 또는 III-V족 재료들을 포함하는 기판들과 같은, 다른 반도체 재료들로 형성된 유사한 기판들을 포함하지만 이들로 제한되지 않는다. 반도체 기판은, 제조 스테이지에 따라, 종종 트랜지스터들, 집적 회로부, 및 이와 유사한 것을 포함한다. 기판은 또한 반도체 재료들, 금속들, 유전체들, 도펀트들, 및 반도체 기판들에서 흔히 발견되는 다른 재료들을 포함할 수 있다. 게다가, 도시된 구조체들은 아래에 있는 하위 레벨 인터커넥트 층들 상에 제조될 수 있다.
비록 BEOL 금속화 층의 금속화 층 또는 비록 BEOL 금속화 층의 금속화 층의 부분들을 제조하는 이전의 방법들이 선택된 동작들과 관련하여 상세히 기술되어 있지만, 제조를 위한 부가의 또는 중간 동작들이 리소그래피, 에칭, 박막들 퇴적, (화학 기계적 폴리싱(CMP)과 같은) 평탄화, 확산, 계측, 희생 층들의 사용, 에칭 정지 층들의 사용, 평탄화 정지 층들의 사용, 또는 마이크로전자 컴포넌트 제조와 연관된 임의의 다른 액션과 같은 표준 마이크로전자 제조 프로세스들을 포함할 수 있다는 점이 인식되어야 한다. 또한, 전술한 프로세스 흐름들에 대해 기술된 프로세스 동작들이 대안의 시퀀스들로 실시될 수 있다는 것, 모든 동작이 수행될 필요는 없다는 것 또는 부가의 프로세스 동작들이 수행될 수 있다는 것, 또는 모두가 인식되어야 한다.
일 실시예에서, 본 설명 전반에 걸쳐 사용되는 바와 같이, 층간 유전체(ILD) 재료는 유전체 또는 절연 재료의 층으로 이루어져 있거나 그를 포함한다. 적당한 유전체 재료들의 예들은 실리콘의 산화물들(예컨대, 실리콘 이산화물(SiO2)), 실리콘의 도핑된 산화물들, 실리콘의 플루오르화된 산화물들, 실리콘의 탄소 도핑된 산화물들, 본 기술분야에 공지된 다양한 로우-k 유전체 재료들, 및 이들의 조합을 포함하지만, 이들로 제한되지 않는다. 층간 유전체 재료는, 예를 들어, 화학적 기상 퇴적(CVD), 물리적 기상 퇴적(PVD)과 같은 기술들에 의해, 또는 다른 퇴적 방법들에 의해 형성될 수 있다.
일 실시예에서, 또한 본 설명 전반에 걸쳐 사용되는 바와 같이, 금속 라인들 또는 인터커넥트 라인 재료(및 비아 재료)는 하나 이상의 금속 또는 다른 도전성 구조체로 이루어져 있다. 통상적인 예는 구리와 주변의 ILD 재료 사이에 장벽 층들을 포함할 수 있거나 그렇지 않을 수 있는 구리 라인들 및 구조체들의 사용이다. 본 명세서에서 사용되는 바와 같이, 금속이라는 용어는 다수의 금속의 합금들, 스택들, 및 다른 조합들을 포함한다. 예를 들어, 금속 인터커넥트 라인들은 장벽 층들(예컨대, Ta, TaN, Ti 또는 TiN 중 하나 이상을 포함하는 층들), 상이한 금속들 또는 합금들의 스택들 등을 포함할 수 있다. 따라서, 인터커넥트 라인들은 단일 재료 층일 수 있거나, 도전성 라이너 층들 및 충전 층들을 포함한, 몇 개의 층으로 형성될 수 있다. 전기도금, 화학적 기상 퇴적 또는 물리적 기상 퇴적과 같은, 임의의 적당한 퇴적 프로세스가 인터커넥트 라인들을 형성하는 데 사용될 수 있다. 일 실시예에서, 인터커넥트 라인들은 Cu, Al, Ti, Zr, Hf, V, Ru, Co, Ni, Pd, Pt, W, Ag, Au 또는 이들의 합금들 - 이들로 제한되지 않음 - 과 같은 도전성 재료로 이루어져 있다. 인터커넥트 라인들이 또한 때때로 본 기술분야에서 트레이스(trace)들, 와이어들, 라인들, 금속, 또는 단순히 인터커넥트라고 지칭된다.
일 실시예에서, 또한 본 설명 전반에 걸쳐 사용되는 바와 같이, 하드마스크 재료들은 층간 유전체 재료와 상이한 유전체 재료들로 이루어져 있다. 일 실시예에서, 상이한 영역들에서 서로에 대한 그리고 아래에 있는 유전체 및 금속 층들에 대한 상이한 성장 또는 에칭 선택성을 제공하도록 상이한 하드마스크 재료들이 사용될 수 있다. 일부 실시예들에서, 하드마스크 층은 실리콘의 질화물(예컨대, 실리콘 질화물)의 층 또는 실리콘의 산화물의 층, 또는 둘 다, 또는 이들의 조합을 포함한다. 다른 적당한 재료들은 탄소계 재료들을 포함할 수 있다. 다른 실시예에서, 하드마스크 재료는 금속 종을 포함한다. 예를 들어, 하드마스크 또는 다른 위에 있는 재료는 티타늄 또는 다른 금속의 질화물(예컨대, 티타늄 질화물) 층을 포함할 수 있다. 어쩌면 보다 적은 양의, 산소와 같은, 다른 재료들이 이 층들 중 하나 이상에 포함될 수 있다. 대안적으로, 본 기술분야에 공지된 다른 하드마스크 층들이 특정의 구현에 따라 사용될 수 있다. 하드마스크 층들은 CVD, PVD에 의해, 또는 다른 퇴적 방법들에 의해 형성될 수 있다.
일 실시예에서, 또한 본 설명 전반에 걸쳐 사용되는 바와 같이, 리소그래피 동작들은 193nm 액침 리소그래피(i193), EUV(extreme ultra-violet) 리소그래피 또는 EBDW(electron beam direct write) 리소그래피, 또는 이와 유사한 것을 사용하여 수행된다. 포지티브 톤(positive tone) 또는 네거티브 톤(negative tone) 레지스트가 사용될 수 있다. 일 실시예에서, 리소그래피 마스크는 토포그래피 마스킹 부분(topographic masking portion), 반사 방지 코팅(anti-reflective coating)(ARC) 층, 및 포토레지스트 층으로 이루어진 3층 마스크(trilayer mask)이다. 특정의 이러한 실시예에서, 토포그래피 마스킹 부분은 탄소 하드마스크(CHM) 층이고 반사 방지 코팅층은 실리콘 ARC 층이다.
다른 양태에서, 본 명세서에 기술된 하나 이상의 실시예는 내부 노드 점퍼를 갖는 메모리 비트 셀들에 관한 것이다. 특정의 실시예들은 진보된 자기 정렬 프로세스 기술들에서 메모리 비트 셀들을 구현하는 레이아웃 효율적인 기술을 포함할 수 있다. 실시예들은 10 나노미터 또는 그 이하의 기술 노드들에 관한 것일 수 있다. 실시예들은 COAG(contact over active gate) 또는 공격적인 금속 1(metal 1)(M1) 피치 스케일링, 또는 둘 다를 이용함으로써 동일한 풋프린트 내에 개선된 성능을 갖는 메모리 비트 셀들을 개발할 수 있는 것을 제공할 수 있다. 실시예들은 이전의 기술 노드에 비해 동일하거나 더 작은 풋프린트 내에 보다 높은 성능의 비트 셀들을 가능하게 하는 비트 셀 레이아웃들을 포함하거나 그에 관한 것일 수 있다.
본 개시내용의 일 실시예에 따르면, 전통적인 게이트-트렌치 콘택트-게이트 콘택트(poly-tcn-polycon) 연결의 사용보다는 내부 노드들을 연결시키기 위해 상위 금속 층(예컨대, 금속 1 또는 M1) 점퍼가 구현된다. 일 실시예에서, 내부 노드들을 연결시키기 위한 metal1 점퍼와 결합된 COAG(contact over active gate) 집적 스킴은 보다 높은 성능의 비트 셀을 위한 풋프린트를 늘릴 필요를 완화시키거나 완전히 없애준다. 즉, 개선된 트랜지스터 비율(transistor ratio)이 달성될 수 있다. 일 실시예에서, 이러한 접근법은 공격적 스케일링이, 예컨대, 10 나노미터(10nm) 기술 노드에 대한 개선된 트랜지스터당 비용(cost per transistor)을 제공하는 것을 가능하게 해준다. 매우 콤팩트한 레이아웃들을 생성하기 위해 10nm 기술에서 SRAM, RF 및 듀얼 포트(Dual Port) 비트 셀들에 내부 노드 M1 점퍼들이 구현될 수 있다.
비교 예로서, 도 65는 메모리 셀에 대한 셀 레이아웃의 제1 뷰를 예시하고 있다.
도 65를 참조하면, 예시적인 14 나노미터(14nm) 레이아웃(6500)은 비트 셀(6502)을 포함한다. 비트 셀(6502)은 게이트 또는 폴리 라인들(6504) 및 금속 1(M1) 라인들(6506)을 포함한다. 도시된 예에서, 폴리 라인들(6504)은 1x 피치를 가지며, M1 라인들(6506)은 1x 피치를 갖는다. 특정의 실시예에서, 폴리 라인들(6504)은 70 nm 피치를 가지며, M1 라인들(6506)은 70 nm 피치를 갖는다.
도 65와 달리, 도 66은 본 개시내용의 일 실시예에 따른, 내부 노드 점퍼를 갖는 메모리 셀에 대한 셀 레이아웃의 제1 뷰를 예시하고 있다.
도 66을 참조하면, 예시적인 10 나노미터(10nm) 레이아웃(6600)은 비트 셀(6602)을 포함한다. 비트 셀(6602)은 게이트 또는 폴리 라인들(6604) 및 금속 1(M1) 라인들(6606)을 포함한다. 도시된 예에서, 폴리 라인들(6604)은 1x 피치를 가지며, M1 라인들(6606)은 0.67x 피치를 갖는다. 그 결과는, 폴리 라인 바로 위쪽에 M1 라인을 포함하는, 오버랩(overlap)하는 라인(6605)이다. 특정의 실시예에서, 폴리 라인들(6604)은 54 nm 피치를 가지며, M1 라인들(6606)은 36 nm 피치를 갖는다.
레이아웃(6500)과 비교하여, 레이아웃(6600)에서, M1 피치가 게이트 피치보다 더 작아서, 매 3번째 라인마다 여분의 라인(6605)을 해방(free up)시킨다(예컨대, 매 2개의 폴리 라인마다, 3개의 M1 라인이 있다). "해방된" M1 라인이 본 명세서에서 내부 노드 점퍼라고 지칭된다. 내부 노드 점퍼는 게이트-게이트간(폴리-폴리간) 상호연결을 위해 또는 트렌치 콘택트-트렌치 콘택트간 상호연결을 위해 사용된다. 일 실시예에서, 폴리에의 접촉이 COAG(contact over active gate) 배열을 통해 달성되어, 내부 노드 점퍼의 제조를 가능하게 해준다.
도 66을 보다 전반적으로 참조하면, 일 실시예에서, 집적 회로 구조체는 기판 상에 메모리 비트 셀(6602)을 포함한다. 메모리 비트 셀(6602)은 기판의 제2 방향(2)을 따라 평행한 제1 및 제2 게이트 라인들(6604)을 포함한다. 제1 및 제2 게이트 라인들(6604)은 기판의 제1 방향(1)을 따라 제1 피치를 가지며, 제1 방향(1)은 제2 방향(2)에 수직이다. 제1, 제2 및 제3 인터커넥트 라인들(6606)은 제1 및 제2 게이트 라인들(6604) 위쪽에 있다. 제1, 제2 및 제3 인터커넥트 라인들(6606)은 기판의 제2 방향(2)을 따라 평행하다. 제1, 제2 및 제3 인터커넥트 라인들(6606)은 제1 방향을 따라 제2 피치를 가지며, 여기서 제2 피치는 제1 피치보다 더 작다. 일 실시예에서, 제1, 제2 및 제3 인터커넥트 라인들(6606) 중 하나는 메모리 비트 셀(6602)에 대한 내부 노드 점퍼이다.
본 개시내용 전반에 걸쳐 적용가능한 바와 같이, 게이트 라인들(6604)이 그레이팅 구조체를 형성하기 위해 트랙들 상에 있는 것으로 언급될 수 있다. 그에 따라, 본 명세서에 기술된 그레이팅 유사 패턴들은 일정한 피치로 이격되고 일정한 폭을 갖는 게이트 라인들 또는 인터커넥트 라인들을 가질 수 있다. 패턴은 피치 2분할 또는 피치 4분할, 또는 다른 피치 분할, 접근법에 의해 제조될 수 있다.
비교 예로서, 도 67은 메모리 셀에 대한 셀 레이아웃(6700)의 제2 뷰를 예시하고 있다.
도 67을 참조하면, N-확산부(N-diffusion)(6702)(예컨대, 아래에 있는 기판의 붕소 도핑된 확산 영역들과 같은, P-형 도핑된 활성 영역들) 및 P-확산부(P-diffusion)(6704)(예컨대, 아래에 있는 기판의 인 또는 비소, 또는 둘 다 도핑된 확산 영역들과 같은, N-형 도핑된 활성 영역들)를 갖는 14 nm 비트 셀(6502)이 도시되어 있으며, M1 라인들은 명확함을 위해 제거되어 있다. 비트 셀(6502)의 레이아웃(6700)은 게이트 또는 폴리 라인들(6504), 트렌치 콘택트들(6706), 게이트 콘택트들(6708)(14nm 노드에 대해 특정적임) 및 콘택트 비아들(6710)을 포함한다.
도 67과 달리, 도 68은 본 개시내용의 일 실시예에 따른, 내부 노드 점퍼를 갖는 메모리 셀에 대한 셀 레이아웃(6800)의 제2 뷰를 예시하고 있다.
도 68을 참조하면, N-확산부(6802)(예컨대, 아래에 있는 기판의 붕소 도핑된 확산 영역들과 같은, P-형 도핑된 활성 영역들) 및 P-확산부(6804)(예컨대, 아래에 있는 기판의 인 또는 비소, 또는 둘 다 도핑된 확산 영역들과 같은, N-형 도핑된 활성 영역들)를 갖는 10 nm 비트 셀(6602)이 도시되어 있으며, M1 라인들은 명확함을 위해 제거되어 있다. 비트 셀(6602)의 레이아웃(6800)은 게이트 또는 폴리 라인들(6604), 트렌치 콘택트들(6806), 게이트 비아들(6808)(10nm 노드에 대해 특정적임) 및 트렌치 콘택트 비아들(6710)을 포함한다.
레이아웃들(6700 및 6800)을 비교할 때, 본 개시내용의 일 실시예에 따르면, 14 nm 레이아웃에서, 내부 노드들이 게이트 콘택트(GCN)에 의해서만 연결된다. 폴리-GCN간 공간 제약조건(poly to GCN space constraint)들로 인해 동일한 풋프린트에서 향상된 성능의 레이아웃이 생성될 수 없다. 10 nm 레이아웃에서, 이 설계는 폴리 콘택트의 필요성을 없애기 위해 콘택트(VCG)를 게이트 상에 랜딩시키는 것을 가능하게 한다. 일 실시예에서, 이 배열은 M1을 사용한 내부 노드의 연결을 가능하게 하여, 14 nm 풋프린트 내에서 부가의 활성 영역 밀도(예컨대, 증가된 핀 수)를 가능하게 해주였다. 10 nm 레이아웃에서, COAG 아키텍처를 사용할 때, 확산 영역들 사이의 간격이 보다 작아질 수 있는데, 그 이유는 확산 영역들 사이의 간격이 트렌치 콘택트-게이트 콘택트간 간격에 의해 제한되지 않기 때문이다. 일 실시예에서, 도 67의 레이아웃(6700)은 112(1 핀 풀업(pull-up), 1 핀 패스 게이트(pass gate), 2 핀 풀다운(pull down)) 배열이라고 지칭된다. 이와 달리, 도 68의 레이아웃(6800)은, 특정의 실시예에서, 도 67의 112 레이아웃과 동일한 풋프린트 내에 있는 122(1 핀 풀업, 2 핀 패스 게이트, 2 핀 풀다운) 배열이라고 지칭된다. 일 실시예에서, 122 배열은 112 배열과 비교하여 개선된 성능을 제공한다.
비교 예로서, 도 69는 메모리 셀에 대한 셀 레이아웃(6900)의 제3 뷰를 예시하고 있다.
도 69를 참조하면, 금속 0(M0) 라인들(6902)을 갖는 14 nm 비트 셀(6502)이 도시되어 있으며, 폴리 라인들은 명확함을 위해 제거되어 있다. 금속 1(M1) 라인들(6506), 콘택트 비아들(6710), 비아 0 구조체들(6904)이 또한 도시되어 있다.
도 69와 달리, 도 70은 본 개시내용의 일 실시예에 따른, 내부 노드 점퍼를 갖는 메모리 셀에 대한 셀 레이아웃(7000)의 제3 뷰를 예시하고 있다.
도 70을 참조하면, 금속 0(M0) 라인들(7002)을 갖는 10 nm 비트 셀(6602)이 도시되어 있으며, 폴리 라인들은 명확함을 위해 제거되어 있다. 금속 1(M1) 라인들(6606), 게이트 비아들(6808), 트렌치 콘택트 비아들(6810), 및 비아 0 구조체들(7004)이 또한 도시되어 있다. 도 69와 도 70을 비교할 때, 본 개시내용의 일 실시예에 따르면, 14 nm 레이아웃의 경우, 내부 노드들이 게이트 콘택트(GCN)에 의해서만 연결되는 반면, 10 nm 레이아웃의 경우, 내부 노드들 중 하나가 M1 점퍼를 사용하여 연결된다.
도 66, 도 68 및 도 70을 전체적으로 참조하면, 본 개시내용의 일 실시예에 따르면, 집적 회로 구조체는 기판 상에 메모리 비트 셀(6602)을 포함한다. 메모리 비트 셀(6602)은 기판의 제1 방향(1)을 따라 평행한 제1 활성 영역(상단 6802), 제2 활성 영역(상단 6804), 제3 활성 영역(하단 6804) 및 제4 활성 영역(하단 6802)을 포함한다. 제1 게이트 라인(왼쪽 6604) 및 제2 게이트 라인(오른쪽 6604)은 제1, 제2, 제3 및 제4 활성 영역들(6802/6804) 위쪽에 있다. 제1 및 제2 게이트 라인들(6604)은 기판의 제2 방향(2)을 따라 평행하고, 제2 방향(2)은 제1 방향(1)에 수직이다. 제1 인터커넥트 라인(먼 왼쪽 6606), 제2 인터커넥트 라인(가까운 왼쪽 6606) 및 제3 인터커넥트 라인(가까운 오른쪽 6606)이 제1 및 제2 게이트 라인들(6604) 위쪽에 있다. 제1, 제2 및 제3 인터커넥트 라인들(6606)은 기판의 제2 방향(2)을 따라 평행하다.
일 실시예에서, 제1 인터커넥트 라인(먼 왼쪽 6606) 및 제2 인터커넥트 라인(가까운 왼쪽 6606)이 제1, 제2, 제3 및 제4 활성 영역들(6802/6804) 중 하나 이상 위쪽의 제1 및 제2 게이트 라인들(6604)의 위치들에서(예컨대, 소위 "활성 게이트" 위치들에서) 제1 및 제2 게이트 라인들(6604)에 전기적으로 연결된다. 일 실시예에서, 제1 인터커넥트 라인(먼 왼쪽 6606) 및 제2 인터커넥트 라인(가까운 왼쪽 6606)이 제1 및 제2 인터커넥트 라인들(6606)과 제1 및 제2 게이트 라인들(6604) 사이에 수직으로 개재하는 복수의 인터커넥트 라인(7004)에 의해 제1 및 제2 게이트 라인들(6604)에 전기적으로 연결된다. 개재하는 복수의 인터커넥트 라인(7004)은 기판의 제1 방향(1)을 따라 평행하다.
일 실시예에서, 제3 인터커넥트 라인(가까운 오른쪽 6606)은 메모리 비트 셀(6602)의 한 쌍의 게이트 전극을 서로 전기적으로 커플링시키며, 한 쌍의 게이트 전극은 제1 및 제2 게이트 라인들(6604) 내에 포함된다. 다른 실시예에서, 제3 인터커넥트 라인(가까운 오른쪽 6606)은 메모리 비트 셀(6602)의 한 쌍의 트렌치 콘택트를 서로 전기적으로 커플링시키며, 한 쌍의 트렌치 콘택트는 복수의 트렌치 콘택트 라인(6806) 내에 포함된다. 일 실시예에서, 제3 인터커넥트 라인(가까운 오른쪽 6606)은 내부 노드 점퍼이다.
일 실시예에서, 제1 활성 영역(상단 6802)은 (예컨대, NMOS 디바이스에 대한 N-확산부를 제공하기 위한) P-형 도핑된 활성 영역이고, 제2 활성 영역(상단 6804)은 (예컨대, PMOS 디바이스에 대한 P-확산부를 제공하기 위한) N-형 도핑된 활성 영역이며, 제3 활성 영역(하단 6804)은 (예컨대, PMOS 디바이스에 대한 P-확산부를 제공하기 위한) N-형 도핑된 활성 영역이고, 제4 활성 영역(하단 6802)은 (예컨대, NMOS 디바이스에 대한 N-확산부를 제공하기 위한) P-형 도핑된 활성 영역이다. 일 실시예에서, 제1, 제2, 제3 및 제4 활성 영역들(6802/6804)은 실리콘 핀들 내에 있다. 일 실시예에서, 메모리 비트 셀(6602)은 단일 실리콘 핀에 기초한 풀업 트랜지스터, 2개의 실리콘 핀에 기초한 패스 게이트 트랜지스터, 및 2개의 실리콘 핀에 기초한 풀다운 트랜지스터를 포함한다.
일 실시예에서, 제1 및 제2 게이트 라인들(6604)은 기판의 제2 방향(2)을 따라 평행한 복수의 트렌치 콘택트 라인(6806)의 개개의 것들과 교번한다. 복수의 트렌치 콘택트 라인(6806)은 메모리 비트 셀(6602)의 트렌치 콘택트들을 포함한다. 제1 및 제2 게이트 라인들(6604)은 메모리 비트 셀(6602)의 게이트 전극을 포함한다.
일 실시예에서, 제1 및 제2 게이트 라인들(6604)은 제1 방향(1)을 따라 제1 피치를 갖는다. 제1, 제2 및 제3 인터커넥트 라인들(6606)은 제1 방향(1)을 따라 제2 피치를 갖는다. 하나의 이러한 실시예에서, 제2 피치는 제1 피치보다 더 작다. 이러한 특정 실시예에서, 제1 피치는 50 나노미터 내지 60 나노미터 범위에 있고, 제2 피치는 30 나노미터 내지 40 나노미터 범위에 있다. 특정의 이러한 실시예에서, 제1 피치는 54 나노미터이고, 제2 피치는 36 나노미터이다.
본 명세서에 기술된 실시예들은 이전 기술 노드와 비교적 동일한 비트 셀 풋프린트 내에 증가된 수의 핀을 제공하여, 이전 세대의 것에 비해 더 작은 기술 노드 메모리 비트 셀의 성능을 향상시키도록 구현될 수 있다. 일 예로서, 도 71a 및 도 71b는, 제각기, 본 개시내용의 일 실시예에 따른, 6 트랜지스터(6T) 정적 랜덤 액세스 메모리(SRAM)에 대한 비트 셀 레이아웃 및 개략 다이어그램을 예시하고 있다.
도 71a 및 도 71b를 참조하면, 비트 셀 레이아웃(7102)은 방향(2)을 따라 평행한 (폴리 라인들이라고도 지칭될 수 있는) 게이트 라인들(7104)을 그 내에 포함한다. 트렌치 콘택트 라인들(7106)이 게이트 라인들(7104)과 교번한다. 게이트 라인들(7104) 및 트렌치 콘택트 라인들(7106)이 방향(1)을 따라 평행한 NMOS 확산 영역들(7108)(예컨대, 아래에 있는 기판의 붕소 도핑된 확산 영역들과 같은, P-형 도핑된 활성 영역들) 및 PMOS 확산 영역들(7110)(예컨대, 아래에 있는 기판의 인 또는 비소, 또는 둘 다 도핑된 확산 영역들과 같은, N-형 도핑된 활성 영역들) 위쪽에 있다. 일 실시예에서, NMOS 확산 영역들(7108) 둘 다는 각각이 2개의 실리콘 핀을 포함한다. PMOS 확산 영역들(7110) 둘 다는 각각이 하나의 실리콘 핀을 포함한다.
도 71a 및 도 71b를 또다시 참조하면, NMOS 패스 게이트 트랜지스터들(7112), NMOS 풀다운 트랜지스터들(7114), 및 PMOS 풀업 트랜지스터들(7116)은 게이트 라인들(7104) 및 NMOS 확산 영역들(7108) 및 PMOS 확산 영역들(7110)로부터 형성된다. 워드 라인(WL)(7118), 내부 노드들(7120 및 7126), 비트 라인(BL)(7122), 비트 라인 바(BLB)(7124), SRAM VCC(7128), 및 VSS(7130)가 또한 도시되어 있다.
일 실시예에서, 비트 셀 레이아웃(7102)의 제1 및 제2 게이트 라인들(7104)에의 접촉이 제1 및 제2 게이트 라인들(7104)의 활성 게이트 위치들에서 이루어진다. 일 실시예에서, 6T SRAM 비트 셀(7104)은, 앞서 기술된 것과 같은, 내부 노드 점퍼를 포함한다.
일 실시예에서, 본 명세서에 기술된 레이아웃들이, 균일한 핀 트림 마스크를 포함한, 균일한 플러그 및 마스크 패턴들과 호환가능하다. 레이아웃들이 비-EUV 프로세스들과 호환가능할 수 있다. 그에 부가하여, 레이아웃들이 미들-핀 트림 마스크(middle-fin trim mask)의 사용만을 필요로 할 수 있다. 본 명세서에 기술된 실시예들은 다른 레이아웃들과 비교하여 면적 면에서 증가된 밀도를 가능하게 해줄 수 있다. 실시예들은 진보된 자기 정렬 프로세스 기술들에서 레이아웃 효율적인 메모리 구현을 제공하도록 구현될 수 있다. 장점들이 다이 면적 또는 메모리 성능, 또는 둘 다 면에서 실현될 수 있다. 회로 기술들이 이러한 레이아웃 접근법들에 의해 독자적으로 가능하게 될 수 있다.
본 명세서에 기술된 하나 이상의 실시예는 병렬 인터커넥트 라인들(예컨대, 금속 1 라인들) 및 게이트 라인들이 오정렬될 때의 다중 버전 라이브러리 셀 핸들링에 관한 것이다. 실시예들은 10 나노미터 또는 그 이하의 기술 노드들에 관한 것일 수 있다. 실시예들은 이전의 기술 노드에 비해 동일하거나 더 작은 풋프린트 내에 보다 높은 성능의 셀들을 가능하게 하는 셀 레이아웃들을 포함하거나 그에 관한 것일 수 있다. 일 실시예에서, 게이트 라인들 위에 있는 인터커넥트 라인들이 아래에 있는 게이트 라인들에 비해 증가된 밀도를 갖도록 제조된다. 이러한 실시예는 핀 히트(pin hit)의 증가, 증가된 라우팅 가능성, 또는 셀 핀들에의 증가된 액세스를 가능하게 해줄 수 있다. 실시예들은 6% 초과의 블록 레벨 밀도를 제공하도록 구현될 수 있다.
맥락을 제공하기 위해, 게이트 라인들과 다음 평행 레벨의 인터커넥트들(전형적으로 금속 1이라고 지칭되며, 금속 0 층은 금속 1 층과 게이트 라인들 사이에 직교로 뻗어 있음)이 블록 레벨에서 정렬될 필요가 있다. 그렇지만, 일 실시예에서, 금속 1 라인들의 피치가 게이트 라인들의 피치와 상이하게, 예컨대, 그보다 더 작게 되어 있다. 피치의 차이들을 수용하기 위해 각각의 셀에 대한 2개의 표준 셀 버전(예컨대, 2개의 상이한 셀 패턴)이 이용가능하게 된다. 선택된 특정의 버전은 블록 레벨에서 준수되는 규칙 배치(rule placement)를 따른다. 제대로 선택하지 않은 경우, 더티 위치맞춤(dirty registration)(DR)이 일어날 수 있다. 본 개시내용의 일 실시예에 따르면, 아래에 있는 게이트 라인들에 비해 증가된 피치 밀도를 갖는 상위 금속 층(예컨대, 금속 1 또는 M1)이 구현된다. 일 실시예에서, 이러한 접근법은 공격적 스케일링이, 예컨대, 10 나노미터(10nm) 기술 노드에 대한 개선된 트랜지스터당 비용을 제공하는 것을 가능하게 해준다.
도 72는 본 개시내용의 일 실시예에 따른, 동일한 표준 셀에 대한 2개의 상이한 레이아웃의 단면도들을 예시하고 있다.
도 72의 파트 (a)를 참조하면, 게이트 라인들(7204A)의 세트가 기판(7202A) 위에 있다. 금속 1(M1) 인터커넥트들(7206A)의 세트가 게이트 라인들(7204A)의 세트 위에 있다. 금속 1(M1) 인터커넥트들(7206A)의 세트는 게이트 라인들(7204A)의 세트보다 더 조밀한 피치를 갖는다. 그렇지만, 최외측 금속 1(M1) 인터커넥트들(7206A)은 최외측 게이트 라인들(7204A)과 외측 정렬(outer alignment)을 갖는다. 지정(designation)을 위해, 본 개시내용 전반에 걸쳐 사용되는 바와 같이, 도 72의 파트 (a)의 정렬된 배열은 짝수(E) 정렬을 갖는 것으로 지칭된다.
파트 (a)와는 달리, 도 72의 파트 (b)를 참조하면, 게이트 라인들(7204B)의 세트가 기판(7202B) 위에 있다. 금속 1(M1) 인터커넥트들(7206B)의 세트가 게이트 라인들(7204B)의 세트 위에 있다. 금속 1(M1) 인터커넥트들(7206B)의 세트는 게이트 라인들(7204B)의 세트보다 더 조밀한 피치를 갖는다. 최외측 금속 1(M1) 인터커넥트들(7206B)은 최외측 게이트 라인들(7204B)과 외측 정렬을 갖지 않는다. 지정을 위해, 본 개시내용 전반에 걸쳐 사용되는 바와 같이, 도 72의 파트 (b)의 비-정렬된 배열은 홀수(O) 정렬을 갖는 것으로 지칭된다.
도 73은 본 개시내용의 일 실시예에 따른, 짝수(E) 또는 홀수(O) 지정을 표시한 4개의 상이한 셀 배열의 평면도들을 예시하고 있다.
도 73의 파트 (a)를 참조하면, 셀(7300A)은 게이트(또는 폴리) 라인들(7302A) 및 금속 1(M1) 라인들(7304A)을 갖는다. 셀(7300A)의 좌측 및 셀(7300A)의 우측이 정렬된 게이트 라인들(7302A) 및 M1 라인들(7304A)을 갖기 때문에 셀(7300A)은 EE 셀이라고 지정된다. 이와 달리, 도 73의 파트 (b)를 참조하면, 셀(7300B)은 게이트(또는 폴리) 라인들(7302B) 및 금속 1(M1) 라인들(7304B)을 갖는다. 셀(7300B)의 좌측 및 셀(7300B)의 우측이 비-정렬된 게이트 라인들(7302B) 및 M1 라인들(7304B)을 갖기 때문에 셀(7300B)은 OO 셀이라고 지정된다.
도 73의 파트 (c)를 참조하면, 셀(7300C)은 게이트(또는 폴리) 라인들(7302C) 및 금속 1(M1) 라인들(7304C)을 갖는다. 셀(7300C)의 좌측이 정렬된 게이트 라인들(7302C) 및 M1 라인들(7304C)을 갖지만, 셀(7300C)의 우측이 비-정렬된 게이트 라인들(7302C) 및 M1 라인들(7304C)을 갖기 때문에 셀(7300C)은 EO 셀이라고 지정된다. 이와 달리, 도 73의 파트 (d)를 참조하면, 셀(7300D)은 게이트(또는 폴리) 라인들(7302D) 및 금속 1(M1) 라인들(7304D)을 갖는다. 셀(7300D)의 좌측이 비-정렬된 게이트 라인들(7302D) 및 M1 라인들(7304D)을 갖지만, 셀(7300D)의 우측이 정렬된 게이트 라인들(7302D) 및 M1 라인들(7304D)을 갖기 때문에 셀(7300D)은 OE 셀이라고 지정된다.
표준 셀 유형들의 선택된 제1 또는 제2 버전들을 배치하기 위한 기초로서, 도 74는 본 개시내용의 일 실시예에 따른, 블록 레벨 폴리 그리드의 평면도를 예시하고 있다. 도 74를 참조하면, 블록 레벨 폴리 그리드(7400)는 방향(7404)을 따라 평행하게 뻗어 있는 게이트 라인들(7402)을 포함한다. 지정된 셀 레이아웃 경계들(7406 및 7408)이 제2 직교 방향으로 뻗어 있는 것으로 도시되어 있다. 게이트 라인들(7402)이 짝수(E)와 홀수(O) 지정 간에 교번한다.
도 75는 본 개시내용의 일 실시예에 따른, 상이한 버전들을 갖는 표준 셀들에 기초한 예시적인 용인가능한(합격) 레이아웃을 예시하고 있다. 도 75를 참조하면, 레이아웃(7500)은 경계들(7406 및 7408) 사이에서 좌에서 우로의 순서로 배치된 바와 같은 유형 7300C/7300D의 3개의 셀을 포함하며: 7300D는 첫 번째 7300C와 접하고 두 번째 7300C로부터 이격되어 있다. 7300C와 7300D 사이의 선택은 대응하는 게이트 라인들(7402) 상의 E 또는 O 지정들의 정렬에 기초한다. 레이아웃(7500)은 또한 경계(7408) 아래에 좌에서 우로의 순서로 배치된 바와 같은 유형 7300A/7300B의 셀들을 포함하며: 첫 번째 7300A는 두 번째 7300A로부터 이격되어 있다. 7300A와 7300B 사이의 선택은 대응하는 게이트 라인들(7402) 상의 E 또는 O 지정들의 정렬에 기초한다. 레이아웃(7500)은 레이아웃(7500)에서 더티 위치맞춤(DR)이 일어나지 않는다는 의미에서 합격 셀(pass cell)이다. p가 전력을 나타내고, a, b, c 또는 o가 예시적인 핀들이라는 점이 인식되어야 한다. 배열(7500)에서, 전력 라인들(p)이 경계(7408)를 가로질러 서로 일렬로 있다.
도 75를 보다 전반적으로 참조하면, 본 개시내용의 일 실시예에 따르면, 집적 회로 구조체는 기판의 제1 방향을 따라 평행하고 제1 방향에 직교하는 제2 방향을 따라 피치를 갖는 복수의 게이트 라인(7402)을 포함한다. 셀 유형의 제1 버전(7300C)은 복수의 게이트 라인(7402)의 제1 부분 위쪽에 있다. 셀 유형의 제1 버전(7300C)은 제2 방향을 따라 제2 피치를 갖는 제1 복수의 인터커넥트 라인을 포함하며, 제2 피치는 제1 피치보다 더 작다. 셀 유형의 제2 버전(7300D)은 제2 방향을 따라 셀 유형의 제1 버전(7300C)에 측방으로 인접해 있는 복수의 게이트 라인(7402)의 제2 부분 위쪽에 있다. 셀 유형의 제2 버전(7300D)은 제2 방향을 따라 제2 피치를 갖는 제2 복수의 인터커넥트 라인을 포함한다. 셀 유형의 제2 버전(7300D)은 셀 유형의 제1 버전(7300C)과 구조적으로 상이하다.
일 실시예에서, 셀 유형의 제1 버전(7300C)의 제1 복수의 인터커넥트 라인의 개개의 것들이 제1 에지(예컨대, 왼쪽 에지)에서는 제1 방향을 따라 복수의 게이트 라인(7402)의 개개의 것들과 정렬되지만 제2 방향을 따라 셀 유형의 제1 버전(7300C)의 제2 에지(예컨대, 오른쪽 에지)에서는 정렬되지 않는다. 하나의 이러한 실시예에서, 셀 유형(7300C)의 제1 버전은 NAND 셀의 제1 버전이다. 셀 유형의 제2 버전(7300D)의 제2 복수의 인터커넥트 라인의 개개의 것들이 제1 에지(예컨대, 왼쪽 에지)에서는 제1 방향을 따라 복수의 게이트 라인(7402)의 개개의 것들과 정렬되지 않지만 제2 방향을 따라 셀 유형의 제2 버전(7300D)의 제2 에지(예컨대, 오른쪽 에지)에서는 정렬된다. 하나의 이러한 실시예에서, 셀 유형(7300D)의 제2 버전은 NAND 셀의 제2 버전이다.
다른 실시예에서, 제1 및 제2 버전들은 셀 유형들(7300A 및 7300B)로부터 선택된다. 셀 유형의 제1 버전(7300A)의 제1 복수의 인터커넥트 라인의 개개의 것들이 제2 방향을 따라 셀 유형의 제1 버전(7300A)의 양쪽 에지에서 제1 방향을 따라 복수의 게이트 라인(7402)의 개개의 것들과 정렬된다. 일 실시예에서, 셀 유형의 제1 버전(7300A)은 인버터 셀의 제1 버전이다. 셀 유형의 제2 버전(7300B)의 제2 복수의 인터커넥트 라인의 개개의 것들이 제2 방향을 따라 셀 유형의 제2 버전(7300B)의 양쪽 에지에서 제1 방향을 따라 복수의 게이트 라인(7402)의 개개의 것들과 그렇지 않았으면 정렬되지 않을 것임이 인식되어야 한다. 일 실시예에서, 셀 유형의 제2 버전(7300B)은 인버터 셀의 제2 버전이다.
도 76은 본 개시내용의 일 실시예에 따른, 상이한 버전들을 갖는 표준 셀들에 기초한 예시적인 용인가능하지 않은(불합격) 레이아웃을 예시하고 있다. 도 76을 참조하면, 레이아웃(7600)은 경계들(7406 및 7408) 사이에서 좌에서 우로의 순서로 배치된 바와 같은 유형 7300C/7300D의 3개의 셀을 포함하며: 7300D는 첫 번째 7300C와 접하고 두 번째 7300C로부터 이격되어 있다. 도시된 바와 같이, 7300C와 7300D 사이의 적절한 선택은 대응하는 게이트 라인들(7402) 상의 E 또는 O 지정들의 정렬에 기초한다. 그렇지만, 레이아웃(7600)은 또한 경계(7408) 아래에 좌에서 우로의 순서로 배치된 바와 같은 유형 7300A/7300B의 셀들을 포함하며: 첫 번째 7300A는 두 번째 7300A로부터 이격되어 있다. 레이아웃(7600)은, 두 번째 7300A가 왼쪽으로 한 라인 이동되어 있다는 점에서, 7500과 상이하다. 비록 7300A와 7300B 사이의 선택이 대응하는 게이트 라인들(7402) 상의 E 또는 O 지정들의 정렬에 기초해야 하지만, 그렇지 않고 제2 셀(7300A)이 오정렬되어 있으며, 그의 하나의 결과는 오정렬된 전력(p) 라인들이다. 레이아웃(7600)에서 더티 위치맞춤(DR)이 일어나기 때문에 레이아웃(7600)은 불합격 셀(fail cell)이다.
도 77은 본 개시내용의 일 실시예에 따른, 상이한 버전들을 갖는 표준 셀들에 기초한 다른 예시적인 용인가능한(합격) 레이아웃을 예시하고 있다. 도 77을 참조하면, 레이아웃(7700)은 경계들(7406 및 7408) 사이에서 좌에서 우로의 순서로 배치된 바와 같은 유형 7300C/7300D의 3개의 셀을 포함하며: 7300D는 첫 번째 7300C와 접하고 두 번째 7300C로부터 이격되어 있다. 7300C와 7300D 사이의 선택은 대응하는 게이트 라인들(7402) 상의 E 또는 O 지정들의 정렬에 기초한다. 레이아웃(7700)은 또한 경계(7408) 아래에 좌에서 우로의 순서로 배치된 바와 같은 유형 7300A/7300B의 셀들을 포함하며: 7300A는 7300B로부터 이격되어 있다. 7300B의 위치는 레이아웃(7600)에서의 7300A의 위치와 동일하지만, 선택된 셀(7300B)은 대응하는 게이트 라인들(7402) 상의 O 지정의 적절한 정렬에 기초한다. 레이아웃(7700)은 레이아웃(7700)에서 더티 위치맞춤(DR)이 일어나지 않는다는 의미에서 합격 셀이다. p가 전력을 나타내고, a, b, c 또는 o가 예시적인 핀들이라는 점이 인식되어야 한다. 배열(7700)에서, 전력 라인들(p)이 경계(7408)를 가로질러 서로 일렬로 있다.
도 76 및 도 77을 전체적으로 참조하면, 집적 회로 구조체에 대한 레이아웃을 제조하는 방법은 제1 방향을 따라 평행한 복수의 게이트 라인(7402)의 교번하는 것들을 제2 방향을 따라 짝수(E) 또는 홀수(O)로서 지정하는 단계를 포함한다. 복수의 게이트 라인(7402) 위쪽의 셀 유형에 대한 위치가 이어서 선택된다. 이 방법은 또한, 그 위치에 따라 셀 유형의 제1 버전과 셀 유형의 제2 버전 사이에서 선택하는 단계를 포함하며, 제2 버전은 제1 버전과 구조적으로 상이하고, 여기서 셀 유형의 선택된 버전은 제2 방향을 따라 셀 유형의 에지들에서 인터커넥트들에 대한 짝수(E) 또는 홀수(O) 지정을 가지며, 여기서 셀 유형의 에지들의 지정은 인터커넥트들 아래의 복수의 게이트 라인들의 개개의 것들의 지정과 매칭한다.
다른 양태에서, 하나 이상의 실시예는 핀 전계 효과 트랜지스터(FET) 아키텍처에 포함된 핀 기반 구조체 상에 금속 저항기들을 제조하는 것에 관한 것이다. 일 실시예에서, 이러한 정밀 저항기들은, 보다 빠른 데이터 전송 레이트들을 위해 요구된 고속 IO들로 인해, SoC(system-on-chip) 기술의 기본 컴포넌트로서 주입된다. 이러한 저항기들은 낮은 변동 및 거의 제로의 온도 계수들을 갖는 특성들로 인해 (CSI/SERDES와 같은) 고속 아날로그 회로부 및 스케일링된 IO 아키텍처들의 실현을 가능하게 할 수 있다. 일 실시예에서, 본 명세서에 기술된 저항기는 튜닝가능한 저항기(tunable resistor)이다.
맥락을 제공하기 위해, 현재 프로세스 기술들에 사용되는 전통적인 저항기들은 전형적으로 두 가지 클래스: 일반 저항기(general resistor) 또는 정밀 저항기(precision resistor) 중 하나에 속한다. 트렌치 콘택트 저항기들과 같은, 일반 저항기들은 비용 중립적(cost-neutral)이지만 이용되는 제조 방법들에 내재된 변동들 또는 저항기들의 연관된 큰 온도 계수들, 또는 둘 다로 인해 높은 변동을 겪을 수 있다. 정밀 저항기들이 변동 및 온도 계수 이슈들을 완화시킬 수는 있지만 종종 보다 높은 프로세스 비용 및 요구되는 제조 동작들의 수의 증가라는 대가를 치른다. 폴리실리콘 정밀 저항기들의 집적이 하이-k/금속 게이트 프로세스 기술들에서는 점점 더 어려운 것으로 밝혀지고 있다.
실시예들에 따르면, 핀 기반 박막 저항기들(TFR들)이 기술된다. 일 실시예에서, 이러한 저항기들은 거의 제로의 온도 계수를 갖는다. 일 실시예에서, 이러한 저항기들은 치수 제어(dimensional control)로 인해 감소된 변동을 나타낸다. 본 개시내용의 하나 이상의 실시예에 따르면, 집적 정밀 저항기가 fin-FET 트랜지스터 아키텍처 내에 제조된다. 하이-k/금속 게이트 프로세스 기술들에서 사용되는 전통적인 저항기들이 전형적으로 텅스텐 트렌치 콘택트들(TCN), 웰 저항기들, 또는 폴리실리콘 정밀 저항기들인 점이 인식되어야 한다. 이러한 저항기들은 프로세스 비용 또는 복잡성을 부가하거나, 사용되는 제조 프로세스들에서의 변동들로 인해 높은 변동 및 열악한 온도 계수들을 겪는다. 이와 달리, 일 실시예에서, 핀-집적 박막 저항기의 제조는 기지의 접근법들에 대한 비용 중립적이고, 양호한(0에 가까운) 온도 계수, 및 낮은 변동의 대안을 가능하게 한다.
추가 맥락을 제공하기 위해, 최첨단 정밀 저항기들이 2차원(2D) 금속 박막들 또는 고농도로 도핑된(highly doped) 폴리 라인들을 사용하여 제조되었다. 이러한 저항기들은 고정 값들의 템플릿들로 이산화(discretize)되는 경향이 있으며, 따라서 저항 값들의 보다 미세한 입도를 달성하기가 어렵다.
이상의 이슈들 중 하나 이상을 해결하여, 본 개시내용의 하나 이상의 실시예에 따르면, 실리콘 핀 백본과 같은, 핀 백본을 사용한 고밀도 정밀 저항기의 설계가 본 명세서에 기술된다. 일 실시예에서, 이러한 고밀도 정밀 저항기의 장점들은 고밀도가 핀 패킹 밀도(fin packing density)를 사용하여 달성될 수 있다는 것을 포함한다. 그에 부가하여, 일 실시예에서, 이러한 저항기는 활성 트랜지스터들과 동일한 레벨에 집적되어, 콤팩트한 회로부의 제조를 가져온다. 실리콘 핀 백본의 사용은 높은 패킹 밀도를 가능하게 할 수 있고 저항기의 저항을 제어하도록 다중 자유도(multiple degrees of freedom)를 제공할 수 있다. 그에 따라, 특정 실시예에서, 핀 패터닝 프로세스의 유연성이 광범위한 저항 값들을 제공하는 데 이용되어, 튜닝가능한 정밀 저항기 제조를 가져온다.
핀 기반 정밀 저항기에 대한 예시적인 기하형태로서, 도 78은 본 개시내용의 일 실시예에 따른, 핀 기반 박막 저항기 구조체의 부분 절단 평면도 및 대응하는 단면도를 예시하고 있으며, 여기서 단면도는 부분 절단 평면도의 a-a' 축에 따라 절취된다.
도 78을 참조하면, 집적 회로 구조체(7800)는 기판(7804) 위의 트렌치 격리 영역(7814)을 관통하여 돌출하는 반도체 핀(7802)을 포함한다. 일 실시예에서, 도시된 바와 같이, 반도체 핀(7802)은 기판(7804)으로부터 돌출하고 기판(7804)과 연속적이다. 반도체 핀은 상단 표면(7805), (핀이 이 뷰에서 커버되어 있기 때문에 부분 절단 평면도에서 파선으로 도시된) 제1 단부(7806), (핀이 이 뷰에서 커버되어 있기 때문에 부분 절단 평면도에서 파선으로 도시된) 제2 단부(7808), 및 제1 단부(7806)와 제2 단부(7808) 사이의 한 쌍의 측벽(7807)을 포함한다. 측벽들(7807)이 실제로는 부분 절단 평면도에서 층(7812)에 의해 커버된다는 점이 인식되어야 한다.
격리 층(7812)은 반도체 핀(7802)의 상단 표면(7805), 제1 단부(7806), 제2 단부(7808), 및 한 쌍의 측벽(7807)과 컨포멀하다. 금속 저항기 층(7810)은 반도체 핀(7802)의 상단 표면(7805)(금속 저항기 층 부분(7810A)), 제1 단부(7806)(금속 저항기 층 부분(7810B)), 제2 단부(7808)(금속 저항기 층 부분(7810C)), 및 한 쌍의 측벽(7807)(금속 저항기 층 부분들(7810D))과 컨포멀한 격리 층(7814)과 컨포멀하다. 특정의 실시예에서, 도시된 바와 같이, 금속 저항기 층(7810)은 측벽들(7807)에 인접해 있는 발 형태의 피처(footed feature)(7810E)를 포함한다. 격리 층(7812)은 금속 저항기 층(7810)을 반도체 핀(7802)으로부터 그리고, 따라서, 기판(7804)으로부터 전기적으로 격리시킨다.
일 실시예에서, 금속 저항기 층(7810)은, 금속 저항기 층 부분(7810)의 저항이 그로부터 제조된 박막 저항기(TFR)의 동작 온도들의 범위에 걸쳐 크게 변하지 않는다는 점에서, 거의 제로의 온도 계수를 제공하기에 적당한 재료로 이루어져 있다. 일 실시예에서, 금속 저항기 층(7810)은 티타늄 질화물(TiN) 층이다. 다른 실시예에서, 금속 저항기 층(7810)은 텅스텐(W) 금속 층이다. 티타늄 질화물(TiN) 또는 텅스텐(W) 대신에 또는 이와 조합하여 다른 금속들이 금속 저항기 층(7810)에 대해 사용될 수 있다는 점이 인식되어야 한다. 일 실시예에서, 금속 저항기 층(7810)은 대략 2 내지 5 나노미터 범위의 두께를 갖는다. 일 실시예에서, 금속 저항기 층(7810)은 대략 100 내지 100,000 ohms/square 범위의 저항률을 갖는다.
일 실시예에서, 애노드 전극 및 캐소드 전극은 금속 저항기 층(7810)에 전기적으로 연결되며, 그의 예시적인 실시예들은 도 84와 관련하여 이하에서 보다 상세히 기술된다. 하나의 이러한 실시예에서, 금속 저항기 층(7810), 애노드 전극, 및 캐소드 전극은 정밀 박막 저항기(TFR) 수동 디바이스를 형성한다. 일 실시예에서, 도 78의 구조체(7800)에 기초한 TFR은 핀(7802) 높이, 핀(7802) 폭, 금속 저항기 층(7810) 두께 및 총 핀(7802) 길이에 기초한 저항의 정밀 제어를 가능하게 한다. 이 자유도들은 회로 설계자가 선택된 저항 값을 달성하는 것을 가능하게 할 수 있다. 그에 부가하여, 저항기 패터닝이 핀 기반이기 때문에, 트랜지스터 밀도의 스케일에서 고밀도가 가능하다.
일 실시예에서, 최첨단 finFET 프로세싱 동작들이 핀 기반 저항기를 제조하기에 적당한 핀을 제공하는 데 사용된다. 이러한 접근법의 장점은, 회로들 내의 집적의 용이성을 가능하게 해주는, 그의 고밀도 및 활성 트랜지스터들에의 근접성에 있을 수 있다. 또한, 아래에 있는 핀의 기하형태의 유연성은 광범위한 저항 값들을 가능하게 한다. 예시적인 프로세싱 스킴에서, 핀이 먼저 백본 리소그래피 및 스페이서화 접근법(backbone lithography and spacerization approach)을 사용하여 패터닝된다. 핀이 이어서 저항기의 높이를 설정하도록 리세싱되는 격리 산화물로 커버된다. 절연 산화물이 이어서 도전성 막을, 아래에 있는 실리콘 기판과 같은, 아래에 있는 기판으로부터 분리시키기 위해 핀 상에 컨포멀하게 퇴적된다. 금속 또는 고농도로 도핑된 폴리실리콘 막이 이어서 핀 상에 퇴적된다. 막이 이어서 정밀 저항기를 생성하도록 스페이서화(spacerize)된다.
예시적인 프로세싱 스킴에서, 도 79 내지 도 83은 본 개시내용의 일 실시예에 따른, 핀 기반 박막 저항기 구조체를 제조하는 방법에서의 다양한 동작들을 나타내는 평면도들 및 대응하는 단면도들을 예시하고 있다.
도 79를 참조하면, 평면도 및 평면도의 b-b' 축을 따라 절취된 대응하는 단면도는 반도체 기판(7801) 상에 백본 템플릿 구조체(7902)를 형성한 이후의 프로세스 흐름의 스테이지를 예시하고 있다. 측벽 스페이서 층(7904)이 이어서 백본 템플릿 구조체(7902)의 측벽 표면들과 컨포멀하게 형성된다. 일 실시예에서, 백본 템플릿 구조체(7902)를 패터닝한 이후에, 컨포멀 산화물 재료가 퇴적되고 이어서 측벽 스페이서 층(7904)을 제공하도록 이방성으로 에칭(스페이서화)된다.
도 80을 참조하면, 평면도는, 예컨대, 리소그래피 마스킹 및 노광 프로세스에 의해, 측벽 스페이서 층(7904)의 영역(7906)의 노광 이후의 프로세스 흐름의 스테이지를 예시하고 있다. 영역(7906)에 포함된 측벽 스페이서 층(7904)의 부분들이 이어서, 예컨대, 에칭 프로세스에 의해 제거된다. 제거된 부분들은 최종적인 핀 정의를 위해 사용될 그 부분들이다.
도 81을 참조하면, 평면도 및 평면도의 c-c' 축을 따라 절취된 대응하는 단면도는 핀 패터닝 마스크(예컨대, 산화물 핀 패터닝 마스크)를 형성하기 위해 도 80의 영역(7906)에 포함된 측벽 스페이서 층(7904)의 부분들을 제거한 이후의 프로세스 흐름의 스테이지를 예시하고 있다. 백본 템플릿 구조체(7902)가 이어서 제거되고 남아 있는 패터닝 마스크가 기판(7801)을 패터닝하기 위한 에칭 마스크로서 사용된다. 기판(7801)의 패터닝 및 핀 패터닝 마스크의 후속 제거 시에, 반도체 핀(7802)은 지금 패터닝된 반도체 기판(7804)으로부터 돌출하여 그와 연속적인 채로 유지된다. 도 78과 관련하여 앞서 기술된 바와 같이, 반도체 핀(7802)은 상단 표면(7805), 제1 단부(7806), 제2 단부(7808), 및 제1 단부와 제2 단부 사이의 한 쌍의 측벽(7807)을 갖는다.
도 82를 참조하면, 평면도 및 평면도의 d-d' 축을 따라 절취된 대응하는 단면도는 트렌치 격리 층(7814)의 형성 이후의 프로세스 흐름의 스테이지를 예시하고 있다. 일 실시예에서, 트렌치 격리 층(7814)은 절연 재료의 퇴적 및 핀 높이를 정의하도록 핀 높이(Hsi)를 정의하기 위한 후속 리세싱에 의해 형성된다.
도 83을 참조하면, 평면도 및 평면도의 e-e' 축을 따라 절취된 대응하는 단면도는 격리 층(7812)의 형성 이후의 프로세스 흐름의 스테이지를 예시하고 있다. 일 실시예에서, 격리 층(7812)이 화학적 기상 퇴적(CVD) 프로세스에 의해 형성된다. 격리 층(7812)이 반도체 핀(7802)의 상단 표면(7805), 제1 단부(7806), 제2 단부(7808), 및 한 쌍의 측벽(7807)과 컨포멀하게 형성된다. 금속 저항기 층(7810)이 이어서 반도체 핀(7802)의 상단 표면, 제1 단부, 제2 단부, 및 한 쌍의 측벽과 컨포멀한 격리 층(7812)과 컨포멀하게 형성된다.
일 실시예에서, 금속 저항기 층(7810)이 블랭킷 퇴적 및 후속하는 이방성 에칭 프로세스를 사용하여 형성된다. 일 실시예에서, 금속 저항기 층(7810)이 원자 층 퇴적(ALD)을 사용하여 형성된다. 일 실시예에서, 금속 저항기 층(7810)이 2 내지 5 나노미터 범위의 두께로 형성된다. 일 실시예에서, 금속 저항기 층(7810)은 티타늄 질화물(TiN) 층 또는 텅스텐(W) 층이거나 이를 포함한다. 일 실시예에서, 금속 저항기 층(7810)이 100 내지 100,000 ohms/square 범위의 저항률을 갖도록 형성된다.
후속 프로세싱 동작에서, 한 쌍의 애노드 또는 캐소드 전극이 형성될 수 있고 도 83의 구조체의 금속 저항기 층(7810)에 전기적으로 연결될 수 있다. 일 예로서, 도 84는 본 개시내용의 일 실시예에 따른, 애노드 또는 캐소드 전극 콘택트들에 대한 각종의 예시적인 위치들을 갖는 핀 기반 박막 저항기 구조체의 평면도를 예시하고 있다.
도 84를 참조하면, 제1 애노드 또는 캐소드 전극, 예컨대, 8400, 8402, 8404, 8406, 8408, 8410 중 하나가 금속 저항기 층(7810)에 전기적으로 연결된다. 제2 애노드 또는 캐소드 전극, 예컨대, 8400, 8402, 8404, 8406, 8408, 8410 중 다른 하나가 금속 저항기 층(7810)에 전기적으로 연결된다. 일 실시예에서, 금속 저항기 층(7810), 애노드 전극, 및 캐소드 전극은 정밀 박막 저항기(TFR) 수동 디바이스를 형성한다. 저항이 제1 애노드 또는 캐소드 전극과 제2 애노드 또는 캐소드 전극 사이의 거리에 기초하여 선택될 수 있다는 점에서 정밀 TFR 수동 디바이스가 튜닝가능할 수 있다. 각종의 실제 전극들, 예컨대, 8400, 8402, 8404, 8406, 8408, 8410 및 다른 가능한 것들을 형성하고 이어서 상호연결 회로부에 기초하여 실제 페어링(actual pairing)을 선택하는 것에 의해 옵션들이 제공될 수 있다. 대안적으로, 단일 애노드 또는 캐소드 페어링이 형성될 수 있으며, 각각에 대한 위치들은 TFR 디바이스의 제조 동안 선택된다. 어느 경우든지, 일 실시예에서, 애노드 또는 캐소드 전극들 중 하나에 대한 위치는 핀(7802)의 단부에(예컨대, 위치(8400 또는 8402)에) 있거나, 핀(7802)의 코너에(예컨대, 위치(8404, 8406 또는 8408)에), 또는 코너들 사이의 전이부(transition)의 중심에(예컨대, 위치(8410)에) 있다.
예시적인 실시예에서, 제1 애노드 또는 캐소드 전극은 반도체 핀(7802)의 제1 단부(7806)에 근접하여, 예컨대, 위치(8400)에서, 금속 저항기 층(7810)에 전기적으로 연결된다. 제2 애노드 또는 캐소드 전극은 반도체 핀(7802)의 제2 단부(7808)에 근접하여, 예컨대, 위치(8402)에서, 금속 저항기 층(7810)에 전기적으로 연결된다.
다른 예시적인 실시예에서, 제1 애노드 또는 캐소드 전극은 반도체 핀(7802)의 제1 단부(7806)에 근접하여, 예컨대, 위치(8400)에서, 금속 저항기 층(7810)에 전기적으로 연결된다. 제2 애노드 또는 캐소드 전극은 반도체 핀(7802)의 제2 단부(7808)로부터 원위에서, 예컨대, 위치(8410, 8408, 8406 또는 8404)에서, 금속 저항기 층(7810)에 전기적으로 연결된다.
다른 예시적인 실시예에서, 제1 애노드 또는 캐소드 전극은 반도체 핀(7802)의 제1 단부(7806)로부터 원위에서, 예컨대, 위치(8404 또는 8406)에서, 금속 저항기 층(7810)에 전기적으로 연결된다. 제2 애노드 또는 캐소드 전극은 반도체 핀(7802)의 제2 단부(7808)로부터 원위에서, 예컨대, 위치(8410 또는 8408)에서, 금속 저항기 층(7810)에 전기적으로 연결된다.
보다 구체적으로는, 본 개시내용의 하나 이상의 실시예에 따르면, 핀 기반 트랜지스터 아키텍처의 토포그래픽 피처(topographical feature)가 임베디드 저항기(embedded resistor)를 제조하기 위한 기초로서 사용된다. 일 실시예에서, 정밀 저항기가 핀 구조체 상에 제조된다. 특정 실시예에서, 이러한 접근법은 정밀 저항기와 같은 수동 컴포넌트의 초고밀도 집적을 가능하게 한다.
각종의 핀 기하형태들이 핀 기반 정밀 저항기를 제조하는 데 적당하다는 점이 인식되어야 한다. 도 85a 내지 도 85d는 본 개시내용의 일 실시예에 따른, 핀 기반 정밀 저항기를 제조하기 위한 다양한 핀 기하형태들의 평면도들을 예시하고 있다.
일 실시예에서, 도 85a 내지 도 85c를 참조하면, 반도체 핀(7802)은 비선형 반도체 핀이다. 일 실시예에서, 반도체 핀(7802)이 기판 위의 트렌치 격리 영역을 관통하여 돌출한다. 금속 저항기 층(7810)은 비선형 반도체 핀(7802)과 컨포멀한 격리 층(도시되지 않음)과 컨포멀하다. 일 실시예에서, 2개 이상의 애노드 또는 캐소드 전극(8400)이 금속 저항기 층(7810)에 전기적으로 연결되고, 예시적인 임의적인 위치들은 도 85a 내지 도 85c에서 파선 원들로 도시되어 있다.
비선형 핀 기하형태는, 예를 들어 단일 코너(예컨대, L자 형상), 2개의 코너(예컨대, U자 형상), 4개의 코너(예컨대, S자 형상), 또는 6개의 코너(예컨대, 도 78의 구조) - 이들로 제한되지 않음 - 와 같은 하나 이상의 코너를 포함한다. 일 실시예에서, 비선형 핀 기하형태는 개방 구조 기하형태(open structure geometry)이다. 다른 실시예에서, 비선형 핀 기하형태는 폐쇄 구조 기하형태(closed structure geometry)이다.
비선형 핀 기하형태에 대한 개방 구조 기하형태의 예시적인 실시예들로서, 도 85a는 L자 형상의 개방 구조 기하형태를 제공하도록 하나의 코너를 갖는 비선형 핀을 예시하고 있다. 도 85b는 U자 형상의 개방 구조 기하형태를 제공하도록 2개의 코너를 갖는 비선형 핀을 예시하고 있다. 개방 구조의 경우에, 비선형 반도체 핀(7802)은 상단 표면, 제1 단부, 제2 단부, 및 제1 단부와 제2 단부 사이의 한 쌍의 측벽을 갖는다. 금속 저항기 층(7810)은 상단 표면, 제1 단부, 제2 단부, 및 제1 단부와 제2 단부 사이의 한 쌍의 측벽과 컨포멀한 격리 층(도시되지 않음)과 컨포멀하다.
특정 실시예에서, 도 85a 및 도 85b를 또다시 참조하면, 제1 애노드 또는 캐소드 전극이 개방 구조 비선형 반도체 핀의 제1 단부에 근접하여 금속 저항기 층(7810)에 전기적으로 연결되고, 제2 애노드 또는 캐소드 전극이 개방 구조 비선형 반도체 핀의 제2 단부에 근접하여 금속 저항기 층(7810)에 전기적으로 연결된다. 다른 특정 실시예에서, 제1 애노드 또는 캐소드 전극이 개방 구조 비선형 반도체 핀의 제1 단부에 근접하여 금속 저항기 층(7810)에 전기적으로 연결되고, 제2 애노드 또는 캐소드 전극이 개방 구조 비선형 반도체 핀의 제2 단부로부터 원위에서 금속 저항기 층(7810)에 전기적으로 연결된다. 다른 특정 실시예에서, 제1 애노드 또는 캐소드 전극이 개방 구조 비선형 반도체 핀의 제1 단부로부터 원위에서 금속 저항기 층(7810)에 전기적으로 연결되고, 제2 애노드 또는 캐소드 전극이 개방 구조 비선형 반도체 핀의 제2 단부로부터 원위에서 금속 저항기 층(7810)에 전기적으로 연결된다.
비선형 핀 기하형태에 대한 폐쇄 구조 기하형태의 예시적인 실시예로서, 도 85c는 정사각형 형상의 또는 직사각형 형상의 폐쇄 구조 기하형태를 제공하도록 4개의 코너를 갖는 비선형 핀을 예시하고 있다. 폐쇄 구조의 경우에, 비선형 반도체 핀(7802)은 상단 표면 및 한 쌍의 측벽 그리고, 특히, 내부 측벽 및 외부 측벽을 갖는다. 그렇지만, 폐쇄 구조는 노출된 제1 및 제2 단부들을 포함하지 않는다. 금속 저항기 층(7810)은 핀(7802)의 상단 표면, 내부 측벽, 및 외부 측벽과 컨포멀한 격리 층(도시되지 않음)과 컨포멀하다.
다른 실시예에서, 도 85d를 참조하면, 반도체 핀(7802)은 선형 반도체 핀이다. 일 실시예에서, 반도체 핀(7802)이 기판 위의 트렌치 격리 영역을 관통하여 돌출한다. 금속 저항기 층(7810)은 선형 반도체 핀(7802)과 컨포멀한 격리 층(도시되지 않음)과 컨포멀하다. 일 실시예에서, 2개 이상의 애노드 또는 캐소드 전극(8400)이 금속 저항기 층(7810)에 전기적으로 연결되고, 예시적인 임의적인 위치들은 도 85d에서 파선 원들로 도시되어 있다.
다른 양태에서, 본 개시내용의 일 실시예에 따르면, 리소그래피를 위한 고분해능 위상 시프트 마스크들(PSM) 제조를 위한 새로운 구조들이 기술된다. 이러한 PSM 마스크들은 일반(직접) 리소그래피 또는 상보적 리소그래피(complementary lithography)에 대해 사용될 수 있다.
포토리소그래피는 통상적으로 제조 프로세스에서 포토레지스트의 층에 패턴들을 형성하는 데 사용된다. 포토리소그래피 프로세스에서, 에칭될 아래에 있는 층 위쪽에 포토레지스트 층이 퇴적된다. 전형적으로, 아래에 있는 층은 반도체 층이지만, 임의의 유형의 하드마스크 또는 유전체 재료일 수 있다. 포토레지스트 층이 이어서 포토마스크(photomask) 또는 레티클(reticle)을 통해 방사선에 선택적으로 노광된다. 포토레지스트가 이어서 현상되고, "포지티브" 포토레지스트의 경우에, 방사선에 노광되는 포토레지스트의 그 부분들이 제거된다.
웨이퍼를 패터닝하는데 사용되는 포토마스크 또는 레티클은, "스테퍼(stepper)"또는 "스캐너(scanner)"라고 통상적으로 알려져 있는, 포토리소그래피 노광 도구 내에 배치된다. 스테퍼 또는 스캐너 머신에서, 포토마스크 또는 레티클은 방사선 소스와 웨이퍼 사이에 배치된다. 포토마스크 또는 레티클은 전형적으로 석영 기판 상에 배치된 패터닝된 크롬(흡수체 층)으로 형성된다. 방사선이 크롬이 없는 위치들에서는 포토마스크 또는 레티클의 석영 섹션들을 통해 실질적으로 감쇠되지 않고 통과한다. 이와 달리, 방사선이 마스크의 크롬 부분들은 통과하지 않는다. 마스크에 입사하는 방사선이 석영 섹션들을 완전히 통과하거나 크롬 섹션들에 의해 완전히 블로킹되기 때문에, 이 유형의 마스크는 바이너리 마스크(binary mask)라고 지칭된다. 방사선이 마스크를 선택적으로 통과한 후에, 마스크의 이미지를 일련의 렌즈들을 통해 포토레지스트에 투사함으로써 마스크 상의 패턴이 포토레지스트로 전사된다.
포토마스크 또는 레티클 상의 피처들이 서로 점점 더 가까워짐에 따라, 마스크 상의 피처들의 크기가 광원의 파장과 비슷할 때 회절 효과들이 효력을 나타내기 시작한다. 회절은 포토레지스트 상에 투사된 이미지를 블러링시켜, 열악한 분해능을 초래한다.
회절 패턴들이 포토레지스트의 원하는 패터닝을 방해하는 것을 방지하기 위한 하나의 접근법은 포토마스크 또는 레티클 내의 선택된 개구들을 시프터(shifter)라고 알려진 투명 층으로 커버하는 것이다. 시프터는 노광 광선(exposing ray)들의 세트들 중 하나의 세트를 다른 인접한 세트와 위상이 어긋나게 시프트시키며, 이는 회절로 인한 간섭 패턴을 무효화시킨다. 이 접근법은 위상 시프트 마스크(PSM) 접근법이라고 지칭된다. 그럼에도 불구하고, 마스크 생산에서 결함들을 감소시키고 처리량을 증가시키는 대안의 마스크 제조 스킴들이 리소그래피 프로세스 개발의 중요한 중점 분야들이다.
본 개시내용의 하나 이상의 실시예는 리소그래피 마스크들을 제조하는 방법들 및 결과적인 리소그래피 마스크들에 관한 것이다. 맥락을 제공하기 위해, 반도체 업계에 의해 제시된 공격적인 디바이스 스케일링 목표들을 충족시키기 위한 요구사항은 리소그래피 마스크들이 보다 작은 피처들을 높은 충실도로 패터닝할 수 있는 것에 중점을 둔다. 그렇지만, 점점 더 작은 피처들을 패터닝하기 위한 접근법들은 마스크 제조에 대한 엄청난 과제들을 제기한다. 이와 관련하여, 오늘날 널리 사용되는 리소그래피 마스크들은 피처들을 패터닝하기 위해 위상 시프트 마스크(PSM) 기술의 개념에 의존한다. 그렇지만, 점점 더 작은 패턴들을 생성하면서 결함들을 감소시키는 것은 마스크 제조에서의 가장 큰 장애물들 중 하나이다. 위상 시프트 마스크의 사용은 몇 가지 단점이 있을 수 있다. 첫째, 위상 시프트 마스크의 설계는 상당한 자원들을 필요로 하는 비교적 복잡한 절차이다. 둘째, 위상 시프트 마스크의 성질로 인해, 위상 시프트 마스크에 결함들이 존재하는지 여부를 체크하는 것이 어렵다. 위상 시프트 마스크들에서의 이러한 결함들은 마스크 자체를 생성하는 데 이용되는 현재의 집적 스킴들로부터 비롯된다. 일부 위상 시프트 마스크들은 두꺼운 광 흡수 재료들을 패터닝하고 이어서 그 패턴을 위상 시프팅을 돕는 2차 층(secondary layer)으로 전사하는 번거롭고 얼마간 결함이 발생하기 쉬운 접근법을 채택한다. 설상가상으로, 흡수체 층은 플라스마 에칭을 두 번 거치며, 결과적으로 로딩 효과(loading effect), 반응성 이온 에칭 래그(reactive ion etch lag), 충전(charging) 및 재현가능 효과(reproducible effect)들과 같은 플라스마 에칭의 원하지 않는 효과들이 마스크 생산에서의 결함들을 초래한다.
디바이스 스케일링을 가능하게 해주도록 무결함 리소그래피 마스크들을 제조하기 위한 재료들 및 신규의 집적 기술들에서의 혁신이 높은 우선순위로 남아 있다. 그에 따라, 위상 시프트 마스크 기술의 모든 이점들을 이용하기 위해, (i) 시프터 층을 고충실도로 패터닝하는 것 및 (ii) 흡수체를 최종 제조 스테이지들 동안 한 번만 패터닝하는 것을 이용하는 신규의 집적 스킴이 필요할 수 있다. 그에 부가하여, 이러한 제조 스킴은 또한 재료 선택의 유연성, 제조 동안의 감소된 기판 손상, 및 마스크 제조에서의 증가된 처리량과 같은 다른 장점들을 제공할 수 있다.
도 86은 본 개시내용의 일 실시예에 따른, 리소그래피 마스크 구조체(8601)의 단면도를 예시하고 있다. 리소그래피 마스크(8601)는 다이 내 영역(in-die region)(8610), 프레임 영역(8620) 및 다이-프레임 계면(die-frame interface) 영역(8630)을 포함한다. 다이-프레임 계면 영역(8630)은 다이 내 영역(8610) 및 프레임 영역(8620)의 인접한 부분들을 포함한다. 다이 내 영역(8610)은 기판(8600) 바로 위에 배치된 패터닝된 시프터 층(8606)을 포함하며, 여기서 패터닝된 시프터 층은 측벽들을 갖는 피처들을 갖는다. 프레임 영역(8620)은 다이 내 영역(8610)을 둘러싸고 기판(8600) 바로 위에 배치되는 패터닝된 흡수체 층(8602)을 포함한다.
기판(8600) 상에 배치된 다이-프레임 계면 영역(8630)은 이중 층 스택(dual layer stack)(8640)을 포함한다. 이중 층 스택(8640)은 하부 패터닝된 시프터 층(8606) 상에 배치된 상부 층(8604)을 포함한다. 이중 층 스택(8640)의 상부 층(8604)은 프레임 영역(8620)의 패터닝된 흡수체 층(8602)과 동일한 재료로 이루어져 있다.
일 실시예에서, 패터닝된 시프터 층(8606)의 피처들의 최상부 표면(8608)은 다이-프레임 계면 영역의 피처들의 최상부 표면(8612)과 상이하고 프레임 영역 내의 피처들의 최상부 표면(8614)과 상이한 높이를 갖는다. 게다가, 일 실시예에서, 다이-프레임 계면 영역의 피처들의 최상부 표면(8612)의 높이는 프레임 영역의 피처들의 최상부 표면(8614)의 높이와 상이하다. 위상 시프터 층(8606)의 전형적인 두께는 40 내지 100nm 범위에 있는 반면, 흡수체 층의 전형적인 두께는 30 내지 100nm 범위에 있다. 일 실시예에서, 프레임 영역(8620)에서의 흡수체 층(8602)의 두께는 50nm이고, 다이-프레임 계면 영역(8630)에서 시프터 층(8606) 상에 배치된 흡수체 층(8604)의 결합 두께(combined thickness)는 120nm이며, 프레임 영역에서의 흡수체의 두께는 70nm이다. 일 실시예에서, 기판(8600)은 석영이고, 패터닝된 시프터 층은 몰리브덴-실리사이드, 몰리브덴-실리콘 산질화물, 몰리브덴-실리콘 질화물, 실리콘 산질화물, 또는 실리콘 질화물 - 이들로 제한되지 않음 - 과 같은 재료를 포함하고, 흡수체 재료는 크롬이다.
본 명세서에 개시된 실시예들은 매우 다양한 상이한 유형들의 집적 회로들 또는 마이크로전자 디바이스들을 제조하는 데 사용될 수 있다. 이러한 집적 회로들의 예들은 프로세서들, 칩셋 컴포넌트들, 그래픽 프로세서들, 디지털 신호 프로세서들, 마이크로컨트롤러들, 및 이와 유사한 것을 포함하지만 이들로 제한되지 않는다. 다른 실시예들에서, 반도체 메모리가 제조될 수 있다. 더욱이, 집적 회로들 또는 다른 마이크로전자 디바이스들은 본 기술분야에 공지된 매우 다양한 전자 디바이스들에서, 예를 들어, 컴퓨터 시스템들(예컨대, 데스크톱, 노트북, 서버), 셀룰러폰들, 개인용 전자장치 등에서 사용될 수 있다. 집적 회로들은 버스 및 시스템들 내의 다른 컴포넌트들과 커플링될 수 있다. 예를 들어, 프로세서는 하나 이상의 버스에 의해 메모리, 칩셋 등에 커플링될 수 있다. 프로세서, 메모리, 및 칩셋 각각은 어쩌면 본 명세서에 개시된 접근법들을 사용하여 제조될 수 있다.
도 87은 본 개시내용의 일 구현에 따른 컴퓨팅 디바이스(8700)를 예시하고 있다. 컴퓨팅 디바이스(8700)는 보드(8702)를 하우징한다. 보드(8702)는, 프로세서(8704) 및 적어도 하나의 통신 칩(8706) - 이들로 제한되지 않음 - 을 포함한, 다수의 컴포넌트들을 포함할 수 있다. 프로세서(8704)는 보드(8702)에 물리적으로 그리고 전기적으로 커플링된다. 일부 구현들에서, 적어도 하나의 통신 칩(8706)이 또한 보드(8702)에 물리적으로 그리고 전기적으로 커플링된다. 추가의 구현들에서, 통신 칩(8706)은 프로세서(8704)의 일부이다.
그의 응용들에 따라, 컴퓨팅 디바이스(8700)는 보드(8702)에 물리적으로 그리고 전기적으로 커플링될 수 있거나 그렇지 않을 수 있는 다른 컴포넌트들을 포함할 수 있다. 이 다른 컴포넌트들은 휘발성 메모리(예컨대, DRAM), 비휘발성 메모리(예컨대, ROM), 플래시 메모리, 그래픽 프로세서, 디지털 신호 프로세서, 암호 프로세서, 칩셋, 안테나, 디스플레이, 터치스크린 디스플레이, 터치스크린 제어기, 배터리, 오디오 코덱, 비디오 코덱, 전력 증폭기, GPS(global positioning system) 디바이스, 나침반, 가속도계, 자이로스코프, 스피커, 카메라, 및 (하드 디스크 드라이브, CD(compact disk), DVD(digital versatile disk) 등과 같은) 대용량 저장 디바이스를 포함하지만, 이들로 제한되지 않는다.
통신 칩(8706)은 컴퓨팅 디바이스(8700)로의 그리고 그로부터의 데이터의 전송을 위한 무선 통신을 가능하게 해준다. "무선"이라는 용어 및 그의 파생어들은 비고체 매체(non-solid medium)를 통한 변조된 전자기 방사를 사용하여 데이터를 전달할 수 있는 회로들, 디바이스들, 시스템들, 방법들, 기술들, 통신 채널들 등을 기술하는 데 사용될 수 있다. 이 용어가 관련 디바이스들이 어떤 와이어(wire)들도 포함하지 않는다는 것을 암시하지는 않지만, 일부 실시예들에서는, 관련 디바이스들이 그렇지 않을 수 있다. 통신 칩(8706)은 Wi-Fi(IEEE 802.11 패밀리), WiMAX(IEEE 802.16 패밀리), IEEE 802.20, LTE(long term evolution), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, 블루투스, 이들의 파생물들은 물론, 3G, 4G, 5G, 및 그 이상의 것으로서 지정된 임의의 다른 무선 프로토콜들 - 이들로 제한되지 않음 - 을 포함한, 다수의 무선 표준들 또는 프로토콜들 중 임의의 것을 구현할 수 있다. 컴퓨팅 디바이스(8700)는 복수의 통신 칩(8706)을 포함할 수 있다. 예를 들어, 제1 통신 칩(8706)은 Wi-Fi 및 블루투스와 같은 단거리 무선 통신(shorter range wireless communications)에 전용될 수 있고 제2 통신 칩(8706)은 GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO, 및 다른 것들과 같은 장거리 무선 통신(longer range wireless communications)에 전용될 수 있다.
컴퓨팅 디바이스(8700)의 프로세서(8704)는 프로세서(8704) 내에 패키징된 집적 회로 다이를 포함한다. 본 개시내용의 실시예들의 일부 구현들에서, 프로세서의 집적 회로 다이는, 본 개시내용의 구현들에 따라 제작된 집적 회로 구조체들과 같은, 하나 이상의 구조체를 포함한다. "프로세서"라는 용어는 레지스터들 또는 메모리, 또는 둘 다로부터의 전자 데이터를 처리하여, 그 전자 데이터를 레지스터들 또는 메모리, 또는 둘 다에 저장될 수 있는 다른 전자 데이터로 변환하는 임의의 디바이스 또는 디바이스의 부분을 지칭할 수 있다.
통신 칩(8706)은 또한 통신 칩(8706) 내에 패키징된 집적 회로 다이를 포함한다. 본 개시내용의 다른 구현에 따르면, 통신 칩의 집적 회로 다이는 본 개시내용의 구현들에 따라 제작된다.
추가의 구현들에서, 컴퓨팅 디바이스(8700) 내에 하우징된 다른 컴포넌트는 본 개시내용의 실시예들의 구현들에 따라 제작된 집적 회로 다이를 포함할 수 있다.
다양한 실시예들에서, 컴퓨팅 디바이스(8700)는 랩톱, 넷북, 노트북, 울트라북, 스마트폰, 태블릿, PDA(personal digital assistant), 울트라모바일 PC, 휴대폰, 데스크톱 컴퓨터, 서버, 프린터, 스캐너, 모니터, 셋톱 박스, 엔터테인먼트 제어 유닛, 디지털 카메라, 휴대용 음악 플레이어, 또는 디지털 비디오 레코더일 수 있다. 추가의 구현들에서, 컴퓨팅 디바이스(8700)는 데이터를 프로세싱하는 임의의 다른 전자 디바이스일 수 있다.
도 88은 본 개시내용의 하나 이상의 실시예를 포함하는 인터포저(8800)를 예시하고 있다. 인터포저(8800)는 제1 기판(8802)을 제2 기판(8804)에 브리징(bridge)하는 데 사용되는 개재 기판(intervening substrate)이다. 제1 기판(8802)은, 예를 들어, 집적 회로 다이일 수 있다. 제2 기판(8804)은, 예를 들어, 메모리 모듈, 컴퓨터 마더보드, 또는 다른 집적 회로 다이일 수 있다. 일반적으로, 인터포저(8800)의 목적은 연결을 보다 넓은 피치로 벌어지게 하는 것(spread) 또는 연결을 상이한 연결로 재라우팅(reroute)하는 것이다. 예를 들어, 인터포저(8800)는 제2 기판(8804)에 차후에 결합될 수 있는 BGA(ball grid array)(8806)에 집적 회로 다이를 커플링시킬 수 있다. 일부 실시예들에서, 제1 기판(8802)과 제2 기판(8804)은 인터포저(8800)의 양측면(opposing sides)에 부착된다. 다른 실시예들에서, 제1 기판(8802)과 제2 기판(8804)은 인터포저(8800)의 동일한 측면에 부착된다. 그리고 추가 실시예들에서, 3개 이상의 기판들이 인터포저(8800)를 통해 상호연결된다.
인터포저(8800)는 에폭시 수지, 유리섬유 강화(fiberglass-reinforced) 에폭시 수지, 세라믹 재료, 또는 폴리이미드와 같은 폴리머 재료로 형성될 수 있다. 추가의 구현들에서, 인터포저는, 실리콘, 게르마늄, 및 다른 III-V족 및 IV족 재료들과 같은, 반도체 기판에 사용하기 위한 앞서 기술된 동일한 재료들을 포함할 수 있는 대안의 경성(rigid) 또는 연성(flexible) 재료들로 형성될 수 있다.
인터포저는 금속 인터커넥트들(8808) 및, 실리콘 관통 비아(through-silicon via)들(TSV들)(8812) - 이들로 제한되지 않음 - 을 포함한, 비아들(8810)을 포함할 수 있다. 인터포저(8800)는, 수동 및 능동 디바이스들 둘 다를 포함한, 임베디드 디바이스들(8814)을 추가로 포함할 수 있다. 이러한 디바이스들은 커패시터들, 디커플링 커패시터(decoupling capacitor)들, 저항기들, 인덕터들, 퓨즈들, 다이오드들, 트랜스포머들, 센서들, 및 ESD(electrostatic discharge) 디바이스들을 포함하지만 이들로 제한되지 않는다. RF(radio-frequency) 디바이스들, 전력 증폭기들, 전력 관리 디바이스들, 안테나들, 어레이들, 센서들, 및 MEMS 디바이스들과 같은 보다 복잡한 디바이스들이 또한 인터포저(8000) 상에 형성될 수 있다. 본 개시내용의 실시예들에 따르면, 본 명세서에 개시된 장치들 또는 프로세스들이 인터포저(8800)의 제조에서 또는 인터포저(8800)에 포함된 컴포넌트들의 제조에서 사용될 수 있다.
도 89는 본 개시내용의 일 실시예에 따른, 본 명세서에 기술된 하나 이상의 프로세스에 따라 제조된 또는 본 명세서에 기술된 하나 이상의 피처를 포함하는 집적 회로(IC)를 이용하는 모바일 컴퓨팅 플랫폼(8900)의 등각 투영도이다.
모바일 컴퓨팅 플랫폼(8900)은 전자 데이터 디스플레이, 전자 데이터 프로세싱, 무선 전자 데이터 전송 각각을 위해 구성된 임의의 휴대용 디바이스일 수 있다. 예를 들어, 모바일 컴퓨팅 플랫폼(8900)은, 태블릿, 스마트폰, 랩톱 컴퓨터 등 중 임의의 것일 수 있고, 예시적인 실시예에서 터치스크린(용량성, 유도성, 저항성 등)인 디스플레이 스크린(8905), 칩 레벨(SoC) 또는 패키지 레벨 집적 시스템(8910), 및 배터리(8913)를 포함한다. 예시된 바와 같이, 보다 높은 트랜지스터 패킹 밀도에 의해 가능하게 되는 시스템(8910)에서의 집적 레벨이 클수록, 배터리(8913) 또는, 솔리드 스테이트 드라이브와 같은, 비휘발성 스토리지에 의해 점유될 수 있는 모바일 컴퓨팅 플랫폼(8900)의 부분이 커지거나, 개선된 플랫폼 기능을 위한 트랜지스터 게이트 수가 많아진다. 이와 유사하게, 시스템(8910) 내의 각각의 트랜지스터의 캐리어 이동도가 클수록, 기능이 더 좋다. 이에 따라, 본 명세서에 기재된 기술들은 모바일 컴퓨팅 플랫폼(8900)에서의 성능 및 폼 팩터 개선들을 가능하게 해줄 수 있다.
집적 시스템(8910)이 확대도(8920)에 추가로 예시되어 있다. 예시적인 실시예에서, 패키징된 디바이스(8977)는 본 명세서에 기술된 하나 이상의 프로세스에 따라 제조된 또는 본 명세서에 기술된 하나 이상의 피처를 포함하는 적어도 하나의 메모리 칩(예컨대, RAM) 또는 적어도 하나의 프로세서 칩(예컨대, 멀티코어 마이크로프로세서 및/또는 그래픽 프로세서)을 포함한다. 패키징된 디바이스(8977)는, 전력 관리 집적 회로(power management integrated circuit)(PMIC)(8915), 광대역 RF(무선) 송신기 및/또는 수신기를 포함하는 RF(무선) 집적 회로(RFIC)(8925)(예컨대, 디지털 베이스밴드를 포함하고, 아날로그 프런트 엔드 모듈은 전송 경로 상의 전력 증폭기 및 수신 경로 상의 저잡음 증폭기를 추가로 포함함), 및 이들의 제어기(8911) 중 하나 이상과 함께, 보드(8960)에 추가로 커플링될 수 있다. 기능적으로, PMIC(8915)는 배터리 전력 조절, DC-DC 변환 등을 수행하고, 따라서 배터리(8913)에 커플링된 입력 및 다른 기능 모듈들 전부에의 전류 공급을 제공하는 출력을 갖는다. 추가로 예시된 바와 같이, 예시적인 실시예에서, RFIC(8925)는, Wi-Fi(IEEE 802.11 패밀리), WiMAX(IEEE 802.16 패밀리), IEEE 802.20, LTE(long term evolution), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, 블루투스, 이들의 파생물들은 물론, 3G, 4G, 5G 및 그 이상으로서 지정되는 임의의 다른 무선 프로토콜들 - 이들로 제한되지 않음 - 을 포함한, 다수의 무선 표준들 또는 프로토콜들 중 임의의 것을 구현하도록 제공하기 위한 안테나에 커플링된 출력을 갖는다. 대안의 구현들에서, 이 보드-레벨 모듈들 각각은 패키징된 디바이스(8977)의 패키지 기판에 커플링된 개별적인 IC들 상에 또는 패키징된 디바이스(8977)의 패키지 기판에 커플링된 단일 IC(SoC) 내에 집적될 수 있다.
다른 양태에서, 집적 회로(IC) 칩 또는 다이를 보호하기 위해 그리고 또한 외부 회로부에의 전기 인터페이스를 다이에 제공하기 위해 반도체 패키지들이 사용된다. 보다 작은 전자 디바이스들에 대한 수요가 증가함에 따라, 반도체 패키지들이 훨씬 더 콤팩트하도록 설계되고 보다 큰 회로 밀도를 지원해야만 한다. 게다가, 보다 높은 성능의 디바이스들에 대한 수요로 인해, 후속 어셈블리 프로세싱과 호환가능한 낮은 전체 뒤틀림(warpage) 및 얇은 패키징 프로파일을 가능하게 해주는 개선된 반도체 패키지가 필요하게 되었다.
일 실시예에서, 세라믹 또는 유기 패키지 기판에의 와이어 본딩이 사용된다. 다른 실시예에서, C4 프로세스는 다이를 세라믹 또는 유기 패키지 기판에 마운팅하는 데 사용된다. 특히, C4 솔더 볼 연결부들은 반도체 디바이스들과 기판들 사이에 플립 칩 상호연결부들을 제공하도록 구현될 수 있다. 플립 칩 또는 C4(Controlled Collapse Chip Connection)는 와이어 본드들 대신에 솔더 범프들을 이용하는, 집적 회로(IC) 칩들, MEMS 또는 컴포넌트들과 같은, 반도체 디바이스들에 대해 사용되는 일종의 마운팅(mounting)이다. 솔더 범프들은, 기판 패키지의 상단 측면에 위치된, C4 패드들 상에 퇴적된다. 반도체 디바이스를 기판에 마운팅하기 위해, 반도체 디바이스가 활성 측면이 마운팅 구역과 마주하게 뒤집힌다. 솔더 범프들은 반도체 디바이스를 기판에 직접 연결시키는 데 사용된다.
도 90은 본 개시내용의 일 실시예에 따른, 플립 칩 마운팅 방식 다이(flip-chip mounted die)의 단면도를 예시하고 있다.
도 90을 참조하면, 장치(9000)는 본 개시내용의 일 실시예에 따른, 본 명세서에 기술된 하나 이상의 프로세스에 따라 제조된 또는 본 명세서에 기술된 하나 이상의 피처를 포함하는 집적 회로(IC)와 같은 다이(9002)를 포함한다. 다이(9002)는 그 위에 금속화된 패드들(9004)을 포함한다. 세라믹 또는 유기 기판과 같은, 패키지 기판(9006)은 그 위에 연결부들(9008)을 포함한다. 다이(9002)와 패키지 기판(9006)이 금속화된 패드들(9004) 및 연결부들(9008)에 커플링된 솔더 볼들(9010)에 의해 전기적으로 연결된다. 언더필 재료(underfill material)(9012)가 솔더 볼들(9010)을 둘러싼다.
플립 칩을 프로세싱하는 것은 종래의 IC 제조와 유사할 수 있으며, 몇 개의 부가 동작들을 갖는다. 제조 프로세스의 종료 무렵에, 부착 패드들이 솔더를 더 잘 수용하게 되도록 금속화된다. 이것은 전형적으로 몇 가지 처리들로 이루어져 있다. 작은 솔더 도트(dot of solder)가 이어서 각각의 금속화된 패드 상에 퇴적된다. 칩들이 이어서 평상시와 같이 웨이퍼로부터 커팅된다. 플립 칩을 회로에 부착시키기 위해, 솔더 도트들을 아래에 있는 전자장치 또는 회로 보드 상의 커넥터들 상에 오도록 하기 위해 칩이 뒤집힌다. 솔더가 이어서, 전형적으로 초음파 또는 대안적으로 리플로우 솔더 프로세스를 사용하여, 전기적 연결을 생성하도록 재용융(re-melt)된다. 이것은 또한 칩의 회로부와 아래에 있는 마운팅 사이에 작은 공간을 남긴다. 대부분의 경우에, 보다 강한 기계적 연결을 제공하기 위해, 히트 브리지(heat bridge)를 제공하기 위해, 그리고 칩 및 시스템의 나머지의 차별 가열(differential heating)로 인해 솔더 조인트들이 응력을 받지 않도록 하기 위해 전기 절연성 접착제가 이어서 "언더필(underfilled)"된다.
다른 실시예들에서, 관통 실리콘 비아(TSV) 및 실리콘 인터포저와 같은, 보다 새로운 패키징 및 다이-다이간(die-to-die) 인터커넥트 접근법들이, 본 개시내용의 일 실시예에 따른, 본 명세서에 기술된 하나 이상의 프로세스에 따라 제조된 또는 본 명세서에 기술된 하나 이상의 피처를 포함하는 집적 회로(IC)를 통합하는 고성능 멀티-칩 모듈(Multi-Chip Module)(MCM) 및 시스템 인 패키지(System in Package)(SiP)를 제조하도록 구현될 수 있다.
따라서, 본 개시내용의 실시예들은 진보된 집적 회로 구조체 제조를 포함한다.
특정 실시예들이 앞서 기술되었지만, 단일 실시예만이 특정의 특징과 관련하여 기술되는 경우에도, 이 실시예들은 본 개시내용의 범주를 제한하는 것으로 의도되어 있지 않다. 본 개시내용에 제공된 특징들의 예들은, 달리 언급되지 않는 한, 제한적이라기보다는 예시적인 것으로 의도되어 있다. 이상의 설명은, 본 개시내용의 이점을 갖는 본 기술분야의 통상의 기술자에게 명백할 것인 바와 같이, 이러한 대안들, 수정들, 및 등가물들을 커버하는 것으로 의도되어 있다.
본 개시내용의 범주는 본 명세서에 (명시적으로 또는 암시적으로) 개시된 임의의 특징 또는 특징들의 임의의 조합, 또는 이들의 임의의 일반화를, 이들이 본 명세서에서 언급된 문제들의 일부 또는 전부를 완화시키든 그렇지 않든 간에, 포함한다. 그에 따라, 본 출원(또는 그에 대한 우선권을 주장하는 출원)의 심사(prosecution) 동안 특징들의 임의의 이러한 조합에 대한 새로운 청구항들이 작성될 수 있다. 특히, 첨부된 청구항들을 참조하면, 종속 청구항들로부터의 특징들이 독립 청구항들의 특징들과 조합될 수 있고, 각자의 독립 청구항들로부터의 특징들이 첨부된 청구항들에 열거된 특정 조합들로만이 아니라 임의의 적절한 방식으로 조합될 수 있다.
이하의 예들은 추가 실시예들에 관한 것이다. 상이한 실시예들의 다양한 특징들이, 각종의 상이한 응용들에 적합하도록 일부 특징들은 포함되고 다른 특징들은 배제되게, 다양하게 조합될 수 있다.
예시적인 실시예 1: 집적 회로 구조체는 실리콘을 포함하는 핀 - 핀은 하부 핀 부분 및 상부 핀 부분을 가짐 - 을 포함한다. 게이트 전극은 핀의 상부 핀 부분 위쪽에 있고, 게이트 전극은 제2 측면의 반대쪽에 있는 제1 측면을 갖는다. 제1 에피택셜 소스 또는 드레인 구조체는 게이트 전극의 제1 측면에서 핀에 임베딩된다. 제2 에피택셜 소스 또는 드레인 구조체는 게이트 전극의 제2 측면에서 핀에 임베딩되며, 제1 및 제2 에피택셜 소스 또는 드레인 구조체들은 실리콘 및 게르마늄을 포함하고 성냥개비 프로파일을 갖는다.
예시적인 실시예 2: 예시적인 실시예 1의 집적 회로 구조체로서, 여기서 제1 및 제2 에피택셜 소스 또는 드레인 구조체들은 약하게 패시팅된다.
예시적인 실시예 3: 예시적인 실시예 1 또는 예시적인 실시예 2의 집적 회로 구조체로서, 여기서 제1 및 제2 에피택셜 소스 또는 드레인 구조체들은 각각이 대략 50 나노미터의 높이를 갖고 각각이 30 내지 35 나노미터 범위의 폭을 갖는다.
예시적인 실시예 4: 예시적인 실시예 1, 예시적인 실시예 2 또는 예시적인 실시예 3의 집적 회로 구조체로서, 여기서 제1 및 제2 에피택셜 소스 또는 드레인 구조체들은 제1 및 제2 에피택셜 소스 또는 드레인 구조체들의 하단에서의 대략 20% 게르마늄 농도로부터 제1 및 제2 에피택셜 소스 또는 드레인 구조체들의 상단에서의 대략 45% 게르마늄 농도로 그레이딩된다.
예시적인 실시예 5: 예시적인 실시예 1, 예시적인 실시예 2, 예시적인 실시예 3 또는 예시적인 실시예 4의 집적 회로 구조체로서, 여기서 제1 및 제2 에피택셜 소스 또는 드레인 구조체들은 붕소 원자들로 도핑된다.
예시적인 실시예 6: 예시적인 실시예 1, 예시적인 실시예 2, 예시적인 실시예 3, 예시적인 실시예 4 또는 예시적인 실시예 5의 집적 회로 구조체로서, 게이트 구조체의 제1 측면에서 핀의 한 부분의 측벽들을 따라 있는 제1 유전체 스페이서, 및 게이트 구조체의 제2 측면에서 핀의 한 부분의 측벽들을 따라 있는 제2 유전체 스페이서를 추가로 포함한다.
예시적인 실시예 7: 예시적인 실시예 6의 집적 회로 구조체로서, 여기서 제1 유전체 스페이서는 제1 에피택셜 소스 또는 드레인 구조체의 측벽들의 하부 부분을 따라 추가로 있고, 여기서 제2 유전체 스페이서는 제2 에피택셜 소스 또는 드레인 구조체의 측벽들의 하부 부분을 따라 추가로 있다.
예시적인 실시예 8: 예시적인 실시예 1, 예시적인 실시예 2, 예시적인 실시예 3, 예시적인 실시예 4, 예시적인 실시예 5, 예시적인 실시예 6 또는 예시적인 실시예 7의 집적 회로 구조체로서, 제1 에피택셜 소스 또는 드레인 구조체 상의 제1 도전성 전극, 및 제2 에피택셜 소스 또는 드레인 구조체 상의 제2 도전성 전극을 추가로 포함한다.
예시적인 실시예 9: 집적 회로 구조체를 제조하는 방법은 실리콘을 포함하는 핀을 형성하는 단계 - 핀은 하부 핀 부분 및 상부 핀 부분을 가짐 - 를 포함한다. 이 방법은 핀의 상부 핀 부분 위쪽에 게이트 전극을 형성하는 단계 - 게이트 전극은 제2 측면의 반대쪽에 있는 제1 측면을 가짐 - 를 추가로 포함한다. 이 방법은 게이트 전극의 제1 측면에서 그리고 게이트 전극의 제2 측면에서 핀을 리세싱하는 단계를 추가로 포함한다. 이 방법은 게이트 전극의 제1 측면에서 리세싱된 핀의 제1 부분 상에 제1 에피택셜 소스 또는 드레인 구조체를 형성하는 단계를 추가로 포함한다. 이 방법은 게이트 전극의 제2 측면에서 리세싱된 핀의 제2 부분 상에 제2 에피택셜 소스 또는 드레인 구조체를 형성하는 단계를 추가로 포함하고, 제1 및 제2 에피택셜 소스 또는 드레인 구조체들은 실리콘 및 게르마늄을 포함하고 성냥개비 프로파일을 갖는다.
예시적인 실시예 10: 예시적인 실시예 9의 방법으로서, 게이트 구조체의 제1 측면에서 핀의 한 부분의 측벽들을 따라 제1 유전체 스페이서를 형성하는 단계, 및 게이트 구조체의 제2 측면에서 핀의 한 부분의 측벽들을 따라 제2 유전체 스페이서를 형성하는 단계를 추가로 포함한다.
예시적인 실시예 11: 예시적인 실시예 10의 방법으로서, 여기서 게이트 전극의 제1 측면에서 그리고 게이트 전극의 제2 측면에서 핀을 리세싱하는 단계는 제1 및 제2 유전체 스페이서들의 상단 표면 아래로 핀을 리세싱하는 단계를 포함하며, 여기서 제1 유전체 스페이서는 제1 에피택셜 소스 또는 드레인 구조체의 측벽들의 하부 부분을 따라 추가로 있고, 여기서 제2 유전체 스페이서는 제2 에피택셜 소스 또는 드레인 구조체의 측벽들의 하부 부분을 따라 추가로 있다.
예시적인 실시예 12: 예시적인 실시예 9, 예시적인 실시예 10 또는 예시적인 실시예 11의 방법으로서, 제1 에피택셜 소스 또는 드레인 구조체 상에 제1 도전성 전극을 형성하는 단계, 및 제2 에피택셜 소스 또는 드레인 구조체 상에 제2 도전성 전극을 형성하는 단계를 추가로 포함한다.
예시적인 실시예 13: 집적 회로 구조체는 실리콘을 포함하는 제1 핀을 포함하는 P-형 반도체 디바이스 - 제1 핀은 하부 핀 부분 및 상부 핀 부분을 가짐 - 를 포함한다. 제1 게이트 전극은 제1 핀의 상부 핀 부분 위쪽에 있고, 제1 게이트 전극은 제2 측면의 반대쪽에 있는 제1 측면을 갖는다. 제1 에피택셜 소스 또는 드레인 구조체는 제1 게이트 전극의 제1 측면에서 제1 핀에 임베딩된다. 제2 에피택셜 소스 또는 드레인 구조체는 제1 게이트 전극의 제2 측면에서 제1 핀에 임베딩되며, 제1 및 제2 에피택셜 소스 또는 드레인 구조체들은 실리콘 및 게르마늄을 포함하고 프로파일을 갖는다. 집적 회로 구조체는 또한 실리콘을 포함하는 제2 핀을 포함하는 N-형 반도체 디바이스 - 제2 핀은 하부 핀 부분 및 상부 핀 부분을 가짐 - 를 포함한다. 제2 게이트 전극은 제2 핀의 상부 핀 부분 위쪽에 있고, 제2 게이트 전극은 제2 측면의 반대쪽에 있는 제1 측면을 갖는다. 제3 에피택셜 소스 또는 드레인 구조체는 제2 게이트 전극의 제1 측면에서 제2 핀에 임베딩된다. 제4 에피택셜 소스 또는 드레인 구조체는 제2 게이트 전극의 제2 측면에서 제2 핀에 임베딩되며, 제3 및 제4 에픽택셜 소스 또는 드레인 구조체들은 실리콘을 포함하고 제1 및 제2 에피택셜 소스 또는 드레인 구조체들의 프로파일과 실질적으로 동일한 프로파일을 갖는다.
예시적인 실시예 14: 예시적인 실시예 13의 집적 회로 구조체로서, 여기서 제1 및 제2 에피택셜 소스 또는 드레인 구조체들은 약하게 패시팅된다.
예시적인 실시예 15: 예시적인 실시예 13 또는 예시적인 실시예 14의 집적 회로 구조체로서, 여기서 제1 및 제2 에피택셜 소스 또는 드레인 구조체들은 각각이 대략 50 나노미터의 높이를 갖고 각각이 30 내지 35 나노미터 범위의 폭을 가지며, 여기서 제3 및 제4 에피택셜 소스 또는 드레인 구조체들은 각각이 대략 50 나노미터의 높이를 갖고 각각이 30 내지 35 나노미터 범위의 폭을 갖는다.
예시적인 실시예 16: 예시적인 실시예 13, 예시적인 실시예 14 또는 예시적인 실시예 15의 집적 회로 구조체로서, 여기서 제1 및 제2 에피택셜 소스 또는 드레인 구조체들은 제1 및 제2 에피택셜 소스 또는 드레인 구조체들의 하단에서의 대략 20% 게르마늄 농도로부터 제1 및 제2 에피택셜 소스 또는 드레인 구조체들의 상단에서의 대략 45% 게르마늄 농도로 그레이딩된다.
예시적인 실시예 17: 예시적인 실시예 13, 예시적인 실시예 14, 예시적인 실시예 15 또는 예시적인 실시예 16의 집적 회로 구조체로서, 여기서 제1 및 제2 에피택셜 소스 또는 드레인 구조체들은 붕소 원자들로 도핑되고, 여기서 제3 및 제4 에피택셜 소스 또는 드레인 구조체들은 인 원자들 또는 비소 원자들로 도핑된다.
예시적인 실시예 18: 예시적인 실시예 13, 예시적인 실시예 14, 예시적인 실시예 15, 예시적인 실시예 16 또는 예시적인 실시예 17의 집적 회로 구조체로서, 제1 게이트 구조체의 제1 측면에서 제1 핀의 한 부분의 측벽들을 따라 있는 제1 유전체 스페이서, 제1 게이트 구조체의 제2 측면에서 제1 핀의 한 부분의 측벽들을 따라 있는 제2 유전체 스페이서, 제2 게이트 구조체의 제1 측면에서 제2 핀의 한 부분의 측벽들을 따라 있는 제3 유전체 스페이서, 및 제2 게이트 구조체의 제2 측면에서 제2 핀의 한 부분의 측벽들을 따라 있는 제4 유전체 스페이서를 추가로 포함한다.
예시적인 실시예 19: 예시적인 실시예 18의 집적 회로 구조체로서, 여기서 제1 유전체 스페이서는 제1 에피택셜 소스 또는 드레인 구조체의 측벽들의 하부 부분을 따라 추가로 있고, 여기서 제2 유전체 스페이서는 제2 에피택셜 소스 또는 드레인 구조체의 측벽들의 하부 부분을 따라 추가로 있으며, 여기서 제3 유전체 스페이서는 제3 에피택셜 소스 또는 드레인 구조체의 측벽들의 하부 부분을 따라 추가로 있고, 여기서 제4 유전체 스페이서는 제4 에피택셜 소스 또는 드레인 구조체의 측벽들의 하부 부분을 따라 추가로 있다.
예시적인 실시예 20: 예시적인 실시예 13, 예시적인 실시예 14, 예시적인 실시예 15, 예시적인 실시예 16, 예시적인 실시예 17, 예시적인 실시예 18 또는 예시적인 실시예 19의 집적 회로 구조체로서, 제1 에피택셜 소스 또는 드레인 구조체 상의 제1 도전성 전극, 제2 에피택셜 소스 또는 드레인 구조체 상의 제2 도전성 전극, 제3 에피택셜 소스 또는 드레인 구조체 상의 제3 도전성 전극, 및 제4 에피택셜 소스 또는 드레인 구조체 상의 제4 도전성 전극을 추가로 포함한다.

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  1. 방법 또는 시스템.
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