CN110491946B - 栅极环绕场效应晶体管 - Google Patents
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- 230000005669 field effect Effects 0.000 title claims abstract description 33
- 239000002184 metal Substances 0.000 claims abstract description 21
- 239000000463 material Substances 0.000 claims description 6
- 229910052710 silicon Inorganic materials 0.000 claims description 6
- 239000010703 silicon Substances 0.000 claims description 6
- 150000004767 nitrides Chemical class 0.000 claims description 4
- 229910052732 germanium Inorganic materials 0.000 claims description 2
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 claims description 2
- 230000000694 effects Effects 0.000 abstract description 6
- 230000003321 amplification Effects 0.000 abstract description 5
- 238000003199 nucleic acid amplification method Methods 0.000 abstract description 5
- 238000000034 method Methods 0.000 description 5
- 239000004065 semiconductor Substances 0.000 description 4
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 239000003989 dielectric material Substances 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 239000000969 carrier Substances 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000002055 nanoplate Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
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- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41725—Source or drain electrodes for field effect devices
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- H—ELECTRICITY
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- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42356—Disposition, e.g. buried gate electrode
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02B—CLIMATE CHANGE MITIGATION TECHNOLOGIES RELATED TO BUILDINGS, e.g. HOUSING, HOUSE APPLIANCES OR RELATED END-USER APPLICATIONS
- Y02B70/00—Technologies for an efficient end-user side electric power management and consumption
- Y02B70/10—Technologies improving the efficiency by using switched-mode power supplies [SMPS], i.e. efficient power electronics conversion e.g. power factor correction or reduction of losses in power supplies or efficient standby modes
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Abstract
本申请公开了一种栅极环绕场效应晶体管，包括：栅极结构，该栅极结构从内向外依次包括纳米片状或者纳米线状的沟道、环绕在沟道外的栅氧化层，环绕在栅氧化层外的负电容层以及环绕在负电容层外的顶层金属层；源极结构，源极结构沿沟道的方向位于栅极结构的第一侧，且与栅极结构的沟道接触；漏极结构，漏极结构沿沟道的方向位于栅极结构的第二侧，且与栅极结构的沟道接触，源极结构和漏极结构通过沟道实现导通。本申请通过将器件的栅极设置为栅极环绕结构，使器件的栅极对沟道具有强控制力，通过在栅极环绕结构中设置负电容层，该负电容层的电压放大作用可降低器件的操作电压，进而在一定程度上降低了器件的功耗。
Description
技术领域
本申请涉及半导体技术领域，具体涉及一种栅极环绕场效应晶体管。
背景技术
随着半导体器件的尺寸不断微缩，电路集成度越来越高。随着半导体器件的沟道长度不断微缩，栅极（Gate）对沟道载流子的控制能力受到漏极（Drain）电场影响而不断降低，器件的短沟道效应（Short Channel Effect，SCE）愈发明显。
针对上述问题，相关技术中提出了鳍式场效应晶体管（Fin Field-EffectTransistor，Fin-FET），由于其具有三维栅极包裹结构，栅极对沟道的控制能力增强，从而在一定程度上降低了漏电流，抑制了短沟道效应。然而，随着半导体制造工艺节点发展到5纳米及以下，鳍式场效应晶体管已不足以满足要求。
上述器件在室温下，由于电子的玻尔兹曼分布特征，亚阈值摆幅（SubthresholdSwing，SS）极限值约60mV/dec.，从而导致器件的操作电压较高，进而导致器件的功耗较高。
发明内容
本申请实施例提供了一种栅极环绕场效应晶体管，可以解决相关技术中提供的器件的操作电压和功耗较高问题。
一方面，本申请实施例提供了一种栅极环绕场效应晶体管，包括：
栅极结构，所述栅极结构从内向外依次包括纳米片状或者纳米线状的沟道、环绕在所述沟道外的栅氧化层，环绕在所述栅氧化层外的负电容层以及环绕在所述负电容层外的顶层金属层；
源极结构，所述源极结构沿所述沟道的方向位于所述栅极结构的第一侧，且与所述栅极结构的所述沟道接触；
漏极结构，所述漏极结构沿所述沟道的方向位于所述栅极结构的第二侧，且与所述栅极结构的所述沟道接触，所述源极结构和所述漏极结构通过所述沟道实现导通。
可选的，所述栅氧化层和所述负电容层之间还包括环绕在所述栅氧化层外的界面缓冲层。
可选的，所述界面缓冲层包括氮化物。
可选的，所述负电容层和所述顶层金属层之间还包括环绕在所述负电容层外的功函数金属层，所述栅极环绕场效应晶体管的功函数由所述界面缓冲层、所述负电容层以及所述功函数金属层决定。
可选的，所述栅氧化层层包括界面层和高k介电层。
可选的，所述负电容层包括铁电材料。
可选的，所述栅极结构包括至少两个沟道，所述至少两个沟道共用一层功函数金属层。
可选的，所述沟道包括硅，和/或，锗。
本申请技术方案，至少包括如下优点：
通过将器件的栅极设置为栅极环绕结构，使器件的栅极对沟道具有强控制力，通过在栅极环绕结构中设置负电容层，该负电容层的电压放大作用可降低器件的操作电压，进而在一定程度上降低了器件的功耗。
附图说明
为了更清楚地说明本申请具体实施方式或现有技术中的技术方案，下面将对具体实施方式或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本申请的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本申请一个示例性提供的栅极环绕场效应晶体管的第一剖面图；
图2是本申请一个示例性实施例提供的栅极环绕场效应晶体管的栅极结构的第二剖面图；
图3是本申请一个示例性提供的栅极环绕场效应晶体管的第一剖面图；
图4是本申请一个示例性实施例提供的栅极环绕场效应晶体管的栅极结构的第二剖面图；
图5是本申请一个示例性提供的栅极环绕场效应晶体管的第一剖面图；
图6是本申请一个示例性提供的栅极环绕场效应晶体管的立体图；
图7是本申请一个示例性实施例提供的栅极环绕场效应晶体管的栅极结构的第二剖面图。
具体实施方式
下面将结合附图，对本发明中的技术方案进行清楚、完整的描述，显然，所描述的实施例是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在不做出创造性劳动的前提下所获得的所有其它实施例，都属于本发明保护的范围。
在本申请的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。此外，术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性。
此外，下面所描述的本申请不同实施方式中所涉及的技术特征只要彼此之间未构成冲突就可以相互结合。
图1示出了本申请一个示例性提供的栅极环绕场效应晶体管的第一剖面图；图2示出了本申请一个示例性实施例提供的栅极环绕场效应晶体管的栅极结构的第二剖面图。
参考图1，本实施例中提供的栅极环绕场效应晶体管100包括栅极结构110、源极结构120以及漏极结构130。
本申请实施例中，定义沟道的长所在的方向为第一方向D1，定义第一方向D1中，指向源极结构120的方向为“左”，定义第一方向D1中，指向漏极结构130的方向为“右”；定义栅极环绕场效应晶体管的高所在的方向为第二方向D2；定义栅极环绕场效应晶体管的宽所在的方向为第三方向D3。
参考图2，栅极结构110从内向外依次包括纳米片状或者纳米线状的沟道111、环绕在沟道111外的栅氧化层112，环绕在栅氧化层112外的负电容（Negative Capacitance，NC）层113以及环绕在负电容层113外的顶层金属（Cap Metal）层114。该环绕形的栅极结构又被称为栅极环绕（Gate All Around，GAA）结构。其中，沟道111包括硅；负电容层113包括铁电材料。
源极结构120沿第一方向D1位于栅极结构110的左侧，且与栅极结构110的沟道111接触；漏极结构130沿第一方向D1位于栅极结构110的右侧，且与栅极结构110的沟道111接触，源极结构120和漏极结构130通过沟道111实现导通。
综上所述，本申请实施例中，通过将器件的栅极设置为栅极环绕结构，使器件的栅极对沟道具有强控制力，通过在栅极环绕结构中设置负电容层，该负电容层的电压放大作用可降低器件的操作电压，进而在一定程度上降低了器件的功耗。
图3示出了本申请一个示例性提供的栅极环绕场效应晶体管的第一剖面图；图4示出了本申请一个示例性实施例提供的栅极环绕场效应晶体管的栅极结构的第二剖面图。
参考图3，本实施例中提供的栅极环绕场效应晶体管300包括栅极结构310、源极结构320以及漏极结构330。
参考图4，栅极结构310从内向外依次包括纳米片状或者纳米线状的沟道311、环绕在沟道111外的栅氧化层312，环绕在栅氧化层312外的界面缓冲层（Barrier Layer）313，环绕在界面缓冲层313外的负电容层314，环绕在负电容层314外的功函数（Work Function，WF）金属层315，以及环绕在功函数金属层315外的顶层金属层316。其中，沟道311包括硅；负电容层314包括铁电材料。
可选的，界面缓冲层313包括氮化物（例如氮化硅）；可选的，栅氧化层312包括界面层（Interface Layer，IL）和高k介电（High-k，HK）层。其中，高k介电层包括高介电系数材料，该高介电系数材料包括介电常数“k”高于10的材料。
源极结构320沿第一方向D1位于栅极结构310的左侧，且与栅极结构310的沟道311接触；漏极结构330沿第一方向D1位于栅极结构310的右侧，且与栅极结构310的沟道311接触，源极结构320和漏极结构330通过沟道311实现导通。
本申请实施例中，界面缓冲层用以调节负电容层与其它层之间的界面；功函数金属层根据需求调节器件阈值电压；最终器件的功函数由界面缓冲层、负电容层以及功函数金属层决定。
图5示出了本申请一个示例性提供的栅极环绕场效应晶体管的第一剖面图；图6示出了本申请一个示例性提供的栅极环绕场效应晶体管的立体图；图7示出了本申请一个示例性实施例提供的栅极环绕场效应晶体管的栅极结构的第二剖面图。
参考图5和图6，本实施例中提供的栅极环绕场效应晶体管500包括栅极结构510、源极结构520以及漏极结构530。
参考图7，栅极结构510从内向外依次包括至少两个（图7中以两个沟道511做示例性说明）纳米片状或者纳米线状的沟道511、环绕在沟道511外的栅氧化层512，环绕在栅氧化层512外的界面缓冲层513，环绕在界面缓冲层513外的负电容层514，环绕在负电容层514外的功函数金属层515，以及环绕在功函数金属层515外的顶层金属层516。其中，沟道511包括硅；负电容层514包括铁电材料。至少两个沟道511共用一层功函数金属层515。
可选的，界面缓冲层513包括氮化物（例如氮化硅）；可选的，栅氧化层512包括界面层和高k介电层。高k介电层包括高介电系数材料。
源极结构520沿第一方向D1位于栅极结构510的左侧，且与栅极结构510的沟道511接触；漏极结构530沿第一方向D1位于栅极结构510的右侧，且与栅极结构510的沟道511接触，源极结构520和漏极结构530通过至少两个沟道511实现导通。
传统的器件中，器件的栅氧化层和沟道在电路中为串联连接，器件的亚阈值摆幅满足以下公式：
其中，为漏电流，/>为栅极电压，/>为硅的表面电势。
亚阈值摆幅因子为：/>
其中，为栅氧化层的电容，/>为沟道电容。
而（在室温下），其中，/>为玻尔兹曼常量，为温度，/>为元电荷。不难看出，传统器件的亚阈值摆幅的极限值约60mV/dec.。
在增加了负电容层后，器件的栅氧化层、沟道以及负电容层在电路中为串联连接，栅极电压、器件电压/>以及负电容层的电容/>满足：/>，其中，/>为器件的电容。
栅极电压放大倍数为：/>，该放大倍数与负电容层的电容成正比。
增加了负电容的器件的亚阈值摆幅为：/>，其中，/>为器件固有的亚阈值摆幅。不难看出，通过增加负电容层，能够对器件的亚阈值摆幅进行控制，从而能够降低器件的操作电压。
显然，上述实施例仅仅是为清楚地说明所作的举例，而并非对实施方式的限定。对于所属领域的普通技术人员来说，在上述说明的基础上还可以做出其它不同形式的变化或变动。这里无需也无法对所有的实施方式予以穷举。而由此所引伸出的显而易见的变化或变动仍处于本申请创造的保护范围之中。
Claims (4)
1.一种栅极环绕场效应晶体管，其特征在于，包括：
栅极结构，所述栅极结构从内向外依次包括纳米片状或者纳米线状的沟道、环绕在所述沟道外的栅氧化层，环绕在所述栅氧化层外的界面缓冲层，环绕在所述界面缓冲层外的负电容层，环绕在所述负电容层外的功函数金属层，以及环绕在所述功函数金属层外的顶层金属层；
源极结构，所述源极结构沿所述沟道的方向位于所述栅极结构的第一侧，且与所述栅极结构的所述沟道接触；
漏极结构，所述漏极结构沿所述沟道的方向位于所述栅极结构的第二侧，且与所述栅极结构的所述沟道接触，所述源极结构和所述漏极结构通过所述沟道实现导通；
其中，所述栅氧化层包括界面层和高k介电层，所述界面缓冲层包括氮化物，所述栅极环绕场效应晶体管的功函数由所述界面缓冲层、所述负电容层以及所述功函数金属层决定。
2.根据权利要求1所述的栅极环绕场效应晶体管，其特征在于，所述负电容层包括铁电材料。
3.根据权利要求1所述的栅极环绕场效应晶体管，其特征在于，所述栅极结构包括至少两个沟道，所述至少两个沟道共用一层功函数金属层。
4.根据权利要求1所述的栅极环绕场效应晶体管，其特征在于，所述沟道包括硅，和/或，锗。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201910777191.5A CN110491946B (zh) | 2019-08-22 | 2019-08-22 | 栅极环绕场效应晶体管 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201910777191.5A CN110491946B (zh) | 2019-08-22 | 2019-08-22 | 栅极环绕场效应晶体管 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN110491946A CN110491946A (zh) | 2019-11-22 |
| CN110491946B true CN110491946B (zh) | 2023-08-11 |
Family
ID=68552755
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201910777191.5A Active CN110491946B (zh) | 2019-08-22 | 2019-08-22 | 栅极环绕场效应晶体管 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN110491946B (zh) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN114008794A (zh) * | 2020-09-11 | 2022-02-01 | 北京大学深圳研究生院 | 负电容无结纳米线场效应晶体管及其制造方法 |
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| CN109525232A (zh) * | 2017-09-18 | 2019-03-26 | 台湾积体电路制造股份有限公司 | 半导体器件 |
-
2019
- 2019-08-22 CN CN201910777191.5A patent/CN110491946B/zh active Active
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| Publication number | Priority date | Publication date | Assignee | Title |
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| CN108288647A (zh) * | 2017-12-14 | 2018-07-17 | 中国科学院微电子研究所 | 环栅纳米线场效应晶体管及其制备方法 |
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| Publication number | Publication date |
|---|---|
| CN110491946A (zh) | 2019-11-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |