CN116157006A - 半导体器件 - Google Patents

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CN116157006A CN202211113488.XA CN202211113488A CN116157006A CN 116157006 A CN116157006 A CN 116157006A CN 202211113488 A CN202211113488 A CN 202211113488A CN 116157006 A CN116157006 A CN 116157006A
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crystalline phase
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朴正敏
林汉镇
丁炯硕
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Abstract

一种半导体器件，包括电容器。电容器包括在第一方向上顺序堆叠的底部电极、介电层和顶部电极。介电层包括介于底部电极与顶部电极之间并在第一方向上堆叠的第一介电层和第二介电层。第一介电层是反铁电的，并且第二介电层是铁电的。第一介电层的热膨胀系数大于第二介电层的热膨胀系数。

Description

半导体器件
相关申请的交叉引用
本专利申请要求于2021年11月19日向韩国知识产权局递交的韩国专利申请No.10-2021-0160384的优先权，其全部内容通过引用并入本文。
技术领域
本公开的实施例涉及一种半导体器件及其制造方法，并且具体地，涉及一种半导体存储器件及其制造方法。
背景技术
由于半导体器件的小尺寸、多功能和/或低成本特性，半导体器件是电子行业中的重要元件。半导体器件被分类为用于存储数据的半导体存储器件、用于处理数据的半导体逻辑器件、以及包括存储元件和逻辑元件在内的混合半导体器件。
随着半导体器件的集成密度增加，需要在有限面积内具有足够高电容的电容器。电容器的静电电容与电极的表面积和介电层的介电常数成正比，而与介电层的等效氧化物厚度成反比。
发明内容
本发明构思的实施例提供了一种具有电容器的半导体器件及其制造方法，该电容器具有增大的静电电容。
本发明构思的实施例提供了一种半导体器件及其制造方法，在该半导体器件中能够容易地控制电容器中的介电层的精细结构。
根据本发明构思的实施例，一种半导体器件包括电容器。电容器包括在第一方向上顺序堆叠的底部电极、介电层和顶部电极，第一方向垂直于底部电极与介电层之间的界面。介电层包括在第一方向上堆叠并介于底部电极与顶部电极之间的第一介电层和第二介电层。第一介电层是反铁电的，并且第二介电层是铁电的。第一介电层的热膨胀系数大于第二介电层的热膨胀系数。
根据本发明构思的实施例，一种半导体器件包括：衬底；多个底部电极，设置在衬底上并且彼此水平间隔开；顶部电极，覆盖多个底部电极；以及介电层，介于多个底部电极中的每一个与顶部电极之间。介电层包括在一个方向上堆叠的第一介电层和第二介电层，该方向垂直于多个底部电极中的每一个与介电层之间的界面。第一介电层是反铁电的，并且第二介电层是铁电的。第一介电层的热膨胀系数大于第二介电层的热膨胀系数。
根据本发明构思的实施例，一种半导体器件包括电容器。电容器包括在第一方向上顺序堆叠的底部电极、介电层和顶部电极，第一方向垂直于底部电极与介电层之间的界面。介电层介于底部电极与顶部电极之间，并且包括在第一方向上堆叠的第一介电层和第二介电层。第一介电层包括反铁电的第一晶相，第二介电层包括铁电的第二晶相，并且第一介电层和第二介电层中的至少一个还包括顺电的亚晶相。在介电层中，亚晶相的比例小于第一晶相的比例和第二晶相的比例。
附图说明
图1是根据本发明构思的实施例的半导体器件的电容器的截面图。
图2和图3是根据本发明构思的实施例的半导体器件的电容器的截面图。
图4是根据本发明构思的实施例的半导体器件的一部分的截面图。
图5和图6是根据本发明构思的实施例的半导体器件的一部分的截面图。
图7是根据本发明构思的实施例的半导体器件的平面图。
图8是沿图7的线A-A′截取的截面图，并且图9是沿图7的线B-B′截取的截面图。
图10是根据本发明构思的实施例的半导体器件的平面图。
图11是根据本发明构思的实施例的半导体器件的透视图。
图12是沿图10的线X1-X1′和Y1-Y1′截取的截面图。
具体实施例
现在将参考示出了实施例的附图来更全面地描述本发明构思的实施例。
图1是根据本发明构思的实施例的半导体器件的电容器的截面图。
参考图1，在实施例中，半导体器件包括电容器结构CAP，电容器结构CAP包括在第一方向VD上依次堆叠的底部电极BE、介电层220和顶部电极TE。介电层220介于底部电极BE与顶部电极TE之间，并且第一方向VD垂直于底部电极BE与介电层220之间的界面。介电层220包括在底部电极BE与顶部电极TE之间在第一方向VD上堆叠的第一介电层222和第二介电层224。在一些实施例中，第一介电层222介于底部电极BE与第二介电层224之间，而第二介电层224介于第一介电层222与顶部电极TE之间，但本发明构思的实施例不必限于该示例。在另一实施例中，与所示结构不同，第二介电层224介于底部电极BE与第一介电层222之间，而第一介电层222介于第二介电层224与顶部电极TE之间。
第一介电层222由至少一种反铁电材料或具有电场感应相变特性的材料形成，或包括至少一种反铁电材料或具有电场感应相变特性的材料。例如，第一介电层222由PbZrO3、AgNbO3、ZrO2或HfZrO2中的至少一种形成或包括这些材料中的至少一种，但本发明构思的实施例不必限于这些材料。第二介电层224由至少一种铁电材料形成或包括至少一种铁电材料。例如，第二介电层224由BaTiO3、HfO2、BiFeO3、PbTiO、或Hf0.5Zr0.5O2中的至少一种形成或包括这些材料中的至少一种，但本发明构思的实施例不必限于这些材料。
第一介电层222的热膨胀系数不同于第二介电层224的热膨胀系数。第一介电层222的热膨胀系数大于第二介电层224的热膨胀系数。例如，第一介电层222的热膨胀系数大于或等于8.0x10-6/K，而第二介电层224的热膨胀系数大于或等于5.0x10-6/K。例如，第一介电层222与第二介电层224的热膨胀系数之间的差大于或等于3.0x10-6/K且小于或等于10.0x10-6/K。
由于第一介电层222和第二介电层224具有不同的热膨胀系数，因此在第一介电层222与第二介电层224之间的界面INF处产生拉伸应力或压缩应力。当第一介电层222的热膨胀系数大于第二介电层224的热膨胀系数时，拉伸应力作用于第一介电层222，而压缩应力作用于第二介电层224。由于界面INF处的应力，能够控制第一介电层222和第二介电层224中每一个介电层的晶相和晶粒尺寸。在实施例中，第一介电层222和第二介电层224的热膨胀系数之间的差大于或等于3.0x10-6/K，并且由于界面INF处的应力，能够控制第一介电层222和第二介电层224中每一个介电层的晶相和晶粒尺寸。
第一介电层222包括第一晶相，该第一晶相是反铁电的或者具有电场感应相变。第一晶相是正方晶相、斜方晶相或菱面体相中的至少一种。第一介电层222还包括顺电的亚晶相，并且该亚晶相是单斜晶相。由于第一介电层222与第二介电层224之间的界面INF处的应力，在第一介电层222中，第一晶相的形成被增加，而亚晶相的形成被抑制。例如，在第一介电层222中，第一晶相的比例大于亚晶相的比例。根据本发明构思的实施例，通过调整第一介电层222和第二介电层224的热膨胀系数之间的差，能够控制第一介电层222以增加第一晶相的比例并减少亚晶相的比例。
第二介电层224包括铁电第二晶相。铁电第二晶相是正方晶相、斜方晶相或菱面体相中的至少一种。第二介电层224还包括顺电的亚晶相。由于第一介电层222与第二介电层224之间的界面INF处的应力，在第二介电层224中，第二晶相的形成被增加，而亚晶相的形成被抑制。即，在第二介电层224中，第二晶相的比例大于亚晶相的比例。根据本发明构思的实施例，通过调整第一介电层222和第二介电层224的热膨胀系数之间的差，在第二介电层224中，能够减少亚晶相的比例并增加第二晶相的比例。
在介电层220中，第一晶相的比例大于第二晶相的比例。例如，在介电层220中，第一晶相的比例大于或等于70％，而第二晶相的比例小于或等于30％。在介电层220中，亚晶相的比例小于第一晶相的比例并且小于第二晶相的比例。例如，介电层220中亚晶相的比例小于10％。通过调整第一介电层222和第二介电层224的热膨胀系数之间的差，能够控制在介电层220中第一晶相、第二晶相和亚晶相的比例。此外，通过调整第一介电层222和第二介电层224的热膨胀系数之间的差，能够将第一介电层222和第二介电层224的晶粒尺寸控制为小于
Figure BDA0003843378640000051
介电层220、第一介电层222和第二介电层224中的每一个在第一方向VD上具有厚度，第一方向VD垂直于第一介电层222与第二介电层224之间的界面INF。第一介电层222的厚度222T不同于第二介电层224的厚度224T。例如，第一介电层222的厚度222T大于第二介电层224的厚度224T。例如，第一介电层222的厚度222T大于介电层220的总厚度220T的70％，而第二介电层224的厚度224T小于介电层220的总厚度220T的30％。介电层220的总厚度220T小于或等于
Figure BDA0003843378640000052
在示例实施例中，第一介电层222的厚度222T和第二介电层224的厚度224T中的每一个小于或等于/>
Figure BDA0003843378640000053
例如，第一介电层222的厚度222T和第二介电层224的厚度224T中的每一个在/>
Figure BDA0003843378640000054
至/>
Figure BDA0003843378640000055
的范围内。在这种情况下，介电层220的总厚度220T小于或等于/>
Figure BDA0003843378640000056
底部电极BE由掺杂多晶硅、金属氮化物(例如，氮化钛)或金属(例如，钨、铝或铜)中的至少一种形成，或者包括这些材料中的至少一种。顶部电极TE由掺杂多晶硅、掺杂硅锗、金属氮化物(例如，氮化钛)或金属(例如，钨、铝或铜)中的至少一种形成，或者包括这些材料中的至少一种。
在实施例中，底部电极BE、介电层220和顶部电极TE通过化学气相沉积方法或物理气相沉积方法来沉积。在实施例中，底部电极BE和顶部电极TE的沉积温度在450℃至700℃的范围内，而介电层220(例如，第一介电层222和第二介电层224)的沉积温度低于约400℃。对介电层220执行退火工艺，并且退火工艺的温度在200℃至700℃的范围内。
根据本发明构思的实施例，介电层220具有多层结构，其中堆叠有反铁电或电场感应相变特性的第一介电层222和铁电的第二介电层224。第一介电层222和第二介电层224具有彼此不同的热膨胀系数。通过调整第一介电层222和第二介电层224的热膨胀系数之间的差(例如，将其调整为大于或等于3.0x10-6/K的值)，能够在第一介电层222与第二介电层224之间的界面INF处产生拉伸应力或压缩应力，并且能够控制介电层220的精细结构(例如，第一介电层222和第二介电层224的晶相和晶粒尺寸)以使电容器结构CAP的静电电容最大化。
因此，在根据本发明构思的实施例的半导体器件和制造方法中，能够增加电容器结构CAP的静电电容，并且能够控制介电层220的精细结构。
图2和图3是根据本发明构思的实施例的半导体器件的电容器的截面图。为了描述简要起见，下面的描述将主要集中于与参考图1描述的电容器中的特征不同的特征。
参考图2和图3，在实施例中，介电层220包括设置在底部电极BE与顶部电极TE之间并且在第一方向VD上交替堆叠的多个第一介电层222和多个第二介电层224。在实施例中，最下面的第一介电层222介于最下面的第二介电层224与底部电极BE之间，但本发明构思的实施例不必限于该示例。在另一实施例中，最下面的第二介电层224介于最下面的第一介电层222与底部电极BE之间。
第一介电层222中的每一个与参考图1描述的第一介电层222相同，而第二介电层224中的每一个与参考图1描述的第二介电层224相同。由于第一介电层222具有不同于第二介电层224的热膨胀系数，因此在第一介电层222与第二介电层224之间的界面INF处产生拉伸应力或压缩应力。由于第一介电层222和第二介电层224之间的界面INF处的应力，能够控制第一介电层222和第二介电层224中每一个介电层的晶相和晶粒尺寸。
第一介电层222中的每一个的厚度222T等于或不同于第二介电层224中的每一个的厚度224T。在实施例中，第一介电层222中的每一个的厚度222T大于第二介电层224中的每一个的厚度224T。第一介电层222的厚度222T之和与介电层220的总厚度220T之比大于第二介电层224的厚度224T之和与总厚度220T之比。例如，第一介电层222的厚度222T之和大于或等于介电层220的总厚度220T的70％，而第二介电层224的厚度224T之和小于或等于介电层220的总厚度220T的30％。介电层220的总厚度220T小于或等于
Figure BDA0003843378640000071
第一介电层222中的每一个的厚度222T小于或等于/>
Figure BDA0003843378640000072
并且第二介电层224中的每一个的厚度224T小于或等于/>
Figure BDA0003843378640000073
例如，第一介电层222中的每一个的厚度222T在/>
Figure BDA0003843378640000074
至/>
Figure BDA0003843378640000075
的范围内，并且第二介电层224中的每一个的厚度224T在/>
Figure BDA0003843378640000076
到/>
Figure BDA0003843378640000077
的范围内。
介电层220具有其中两个第一介电层222和两个第二介电层224交替堆叠的结构，如图2所示，或者具有其中三个第一介电层222和三个第二介电层224交替堆叠的结构，如图3所示。然而，本发明构思的实施例不必限于该示例。例如，在实施例中，介电层220的第一介电层222的数量与第二介电层224的数量不同。
图4是根据本发明构思的实施例的半导体器件的一部分的截面图。
参考图4，在实施例中，电容器CAP设置在衬底100上。衬底100是半导体衬底，例如硅晶片、锗晶片或硅锗晶片。电容器CAP包括设置在衬底100上的多个底部电极BE、覆盖底部电极BE的顶部电极TE、以及介于底部电极BE中的每一个与顶部电极TE之间的介电层220。
位于衬底100上的底部电极BE彼此水平间隔开。在实施例中，底部电极BE中的每一个具有柱状形状。底部电极BE由掺杂多晶硅、金属氮化物(例如，氮化钛)或金属(例如，钨、铝或铜)中的至少一种形成，或者包括这些材料中的至少一种。
下支撑图案230设置在底部电极BE的下侧表面上，而上支撑图案232设置在底部电极BE的上侧表面上。下支撑图案230与底部电极BE的下侧表面接触并且支撑底部电极BE的下侧表面。上支撑图案232与底部电极BE的上侧表面接触并且支撑底部电极BE的上侧表面。下支撑图案230和上支撑图案232由至少一种绝缘材料(例如氮化硅、氧化硅或氮氧化硅)形成，或者包括至少一种绝缘材料(例如氮化硅、氧化硅或氮氧化硅)。下支撑图案230和上支撑图案232形成在相邻底部电极BE对之间。在实施例中，下支撑图案230和上支撑图案232连接相邻底部电极BE对。
介电层220覆盖底部电极BE以及下支撑图案230和上支撑图案232。介电层220具有与参考图1至图3描述的介电层220基本相同的特征。例如，介电层220具有多层结构，其中至少一个第一介电层222和至少一个第二介电层224在一个方向上堆叠，该方向垂直于底部电极BE中的每一个与介电层220之间的界面，如参考图1至图3所述。
顶部电极TE设置在介电层220上，并填充底部电极BE之间以及下支撑图案230与上支撑图案232之间的空间。顶部电极TE由掺杂多晶硅、掺杂硅锗、金属氮化物(例如，氮化钛)或金属(例如，钨、铝或铜)中的至少一种形成，或者包括这些材料中的至少一种。
蚀刻停止层210设置在衬底100上并且位于底部电极BE之间。顶部电极TE设置在蚀刻停止层210上并覆盖蚀刻停止层210，并且介电层220延伸到位于蚀刻停止层210与顶部电极TE之间的区域中。蚀刻停止层210由至少一种绝缘材料(例如氮化硅、氧化硅或氮氧化硅)形成，或者包括至少一种绝缘材料(例如氮化硅、氧化硅或氮氧化硅)。
图5和图6是根据本发明构思的实施例的半导体器件的一部分的截面图。为了描述简要起见，下面的描述将集中于与参考图4描述的半导体器件中的特征不同的特征。
参考图5和图6，在实施例中，位于衬底100上的底部电极BE彼此水平间隔开。
在实施例中，如图5所示，底部电极BE中的每一个具有空心圆柱体形状，该空心圆柱体形状具有一个封闭端，并呈杯状。底部电极BE中的每一个具有彼此相对的外侧表面和内侧表面。下支撑图案230设置在底部电极BE的下外侧表面上，而上支撑图案232设置在底部电极BE的上外侧表面上。下支撑图案230与底部电极BE的下外侧表面接触并且支撑底部电极BE的下外侧表面。上支撑图案232与底部电极BE的上外侧表面接触并支撑底部电极BE的上外侧表面。顶部电极TE覆盖底部电极BE中的每一个的外侧表面并且面对底部电极BE中的每一个的内侧表面。介电层220延伸到位于底部电极BE中的每一个的外侧表面与顶部电极TE之间以及底部电极BE中的每一个的内侧表面与顶部电极TE之间的区域中。
在实施例中，底部电极BE中的每一个具有半柱状形状，如图6所示。例如，底部电极BE中的每一个具有呈柱状形状的下部和呈空心圆柱体形状的上部。当底部电极BE中的每一个具有半柱状形状时，底部电极BE中的每一个的上部具有彼此相对的内侧表面和外侧表面。下支撑图案230设置在底部电极BE的下侧表面(例如，底部电极BE中的每一个的下部的侧表面)上，而上支撑图案232设置在底部BE电极的上侧表面(例如，底部电极BE中的每一个的上部的外侧表面)上。下支撑图案230与底部电极BE的下侧表面接触并且支撑底部电极BE的下侧表面。上支撑图案232与底部电极BE的上侧表面接触并且支撑底部电极BE的上侧表面。顶部电极TE覆盖底部电极BE中的每一个的上部的外侧表面并且面对底部电极BE中的每一个的上部的内侧表面。此外，顶部电极TE覆盖底部电极BE中的每一个的下部的侧表面。介电层220延伸到位于底部电极BE中的每一个的下部的侧表面与顶部电极TE之间、底部电极BE中的每一个的上部的外侧表面与顶部电极TE之间、以及底部电极BE中的每一个的内侧表面与顶部电极TE之间的区域中。
图7是根据本发明构思的实施例的半导体器件的平面图。图8是沿图7的线A-A′截取的截面图，而图9是沿图7的线B-B′截取的截面图。
参考图7至图9，在实施例中，衬底100包括有源图案ACT。衬底100是半导体衬底，例如硅晶片、锗晶片或硅锗晶片。有源图案ACT在与衬底100的底面100L平行的第一方向D1和第二方向D2上彼此间隔开。第一方向D1和第二方向D2彼此不平行。在实施例中，第一方向D1和第二方向D2彼此垂直。有源图案ACT中的每一个是在第三方向D3上延伸的条形图案，第三方向D3与衬底100的底面100L平行但不与第一方向D1和第二方向D2平行。有源图案ACT中的每一个是衬底100的在第四方向D4上突出的一部分，第四方向D4与衬底100的底面100L垂直。
器件隔离层102设置在衬底100上以限定有源图案ACT。器件隔离层102介于有源图案ACT之间，并且由氧化硅、氮化硅和/或氮氧化硅中的至少一种形成，或者包括这些材料中的至少一种。
字线WL设置在衬底100中并且与有源图案ACT和器件隔离层102交叉。字线WL在第一方向D1上彼此间隔开并且在第二方向D2上延伸。字线WL被掩埋并设置在有源图案ACT和器件隔离层102中。
字线WL中的每一条包括贯穿有源图案ACT和器件隔离层102的上部的栅电极GE、介于栅电极GE与有源图案ACT之间以及栅电极GE与器件隔离层102之间的栅极介电图案GI、以及设置在栅电极GE的顶面上的栅极封盖图案GC。栅极封盖图案GC的顶面与器件隔离层102的顶面共面。例如，栅极封盖图案GC的顶面位于与器件隔离层102的顶面相同的高度处。
栅电极GE包括导电材料。在实施例中，导电材料是掺杂半导体材料(例如，掺杂硅或掺杂锗)、导电金属氮化物(例如，氮化钛或氮化钽)、金属(例如，钨、钛或钽)、或金属-半导体化合物(例如，硅化钨、硅化钴或硅化钛)之一。栅极介电图案GI由例如氧化硅、氮化硅和/或氮氧化硅中的至少一种形成，或者包括这些材料中的至少一种。栅极封盖图案GC由例如氧化硅、氮化硅和/或氮氧化硅中的至少一种形成，或者包括这些材料中的至少一种。
第一杂质注入区110a和第二杂质注入区110b设置在有源图案ACT中的每一个中。第二杂质注入区110b彼此间隔开，第一杂质注入区110a介于其间。第一杂质注入区110a设置在与有源图案ACT中的每一个交叉的一对字线WL之间。第二杂质注入区110b彼此间隔开，一对字线WL介于其间。第一杂质注入区110a包含与第二杂质注入区110b相同的导电类型的杂质。
绝缘层120设置在衬底100上并覆盖有源图案ACT、器件隔离层102和字线WL。在实施例中，绝缘层120由氧化硅、氮化硅或氮氧化硅中的至少一种形成或包括这些材料中的至少一种，并且可以具有单层或多层结构。
位线BL设置在衬底100上和绝缘层120上。位线BL与字线WL交叉。位线BL在第一方向D1上延伸并且在第二方向D2上彼此间隔开。位线BL中的每一条包括顺序堆叠在绝缘层120上的多晶硅图案130、欧姆图案132和含金属图案134。多晶硅图案130由掺杂或未掺杂多晶硅形成，或者包括掺杂或未掺杂多晶硅。欧姆图案132由至少一种金属硅化物形成，或者包括至少一种金属硅化物。含金属图案134由金属(例如，钨、钛或钽)或导电金属氮化物(例如，氮化钛、氮化钽或氮化钨)中的至少一种形成，或者包括这些材料中的至少一种。
下封盖图案140和上封盖图案142顺序地堆叠在位线BL中的每一条上。下封盖图案140设置在位线BL中的每一条与上封盖图案142之间。下封盖图案140和上封盖图案142在第一方向D1上沿着位线BL中的每一条的顶面延伸。下封盖图案140由氮化物(例如，氮化硅)或氮氧化物(例如，氮氧化硅)中的至少一种形成或者包括这些材料中的至少一种，而上封盖图案142由至少一种氮化物(例如，氮化硅)形成或者包括至少一种氮化物(例如，氮化硅)。
位线接触部DC设置在位线BL中的每一条的下方并且在第一方向D1上彼此间隔开。位线接触部DC中的每一个贯穿多晶硅图案130和绝缘层120，并且与对应的有源图案ACT的第一杂质注入区110a电连接。欧姆图案132和含金属图案134覆盖位线接触部DC的顶面。位线接触部DC由以下至少一种形成或包括以下至少一种：掺杂半导体材料(例如，掺杂硅或掺杂锗)、导电金属氮化物(例如，氮化钛或氮化钽)、金属(例如，钨、钛或钽)、或金属-半导体化合物(例如，硅化钨、硅化钴或硅化钛)。
位线间隔物150设置在位线BL中的每一条的侧表面上。位线间隔物150沿着位线BL中的每一条的侧表面或在第一方向D1上延伸。位线间隔物150从位线BL中的每一条的侧表面延伸到下封盖图案140的侧表面和上封盖图案142的侧表面。位线间隔物150包括在位线BL中的每一条的侧表面上顺序堆叠的第一间隔物151、第二间隔物155和第三间隔物157。第一间隔物151和第二间隔物155设置在绝缘层120上，并且第一间隔物151的最底面和第二间隔物155的最底面与绝缘层120的顶面接触。第三间隔物157覆盖绝缘层120的侧表面，并且第三间隔物157的最底面与衬底100的顶面接触。第一间隔物至第三间隔物151、155和157覆盖下封盖图案140的侧表面和上封盖图案142的侧表面。第一间隔物151和第三间隔物157由相同的绝缘材料(例如，氮化硅)形成，或者包括相同的绝缘材料(例如，氮化硅)。在实施例中，第二间隔物155由绝缘材料(例如，氧化硅)形成或者包括绝缘材料(例如，氧化硅)，该绝缘材料相对于第一间隔物151和第三间隔物157具有蚀刻选择性。在实施例中，第二间隔物155是气隙区。
间隙填充绝缘图案153设置在位线接触部DC中的每一个的侧表面上。间隙填充绝缘图案153由氧化硅、氮化硅或氮氧化硅中的至少一种形成，或者包括这些材料中的至少一种。第一间隔物151延伸到位于位线接触部DC中的每一个的侧表面与间隙填充绝缘图案153之间的区域中，并且还延伸到位于器件隔离层102与间隙填充绝缘图案153之间的区域中。绝缘衬垫152介于第一间隔物151与间隙填充绝缘图案153之间。间隙填充绝缘图案153与第一间隔物151间隔开，绝缘衬垫152介于其间。绝缘衬垫152的至少一部分延伸到位于第一间隔物151与第三间隔物157之间的区域中，并且与第二间隔物155的最底面接触。间隙填充绝缘图案153与第三间隔物157的最底面接触。在实施例中，绝缘衬垫152由氧化硅形成或包括氧化硅。
存储节点接触部BC设置在相邻位线BL之间，并且在第一方向D1上彼此间隔开。存储节点接触部BC中的每一个与有源图案ACT中的每一个中的对应的第二杂质注入区110b电连接。存储节点接触部BC由掺杂或未掺杂多晶硅形成，或者包括掺杂或未掺杂多晶硅。绝缘围栏设置在存储节点接触部BC之间。位于相邻位线BL之间的绝缘围栏和存储节点接触部BC在第一方向D1上交替布置。在实施例中，绝缘围栏由氮化硅形成或包括氮化硅。位线间隔物150介于位线BL中的每一条与存储节点接触部BC之间。
着接焊盘LP设置在存储节点接触部BC上。着接焊盘LP由金属(例如，钨)形成，或者包括金属(例如，钨)。着接焊盘LP中的每一个的上部覆盖上封盖图案142的顶面，并且比存储节点接触部BC中的每一个宽。着接焊盘LP中的每一个的上部从存储节点接触部BC中的每一个开始在第二方向D2上或在第二方向D2的相反方向上横向延伸。着接焊盘LP中的每一个的上部与对应的位线BL竖直重叠。此外，存储节点欧姆层和扩散防止图案介于存储节点接触部BC中的每一个与着接焊盘LP中的每一个之间。存储节点欧姆层由至少一种金属硅化物形成或包括至少一种金属硅化物。扩散防止图案由至少一种金属氮化物(例如，氮化钛或氮化钽)形成，或者包括至少一种金属氮化物(例如，氮化钛或氮化钽)。
上绝缘层160填充位于相邻着接焊盘LP之间的空间。上绝缘层160部分地贯穿上封盖图案142和下封盖图案140，并且与第一间隔物至第三间隔物151、155和157的顶面接触。在实施例中，上绝缘层160由氧化硅、氮化硅或氮氧化硅中的至少一种形成，或者包括这些材料中的至少一种。
底部电极BE设置在着接焊盘LP上。底部电极BE由掺杂多晶硅、金属氮化物(例如，氮化钛)或金属(例如，钨、铝或铜)中的至少一种形成，或者包括这些材料中的至少一种。如参考图4至图6所述，底部电极BE中的每一个具有以下形状之一：柱状形状、具有一个封闭端的空心圆柱体形状(例如，杯状)或半柱状形状。设置支撑底部电极BE的上侧表面的上支撑图案232，并且设置支撑底部电极BE的下侧表面的下支撑图案230。上支撑图案232和下支撑图案230由至少一种绝缘材料(例如，氮化硅、氧化硅或氮氧化硅)形成，或者包括至少一种绝缘材料(例如，氮化硅、氧化硅或氮氧化硅)。
蚀刻停止层210设置在底部电极BE之间并覆盖上绝缘层160。蚀刻停止层210由至少一种绝缘材料(例如，氮化硅、氧化硅或氮氧化硅)形成，或者包括至少一种绝缘材料(例如，氮化硅、氧化硅或氮氧化硅)。
介电层220覆盖底部电极BE以及上支撑图案232和下支撑图案230。介电层220具有与参考图1至图3描述的介电层220基本相同的特征。例如，如参考图1至图3所述，介电层220具有多层结构，其中至少一个第一介电层222和至少一个第二介电层224在一个方向上堆叠，该方向垂直于底部电极BE中的每一个与介电层220之间的界面。
顶部电极TE设置在介电层220上，并填充位于底部电极BE之间以及上支撑图案232与下支撑图案230之间的空间。顶部电极TE由掺杂多晶硅、掺杂硅锗、金属氮化物(例如，氮化钛)或金属(例如，钨、铝或铜)中的至少一种形成，或者包括这些材料中的至少一种。底部电极BE、介电层220和顶部电极TE构成电容器CAP。
图10是根据本发明构思的实施例的半导体器件的平面图。图11是根据本发明构思的实施例的半导体器件的透视图，而图12是沿着图10的线X1-X1′和Y1-Y1′截取的截面图。
参考图10至图12，在实施例中，半导体器件包括衬底310、多条第一导线320、沟道层330、栅电极340、栅极绝缘层350和电容器结构CAP。在实施例中，半导体器件是包括竖直沟道晶体管(VCT)的存储器件。竖直沟道晶体管包括竖直延伸的沟道图案，例如从衬底310开始在竖直方向上延伸的沟道层330。
下绝缘层312设置在衬底310上，而第一导线320设置在下绝缘层312上。第一导线320在第一方向(例如，x方向)上彼此间隔开，并在第二方向(例如，y方向)上延伸。第一方向和第二方向(例如，x方向和y方向)与衬底310的底面310L平行，但彼此不平行。在实施例中，第一方向和第二方向彼此垂直。多个第一绝缘图案322设置在下绝缘层312上以及第一导线320之间。第一绝缘图案322在第二方向(例如，y方向)上延伸，并且第一绝缘图案322的顶面与第一导线320的顶面共面。第一导线320用作位线。
第一导线320由掺杂多晶硅、金属、导电金属氮化物、导电金属硅化物、导电金属氧化物或其组合中的至少一种形成，或者包括这些材料中的至少一种。例如，第一导线320由以下至少一种形成或包括以下至少一种：掺杂多晶硅、Al、Cu、Ti、Ta、Ru、W、Mo、Pt、Ni、Co、TiN、TaN、WN、NbN、TiAl、TiAlN、TiSi、TiSiN、TaSi、TaSiN、RuTiN、NiSi、CoSi、IrOx、RuOx或其组合，但本发明构思的实施例不必限于这些示例。第一导线320中的每一条可以包括由上述材料中的至少一种形成的一个或多个层。在实施例中，第一导线320包括二维半导体，例如，石墨烯、碳纳米管或其组合。
在实施例中，沟道层330设置在第一导线320上，在第一方向和第二方向(例如，x方向和y方向)上彼此间隔开，并形成矩阵图案。沟道层330具有竖直沟道结构，该竖直沟道结构在与衬底310的底面310L垂直的第三方向(例如，z方向)上延伸。沟道层330在第一方向(例如，x方向)上具有第一宽度，并且在第三方向(例如，z方向)上具有第一高度，其中第一高度大于第一宽度。例如，第一高度是第一宽度的约2倍至10倍，但本发明构思的实施例不必限于该示例。在实施例中，沟道层330在第二方向(例如，y方向)上具有第二宽度，并且第二宽度基本等于第一宽度。沟道层330的下部用作第一源/漏区，沟道层330的上部用作第二源/漏区，并且沟道层330的位于第一源/漏区与第二源/漏区之间的部分用作沟道区。
沟道层330由氧化物半导体中的至少一种形成或包括氧化物半导体中的至少一种，氧化物半导体例如是InxGayZnzO、InxGaySizO、InxSnyZnzO、InxZnyO、ZnxO、ZnxSnyO、ZnxOyN、ZrxZnySnzO、SnxO、HfxInyZnzO、GaxZnySnzO、AlxZnySnzO、YbxGayZnzO、InxGayO或其组合。沟道层330包括由至少一种氧化物半导体形成的一个或多个层。沟道层330具有比硅的带隙能量大的带隙能量。在实施例中，沟道层330具有约1.5eV至5.6eV的带隙能量。例如，当沟道层330具有约2.0eV至4.0eV的带隙能量时，沟道层330呈现出优化的沟道性能。沟道层330具有多晶或非晶结构，但本发明构思的实施例不必限于该示例。在实施例中，沟道层330包括二维半导体，例如，石墨烯、碳纳米管或其组合。
栅电极340设置在沟道层330的相对侧表面上并且在第一方向(例如，x方向)上延伸。栅电极340包括分别面对沟道层330的两个相对侧表面(例如，第一侧表面和第二侧表面)的第一子栅电极340P1和第二子栅电极340P2。沟道层330设置在第一子栅电极340P1与第二子栅电极340P2之间，并且该半导体器件具有双栅极晶体管结构。然而，本发明构思的实施例不必限于该示例。在实施例中，第二子栅电极340P2被省略，并且仅形成面对沟道层330的第一侧表面的第一子栅电极340P1。该半导体器件具有单栅极晶体管结构。
栅电极340由掺杂多晶硅、金属、导电金属氮化物、导电金属硅化物、导电金属氧化物或其组合中的至少一种形成，或者包括这些材料中的至少一种。例如，栅电极340由以下至少一种形成或包括以下至少一种：掺杂多晶硅、Al、Cu、Ti、Ta、Ru、W、Mo、Pt、Ni、Co、TiN、TaN、WN、NbN、TiAl、TiAlN、TiSi、TiSiN、TaSi、TaSiN、RuTiN、NiSi、CoSi、IrOx、RuOx或其组合，但本发明构思的实施例不必限于这些示例。
栅极绝缘层350包围沟道层330或覆盖沟道层330的侧表面，并介于沟道层330与栅电极340之间。在实施例中，如图10所示，沟道层330的整个侧表面覆盖有栅极绝缘层350，并且栅电极340的侧表面的一部分与栅极绝缘层350接触。在实施例中，栅极绝缘层350在栅电极340的延伸方向(例如，第一方向或x方向)上延伸，并且沟道层330的仅面对栅电极340的两个侧表面与栅极绝缘层350相接触。
栅极绝缘层350由氧化硅、氮氧化硅、介电常数比氧化硅的介电常数大的高k介电材料或其组合中的至少一种形成，或者包括这些材料中的至少一种。高k介电材料包括金属氧化物材料或金属氮氧化物材料。例如，高k介电材料包括HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、ZrO2、Al2O3或其组合。
多个第二绝缘图案332设置在第一绝缘图案322和第一导线320上。第二绝缘图案332在第二方向(例如，y方向)上延伸，并且沟道层330设置在相邻的第二绝缘图案332之间。此外，第一间隙填充层334和第二间隙填充层336设置在位于相邻的第二绝缘图案332之间以及相邻的沟道层330之间的空间中。第一间隙填充层334设置在相邻沟道层330之间的空间的底部中，而第二间隙填充层336形成在第一间隙填充层334上并填充相邻沟道层330之间的空间的剩余部分。第二间隙填充层336的顶面与沟道层330的顶面共面，并且第二间隙填充层336覆盖栅电极340的顶面。备选地，在实施例中，第一绝缘图案322和第二绝缘图案332由连续材料层形成，以及/或者第一间隙填充层334和第二间隙填充层336由连续材料层形成。
电容器接触部360设置在沟道层330上。在实施例中，电容器接触部360与沟道层330竖直重叠，在第一方向和第二方向(例如，x方向和y方向)上彼此间隔开，或者形成矩阵图案。电容器接触部360由以下至少一种形成或包括以下至少一种：掺杂多晶硅、Al、Cu、Ti、Ta、Ru、W、Mo、Pt、Ni、Co、TiN、TaN、WN、NbN、TiAl、TiAlN、TiSi、TiSiN、TaSi、TaSiN、RuTiN、NiSi、CoSi、IrOx、RuOx或其组合，但本发明构思的实施例不必限于这些示例。上绝缘层362设置在第二绝缘图案332和第二间隙填充层336上并且包围电容器接触部360的侧表面。
蚀刻停止层210设置在上绝缘层362上，并且电容器CAP设置在蚀刻停止层210上。电容器CAP包括彼此水平间隔开的底部电极BE、覆盖底部电极BE的介电层220、以及覆盖介电层220和底部电极BE的顶部电极TE。
底部电极BE中的每一个贯穿蚀刻停止层210并电连接到电容器接触部360的顶面。如参考图4至图6所述，底部电极BE中的每一个具有以下形状之一：柱状形状、具有一个封闭端的空心圆柱体形状(例如，杯状)或半柱状形状。底部电极BE中的每一个与电容器接触部360竖直重叠。底部电极BE在第一方向和第二方向(例如，x方向和y方向)上彼此间隔开，或者形成矩阵图案。备选地，在实施例中，着接焊盘还设置在电容器接触部360与底部电极BE之间，并且底部电极BE以六边形图案布置。底部电极BE和顶部电极TE具有与参考图4至图6描述的底部电极BE和顶部电极TE基本相同的特征。
介电层220覆盖底部电极BE。介电层220具有与参考图1至图3描述的介电层220基本相同的特征。例如，如参考图1至图3所述，介电层220具有多层结构，其中至少一个第一介电层222和至少一个第二介电层224在一个方向上堆叠，该方向垂直于底部电极BE中的每一个与介电层220之间的界面。
根据本发明构思的实施例，电容器结构的介电层具有多层结构，在该多层结构中堆叠有反铁电或电场感应相变的第一介电层和铁电的第二介电层。通过调整第一介电层和第二介电层的热膨胀系数之间的差(例如，将其调整为大于或等于3.0x10-6/K的值)，能够在第一介电层与第二介电层之间的界面处提供拉伸应力或压缩应力，并且在这种情况下，控制了介电层的精细结构(例如，第一介电层和第二介电层中的晶相和晶粒尺寸)以使电容器结构的静电电容最大化。
因此，在根据本发明构思的实施例的半导体器件和制造方法中，能够增加电容器结构的静电电容并且能够控制介电层的精细结构。
虽然已具体示出和描述了本发明构思的实施例，但本领域普通技术人员将理解，在不脱离所附权利要求的精神和范围的情况下，可以对其进行形式和细节上的改变。

Claims (20)

1.一种半导体器件，包括：
电容器，
其中，所述电容器包括在第一方向上顺序堆叠的底部电极、介电层和顶部电极，所述第一方向垂直于所述底部电极与所述介电层之间的界面，
其中，所述介电层介于所述底部电极与所述顶部电极之间，并且包括在所述第一方向上堆叠的第一介电层和第二介电层，
所述第一介电层是反铁电的，
所述第二介电层是铁电的，以及
所述第一介电层的热膨胀系数大于所述第二介电层的热膨胀系数。
2.根据权利要求1所述的半导体器件，其中，所述第一介电层的热膨胀系数与所述第二介电层的热膨胀系数之间的差大于或等于3.0x10-6/K。
3.根据权利要求1所述的半导体器件，其中，所述第一介电层包括反铁电的第一晶相，以及
所述第一晶相是正方晶相、斜方晶相或菱面体相中的至少一种。
4.根据权利要求3所述的半导体器件，其中，所述第二介电层包括铁电的第二晶相，以及
所述第二晶相是正方晶相、斜方晶相或菱面体相中的至少一种。
5.根据权利要求4所述的半导体器件，其中，所述第一介电层还包括顺电的亚晶相，
所述亚晶相是单斜晶相，以及
在所述第一介电层中，所述第一晶相的比例大于所述亚晶相的比例。
6.根据权利要求4所述的半导体器件，其中，所述第二介电层还包括顺电的亚晶相，
所述亚晶相是单斜晶相，以及
在所述第二介电层中，所述第二晶相的比例大于所述亚晶相的比例。
7.根据权利要求4所述的半导体器件，其中，在所述介电层中，所述第一晶相的比例大于所述第二晶相的比例。
8.根据权利要求7所述的半导体器件，其中，所述第一介电层和所述第二介电层中的至少一个还包括顺电的亚晶相，
所述亚晶相是单斜晶相，以及
在所述介电层中，所述亚晶相的比例小于所述第一晶相的比例和所述第二晶相的比例。
9.根据权利要求1所述的半导体器件，其中，所述第一介电层和所述第二介电层中的每一个具有在所述第一方向上的厚度，以及
所述第一介电层的厚度大于所述第二介电层的厚度。
10.根据权利要求1所述的半导体器件，其中，
设置有多个所述第一介电层，
设置有多个所述第二介电层，以及
所述介电层包括在所述底部电极与所述顶部电极之间在所述第一方向上交替堆叠的所述多个所述第一介电层和所述多个所述第二介电层。
11.根据权利要求10所述的半导体器件，其中，所述介电层、所述第一介电层和所述第二介电层中的每一个具有在所述第一方向上的厚度，以及
所述第一介电层的厚度之和与所述介电层的总厚度之比大于所述第二介电层的厚度之和与所述介电层的总厚度之比。
12.一种半导体器件，包括：
衬底；
多个底部电极，设置在所述衬底上并且彼此水平间隔开；
顶部电极，覆盖所述多个底部电极；以及
介电层，介于所述多个底部电极中的每一个与所述顶部电极之间，
其中，所述介电层包括在第三方向上堆叠的第一介电层和第二介电层，所述第三方向垂直于所述多个底部电极中的每一个与所述介电层之间的界面，
所述第一介电层是反铁电的，
所述第二介电层是铁电的，以及
所述第一介电层的热膨胀系数大于所述第二介电层的热膨胀系数。
13.根据权利要求12所述的半导体器件，其中，所述第一介电层的热膨胀系数与所述第二介电层的热膨胀系数之间的差大于或等于3.0x10-6/K并且小于或等于10.0x10-6/K。
14.根据权利要求12所述的半导体器件，其中，
所述第一介电层包括反铁电的第一晶相，
所述第二介电层包括铁电的第二晶相，以及
在所述介电层中，所述第一晶相的比例大于所述第二晶相的比例。
15.根据权利要求14所述的半导体器件，其中，所述第一介电层和所述第二介电层中的至少一个还包括顺电的亚晶相，以及
在所述介电层中，所述亚晶相的比例小于所述第一晶相的比例和所述第二晶相的比例。
16.根据权利要求12所述的半导体器件，其中，所述第一介电层和所述第二介电层中的每一个具有在所述第三方向上的厚度，以及
所述第一介电层的厚度大于所述第二介电层的厚度。
17.根据权利要求12所述的半导体器件，其中，所述多个底部电极中的每一个具有柱状形状、杯状形状或半柱状形状中的一种。
18.根据权利要求12所述的半导体器件，还包括：
多条位线，设置在所述衬底上，其中，所述多条位线在第一方向上延伸并在第二方向上彼此间隔开，其中，所述第一方向和所述第二方向与所述衬底的底面平行并且彼此交叉；以及
多个存储节点接触部，介于所述多条位线之间并在所述第一方向上彼此间隔开，
其中，所述多个底部电极中的每一个电连接到对应的存储节点接触部。
19.根据权利要求18所述的半导体器件，其中，所述衬底包括有源图案，
每一个所述有源图案包括第一杂质注入区和第二杂质注入区，所述第二杂质注入区彼此间隔开并且所述第一杂质注入区介于其间，
所述多条位线中的每一条电连接到所述第一杂质注入区，以及
所述多个存储节点接触部中的每一个电连接到对应的第二杂质注入区。
20.一种半导体器件，包括：
电容器，
其中，所述电容器包括在第一方向上顺序堆叠的底部电极、介电层和顶部电极，所述第一方向垂直于所述底部电极与所述介电层之间的界面，
其中，所述介电层介于所述底部电极与所述顶部电极之间，并且包括在所述第一方向上堆叠的第一介电层和第二介电层，
所述第一介电层包括反铁电的第一晶相，
所述第二介电层包括铁电的第二晶相，
所述第一介电层和所述第二介电层中的至少一个还包括顺电的亚晶相，
在所述介电层中，所述亚晶相的比例小于所述第一晶相的比例和所述第二晶相的比例。
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