TW201517243A - 相互支援之ｘｆｄ封裝 - Google Patents

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Richard Dewitt Crisp
Belgacem Haba
Wael Zohni
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Invensas Corp
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Abstract

本案為一種微電子封裝，其介電質元件具有第一與第二平行的孔。第一微電子元件之接點係覆蓋第一孔，第二微電子元件之接點係覆蓋第二孔。第二微電子元件可覆蓋第一微電子元件的後表面，以及與第一微電子元件相同的介電質元件表面。第一與第二孔間的介電質元件第二表面上第一端子可配置來傳送所有資料信號，藉以讀取與寫入存取第一與第二微電子元件內的記憶體位置。

Description

相互支援之XFD封裝
本案係關於微電子封裝以及併入有微電子封裝的組件。
半導體晶片通常設置為個別的封裝單元。標準的晶片具有大前表面之平整矩形主體，前表面有接點連接至晶片的內部電路。每一個別的晶片設於於封裝內部，封裝外部有端子可連接至內部晶片的接點。接著，端子(即封裝的外部連接點)係配置來電連接於電路板，例如印刷電路板。在許多傳統的設計中，晶片封裝占了遠大於晶片本身面積之電路板的面積。對照平整晶片之前表面，本案中「晶片的面積」應理解為該前表面的面積。
對於晶片之任何實體配置，尺寸為一重要考量。隨著可攜式電子裝置的快速發展，晶片緊密實體配置的需求已經更加強烈。例如，一般稱為「智慧型手機」的裝置整合了強大的資料處理器、記憶體與輔助裝置(例如，全球定位系統接收器)的蜂巢式手機、電子相機、與區域網路連接以及高解析度顯示器與相關的影像處理晶片之功能。此種裝置可提供的功能，如完全的網際網路連接、包含完全解析度視訊的娛樂、導航、電 子銀行、以及更多功能，通通都在一個口袋大小的裝置中。複雜的可攜式裝置需要封裝很多晶片到小空間中。另外，一些晶片具有許多輸入與輸出連接，一般稱為「I/O」。這些I/O必須互連於其他晶片的I/O。形成互連的組件不該大大增加組件的大小。類似的需求也產生在其他產品中，例如，用於網際網路搜尋引擎的資料伺服器，即需要增加性能與減小尺寸。
含有記憶體儲存陣列的半導體晶片(尤其是動態隨機存取記 憶體晶片(DRAM)與快閃記憶體晶片)通常包裝在單個或多個晶片封裝與組件中。每個封裝具有許多電性連接點，用於傳送信號、電力、與接地於端子和晶片之間。電性連接點可包括不同類型的導體：例如水平導體，例如線路、梁式引線等，其相對於晶片的接觸承載表面而延伸於水平方向中；垂直的導體，例如通孔，其相對於晶片的表面而延伸於垂直方向中；以及打線接合，其相對於晶片的表面而延伸於水平與垂直方向兩者中。
傳統微電子封裝可作為提供記憶體儲存陣列功能的微電子 元件，亦即，利用更多數量的主動裝置作為記憶體儲存陣列功能，而非其他功能的微電子元件。微電子元件可包括DRAM晶片、或者此種半導體晶片的堆疊電性互連組件。通常，此種封裝所有端子，係放置於安裝有微電子元件封裝基板的一或多個周邊邊緣附近的多組行中。[之後為“112”，以對照本文]例如，第1圖傳統微電子封裝12中，三行14的端子可設置成相鄰於封裝基板20的第一周邊邊緣16，且另外三行18的端子可設置成相鄰於封裝基板20的第二周邊邊緣22。傳統封裝中封裝基板20的中心區域24不具有任何行的端子。第1圖為封裝內的半導體晶片11，具有元件接點26在其面28上，元件接點26透過延伸通過封裝基板20中心區域24中的孔(例如，接合 窗)之打線接合30，而電性互連於封裝12的行14、18的端子。在某些情況下，黏著層32可設置於微電子元件半導體晶片11的面28與基板20之間，以加強微電子元件與基板之間的力學連接，其中打線接合延伸通過黏著層32中的開孔。
傳統的電路板或其它微電子組件通常配置成耦接於具有一 或更多個第一類型的微電子元件在其中之微電子封裝。此種電路板或其它微電子組件通常無法耦接於具有一或更多個不同或第二類型的微電子元件在其中之微電子封裝。
有鑑於上述情況，電路板或其它微電子組件的設計可以進行 一些改良，以改良其功能或性能，特別是多個封裝可以安裝且電性互連於彼此的電路板或其它微電子組件。
本發明提供一種微電子封裝。封裝可具有一介電質元件，介 電質元件具有第一與第二對立的表面，且具有第一與第二相間隔的孔，每一孔延伸於第一與第二表面之間。一第一微電子元件可具有面向第一表面的一前表面、背向第一表面的一後表面、以及延伸於前與後表面之間的一邊緣，第一微電子元件具有接點，係曝露於前表面處。一第二微電子元件可具有部分覆蓋第一微電子元件的後表面，且面向第一表面之一前表面，第二微電子元件具有接點，係曝露於其前表面的一中心區域中，接點係設置於第一微電子元件的邊緣之外。介電質元件有端子在第二表面處，第一微電子元件的接點覆蓋第一孔並且電性耦接於端子，且第二微電子元件的 接點覆蓋第二孔並且電性耦接於端子。端子可包含複數個第一端子在第一與第二孔之間，第一端子係配置來傳送所有資料信號，藉以讀取與寫入存取第一與第二微電子元件內的記憶體儲存陣列的隨機存取可定址記憶體位置。
根據一或更多個範例，第一與第二微電子元件可為DDRx的 類型。
根據一或更多個範例，介電質元件可具有第一與第二平行邊 緣，係延伸於第一與第二表面之間，第二表面的一第一區域係設置於第一孔與第一邊緣之間，第二表面的一第二區域係設置於第二孔與第二邊緣之間，其中端子包含第二端子，第二端子包含至少一些第二端子，係具有位址資訊信號分配，位址資訊信號分配係用於指定記憶體儲存陣列內的每一個別可定址記憶體位置，其中所有第二端子係設置於第一與第二區域的至少一者內的位置處。
根據一或更多個範例，第二端子可設置於第一與第二區域的 每一者內的位置處，其中第一區域中的至少一些第二端子的信號分配係相對於一理論軸而大約對稱於第二區域中的至少一些第二端子的信號分配，理論軸延伸平行於介電質元件的第一與第二邊緣。
根據一或更多個範例，第一與第二區域的每一者中的第二端 子可包含至少一些第二端子係具有命令資訊信號分配，且第一區域中具有命令資訊信號分配的至少一些第二端子的信號分配係相對於理論軸而大約對稱於第二區域中具有命令資訊信號分配的至少一些第二端子的信號分配。
根據一或更多個範例，第一區域中的第二端子可耦接於第一 微電子元件的接點，並且不耦接於第二微電子元件的接點，且第二區域中的第二端子耦接於第二微電子元件的接點，並且不耦接於第一微電子元件的接點。
根據一或更多個範例，第一與第二微電子元件可同時接收在 第一與第二微電子元件處的資料信號，且同時從第一與第二微電子元件輸出資料信號。
根據一或更多個範例，第一與第二微電子元件可為LPDDRx 的類型。
根據一或更多個範例，介電質元件可具有第一與第二平行邊 緣，係延伸於第一與第二表面之間，第二表面的一第一區域係設置於第一孔與第一邊緣之間，第二表面的一第二區域係設置於第二孔與第二邊緣之間，其中端子包含第二端子，第二端子可傳送用於指定記憶體儲存陣列內的每一個別可定址記憶體位置之位址資訊，其中所有第二端子係設置於第一與第二區域的至少一者內的位置處。
根據一或更多個範例，第一與第二微電子元件的每一者可具 有第一接點在個別的前表面處，且第一微電子元件的接點與第二微電子元件的接點係再分布接點，再分布接點透過沿著第一與第二微電子元件的前表面延伸的再分布線路而電性耦接於個別微電子元件上的第一接點。
根據一或更多個範例，第一微電子元件的邊緣可為一第一邊 緣，第一微電子元件具有相對於其第一邊緣的一第二邊緣，且第一微電子元件的第一接點係設置成相鄰於其第一與第二邊緣，且第二微電子元件的 第一接點係設置成相鄰於其第一與第二邊緣。
根據一或更多個範例，第二端子可設置於第一與第二區域的 每一者內的位置處，其中第一區域中的第二端子的信號分配係相對於理論軸而大約對稱於第二區域中的第二端子的信號分配。
根據一或更多個範例，第一與第二區域的每一者中的第二端 子可包含至少一些第二端子係具有命令資訊信號分配，且第一區域中具有命令資訊信號分配的至少一些第二端子的信號分配係相對於理論軸而大約對稱於第二區域中具有命令資訊信號分配的至少一些第二端子的信號分配。
根據一或更多個範例，第一端子可包含一第一群組，係設置 於一理論平面的一第一側上，以及一第二群組，係設置於理論平面的一第二側上，第二側相對於第一側，其中第一群組的第一端子相對於理論平面而與第二群組的第一端子具有模數X的對稱性，X為8的倍數且為至少一的整數。根據一或更多個範例，X可為2^n的數(2至2的倍數)，其中n大於或等於2。
根據一或更多個範例，微電子封裝可包含引線係延伸通過 孔，接點透過引線而耦接於端子。
根據一或更多個範例，引線可包含第一引線係延伸通過第一 孔至第一微電子元件的接點，以及第二引線係延伸通過第二孔至第二微電子元件的接點。
根據一或更多個範例，介電質元件可包含接合墊，係曝露於 第二表面處並且電性耦接於端子，且引線包含打線接合，係延伸通過孔從 接點至接合墊。
根據一或更多個範例，引線可具有多個部分覆蓋於孔，接點 透過引線而耦接於端子。
根據一或更多個範例，第一與第二孔可在一相同方向中伸 長，相同方向平行於第一微電子元件的邊緣。
本發明微電子組件可包含一電路板，電路板具有第一與第二 對立的表面、分別在第一表面處的第一平板接點、以及在第二表面處的第二平板接點。第一與第二微電子封裝中，每一微電子封裝具有端子係安裝於個別的平板接點。每一微電子封裝可包含一介電質元件，介電質元件具有第一與第二對立的表面，且具有第一與第二相間隔的孔，每一孔延伸於第一與第二表面之間。一第一微電子元件可具有面向介電質元件的第一表面之一前表面、背向第一表面的一後表面、以及延伸於前與後表面之間的一邊緣，第一微電子元件具有接點係曝露於前表面處。一第二微電子元件可具有部分覆蓋第一微電子元件的後表面且面向介電質元件的第一表面之一前表面、背向前表面的一後表面、以及第一與第二相對邊緣，每一邊緣延伸於第二微電子元件的前與後表面之間。第二微電子元件可具有接點係設置於前表面的一中心區域中，前表面的中心區域占據第一與第二相對邊緣接點之間的中間的三分之一。每一封裝的介電質元件可具有端子在第二表面處，其中在每一封裝中，第一微電子元件的接點覆蓋第一孔並且電性耦接於端子，且第二微電子元件的接點覆蓋第二孔並且電性耦接於端子。 在每一此種封裝中，端子可包含複數個第一端子在第一與第二孔之間，第一端子係配置來傳送所有資料信號，藉以讀取與寫入存取第一與第二微電 子元件內的記憶體儲存陣列的隨機存取可定址記憶體位置。
根據一或更多個範例，第一端子可包含其一第一群組係設置 於一理論平面的一第一側上以及其一第二群組係設置於理論平面的一第二側上，第二側相對於第一側，其中第一群組的第一端子相對於理論平面而與第二群組的第一端子具有模數X的對稱性。
根據一或更多個範例，第一微電子封裝的第一端子可透過電 路板而耦接於第二微電子封裝的第一端子，且第一微電子封裝的第一端子可在平行於電路板的第一與第二表面之x與y垂直方向中的一球形間距內對準於所要耦接之第二微電子封裝的對應第一端子。
根據一或更多個範例，第一微電子封裝的第一端子可具有信 號分配，信號分配為模數X相等於第一微電子封裝的第一端子透過電路板所耦接之第二微電子封裝的對應第一端子。
根據一或更多個範例，第一微電子封裝的第一區域中的第二 端子可透過電路板而耦接於第二微電子封裝的第二區域中的第二端子，且第一微電子封裝的第一區域的第二端子係在平行於電路板的第一與第二表面之x與y垂直方向的一者或兩者中的一球形間距內對準於所要耦接之第二微電子封裝的第二區域的對應第二端子。
根據一或更多個範例，第一微電子封裝的第二群組的第二端 子中的第二端子以及第二微電子封裝的第一群組的第二端子中的第二端子可在x與y垂直方向中對準於彼此，使得第一微電子封裝的第二群組的第二端子以及第二微電子封裝的第一群組的第二端子彼此一致。
根據一或更多個範例，通過第一微電子封裝的第一端子與第 二微電子封裝的第一端子之間的電路板之至少一些電連接可具有大約電路板的一厚度之一電性長度。
根據一或更多個範例，連接曝露於電路板的第一與第二表面 處的一對電性耦接的第一與第二平板接點之導電元件的總結合長度可小於平板接點的一最小間距的七倍。
根據一或更多個範例，電路板可包含一匯流排，匯流排具有 複數個導體係配置來傳送要轉送到每一微電子封裝的所有位址資訊。導體可延伸於平行第一與第二表面的一第一方向中，其中沒有多於一個的繞送層係用於全域繞送所有位址資訊於電路板上的一連接位置(其中電連接有第一與第二微電子封裝的第一端子)與電路板上的一不同連接位置(其中電連接有至少一第三微電子封裝的第一端子)之間。
在一實施例中，一種封裝可包含：一第一微電子元件，具有 面向一介電質元件的一第一表面之一前表面；以及一第二微電子元件，具有面向第一微電子元件的一後表面且面向介電質元件的第一表面之一前表面。封裝的端子可包含第一端子，第一端子係設置於介電質元件背向微電子組件之第二表面的一中心區域處，第一端子係配置來傳送要轉送至與自封裝的所有資料信號，資料信號係用於第一與第二微電子元件內的記憶體儲存陣列的隨機存取可定址記憶體儲存位置的讀取存取與寫入存取。例如，第一端子可包含端子係用於傳送單向或雙向資料信號至及/或自第一與第二微電子元件，與資料閃現信號，以及資料遮罩，與用於開啟或關閉至終結電阻器的並聯終止器之終結電阻器(ODT,on die termination)信號。在一實施例中，配置來傳送信號或參考電位(例如，晶片選擇、重設、電源 電壓(例如，Vdd、Vddq)、與接地(例如，Vss與Vssq))的端子也可設置於介電質元件第二表面的中心區域內。在一範例中，中心區域可使得它不寬於平行的行之端子的相鄰一者之間的一最小間距的三又二分之一倍。中心區域可設置於第一與第二孔之間，第一與第二孔分別覆蓋第一微電子元件與第二微電子元件的接點。
在一些實施例中，微電子封裝可具有不多於四行的第一端子 在中心區域中、配置來傳送上述所有上面提及的資料信號。在一些實施例中，可僅有兩行的此種端子。在其他實施例中，可僅有一行的此種端子。 如同下面將另外敘述的，在一些實施例中，分配來傳送一資料信號的每一第一端子可電性耦接於封裝中包含的一微電子元件上的一對應接點。或者，每一此種第一端子可電性耦接於微電子封裝中包含的多於一個的微電子元件上的一接點。如同下面將相關於第6圖另外敘述的，在一特定範例中，第一端子的信號分配可具有模數X的對稱性。
在其他實施例中，第二端子可設置於：第二表面的周邊區 域、設置於第一孔與第一周邊邊緣之間的一第一周邊區域、以及設置於第二孔與介電質元件的第二周邊邊緣之間的一第二周邊區域內。在本發明的一些實施例中，第二端子可配置來傳送用於指定記憶體儲存陣列內的每一個別可定址記憶體位置之位址資訊，且所有第二端子可設置於第一與第二區域的至少一者內的位置處。
10、10a、10b‧‧‧微電子封裝
11‧‧‧接合元件
13、15‧‧‧層
14‧‧‧間隔物
15a‧‧‧端子
20‧‧‧介電質元件(基板)
21‧‧‧第一表面
22‧‧‧第二表面
23‧‧‧中心區域
24‧‧‧導電元件
25、25a、25b、125b‧‧‧端子
26、26a、26b‧‧‧孔
27a、27b‧‧‧周邊邊緣
28a‧‧‧第一周邊區域
28b‧‧‧第二周邊區域
29、29a、29b‧‧‧軸
30、30a、30b‧‧‧微電子元件
31‧‧‧前表面
32a、32b‧‧‧邊緣
33‧‧‧後表面
34a、34b‧‧‧周邊邊緣
35‧‧‧接點
36‧‧‧行
37‧‧‧中心區域
38‧‧‧距離
39‧‧‧軸
40‧‧‧打線接合
41c、41b、41c‧‧‧區域
43a、43b‧‧‧周邊區域
50‧‧‧封裝體
60、60’‧‧‧電路板
61、62‧‧‧表面
65、65a、65b‧‧‧平板接點
66、68‧‧‧接線
67、67’‧‧‧通孔
112‧‧‧微電子封裝
112A、112B、112C、112D、112E、112F‧‧‧封裝
114‧‧‧行
116‧‧‧邊緣
118‧‧‧行
122‧‧‧邊緣
123‧‧‧群組
127‧‧‧群組
130‧‧‧微電子元件
132‧‧‧垂直軸
134‧‧‧電路板
135a、135b‧‧‧列
136‧‧‧匯流排
137‧‧‧線路(命令-位址匯流排)
138‧‧‧組件
139‧‧‧特徵
140‧‧‧方向
142‧‧‧方向
210‧‧‧微電子封裝
225、227‧‧‧群組
235a、235b‧‧‧再分布接點
310‧‧‧封裝
323‧‧‧端子
381、382‧‧‧組件
410‧‧‧微電子封裝
423‧‧‧端子
426、427‧‧‧孔
430a、430b、432a、432b‧‧‧微電子元件
440、442‧‧‧邊緣
443、453‧‧‧群組
506、508‧‧‧邊緣
510‧‧‧微電子封裝
525、527‧‧‧群組
530a、530b‧‧‧微電子元件
532‧‧‧理論軸
610‧‧‧微電子封裝
625‧‧‧端子
626、627‧‧‧群組
632‧‧‧理論軸
1100‧‧‧系統
1101‧‧‧殼體
1102‧‧‧電路板
1104‧‧‧導體
1106‧‧‧模組或組件
1108、1110‧‧‧組件
D1、D2‧‧‧方向
I、II、III‧‧‧位置
T1、T2‧‧‧厚度
V‧‧‧垂直方向
W‧‧‧寬度方向
第1圖為先前技術的微電子封裝的側部剖面視圖；第2圖為本案較佳實施例之微電子組件的概略透視圖，顯示微電子封裝的端子之間的電連接；第3圖為第2圖的微電子組件的側部剖面視圖；第4圖為第3圖的微電子封裝的端子之間的電連接的概略底部平面視圖；第5A圖為本案較佳實施例之微電子封裝的概略平面視圖；第5B圖為沿著第5A圖的線B-B所取之第5A圖的微電子組件的剖面視圖；第5C圖為第5A圖所示的一個微電子元件的概略平面視圖；第5D圖為第5A圖所示的一個微電子元件的替代實施例的概略平面視圖；第5E圖為微電子組件的一個可能的剖面視圖，沿著第5A圖的線B-B所取，其包含第5A圖所示的兩個微電子封裝；第5F圖為微電子組件的另一個可能的剖面視圖，沿著第5A圖的線B-B所取，其包含第5A圖所示的兩個微電子封裝；第5G圖為剖面視圖，沿著第5A圖的線B-B所取，另外例示微電子組件，其包含第5A圖所示的兩個微電子封裝；第5H圖為第5E圖的微電子組件的可能的概略透視圖，顯示微電子封裝的端子之間的電連接；第5I圖為本案較佳實施例之所包含的微電子元件的平面視圖；第6圖為本案較佳實施例之微電子封裝的概略底部平面視圖； 第7圖為本案較佳實施例之微電子封裝的概略底部平面視圖；第8圖為本案較佳實施例之微電子封裝的概略底部平面視圖；第9圖為本案較佳實施例之微電子封裝的概略底部平面視圖；第10圖為本案較佳實施例之微電子封裝的概略底部平面視圖；第11圖為本案較佳實施例之示意剖面視圖。
第1圖之傳統的微電子封裝112，發明人已經認定，可做出改良來併入有記憶體儲存陣列晶片的微電子封裝與併入有此種微電子封裝的微電子組件之電性性能。
本發明的實施例在此提供具有多於一個半導體晶片(亦即，其中的微電子元件)的封裝。多個晶片封裝可減少連接至電路板(例如，印刷電路板)所需的空間或面積數量，封裝可透過端子陣列(例如，球柵陣列、平面柵格陣列、或接腳柵格陣列等)電性且機械連接至電路板。此種連接空間，在小型或可攜式運算裝置中，特別受到限制，例如手持裝置，通常結合了個人電腦的功能與無線連接至較廣闊世界的功能的「智慧型手機」或平板電腦。多晶片封裝對於製造大量較不昂貴的記憶體會特別有用，例如，先進高性能動態隨機存取記憶體(DRAM)晶片，例如，DDR3類型的DRAM晶片與下一代的DRAM晶片。
共同端子可減少多晶片封裝連接至電路板所需的面積。透過共同端子，至少一些信號可進出於封裝內的二或更多個晶片。但是，這對於支援高性能操作並不容易。為了避免影響，例如，因為未終結的殘端所 導致的信號反射，封裝外部處的端子電連接至電路板上的全域接線(例如，匯流排136(第2圖))之電路板上的線路、通孔、與其他導體不能太長。晶片的散熱也是一大問題，因此，每一晶片至少有一大平面須耦接於散熱器，以達散熱效果。下述的封裝可有助於促進這些目標。
在範例中，例如第2-4圖所示的組件中的微電子封裝，其中 封裝112A安裝至電路板的表面，而另一類似封裝112B相對地安裝至電路板的相對表面。封裝112A、112B通常有彼此相同的功能與機構。電路板134上，通常也安裝有其他功能與機構相同的封裝112C與112D以及112E與112F。電路板與組裝至其的封裝，通常可形成稱為雙線記憶體模組("DIMM",dual in line memory module)的組件的部分。每一對相對安裝的封裝中的封裝(例如，封裝112A、112B)連接至電路板的相對表面上的接點，使得每一對中彼此的封裝覆蓋，通常高於其個別面積的90%。電路板134內的本地接線連接每一封裝上的端子(例如，標示為「1」與「5」的端子)至電路板上的全域接線。全域接線包含匯流排136的信號導體，其用於傳導一些信號至電路板134上的連接位置，例如位置I、II與III。例如，封裝112A、112B藉由耦接於連接位置I的本地接線而電連接至匯流排136，封裝112C、112D藉由耦接於連接位置II的本地接線而電連接至匯流排，且封裝112E、112F藉由耦接於連接位置III的本地接線而電連接至匯流排。
本地互連接線看起來類似十字形或「鞋帶」圖案，電路板134 電性互連個別封裝112A、112B的端子，其中封裝112A邊緣116附近標示為「1」的端子，經由電路板134連接至封裝112B相同邊緣116附近標示為「1」的端子。但是，封裝112B邊緣116組裝至電路板134時，係離開封裝112A的 邊緣116。另外，在第2-4圖中，封裝112A的邊緣122附近標示為「5」的端子，經由電路板134連接至封裝112B的相同邊緣122附近標示為「5」的端子。在組件138中，封裝112A的邊緣122與封裝112B的邊緣122彼此相隔。
電路板上，每一封裝(例如，封裝112A)上的端子與另一封裝(亦即，封裝112B)上的對應端子之連接係相當長。第3圖中可進一步看到，在微電子封裝112A、112B的組件中，當匯流排的相同信號要傳送至每一封裝時，匯流排136的信號導體可藉由電路板134電性互連封裝112A標示為「1」的端子以及封裝112B標示為「1」的對應端子。類似的，電路板134可電性互連匯流排136的另一信號導體到封裝112A標示為「2」的端子以及封裝112B標示為「2」的對應端子。相同的連接配置也可應用至匯流排136的其他信號導體以及每一封裝的對應端子。
電路板134上的匯流排136與電路板的連接位置I處的封裝個別對(例如，封裝112A、112B(第2圖))的每一封裝的本地接線可為未終結的殘端的形式。當此種本地接線較長時，會在某些情況中影響組件138的性能，這種情況將在下面討論。另外，電路板134也需要本地接線來電性互連其他封裝的一些端子：封裝對112C與112D以及封裝對112E與112F至匯流排136的全域接線，且此種接線也會以相同方式影響組件的性能。
另外，第4圖之微電子封裝112A、112B的個別對的端子「1」、「2」、「3」、「4」、「5」、「6」、「7」、與「8」之間的互連，可分配來傳送信號。如第4圖，行114的端子設置，係以方向142，延伸於每一封裝的邊緣116附近。行118的端子曝露於每一封裝的相對邊緣122附近。因為兩封裝112A、112B的類似端子一起使用在組件138中時，係設置於相對邊緣的附近，如2 圖，接線必須橫越行114、118所延伸的方向142，以方向140之「鞋帶的圖案」橫越電路板134。此種接線會很長。一般而言，DRAM晶片的長度在每一側上可為十毫米的範圍，針對一些信號要繞送相同信號至兩相對安裝的封裝112A、112B的對應端子，第2-4圖中所見的組件138中的電路板134中的本地接線所需要之長度可為五與十毫米之間的範圍，且通常可為大約七毫米。
在某些情況中，連接封裝的端子之電路板上的較長未終結接 線可能不會嚴重影響組件138的性能。但是，當信號從電路板的匯流排136轉送至連接於電路板的多封裝對的每一者封裝對(如同第2圖所示)，發明人認定，從匯流排136延伸至每一封裝上連接至其的端子之殘端的電性長度(亦即，本地接線)可能會影響組件138的性能。未終結殘端(Unterminated Stubs)上的信號反射會行進於反方向中，從每一封裝的連接端子回到匯流排136上，且因此劣化了從匯流排傳送至封裝的信號。對於含有目前製造的微電子元件的一些封裝來說，影響是可容忍的。但是，針對操作於增高的信號切換頻率、低電壓擺幅信號、或兩者之目前或未來的組件，發明人認定，影響會變得更嚴峻。針對這些組件，傳送的信號的安定時間(Settling Time)、振鈴(Ringing)、抖動(Jitter)、或符際干擾(Intersymbol Interference)會增加到無法接受的程度。
未終結殘端(Unterminated Stubs)的電性長度通常較長於將電路板上的匯流排136連接至安裝至其的封裝的端子之本地接線。每一封裝內從封裝端子至其中的半導體晶片之未終結接線會增加殘端的長度。
在一具體範例中，匯流排136為組件的命令位址匯流排，具 有主要的記憶體儲存陣列的功能，例如DIMM。命令位址匯流排136可配置來傳送要轉移至微電子封裝的位址資訊(位址資訊可由封裝內的電路(例如，列位址與行位址解碼器)與區塊選擇電路(若存在的話)使用)，以從微電子封裝中的微電子元件內的記憶體儲存陣列之所有可用的可定址記憶體位置之中，決定可定址記憶體位置。命令-位址匯流排136可配置來傳送上述的位址資訊至連接位置，例如第2圖所示的連接位置I、II、與III。位址資訊之後，可由本地接線分配至電路板的相對表面上的個別組的平板接點，其中連接有封裝112A、112B、112C、112D、112E、與112F。
在一特定範例中，當微電子元件為或包含DRAM晶片時，命 令-位址匯流排136可配置來傳送微電子元件的命令-位址匯流排的所有群組的信號，亦即，要傳送至微電子封裝的命令信號、位址信號、區塊位址信號、與時脈信號，其中命令信號包含寫入致能(Enable)、列位址閃現(Strobe)、與行位址閃現信號，且時脈信號為用於取樣位址信號的時脈。雖然時脈信號可為各種類型，在一實施例中，這些端子所傳送的時脈信號可為一或更多對的差動時脈信號，被接收作為差動或真實與互補時脈信號(Complement Clock Signals)。
因此，本案之實施例提供之微電子封裝，係配置成：當第一 與第二此種封裝安裝於電路板(例如，電路板、模組板或卡、或撓性電路板)的相對表面上時，可允許減少殘端(Stubs)的長度。安裝於電路板上的第一與第二封裝之組件，於個別的封裝之間，可顯著減少殘端長度。這些電連接的長度的減少，可減少電路板與組件中的殘端長度，這可改良第一與第二封裝中的微電子元件中，由第一端子傳送信號的電性性能，例如減 少安定時間、振鈴、抖動、或符際干擾等。另外，也可以獲得其他益處，例如簡化電路板的結構，或者減少設計或製造電路板的成本與複雜度。
本發明的一些實施例提供封裝或微電子組件，其中微電子元 件(例如，半導體晶片、或半導體晶片的堆疊配置)具有記憶體儲存陣列的功能。微電子元件可配置成主要提供記憶體儲存陣列功能。在此種微電子元件中，配置來(亦即，建構且互連於其他裝置)提供記憶體儲存陣列功能之其中的主動裝置(例如，電晶體)的數量大於配置來提供任何其他功能之主動裝置的數量。因此，在範例中，微電子元件(例如，DRAM晶片)可具有記憶體儲存陣列功能作為其主要或唯一功能。在另一範例中，此種微電子元件可混合使用，且可併入主動裝置(Active Device)，以配置來提供記憶體儲存陣列功能，也可併入其他主動裝置，以配置來提供另一功能(例如，處理器功能、或信號處理器或圖形處理器功能等)。在此實例中，微電子元件可仍具有較大數量之配置來提供記憶體儲存陣列功能的主動裝置，相較於微電子元件的任何其他功能來說。
第5A與5B圖為特定類型的微電子封裝10，配置成：當第一 與第二此種封裝之安裝，彼此對立於電路板(例如，電路板、模組板或卡、或撓性電路板)的對立表面上時，可允許減少殘端的長度。如第5A與5B圖，微電子封裝10可包含封裝結構，例如介電質元件或基板20，例如，包含或實質上包含介電質材料的支撐元件，例如，有機或非有機的介電質材料，(但不限於)氧化物、氮化物、或其組合、環氧樹脂、聚酰亞胺、熱固材料或熱塑膠、或其他聚合體材料、或合成材料，環氧樹脂-玻璃，其可為FR-4或BT樹脂結構，或者其可為捲帶式自動接合("TAB",tape automated bonding) 中所用的捲線的部分，舉例來說。介電質元件20具有第一與第二對立的表面21與22。
在一些實例中，介電質元件20實質上包含具有低熱膨脹係數 ("CTE",coefficient of thermal expansion)的材料在基板的平面中(在平行於基板的第一表面21的方向中)，亦即，小於每攝氏12百萬分之一(此後稱為「ppm/℃」)的CTE，如半導體材料(例如，矽)，或介電質材料(例如，陶瓷材料或二氧化矽(例如，玻璃))。或者，基板20可包含片狀基板，其實質上包含聚合體材料，例如聚酰亞胺、環氧樹脂、熱塑膠、熱固塑膠、或其他合適的聚合體材料，或者合成的聚合體-非有機材料，如雙馬來酰亞胺三嗪(BT,bismaleimide triazine)樹脂的玻璃強化結構或環氧樹脂-玻璃，例如FR-4等。在範例中，此種基板20實質上可包含具有低於30ppm/℃的CTE的材料在介電質元件的平面中(亦即，在沿著其表面的方向中)。
在第5A與5B圖中，平行於介電質元件20的第一表面21的方 向在本文稱為「水平的」或「橫向的」方向，而垂直於第一表面的方向在本文稱為向上或向下的方向並且在本文也稱為「垂直的」方向。本文所參考的方向係在所參考的結構的參考框架中。因此，這些方向在參考的重力框架中，可位於正常「上」或「下」方向的任何定向處。
一特徵比另一特徵設置於「一表面之上」的較高高度處之陳 述係表示：在相同的垂直方向中，一特徵在比另一特徵距離表面更大的距離處。相反的，一特徵比另一特徵設置於「一表面之上」的較低高度處之陳述係表示：在相同的垂直方向中，一特徵在比另一特徵距離表面更小的距離處。
第一與第二孔26a、26b可延伸於介電質元件20的第一與第二 表面21、22之間。如同第5A圖可見，介電質元件20可具有兩個孔26a與26b延伸通過其中。孔26a與26b的最長尺寸可界定第一與第二平行軸29a與29b(統稱軸29)。第一與第二平行軸29a與29b可界定位於軸29a與29b之間的介電質元件20的第二表面22的中心區域23。第二表面的第一周邊區域28a設置於介電質元件的周邊邊緣27a與軸29a之間。第二表面的第二周邊區域28b設置於介電質元件相對於周邊邊緣27a的周邊邊緣27b與軸29b之間。此後，端子設置於基板的孔與基板或封裝的給定特徵(例如，其周邊邊緣)之間的陳述應表示：端子設置於孔的軸與給定特徵之間。
介電質元件20之複數個端子25(例如，導電墊、平面、或導 電柱)位於介電質元件20的第二表面22。當在此本案中參照組件(例如，中介層、微電子元件、電路板、基板等)使用時，導電元件位於組件的表面「處」之陳述係表示：當組件未組裝於任何其他元件時，導電元件可用於接觸於一理論點，理論點移動於垂直於組件的表面的方向中、從組件的外部朝向組件的表面。因此，在基板的表面處的端子或其他導電元件可從表面突出；可對齊於表面；或可相對於表面凹陷於基板中的孔或凹部中。
端子25可作用為端點，用於連接微電子封裝10於外部組件的 對應導電元件，例如電路板(例如印刷電路板、撓性電路板、插槽、其他微電子組件或封裝、中介層、或被動組件組件等的接點(例如，第5E圖或第5F圖所示的電路板60或60’))。在一範例中，電路板可為主機板或DIMM模組板。
在一範例中，設置於介電質元件20的第二表面22的中心區域 23中的端子25a可配置來傳送資料信號。這些端子在本文稱為「第一端子」。在一範例中，第一端子可配置來傳送一或更多個資料閃現信號、或其他信號、或參考電位(例如，晶片選擇、重設、電源電壓(例如，Vdd、Vddq)、與接地(例如，Vss與Vssq))。第一端子25a包含端子，係分配來傳送資料信號以及資料遮罩與用於開啟或關閉至終結電阻器的並聯終結之終結電阻器(ODT,on die termination)信號。
通常，第一端子係配置來傳送所有雙向資料信號，用於寫入資料至與讀取資料自每一DRAM微電子元件內的至少一主要記憶體儲存陣列的隨機存取可定址位置。但是，在一些實例中，一些第一端子可傳送輸入至微電子元件的單向資料信號，用於寫入資料至記憶體儲存陣列，且一些第一端子可根據讀取自記憶體儲存陣列的資料，傳送輸出自微電子元件的單向資料信號。
微電子封裝10可包含附接至端子25的接合元件11，用於連接於外部組件。接合元件11可為例如接合金屬塊(例如，焊錫、錫、銦、共熔合金合成物或其組合)，或者另一接合材料(例如，導電膠、導電黏著劑、或導電矩陣材料)，或者任何或所有此種接合金屬或導電材料的組合。在一具體實施例中，端子25與外部組件(例如，第5E圖的電路板60)的接點之間的接合可包含導電矩陣材料，例如美國專利申請案第13/155,719與13/158,797號中所述，其揭示內容在此引用併入。在一具體實施例中，接合可具有類似結構或以如同其中所述的方式形成。
微電子封裝10可包含複數個微電子元件30，每一微電子元件30具有前表面31面向介電質元件20的第一表面21。雖然第5A圖的微電子元 件30與其他特徵為在平行於軸29的方向中彼此偏離，但不需要這種情況。微電子元件30的偏離是為了改善微電子元件相對彼此的重疊位置的清楚。在一具體實施例中，每一微電子元件30的周邊邊緣34a可位於第一共同平面中，且每一微電子元件30相對於周邊邊緣34a的周邊邊緣34b可位於第二共同平面中。
在一範例中，微電子元件30可各自包含記憶體儲存元件(例如，動態隨機存取記憶體(DRAM))儲存陣列，或者配置來主要作用為DRAM儲存陣列(例如，DRAM積體電路晶片)。當在此使用時，「記憶體儲存元件」指的是：配置在陣列中的多個記憶體單元，以及可用於儲存與從其中擷取資料的電路，例如用於傳送資料於電性介面之上。
如同第5C與5D圖中另外所見的，每一微電子元件30可具有複數個導電元件接點35，係曝露於其前表面31處。每一微電子元件30的接點35可配置在設置於前表面31的中心區域37中的一(第5C圖)或者二或更多(第5D圖)行36中，中心區域37占據前表面的面積的中心部分。當說明微電子元件的面(例如，前表面、後表面)時，「中心區域」表示：占據了在垂直於邊緣32a、32b的方向中的微電子元件30的相對周邊邊緣32a、32b之間的距離38的中間三分之一41c的區域，例如區域37。中心區域37設置於周邊區域43a與43b之間，每一周邊區域位於中心區域37與個別的周邊邊緣32a或32b之間，且每一周邊區域也占據了覆蓋相對周邊邊緣32a、32b之間的距離38的個別三分之一41a或41b之區域。在第5C圖所示的具體範例中，當每一微電子元件30的接點35配置在微電子元件的中心區域37中時，接點可沿著將微電子元件二等分的軸39配置。如同第5B圖所示，每一微電子元件 30的接點35可對準於至少一孔26。在一範例中，微電子元件30a的接點可僅對準於一個孔26，且微電子元件30b的接點可僅對準於另一個孔26。
接點35與端子25a、25b、125b之間的電連接可包含引線(例 如，打線接合40)或其他可能的結構，其中引線的至少部分對準於至少一孔26。例如，如同第5B圖所見的，至少一些電連接可包含打線接合40，打線接合40延伸超出介電質元件20中的孔26的邊緣，且以一端接合於微電子元件的接點35，並且以另一端接合於介電質元件20的導電元件24。在一實施例中，介電質元件與微電子元件的接點之間的至少一些電連接可通過引線接合，亦即，整合於介電質元件上的其他導電元件、且延伸於沿著介電質元件20的第一與第二表面21、22的一者或兩者的橫向方向中、且接合於一或更多個微電子元件的接點之引線，每一引線具有一部分對準於至少一孔26。
在操作中，通過封裝的第一端子25a之至少一些信號對於至 少兩個微電子元件30可為共同的。這些信號可繞送通過連接，例如延伸於平行介電質元件的第一與第二表面21、22的方向中、從端子25至微電子元件30的對應接點35、在介電質元件20內或上的導電線路。例如，設置於介電質元件20的第二表面22的中心區域23中的第一端子25a可透過導電線路、導電元件24(例如，接合墊)與接合至導電元件24與接點35的打線接合40，而電性耦接於每一微電子元件30的導電接點35。
在一範例中，如同第6圖另外所示，微電子封裝210的第一端 子可配置成具有模數X的對稱性。在此配置中，至微電子封裝上的第二端子的空間位置之資料信號的分配(例如針對資料信號DQ0、DQ1..)，可如相對 於理論垂直軸132具有模數X的對稱性。模數X的對稱性可協助改善組件381或382中的信號完整性，例如第5E與5F圖所見的，其中一或更多對的第一與第二封裝10a、10b相對於彼此安裝於電路板，且電路板上資料信號傳送於其上的導電結構電性耦接於每一相對安裝的封裝對中的那些第一與第二封裝的對應對的第一端子。
當在此使用時，「模數X」表示模數運算，其中「X」為下述 一者：2^n所界定的數字(2至n的倍數)，其中n是大於或等於2的整數；或者8 x N，N是大於2的整數。因此，在各種範例中，X可等於半位元組(4位元)、一位元組(8位元)、或任何整數的位元組(8 x N，N為2或更大)中的位元數。模數X對稱性界定如下。當端子的信號分配相對於軸132(例如，第6圖)具有「模數X對稱性」時，具有標號相同的信號分配之端子在執行「模數X」運算之後係設置於相對於軸為大約對稱的位置處。提供關於模數8運算的範例如下。在運算域8上執行模數8運算所產生的數字為0。此運算可寫為「8 modulo 8=0」。相似的，執行運算9 modulo 8所產生的數字為1。因此，當信號分配具有模數8的對稱性時，配置來傳送信號的端子(例如，DQ1，其中模數8的運算產生的結果為「1」)係設置於基板上相對於一軸大約對稱於配置來傳送信號的另一端子(例如，DQ9或DQ17，其中模數8的運算產生相同的結果，亦即「1」)之位置處。
因此，在一範例中，當有模數8的對稱性時(如同第6圖所 示)，配置來傳送資料信號DQ0之群組225中的封裝端子DQ0的信號分配與配置來傳送資料信號DQ8的另一封裝端子DQ8的信號分配，係大約對稱於垂直軸132。對於相對於垂直軸之群組227中的封裝端子DQ0與DQ8的信號分配， 也是相同真實的情況。例如本文所述的模數8對稱性可在每一端子群組225與227中看到，相對於封裝端子DQ0至DQ15的每一信號分配。在例如第5E圖或第5F圖的組件381或382中，模數X對稱性可允許第一封裝10a與第二封裝10b的第一端子之間的電連接製作於在平行於電路板的表面61之x與y垂直方向中的一球形間距內對準彼此的端子之間。因此，在第5E圖所見的範例中，第一封裝10a的端子DQ0可透過連接至封裝10a的連接「A」、電路板60、與連接至封裝10b的連接「A*」，而電連接於第二封裝10b的端子DQ8。 在此實例中，藉由模數X運算(在此實例中，X為8)，分別對應於至封裝10a的連接「A」處與至封裝10b的連接「A*」處的端子的資料信號分配之數字係不同。如同第5E圖所見的，通孔67可以以垂直於表面60的方向直線延伸通過電路板。在第5E圖的範例中，端子之間的電連接可延伸通過通孔67以及一些接線66、68，接線66、68延伸於平行於或實質上平行於電路板的表面61、62的一或更多個方向中。在第5F圖所示的另一範例中，第一與第二封裝10a、10b的第一端子之間的電連接可做得甚至更短，其中一些或所有接線66、68可省略，且「A」處的封裝10a的第一端子與「A*」處的封裝10b的對應第一端子之間的連接可製作於實質上直線通過(亦即，垂直於)電路板的厚度之方向中。
另外，如同第6圖另外所見的，微電子封裝210可包含兩個群 組225、227的第一端子，每一群組包含16個DQ端子，係電性耦接於封裝210中所包含的微電子元件30a、30b的一或更多者的16個DQ接點。兩個群組的第一端子可用變化的方式使用，如同根據下面相關於本發明的相互支援態樣的章節將在下面另外敘述的。
再次參見第5B圖，間隔物14可位於第二微電子元件30b的前 表面31與介電質元件20的第一表面21的一部分之間。此種間隔物14可由介電質材料(例如，二氧化矽)、半導體材料(例如，矽)製成，且可包含一或更多層13、15黏著劑，或者可透過此種黏著層而黏著至第二微電子元件30b與介電質元件20。在一實施例中，間隔物14可具有在垂直方向V(垂直方向V實質上垂直於介電質元件20的第一表面21)中的厚度T1係實質上相同於其前與後表面31、33之間的第一微電子元件30a的厚度T2。
另外，一或更多個黏著層13、15可位於第一微電子元件30a 與介電質元件20之間、第一與第二微電子元件30a、30b之間、第二微電子元件30b與間隔物14之間、以及間隔物14與介電質元件20之間。此種黏著層13可包含黏著劑，可彼此接合微電子封裝10的前述組件。在一具體實施例中，一或更多個黏著層13可延伸於介電質元件20的第一表面21與第一微電子元件30a的前表面31之間。在一實施例中，一或更多個黏著層13可附接第二微電子元件30b的前表面31的至少一部分至第一微電子元件30a的後表面33的至少一部分。
在一範例中，每一黏著層13可部分或完全由晶粒附接黏著劑製成，且可包含低彈性係數材料，例如矽樹脂彈性體。在一實施例中，晶粒附接黏著劑可為順應的。在另一範例中，若兩微電子元件30為相同材料所形成的傳統半導體晶片，每一黏著層13可部分或完全由薄層的高彈性係數黏著劑或焊錫製成，因為微電子元件回應於溫度改變將傾向於一致地膨脹與收縮。不管所用的材料為何，每一黏著層13可包含單層或多層於其中。在一具體實施例中，其中間隔物14由黏著劑製成，位於間隔物14與第二微 電子元件30b與介電質元件20之間的黏著層13可省略。
微電子封裝10也可包含封裝體50，封裝體50可選擇性地覆 蓋、部分覆蓋、或不覆蓋微電子元件30的後表面33。例如，在第5B圖的微電子封裝10中，封裝體可流動、模板印刷、篩網印刷、或分配至微電子元件30的後表面33上。在另一範例中，封裝體50可為模製的複合物，藉由包覆成型而形成於其上。
微電子封裝10可另包含封裝體(未圖示)係可選擇性地覆蓋 介電質元件20的導電元件24，再與打線接合40。此種封裝體也可選擇性地延伸進入孔26中，且其可覆蓋微電子元件30的接點35。
微電子封裝10中的微電子元件30可根據數種不同標準的一 者來配置，例如，JEDEC標準，其指定半導體晶片(例如，微電子元件30)透過其接點35傳送與接收之發訊的類型。因此，在一範例中，每一微電子元件30可為DDRx類型，亦即，根據JEDEC雙資料率DRAM標準DDR3、DDR4的一者，或其新一代標準的一或更多者(統稱「DDRx」)來配置。每一DDRx類型的微電子元件可配置來以第一取樣速率(例如，每時脈週期一次(例如，在時脈週期的上升邊緣))取樣耦合至其接點的命令與位址資訊。在具體範例中，DDRx類型的微電子元件可具有四、八或十六個接點，用於傳送與接收雙向資料信號，每一此種雙向信號稱為「DQ」信號。或者，封裝的第一端子可配置來傳送單向資料信號(例如，輸入至封裝的「D」信號或資料信號，以及輸出自封裝的資料信號「Q」)，或者可配置來傳送雙向與單向資料信號的組合。
如同第5A圖另外所見的，除了第一端子25a，群組25b、125b 的第二端子可分別設置於第二表面的第一周邊區域28a與第二周邊區域28b中。每一群組的第二端子25b、125b包含端子係配置來傳送位址資訊。例如，當微電子元件30a、30b包含或為DRAM半導體晶片時，每一群組的第二端子25b、125b可配置來傳送要轉移至微電子封裝10的足夠的位址資訊(位址資訊可由封裝內的電路(例如，列位址與行位址解碼器)與一或更多個微電子元件30的區塊選擇電路使用)，以從封裝中的微電子元件內的記憶體儲存陣列之所有可用的可定址記憶體位置之中決定可定址記憶體位置。在一具體實施例中，每一群組的第二端子25b、125b可配置來傳送微電子封裝10內的此種電路所用的所有位址資訊，以決定此種記憶體儲存陣列內的可定址記憶體位置。
在一範例中，設置於第一周邊區域中的第二端子具有信號分 配與設置於第二周邊區域中的第二端子的信號分配，係大約對稱於一理論軸。理論軸延伸平行於每一孔的縱向軸，且設置於個別孔的緊鄰邊緣之間。 通常，理論軸設置於個別孔的緊鄰邊緣之間的中央距離處或附近。本文相關於用於傳送位址資訊的端子的信號分配所用的「對稱」係指：理論軸的第一側上的端子的信號分配具有名字與數字權重係相同於大約對稱於來自第一側上的端子的軸的位置處的軸的相對側上的端子的信號分配。分配至給定的端子的位址資訊的「數字權重」係指：位址資訊所指定的位址的位置內的位址資訊的位置。例如，一位址可由20個位址位元A0..A19來指定。 每一位元具有數字權重，從最高階的位址資訊位元A19(其具有19的數字權重，代表2^19(2至19的倍數))，至最低階的位址資訊位元A0(其具有0的數字權重，代表2^0(2至0的倍數))，其為位址的第一位置。
在一範例中，第二端子可配置來傳送微電子元件的命令-位 址匯流排的信號群組的每一者；亦即，傳送至微電子封裝的命令信號、位址信號、區塊位址信號、與時脈信號，其中命令信號包含寫入致能、列位址閃現、與行位址閃現信號，且時脈信號為用於取樣位址信號的時脈。雖然時脈信號可為各種類型，在一實施例中，這些端子所傳送的時脈信號可為一或更多對的差動時脈信號，被接收作為差動或真實與互補時脈信號。
在電路板上，例如印刷電路板、模組卡等，命令-位址匯流 排的這些上述信號(亦即，命令信號、位址信號、區塊位址信號、與時脈信號)可並行地傳送至連接至其的多個微電子封裝，具體地為以蛤殼狀的配置安裝於電路板的相對表面之第一與第二微電子封裝，如同第5E至5H圖所見的，舉例來說。在此種配置中，針對本文的一些實施例，第一與第二群組的第二端子可設置於封裝基板的表面的個別第一與第二區域中，其中端子的位址資訊信號分配具有鏡像對稱性。舉例來說，第一群組的第二端子的每一第二端子(此種第二端子在理論軸的第一側上)具有信號分配相對於理論軸，係大約對稱於第二群組的第二端子的對應第二端子。在位址資訊的實例中，相對於理論軸具有對稱性的信號分配之兩端子係表示：兩端子的每一者係分配來傳送具有相同權重的位址資訊。在命令資訊的實例中，例如RAS、CAS、CLK、/CLK、與寫入致能，相對於理論軸具有對稱性的信號分配之兩端子係表示：兩端子的每一者係分配來傳送具有相同名字的命令資訊。在第二端子係配置來傳送位址或命令資訊的實例中，對稱性仍舊存在，即使個別的第一與第二群組中的第二端子具有個別的識別符：例如，在理論軸分開的對應位置的第二端子具有相同權重的信號分配， 係識別為A19-A與A19-B。
在微電子封裝的範例中，理論軸的第一側上的第一群組的第 二端子可電性耦接於第一與第二微電子元件的一者，且理論軸的第二側上的第二群組的第二端子可電性耦接於第一與第二微電子元件的另一者。在一具體範例中，第一群組的第二端子可電性耦接於封裝中的第一排或第一通道的記憶體存取，且第二群組的第二端子可電性耦接於封裝中的第二排或第二通道的記憶體存取。
具有上述對稱性之封裝上的第一與第二群組的第二端子的 存在可協助減少用於從電路板上的位址匯流排(例如，命令-位址匯流排136，如同第2圖所見)傳送信號至電路板電連接有微電子封裝的表面上的個別連接位置之殘端的長度。這些電連接的長度的減少可減少電路板與組件中的殘端長度，這可協助改良被傳送至第一與第二封裝兩者中的微電子元件且由第一端子傳送之上述信號的電性性能，例如減少安定時間、振鈴、抖動、或符際干擾等。另外，也可以獲得其他益處，例如簡化電路板的結構，或者減少設計或製造電路板的成本與複雜度。
另外，可以減少要繞送信號至與自電路板的第一與第二表面(例如，頂與底表面)上的接點所需之電路板上的接線的繞送層的數量，其中電路板的第一與第二表面分別連接有第一與第二微電子封裝的第二端子。具體地，沿著電路板繞送此種資料信號所需的繞送層的數量可在一些實例中減少至四或更少個繞送層。在一具體範例中，沿著電路板繞送此種資料信號所需的繞送層的數量可在一些實例中減少至四、二、或一個繞送層。但是，在電路板上，比起用於傳送上述的位址或命令-位址匯流排信號 的繞送層的數量，可有較大數量的繞送層係用於傳送其他信號。
在此種實施例的變化中，第二端子25a可配置來傳送微電子 封裝10內的此種電路所用的大部分位址資訊，以決定此種記憶體儲存陣列內的可定址記憶體位置，且之後，設置於封裝上的其他位置(例如，中心區域23)的端子可配置來傳送位址資訊的其餘部分。在此種變化中，在一具體實施例中，第二端子25b、125b可配置來傳送微電子封裝10內的此種電路所用的四分之三或更多的位址資訊，以決定此種記憶體儲存陣列內的可定址記憶體位置。
在一具體實施例中，第二端子25b、125b的群組可不配置來 傳送用於存取晶片內的記憶體儲存位置之晶片選擇資訊(例如，可用於選擇微電子封裝10內的特定晶片的資訊)。在另一實施例中，第一端子25a的至少一者可真正地傳送晶片選擇資訊。
在任何前述實施例的變化中，間隔物14可完全或部分由包含 緩衝元件(亦即，配置來執行緩衝功能的晶片)的一或更多個微電子元件取代，此種微電子元件具有一表面面向介電質元件20的第一表面21。在一範例中，此種緩衝元件可覆晶接合於介電質元件20的第一表面21處所曝露的接點。每一此種緩衝元件可用於提供封裝的端子之間的信號隔離，具體地係用於上述之封裝的第二端子處所接收的命令-位址匯流排信號，以及封裝中的一或更多個微電子元件。在一範例中，此種緩衝元件可電連接至微電子封裝10中的一或更多個微電子元件30與至少一些端子，緩衝元件可配置來重新產生微電子封裝的一或更多個端子處所接收的至少一信號。通常，一或更多個緩衝元件重新產生第一端子處所接收的信號或者第二端子 處所接收的信號，且將所重新產生的信號轉移至封裝中的微電子元件。
在一具體範例中，此種緩衝元件可配置來緩衝位址資訊，或者在一範例中，要轉移至一或更多個微電子元件30a與30b的命令信號、位址信號、時脈信號、或資料信號。替代地，或者除了重新產生上述的信號之外，在一具體範例中，此種額外的微電子元件可配置來部分或完全解碼端子處(例如，第一端子處)所接收的命令資訊或位址資訊的至少一者。解碼晶片可之後輸出此種部分或完全解碼的結果，以轉移至一或更多個微電子元件30a與30b。
在一具體實施例中，取代或除了緩衝元件及/或解碼晶片之外，一或更多個斷耦接電容可設置於間隔物14所佔據的至少一部分的空間中，且此種斷耦接電容可電連接至微電子封裝10內的接地匯流排及/或內部電源。
另外參照上述的微電子封裝的範例，每一微電子封裝可根據第一與第二類型的一者來配置，其中每一微電子封裝可配置有端子圖案於其上，此後稱為每一封裝的「疏通(ballout)」。根據本發明的相互支援態樣，每一此種微電子封裝可配置來隨時附接與電性耦接於電路板上的相同接點圖案的接點。根據本發明的此態樣，第一類型的封裝的端子係配置來用於連接於基板上的大部分的接點圖案。另外，第二類型的封裝的端子係配置來用於連接於基板上的大部分的接點圖案。
因此，根據此相互支援態樣，第5A-5H圖中所見的封裝10可包含DDRx類型的微電子元件。利用DDRx類型的微電子元件，封裝10可具有第一配置，其中其第一與第二微電子元件30a與30b的記憶體儲存陣列共 同地作用來提供對於單一較寬排的記憶體的存取。例如，單一封裝10可提供單一排的32位元記憶體存取，其中第一微電子元件30a的16個DQ接點耦接於封裝上的第一群組123的DQ端子25a(其分配來傳送十六個雙向資料信號DQ0..DQ15，如同第5A圖所見的)，且第二微電子元件30b的16個DQ接點耦接於封裝上的不同群組127的DQ端子25a(其分配來傳送十六個其他的雙向資料信號DQ0..DQ15)。在此實例中，三十二個雙向資料信號在三十二個DQ端子上雙行地傳送，以支援32位元單一排的記憶體存取。具體地，32個雙向資料信號同時被接收，亦即，在相同時脈週期上由第一與第二微電子元件透過32個DQ端子來接收，且32個雙向資料信號同時被輸出(在相同時脈週期上由第一與第二微電子元件透過32個DQ端子來輸出)。
在另一範例中，利用DDRx類型的微電子元件，第5A-5H圖 中所見的封裝10可具有第二配置，其支援對於兩排記憶體存取的存取，這不等寬於上述的32位元單一排。例如，單一封裝10可透過耦接於第一微電子元件30a的16個DQ接點之16個第一端子DQ0A至DQ15A，來提供對於一排16位元記憶體的存取。單一封裝10也可透過耦接於第二微電子元件30b的16個DQ接點之16個第一端子DQ0B至DQ15B，來提供對於另一排16位元記憶體的存取。替代地，因為封裝10提供對於雙16位元排的存取，其可省略封裝上的第一端子的群組123或127的一者，因為替代地，封裝上的16個DQ端子可電性耦接於每一微電子元件上的16個對應接點，因為每一微電子元件30a、30b中的記憶體儲存陣列係相繼而非同時被存取。
在另一範例中，每一微電子元件30可為LPDDRx類型，亦即，根據JEDEC低功率雙資料率DRAM標準LPDDR3或一或更多個其下一代 的標準(統稱，「LPDDRx」)的一者來配置。LPDDRx類型的DRAM晶片是可取得的，其具有32個接點，分配來傳送DQ信號。也有其他不同處。LPDDRx類型的DRAM晶片上的每一接點35可用於以交錯的方式同時傳送兩個不同信號。例如，此種DRAM晶片上的每一接點35可分配來傳送在時脈週期的上升邊緣上所取樣的一個信號，且也可分配來傳送在時脈週期的下降邊緣上所取樣的另一個信號。因此，在LPDDRx類型的晶片中，每一微電子元件30a、30b可配置來以第二取樣速率來取樣輸入至接點的命令與位址資訊，例如每時脈週期兩次(例如，在時脈週期的上升邊緣與下降邊緣兩者上)。 因此，也可減少LPDDRx的DRAM晶片上用於傳送位址資訊或命令-位址匯流排資訊的接點的數量。
在又其他範例中，LPDDRx類型的微電子封裝10的微電子元 件30可配置來以取樣速率(其為DDRx類型的晶片中用來取樣命令與位址資訊的取樣速率的整數倍)來取樣耦合至其的命令與位址資訊，例如，每時脈週期四次(例如，在時脈週期的每四分之一上一次)。在又另一實施例中，第二取樣速率可為第一取樣速率的非整數倍。例如，第二取樣速率可為第一取樣速率的1.5倍的非整數倍。
除了上述的具體範例之外，本發明設想到第二取樣速率與第 一取樣速率之間的許多其他的整數與非整數倍數關係，在其中藉由微電子元件30之命令與位址資訊的取樣係執行於每一時脈週期期間的範例中，以及在其中藉由微電子元件之命令與位址資訊的取樣係僅執行於一些時脈週期期間但不在其他脈週期期間的範例中。
在一範例中，每一LPDDRx微電子元件可包含LPDDRx類型 的半導體晶片，具有額外的接線層在其表面上係電性耦接於此種晶片的接點。如同一般的製造，LPDDRx類型的半導體晶片具有多行的接點係設置成相鄰於晶片的第一與第二對立邊緣。可提供再分布接線，以將接點從其原始位置再分布至晶片的前表面的中心區域中所設置的再分布接點，如同上述。例如，在如同第5I圖所見的LPDDRx微電子元件130上，通常具有列135a、135b的周邊接點係分別相鄰於且平行於半導體晶片的周邊邊緣34a、34b。再分布接線(以沿著半導體晶片的前表面延伸的線路137的形式)可電性耦接於列135a、135b的周邊接點，其中行的再分布接點235a、235b係設置於微電子元件130的前表面處的中心區域中。然後，LPDDRx微電子元件30組裝於微電子封裝10中的另一此種微電子元件130，如同上述。
如同所示，再分布接線可包含特徵139，其提供線路長度係 匹配於列135a、135b的周邊接點與行235a、235b中的再分布接點之間的連接。此種線路長度匹配特徵可用於減少沿著周邊接點與再分布接點之間的再分布接線之群組信號內的信號的傳送延遲的差異。藉由減少傳送延遲的這些差異可以改善性能，其可協助促成以增高的取樣時脈速率來操作。
在一範例中，具有LPDDRx類型的微電子元件30a、30b之封 裝10可具有結構來支援兩排較寬的記憶體。例如，如同第7圖所見的單一封裝310可提供兩排的32位元記憶體存取。在一個此種範例中，封裝310上的32個第一端子323可耦接於第一微電子元件30a的32個DQ接點，且也可耦接於第二微電子元件30b的32個DQ接點。
再次參見第5E圖，根據本發明的一態樣，第一與第二微電 子封裝10a、10b可用蛤殼的配置方式組裝於電路板60。具體地，如同第5E 圖所見的，封裝10a、10b可相對於彼此安裝於電路板60的第一與第二表面61、62處的個別平板接點，使得第一封裝10a占據與第二封裝10b相同或實質上相同之電路板的面積。每一微電子封裝可具有相似的結構，包含第一與第二微電子元件，如同上述。在第5E圖中，為了容易說明，每一個別封裝上的第一端子15a、25a僅顯示在寬度方向W中的兩個不同位置處，寬度方向W延伸於每一封裝的第一與第二孔之間。如同上述，第一端子可在寬度方向W中在較大量的位置之上散佈開。在一實施例中，第一端子可設置於較大量的平行的行的端子內的位置處，例如，在寬度方向中以相等或不相等的間隔相隔的四個平行的行的端子。
封裝10a、10b的第一端子25a的模數X大約對稱配置可允許 電連接於彼此的這些端子對準成小於在平行於介電質元件的表面22之x與y方向中的一球形間距。
現在參見第5E圖，微電子組件381可包含二或更多個微電子 封裝10，例如，第一與第二微電子封裝10a、10b，其可安裝於共同的電路板60。電路板60可具有第一與第二相對表面61與62以及在個別的第一與第二表面處曝露的複數個導電的第一與第二平板接點65a與65b(統稱平板接點65)。微電子封裝10可安裝於平板接點65，例如，藉由可延伸於端子25與平板接點之間的接合元件11。如同第5E圖所示，第一微電子封裝10a的介電質元件20的第二表面22與第二微電子封裝10b的介電質元件的第二表面可覆蓋彼此至少90%。在一具體範例中，電路板60可包含具有CTE小於30ppm/℃的元件。在一實施例中，此種元件可實質上包含半導體、玻璃、陶瓷或液晶聚合體材料。
在第5E與5F圖的微電子組件381中，每一微電子封裝僅有第 一端子25a。為了容易說明，從視圖省略了第二端子，但是此種第二端子不能從組件省略。每一微電子封裝10的第二端子可安裝於對應的平板接點65，例如，藉由接合元件，可延伸於第二端子與平板接點之間的接合元件11。
第一微電子封裝10a的第一端子25a可透過電路板60而電連 接至第二微電子封裝10b的第一端子。如同第5A圖所示，第一微電子封裝10a的第一端子25a可在它們所連接之第二微電子封裝10b的對應第一端子25a的一球形間距內對準。封裝10a、10b的第一端子25a的模數X大約對稱配置可允許電連接於彼此的這些端子對準成小於在平行於介電質元件的表面22之x與y方向中的一球形間距。
當在此使用時，特定數量的球形間距內的對準係表示：相對 於垂直於介電質元件的第一表面之水平方向在特定數量的球形間距內對準。在實施例中，個別第一與第二封裝10a、10b的每一對電連接的第一端子可在平行於電路板60的第一表面61之垂直的x與y方向中的一球形間距內對準彼此。
在一實施例中，個別第一與第二微電子封裝10a與10b的第一 端子可功能上與機構匹配，使得每一第一與第二群組15a與15b的第一端子可具有與具有相同功能的個別微電子封裝10a或10b的介電質元件20的第二表面22處的第一端子25a相同的圖案，但是每一微電子封裝10的長度、寬度、與高度的具體尺寸可不同於其他微電子封裝的尺寸。
在一具體範例中(未圖示)，沿著第一與第二微電子封裝10 的至少一者的介電質元件20的第二表面22之第一端子25a的空間分布可不同於它們所電連接的對應平板接點65的空間分布，使得第一端子25a的至少一者不直接覆蓋它所電連接的對應平板接點65。
如同第5E圖所示，微電子組件381的電路板60可包含一或更 多個繞送層66(例如，其上的一層導電線路)，用於繞送所有的命令信號、位址信號、區塊位址信號、與時脈信號。如同前述所討論的，且如同第5E圖具體所示的，延伸通過電路板60的通孔67可藉由繞送層66的導電結構68(例如，線路)而耦接於平板接點65。在一具體範例中，連接曝露於電路板60的個別第一與第二表面61與62處的一對電性耦接的第一與第二平板接點65a與65b之導電元件(例如，通孔67與導電結構68)的總結合長度可變得很短，因為它們所要連接之封裝的端子可實質上覆蓋彼此。
在微電子組件381中，利用較短的殘端長度，第一微電子封 裝10a的第一端子25a可透過電路板60電性耦接於第二微電子封裝10b具有相同功能的對應第一端子。當在此使用時，「殘端長度」表示：電路板的第一表面處的微電子封裝10的第一端子25a與電路板的第二相對表面處的微電子封裝的對應端子之間的最短電連接的總長度。在此，直線通過的連接可協助大大減少一起連接之第一與第二(頂與底)封裝10a、10b的資料端子的殘端長度。第5F圖為第5E圖之變化，其中延伸通過電路板60’的通孔67’係配置於與第一與第二微電子封裝10a、10b的每一者的第一端子25a共同的垂直平面中。雖然通孔67’與第一端子25a在共同的垂直平面中，第一與第二微電子封裝10a、10b的每一者中的對應第一端子25a可水平地彼此偏離，使得電路板的水平與垂直延伸的導電結構(例如，線路與金屬通孔)可電連 接對應第一端子。類似於第5E圖，在第5F圖中，顯示平板接點65的對應一者之間的電連接的示意圖。
如同第5H圖另外所見的，第一微電子封裝10a的第一端子 25a與第二端子25b、125b可安裝於相對於第二微電子封裝10b的第一端子25a與第二端子25b、125b之電路板60，使得第一與第二微電子封裝10a、10b的第二端子(其配置來傳送相同數字權重的位址資訊)位於共同的垂直平面中。此種配置可允許通過電路板60’且傳送任何類型的信號(例如，資料信號、位址資訊、命令信號、區塊位址信號、與時脈信號)之至少一些電連接可延伸於實質上直線通過第一與第二微電子封裝10a、10b的25b、125b之間的電路板760之方向中。因此，此種連接的電性長度可大約相同於電路板的厚度。
如同第5G圖所示，命令-位址匯流排信號可繞送於電路板(例如，複數個微電子封裝10a、10b所連接的電路板60)上的連接位置之間的至少一方向D1中，使得命令-位址匯流排137的信號以稍微不同的時間到達個別的連接位置I、II或III處的每一封裝對10a與10b。如同第5G圖所見的，至少一方向D1可橫越或垂直於方向D2，在方向D2中延伸有至少一微電子元件30上的至少一行36的複數個接點35。以此方式，電路板60上(亦即，上或內)的命令-位址匯流排137的信號導體可在一些實例中在方向D2中間隔於彼此，方向D2平行於連接於或將連接於電路板60的封裝10a或10b內的微電子元件30上的至少一行36的接點35。
此種配置，特別是當每一微電子封裝10a、10b的端子係配置於延伸於此種方向D2中的一或更多行中時，可協助簡化用於繞送命令-位址 匯流排信號之電路板60上的一或更多個繞送層的信號導體的繞送。例如，當較少的第二端子設置於每一封裝上的相同垂直布局位置處時，可以簡化電路板上的命令-位址匯流排信號的繞送。因此，在第5A圖的範例中，每一群組的第二端子25b、125b中僅兩個第二端子可設置於每一封裝上的相同垂直布局位置處，例如，配置來傳送位址信號A3與A1之每一群組中的第二端子。
在實施例中，微電子組件381可具有微電子元件130，其包含 半導體晶片係配置來主要執行邏輯功能，例如固態驅動控制器，且微電子封裝10a與10b中的一或更多個微電子元件30可各自包含記憶體儲存元件，例如非揮發性快閃記憶體。微電子元件130可包含專用目的處理器，其係配置來協助系統(例如，系統1100(第11圖))的中央處理單元監督資料轉移至與自微電子元件30中所包含的記憶體儲存元件。包含固態驅動控制器的此種微電子元件130可提供直接的記憶體存取至與自系統(例如，系統1100)的主機板(例如，第11圖所示的電路板1102)上的資料匯流排。在一具體實施例中，微電子元件130可配置來執行緩衝功能，例如，微電子元件130可配置來重新產生用於轉移至每一微電子封裝10a與10b之資料信號或上述的命令-位址匯流排信號。此種微電子元件130可配置來協助提供每一微電子元件30相對於微電子組件381外部的組件之阻抗隔離。
在此種實施例中(微電子組件381具有微電子元件130係包含 控制器功能及/或緩衝功能)，命令-位址匯流排信號可繞送於個別的連接位置I、II或III處的每一封裝對10a與10b與微電子元件130之間。在第5H圖所示的具體範例中，命令-位址匯流排137的一部分(其延伸通過連接位置I、II 或III)可延伸於方向D2中或橫越方向D1的另一方向中，以到達微電子元件130的接點。在一實施例中，命令-位址匯流排137可延伸於方向D1中，以到達微電子元件130的接點。
第8圖為第7圖之變化，其中微電子封裝410包含四個微電子 元件430a、430b、432a與432b。此種封裝410類似於第7圖的封裝，其中微電子元件430a、430b係以類似於第7圖所示的微電子元件的方式配置在封裝410中，且第一端子423可電性耦接於微電子元件430a、430b的接點。類似的，微電子元件432a、432b係以類似於第7圖所示的微電子元件的方式配置在封裝中，且第一端子433可電性耦接於微電子元件432a、432b的接點。微電子元件430a、430b的接點對準於孔426，且至接點的電連接可如此做成：使用工具插入至孔中，以形成引線(例如，整合的引線或接線引線)與此種接點之間的接合。分別設置相鄰於封裝的邊緣440、442之群組443、453的第二端子係配置來傳送位址信號，且可用類似於相關於第5A圖之先前上述的群組25b、125b的第二端子的方式來配置。微電子元件432a、432b的接點對準於孔427，且至接點的電連接可如此做成：使用工具插入至孔中，以形成引線(例如，整合的引線或接線引線)與此種接點之間的接合。
第9圖為第5A圖變化之微電子封裝510，其中微電子元件 530a、530b的最近邊緣506、508可間隔於彼此，且使得微電子元件的前表面(未圖示)可位於相鄰於基板的第一表面(未圖示)之共同位置中。在此實例中，第一端子可包含兩個群組525、527的第一端子，其中理論軸532的第一側上的群組225中分配來傳送資料信號的每一第一端子的信號分配係與相對於其之軸的第二側上的對應第一端子的信號分配具有鏡像對稱 性。在第9圖的變化中，第一端子可包含僅一個群組的第一端子，而非具有本文所述的鏡像對稱性的兩個群組525、527。在另外的變化中，兩個群組525、527的信號分配相對於軸532具有模數x對稱性，類似於上面相關於第6圖所述的第一端子的模數X對稱性。
參見第10圖，在第9圖的變化中，微電子封裝610具有32個第 一端子，其可為標號DQ0至DQ31的DQ端子的形式，且其可配置來支援一或兩排32位元的記憶體存取，舉例來說。如同第10圖所見的，第一端子625可配置於兩個群組626與627中的介電質元件的第一表面(第5B圖)處的位置處，其中理論軸632的第一側上的第一群組626的第一端子中的每一DQ端子係與相對於第一側之軸632的第二側上的第二群組627的第一端子中的每一DQ端子具有模數8對稱性。
相關於第5A至10圖所上述的微電子封裝與微電子組件可用 於不同的電子系統的建構，例如第11圖的系統1100。例如，系統1100包含複數個模組或組件1106(例如，上述的微電子封裝及/或微電子組件)聯合於其他電子組件1108與1110。
在系統1100中，系統可包含電路板、主機板、、或冒口平板 1102，例如撓性印刷電路板，且電路板可包含多個導體1104(其中僅有一個導體在第11圖中)互連模組或組件1106於彼此。此種電路板1102可傳送信號至與自系統1100中包含的每一微電子封裝及/或微電子組件。但是，這僅為範例；用於製作模組或組件1106之間的電連接之任何合適的結構都可使用。
在一具體實施例中，系統1100也可包含處理器(例如，半導 體晶片1108)，使得每一模組或組件1106可配置來在一時脈週期中並行地傳送數個(N)資料位元，且處理器可配置來在一時脈週期中並行地傳送數個(M)資料位元，M大於或等於N。在第11圖所示的範例中，組件1108可為半導體晶片，且組件1110為顯示螢幕，但是任何其他組件都可使用在系統1100中。當然，雖然為了清楚性，第11圖中僅有兩個額外的組件1108與1110，但系統1100仍可包含任何數量的此種組件。
在一範例中，系統1100可包含處理器晶片1108係配置來在一 時脈週期中並行地傳送三十二個資料位元，且系統也可包含四個模組1106，例如參照第5A圖所述的微電子封裝10，每一模組1106係配置來在一時脈週期中並行地傳送八個資料位元(亦即，每一模組1106可包含第一與第二微電子元件，兩微電子元件的每一者係配置來在一時脈週期中並行地傳送四個資料位元)。
在另一範例中，系統1100可包含處理器晶片1108係配置來在 一時脈週期中並行地傳送六十四個資料位元，且系統也可包含四個模組1106，例如參照第9A圖所述的微電子封裝910，每一模組1106係配置來在一時脈週期中並行地傳送十六個資料位元(亦即，每一模組1106可包含四個微電子元件，四個微電子元件的每一者係配置來在一時脈週期中並行地傳送四個資料位元)。
模組或組件1106以及組件1108與1110可安裝於共同的殼體1101中，以虛線示意，且需要的話可電性互連於彼此，以形成所欲的電路。殼體1101為可攜式殼體的類型，可用於例如手機或個人數位助理，且螢幕1110可曝露於殼體的表面處。在結構1106包含感光元件(例如，成像晶片) 的實施例中，透鏡1111或其他光學裝置也可提供來繞送光線至結構。另外，第11圖的簡化系統僅為範例；使用上面討論的結構，可製作其他系統，包含通常視為固定結構的系統，例如桌上型電腦、路由器與類似者。
雖然本發明參照特定實施例來敘述，但是可瞭解到，這些實施例僅是本發明的應用例。因此，凡是未偏離所附申請專利範圍所界定之範圍與精神，所做出各種修改的實施例，或衍生出的其他配置，皆為本案所欲保護者。
由本案可知，各種獨立項的申請專利範圍與其中提出的特徵可用不同於最初的申請專利範圍呈現的方式結合，亦可知，相關於個別實施例所述的特徵可與其他所述實施例共用。
在本文所述的任何實施例中，一或更多個微電子元件30可用一或更多個下述技術來實施：DRAM、NAND快閃記憶體、RRAM(「電阻式RAM」或「電阻式」隨機存取記憶體)、相變記憶體(PCM,phase change memory)、磁阻式隨機存取記憶體(例如可實施穿隧接面裝置)、靜態隨機存取記憶體(「SRAM」)、自旋扭矩RAM、或內容可定址記憶體等。
122‧‧‧邊緣
114‧‧‧行
116‧‧‧邊緣
118‧‧‧行
112A、112B、112C、112D、112E、112F‧‧‧封裝
134‧‧‧電路板
136‧‧‧匯流排
138‧‧‧組件

Claims (25)

  1. 一種微電子封裝，包含：一介電質元件，具有第一與第二對立的表面，且具有第一與第二相間隔的孔，每一孔延伸於該第一與第二表面之間；一第一微電子元件，具有面向該第一表面的一前表面、背向該第一表面的一後表面、以及延伸於該前與後表面之間的一邊緣，該第一微電子元件之接點係曝露於該前表面處；及一第二微電子元件，具有部分覆蓋該第一微電子元件的該後表面且面向該第一表面之一前表面，該第二微電子元件之接點係設置於其前表面的一中心區域中，該接點之設置係超出該第一微電子元件的該邊緣；該介電質元件之端子係位於該第二表面處，該第一微電子元件的該接點覆蓋該第一孔，並且電性耦接於該端子，且該第二微電子元件的該接點覆蓋該第二孔，並且電性耦接於該端子；該端子之複數個第一端子係在該第一與第二孔之間，該第一端子係配置來傳送所有資料信號，藉以讀取與寫入存取該第一與第二微電子元件內的記憶體儲存陣列的隨機存取可定址記憶體位置。
  2. 如申請專利範圍第1項之微電子封裝，其中該第一與第二微電子元件為DDRx的類型。
  3. 如申請專利範圍第2項之微電子封裝，其中該介電質元件之第一與第二平 行邊緣係延伸於該第一與第二表面之間，該第二表面的一第一區域係設置於該第一孔與該第一邊緣之間，該第二表面的一第二區域係設置於該第二孔與該第二邊緣之間，其中該端子之第二端子至少有一些第二端子係具有位址資訊信號分配，藉以指定該記憶體儲存陣列內的每一個別可定址記憶體位置，其中所有該第二端子設置於該第一與第二區域之至少一區域內的位置處。
  4. 如申請專利範圍第3項之微電子封裝，其中該第二端子係設置於該第一與第二區域之每一區域內，其中該第一區域中的該至少一些第二端子的該信號分配與該第二區域中的該至少一些第二端子的該信號分配，係大約對稱於平行延伸於該介電質元件的該第一與第二邊緣之一理論軸。
  5. 如申請專利範圍第4項之微電子封裝，其中該第一與第二區域之每一區域的該第二端子包含之至少一些第二端子係具有命令資訊信號分配，且該第一區域中具有命令資訊信號分配的該至少一些第二端子的該信號分配與該第二區域中具有命令資訊信號分配的該至少一些第二端子的該信號分配，係相對於該理論軸。
  6. 如申請專利範圍第4項之微電子封裝，其中該第一區域中的該第二端子耦接於該第一微電子元件的該接點，且不耦接於該第二微電子元件的該接點，且該第二區域中的該第二端子耦接於該第二微電子元件的該接點，且不耦接於該第一微電子元件的該接點。
  7. 如申請專利範圍第6項之微電子封裝，其中該第一與第二微電子元件係配置來同時接收在該第一與第二微電子元件的該資料信號，且係配置來同時從該第一與第二微電子元件輸出該資料信號。
  8. 如申請專利範圍第6項之微電子封裝，其中該第一與第二微電子元件為LPDDRx的類型。
  9. 如申請專利範圍第8項之微電子封裝，其中該介電質元件之第一與第二平行邊緣係延伸於該第一與第二表面之間，該第二表面的一第一區域係設置於該第一孔與該第一邊緣之間，該第二表面的一第二區域係設置於該第二孔與該第二邊緣之間，其中該端子包含第二端子，該第二端子係配置來傳送用於指定該記憶體儲存陣列內的每一個別可定址記憶體位置之位址資訊，其中所有該第二端子係設置於該第一與第二區域的至少一區域內。
  10. 如申請專利範圍第8項之微電子封裝，其中該第一與第二微電子元件的每一微電子元件之個別的前表面具有第一接點，且該第一微電子元件的該接點與該第二微電子元件的該接點作為再分布接點，該再分布接點透過沿著該第一與第二微電子元件的該前表面延伸的再分布線路而電性耦接於該個別微電子元件上的該第一接點。
  11. 如申請專利範圍第10項之微電子封裝，其中該第一微電子元件的該邊緣 為一第一邊緣，該微電子元件具有對立於其第一邊緣的一第二邊緣，且該第一微電子元件的該第一接點之設置係相鄰於其第一與第二邊緣，且該第二微電子元件的該第一接點之設置係相鄰於其第一與第二邊緣。
  12. 如申請專利範圍第9項之微電子封裝，其中該第二端子係設置於該第一與第二區域的每一區內的位置，其中該第一區域中的該第二端子的信號分配與該第二區域中的該第二端子的該信號分配，係大約對稱於該理論軸。
  13. 如申請專利範圍第12項之微電子封裝，其中該第一與第二區域的每一區域內的該第二端子之至少一些第二端子係具有命令資訊信號分配，且該第一區域中具有命令資訊信號分配的該至少一些第二端子的該信號分配與該第二區域中具有命令資訊信號分配的該至少一些第二端子的該信號分配，係大約對稱於該理論軸。
  14. 如申請專利範圍第1項之微電子封裝，其中該第一端子包含一第一群組及一第二群組，其第一群組係設置於一理論平面的一第一側上，其第二群組係設置於該理論平面的一第二側上，該第二側對立於該第一側，其中該第一群組的該第一端子相對於該理論平面，與該第二群組的該第一端子係具有模數X的大約對稱性，X為8的倍數且為至少一的整數。
  15. 如申請專利範圍第1項之微電子封裝，另包含引線，係延伸通過該孔，該接點透過該引線而耦接於該端子。
  16. 如申請專利範圍第1項之微電子封裝，其中該引線包含：第一引線，係延伸通過該第一孔至該第一微電子元件的該接點；以及第二引線，係延伸通過該第二孔至該第二微電子元件的該接點。
  17. 如申請專利範圍第15項之微電子封裝，其中該介電質元件包含接合墊，係曝露於該第二表面處並且電性耦接於該端子，而該引線則包含打線接合，係經由該孔從該接點延伸至該接合墊。
  18. 如申請專利範圍第1項之微電子封裝，另包含引線，係具有多個部分覆蓋於該孔，該接點經由該引線而耦接於該端子。
  19. 如申請專利範圍第1項之微電子封裝，其中該第一與第二孔在一相同方向中伸長，該相同方向平行於該第一微電子元件的該邊緣。
  20. 一種微電子組件，包含：一電路板，具有第一與第二對立的表面；分別在第一表面處的第一平板接點；及在第二表面處的第二平板接點；以及第一與第二微電子封裝，每一微電子封裝具有端子，係安裝於該個別的平板接點；每一微電子封裝包含：一介電質元件，具有第一與第二對立的表面，及第一與第二相間隔的孔， 每一孔延伸於該第一與第二表面之間；一第一微電子元件，具有一前表面，一後表面及一邊緣；該前表面係面向該介電質元件的該第一表面；該後表面係背向該第一表面；該邊緣係延伸於該前與後表面之間；且該第一微電子元件具有接點，係曝露於該前表面處；及一第二微電子元件，具有一前表面，係部分覆蓋該第一微電子元件的該後表面，且面向該介電質元件的該第一表面；一後表面，係背向該前表面；以及第一與第二對立邊緣，每一邊緣係延伸於該第二微電子元件的該前後表面之間，且該第二微電子元件具有接點，係設置於該前表面的一中心區域中，佔有該第一與第二對立邊緣之間的一距離的三分之一；每一該封裝的該介電質元件在該第二表面具有端子，其中在每一該封裝中，該第一微電子元件的該接點覆蓋該第一孔，且電性耦接於該端子，且該第二微電子元件的該接點覆蓋該第二孔，並且電性耦接於該端子；其中在每一該封裝中，該端子之複數個第一端子位於該第一與第二孔之間，該第一端子係配置來傳送所有資料信號，藉以讀取與寫入存取該第一與第二微電子元件內的記憶體儲存陣列的隨機存取可定址記憶體位置。
  21. 如申請專利範圍第20項之微電子組件，其中在每一該封裝中，該第一端子包含其一第一群組，係設置於一理論平面的一第一側上；以及一第二群組，係設置於該理論平面的一第二側上；該第二側對立於該第一側；其中該第一群組的該第一端子相對於該理論平面，係與該第二群組的該第一端 子具有模數X的對稱性。
  22. 如申請專利範圍第21項之微電子組件，其中該第一微電子封裝的該第一端子係透過該電路板而耦接於該第二微電子封裝的該第一端子，且該第一微電子封裝的該第一端子與所要耦接之該第二微電子封裝的該對應第一端子之對齊，係在平行於該電路板的該第一與第二表面之x與y垂直方向中的一球形間距內。
  23. 如申請專利範圍第22項之微電子組件，其中該第一微電子封裝的該第一端子，係具有模數X(Modulo-X)相等於該第二微電子封裝的該對應第一端子的信號分配，對於這些信號分配，他們係經由該電路板所耦接。
  24. 如申請專利範圍第23項之微電子組件，其中該第一微電子封裝的該第一區域中的該第二端子，係透過該電路板耦接於該第二微電子封裝的該第二區域中的該第二端子，且該第一微電子封裝的該第一區域的該第二端子，係在平行於該電路板的該第一與第二表面之x與y垂直方向的一或二方向中的一球形間距內，對齊於所耦接之該第二微電子封裝的該第二區域的該對應第二端子。
  25. 如申請專利範圍第20項之微電子組件，其中該電路板包含一匯流排，該匯流排具有複數個導體，係配置來傳送每一微電子封裝的所有位址資訊，該導體延伸於平行第一與第二表面的一第一方向中，其中沒有多於一個的 繞送層用於全域繞送所有該位址資訊於該電路板上的一連接位置與該電路板上的一不同連接位置之間，前述之連接位置係電連接該第一與第二微電子封裝的該第一端子，前述之不同連接位置電連接至少一第三微電子封裝的該第一端子。
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