KR101947774B1 - 중간 접속체, 중간 접속체를 구비한 반도체 장치, 및 중간 접속체의 제조 방법 - Google Patents

중간 접속체, 중간 접속체를 구비한 반도체 장치, 및 중간 접속체의 제조 방법 Download PDF

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Abstract

중간 접속체(1)는 반도체 집적 회로(2)의 각 전원 패드에 접속되는 가늘고 긴 박판 형상의 전원 버스바(11)와, 반도체 집적 회로의 각 그라운드 패드에 접속되는 가늘고 긴 박판 형상의 그라운드 버스바(12)와, 전원 버스바(11)와 그라운드 버스바(12) 사이에 형성된 박막 절연체층(13)과, 반도체 집적 회로의 각 신호 패드에 접속되는 복수의 도전로(15)를 포함하는, 가늘고 긴 박판 형상의 도전로부(14)를 구비한다. 전원 버스바(11), 그라운드 버스바(12), 및 도전로부(14)는, 각각, 박판의 길이 방향이 반도체 집적 회로의 범프 탑재면(2S)에 대하여 평행하게 되도록 세운 상태에서, 반도체 집적 회로의 전원 패드열, 그라운드 패드열, 및 신호 패드열에 의한 병렬 배치에 대응하여 병렬 배치되어 있다.

Description

중간 접속체, 중간 접속체를 구비한 반도체 장치, 및 중간 접속체의 제조 방법
본 발명은 중간 접속체, 중간 접속체를 구비한 반도체 장치, 및 중간 접속체의 제조 방법에 관한 것으로, 상세하게는, 반도체 집적 회로와 회로 기판 사이에 설치되어, 반도체 집적 회로와 회로 기판을 전기적으로 접속하는 중간 접속체에 관한 것이다.
종래, 상기 중간 접속체, 소위 인터포저로서, 예를 들면, 특허문헌 1에 개시된 기술이 알려져 있다. 특허문헌 1에서는, 중간 접속체로서의 다층 배선 기판이 개시되어 있다. 그 다층 배선 기판에서는, 절연층, 배선층, 및 비아홀 도체로 이루어지는 단위 배선 기판을 복수 적층하여 다층 배선 기판을 형성하는 기술이 개시되어 있다.
일본 특개 2005-45150호 공보
하지만, 최근, 서버계의 CPU 등의 LSI(반도체 집적 회로)에 있어서, LSI의 칩 사이즈는 스테퍼의 마스크 사이즈가 갖는 최대 직경인 24×24mm에 달하고 있다. 그것에 대응하여, 에리어 어레이의 피치는 협소 피치화 되고, 그 결과, 패드수도, 예를 들면, 200×200(40000)개까지 증가의 일로를 걷고 있다. 그 때문에 이러한 패드수가 많은 LSI에 대하여, 종래의 다층 배선 기판으로 대응하려고 하면, 적층수를 증가시킬 필요가 있다. 하지만, 적층수의 증가에 따라, LSI로부터 먼 최하단의 신호 배선층의 신호에서는, 임피던스를 제어할 수 없는 비교적 긴 비아가 다수 존재하게 된다. 그것에 의해, 고속 전송시에 신호의 열화를 초래할 우려가 있다. 또한 적층수의 증가에 따라, 상단에 위치하는 전원 배선층에는, 신호를 통과시키기 위한 개구의 수, 및 상이한 전위의 전원을 통과시키기 위한 개구의 수가 증가하여, 전원 배선층으로서 전원 플레인의 기능을 유지할 수 없게 될 우려가 있다. 그 때문에 간단한 구조로 패드수가 많은 반도체 집적 회로에 대응할 수 있는 중간 접속체가 요망되고 있었다.
그래서, 본 명세서에서는, 고주파 영역까지 전원 임피던스를 낮게 유지하면서, 패드수가 많은 반도체 집적 회로에 대응할 수 있는 중간 접속체 및 그 제조 방법을 제공한다.
본 명세서에 의해 개시되는 중간 접속체는 반도체 집적 회로와 상기 반도체 집적 회로를 탑재하는 회로 기판 사이에 설치되어, 상기 반도체 집적 회로와 상기 회로 기판을 전기적으로 접속하는 중간 접속체로서, 상기 반도체 집적 회로는 복수의 전원 패드로 이루어지는 전원 패드열, 복수의 그라운드 패드로 이루어지는 그라운드 패드열, 및 복수의 신호 패드로 이루어지는 신호 패드열이 병렬 배치된 범프 탑재면을 가지고 있고, 상기 중간 접속체는 적어도 상기 전원 패드열의 길이를 갖고, 상기 전원 패드열의 각 전원 패드에 접속되는, 가늘고 긴 박판 형상의 전원 버스바와, 적어도 상기 그라운드 패드열의 길이를 갖고, 상기 그라운드 패드열의 각 그라운드 패드에 접속되는, 가늘고 긴 박판 형상의 그라운드 버스바와, 상기 전원 버스바와 상기 그라운드 버스바 사이에 형성된 박막 절연체층과, 적어도 상기 신호 패드열의 길이를 갖고, 상기 신호 패드열의 각 신호 패드에 접속되는 복수의 도전로를 포함하는, 가늘고 긴 박판 형상의 도전로부를 구비하고, 상기 전원 버스바, 상기 그라운드 버스바, 및 상기 도전로부는, 각각, 박판의 길이 방향이 상기 반도체 집적 회로의 상기 범프 탑재면에 대하여 평행하게 되도록 세운 상태에서, 상기 전원 패드열, 상기 그라운드 패드열, 및 상기 신호 패드열에 의한 상기 병렬 배치에 대응하여 병렬 배치되어 접합되어 있다.
본 구성에 의하면, 패드열이 병렬 배치된 반도체 집적 회로에 대하여, 전력과 신호의 공급이 박판 형상의 버스바, 및 박판 형상의 도전로부에 의해 행해진다. 또한, 전원 버스바, 그라운드 버스바, 및 도전로부는, 각각, 박판의 길이 방향이 반도체 집적 회로의 범프 탑재면에 대하여 평행하게 되도록 세운 상태에서, 반도체 집적 회로의 패드의 병렬 배치에 대응하여 병렬 배치되어 있다. 그 때문에 본 구성의 중간 접속체에 의하면, 중간 접속체가 다층 기판으로 구성되는 경우와 비교하여, 비아 등을 형성할 필요가 없이, 전원의 저임피던스 상태를 높은 주파수 영역까지 유지하면서, 패드수가 많은 반도체 집적 회로에 대응할 수 있다.
또한, 전원 버스바와 그라운드 버스바와 박막 절연체층에 의하여, 캐패시터를 형성할 수 있다. 그것에 의해, 중간 접속체로서 버스바를 사용한 구성에 있어서, 전원의 저임피던스 상태를 높은 주파수 영역까지 유지할 수 있다.
또한, 상기 중간 접속체에 있어서, 상기 전원 버스바의 상단면인 상기 반도체 집적 회로에의 접속면 위에서, 상기 복수의 전원 패드에 대응한 위치에 형성된, 상기 전원 버스바의 시트 저항보다 큰 시트 저항을 갖는 댐핑 저항과, 상기 그라운드 버스바의 상단면인 상기 반도체 집적 회로에의 접속면 위에서, 상기 복수의 그라운드 패드에 대응한 위치에 형성된, 상기 그라운드 버스바의 시트 저항보다 큰 시트 저항을 갖는 댐핑 저항 중 적어도 일방의 댐핑 저항을 구비하도록 해도 된다.
본 구성에 의하면, 댐핑 저항에 의해, 반공진 주파수로 나타나는 임피던스의 피크를 억제하여, LSI의 내부에 형성되어 있는 Tr(트랜지스터)의 전원 임피던스를 낮게 안정화시킬 수 있다.
또한, 상기 중간 접속체에 있어서, 상기 전원 버스바는 전원 전압이 상이한 복수 종류의 전원 버스바를 포함하도록 해도 된다.
본 구성에 의하면, 반도체 집적 회로에 전원 전압이 상이한 복수 종류의 전원이 필요하게 되는 경우에 대응할 수 있다.
또한, 본 명세서에 의해 개시되는 반도체 장치는 복수의 전원 패드로 이루어지는 전원 패드열, 복수의 그라운드 패드열로 이루어지는 그라운드 패드열, 및 복수의 신호 패드로 이루어지는 신호 패드열이 병렬 배치된 패드면을 갖는 반도체 집적 회로와, 상기의 어느 하나의 중간 접속체를 구비한다.
본 구성에 의하면, 패드수가 많은 반도체 집적 회로에 대응하면서, 전원의 저임피던스 상태를 높은 주파수 영역까지 유지할 수 있는 중간 접속체를 구비한 반도체 장치를 제공할 수 있다.
본 명세서에 의해 개시되는 중간 접속체의 제조 방법은 반도체 집적 회로와 상기 반도체 집적 회로를 탑재하는 회로 기판 사이에 설치되고, 상기 반도체 집적 회로와 상기 회로 기판을 전기적으로 접속하는 중간 접속체의 제조 방법으로서, 상기 반도체 집적 회로는 복수의 전원 패드로 이루어지는 전원 패드열, 복수의 그라운드 패드열로 이루어지는 그라운드 패드열, 및 복수의 신호 패드로 이루어지는 신호 패드열이 병렬 배치된 범프 탑재면을 갖고, 적어도 상기 전원 패드열의 길이를 갖고, 상기 전원 패드열의 각 전원 패드에 접속되는, 가늘고 긴 박판 형상의 전원 버스바를 형성하는 전원 버스바 형성 공정과, 적어도 상기 그라운드 패드열의 길이를 갖고, 상기 그라운드 패드열의 각 그라운드 패드에 접속되는, 가늘고 긴 박판 형상의 그라운드 버스바를 형성하는 그라운드 버스바 형성 공정과, 상기 전원 버스바와 상기 그라운드 버스바 사이에 박막 절연체층을 형성하는 절연체 형성층 공정과, 적어도 상기 신호 패드열의 길이를 갖고, 상기 신호 패드열의 각 신호 패드에 접속되는 복수의 도전로를 포함하는, 가늘고 긴 박판 형상의 도전로부를 형성하는 도전로부 형성 공정과, 상기 전원 버스바, 상기 그라운드 버스바, 및 상기 도전로부를, 각각, 박판의 길이 방향이 상기 반도체 집적 회로의 상기 범프 탑재면에 대하여 평행하게 되도록 세운 상태에서, 상기 전원 패드열, 상기 그라운드 패드열, 및 상기 신호 패드열에 의한 상기 병렬 배치에 대응하여 병렬 배치시켜 접합하는 접합 공정을 포함한다.
또한, 상기 중간 접속체의 제조 방법에 있어서, 상기 접합 공정은 접합된 상기 전원 버스바, 상기 그라운드 버스바, 및 상기 도전로부를 유닛으로 하여 접합하여, 유닛의 적층체인, 상기 중간 접속체의 제1차 중간물을 형성하는 제1차 중간물 형성 공정과, 상기 제1차 중간물을 상기 반도체 집적 회로의 사이즈에 대응시켜 스트립 형상으로 절단하여, 상기 중간 접속체의 제2차 중간물을 복수 형성하는 제2차 중간물 형성 공정과, 복수의 상기 제2차 중간물을 접합하여, 당해 중간 접속체를 형성하는 접속체 형성 공정을 포함하도록 해도 된다.
본 발명의 중간 접속체에 의하면, 전원의 저임피던스 상태를 높은 주파수 영역까지 유지하면서, 패드수가 많은 반도체 집적 회로에 대응할 수 있다.
도 1은 실시형태에 따른 반도체 장치를 도시하는 개략적인 부분 측면도
도 2는 반도체 장치를 도시하는 도 1의 좌측에서 본 개략적인 부분 측면도
도 3은 중간 접속체를 도시하는 개략적인 부분 평면도
도 4는 중간 접속체의 일부를 도시하는 개략적인 부분 사시도
도 5는 반도체 장치의 전원계의 개략적인 등가 회로도
도 6은 결합 용량에 의한 전원 임피던스 특성을 나타내는 그래프
도 7은 기판 배선에 의한 전원 임피던스 특성을 나타내는 그래프
도 8은 LSI 내의 배선에 의한 전원 임피던스 특성을 나타내는 그래프
도 9는 댐핑 저항에 의한 전원 임피던스 특성을 나타내는 그래프
도 10은 결합 용량을 늘린 경우의 전원 임피던스 특성을 나타내는 그래프
도 11은 중간 접속체의 제조 방법을 설명하는 도면
도 12는 중간 접속체의 제조 방법을 설명하는 도면
도 13은 중간 접속체의 제조 방법을 설명하는 도면
도 14는 중간 접속체의 제조 방법을 설명하는 도면
도 15는 중간 접속체의 제조 방법을 설명하는 도면
도 16은 중간 접속체의 제조 방법을 설명하는 도면
도 17은 중간 접속체의 제조 방법을 설명하는 도면
도 18은 중간 접속체의 제조 방법을 설명하는 도면
<실시형태>
하나의 실시형태를 도 1 내지 도 18을 참조하여 설명한다. 또한, 도면 중, 동일한 부호는 동일 또는 상당 부분을 나타낸다. 또한, 동일한 구성에는 부재번호를 생략하는 경우가 있다.
1. 반도체 장치의 구성
도 1에 도시되는 바와 같이, 반도체 장치(100)는 크게는 중간 접속체(1)와, LSI칩(「반도체 집적 회로」의 일례)(2)을 포함한다. 반도체 장치(100)는 중간 접속체(1)를 통하여 마더보드 등의 회로 기판(50)에 탑재된다. LSI는, 예를 들면, CPU 혹은 MPU이다.
또한, 이하에서, 부재번호에 부가되는 문자 「V」는 LSI칩(2)에 인가되는 정극성의 전원 전압에 관계되는 부재 등을 의미하고, 문자 「G」는 LSI칩(2)에 인가되는 그라운드 전압에 관계되는 부재 등을 의미한다. 또한, 문자 「S」는 LSI칩(2)에 입출력되는 신호에 관계되는 부재 등을 나타낸다. 또한, 도 3은 중간 접속체(1)의 개략적인 부분 평면도이지만, 범프 배치가 동일하기 때문에, 거의 LSI칩(2)의 범프 탑재면(2S)을 나타내고 있다고도 할 수 있다. 그 때문에 범프 탑재면(2S)의 설명에 도 3을 겸용한다.
본 실시형태의 LSI칩(2)은 에리어 어레이 타입의 LSI이며, 도 3에 도시되는 바와 같이, 복수(본 실시형태에서는 192개)의 전원 패드(21V)로 이루어지는 전원 패드열(21VL), 복수(본 실시형태에서는 192개)의 그라운드 패드(21G)로 이루어지는 그라운드 패드열(21GL), 및 복수(본 실시형태에서는 192개)의 신호 패드(21S)로 이루어지는 신호 패드열(21SL)이 병렬 배치된 범프 탑재면(2S)을 가지고 있다. 도 3에 도시되는 바와 같이, 각 패드열에 의한 총 병렬수는 192예이다. 즉, 본 실시형태에서는, 패드수가 192×192(36864)개이며, 칩 사이즈가 거의 23×23mm의 LSI칩(2)을 상정하고 있다. 또한, 본 실시형태에서는, 에리어 어레이의 피치는, 예를 들면, 120㎛(마이크로미터)로 되어 있다.
각 배드(21)에는, LSI칩(2)과 중간 접속체(1)를 접속하기 위한 범프(22)가 형성되어 있다(도 1 등 참조). 범프(22)는 본 실시형태에서는, 예를 들면, Au(금) 스터드 범프이다.
중간 접속체(1)는, 도 1에 도시되는 바와 같이, 복수의 전원 버스바(11), 복수의 그라운드 버스바(12), 복수의 박막 절연체층(13), 및 복수의 도전로부(14)를 포함한다. 각 전원 버스바(11), 각 그라운드 버스바(12), 및 각 박막 절연체층(13)은 커플링(결합) 캐패시터(10)를 구성하고 있다. 박막 절연체층(13)은 캐패시터(10)의 유전체층으로서, 비교적 높은 비유전율을 갖는다. 또한, 도 1 등에 있어서의 화살표(X) 방향을 중간 접속체(1)의 폭(W) 방향으로 하고, 도 2 등에 있어서의 화살표(Y) 방향을 중간 접속체(1)의 길이(L) 방향으로 하고, 도 1 등에 있어서의 화살표(Z) 방향을 중간 접속체(1)의 높이(H) 방향으로 한다(도 18 참조).
또한, 전원 버스바(11), 그라운드 버스바(12), 및 도전로부(14)의 길이(L) 및 높이(H)는 중간 접속체(1)의 길이(L) 및 높이(H)와 동일하다. 전원 버스바(11), 그라운드 버스바(12), 및 도전로부(14)의 두께(T) 방향은 중간 접속체(1)의 폭(W) 방향(화살표(X) 방향)과 동일하고(도 18 참조), 각 두께(T)(약 120㎛)는 중간 접속체(1)의 폭(W)(약 23mm)에 비교하여, 대단히 작다.
각 전원 버스바(11)는 가늘고 긴 박판의 형상을 갖고, 적어도 LSI칩(2)의 전원 패드열(21VL)의 길이를 갖고, 전원 패드열(21VL)의 각 전원 패드(21V)에 접속된다.
마찬가지로, 각 그라운드 버스바(12)는 가늘고 긴 박판의 형상을 갖고, 적어도 LSI칩(2)의 그라운드 패드열(21GL)의 길이를 갖고, 그라운드 패드열(21GL)의 각 그라운드 패드(21G)에 접속된다. 전원 버스바(11) 및 그라운드 버스바(12)는 저저항의 금속 도체, 예를 들면, 얇은 동판으로 구성되고, 예를 들면, 두께(T)가 거의 120㎛이고, 높이(H)가 거의 3mm이며, 길이(L)가 거의 23mm이다(도 16, 도 18 참조). 또한, 이것에 한정되지 않고, 양쪽 버스바(11, 12)는, 예를 들면, 카본 등으로 구성되어도 된다.
마찬가지로, 각 도전로부(14)는 가늘고 긴 박판의 형상을 갖고, 적어도 신호 패드열(21SL)의 길이를 갖고, 신호 패드열(21SL)의 각 신호 패드(21S)에 접속되는 복수의 신호선(도전로)(15)과 절연체부(16)를 포함한다. 복수의 신호선(15)은 절연체부(16) 속에 형성되어 있다.
전원 버스바(11), 그라운드 버스바(12), 및 도전로부(14)는, 각각, 박판의 길이 방향(도 2의 화살표(Y) 방향)이 LSI칩(2)의 범프 탑재면(2S)에 대하여 평행하게 되도록 세운 상태에서, LSI칩(2)의 전원 패드열(21VL), 그라운드 패드열(21GL), 및 신호 패드열(21SL)에 의한 병렬 배치에 대응하여 병렬 배치되어, 접합되어 있다(도 1 내지 도 4를 참조). 즉, 본 실시형태에서는, 전원 버스바(11), 그라운드 버스바(12), 및 도전로부(14)는 세로 방향의 플레인 구조를 형성하고 있다.
또한, 도 3에 도시되는 바와 같이, 전원 버스바(11)의 상단면인 LSI칩(2)에의 접속면(11S)은 복수의 전원 패드(21V)에 대응한 복수의 접속체측 전원 패드(18V)를 포함하고, 그라운드 버스바(12)의 상단면인 LSI칩(2)에의 접속면(12S)은 복수의 그라운드 패드(21G)에 대응한 복수의 접속체측 그라운드 패드(18G)를 포함한다.
또한, 도 4에 도시되는 바와 같이, 각 접속체측 전원 패드(18V)의 하부, 및 각 접속체측 그라운드 패드(18G)의 하부에는, 전원 버스바(11) 및 그라운드 버스바(12)의 시트 저항보다 큰 시트 저항을 갖는 댐핑 저항(Rd)이 형성되어 있다. 댐핑 저항(Rd)은, 예를 들면, 금속계 고저항 재료로 이루어지는 박판상의 형상을 갖는다. 금속계 고저항 재료는, 예를 들면, TaN(질화 탄탈럼)이다.
또한, 전원 버스바(11), 그라운드 버스바(12), 및 신호선(15)은 기판측 범프(19)를 통하여 회로 기판(50)에 접속되어 있다. 회로 기판(50)은 통상의 횡방향의 플레인 구조로 되어 있고, 신호선(15)은 회로 기판(50)을 경유하여 팬 아웃되어 있다.
2. 전원 임피던스의 시뮬레이션
도 5는 시뮬레이션에 사용된, LSI칩(2)의 전원 임피던스(Zs)에 따른 개략적인 등가 회로를 나타낸다.
등가 회로의 패러미터로서 적어도 LSI칩(2)의 트랜지스터 회로의 근방에 형성되는 Vdd-Gnd간의 정전 용량(C1), LSI칩(2)의 트랜지스터 회로로부터 패드(21)까지의 배선 저항(R1)과 인덕턴스(L1), 댐핑 저항(Rd), 및 결합 캐패시터(10)의 단위길이 용량(Cs)이 사용되었다.
여기에서, 각 값은 C1=90pF, R1=5.16mΩ, L1=0.05nH로 했다.
또한, 각 버스바(11, 12)의 사이즈는 두께(T)(도 4의 화살표(X) 방향의 길이)를 100㎛, 높이(H)(도 4의 화살표(Z) 방향의 길이)를 3mm, 및 길이(L)(도 4의 화살표(Y) 방향의 길이)를 30mm로 했다. 또한, 도 6-도 10에서는 세로축이 션트 스루에 있어서의 반사의 비를 dB로 표시하고 있다. -50dB 부근에 표시되는 직선의 레벨이 대략 0.1Ω의 전원 임피던스(Zs)에 상당한다.
도 6은 댐핑 저항(Rd)이 설치되지 않고, 단위길이 용량(Cs)을 500pF/mm(합계로 75nF 상당)로 한 경우의 전원 임피던스(Zs)의 시뮬레이션 결과를 나타낸다.
또한, 도 7은 전원선으로서 통상의 프린트 기판상에서의 구리 배선의 경우의 전원 임피던스(Zs)의 시뮬레이션 결과를 나타낸다. 이 경우의 구리 패턴의 두께(T)를 48㎛, 폭(W)을 100㎛, 길이(L)를 30mm로 하고, LSI칩(2)의 바로 아래에 용량 1F의 결합 캐패시터(Co)가 부가되었다.
도 6과 도 7의 차이점으로서는 10MHz에서의 전원 임피던스(Zs)가, 각각, -70dB, -64dB로 되어 있고, 버스바(11, 12)를 사용한 도 6에서는, DC로부터 10MHz까지는 대단히 낮은 전원 임피던스(Zs)가 제공되고 있다. 또한, 전원 임피던스(Zs)가 -50dB(0.1Ω)이 되는 주파수는, 각각, 130MHz, 80Mz로 되어 있고, 버스바(11, 12)를 사용한 경우가 보다 높은 주파수까지 낮은 전원 임피던스(Zs)를 유지할 수 있는 것이 나타내어져 있다.
또한, 도 6에서는 반공진점이 400MHz와 2GHz에 발생하고, 도 7에서는 반공진점이 1.2GHz에 발생하고 있다. 도 6에서의 400MHz의 반공진점은 버스바(11, 12)에 의해 형성된 75nF 상당의 결합 캐패시터(10)가 기여하고 있는 것으로 생각된다. 또한, 도 7은 LSI칩(2)의 바로 아래에 용량 1F의 결합 캐패시터(Co)가 부가된 경우이더라도, 80MHz 이상에서는, 전원 임피던스(Zs)=0.1Ω을 달성할 수 없는 것을 나타내고 있다.
도 8은 LSI칩(2)의 트랜지스터 회로 부근에 인가되는 배선(전원 라인)의 영향을 시뮬레이션한 것을 나타낸다. 이 경우, 전원 라인(구리)의 두께(T)가 5㎛인 경우에, 400MHz 부근의 반공진점의 피크에 관한 댐퍼 효과가 있는 것을 나타내고 있다(도 6 참조).
도 9는, LSI칩(2)과 버스바(11, 12) 사이에, 본 실시형태에서는, 버스바(11, 12)의 각 접속면(상단면)(11S, 12S) 위에, 댐핑 저항(Rd)이 부가된 경우를 나타내고 있다. 댐핑 저항(Rd)에 의해 100MHz 부근의 반공진점의 피크가 댐프되어 있다. 반대로, 댐핑 저항(Rd)은 베이스의 임피던스(DC에 가까운 주파수의 임피던스)를 끌어올리기 위해 최적값이 요망된다. 시뮬레이션에 의해, 댐핑 저항(Rd)의 최적값은 0.125Ω인 것이 확인되었다. 이 경우, LSI칩(2) 내의 정전 용량(C1)을 90pF로부터 4000pF로 변경하면, 1GHz 부근에서의 반공진점이 소멸하여, 10MHz로부터 1GHz의 범위에서, 거의 -50dB이 달성 가능한 것이 시뮬레이션으로 나타내어졌다.
도 10은, 도 9의 댐핑 저항(Rd)이 있는 경우에 있어서, 단위길이 용량(Cs)을 500pF/mm로부터 5000pF/mm로 변경한 경우를 나타내고 있다. 이 경우, 100MHz 부근에서 발생하고 있는 반공진점이 거의 소멸하는 것이 나타내어져 있다.
3. 중간 접속체의 제조 방법
다음에 도 11 내지 도 18을 참조하여 중간 접속체의 제조 방법을 설명한다.
우선, 도 11에 도시하는 바와 같이, 예를 들면, 전원 버스바(11)를 형성하기 위한 구리판(11A) 위에 도전로부(14)의 절연체부(16)를 형성하기 위한 유기 재료(16A)를 붙인다(「전원 버스바 형성 공정」의 일부에 상당). 구리판(11A)의 두께(T)는 120㎛이고, 길이는 수10cm, 예를 들면, 60cm이며, 폭(전원 버스바(11)의 높이(H)에 상당)은 거의 3mm(도 16 참조)이다. 유기 재료(16A)의 두께는, 예를 들면, 50㎛이다. 유기 재료(16A)는, 예를 들면, BT(비스말레-이미드-트라이아진) 레진, ABF(아지노모또 빌드업 필름) 등이다.
이어서, 도 12에 도시하는 바와 같이, 유기 재료(16A) 위에 신호선(15)을 형성하기 위한, 두께, 예를 들면, 50㎛의 구리판(15A)을 올려놓는다. 이어서 도 13에 도시하는 바와 같이, 구리판(15A)을 에칭하여 신호선(15)을 형성한다. 그 후, 도 14에 도시하는 바와 같이, 유기 재료(16B)로 에치백 함과 아울러, 또한 그 위에 두께, 예를 들면, 50㎛의 유기 재료(16C)를 첩합한다(「도전로부 형성 공정」의 일부에 상당). 또한, 도전로부(14)는 통상의 서브트랙티브법, 혹은 세미 애디티브법으로도 작성 가능하다. 이어서, 구리판(11A)의 전원 버스바(11)의 상단면(11S)이 되는 면 위에 댐핑 저항(Rd)을 형성하고, 댐핑 저항(Rd) 위에 패드(18V)를 형성한다.
한편, 도 15에 도시하는 바와 같이, 그라운드 버스바(12)를 형성하기 위한 구리판(12A) 위에, 캐패시터(10)의 박막 절연체층(13)이 되는, 예를 들면, 유기 절연 재료를 도포한다(「그라운드 버스바 형성 공정」 및 「절연체층 형성 공정」의 일부에 상당). 유기 절연 재료는 스핀코팅 등을 사용하여, 예를 들면, 0.4㎛ 등, 1㎛ 이하로 형성하는 것이 바람직하다. 박막 절연체층(13)으로서 절연성의 무기 재료를 도포해도 된다. 이어서 박막 절연체층(13)의 표면에 스퍼터링 등을 사용하여 구리(11B)를 플래시 코트 한다. 이어서, 구리판(12A)의 그라운드 버스바(12)의 상면(12S)이 되는 면 위에 댐핑 저항(Rd)을 형성하고, 댐핑 저항(Rd) 위에 패드(18G)를 형성한다.
다음에, 도 14의 구리판(11A)의 표면과, 도 15의 플래시 코트된 구리(11B)의 표면을 조면화한다. 이어서, 구리판(11A)의 표면과 구리(11B)의 표면을 실레인 커플링재 등을 사용하여 강력하게 접착하여, 도 16에 도시하는 바와 같은 중간 접속체(1)를 형성하기 위한 유닛(1A)을 형성한다(「접합 공정」의 일부에 상당함).
이어서, 도 17에 도시하는 바와 같이, 복수(본 실시형태에서는 8개)의 유닛(1A)을 접합(다중화)하고, 유닛(1A)의 적층체인, 중간 접속체(1)의 제1차 중간물(1B)을 형성한다(제1차 중간물 형성 공정, 접합 공정). 또한, 유닛(1A)의 다중화시에는, 예를 들면, 도전로부(14)를 형성할 때, 유기 재료(16A)로서 열경화성의 BT 레진 시트 위에 신호선(15)을 형성한다. 또한, 유기 재료(16C)로서 열경화성의 BT 레진 시트를 적층하는 다음 유닛(1A)의 그라운드 버스바(12)의 전체면에 도포한다. 그리고, 2층의 BT 레진 시트로 신호선(15)을 사이에 끼고, 열경화 함으로써, 도전로부(14)의 형성과 동시에, 유닛(1A)을 다중화시킬 수 있다. 또한, 유닛(1A)의 다중화는 통상의 다층 기판의 제조 방법과 동일한 방법이어도 가능하다.
이어서, 제1차 중간물(1B)을 LSI칩(2)의 사이즈(본 실시형태에서는, 거의 23mm)에 대응시켜 스트립 형상으로, 예를 들면, 레이저에 의해 절단하여, 중간 접속체(1)의 제2차 중간물(1C)을 복수 형성한다(제2차 중간물 형성 공정).
이어서, 복수(본 실시형태에서는 8개)의 제2차 중간물(1C)을 접합하여, 도 18에 도시하는 바와 같은 중간 접속체(1)를 형성한다(접속체 형성 공정, 접합 공정). 즉, 전원 버스바(11), 그라운드 버스바(12), 및 도전로부(14)를, 각각, 박판의 길이 방향(화살표(Y) 방향)이 반도체 집적 회로(2)의 범프 탑재면(2S)에 대하여 평행하게 되도록 세운 상태에서, 전원 패드열(21VL), 그라운드 패드열(21GL), 및 신호 패드열(21SL)에 의한 병렬 배치에 대응하여 병렬 배치된 중간 접속체(1)가 형성된다.
또한, 제2차 중간물(1C)의 접합은, 예를 들면, 유닛(1A)의 다중화의 방법과 마찬가지로, 열경화성의 BT 레진 시트를 사용하여 행한다. 즉, 2개의 제2차 중간물(1C)의 접합부에 형성한 BT 레진 시트로, 일방의 제2차 중간물(1C)의 도전로부(14)의 신호선(15)을 사이에 끼고, 열경화 함으로써, 일방의 제2차 중간물(1C)의 도전로부(14)의 형성과 동시에, 타방의 제2차 중간물(1C)을 접합할 수 있다.
4. 실시형태의 효과
패드열(21GL, 21VL)이 병렬 배치된 LSI칩(2)에 대하여, 전력과 신호의 공급이 박판 형상의 버스바(11, 12), 및 박판 형상의 도전로부(14)에 의해 행해진다. 또한, 전원 버스바(11), 그라운드 버스바(12), 및 도전로부(14)는, 각각, 박판의 길이 방향(도 2 등의 화살표(Y) 방향)이 LSI칩(2)의 범프 탑재면(2S)에 대하여 평행하게 되도록 세운 상태에서, LSI칩(2)의 패드의 병렬 배치에 대응하여 병렬 배치되어 있다. 즉, 본 실시형태에서는, 바꿔 말하면, 중간 접속체가 세로 방향의 플레인 구조로 되어 있다. 그 때문에 본 구성의 중간 접속체(1)에 의하면, 종래의, 가로 방향의 플레인 구조로 된 다층 기판으로 구성되는 중간 접속체와 비교하여, 비아 등을 형성할 필요가 없어, 전원의 저임피던스 상태를 높은 주파수 영역까지 유지하면서, 패드수가 많은 반도체 집적 회로에 대응할 수 있다.
또한, 전원 버스바(11)와 그라운드 버스바(12) 사이에 박막 절연체층(13)이 설치되어 있다. 그 때문에 전원 버스바(11)와 그라운드 버스바(12)와 박막 절연체층(13)에 의하여, 캐패시터(10)를 형성할 수 있다. 그것에 의해, 중간 접속체(1)로서 버스바(11, 12)를 사용한 구성에 있어서, 저전원 임피던스를 높은 주파수 영역까지 유지할 수 있다.
또한, 댐핑 저항(Rd)에 의해, 중간 접속체(1)의 전원 임피던스 특성을 향상시킬 수 있다.
<다른 실시형태>
본 발명은 상기 기술 및 도면에 의해 설명한 실시형태에 한정되는 것은 아니며, 예를 들면, 다음과 같은 실시형태도 본 발명의 기술적 범위에 포함된다.
(1) 상기 실시형태에서는, 전원 버스바(11)의 접속면(상단면)(11S) 위, 및 그라운드 버스바(12)의 접속면(상단면)(12S) 위에 댐핑 저항(Rd)을 형성하는 예를 제시했지만, 이것에 한정되지 않는다. 예를 들면, 전원 버스바(11)의 접속면(상단면)(11S) 위에만, 혹은 그라운드 버스바(12)의 접속면(상단면)(12S) 위에만 댐핑 저항(Rd)을 형성하도록 해도 된다. 더욱이, 댐핑 저항(Rd)은 생략되어도 된다.
(2) 전원 버스바는 전원 전압이 상이한 복수 종류의 전원 버스바를 포함하도록 해도 된다. 이 경우, LSI칩(2)에 전원 전압이 상이한 복수 종류의 전원(예를 들면, 3V(볼트)와 1V)이 필요하게 되는 경우에 대응할 수 있다. 그때, 예를 들면, 유닛(1A) 내에서 전원 전압이 상이한 복수 종류의 전원 버스바를 포함하도록 해도 되고, 유닛(1A) 단위로, 전원 전압을 다르게 구성하도록 해도 된다.
(3) 전원 버스바(11), 그라운드 버스바(12), 및 도전로부(14)의 병렬 배치시키는 순서는 임의이다. 즉, LSI칩(2)의 전원 패드열, 그라운드 패드열, 및 신호 패드열에 의한 병렬 배치에 대응하도록, 적당히 변경되어도 된다. 예를 들면, 병렬 배치시키는 순서를 도전로부(14), 그라운드 버스바(12), 전원 버스바(11)의 순으로 해도 되고, 혹은 도전로부(14), 전원 버스바(11), 전원 버스바(11), 그라운드 버스바(12), 그라운드 버스바(12)의 순으로 해도 된다.
(4) 상기 실시형태에서는, LSI칩(2)의 칩 사이즈를 거의 23×23mm로 하고, 패드수가 192×192(36864)개이며, 패드 피치가 120㎛인 경우를 상정하고, 그 LSI칩(2)의 패드에 대응하는 중간 접속체(1)의 구성예를 제시했지만, 이것에 한정되지 않는다. 즉, 본원의 중간 접속체는, 다른 임의의, 칩 사이즈, 패드수, 및 패드 피치의 LSI칩에 대해서도 적용할 수 있다.
1…중간 접속체, 1A…유닛, 1B… 제1차 중간체, 1C… 제2차 중간체, 2…LSI칩(반도체 집적 회로), 2S…범프 탑재면, 10…결합 캐패시터, 11…전원 버스바, 11S…전원 버스바의 상단면(접속면), 12…그라운드 버스바, 12S…그라운드 버스바의 상단면(접속면), 13…박막 절연체층, 14…도전로부, 15…신호선(도전로), 21G…그라운드 패드, 21GL…그라운드 패드열, 21S…신호 패드, 21SL…신호 패드열, 21V…전원 패드, 21VL…전원 패드열, 100…반도체 장치, Rd…댐핑 저항

Claims (6)

  1. 반도체 집적 회로와 상기 반도체 집적 회로를 탑재하는 회로 기판 사이에 설치되어, 상기 반도체 집적 회로와 상기 회로 기판을 전기적으로 접속하는 중간 접속체로서,
    상기 반도체 집적 회로는 복수의 전원 패드로 이루어지는 전원 패드열, 복수의 그라운드 패드로 이루어지는 그라운드 패드열, 및 복수의 신호 패드로 이루어지는 신호 패드열이 병렬 배치된 범프 탑재면을 가지고 있고,
    상기 중간 접속체는,
    적어도 상기 전원 패드열의 길이를 갖고, 상기 전원 패드열의 각 전원 패드에 접속되는, 가늘고 긴 박판 형상의 전원 버스바와,
    적어도 상기 그라운드 패드열의 길이를 갖고, 상기 그라운드 패드열의 각 그라운드 패드에 접속되는, 가늘고 긴 박판 형상의 그라운드 버스바와,
    상기 전원 버스바와 상기 그라운드 버스바 사이에 형성된 박막 절연체층과,
    적어도 상기 신호 패드열의 길이를 갖고, 상기 신호 패드열의 각 신호 패드에 접속되는 복수의 도전로를 포함하는, 가늘고 긴 박판 형상의 도전로부를 구비하고,
    상기 전원 버스바, 상기 그라운드 버스바, 및 상기 도전로부는, 각각, 박판의 길이 방향이 상기 반도체 집적 회로의 상기 범프 탑재면에 대하여 평행하게 되도록 세운 상태에서, 상기 전원 패드열, 상기 그라운드 패드열, 및 상기 신호 패드열에 의한 상기 병렬 배치에 대응하여 병렬 배치되어 접합되어 있는 것을 특징으로 하는 중간 접속체.
  2. 제1항에 있어서,
    상기 전원 버스바의 상단면인 상기 반도체 집적 회로에의 접속면 위에서, 상기 복수의 전원 패드에 대응한 위치에 형성된, 상기 전원 버스바의 시트 저항보다 큰 시트 저항을 갖는 댐핑 저항과,
    상기 그라운드 버스바의 상단면인 상기 반도체 집적 회로에의 접속면 위에서, 상기 복수의 그라운드 패드에 대응한 위치에 형성된, 상기 그라운드 버스바의 시트 저항보다 큰 시트 저항을 갖는 댐핑 저항 중 적어도 일방의 댐핑 저항을 구비하는 것을 특징으로 하는 중간 접속체.
  3. 제1항 또는 제2항에 있어서,
    상기 전원 버스바는 전원 전압이 상이한 복수 종류의 전원 버스바를 포함하는 것을 특징으로 하는 중간 접속체.
  4. 복수의 전원 패드로 이루어지는 전원 패드열, 복수의 그라운드 패드열로 이루어지는 그라운드 패드열, 및 복수의 신호 패드로 이루어지는 신호 패드열이 병렬 배치된 패드면을 갖는 반도체 집적 회로와,
    제1항 또는 제2항에 기재된 중간 접속체를 구비한 것을 특징으로 하는 반도체 장치.
  5. 반도체 집적 회로와 상기 반도체 집적 회로를 탑재하는 회로 기판 사이에 설치되고, 상기 반도체 집적 회로와 상기 회로 기판을 전기적으로 접속하는 중간 접속체의 제조 방법으로서,
    상기 반도체 집적 회로는 복수의 전원 패드로 이루어지는 전원 패드열, 복수의 그라운드 패드열로 이루어지는 그라운드 패드열, 및 복수의 신호 패드로 이루어지는 신호 패드열이 병렬 배치된 범프 탑재면을 갖고,
    적어도 상기 전원 패드열의 길이를 갖고, 상기 전원 패드열의 각 전원 패드에 접속되는, 가늘고 긴 박판 형상의 전원 버스바를 형성하는 전원 버스바 형성 공정과,
    적어도 상기 그라운드 패드열의 길이를 갖고, 상기 그라운드 패드열의 각 그라운드 패드에 접속되는, 가늘고 긴 박판 형상의 그라운드 버스바를 형성하는 그라운드 버스바 형성 공정과,
    상기 전원 버스바와 상기 그라운드 버스바 사이에 박막 절연체층을 형성하는 절연체층 형성 공정과,
    적어도 상기 신호 패드열의 길이를 갖고, 상기 신호 패드열의 각 신호 패드에 접속되는 복수의 도전로를 포함하는, 가늘고 긴 박판 형상의 도전로부를 형성하는 도전로부 형성 공정과,
    상기 전원 버스바, 상기 그라운드 버스바, 및 상기 도전로부를, 각각, 박판의 길이 방향이 상기 반도체 집적 회로의 상기 범프 탑재면에 대하여 평행하게 되도록 세운 상태에서, 상기 전원 패드열, 상기 그라운드 패드열, 및 상기 신호 패드열에 의한 상기 병렬 배치에 대응하여 병렬 배치시켜 접합하는 접합 공정을 포함하는 것을 특징으로 하는 중간 접속체의 제조 방법.
  6. 제5항에 있어서,
    상기 접합 공정은
    접합된 상기 전원 버스바, 상기 그라운드 버스바, 및 상기 도전로부를 유닛으로 하여 접합하고, 유닛의 적층체인 상기 중간 접속체의 제1차 중간물을 형성하는 제1차 중간물 형성 공정과,
    상기 제1차 중간물을 상기 반도체 집적 회로의 사이즈에 대응시켜 스트립 형상으로 절단하여, 상기 중간 접속체의 제2차 중간물을 복수 형성하는 제2차 중간물 형성 공정과,
    복수의 상기 제2차 중간물을 접합하여, 당해 중간 접속체를 형성하는 접속체 형성 공정을 포함하는 것을 특징으로 하는 중간 접속체의 제조 방법.
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