JP2022546472A - コンピュータデバイス及びその製造方法 - Google Patents

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Abstract

第１の態様によれば、第１のシリコン基板と、第２のシリコン基板とを含むコンピュータ構造が提供される。計算動作を実行するように構成されたコンピュータ回路類が第１のシリコン基板に形成され、この基板は、自己支持深さ及び内側対向面を有する。複数の分布容量ユニットが第２のシリコン基板に形成され、この基板は、第１の基板の内側対向面と重なって位置する内側対向面を有し、これらの内側対向面間で構造の深さ方向に延在して配置されたコネクタのセットを介して第１の基板に接続される。内側対向面は、一致する平面寸法を有する。第２の基板は、コンピュータ構造を電源電圧に接続するための複数のコネクタ端子が配置される外側対向面を有する。第２の基板は、第１の基板よりも小さい深さを有する。

Description

本開示は、コンピュータ構造における処理回路類への電源電圧の変動の制御に関する。
コンピュータ構造のための電圧供給の制御に関する問題が知られている。特に、オンチップ処理回路類の電流需要が大きく変化すると、電源電圧に望ましくないアーチファクトが生じる。電流需要の変化は、負荷ステップと呼ばれる。
アーチファクトの１つは、電源電圧の低下（ｄｒｏｏｐ）であり、これは、負荷アドミタンスが急激に増加したときに発生する。これは、電力源と、電流を引き込む回路類との間に存在する回路類の直列抵抗及びインダクタンスの結果である。これらの介在する素子の抵抗及びインダクタンスは、回路への導入を意図したものではなく、むしろチップ上の回路素子の不可避の特性であるため、寄生抵抗及び寄生インダクタンスと呼ばれることがある。
電源電圧の低下を低減するいくつかの方法がある。介在する回路類は、例えば、短いワイヤ又は大きい直径のワイヤを使用してワイヤの抵抗を低減するように変更することができる。インピーダンスの低いワイヤを使用して、コネクタの取り外しと同様に電源電圧の低下を低減させることも可能である。しかしながら、これらの解決策は、回路類の寸法が比較的固定されるチップでの用途に適していない。また、必要な電流を回路類のサイズと比較すると、このような幾何学的変化が電源電圧の低下にほとんど効果を有さないことを意味する。
電源電圧の低下を制限するための既知の技法の１つは、電源電圧と、電流を引き込む回路との間に容量を提供することである。
コンピュータ構造で現在利用可能な容量の多くの可能な供給源が存在し、それらの一部について以下の説明でさらに論じるが、これらのいずれも、電流需要が高い／電源電圧が低い構造での電圧低下に適切に対処するには容量が十分ではない。
本発明の第１の態様によれば、コンピュータ構造であって、計算動作を実行するように構成されたコンピュータ回路類が形成される第１のシリコン基板であって、自己支持深さ及び内側対向面を有する第１のシリコン基板と、複数の分布容量ユニットが形成される第２のシリコン基板であって、第１の基板の内側対向面と重なって位置する内側対向面を有し、内側対向面間で構造の深さ方向に延在して配置されたコネクタのセットを介して第１の基板に接続され、第２のシリコン基板の内側対向面は、第１のシリコン基板の内側対向面の平面寸法に一致する平面寸法を有する、第２のシリコン基板と、を含み、第２のシリコン基板は、コンピュータ構造を電源電圧に接続するための複数のコネクタ端子が配置される外側対向面を有し、第２のシリコン基板は、第１のシリコン基板よりも小さい深さを有する、コンピュータ構造が提供される。
第１及び第２のシリコン基板の内側対向面は、１つ又は複数の接合層によって接合され得る。
コネクタは、第２のシリコン基板を通して第１のシリコン基板まで延在して、コネクタ端子と第１のシリコン基板との間に電気接続を提供するシリコン貫通ビアを含むことができる。
各分布容量ユニットは、予め決められた数の０．１～１．５ｎＦの範囲の容量を有するキャパシタブロックを含むことができる。予め決められた数は、１０～２０であり得る。
各分布容量ユニットは、５～３０ｎＦの範囲の容量を有することができる。
分布容量ユニットの総平面面積は、第１のシリコン基板の総平面面積の少なくとも８０％であり得、複数の分布容量ユニットの容量は、０．５μＦ／ｍｍ２～３μＦ／ｍｍ２の範囲である。
第１のシリコン基板は、４００μｍ～１０００μｍの深さを有することができる。
第２のシリコン基板は、１０μｍ未満の非自己支持深さを有することができる。
分布容量ユニットは、規則的なアレイ状に配置され得、各分布容量ユニットは、電源電圧コネクタ端子及びアースコネクタ端子に接続される。
各コネクタ端子は、４つの異なる分布キャパシタ端子に接続され得る。
コネクタのセットは、コネクタ端子の場所で第１及び第２のシリコン基板間に接続を提供することができる。
各分布容量ユニットは、２つの禁止領域（ｋｅｅｐ－ｏｕｔ ｒｅｇｉｏｎ）を含むことができ、この禁止領域は、それぞれのコネクタ端子の場所にあり、禁止領域及びキャパシタブロックは、等しいサイズである。
各キャパシタブロックは、六角形アレイ状に配置されたトレンチキャパシタのアレイを含むことができ、各トレンチキャパシタは、６つの隣接するトレンチキャパシタを有し、各トレンチキャパシタは、その隣接するトレンチキャパシタから等距離に位置する。
シリコン貫通ビアは、分布容量ユニットの禁止領域に提供され得る。
コンピュータ回路類は、実行ユニット及びローカルメモリをそれぞれ有する複数の処理ユニットを含むことができ、複数の処理ユニットは、並行して計算するように構成される。
コンピュータ回路類は、バルク同期並列プロトコルに従って動作するように複数の処理ユニットを制御するように構成された同期回路類を含むことができる。
コンピュータ回路類は、処理ユニットの動作を制御するために接続されたクロックを含むことができる。
本発明の第２の実施形態によれば、コンピュータ構造を製造する方法であって、計算動作を実行するように構成されたコンピュータ回路類を含む第１のシリコン基板であって、自己支持深さを有する第１のシリコン基板を提供することと、複数の分布容量ユニットを含む第２のシリコン基板を提供することと、第１のシリコン基板の内側対向面を第２のシリコン基板の内側対向面に接合することであって、それにより、内側対向面は、重なって位置し、内側対向面は、一致する平面寸法を有することと、第２のシリコン基板を薄化することであって、それにより、第２の基板は、第１のシリコン基板よりも小さい深さを有することと、第２の基板の外側対向面上において、コンピュータ構造を電源電圧に接続するための複数のコネクタ端子を提供することとを含む方法が提供される。
第２のシリコン基板を薄化した後、シリコン貫通ビアが第２のシリコン基板に形成されて、コネクタ端子と第１のシリコン基板との間に接続を提供することができる。
第２のシリコン基板は、１０μｍ未満の深さに薄化され得、それにより、第２のシリコン基板は、非自己支持深さを有する。
第１のシリコン基板は、７００μｍ～８００μｍの深さを有することができる。
分布容量ユニットは、規則的なアレイ状に配置され得、各分布容量ユニットは、電源電圧コネクタ端子及びアースコネクタ端子に接続され得る。
各分布容量ユニットは、予め決められた数のキャパシタブロック及び２つの禁止領域を含むことができ、禁止領域は、２つのコネクタ端子の場所にあり、禁止領域及びキャパシタブロックは、等しいサイズである。
シリコン貫通ビアは、禁止領域の場所に形成され得る。
本発明をよりよく理解するために、また本発明をどのように実施することができるかを示すために、例として以下の図面を参照する。
引き込み電流とクロック周波数との間の関係を示すグラフである。 容量の最初の２つのレベルを図示する回路図である。 Ｃｏｌｏｓｓｕｓ Ｍｋ１チップの負荷ステップ応答の一例を示すグラフである。 チップの負荷ステップ応答シミュレーションを示す。 負荷ステップ応答シミュレーションの拡大図を示す。 負荷ステップ応答シミュレーションの拡大図を示す。 ＷｏＷキャパシタを有するチップの負荷ステップ応答シミュレーションを示す。 ＷｏＷキャパシタを有するチップの負荷ステップ応答シミュレーションを示す。 積層ダイの一例の概略図である。 ＤＲＡＭセルキャパシタの構造を示す。 ＤＲＡＭセルキャパシタの構造を示す。 ＤＲＡＭセルキャパシタの構造を示す。 繰り返し可能なキャパシタユニットの概略図である。 繰り返し可能なキャパシタユニットの概略図である。 Ｃ４バンプマップの一例を示す。 容量の３つのレベルを図示する回路図である。 ＷｏＷキャパシタがない場合及びある場合のチップのバンプで見られた電源インピーダンスを示す。 ＩＰＵを含む構造の概略図である。 シングルチッププロセッサのアーキテクチャの概略図である。 バルク同期並列プロトコルを図示する。
課題
特定のタイプのコンピュータがＧｒａｐｈｃｏｒｅ社によって最近開発されており、これは、インテリジェントプロセッシングユニット（ＩＰＵ）と呼ばれ、例えば米国特許出願公開第１５／８８６００９号明細書に記載されている。
Ｃｏｌｏｓｓｕｓは、Ｇｒａｐｈｃｏｒｅ社によって製造されたこのようなＩＰＵチップの１つである。ＩＰＵは、データ分析及び人工知能などの技術分野で使用することができる。ＩＰＵは、超並列で低精度の浮動小数点計算のために最適化され、他の解決策よりもはるかに高い計算密度を提供する。
図１は、ＩＰＵによって引き込まれたアンペア単位での電流と、ＩＰＵクロックのＭＨｚ単位での周波数との間の関係を示す。グラフは、収集されたデータが、１２１６個のタイルを含むＩＰＵを形成することを示す。引き込み電流とクロック周波数との間に線形関係を見ることができる。すなわち、周波数が高くなるほど、チップの電流需要が高くなる。
ＩＰＵのほとんどのタイルが、各タイルの実行ユニットに供給される計算命令であるＡＭＰ命令の発出を開始又は停止すると、非常に著しい電流ステップが発生する可能性がある。
ＩＰＵが実行する機能に応じて、ＩＰＵによって引き込み電流の量が異なる。ＩＰＵが機能又は挙動を変更すると、引き込まれる電流が変化する。非常に著しい電流ステップが発生する場合の一例としては、「バルク同期並列」（ＢＳＰ）時がある。ＢＳＰによれば、マルチタイルアレイの各タイルは、計算段階と交換段階とを交互に実行する。計算段階中、各タイルは、１つ又は複数の計算タスクをタイル上で局所的に実行するが、その計算の結果を他のいずれのタイルとも通信しない。交換段階では、各タイルは、前の計算段階からの計算の１つ又は複数の結果をグループ内の１つ又は複数の他のタイルと交換することが許可されるが、そのタイルが交換段階を終了するまで新たな計算段階を開始しない。さらに、この形態のＢＳＰ原理によれば、バリア同期は、計算段階から交換段階への移行時点若しくは交換段階から計算段階への移行時点又はその両方の時点で行われる。すなわち、（ａ）グループ内のいずれかが次の交換段階に進むことが許可される前に、すべてのタイルがそれぞれの計算段階を完了することが要求されるか、若しくは（ｂ）グループ内のいずれかのタイルが次の計算段階に進むことを許可される前に、グループ内のすべてのタイルがそれぞれの交換段階を完了することを要求されるかのいずれか、又は（ｃ）これらの両方である。本明細書で使用する場合の「計算段階と交換段階との間」という文言は、これらのすべての選択肢を包含する。
６つの異なるクロック周波数の電流需要を測定し、その結果が図１のグラフにプロットされ、測定された電流をアンペア単位で示す数値を点で表す。これらの測定値は、ＩＰＵの１２１６個のタイルのすべてにほぼ連続的にＡＭＰ命令を発出する間に得られた。電流がクロック周波数に比例するため、結果全体にわたって直線が当てはまる。
したがって、性能面では、高電流が望ましい。しかしながら、これらの高電流は、特にチップの複数の処理ユニットにわたって電流需要が瞬間的に生じた場合、電源電圧低下の問題を悪化させる。
１つ又は複数のＩＰＵチップのための既存のパッケージ構造では、容量は、３つのレベルで供給される。第１のレベルは、回路の近くで供給される、本明細書でダイ容量と呼ばれる容量である。この容量は、電流引き込み回路、この事例ではチップに電気的に最も近いため、寄生インピーダンス及び寄生抵抗が最も小さくなるなど、即効性が最も大きいとはいえ、通常、小さいものである。
容量の第２のレベルは、ダイのエッジで供給される容量である（図１５を参照されたい）。この容量は、本明細書でパッケージ容量と呼ばれ得る。この容量は、ダイ容量よりも電流引き込み回路から電気的に離れており、介在する抵抗／インダクタンスが大きくなるため、その効果が有用になるまでの時間が長くなる。
第３のレベルは、本明細書で「外部」容量と呼ばれる。これは、ダイが装着されるプリント回路基板（ＰＣＢ）上のパッドの容量効果である（図１５を参照されたい）。これは、パッドとダイとの間に物理的な距離があるため、負荷ステップが発生した場合、効果を発揮するのにさらに時間がかかる。
図１３は、電力源１３０２をチップ１８０６に接続する回路類の抵抗、インダクタンス及び容量（ＲＬＣ）成分を示す回路図である。この例では、チップは、Ｇｒａｐｈｃｏｒｅ社製Ｃｏｌｏｓｓｕｓ Ｍｋ２チップである。ダイ容量（第１のレベル）、パッケージ容量（第２のレベル）及びＰＣＢ容量（第３のレベル）は、すべて図１３の回路図に示されている。
図２は、容量の最初の２つのレベルを表す回路図である。図２のチップ１８０６は、Ｇｒａｐｈｃｏｒｅ社製Ｃｏｌｏｓｓｕｓ Ｍｋ１チップである。
図２及び図１３では、回路の部品の容量、抵抗及びインダクタンスに具体的な値が示されているが、これらの値が異なるような他の回路類部品を使用し得ることが理解されるであろう。
容量の第１のレベルは、ダイ１８０６によって供給されるが、このダイは、この例では、容量が１０μＦのオーダー、例えば５～３０μＦ、１０μＦの範囲であり、抵抗が１００μオームのオーダーである。容量及び抵抗は、ダイ１８０６の回路素子に固有のものである。
図２の回路図は、キャパシタ１８０８によって供給されるような容量の第２のレベルも表す。１μＦの容量、２ｐＨのオーダーのインダクタ及び２００μオームのオーダーの抵抗器をそれぞれ有する数百個の別個のキャパシタ、例えば３００個のキャパシタで構成された数百マイクロファラドの容量が存在する。数百個の別個のキャパシタ１８０８は、直列寄生インダクタンス及び直列寄生抵抗を最小限にするために、ダイ１８０６の周りに位置決めされ、特にパッケージに容量を加えるように提供される。パッケージインダクタンス及び抵抗は、回路に特別に導入されたものではなく、むしろ現実の電子デバイスに存在する固有のインダクタンス及び抵抗効果であるため、それぞれ寄生インダクタンス及び寄生抵抗と呼ばれることもある。容量の第２のレベルは、数１００μＦのオーダーである。
図１の直線の勾配を使用して、スイッチ容量は、以下の式を使用して計算される。
Figure 2022546472000002
ここで、Ｃは、容量であり、Ｉは、電流であり、Ｖは、電圧であり、及びＦは、クロック周波数である。これは、推定される合計オンダイ容量のおよそ２．５％である。
電源電圧の「低下」は、容量の使用量と相関するが、高周波でクロックサイクルにわたって累積される。各クロックサイクルでは、２．５％の電源電圧の低下があり、上記で計算されたオンチップ容量のパーセンテージに対応する。これは、オンチップ容量の２．５％がクロックサイクルごとに切り替わるためである。電源電圧の降下は、複数のクロックサイクルにわたって累積され、場合により合計オンダイ容量を消費する可能性がある。
この例では、オンチップ容量が１０％枯渇するまでに４つのクロックサイクルのみが発生する可能性がある。オンチップ容量が枯渇した直後には、パッケージ容量などのオフチップ容量に依存する。本明細書の事例のように、オンチップ容量が、各クロックサイクルと関連付けられる容量と比較して小さい場合、非常に短い時間後にはオフチップ容量に依存する。これについては、後に図５を参照してより詳細に説明する。
図１３は、Ｇｒａｐｈｃｏｒｅ社製Ｃｏｌｏｓｓｕｓ Ｍｋ２論理チップの電源を減結合（ｄｅｃｏｕｐｌｉｎｇ）するためのＲＬＣ回路図を示す。上述したように、この回路は、３つのレベルの容量のすべて、すなわち図２にも示されるダイ容量及びパッケージ容量と、追加で外部容量とを表す。外部容量は、チップのダイバンプの反対側、すなわち電力源とダイバンプとの間に位置する。
ダイは、容量が２０μＦのオーダー、例えば５～３０μＦの範囲であり、抵抗が３００μオームのオーダーであることが示されている。パッケージは、抵抗が２００μオームのオーダーであり、インダクタンスが２ｐＨのオーダーであり、容量が数百マイクロファラドのオーダー、例えば８００μＦ前後である。
およそ２ＭＨｚ未満の負荷過渡現象の周波数成分には、パッケージに近いＰＣＢ上の大型の（バルク）キャパシタを組み合わせること及びダイの電源電圧を監視し、電流の送達の増加による電圧低下に反応する電力源フィードバックループによって対処する。
図１３に示される容量の第３のレベルは、数１０００μＦのオーダーであり、数１０ｐＨの寄生直列インダクタンスを有する。
本明細書において上記で提示した既存のパッケージの抵抗、インダクタンス及び容量の値は、例として与えられることが理解されるであろう。パッケージの設計及び電力源の配置には、幅広いバリエーションがある。しかしながら、いずれの場合にも、特に高周波、高電流の需要に対処するためにオンダイ容量を向上させる必要がある。
図１３に図示される別個のキャパシタは、有意な固有の直列抵抗及びインダクタンスをそれぞれ有するが、それらは、ＲＬＣ図に図示されていない。
寄生インダクタンスは、様々な別個のキャパシタがいつ有効になるかに影響を及ぼす。オンダイ容量は、負荷ステップの０～０．２５ｎｓ後に効果が大きくなる。パッケージ容量は、約１０ｎｓ後に効果を現わす。パッケージ／ボール及びＰＣＢ容量は、約２５０ｎｓ後に効果を現わす。ほとんどの電力源には、電圧低下に対処することを目的とした容量フィードバックループを動作させるレギュレータが組み込まれるが、これは、より長い時間枠、例えば１～２μｓで反応する。
図３は、負荷ステップが適用された場合のＣｏｌｏｓｓｕｓ Ｍｋ１チップの負荷ステップ応答を示し、５０Ｖ前後の電圧降下が生じる。負荷ステップは、計算動作実行時のオンチップ処理回路類の電流需要の変化に対応する。
例えば、チップの挙動が、高電力が必要な計算の実行から、コンピュータ集約度が低いタイル間のデータ交換に変化するとき、負荷ステップが存在する。このような負荷ステップは、前述したようなＢＳＰ構造では悪化する可能性がある。
電源電圧ＶＳＳの急激な変化を回避することが望ましい。電源電圧が一定のままであり、電流の変化が電源電圧に影響を与えないようになっていれば理想的である。しかしながら、電気部品の不完全性により、これが実現できる可能性はほとんどない。したがって、目的は、電源電圧の低下を低減し、電源電圧の急激な変化を平滑化することである。
図３では、ＩＰＵに印加された初期電源電圧Ｖｉｎｉｔｉａｌは、およそ８００ｍＶである。最低電圧Ｖｍｉｎは、７５０ｍＶ前後である。予め決められた最低電源電圧が存在するが、これは、チップが安全に動作し、電源電圧がそれよりも低下し得ない最も低い電圧である。したがって、電源電圧ＶＤＤは、ダイで得られるＶｍｉｎが、予め決められた最低電源電圧よりも絶対に低くならないようにゆとりを設ける必要がある。
ダイで得られる最低電源電圧は、負荷電流に対する電圧の過渡応答による影響を受ける。これには、アンダーシュートを含む可能性のあるプロファイルを有する電源電圧低下が含まれる。電圧低下（ｄｒｏｏｐ）は、レギュレータが電源電圧を維持するように作用するまで、引き込まれる電流の増加に応じて電源電圧が低下する現象である。したがって、これに対処する必要がある。現在のところ、アンダーシュート時の最低電源電圧が、予め決められた最低電源電圧を上回るように、初期電源電圧を上昇させることによりこれを実現する。
図４は、図２に表されるようなＧｒａｐｈｃｏｒｅ社製Ｃｏｌｏｓｓｕｓ Ｍｋ１チップを使用する負荷ステップ応答のシミュレーションを示す。
グラフは、ＩＰＵのダイバンプで供給された約０．８～０．９Ｖの初期電圧、すなわち１Ｖのオーダーの電圧を示す。時間がｘ軸上に、電源電圧がｙ軸上にプロットされている。ｔ＝０．０００１秒において、電流需要が８０Ａから３００Ａまで増加する負荷ステップがあり、その結果、時間ｔ＝０．０００１秒前後で負荷ステップ応答を示す。
初期電源電圧は、無負荷での電源電圧である。負荷がかかったとき、例えば電流需要が増加したとき、電気部品に電流が流れ、これらの部品の固有の抵抗及びインダクタンスによって電源電圧を降下させるようになっている。
電源電圧は、０．８Ｖ前後で安定化することがわかる。初期電源電圧と、安定化した電源電圧又は定常状態の電源電圧との間の差は、ＩＲ降下によるものであり、安定した負荷線に維持される。
しかしながら、安定化前に、定常状態の電圧の電源電圧を下回る電源電圧アンダーシュートがある。滑らかな想定電圧低下曲線を下回って電源電圧が急激に低下すると、過渡応答でアンダーシュートが発生する。
図２に示される素子の寄生インダクタンス及びキャパシタ部品の減結合による第１のアンダーシュートがある。レギュレータの応答による別のアンダーシュートが後に存在する。アンダーシュートについては、後に図５を参照してより詳細に説明する。
その後、時間ｔ＝０．００１３６秒で負荷解放の結果として第２の負荷ステップ応答があり、電流需要が減少する。すなわち、電流が減少するため、電源電圧が上昇する。その結果、２つのオーバーシュートが生じる。第１のオーバーシュートは、図２のインダクタとキャパシタ部品との減結合によるものであり、第２のオーバーシュートは、電源チョーク（図１３を参照されたい）から減結合キャパシタへの電圧のダンピングによるものである。電圧ダンピングは、以下の式から得られる。
Ｅ＝０．５ＬＩ２
ここで、Ｌは、実効インダクタンスであり、Ｉは、チップによって引き込まれる電流である。
図５は、図４を参照してより詳細に説明したような、時間ｔ＝０．０００１秒においてステップ応答の結果として生じた電源電圧のアンダーシュートを示す。ｘ軸は、負荷ステップ後の時間を対数スケールで示す。
３つのアンダーシュート５０８、５１０、５１２がグラフに示されている。３つの異なるグラフ５０２、５０４、５０６がプロットされており、各グラフは、異なるステップ持続時間を表す。ステップ持続時間は、電流を印加するためにかかる時間である。ステップ持続時間が長いほど、第１の最低電圧が実現されるまでの遅延が長くなる。これは、ステップ持続時間が短いほど、オンチップ容量の枯渇（ｄｅｐｌｅｔｅｄ）が速くなるためである。しかしながら、３つのグラフ５０２、５０４、５０６は、同じ形状になる傾向があり、３つのグラフが第２の最低のアンダーシュートで合流し、その後、同じ形状をたどることがわかる。示される３つのステップ持続時間は、５ｎｓ、１０ｎｓ及び２０ｎｓであり、グラフ５０６、６０４及び５０２にそれぞれ対応する。ステップ持続時間２０ｎｓのプロット５０２について、以下でさらに詳細に説明する。
電源電圧の第１のアンダーシュートは、ダイ容量が放電するときに発生する。第１の電源電圧アンダーシュート５０８は、最低電圧が０．７９Ｖ前後であり、負荷ステップのおよそ１０ｎｓ後に発生する。この最低電圧値は、負荷ステップ持続時間（ステップ持続時間が短いほど、最低電圧が低くなる）、ダイの容量及びパッケージの直列インピーダンスから計算することができる。上述したように、最低電圧は、オンチップ容量の容量を使い切ったときに発生する。
オンダイ容量の放電により電源電圧が低下するにつれて、オンダイ容量と直列のインダクタンスにわたる電圧が高くなる。この電圧が十分に高くなると、電源電圧は、低下することを止め、上昇し始める。
電圧は、短時間上昇した後に再び低下するが、今回はパッケージのキャパシタが放電した結果によるものである。第２の電源電圧アンダーシュート５１０の最低値は、パッケージのキャパシタの容量及びＰＣＢの直列インピーダンスに影響され易い。電源電圧最低値は、負荷ステップのおよそ２５０ｎｓ後に発生し、０．７７Ｖ前後の最低値を有する。
電源電圧が２回目に低下すると、バルクインダクタにわたる電圧が高くなる。この電圧が十分に高くなったら、電源電圧がそれ以上低下しないようにし、その後、ピークに達するまで電源電圧が上昇する。
ピーク後、電源電圧は、３回目に低下するが、今回はＰＣＢの容量が放電したことによるものである。この容量が図１３に示されている。最低電源電圧は、負荷ステップのおよそ３μｓ後に発生する。最低値は、０．７９Ｖ前後である。最低電圧は、ＰＣＢの容量及び電源制御ループの応答に影響され易い。
第３の電源アンダーシュート５１２後、電源電圧は、上昇し、定常状態の電源電圧であるおよそ０．８Ｖで安定化する。これは、レギュレータの応答によるものである。
図６は、図５の２０ｎｓの時間ステップのグラフを示すが、２５０ｎｓ前後に電源電圧スパイク６０２が追加されている。このスパイク６０２は、０．７５Ｖ前後の最低値を有する。
電流の負荷ステップの別の原因は、（例えば、異なるクロックを実装する前に、確実に現在のクロックが安全に選択解除されるようにするために）クロックをオン及びオフにすることである。
２５０ｎｓで発生するスパイク６０２は、クロック選択解除信号によって引き起こされた３ｎｓの短時間の負荷解放によるものである。ここでは、クロックを瞬間的に停止させた後に再開させることで、電流が３００Ａから０Ａまで減少した後に非常に急速に増加して３００Ａに戻るようになっている。
電源電圧は、所定の最低値を有し、この最低値未満に電源電圧が低下することは、望ましくない。この最低電源電圧は、ハードウェアが意図したように機能することが可能な最低電圧によって決まる。この最低電圧値を下回ると、不具合が発生する。所定の最低許容電圧値は、予想外に低い電源電圧が発生した場合（アンダーシュート）でも不具合が発生しないように、ＩＰＵが機能することが可能な絶対最低電圧よりも高い量として定義することができる。
現在のところ、Ｖｍｉｎが最低許容電源電圧未満に降下しないようにする唯一の方法は、初期電源電圧を上げることである。以下で説明するように、これは、電力消費量及び性能の両方に密接な関係を有する。
本発明は、電源電圧アンダーシュートを低減することを目的とする。
動的な電力は、電源電圧を２乗した値にクロック周波数を乗じたＶＤＤ ２×Ｆに比例する。
アンダーシュートを低減することにより、初期電源電圧と、電圧低下の結果として得られた最低電源電圧との間の差が減少するため、初期電源電圧を低くする一方、最低電源電圧を予め決められたＶｍｉｎ値に制限し続けることが可能である。このように、動的な電力を変えずに周波数を大きくすることが可能である。
例えば、アンダーシュートを５％低減することが可能であれば、ＶＤＤも５％低減できる。次に、同じ動的な電力を維持するために、クロック周波数は、
Figure 2022546472000003
だけ大きくすることが可能であり、したがって、クロック周波数は、１１％だけ大きくすることが可能である。性能は、クロック周波数に比例するため、性能も１１％だけ向上させることが可能である。
本発明の態様は、複数のオンダイ並列処理ユニットが同期して動作するＩＰＵアーキテクチャに関連して開発されてきた。このようなダイについて、図１６を参照して説明する。しかしながら、本発明は、チッププロセス電源での電圧垂下を低減するために、より広い適用範囲を有することが理解されるであろう。
図１６は、シングルチッププロセッサ２のアーキテクチャを概略的に図示する。プロセッサ２は、タイルと呼ばれる複数の処理ユニットを含む。一実施形態では、アレイ６ａ、６ｂに編成された１２１６個のタイルが存在する。説明する例では、各アレイは、７６個のタイルからなる８つの列を有する（実際には、概して冗長性目的で８０個のタイルがある）。チップ２は、チップ２の一方のエッジに２つのチップ－ホスト間リンク８ａ、８ｂと、４つのチップ－チップ間リンク３０ａ、３０ｂが配置される。チップは、チップのもう一方のエッジに沿って配置されたさらなる６つのチップ－チップ間リンク３０ａ、３０ｂによって一緒にカードに接続することができる。
チップ２は、コンピュータの動作及び他のチップの作用のタイミングを制御するクロック３を有する。このクロックは、チップのアクティブな回路及び部品のすべてに接続される。チップ２は、すべてのタイル及びリンクが接続ワイヤのセットによってそれに接続されたスイッチングファブリック３４を含む。
各タイル４は、処理回路及びローカルメモリを有する。処理回路は、１つ又は複数の実行ユニットを有する実行パイプラインを含む。
実行パイプラインは、例えば、数学的計算の処理演算を行うとともに、チップ内のタイル間でデータをやり取りさせる交換命令の実行を担う。各チップは、計算段階及び交換段階を含むバルク同期並列プロトコルを動作させる。このプロトコルは、例えば、図１７に図示されている。図１７の左側の図は、各タイル４が、ステートフルコードレットがローカルメモリ上で実行される段階にある計算段階を表す。図１７では、タイル４は、円形に配置されて示されているが、これは、説明目的のためのみのものであり、実際のアーキテクチャを反映しない。
計算段階後に同期があり、矢印３０によって示されている。
ＢＳＰ自体は、当技術分野で知られている。ＢＳＰによれば、各タイル４は、交互のサイクルで計算段階５２及び交換（通信又はメッセージ通過と呼ばれ得る）段階５０を実行する。この計算段階及び交換段階は、タイル実行命令によって実行される。計算段階５２中、各タイル４は、１つ又は複数の計算タスクをタイル上で局所的に実行するが、他のいずれのタイル４ともその計算結果を通信しない。交換段階５０において、各タイル４は、先行する計算段階からの計算の１つ又は複数の結果をグループ内の１つ又は複数の他のタイルとの間で交換（通信）することを許可されるが、別のタイル４上で実行されたタスクに対する依存関係を有する可能性があるか、又は別のタイル４上で実行されたタスクに対する依存関係を有する可能性があり得る新たな計算を依然として実行しない（これは、内部制御関連の動作などの他の動作が交換段階で実行され得ることを排除するものではない）。さらに、ＢＳＰ原理によれば、バリア同期は、計算段階５２から交換段階５０に移行する時点若しくは交換段階５０から計算段階５２に移行する時点又はその両方で行われる。すなわち、（ａ）グループ内のいずれかのタイルが次の交換段階５０に進むことを許可される前に、すべてのタイル４が計算段階５２を完了することを要求されるか、若しくは（ｂ）グループ内のいずれかのタイルが次の計算段階５２に進むことを許可される前に、グループ内のすべてのタイル４が交換段階５０を完了することを要求されるかのいずれか、又は（ｃ）これらの条件の両方が実施される。この一連の交換段階及び計算段階は、その後、複数回反復して繰り返すことができる。ＢＳＰの専門用語では、交換段階及び計算段階の各繰り返しを、ＢＳＰの以前の説明における使用法と同様に本明細書で「スーパーステップ」と呼ぶ。本明細書では、「スーパーステップ」という用語は、交換段階及び計算段階のそれぞれを示すために当技術分野において使用される場合もあることに留意されたい。
ＢＳＰプロトコルの効果の１つは、すべてのタイル又は多数のタイルが同時に計算し、同時に交換するため、電流引き込み要件の効果を悪化させることである。計算に対する電流引き込み要件は、交換に対する電流引き込み要件よりもはるかに高い。したがって、タイルが計算段階を同時に開始したときの引き込み電流の大幅な増加に対応する大きい負荷ステップと、今回はタイルが交換段階を同時に開始したときの引き込み電流の大幅な減少に対応する第２の大きい負荷ステップとがある。
図１５は、ＩＰＵを含む構造の図を示す。パッケージ基板１８０２は、部品がその上に取り付けられる基層を形成する。パッケージ基板１８０２は、プリント回路基板（ＰＣＢ）である。
ダイ（又はチップ）１８０６がパッケージ基板１８０２の上に配置される。ダイ１８０６は、計算を実行するために使用するロジックを含む。
ダイ１８０６の周りには、キャパシタのアレイ１８０８がある。キャパシタは、寸法が０．５ｍｍ×１ｍｍの多層のセラミックキャパシタである。これらのキャパシタ１８０８は、電流引き込み回路と容量との間のインダクタンスを低減するために、可能な限りダイ１８０６に近くなるようにパッケージ基板１８０２に配置される。これらの別個のキャパシタ１８０８は、上記で説明したような「オンチップ」容量を供給すると見なされる。以下で説明する本発明の態様を使用することにより、このような容量は、ダイ容量の時間を設けることにより、数を減らすか又は完全に排除することが可能であることが理解されるであろう。
キャパシタ１８０８の周りには補剛（ｓｔｉｆｆｅｎｅｒ）リング１８０４がある。補剛リング１８０４は、エポキシ接着剤を使用してパッケージ基板１８０２の表面に取り付けられる金属製リングである。補剛リング１８０４により、ダイの剛性が向上する。
図１５の構造は、当技術分野で知られているようなフリップチップ技術を使用して構築される。ダイ１８０６は、はんだバンプ又はＣ４ボールを使用して、パッケージ基板１８０２に下向きに取り付けられる。これらは、チップ１８０６の上側に取り付けられる、はんだのボールである。ダイ１８０６をパッケージ基板１８０２上の適所に配置した後、構造を加熱することにより、Ｃ４ボールが溶けて、ダイ１８０６がパッケージ基板１８０２上の適所にはんだ付けされるようになる。このプロセスは、「パッケージング」と呼ばれ得る。
パッケージ基板１８０２は、はんだボールのアレイも含む。このアレイは、パッケージ基板１８０２の下側にあり、パッケージをＰＣＢに接続するために使用される。パッケージのはんだボールは、Ｃ４ボールよりもはるかに大きく、大きいピッチを有する。Ｃ４ボールは、コネクタ端子のタイプの１つである。
他のタイプのコネクタ端子、すなわちチップを他の部品に接続するための手段を使用し得る。コネクタ端子が取る形態は、パッケージングのタイプ及び／又はパッケージングへの接続方法によって決まり得る。例えば、チップが従来のパッケージングに接続される場合、銅ピラーをコネクタ端子として使用し、シリコンインターポーザ（ｓｉｌｉｃｏｎ ｉｎｔｅｒｐｏｓｅｒ）のフリップチップのコネクタ端子としてマイクロバンプを使用する。
本発明のいくつかの実施形態によれば、電源電圧アンダーシュートを低減するための解決策が提供され、この解決策は、ウェハーオンウェハー技術を使用して、直列インピーダンスが非常に低い表面分布容量をチップ処理回路類に供給する。
分布容量ウェハー９０４は、プロセッサチップウェハー９０２と積層される。本明細書では、この積層は、ウェハーオンウェハー（ＷｏＷ）と呼ばれ得る。本開示では、言及されるプロセッサチップウェハーは、Ｇｒａｐｈｃｏｒｅ社製造のＣｏｌｏｓｓｕｓ Ｍｋ１及びＭｋ２チップであり得るが、いずれのプロセッサチップも使用し得ることが理解されるであろう。
プロセッサウェハー９０２は、第１のシリコンウェハーである。すなわち、それは、「フリップチップ」を介して反転される前の積層ダイの最下部を形成する。分布容量又はＤＲＡＭウェハー９０４は、積層ダイの最上部を形成する第２のシリコンウェハーである。反転する前のウェハー９０２、９０４の配置は、図９に示されており、後により詳細に説明する。
接合層９２２がそれぞれウェハー９０２、９０４のそれぞれの「内側」表面上に形成され、この接合層が２つのウェハー９０２、９０４間の接続を提供する。接合層９２２については、後により詳細に説明する。次に、ＤＲＡＭウェハー９０４は、２つの接合層９２２が接触し、位置合わせされるようにプロセッサウェハー９０２の上に積層される。
積層された後、ＤＲＡＭウェハー９０４は、薄化される。ウェハー薄化は、基板の薄化を実現して所望の平坦度を実現するための、化学的機械的研磨法などの既知の技法を使用して実現することができる。他の適切な既知の技法を使用し得ることが理解されるであろう。
ＤＲＡＭウェハー９０４は、プロセッサウェハー９０２がＤＲＡＭウェハー９０４を十分に支持することができるように、積層した後に薄化される。ＤＲＡＭウェハー９０４は、わずか数ミクロンの厚さになるように薄化され、例えば、薄化された厚さは、３～１０μｍの範囲であり得る。対照的に、プロセッサウェハー９０４は、７００μｍ前後の厚さ又は４００μｍ～１０００μｍの範囲であり得る。プロセッサウェハー９０２は、自己支持深さを有する。すなわち、プロセッサウェハー９０２の深さは、プロセッサウェハー９０２が基板を追加せずに自らを支持することができる十分な深さである。ＤＲＡＭウェハー９０４は、非自己支持深さを有するように薄化され、それにより、ＤＲＡＭウェハー９０４は、何らかの支持層、本明細書ではプロセッサウェハー９０２がなければ自らを支持することができない。
シリコン貫通ビア（ＴＳＶ）９１８がＤＲＡＭウェハー９０４に作成され、このシリコン貫通ビアがプロセッサウェハー９０２への接続を提供する。ＴＳＶ９１８は、プラズマエッチングなどの既知の技法を使用して作成して、予め決められた側壁角度を有する深さ及び幅の比率を実現することが可能である。なお、側壁角度とは、ＴＳＶの側壁と水平面とが作る鋭角である。ウェハー９０２、９０４が積層され、ＤＲＡＭウェハー９０４が薄化された後にＴＳＶが作成される。これにより、ＴＳＶを非常に小さい直径及び非常に小さいピッチで積層ダイに形成することが可能になり、各ＴＳＶ９１８の直径は、２～５μｍの範囲である。これは、従来のＣＰＵで使用されるＴＳＶよりもはるかに小さい。ＴＳＶ９１８のピッチ（ビア間の距離）は、２～５μｍの範囲であり得る。
ボール下金属化（ＵＢＭ）層９２６がＤＲＡＭウェハー９０４の「外側」表面上に形成される。ＵＢＭ層９２６は、ＤＲＡＭウェハー９０４の表面にあるパッドであり、その上に１つ又は複数のはんだドット又はＣ４ボール９２０が堆積される。次に、積層ウェハー９０２、９０４は、当技術分野で知られている方法である制御崩壊チップ接続（ｃｏｎｔｒｏｌｌｅｄ ｃｏｌｌａｐｓｅ ｃｈｉｐ ｃｏｎｎｅｃｔｉｏｎ）又は「フリップチップ」を使用して、外部の回路類に接続することができる。Ｃ４ボールは、積層ウェハー９０２、９０４と、外部の回路類との間の接続を形成する。異なるタイプのコネクタ端子を使用する実施形態では、ＵＢＭ層９２６がない場合があることが理解されるであろう。
キャパシタ層は、本配置では電力源減結合キャパシタとして機能し、ＤＲＡＭセルの複数のブロック（キャパシタユニット）を含む。ＤＲＡＭセルは、大型で密集したキャパシタのアレイを含む。現在のところ、４０ｎｍ前後のＤＲＡＭセルがおよそ１５００ｆＦ／μｍ２の容量を実現する。およそ８００ｍｍ２のダイ全体では、これは、１２００μＦ前後の総容量を有することになる。これらの値は、例として提供されるが、他の特性を有する部品を使用し得ることが理解されるであろう。
図９は、プロセッサウェハー９０２と、ＤＲＡＭウェハー９０４とを積層して、積層ダイを形成した結果として形成された構造の一例を示す。
プロセッサウェハー９０２は、複数の層を含む。最下層は、プロセッサウェハー基板９０６である。プロセッサウェハー９０２は、ｆｉｎＦＥＴ及びＢｅＯＬ層９０８も含む。この層は、プロセッサウェハー基板９０６の上に位置する。用語「の上」及び「の下」は、必ずしも特定の向きを定義するものではなく、むしろ各層の互いに対する相対的な位置を定義するものであることが理解されるであろう。
最上部金属（Ｍｒ）層９１０がｆｉｎＦＥＴ及びＢｅＯＬ層９０８の上に追加される。Ｍｒ層９１０は、ＷｏＷキャパシタ層なしで使用するために、プロセッサウェハー９０２のアプリケーションプロセッサ（ＡＰ）層及び／又は再配線（ＲＤＬ）層に置き換わる。
ＤＲＡＭウェハー９０４は、プロセッサウェハー９０２の上に位置する。ＤＲＡＭウェハー９０４は、下向きにすることができ、これにより、ウェハー９０４の露出した（「外側」）表面がウェハーの裏側となる。代わりに、ＤＲＡＭウェハー９０４の裏側は、プロセッサウェハー９０２の最上部と接触させることができ、これにより、ＤＲＡＭウェハー９０４の露出した表面がウェハーの上側となる。図９に示される例は、ＤＲＡＭウェハー９０４が下向きであり、ウェハーの裏側が露出することを示す。
ウェハー９０２、９０４の露出した表面は、もう一方のウェハー９０２、９０４と接触していない表面である。すなわち、プロセッサウェハー９０２の露出した（「外側」）表面は、図９のプロセッサウェハー基板９０６の最下面であり、ＤＲＡＭウェハー９０４の露出した（「外側」）表面は、図９のＤＲＡＭウェハー基板層９１４の最上面である。
ウェハー９０２、９０４の裏側とは、基板層９０６、９１４の、追加の層が上に配置されない側を指す。プロセッサウェハー９０２を例に挙げると、プロセッサウェハー９０２の裏側は、プロセッサ基板層９０６の下側である。ウェハー９０２、９０４の上側は、ウェハー９０２、９０４の反対側である。これは、回路類を含む最外層側、例えばプロセッサウェハー９０２のＭｒ層９１０の最上部である。ウェハー９０２、９０４の上側は、電源電圧に接続しなければならない一方、裏側には、電流を消費する回路類がそこに位置していないため、接続する必要がない。
もう一方のウェハー９０４、９０２に向かい合い、もう一方のウェハー９０４、９０２と重なるウェハー９０２、９０４の表面は、内側対向面と呼ばれ得る。２つのウェハー９０２、９０４の内側対向面は、形状及び寸法が等しく、それにより、重なったときに内側対向面が一致する。これは、積層されたときのウェハーの外形及び外寸が共通であることを示唆する。
本明細書で使用される用語「等しい」は、文字通りに解釈されるのではなく、むしろ当技術分野で理解される設計要因による距離及び／又は寸法の事前定義された仕様に従い、ほぼ等しいか又は等しいことが好ましいことを意味すると解釈されることが理解されるであろう。
ＤＲＡＭウェハー９０４は、少なくとも２つの層、すなわちシリコンで作られ得るキャパシタ基板層９１４及び積層キャパシタ層９１６を含み得る。
キャパシタ基板層９１４は、シリコンで作られ得る。キャパシタ基板層９１４は、シリコン貫通ビア（ＴＳＶ）９１８がそれを貫通して形成される。これらは、Ｃ４ボールと、各ウェハー９０２、９０４の上側との間に接続を提供するために、Ｃ４ボール９２０の真下に位置する層９１４の一部分に位置決めされる。Ｃ４ボールは、例えば、並－直列／直－並列変換器（ＳｅｒＤｅｓ）を介して電源電圧ＶＤＤ、アース電圧ＶＳＳ及びＩ／Ｐポートへの接続を提供することができる。各Ｃ４ボール９２０は、複数のＴＳＶ９１８と関連付けられることに留意されたい。
キャパシタ層９１６は、２つの部分、すなわち積層キャパシタ部分９３０及びキャパシタのない部分９２８を含み得る。キャパシタのない部分９２８は、ＴＳＶを含むキャパシタ基板層９１４の部分と位置合わせされた位置にある。層９１６のこの部分９２８は、ＴＳＶ９１８からプロセッサダイ９０２まで電気接続することができるようにするためのビア及び金属を含む。
キャパシタ層９１６の残りの区域は、キャパシタ部分９３０を含む。これらの区域は、図９の例では、１／μｍのオーダーの容量を有する積層キャパシタを含む。キャパシタ部分９３０は、積層キャパシタアレイを提供する。
キャパシタ層９１６は、厚さ約２μｍである。キャパシタ層９１６は、金属酸化膜で被覆され得る。
２つのウェハー９０２、９０４間に接続を提供する追加の層が存在し得る。この追加の層は、２つのウェハー９０２、９０４間を接続できるようにする接合層９２２であり得る。図９では単一の層として示されているが、ウェハー９０２、９０４のそれぞれの上に形成された接合層９２２が存在し得る。ウェハー９０２、９０４の接合層は、必要な接続を提供する互いの鏡像である。接合層９２２は、ＷｏＷコネクタのアレイ９２４を含み得る。これらのコネクタがＤＲＡＭダイ９０４とプロセッサダイ９０２との間に電気接続を提供し、それにより、構造の上側にあるＣ４ボールに接続された電源電圧をプロセッサダイ９０２に供給することができる。
プロセッサウェハー９０２及びＤＲＡＭウェハー９０４が積層された後、キャパシタ基板層９１４を薄化し得る。構造の剛性を維持する必要があるため、基板層９０６、９１４の１つのみを薄化することができる。別々の基板層９１４及びキャパシタ層９１６を有するＤＲＡＭウェハー９０４を使用することの利点は、キャパシタを避けるために注意を払わなくて済むため、キャパシタが基板に埋め込まれる場合よりもキャパシタ基板層９１４の薄化が容易になることである。
ボール下金属化（ＵＢＭ）層９２６が容量ウェハー９０４の露出した表面、この例ではキャパシタ基板層９１４の裏側に位置し、それにより、この層は、Ｃ４ボール９２０とＤＲＡＭウェハー９０４との間に接続を形成する。
ＤＲＡＭウェハー９０４は、容量を供給するために使用され、Ｃ４ボールとの接触に適した電気接続の規則的なパターンを含む。さらに、これらの接続があるため、抵抗が低くなる。
ＤＲＡＭセルキャパシタ１つ当たりの容量が約１５ｆＦである、面積がおよそ２５μｍ×２５μｍのＤＲＡＭセルを使用することにより、キャパシタブロックの総容量が約０．８ｎＦとなり、０．５～１．５μＦの範囲となる。これは、およそ５４０００個のＤＲＡＭセルキャパシタによって供給することが可能である。
図１０Ａ～図１０Ｃは、ＤＲＡＭセルキャパシタの構造を示す。
図１０Ａは、ＤＲＡＭセルのハニカム構造の平面図を示す。各キャパシタ１００２は、６つの隣接するキャパシタ１００２を有し、そのそれぞれは、隣接するすべての６つのキャパシタから等間隔で位置する。ハニカム構造は、一定のパッキング密度のキャパシタ１００２を提供し、その密度は、正方形配置での密度よりも高密度である。ＤＲＡＭセルのこのようなハニカム構造は、当技術分野で知られている。図１０Ｂは、同じハニカム構造の俯瞰図を示す。
図１０Ｃは、２つのトレンチキャパシタ１００２の図を示す。トレンチキャパシタ１００２は、ＤＲＡＭウェハー９０４の積層キャパシタ層９１６に形成される。トレンチキャパシタは、プラズマエッチングなどの既知の技法を使用して形成され得る。
トレンチキャパシタ１００２は、トレンチキャパシタ１００２の内側表面にストレージノード１００４及び誘電体膜１００６を含む。ストレージノード１００４は、半球状粒子ポリシリコンを含み得る。この層１００４により、トレンチキャパシタ１００２の表面積が増加する。ストレージノード１００４は、例えば、トレンチキャパシタ１００２の表面積を２倍にし得る。
誘電体膜１００８は、ストレージノード１００４の表面全体にわたって膜を形成する。この膜は、高い誘電率を有する。例えば、この膜は、五酸化タンタル、酸化アルミニウム、ハフニウムジオキシド又は任意の他の適切な物質を含み得る。
トレンチキャパシタ１００２は、パターニングのアスペクト比が高く、例えば、その比は、１０よりも大きい。
図１１Ａ及び図１１Ｂは、本明細書に開示されるＷｏＷキャパシタウェハーとして使用することができる繰り返し可能なキャパシタユニット１１００を示す。
図１１Ａは、総面積がおよそ１００００μｍ２であり、容量が１０ｎＦのオーダー、例えば５～３０ｎＦの範囲である単一の繰り返し可能なキャパシタユニット１１００を示す。後述するように、繰り返し可能なキャパシタユニット１１００の寸法は、Ｃ４ボールのピッチによって定義され得る。総分布容量は、プロセッサウェハー９０２のサイズ、繰り返し可能なキャパシタユニット１１００がカバーするプロセッサウェハー９０２の総面積及び繰り返し可能なキャパシタユニット１１００の容量によって決まる。図１２を参照して説明するように、繰り返し可能なキャパシタユニット１１００は、プロセッサウェハー９０２の面積の少なくとも８０％をカバーする。繰り返し可能なキャパシタユニット１１００によって各ダイに供給される総分布容量は、６５０μＦ～８５０μＦの範囲である。ダイのサイズが異なれば、総分布容量の値が異なる。分布容量は、０．５μＦ／ｍｍ２よりも大きく、０．５μＦ／ｍｍ２～３μＦ／ｍｍ２の範囲であることが好ましい。各ＤＲＡＭウェハー９０４上に複数のダイがパターニングされ得る。例えば、各ウェハー上に約６５個のダイがパターニングされ得る。各ＤＲＡＭウェハー９０４上のダイの数は、ダイのサイズによって決まり得る。
繰り返し可能なキャパシタユニット１１００は、１３個のキャパシタブロック１１０４と、２つの禁止領域１１０２ａ、１１０２ｂとを含む。禁止領域１１０２ａ、１１０２ｂは、ＤＲＡＭウェハー９０４のキャパシタ層９１６のキャパシタのない領域９２８に対応する。各キャパシタブロック１１０４及び禁止領域１１０２ａ、１１０２ｂは、約２５μｍ×２５μｍの寸法を有し得る。本明細書で与えられる寸法は、単なる例示的な寸法であり、任意の他の適切な寸法を使用し得ることが理解されるであろう。加えて、それぞれの繰り返し可能なキャパシタユニット１１００のキャパシタブロック１１０４の数は、繰り返し可能なキャパシタユニット１１００のサイズ及びキャパシタブロック１１０４に応じて変わり得る。
キャパシタブロック１１０４及び禁止領域１１０２ａ、１１０２ｂは、寸法が５ブロック×３ブロックの矩形を形成するように配置される。キャパシタは、禁止領域１１０２ａ、１１０２ｂに提供されない。そのため、繰り返し可能なキャパシタユニット１１００の形状は、１５個のユニットからなる区域を含む矩形であるが、対角線上にある対向する角部の２つのユニットは、取り除かれる。すなわち、最上段は、４つのキャパシタブロック１１０４を含み、中央段は、５つのキャパシタブロック１１０４を含み、その段の第１の端部は、最上段の同じ端部（図１１Ａでは左側の端部）と位置合わせされ、最下段は、４つのキャパシタブロック１１０４を含み、中央段の第２の端部は、最下段の同じそれぞれの端部（図１１Ａでは右側の端部）と位置合わせされる。繰り返し可能なキャパシタユニット１１００の対角線の長さは、対角線上にある対向する角部が禁止領域１１０２ａ、１１０２ｂを含むため、バンプのピッチと等しい。
図１１Ａに示され、また上記で説明した構造は、実現可能な繰り返し可能なキャパシタ１１００の構造の１つにすぎないことが理解されるであろう。キャパシタブロック１１０４のレイアウト及び数は、キャパシタブロック１１０４のサイズ及びＣ４ボールのピッチによって決まる。後述するように、Ｃ４ボールの場所に禁止領域１１０２ａ、１１０２ｂがなければならず、各繰り返し可能なキャパシタユニット１１００は、対角線上にある対向する角部にある２つの異なるＣ４ボールに接続する。したがって、これらの要件を満たすことができる繰り返し可能なキャパシタユニット１１００を作成するために、ブロック１１０４のサイズ及びＣ４ボールのピッチに応じて、必要なキャパシタブロック１１０４の数が増減し得る。繰り返し可能なキャパシタユニット１１００を含むキャパシタブロック１１０４の数は、１０～２０であり得る。
禁止領域１１０２ａ、１１０２ｂは、キャパシタのない領域を提供し、そこでＣ４バンプがＤＲＡＭウェハー９０４のＴＳＶ９１８に接続する。電源電圧ＶＤＤ及びアース電圧ＶＳＳは、繰り返し可能なキャパシタブロック１１００の対向する角部で印加される。図１１Ａの例では、電源電圧は、右上側にある電源禁止領域１１０２ａの角部で印加され、アース電圧は、左下側にあるアース禁止領域１１０２ｂの角部で印加される。
ＴＳＶ９１８のピッチは、禁止領域１１０２ａ、１１０２ｂのサイズに影響を与える。ピッチを細かくするほど、これらの領域１１０２ａ、１１０２ｂを小さくすることができる。禁止領域１１０２ａ、１１０２ｂは、禁止領域１１０２ａ、１１０２ｂにキャパシタが存在しないため、小さい方が望ましく、そのため、禁止領域１１０２ａ、１１０２ｂを小さくするほど、繰り返し可能なキャパシタユニット１１００の寸法が一定である場合、繰り返し可能なキャパシタユニット１１００の容量が高くなる。
ウェハーオンウェハーコネクタのアレイを見ることができる。図１１Ａの例は、ＷｏＷコネクタ９２４がＤＲＡＭウェハー９０４の表面全体にわたって等間隔であることを示す。ＷｏＷコネクタ９２４は、２μｍのオーダーのピッチを有することができる。ピッチＦは、例えば、１μｍ～５μｍの範囲であり得る。プロセッサウェハー９０２の要件に応じて、他のＷｏＷ接続のピッチもあり得ることが理解されるであろう。図９に示されるＷｏＷコネクタ９２４は、ＤＲＡＭウェハー９０４とプロセッサウェハー９０２との間に接続を提供する。
ＷｏＷコネクタ９２４は、その機能に応じて、２つのカテゴリー、すなわち電源電圧に接続されたＶＤＤＷｏＷコネクタ及びアースに接続されたＶＳＳＷｏＷコネクタ９２４に分類することができる。
電源禁止領域１１０２ａは、主にＶＤＤＷｏＷコネクタを含む一方、アース禁止領域１１０２ｂは、主にＶＳＳＷｏＷコネクタを含む。アース禁止領域１１０２ｂとｘ方向に一列に並んだキャパシタユニット１１０４は、ＶＳＳＷｏＷコネクタを含む。電源禁止領域１１０２ａとｘ方向に一列に並んだキャパシタブロック１１０４は、いくつかのＶＤＤＷｏＷコネクタを含む。
ＶＳＳコネクタ、ＶＤＤコネクタのいずれでもないＷｏＷコネクタ９２４がいくつか存在し得る。これらのコネクタとプロセッサウェハー９０２との間に接続がない場合がある。例えば、ＶＳＳのＣ４ボール、ＶＤＤのＣ４ボールのいずれとも位置合わせされないＷｏＷコネクタ、すなわちキャパシタブロック１１０４の中央段に沿ったＷｏＷコネクタ９２４である。
図１１Ｂは、複数の繰り返し可能なキャパシタユニット１１００を含むキャパシタ層を示す。繰り返し可能なキャパシタユニット１１００は、ＶＤＤＷｏＷコネクタ及びＶＳＳＷｏＷコネクタからなる段が作成されるように位置合わせされる。
禁止領域１１０２ａ、１１０２ｂは、同じタイプの４つの禁止領域１１０２ａ、１１０２ｂからなるグループが一緒にグループ化されるように位置合わせされる。４つの禁止領域１１０２ａ、１１０２ｂからなるグループは、それぞれ単一のＣ４ボール９２０と関連付けられる。
繰り返し可能なキャパシタユニット１１００は、１つのダイ当たりおよそ７５０００回複製することができる。１つのダイ当たりの繰り返し可能なキャパシタユニット１１００の数は、ダイ及び繰り返し可能なキャパシタユニット１１００の両方の寸法によって決まることが理解されるであろう。
ＤＲＡＭウェハー９０４をキャパシタ層として使用する場合、図９に示される構造には多くの利点がある。
第１に、プロセッサウェハー９０２をまったく変更する必要がない。ロジック層を薄化する場合、ロジックを避けるように慎重に薄化するか、又は薄化できるようにロジックを再設計するかのいずれかが必要になるであろう。ＴＳＶ９１８をＤＲＡＭウェハーに形成して、ロジックウェハーに接続できるようにし得る。処理ダイ内の処理回路類を再設計する必要はない。このように、ＤＲＡＭウェハーを最上層として使用することにより、コスト及び時間のかかるロジックウェハーの再設計が不要になり、これにより、ＷｏＷキャパシタウェハーの有無にかかわらず、ほとんどの層に同じマスクセットを用いて作られた同じロジックウェハーを使用することが可能になる。
しかしながら、代替的な実施形態では、２つのウェハー９０２、９０４を入れ替えることも可能であろう。すなわち、図９に示される最下部のウェハーは、ＤＲＡＭウェハー９０４であり、最上部のウェハーは、プロセッサウェハー９０２である。プロセッサウェハー９０２が薄化され、ＴＳＶ９１８は、プロセッサウェハー９０２の基板９０６を通して作成されることになる。このような実施形態では、ＤＲＡＭウェハー９０４は、引き続きオンダイ容量を供給することになる。しかしながら、禁止領域１１０２ａ、１１０２ｂをプロセッサウェハー９０２上に作成することが必要になる。これには、プロセッサウェハー９０２のロジックを再設計することが必要になる。加えて、ロジックのために利用可能な面積が小さくなる。プロセッサウェハーの面積は、制約されることが多く、そのため、プロセッサウェハー９０２内に禁止領域がないことが好ましい。ＤＲＡＭウェハー９０４内のシリコンの面積は、プロセッサウェハー９０４内の面積ほど貴重なものではない。
図１２は、本発明で使用されるＣ４バンプマップ１２０２の一例を示す。バンプマップ１２０２の寸法は、ダイのサイズ、本明細書では２５．７ｍｍ×３２ｍｍに対応する。寸法が異なる他のダイを本発明で使用し得ることが理解されるであろう。
バンプマップ１２０２は、各バンプを離散的なドットとして示す。色が異なる３つのドットが示されている。赤色のドットは、ＶＤＤバンプを表し、黒色のドットは、ＶＳＳバンプを表し、緑色のドットは、「その他」のバンプを表す。その他のバンプは、例えば、Ｉ／Ｏポートのために使用され得る。
その他のバンプは、プロセッサダイの外側の周りに位置決めされたパッチ１２０４内にまとめてクラスター化される。少数のＶＳＳバンプがパッチ１２０４内に位置する。ダイの本体１２０６は、拡大した図１２０８により明確に示されるように、ＶＤＤバンプ及びＶＳＳバンプからなる列を含む。図１２に示されるように、プロセッサダイのバンプの中心は、バンプのピッチの分だけ離隔している。バンプのピッチは、およそ１５０μｍであり得るが、他の寸法を使用し得ることが理解されるであろう。バンプのピッチは、２５μｍ～２５０μｍの範囲であり得る。
繰り返し可能なキャパシタ１１００は、ＶＤＤ－ＶＳＳバンプパターン区域のみをカバーする。すなわち、それらは、ダイの本体１２０６のみをカバーし、パッチ１２０４をカバーしない。繰り返し可能なキャパシタは、例えば、Ｉ／Ｏポートにはない。例えば、ダイの本体１２０６をカバーする約７５０００個の繰り返し可能なキャパシタユニット１１００が存在し得る。
図７は、７５０μＦのオンチップキャパシタを有するＣｏｌｏｓｓｕｓ Ｍｋ１の負荷ステップ応答を示す。改善された負荷ステップ応答７０２が２０ｎｓのステップ応答５０２に重ねて示されている。５ｎｓのステップ応答５０６も示されている。
図５を参照して説明した２０ｎｓのステップ応答５０２の場合のように、改善されたステップ応答７０２は、３つの電源電圧最低値を有する。
第１の電源電圧最低値７０４は、分布オンチップキャパシタが放電した結果である。オンチップ容量は、図２及び図１３に図示されるように、チップに固有のオンチップ容量及びＤＲＡＭウェハー９０４の容量の両方を含む。このアンダーシュートに見られる最小値は、０．８３５Ｖ前後であり、負荷ステップが適用された後、およそ１０ｎｓで発生する。最低電源電圧値は、ＤＲＡＭウェハー９０４のキャパシタがないプロット５０２の最低電源電圧値よりもはるかに高いことがわかる。これは、各クロックスイッチと関連付けられた容量の方が総オンチップ容量に占めるパーセンテージがはるかに小さいため、同じ数のクロックスイッチの電源電圧降下の大きさの方がはるかに小さいためである。
第２の電源電圧アンダーシュート７０６は、オンチップ容量及びパッケージ容量の放電の結果である。このアンダーシュート７０６は、０．７９５Ｖ前後の最低値を有する。
アンダーシュート時の最低電源電圧は、オンチップ容量、パッケージ容量及びＰＣＢの直列インピーダンスに影響され易い。
第３のアンダーシュート７０８は、ＰＣＢキャパシタの放電によるものである。最低電圧値は、上記と同様に、ＰＣＢ容量及び電源制御ループ応答に影響され易い。
クロックスイッチングによって引き起こされる電源電圧のスパイク７１０がやはり存在する。しかしながら、このスパイク７１０は、単に電源電圧を上昇させるのみであり、スパイク７１０の大きさは、分布オンチップキャパシタがないＩＰＵの応答のスパイク６０２と比較して大幅に小さい。
図７のグラフから、分布オンチップキャパシタを導入することにより、最低電圧が約４５ｍＶ上昇したことがわかる。改善された負荷ステップ応答７０２の最低電圧は、ＰＣＢキャパシタの放電の結果として発生し、０．７９５Ｖ前後の値を有する。初期電圧と最低電圧との間の差は、オンチップキャパシタがない場合の０．１Ｖ超から０．０６Ｖ前後に減少する。電源電圧の差の減少は、同じ最低電源電圧を維持しつつ、初期電圧を０．８５５Ｖから０．８１Ｖ前後に下げることが可能であることを意味する。
図８は、長時間にわたる改善された負荷ステップ応答７０２及び２０ｎｓのステップ応答５０２を示し、図４と同様に、負荷ステップの増加を含む。アンダーシュートが著しく改善することがわかる。しかしながら、負荷ステップ増加時のオーバーシュートには、ほとんど改善が見られない。最大電源電圧は、消費電力にとって重要であるが、ＩＰＵの性能に及ぼすオーバーシュートの効果は、アンダーシュートよりもはるかに小さい。それは、初期電源電圧に効果を及ぼさず、ハードウェアが確実に不具合なく動作を実行するようにするための最大電圧の要件がないためである。
図１４は、Ｃｏｌｏｓｓｕｓ Ｍｋ２ダイのバンプで見られた電源インピーダンスを示す。左側のグラフは、ＷｏＷキャパシタがない場合の電源インピーダンスを示し、右側のグラフは、ＷｏＷキャパシタが導入される場合の電源インピーダンスを示す。グラフは、Ｈｚ単位での周波数に対するμオーム単位でのインピーダンスのプロットである。
グラフは、それぞれ４つの異なるプロットを示す。プロット１５０２ａ及び１５０２ｂは、プリント回路基板（ｂｄ）に装着されたキャパシタのインピーダンスに及ぼす周波数の効果を示し、１８０ｋＨｚ前後に最小インピーダンスを有するバルクキャパシタと、最大１ＭＨｚまでの最小インピーダンスを有する他のより小さいキャパシタとを含む。プロット１５０４ａ及び１５０４ｂは、パッケージのインピーダンスに及ぼす周波数の効果を示す。プロット１５０６ａ及び１５０６ｂは、オンダイインピーダンスに及ぼす周波数の効果を示す。プロット１５０８ａは、電源インピーダンスに及ぼす周波数の全体的な影響を示す。全体的な効果は、グラフに示される３つの成分に起因する効果を重ね合わせたものである。
プリント回路基板及びパッケージに装着されたキャパシタの可変の周波数に対するインピーダンス応答は、ＷｏＷキャパシタがある場合及びない場合のいずれにおいても同様であるが、ＷｏＷキャパシタが存在する場合、オンダイインピーダンスは、はるかに低い周波数で降下する。これは、全体的なインピーダンスのプロット１５０８ａ、１５０８ｂを比較することによってわかるように、より低い周波数で全体的なインピーダンスを最小まで低減させる効果を有する。ＷｏＷキャパシタは、全体的な最小インピーダンスを下げる効果も有する。この最小値は、およそ６ｅ７Ｈｚの周波数で発生する。
ＷｏＷキャパシタの追加の利益は、ＷｏＷキャパシタがオンチップ容量を供給供するため、別個のオンチップキャパシタ１８０８の必要性が減少することである。したがって、別個のキャパシタ１８０８の数を減らすことができるか、又は、別個のキャパシタ１８０８の必要性を完全に排除して、別個のキャパシタ１８０８が必要でないようにし得る。このような実施形態では、ＷｏＷキャパシタは、第１のレベルの容量全体を供給することになる。
本発明の実施形態は、ウェハーオンウェハー技術を使用する。ウェハーオンウェハー（ＷｏＷ）技術は、ダイ製造において比較的最近開発されたものである。現在、この技術は、ＧＰＵを製造するために使用されており、物理的なサイズを大きくせずにＧＰＵを高性能化することが可能になる。層は、プリント回路基板（ＰＣＢ）に沿って水平ではなく、垂直に積み重ねられる。
マルチチップモジュール（ＭＣＭ）で使用される従来の相互接続ではなく、ＷｏＷは、シリコン貫通ビア（ＴＳＶ）を使用して、積層ダイが通信できるようにする。これにより、電力効率が向上し、モジュール間で失われる遅延が減少する。ウェハーに／ウェハーから信号を送信する方法を提供するために、すなわちウェハーのバックエンドオブライン（ＢｅＯＬ）層にアクセスするために、ＴＳＶがＩ／Ｏのためのウェハーの１つを通して製造される。ウェハーは、鏡像であるため、ＴＳＶが一方のウェハーを貫通することにより、両方のウェハーに電源電圧を通すことが可能になる。これにより、ロジックとＣ４ボールのアレイとの間が直接接続される。
論理層は、チップの厚さを減らすために薄化される。ウェハーのシリコン層上にフロントエンドオブライン（ＦｅＯＬ）及びＢｅＯＬ層が形成された後、シリコン層がそれ以上機能しなくなるため、これを行うことができる。ロジックウェハーは、わずか数ミクロンの厚さまで薄化することができる。
得られた積層ウェハーは、次に、当技術分野で知られているような従来の方法でバンピングし、個片化し、パッケージング（フリップチップＢＧＡ）することができる。
上記の実施形態は、例としてのみ記載されることが理解されるであろう。本明細書の開示が与えられれば、開示される技法の他の変形形態又は使用の事例が当業者に明らかになるであろう。本開示の範囲は、記載される実施形態によって限定されるのではなく、添付の特許請求の範囲によってのみ限定される。

Claims (25)

  1. コンピュータ構造であって、
    計算動作を実行するように構成されたコンピュータ回路類が形成される第１のシリコン基板であって、自己支持深さ及び対向面を有する第１のシリコン基板と、
    複数の分布容量ユニットが形成される第２のシリコン基板であって、前記第１のシリコン基板の前記対向面と重なって位置する対向面を有し、前記対向面間で構造の深さ方向に延在して配置されたコネクタのセットを介して前記第１のシリコン基板に接続され、前記第２のシリコン基板の前記対向面は、前記第１のシリコン基板の前記対向面の平面寸法に一致する平面寸法を有する、第２のシリコン基板と、
    を含み、
    前記第２のシリコン基板は、前記コンピュータ構造を電源電圧に接続するための複数のコネクタ端子が配置される外側表面を有し、前記第２のシリコン基板は、前記第１のシリコン基板よりも小さい深さを有する、コンピュータ構造。
  2. 前記第１及び第２のシリコン基板の前記対向面は、１つ又は複数の接合層によって接合される、請求項１に記載のコンピュータ構造。
  3. コネクタは、前記第２のシリコン基板を通して前記第１のシリコン基板まで延在して、前記コネクタ端子と前記第１のシリコン基板との間に電気接続を提供するシリコン貫通ビアを含む、請求項１又は２に記載のコンピュータ構造。
  4. 各分布容量ユニットは、予め決められた数の０．１～１．５ｎＦの範囲の容量を有するキャパシタブロックを含む、請求項１に記載のコンピュータ構造。
  5. 前記予め決められた数は、１０～２０である、請求項４に記載のコンピュータ構造。
  6. 各分布容量ユニットは、５～３０ｎＦの範囲の容量を有する、請求項４又は５に記載のコンピュータ構造。
  7. 分布容量ユニットの総平面面積は、前記第１のシリコン基板の総平面面積の少なくとも８０％であり、前記複数の分布容量ユニットの容量は、０．５μＦ／ｍｍ２～３μＦ／ｍｍ２の範囲である、請求項１～６のいずれか一項に記載のコンピュータ構造。
  8. 前記第１のシリコン基板は、４００μｍ～１０００μｍの深さを有する、請求項１～７のいずれか一項に記載のコンピュータ構造。
  9. 前記第２のシリコン基板は、１０μｍ未満の非自己支持深さを有する、請求項１～８のいずれか一項に記載のコンピュータ構造。
  10. 前記分布容量ユニットは、規則的なアレイ状に配置され、各分布容量ユニットは、電源電圧コネクタ端子及びアースコネクタ端子に接続される、請求項１～９のいずれか一項に記載のコンピュータ構造。
  11. 各コネクタ端子は、４つの異なる分布容量ユニットに接続される、請求項１０に記載のコンピュータ構造。
  12. 前記コネクタのセットは、前記コネクタ端子と軸方向に位置合わせされた前記第１及び第２のシリコン基板間に接続を提供する、請求項１～１１のいずれか一項に記載のコンピュータ構造。
  13. 各分布容量ユニットは、２つの禁止領域を含み、前記禁止領域は、それぞれのコネクタ端子の場所にあり、前記禁止領域及び前記キャパシタブロックは、等しいサイズである、請求項４に記載のコンピュータ構造。
  14. 各キャパシタブロックは、六角形アレイ状に配置されたトレンチキャパシタのアレイを含み、各トレンチキャパシタは、６つの隣接するトレンチキャパシタを有し、各トレンチキャパシタは、その隣接するトレンチキャパシタから等距離に位置する、請求項４又は５に記載のコンピュータ構造。
  15. 前記シリコン貫通ビアは、前記分布容量ユニットの前記禁止領域に提供される、請求項３又は１３に記載のコンピュータ構造。
  16. 前記コンピュータ回路類は、実行ユニット及びローカルメモリをそれぞれ有する複数の処理ユニットを含み、複数の処理ユニットは、並行して計算するように構成される、請求項１に記載のコンピュータ構造。
  17. 前記コンピュータ回路類は、バルク同期並列プロトコルに従って動作するように複数の処理ユニットを制御するように構成された同期回路類を含む、請求項１６に記載のコンピュータ構造。
  18. 前記コンピュータ回路類は、前記処理ユニットの動作を制御するために接続されたクロックを含む、請求項１６又は１７に記載のコンピュータ構造。
  19. コンピュータ構造を製造する方法であって、
    計算動作を実行するように構成されたコンピュータ回路類を含む第１のシリコン基板であって、自己支持深さを有する第１のシリコン基板を提供することと、
    複数の分布容量ユニットを含む第２のシリコン基板を提供することと、
    前記第１のシリコン基板の対向面を前記第２のシリコン基板の対向面に接合することであって、前記対向面は、重なって位置し、前記対向面は、一致する平面寸法を有することと、
    前記第２のシリコン基板を薄化することであって、前記第２のシリコン基板は、前記第１のシリコン基板よりも小さい深さを有することと、
    前記第２のシリコン基板の外側表面上において、前記コンピュータ構造を電源電圧に接続するための複数のコネクタ端子を提供することと、
    を含む方法。
  20. 前記第２のシリコン基板を薄化した後、前記第２のシリコン基板にシリコン貫通ビアを形成して、前記コネクタ端子と前記第１のシリコン基板との間に接続を提供することをさらに含む、請求項１９に記載の方法。
  21. 前記第２のシリコン基板は、１０μｍ未満の深さに薄化され、それにより、前記第２のシリコン基板は、非自己支持深さを有する、請求項１９又は２０に記載の方法。
  22. 前記第１のシリコン基板は、７００μｍ～８００μｍの深さを有する、請求項１３～１５のいずれか一項に記載の方法。
  23. 前記分布容量ユニットは、規則的なアレイで配置され、前記方法は、各分布容量ユニットを電源電圧コネクタ端子及びアースコネクタ端子に接続することを含む、請求項１９～２２のいずれか一項に記載の方法。
  24. 各分布容量ユニットは、予め決められた数のキャパシタブロック及び２つの禁止領域を含み、前記禁止領域は、前記２つのコネクタ端子の場所にあり、前記禁止領域及び前記キャパシタブロックは、等しいサイズである、請求項２３に記載の方法。
  25. 前記禁止領域の場所に前記シリコン貫通ビアを形成することを含む、請求項２０又は２４に記載の方法。
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