KR20220008878A - 컴퓨터 디바이스 및 그 제조 방법 - Google Patents

컴퓨터 디바이스 및 그 제조 방법 Download PDF

Info

Publication number
KR20220008878A
KR20220008878A KR1020217040813A KR20217040813A KR20220008878A KR 20220008878 A KR20220008878 A KR 20220008878A KR 1020217040813 A KR1020217040813 A KR 1020217040813A KR 20217040813 A KR20217040813 A KR 20217040813A KR 20220008878 A KR20220008878 A KR 20220008878A
Authority
KR
South Korea
Prior art keywords
silicon substrate
capacitor
capacitance
supply voltage
wafer
Prior art date
Application number
KR1020217040813A
Other languages
English (en)
Other versions
KR102682384B1 (ko
Inventor
스테판 펠릭스
Original Assignee
그래프코어 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 그래프코어 리미티드 filed Critical 그래프코어 리미티드
Publication of KR20220008878A publication Critical patent/KR20220008878A/ko
Application granted granted Critical
Publication of KR102682384B1 publication Critical patent/KR102682384B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H01L25/162—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits the devices being mounted on two or more different substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H01L23/147—Semiconductor insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H01L23/642—Capacitive arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0213—Electrical arrangements not otherwise provided for
    • H05K1/0215—Grounding of printed circuits by connection to external grounding means
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0213—Electrical arrangements not otherwise provided for
    • H05K1/0216—Reduction of cross-talk, noise or electromagnetic interference
    • H05K1/023—Reduction of cross-talk, noise or electromagnetic interference using auxiliary mounted passive components or auxiliary substances
    • H05K1/0231—Capacitors or dielectric substances
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/03—Use of materials for the substrate
    • H05K1/0313—Organic insulating material
    • H05K1/032—Organic insulating material consisting of one material
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/182—Printed circuits structurally associated with non-printed electric components associated with components mounted in the printed circuit board, e.g. insert mounted components [IMC]
    • H05K1/184—Components including terminals inserted in holes through the printed circuit board and connected to printed contacts on the walls of the holes or at the edges thereof or protruding over or into the holes
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/0058—Laminating printed circuit boards onto other substrates, e.g. metallic substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05075—Plural internal layers
    • H01L2224/0508—Plural internal layers being stacked
    • H01L2224/05085—Plural internal layers being stacked with additional elements, e.g. vias arrays, interposed between the stacked layers
    • H01L2224/05089—Disposition of the additional element
    • H01L2224/05093—Disposition of the additional element of a plurality of vias
    • H01L2224/05094—Disposition of the additional element of a plurality of vias at the center of the internal layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1434—Memory
    • H01L2924/1435—Random access memory [RAM]
    • H01L2924/1436—Dynamic random-access memory [DRAM]
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/01—Dielectrics
    • H05K2201/0137—Materials
    • H05K2201/0162—Silicon containing polymer, e.g. silicone

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Electromagnetism (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

제 1 측면에 따르면, 컴퓨터 구조가 제공되며, 상기 컴퓨터 구조는, 컴퓨팅 동작들을 수행하도록 구성된 컴퓨터 회로를 형성하는 제 1 실리콘 기판, 제 1 실리콘 기판은 자체 지지 깊이(self-supporting depth) 및 내부 대향 표면(facing surface)을 가지며; 및 복수의 분산 커패시턴스 유닛들이 형성된 제 2 실리콘 기판을 포함하고, 제 2 실리콘 기판은 제 1 실리콘 기판의 내부 대향 표면과 중첩되게 위치되는 내부 대향 표면을 가지며, 제 2 실리콘 기판의 내부 대향 표면은 내부 대향 표면들 사이에서 상기 구조의 깊이 방향으로 연장되는 커넥터들의 세트를 통해 제 1 실리콘 기판에 연결되며, 제 2 실리콘 기판의 내부 대향 표면은 제 1 실리콘 기판의 내부 대향 표면의 평탄한 표면 치수와 매칭되는 평탄한 표면 치수를 가지며; 제 2 실리콘 기판은 상기 컴퓨터 구조를 공급 전압에 연결하기 위한 복수의 커넥터 단자들이 배열된 외부 대향 표면을 가지며, 제 2 실리콘 기판은 제 1 실리콘 기판 보다 작은 깊이를 갖는다.

Description

컴퓨터 디바이스 및 그 제조 방법
본 개시는 컴퓨터 구조에서 프로세싱 회로에 대한 공급 전압의 변동을 제어하는 것에 관한 것이다.
컴퓨터 구조로의 전압 공급 제어와 관련된 문제는 공지되어 있다. 특히, 온칩 프로세싱 회로에 의한 전류 수요의 큰 변화는 공급 전압에서 바람직하지 않은 단점을 유발한다. 전류 수요의 변화들은 부하 단계라고 지칭된다.
하나의 단점은 공급 전압 드룹이며, 이는 부하 어드미턴스가 갑자기 증가할 때 발생한다. 이것은 파워 서플라이와 전류를 끌어오는 회로 사이에 존재하는 임의의 회로의 직렬 저항 및 인덕턴스의 결과이다. 이들 중간에 있는 소자들의 저항 및 인덕턴스는 기생 저항 및 인덕턴스라고 지칭될 수 있는데, 이들은 회로에 도입되도록 의도된 것이 아니라, 칩에 있는 회로 소자들의 불가피한 특성이기 때문에 기생 저항 및 인덕턴스라고 할 수 있다.
공급 전압 드룹을 줄이는 방법에는 여러 가지가 있다. 예를 들어, 와이어의 저항을 줄이기 위해 더 작거나 더 큰 직경의 와이어가 사용되도록, 중간 회로가 변경될 수 있다. 커넥터들을 제거할 수 있는 것처럼, 더 낮은 임피던스 와이어를 사용하여 공급 드룹 전압을 줄일 수도 있다. 그러나 이러한 솔루션은 회로들의 치수가 상대적으로 고정되어 있는 칩에 적용하기엔 적합하지 않다. 또한, 회로의 크기에 비해 필요한 전류는 이러한 기하학적 변화가 공급 전압 드룹에 거의 영향을 미치지 않는다는 것을 의미한다.
공급 전압 드룹을 제한하는 알려진 기술 중 하나는 공급 전압과 전류를 끌어오는 회로 사이에 커패시턴스를 제공하는 것이다.
현재 컴퓨터 구조에서 사용할 수 있는 여러 가지 가능한 커패시턴스 소스들이 존재하며, 그 중 일부는 다음 설명에서 자세히 논의되지만, 이들 중 어느 것도 고전류 수요/낮은 공급 전압 구조에서 전압 드룹을 적절하게 해결하기에 충분히 높지 않다.
본 발명의 제 1 양상에 따르면, 컴퓨터 구조가 제공되며, 상기 컴퓨터 구조는, 컴퓨팅 동작들을 수행하도록 구성된 컴퓨터 회로를 형성하는 제 1 실리콘 기판, 제 1 실리콘 기판은 자체 지지 깊이(self-supporting depth) 및 내부 대향 표면(facing surface)을 가지며; 및 복수의 분산 커패시턴스 유닛들이 형성된 제 2 실리콘 기판을 포함하고, 제 2 실리콘 기판은 제 1 실리콘 기판의 내부 대향 표면과 중첩되게 위치되는 내부 대향 표면을 가지며, 제 2 실리콘 기판의 내부 대향 표면은 내부 대향 표면들 사이에서 상기 구조의 깊이 방향으로 연장되는 커넥터들의 세트를 통해 제 1 실리콘 기판에 연결되며, 제 2 실리콘 기판의 내부 대향 표면은 제 1 실리콘 기판의 내부 대향 표면의 평탄한 표면 치수와 매칭되는 평탄한 표면 치수를 가지며; 제 2 실리콘 기판은 상기 컴퓨터 구조를 공급 전압에 연결하기 위한 복수의 커넥터 단자들이 배열된 외부 대향 표면을 가지며, 제 2 실리콘 기판은 제 1 실리콘 기판 보다 작은 깊이를 갖는다.
제 1 및 제 2 실리콘 기판의 내부 대향 표면들은 하나 이상의 본딩층에 의해 접합될 수 있다.
커넥터들은 관통 실리콘 비아를 포함할 수 있으며, 관통 실리콘 비아는 제 2 실리콘 기판을 통해 제 1 실리콘 기판으로 연장되어 커넥터 단자들과 제 1 실리콘 기판 사이에 전기적 연결을 제공한다.
각각의 분산 커패시터 유닛은 0.1 ~ 1.5 nF의 커패시턴스를 각각 갖는 기정의된 개수의 커패시터 블록들을 포함할 수 있다. 상기 기정의된 개수는 10과 20 사이일 수 있다.
각각의 분산 커패시턴스 유닛은 5 ~ 30 nF의 커패시턴스를 가질 수 있다.
분산 커패시턴스 유닛들의 전체 평면 영역(total planar area)은 제 1 실리콘 기판의 전체 평면 영역의 적어도 80% 이며, 상기 복수의 분산 커패시턴스 유닛들의 커패시턴스는 0.5 ㎌/㎟ 에서 3 ㎌/㎟ 의 범위이다.
제 1 실리콘 기판은 400㎛ 에서 1000㎛ 의 깊이를 가질 수 있다.
제 2 실리콘 기판은 비자체 지지 깊이(non-self-supporting depth)를 가질 수 있으며, 상기 깊이는 10㎛ 미만이다.
분산 커패시턴스 유닛들은 규칙적인 어레이로 배열될 수 있으며, 각각의 분산 커패시턴스 유닛은 공급 전압 커넥터 단자와 접지 커넥터 단자에 연결된다.
각 커넥터 단자는 4개의 서로 다른 분산 커패시턴스 단자들에 연결된다.
커넥터들의 세트는, 커넥터 단자들의 위치들에서 제 1 및 제 2 실리콘 기판 사이에서 연결들을 제공할 수 있다.
각각의 분산 커패시턴스 유닛은 2개의 금지 영역들(keep out regions)을 포함하고, 상기 금지 영역들은 각각의 커넥터 단자들의 위치에 있고, 상기 금지 영역들과 커패시터 블록은 동일한 크기이다.
각각의 커패시터 블록은 육각 어레이(hexagonal array)로 배열된 트렌치 커패시터들의 어레이를 포함하고, 각각의 트렌치 커패시터는 6개의 인접한 트렌치 커패시터들을 가지며, 각각의 트렌치 커패시터는 인접한 트렌치 커패시터들 각각으로부터 등거리에 위치한다.
관통 실리콘 비아들은, 분산 커패시턴스 유닛들의 금지 영역들에 제공될 수 있다.
상기 컴퓨터 회로는 그 각각이 실행 유닛 및 로컬 메모리를 갖는 복수의 프로세싱 유닛들을 포함할 수 있으며, 상기 복수의 프로세싱 유닛들은 병렬로 계산하도록 구성된다.
상기 컴퓨터 회로는 벌크 동기화 평행 프로토콜에 따라 동작하는 복수의 프로세싱 유닛들을 제어하는 동기화 회로를 포함할 수 있다.
상기 컴퓨터 회로는 프로세싱 유닛들의 동작을 제어하도록 연결된 클록을 포함할 수 있다.
본 발명의 제 2 실시예에 따르면, 컴퓨터 구조의 제조 방법에 제공되며, 상기 제조 방법은, 컴퓨팅 동작들을 수행하도록 구성된 컴퓨터 회로를 포함하는 제 1 실리콘 기판을 제공하는 단계, 제 1 실리콘 기판은 자체 지지 깊이를 가지며; 복수의 분산 커패시턴스 유닛들을 포함하는 제 2 실리콘 기판을 제공하는 단계; 내부 대향 표면들이 중첩되게 위치하고 그리고 내부 대향 표면들이 매칭되는 평탄한 표면 치수를 가지도록, 제 1 실리콘 기판의 내부 대향 표면을 제 2 실리콘 기판의 내부 대향 표면에 접합하는 단계; 제 2 실리콘 기판이 제 1 실리콘 기판 보다 작은 깊이를 갖도록 제 2 실리콘 기판을 박막화하는 단계(thinning); 및 상기 컴퓨터 구조를 공급 전압에 연결하기 위한 복수의 커넥터 단자들을 제 2 실리콘 기판의 외부 대향 표면에 제공하는 단계를 포함한다.
제 2 실리콘 기판을 박막화하는 단계 이후, 커넥터 단자들과 제 1 실리콘 기판 사이에 연결들을 제공하도록 제 2 실리콘 기판에 관통 실리콘 비아가 형성될 수 있다.
제 2 실리콘 기판이 비자체 지지 깊이를 갖도록, 제 2 실리콘 기판은 10 ㎛ 미만의 깊이로 박막화될 수 있다.
제 1 실리콘 기판은 700㎛ 에서 800㎛ 의 깊이를 가질 수 있다.
분산 커패시턴스 유닛들은 규칙적인 어레이로 배열되며, 각각의 분산 커패시턴스 유닛은 공급 전압 커넥터 단자와 접지 커넥터 단자에 연결될 수 있다.
각각의 분산 커패시턴스 유닛은 기결정된 개수의 커패시터 블록들과 2개의 금지 영역들을 포함할 수 있으며, 상기 금지 영역들은 2개의 커넥터 단자들의 위치에 있고, 상기 금지 영역들과 커패시터 블록들은 동일한 크기이다.
관통 실리콘 비아는 상기 금지 영역의 위치에 형성될 수 있다.
본 발명의 더 나은 이해를 위해 그리고 본 발명이 어떻게 실행될 수 있는지를 보여주기 위해 이제 일례로서 다음의 도면들이 참조될 것이다:
도 1은 인출 전류와 클록 주파수의 관계를 나타내는 그래프이다.
도 2는 커패시턴스의 처음 2개의 레벨을 나타내는 회로도이다.
도 3은 Colossus Mk1 칩의 예시적인 부하 단계 응답을 보여주는 그래프이다.
도 4는 칩의 부하 단계 응답 시뮬레이션을 보여준다.
도 5와 6은 부하 단계 응답 시뮬레이션의 확대된 보기이다.
도 7과 8은 WoW 커패시터를 구비한 칩의 부하 단계 응답 시뮬레이션을 보여준다.
도 9는 예시적인 적층 다이의 개략도이다.
도 10a-c는 DRAM 셀 커패시터의 구조를 보여준다.
도 11a 및 11b는 반복가능한 커패시터 유닛의 개략도이다.
도 12는 C4 범프 맵의 예를 보여준다.
도 13은 3가지 레벨의 커패시턴스를 나타내는 회로도이다.
도 14는 WoW 커패시터가 있거나 없는 칩의 범프에서 볼 수 있는 공급 임피던스를 도시한다.
도 15는 IPU를 포함하는 구조의 개략도이다.
도 16은 단일 칩 프로세서의 아키텍처의 개략도이다.
도 17은 벌크 동기화 병렬 프로토콜을 도시한다.
문제점(Problems)
지능형 프로세싱 유닛(IPU)라 지칭되는 특정 유형의 컴퓨터가 최근에 그래프코어 회사(Graphcore)에 개발되었으며, 이는 예를 들어, 미국 특허 출원(출원번호 15/886009)에 설명되어 있다.
콜로서스(Colossus)는 그래프코어(Graphcore)에서 제조한 IPU 칩 중 하나이다. IPU는 데이터 분석 및 인공 지능과 같은 기술 분야에서 사용될 수 있다. IPU는 대규모 병렬, 저-정밀도 부동 소수점 컴퓨팅에 최적화되어, 다른 솔루션보다 훨씬 더 높은 컴퓨팅 밀도를 제공한다.
도 1은 IPU에 의해 인출되는(drawn) 전류(암페어 단위)와 IPU 클럭 주파수(MHz 단위) 사이의 관계를 보여준다. 그래프는 1216개의 타일로 구성된 IPU에서 수집된 데이터를 보여준다. 인출된 전류와 클록 주파수 사이의 선형 관계를 볼 수 있다. 즉, 주파수가 높을수록 칩의 전류 수요가 높아진다.
IPU의 대부분의 타일이 AMP 명령(각 타일의 실행 디바이스에 제공되는 계산 명령임)을 실행하기 시작하거나 중지할 때 매우 중요한 전류 단계들(current steps)이 발생할 수 있다. IPU가 수행중인 기능에 따라, 상이한 분량의 전류들이 IPU에 의해 인출된다.IPU가 기능 또는 동작을 변경하면, 인출 전류도 변경된다. 매우 중요한 전류 단계들이 발생하는 일례 중 하나는 "벌크 동기화 병렬(bulk synchronous parallel: BSP)" 동안이다. BSP에 따르면, 다중 타일 어레이 내의 각 타일은 계산 페이즈와 교환 페이즈를 교대로 수행한다. 계산 페이즈에서 각 타일은 하나 이상의 계산 작업을 타일에서 로컬적으로 수행하지만, 그 계산 결과를 임의의 다른 타일들과 통신하지 않는다. 교환 페이즈에서 각 타일은 이전 계산 페이즈의 하나 이상의 계산 결과를 그룹 내의 하나 이상의 다른 타일들과 교환할 수 있지만, 해당 타일이 교환 페이즈를 완료할 때까지 새로운 계산 페이즈를 아직 시작하지 않는다. 또한 이러한 형태의 BSP 원리에 따르면, 계산 페이즈에서 교환 페이즈로, 또는 교환 페이즈에서 계산 페이즈로, 또는 둘다로 전환하는 지점에 배리어 동기화가 배치된다. 달리 말하면, (a) 그룹 내의 임의의 타일이 다음 교환 페이즈로 진행하는 것이 허락되기 전에, 그룹 내의 모든 타일들은 그들 각각의 계산 페이즈를 완료해야 한다, 또는 (b) 그룹 내의 임의의 타일이 다음 계산 페이즈로 진행하는 것이 허락되기 전에, 그룹 내의 모든 타일들은 그들 각각의 교환 페이즈를 완료해야 한다, 또는 (c) 둘다. 본 명세서에서 사용되는 "계산 페이즈와 교환 페이즈 사이"라는 문구는 이러한 모든 옵션을 포괄한다.
6개의 서로 다른 클록 주파수에 대한 전류 수요가 측정되었으며, 그 결과를 다수의 점들로 도 1의 그래프에 표시했으며, 숫자들은 암페어 단위로 측정된 전류를 나타낸다. 이러한 측정은 IPU의 모든 1216개 타일에서 거의 지속적으로 AMP 명령을 발행하는 동안 수행되었다. 전류는 클럭 주파수에 비례하므로 결과들을 통해 직선이 형성된다.
따라서, 높은 전류가 성능을 위해 바람직하다. 하지만, 이러한 높은 전류는, 특히 칩의 여러 프로세싱 유닛들에 걸쳐 전류 수요가 순간적으로 만들어질 때 공급 전압 드룹 문제를 악화시킨다.
하나 이상의 IPU 칩들을 위한 기존 패키지 구조에서는 커패시턴스가 3개의 레벨로 제공된다. 제 1 레벨은 회로에 가깝게 제공되는 커패시턴스로서, 본 명세서에서 다이 커패시턴스로 지칭된다. 이러한 커패시턴스는 전류 인출 회로(이 경우에는 칩)에 전기적으로 가장 가깝기 때문에 가장 즉각적인 영향을 미치며, 따라서 기생 임피던스와 저항이 가장 작지만 일반적으로 작다.
제 2 레벨의 커패시턴스는 다이의 에지에 제공되는 것이다(도 15 참조). 이 커패시턴스는 본 명세서에서 패키지 커패시턴스로 지칭될 수 있다. 이 커패시턴스는 다이 커패시턴스보다 전류 인출 회로로부터 전기적으로 더 멀리 떨어져 있으며 더 많은 저항/인덕턴스가 삽입되어 있으므로 효과가 유용하는데 더 오래 걸린다.
제 3 레벨의 커패시턴스는 본 명세서에서 "외부" 커패시턴스로 지칭된다. 이것은 다이가 마운트된 인쇄 회로 기판(PCB)에 있는 패드의 정전용량 효과이다(도 15 참조). 이것은 패드와 다이 사이의 물리적 거리로 인하여, 부하 단계들의 이벤트에서 효과가 나타내는데 훨씬 더 오래 걸린다.
도 13은 파워 서플라이(1302)를 칩(1806)에 연결하는 회로의 저항, 인덕턴스 및 커패시턴스(RLC) 요소를 보여주는 회로도이다. 본 일례에서, 칩은 그래프코어 콜로서스 Mk2(Graphcore Colossus Mk2) 칩이다. 다이 커패시턴스(제 1 레벨), 패키지 커패시턴스(제 2 레벨) 및 PCB 커패시턴스(제 3 레벨)는 모두 도 13의 회로도에 도시된다.
도 2는 처음 2개의 레벨들의 커패시턴스를 나타내는 회로도이다. 도 2의 칩(1806)은 그래프코어 콜로서스 Mk1 칩이다.
회로 구성요소들의 커패시턴스, 저항 및 인덕턴스에 대한 특정 값이 도 2 및 13에 제공되지만, 값이 달라지도록 다른 회로 구성요소들이 사용될 수 있음이 이해될 것이다.
제 1 레벨의 커패시턴스는 다이(1806)에 의해 제공되며, 이는 본 일례에서 10 ㎌ 단위, 예를 들어, 5 내지 30 ㎌, 10 ㎌의 커패시턴스, 그리고 100 마이크로옴 수준의 저항을 갖는다. 커패시턴스와 저항은 다이(1806)의 회로 요소에 내재되어 있다.
도 2의 회로도는 또한, 커패시터(1808)에 의해 제공되는 제 2 레벨의 커패시턴스를 나타낸다. 수백개의 개별 커패시터들(예를 들어, 그 각각이 1 ㎌의 커패시턴스를 갖는300개의 커패시터들)로 이루어진 수백 마이크로 패럿의 커패시턴스, 2pH 수준의 인덕터, 및 200 마이크로옴의 저항이 존재한다. 수백개의 개별 커패시터들(1808)은 직렬 기생 인덕턴스 및 저항을 최소화하기 위해 다이(1806) 주위에 위치되며, 특히 패키지에 커패시턴스를 추가하기 위해 제공된다. 패키지 인덕턴스 및 저항은 회로에 특별히 도입된 것이 아니라 실제 전자 디바이스에 존재하는 고유 인덕턴스 및 저항 효과이므로, 각각 기생 인덕턴스 및 저항이라 지칭될 수 있다. 제 2 레벨의 커패시턴스는 수백 ㎌ 수준이다.
도 1의 직선의 기울기를 사용하여 스위칭 커패시턴스는 다음 수학식을 사용하여 계산된다.
Figure pct00001
여기서, C는 커패시턴스, I는 전류, V는 전압, F는 클럭 주파수이다. 이는 추정된 총 온-다이 커패시턴스의 대략 2.5% 이다.
공급 전압 "드룹"은 커패시턴스 사용량과 상관관계가 있지만, 높은 주파수에서 클록 주기에 걸쳐 누적된다. 각 클록 사이클에서, 앞서 계산된 온칩 커패시턴스의 백분율에 해당하는 2.5% 의 공급 전압 드룹이 존재한다. 이는 온칩 커패시턴스의 2.5%가 매 클록 사이클에서 스위칭되기 때문이다. 공급 전압 드룹은 다수의 클록 사이클에 걸쳐 누적되며 경우에 따라 다이 커패시턴스의 총계를 소모할 수 있다.
본 일례에서 온칩 커패시턴스가 10% 고갈되기 전에 오직 4개의 클록 사이클만이 발생할 수 있다. 온칩 커패시턴스가 고갈된 직후, 패키지 커패시턴스와 같은 오프칩 커패시턴스가 의존된다. 온칩 커패시턴스가 각 클록 사이클과 관련된 커패시턴스에 비해 작은 경우, 본 일례에서와 같이, 매우 짧은 시간 후에 오프칩 커패시턴스가 의존된다. 이에 대해서는 도 5를 참조하여 뒤에서 더 자세히 설명한다.
도 13은 Graphcore Colossus Mk2 로직 칩의 서플라이 디커플링을 위한 RLC 회로도를 보여준다. 위에서 언급한 바와 같이, 이 회로는 모두 3개 레벨의 커패시턴스를 나타내는바, 도 2에 도시된 바와 같은 다이 커패시턴스와 패키지 커패시턴스, 그리고 추가로 외부 커패시턴스라는 3개 레벨의 커패시턴스를 나타낸다. 외부 커패시턴스는 칩에 대한 다이 범프의 다른 쪽, 즉 파워 서플라이와 다이 범프 사이에 있다.
다이는 20 ㎌의 수준 예를 들어, 5 내지 30 ㎌의 커패시턴스와 300 마이크로옴 정도의 저항을 갖는 것으로 도시된다. 패키지는 200 마이크로옴 정도의 저항, 2pH 정도의 인덕턴스 및 수백 마이크로 패럿 예를 들어, 800 ㎌ 의 커패시턴스를 갖는다.
대략 2MHz 미만의 부하 과도상태(load transient)의 주파수 성분들은 패키지에 가까운 PCB의 더 대형의(벌크) 커패시터 조합과 다이에서 공급 전압을 모니터링하고 더 많은 전류를 전달함으로써 전압 드룹에 대응하는 파워 서플라이 피드백 루트에 의해 처리된다.
도 13에 도시된 제 3 레벨의 커패시턴스는 수천 마이크로 패럿(1000s of ㎌) 수준이고 그리고 수십 pH의 기생 직렬 인덕턴스를 갖는다.
기존 패키지에 대해 여기에 제시된 저항, 인덕턴스, 및 커패시턴스에 대한 값들은 일례로서 주어진다는 것이 이해될 것이다. 패키지 설계와 파워 서플라이 구성에 대해서는 수 많은 변화들이 있을 수 있다. 전원 공급 디바이스 배치에는 다양한 변화가 있다. 하지만, 모든 경우에 특히 고주파, 고전류 수요를 처리하기 위해 다이 커패시턴스를 개선할 필요가 있다. 도 13에 도시된 각각의 개별 커패시터는 RLC 그림에에 표시되지 않은 상당한 고유 직렬 저항 및 인덕턴스를 갖는다.
기생 인덕턴스는 다양한 개별 커패시터가 효과적인 시점에 영향을 미친다. 온다이 커패시턴스는 부하 단계 이후 0 ~ 0.25ns에 영향을 미친다. 패키지 커패시턴스는 약 10ns 후에 영향을 미친다. 패키지/볼 및 PCB 커패시턴스는 약 250ns 후에 영향을 미친다. 대부분의 파워 서플라이들은 전압 드룹을 수용하도록 의도된 용량성 피드백 루프를 동작하는 레귤레이터를 포함하지만, 이는 더 긴 시간 프레임에서, 예컨대, 1-2 ㎲에서 반응한다.
도 3은 부하 단계가 적용될 때, 콜로서스(Colossus) Mk1 칩의 부하 단계 응답을 보여주며, 결과적으로 약 50 mV의 전압 강하가 발생한다. 부하 단계는 컴퓨팅 작업을 수행할 때 온칩 프로세싱 회로로부터의 전류 수요의 변화에 대응한다.
예를 들어, 칩 동작이 고전력을 필요로 하는 계산을 수행하는 것으로부터 덜 계산집약적인 타일들 간의 데이터 교환으로 변경되는 경우, 부하 단계(load step)가 존재한다. 이러한 부하 단계는 앞서 설명한 바와 같이 BSP 구조에서 악화될 수 있다.
공급 전압 Vss의 급격한 변화를 피하는 것이 바람직하다. 이상적으로는, 공급 전압이 일정하게 유지되어, 전류 변화가 공급 전압에 영향을 미치지 않는다. 그러나, 전기 부품의 불완전한 특성으로 인해, 이것은 달성할 수 없을 것이다. 따라서, 본 개시의 목표는 공급 전압의 드룹을 감소시키고, 공급 전압의 급격한 변화를 완화하는 것이다.
도 3 에서 IPU에 인가되는 초기 공급 전압 Vinitial 는 대략 800mV이다. 최소 전압 Vmin 은 약 750mV이다. 칩이 안전하게 작동할 수 있는 가장 낮은 전압인, 미리 정의된 최소 공급 전압이 존재하며, 그 이하로 공급 전압이 떨어질 수는 없다. 따라서, 다이에서 경험한 Vmin 이 미리 정의된 최소 공급 전압보다 낮지 않음을 보장하도록 공급 전압 VDD 를 마진화해야 한다.
다이에서 경험되는 최소 공급 전압은 부하 전류에 대한 전압의 과도 응답에 의해 영향을 받는다. 이것은, 언더슈트를 포함할 수 있는 프로파일을 갖는 공급 전압 드룹을 포함한다. 전압 드룹(Voltage droop)은 레귤레이터가 공급 전압을 유지하기 위해 작동할 때까지 인출 전류의 증가에 응답하여 공급 전압이 감소하는 현상이다. 따라서, 이에 대한 수용책이 필요하다. 현재, 이러한 과제는, 언더슈트에서 경험되는 최소 공급 전압이 미리 정의된 최소 공급 전압보다 높도록 초기 공급 전압을 증가시킴으로써 달성된다.
도 4는 도 2와 같이 그래프코어 콜로서스 Mk1 칩을 사용한 부하 단계 응답 시뮬레이션을 보여준다.
그래프는 IPU의 다이 범프에서 공급되는 약 0.8 ~ 0.9V의 초기 전압, 즉 1V 정도의 전압을 도시한다. 시간은 x축에 표시되고 공급 전압은 y축에 표시된다. t = 0.0001s에서 80A에서 300A로의 전류 수요의 부하 단계 증가가 있으며, 그 결과 부하 단계 응답이 시간 t = 0.0001s 부근에 표시된다.
초기 공급 전압은 무부하 상태의 공급 전압이다. 부하가 인가되면, 예를 들어 전류 수요가 증가하면, 전류는 전기 부품을 통해 흐르고, 따라서 이들 부품의 고유 저항과 인덕턴스는 공급 전압을 떨어뜨린다.
공급 전압은 약 0.8V에서 안정되는 것을 볼 수 있다. 초기 공급 전압과 안정된 상태 또는 정상 상태의 공급 전압 사이의 차이는 IR 강하로 인한 것이며 안정적인 부하라인에 의해 유지된다.
그러나, 안정화되기 전에 정상 상태 전압보다 낮은 공급 전압 언더슈트가 존재한다. 부드러운 개념적(notional) 전압 드룹 곡선 아래로 공급 전압이 급격히 떨어질 때, 과도 응답에서 언더슈트가 발생한다.
도 2에 도시된 요소들의 기생 인덕턴스와 커패시터 성분들의 디커플링으로 인하여, 제 1 언더슈트가 발생한다. 나중에 레귤레이터 응답으로 인해 또 다른 언더슈트가 발생한다. 언더슈트는 나중에 도 5를 참조하여 더 자세히 설명될 것이다.
나중에, 시간 t = 0.00136s에서, 부하 해제의 결과로 제 2 부하 단계 응답이 발생하여 전류 수요가 감소한다. 즉, 전류가 떨어지므로 공급 전압이 증가한다. 결과적으로 2가지 오버슈트가 발생한다. 첫 번째는 도 2의 인덕터 및 커패시터 성분들의 디커플링으로 인한 것이고 두 번째는 서플라이 초크(도 13 참조)로부터 디커플링 커패시터로의 전압 덤핑으로 인한 것이다. 전압 덤핑은 다음 수학식을 따른다.
Figure pct00002
여기서 L은 유효 인덕턴스이고 I는 칩에서 끌어오는 전류이다.
도 5는 시간 t=0.0001s에서 단계 응답의 결과로 공급 전압의 언더슈트를 보여주며, 이는 도 4를 참조하여 더 자세히 설명한다. x축은 부하 단계 이후의 시간을 로그 스케일로 보여준다.
그래프에 3개의 언더슈트(508, 510, 512)가 표시되어 있다. 3개의 상이한 그래프(502, 504, 506)가 도시되어 있으며, 각각의 그래프는 상이한 단계 시간 지속기간(step time durarion)을 나타낸다. 단계 시간 지속기간은 전류가 인가되는데 걸리는 시간이다. 단계 시간 지속기간이 길수록, 제 1 최소 전압이 실현되기 전에 지연 시간이 길어지는데, 이는 시간 단계 지속기간이 짧을수록 온칩 커패시턴스가 더 빨리 고갈되기 때문이다. 하지만, 3개의 그래프(502, 504, 506)는 동일한 형태를 갖는 경향이 있고, 3개의 그래프가 제 2 언더슈트 최소값에서 만나고 후속적으로 동일한 형태를 따르는 것을 알 수 있다. 도시된 3개의 단계 시간 지속기간은 각각 그래프(506, 604 및 502)에 해당하는 5ns, 10ns 및 20ns이다. 20ns 시간 단계 지속기간 플롯(502)은 아래에서 더 자세히 논의된다.
공급 전압의 제 1 언더슈트는 다이 커패시턴스가 방전될 때 발생한다. 제 1 공급 전압 언더슈트(508)는 약 0.79V의 최소 전압을 가지며, 이는 부하 단계 후에 대략 10ns 에서 발생한다. 이러한 최소 전압 값은 부하 단계 시간 지속기간(단계 시간 지속 시간이 짧을수록 최소 전압이 낮아짐), 다이의 커패시턴스 및 패키지의 직렬 임피던스로부터 계산될 수 있다. 최소 전압은 위에서 논의한 바와 같이 온칩 커패시턴스의 용량이 소진되었을 때 발생한다.
온다이 커패시턴스의 방전으로 인해 공급 전압이 떨어지면, 온다이 커패시턴스와 직렬로 연결된 인덕턴스 양단의 전압이 증가한다. 이 전압이 충분히 높아지면, 공급 전압은 하락을 멈추고 상승하기 시작한다.
전압은 다시 떨어지기 전에 잠시 상승하는데, 이번에는 패키지 커패시터들의 방전 때문이다. 제 2 공급 전압 언더슈트(510) 최소값은 패키지 커패시터의 커패시턴스와 PCB의 직렬 임피던스에 민감하다. 공급 전압 최소값은 부하 단계 후 약 250ns에서 발생하며 최소값은 약 0.77V이다.
공급 전압이 두 번째로 떨어지면 벌크 인덕터에 전압이 쌓인다(build up). 이 전압이 충분히 높으면, 이것은 공급 전압이 더 이상 떨어지는 것을 방지하고, 피크에 도달할 때까지 공급 전압의 상승을 야기한다.
피크 이후에 공급 전압은 세 번째로 하강한다. 이번에는 PCB의 커패시턴스가 방전되기 때문이다. 이 커패시턴스는 도 13에 도시되어 있다. 최소 공급 전압은 부하 단계 이후 약 3 ㎲에서 발생한다. 최소값은 약 0.79V이다. 최소 전압은 PCB의 커패시턴스와 공급 제어 루프 응답에 민감하다.
제 3 공급 언더슈트(512) 후에, 공급 전압은 상승하고 대략 0.8V의 정상 상태 공급 전압에서 안정된다. 이는 레귤레이터의 응답 때문이다.
도 6은 도 5의 20ns 시간 단계 그래프를 도시하지만, 약 250ns에서 추가적인 공급 전압 스파이크(602)를 갖는다. 이러한 스파이크(602)는 약 0.75V의 최소값을 갖는다.
전류 부하 단계의 또 다른 원인은 클럭을 턴온 및 턴오프하는 것이다(예컨대, 다른 클럭을 구현하기 전에 현재 클럭이 안전하게 선택해제되었는지 보장하기 위해).
250ns에서 발생하는 스파이크(602)는, 클록 선택해제 신호로 인해 야기되는 짧은 3ns 부하 해제(brief 3ns load release)로 인한 것이다. 여기서, 클럭은 순간적으로 정지되었다가 다시 시작되며, 따라서 전류는 300A에서 0A로 떨어졌다가 다시 300A로 매우 빠르게 증가한다.
공급 전압은 기결정된 최소값을 가지며, 상기 기결정된 최소값 아래로 공급 전압이 떨어지는 것은 바람직하지 않다. 이러한 최소 공급 전압은 하드웨어가 의도한 대로 작동할 수 있는 최소 전압에 의해 결정된다. 이러한 최소 전압 값 아래에서는 오류가 발생한다. 기결정된 최소 허용 전압 값은 예상치 못한 낮은 공급 전압이 발생하는 경우에(언더슈트) 장애가 발생하지 않도록 IPU가 기능할 수 있는 절대 최소 전압보다 높은 양으로 정의될 수 있다.
현재, 최소 허용 공급 전압 아래로 Vmin 이 떨어지지 않도록 하는 유일한 방법은 초기 공급 전압을 높이는 것이다. 이는 아래에 설명된 것처럼 전력 소비와 성능 모두에 영향을 미친다.
본 발명은 공급 전압 언더슈트를 감소시키는 것을 목적으로 한다.
다이내믹 전력은 VDD 2 × F 에 비례하며, 이는 공급 전압의 제곱에 클록 주파수를 곱한 것이다.
언더슈트를 감소시킴으로써, 초기 공급 전압과 전압 드룹의 결과로 발생하는 최소 공급 전압 간의 차이가 감소하므로, 최소 공급 전압을 미리정의된 Vmin 값으로 제한하면서도 초기 공급 전압이 더 낮아질 수 있다. 따라서 다이내믹 전력을 변경하지 않고 주파수를 증가시킬 수 있다.
예를 들어, 언더슈트를 5% 줄일 수 있으면, VDD 도 5% 줄일 수 있다. 동일한 다이내믹 전력을 유지하기 위해, 클록 주파수가 (1/0.95)2 = 0.11 만큼 증가될 수 있으며 따라서, 클록 주파수를 11% 증가시킬 수 있다. 성능은 클럭 주파수에 비례하므로 성능도 11% 증가할 수 있다.
본 발명의 양태는 동기적으로 동작하는 다중 온 다이(on die) 병렬 프로세싱 유닛들을 갖는 IPU 아키텍처의 맥락에서 개발되었다. 그러한 다이는 도 16을 참조하여 설명된다. 그러나, 본 발명은 칩 프로세스 서플라이들에서 전압 드룹을 감소시키기 위해 더 넓은 적용성을 갖는다는 것을 이해할 것이다.
도 16은 단일 칩 프로세서(2)의 아키텍처를 개략적으로 도시한다. 프로세서(2)는 타일이라고 하는 다중 프로세싱 유닛을 포함한다. 일 실시예에서, 어레이(6a, 6b)로 구성된 1216개의 타일이 있다. 설명된 예에서 각 어레이는 76개 타일의 8개 컬럼을 갖는다(사실, 일반적으로는 리던던시 목적으로 80개 타일이 있음). 칩(2)은 칩(2)의 하나의 에지에 배열된 2개의 칩-호스트 링크(8a, 8b) 및 4개의 칩-대-칩 링크(30a, 30b)를 갖는다. 상기 칩들은 칩의 다른 하나의 에지를 따라 배열된 6개의 칩-대-칩 링크(30a, 30b)에 의해 함께 카드들 내에 연결될 수 있다.
칩(2)은 컴퓨터 연산 및 기타 칩 활동의 타이밍을 제어하는 클록(3)을 갖는다. 클록은 칩의 모든 활성 회로들 및 구성요소들에 연결된다. 칩(2)은 모든 타일들 및 링크들이 연결 와이어 세트에 의해 연결되는 스위칭 패브릭(34)을 포함한다.
각 타일(4)은 프로세싱 회로와 로컬 메모리를 갖는다. 프로세싱 회로는 하나 이상의 실행 유닛이 있는 실행 파이프라인을 포함한다.
실행 파이프라인은 수학적 계산과 같은 프로세싱 작업을 수행하고 그리고 칩의 타일들 간에 데이터를 교환하게 하는 교환 명령을 실행하는 역할을 한다. 각 칩은 계산 페이즈와 교환 페이즈로 구성된 벌크 동기화 병렬(Bulk Synchronous Parallel: BSP) 프로토콜을 따라 작동한다. 프로토콜은 예를 들어 도 17에 설명되어 있다. 도 17의 왼쪽 그림은 계산 페이즈를 나타내며, 여기서 각각의 타일(4)은 스테이트풀 코드렛들이 로컬 메모리에서 실행되는 페이즈에 있다. 도 17에서 타일들(4)이 원형으로 배열된 것으로 도시되지만 이는 단지 설명을 위한 것이며 실제 아키텍처를 반영하지 않는다.
계산 페이즈 후에 화살표 30으로 표시된 동기화가 있다.
BSP 자체는 당업계에 공지되어 있다. BSP에 따르면, 각 타일(4)은 교번하는 주기에서, 계산 페이즈(52) 및 교환(때로는 통신 또는 메시지 전달이라고도 함) 페이즈(50)를 수행한다. 계산 페이즈와 교환 페이즈는 명령을 실행하는 타일에 의해 수행된다. 계산 페이즈(52) 동안 각 타일(4)은 하나 이상의 계산 작업을 타일에서 로컬로 수행하지만, 이러한 계산의 결과를 타일들(4) 중 다른 어떤 것과도 통신하지 않는다. 교환 페이즈(50)에서 각 타일(4)은 이전 계산 페이즈로부터의 하나 이상의 계산 결과들을 그룹 내의 하나 이상의 다른 타일들과 교환(통신)할 수 있지만, 다른 타일(4)에서 수행된 작업에 잠재적 종속성을 갖거나, 또는 다른 타일(4)에서의 작업이 잠재적으로 종속성을 가질 수도 있는 임의의 새로운 계산들을 아직 수행하지 않는다(내부 제어 관련 동작들과 같은 다른 동작이 교환 페이즈에서 수행될 수 있음). 또한, BSP 원리에 따르면, 계산 페이즈(52)에서 교환 페이즈(50)로 전환하는 지점, 또는 교환 페이즈(50)에서 계산 페이즈(52)로 전환하는 지점, 또는 이들 둘다의 지점에 배리어 동기화가 배치된다. 즉, (a) 그룹 내의 임의의 타일이 다음 교환 페이즈(50)로 진행하는 것이 허락되기 전에, 그룹 내의 모든 타일들(4)은 그들 각각의 계산 페이즈(52)를 완료해야 한다, 또는 (b) 그룹 내의 임의의 타일이 다음 계산 페이즈(52)로 진행하는 것이 허락되기 전에, 그룹 내의 모든 타일들(4)은 그들 각각의 교환 페이즈(50)를 완료해야 한다, 또는 (c) 이들 조건들이 둘다 강요된다. 이러한 교환 및 계산 페이즈들의 시퀀스는 여러 번 반복될 수 있다. BSP 용어에서, 교환 페이즈 및 계산 페이즈의 각각의 반복은 BSP에 대한 일부 이전 설명에서의 사용법과 일치하게 여기에서 "수퍼스텝" 이라 지칭된다. 본 명세서에서 "수퍼스텝" 이라는 용어는 때때로 교환 페이즈 및 계산 페이즈 각각을 나타내기 위해 당업계에서 사용됨을 주목해야 한다.
BSP 프로토콜의 한 가지 효과는 모든 또는 많은 타일들이 동시에 계산되고 동시에 교환되기 때문에, 전류 인출 요건들의 효과를 악화시키는 것이다. 전류 인출 요건은 교환을 위한 것보다 계산에서 훨씬 더 높다. 따라서, 타일들이 계산 페이즈를 동시에 시작하는 경우, 인출 전류의 큰 증가에 대응하는 큰 부하 단계가 존재하며, 그리고 타일들이 그들의 교환 페이즈를 동시에 시작할때 이번에는 인출 전류의 큰 감소에 대응하는 제 2의 대형 부하 단계가 존재한다.
도 15는 IPU를 포함하는 구조의 예시를 도시한다. 패키지 기판(1802)은 구성요소들이 부착되는 베이스 층을 형성한다. 패키지 기판(1802)은 인쇄 회로 기판(PCB)이다.
다이(또는 칩)(1806)는 패키지 기판(1802) 상에 배치된다. 다이(1806)는 계산을 수행하는데 사용되는 로직을 포함한다.
다이(1806) 주위에는 커패시터들(1808)의 어레이가 있다. 커패시터는 0.5mm x 1mm 크기의 다층 세라믹 커패시터이다. 이들 커패시터들(1808)은 전류와 커패시턴스를 끌어들이는 회로들 사이의 인덕턴스를 줄이기 위해 가능한한 다이(1806)에 가깝게 패키지 기판(1802) 상에 배치된다. 이러한 개별 커패시터(1808)는 위에서 설명된 "온칩" 커패시턴스를 제공하는 것으로 간주된다. 다음에 설명되는 본 발명의 양태를 사용함으로써, 그러한 커패시턴스는 다이 커패시턴스에 대한 시간을 제공함으로써 그 수가 감소되거나 완전히 제거될 수 있다는 것이 이해될 것이다.
커패시터(1808) 주위에는 보강(stiffener) 링(1804)이 있다. 보강 링(1804)은 에폭시 접착제를 사용하여 패키지 기판(1802)의 표면에 부착되는 금속 링이다. 보강 링(1804)은 다이의 견고성을 향상시킨다.
도 15의 구조는 당업계에 공지된 바와 같이 플립-칩 기술을 사용하여 구성된다. 다이(1806)는 솔더 범프 또는 C4 볼을 사용하여 패키지 기판(1802)에 페이스-다운 방식으로 부착된다. 이들은 칩(1806)의 상단(topside)에 부착된 솔더 볼이다. 다이(1806)가 패키지 기판(1802)의 자리잡으면, 상기 구조가 가열되어 C4 볼이 녹고 다이(1806)가 패키지 기판(1802)의 제자리에 솔더링된다. 이러한 프로세스는 "패키징"이라 지칭될 수 있다.
패키지 기판(1802)은 또한 솔더 볼들의 어레이를 포함한다. 이러한 어레이는 패키지 기판(1802)의 하부면에 있으며, 패키지를 PCB에 연결하는데 사용된다. 패키지 솔더 볼들은 C4 볼보다 훨씬 크고 피치도 더 크다. C4 볼은 일종의 커넥터 단자이다.
칩을 다른 구성요소에 연결하는 수단인 다른 유형의 커넥터 단자가 사용될 수 있다. 커넥터 단자의 형태는 패키징 유형 및/또는 패키징에 연결하는 방법에 따라 다를 수 있다. 예를 들어, 칩이 통상적인 패키징에 연결되는 경우, 구리 기둥(copper pillars)이 커넥터 단자로 사용되며, 실리콘 인터포저 상의 플립-칩에 대해서는 마이크로-범프가 커넥터 단자로 사용된다.
본 발명의 일부 실시예에 따르면, 공급 전압 언더슈트를 감소시키기 위한 솔루션이 제공되며, 이는 칩 프로세싱 회로에 대해 매우 낮은 직렬 임피던스를 갖는 표면 분산 커패시턴스를 제공하는 웨이퍼-온-웨이퍼 기술을 사용한다.
분산 커패시터 웨이퍼(904)는 프로세서 칩 웨이퍼(902)와 함께 적층된다. 이러한 적층은 본 명세서에서 웨이퍼-온-웨이퍼(WoW)로 지칭될 수 있다. 본 명세서에서, 언급된 프로세서 칩 웨이퍼는 그래프코어 회사에 의해 제조된 Colossus Mk1 및 Mk2 칩일 수 있지만, 임의의 프로세서 칩이 사용될 수 있음을 이해할 것이다.
프로세서 웨이퍼(902)는 제 1 실리콘 웨이퍼이다. 즉, 이것은 '플립 칩'을 통해 뒤집혀지기(flip) 전에 적층 다이의 바닥을 형성한다. 분산 커패시터 또는 DRAM 웨이퍼(904)는 적층된 다이의 상부를 형성하는 제 2 실리콘 웨이퍼이다. 플립되기 전의 웨이퍼(902, 904) 배열이 도 9에 도시되어 있고 나중에 더 자세히 설명된다.
각각의 본딩층(922)은 웨이퍼들(902, 904) 각각의 "내부" 표면에 형성되며, 이는 2개의 웨이퍼(902, 904)들 사이의 연결을 제공한다. 본딩층(922)은 나중에 더 상세히 설명된다. 다음으로, DRAM 웨이퍼(904)가 프로세서 웨이퍼(902)의 상부에 적층되며, 따라서 2개의 본딩층(922)이 서로 접촉 및 정렬된다.
일단 적층되면, DRAM 웨이퍼(904)는 얇아진다. 웨이퍼 박막화는 화학적 기계적 연마와 같이 원하는 평탄도를 획득하기 위해 기판을 박형화하는 공지된 기술을 사용하여 달성될 수 있다. 다른 적절한 공지된 기술이 사용될 수 있음을 이해할 것이다.
DRAM 웨이퍼(904)는 프로세서 웨이퍼(902)가 DRAM 웨이퍼(904)에 대한 충분한 지지를 제공할 수 있도록, 적층 후에 얇아진다. DRAM 웨이퍼(904)는 단지 몇 마이크론 두께가 되도록 얇아지며, 예를 들어, 얇아진 두께는 3 내지 10 ㎛일 수 있다. 이와 대조적으로, 프로세서 웨이퍼(904)의 두께는 대략 700 ㎛(마이크로미터), 또는 400 ~ 1000 ㎛ 일 수 있다. 프로세서 웨이퍼(902)는 자체 지지 깊이(self-supporting depth)를 갖는바, 즉, 프로세서 웨이퍼(902)의 깊이는 추가 기판 없이 프로세서 웨이퍼(902)가 자신을 지지할 수 있을 정도로 충분하다. DRAM 웨이퍼(904)는 비자체 지지 깊이(non-self-supporting depth)를 갖도록 얇야지며, 따라서 DRAM 웨이퍼(904)는 일종의 지지층(여기서는 프로세서 웨이퍼 902)이 없이는 스스로를 지지할 수 없다.
관통 실리콘 비아(TSV)(918)가 DRAM 웨이퍼(904)에 생성되어, 프로세서 웨이퍼(902)에 대한 연결을 제공한다. TSV(918)는 미리 정의된 측벽 각도를 갖는 깊이 대 너비 비율을 달성하도록, 플라즈마 에칭과 같은 공지된 기술을 사용하여 생성될 수 있으며, 여기서 측벽 각도는 TSV의 측벽이 수평면과 이루는 예각(acute angle)이다. TSV는 웨이퍼(902, 904)가 적층되고 DRAM 웨이퍼(904)가 얇아진 후에 생성된다. 이를 통해, TSV는 적층된 다이에서 매우 작은 직경 및 매우 낮은 피치에서 형성될 수 있으며, 각각의 TSV(918)는 2 ~ 5 ㎛의 직경을 갖는다. 이는 기존 CPU에 사용되는 TSV보다 훨씬 작다. TSV들(918)의 피치(이들 사이의 거리)는 2 ~ 5 ㎛ 일 수 있다.
언더 볼 금속화층(under ball metallisation layer: UBM layer)(926)이 DRAM 웨이퍼(904)의 "외부" 표면 상에 형성된다. UBM층(926)은 DRAM 웨이퍼(904)의 표면 상의 패드이며, 상기 패드 위에는 하나 이상의 솔더 도트 또는 C4 볼(920)이 증착된다. 다음으로, 적층된 웨이퍼들(902, 904)은 당업계에 공지된 바와 같은 제어된 붕괴 칩 연결(controlled collapse chip connection) 또는 "플립 칩" 방법을 사용하여, 외부 회로에 연결될 수 있다. C4 볼은 적층된 웨이퍼(902, 904)와 외부 회로 사이의 연결을 형성한다. 상이한 유형의 커넥터 단자를 사용하는 실시예에서, UBM 층(926)이 없을 수도 있다는 것이 이해될 것이다.
본 구성에서, 커패시터층은 파워 서플라이 디커플링 커패시터의 역할을 하며 그리고 DRAM 셀들의 다중 블록들(커패시터 유닛들)을 포함한다. DRAM 셀들은 커패시터들의 매우 크고 조밀한 어레이들로 구성된다. 현재, 40 나노 정도의 DRAM 셀은 대략 1500fF/㎛2 의 커패시턴스를 달성한다. 대략 800mm²의 전체 다이에 대해서, 전체 커패시턴스는 약 1200 ㎌ 이다. 이러한 값은 일례로서 제공되며 다른 속성을 가진 구성요소가 사용된다는 것이 이해될 것이다.
도 9는 적층된 다이를 형성하기 위해 프로세서 웨이퍼(902)와 DRAM 웨이퍼(904)를 적층한 결과로서 형성된 구조의 예를 도시한다.
프로세서 웨이퍼(902)는 여러 층을 포함한다. 하부층은 프로세서 웨이퍼 기판(906)이다. 프로세서 웨이퍼(902)는 또한 finFET 및 BeOL 층(908)을 포함한다. 이러한 층은 프로세서 웨이퍼 기판(906)의 상부에 위치한다. "상부" 및 "하부"라는 용어가 임의의 특정 방향을 정의할 필요는 없으며, 층들 간의 상대적인 위치를 정의한다는 점을 유의해야 한다.
상부 금속(Mr) 층(910)이 finFET 및 BeOL 층(908)의 상부에 추가된다. Mr 층(910)은 WoW 커패시터 층 없이 사용하기 위해, 프로세서 웨이퍼(902)의 어플리케이션 프로세서(AP) 및/또는 재배포(RDL) 층을 대체한다.
DRAM 웨이퍼(904)는 프로세서 웨이퍼(902)의 상부에 위치된다. DRAM 웨이퍼(904)는 페이스-다운형일 수 있으며, 따라서 웨이퍼(904)의 노출된("외부") 표면은 웨이퍼의 후면이 될 수 있다. 대안적으로, DRAM 웨이퍼(904)의 후면은 프로세서 웨이퍼(902)의 상부와 접촉할 수 있으며, 따라서 DRAM 웨이퍼(9044)의 노출된 표면은 웨이퍼의 상부면이다. 도 9에 도시된 예는 페이스 다운형인 DRAM 웨이퍼(904)를 도시하며, 따라서 웨이퍼의 후면이 노출된다.
웨이퍼(902, 904)의 노출된 표면은 다른 웨이퍼(902, 904)와 접촉하지 않는 표면이다. 즉, 도 9에서 프로세서 웨이퍼(902)의 노출된("외부") 표면은 프로세서 웨이퍼 기판(906)의 바닥 표면이고, DRAM 웨이퍼(904)의 노출된("외부") 표면은 DRAM 웨이퍼 기판층(914)의 상부 표면이다.
웨이퍼들(902, 904)의 후면은 추가층이 배치되지 않는 기판층(906, 914)의 일면을 지칭한다. 프로세서 웨이퍼(902)를 예로 들면, 프로세서 웨이퍼(902)의 후면은 프로세서 기판층(906)의 하부면이다. 웨이퍼(902, 904)의 상부면은 웨이퍼(902, 904)의 대향하는 일면이다. 이것은, 회로를 구성하는 가장 바깥쪽 층, 예를 들어, 프로세서 웨이퍼(902)의 Mr 층(910)의 상부이다. 웨이퍼(904, 902)의 상부면은 공급 전압에 연결되어야만 하는 반면에, 후면에는 임의의 연결들이 만들어질 필요가 없는데, 왜냐하면 여기에는 전류 소비 회로가 없기 때문이다.
다른 웨이퍼(904, 902)와 마주보고 있으며 다른 웨이퍼(904, 902)와 중첩되는 웨이퍼(902, 904)의 표면은 내부 대향 표면으로 지칭될 수 있다. 2개의 웨이퍼들(902, 904)의 내부 대향 표면은 동일한 형상 및 치수를 가지며, 따라서 중첩될 때 내부 대향 표면들이 매칭된다. 이는 웨이퍼가 적층될 경우 공통의 외부 형상 및 치수들을 의미한다.
본 명세서에서 사용된 "동일한"이라는 용어는 문자 그대로 해석되어야 하는 것이 아니라, 당업계에서 이해되는 설계 팩터들에 따른 거리 및/또는 치수의 미리 정의된 사양에 따라 대략적으로 동일 또는 바람직하게 동일하다라는 의미로 이해될 것이다.
DRAM 웨이퍼(904)는 적어도 2개의 층, 즉 실리콘으로 제조될 수 있는 커패시터 기판층(914) 및 적층된 커패시터층(916)을 포함할 수 있다.
커패시터 기판층(914)은 실리콘으로 이루어질 수 있다. 커패시터 기판층(914)은 그 내부에 형성된 관통 실리콘 비아(TSV)(918)를 갖는다. 이들은 각 웨이퍼(902, 904)의 상부면과 C4 볼(920)들 사이에서 연결을 제공하도록, C4 볼(920) 바로 아래에 있는 층(914)의 일부분에 위치된다. C4 볼은 공급 전압 VDD, 접지 전압 VSS, 및 예를 들어, 직렬 변환기/역직렬 변환기(serialiser/deserialiser)(SerDes)를 통한 I/P 포트로의 연결을 제공한다. 각각의 C4 볼(920)은 다수의 TSV(918)와 연관되어 있음을 유의해야 한다.
커패시터층(916)은 적층된 커패시터 부분(930) 및 커패시터 프리 부분(928)의 2개의 부분을 포함할 수 있다. 커패시터 프리 부분(928)은 TSV를 포함하는 커패시터 기판층(914)의 부분과 정렬되어 위치한다. 커패시터층(916)의 커패시터 프리 부분(928)은 비아 및 금속을 포함하여, TSV(918)로부터 프로세서 다이(902)로의 전기적 연결을 허용한다.
커패시터층 (916)의 나머지 영역은 커패시터 부분(930)을 포함한다. 이들 영역들은 도 9의 일례에서 1/㎛ 정도의 커패시턴스를 갖는 적층된 커패시터들을 포함한다. 커패시터 부분(930)은 적층된 커패시터 어레이를 제공한다.
커패시터층(916)은 약 2 ㎛의 두께를 갖는다. 커패시터층(916)은 금속 산화물로 코팅될 수 있다.
2개의 웨이퍼들(902, 904) 사이의 연결을 제공하는 추가층이 있을 수 있다. 이러한 층은 2개의 웨이퍼(902, 904) 사이의 연결을 허용하는 본딩층(922)일 수 있다. 비록, 도 9에서는 단일층으로 도시되었지만, 웨이퍼들(902, 904) 각각에 형성된 본딩층(922)이 존재할 수도 있다. 웨이퍼들(902, 904)의 본딩층들은 필요한 연결을 제공하기 위해 서로의 미러 이미지이다. 본딩층(922)은 WoW 커넥터들(924)의 어레이를 포함할 수 있다. 이러한 커넥터들은 DRAM 다이(904)와 프로세서 다이(902) 사이의 전기적 연결을 제공하며, 따라서, 상기 구조의 상부면의 C4 볼에 연결된 공급 전압이 프로세서 다이(902)로 공급될 수 있다.
프로세서 웨이퍼(902) 및 DRAM 웨이퍼(904)가 적층되면, 커패시터 기판층(914)이 얇아질 수 있다. 구조의 견고성이 유지되어야 하기 때문에 하나의 기판층(906, 914)만이 얇아질 수 있다. 별도의 기판 및 커패시터 층(914, 916)을 갖는 DRAM 웨이퍼(904)를 사용하는 것의 장점은, 커패시터들이 기판에 내장된 경우에 비하여 커패시터 기판층(914)이 더 쉽게 얇아질 수 있다는 점이며, 왜냐하면 커패시터들을 회피하기 위해 조심할 필요가 전혀 없기 때문이다.
UBM층(926)은 커패시터 웨이퍼(904)의 노출된 표면(본 일례에서는 커패시터 기판층 914의 후면) 상에 배치되며, 따라서 이는 C4 볼(920)과 DRAM 웨이퍼(904) 사이의 연결을 형성한다.
DRAM 웨이퍼(904)는 커패시턴스를 제공하는데 사용되며, C4 볼과의 접촉을 용이하게 만드는 규칙적인 패턴의 전기적 연결들을 포함한다. 또한 이러한 연결로 인해 저항이 낮아진다.
DRAM 셀 커패시터 당 대략 15 fF의 커패시턴스인 DRAM 셀들의 대략 25 ㎛ × 25 ㎛의 영역을 사용함으로써, 커패시터 블록의 전체 커패시턴스는 약 0.8 nF 이고 그리고 0.5 ~ 1.5 ㎌ 의 범위 내이다. 이것은 대략 54000개의 DRAM 셀 커패시터에 의해 제공될 수 있다.
도 10a-c는 DRAM 셀 커패시터의 구조를 보여준다.
도 10a는 DRAM 셀들의 허니컴 구조의 평면도를 나타낸다. 각각의 커패시터(1002)는 6개의 이웃 커패시터(1002)를 가지며, 이들 각각은 6개의 이웃 모두로부터 동일한 거리에 위치된다. 허니컴 구조는 커패시터(1002)의 일정한 패킹 밀도를 제공하고, 그 밀도는 정사각형 배열보다 더 높다. 이러한 DRAM 셀의 허니컴 구조는 당업계에 알려져 있다. 도 11b는 동일한 허니컴 구조의 조감도를 도시한다.
도 10c는 2개의 트렌치 커패시터(1002)의 예시이다. 트렌치 커패시터(1002)는 DRAM 웨이퍼(904)의 적층 커패시터층(916)에 형성된다. 트렌치 커패시터는 플라즈마 에칭과 같은 공지된 기술을 사용하여 형성될 수 있다.
트렌치 커패시터(1002)는 저장 노드(1004) 및 트렌치 커패시터(1002)의 내부 표면 상의 유전체 필름(1006)을 포함한다. 저장 노드(1004)는 반구형 그레인 폴리실리콘(hemispherical grain polysilicon)을 포함할 수 있다. 이러한 층(1004)은 트렌치 커패시터(1002)의 표면적을 증가시킨다. 스토리지 노드(1004)는 예를 들어, 트렌치 커패시터(1002)의 표면적을 2배로 늘릴 수 있다.
유전체 필름(1008)은 저장 노드(1004)의 표면 위에 필름을 형성한다. 이러한 필름은 높은 유전 상수를 갖는다. 예를 들어, 그것은 탄탈륨 오산화물, 알루미늄 산화물, 하프늄 이산화물, 또는 임의의 다른 적합한 물질을 포함할 수 있다.
트렌치 커패시터(1002)는 고 종횡비(high-aspect ratio)의 패터닝을 가지며, 예를 들어, 이러한 비율은 10보다 크다.
도 11a 및 11b는 본 명세서에 개시된 WoW 커패시터 웨이퍼로서 사용될 수 있는 반복가능한 커패시터 유닛(1100)을 도시한다.
도 11a는 약 10,000 ㎛2 의 전체 면적 및 10 nF 정도, 예를 들어, 5 ~ 30 nF 범위의 커패시턴스를 갖는 하나의 반복가능한 커패시터 유닛(1100)을 도시한다. 반복가능한 커패시터 유닛(1100)의 치수들은 후술하는 바와 같이 C4 볼 피치에 의해 정의될 수 있다. 전체 분산 커패시턴스는 프로세서 웨이퍼(902)의 크기, 반복가능한 커패시터 유닛(1100)에 의해 커버되는 프로세서 웨이퍼(902)의 전체 면적, 및 반복가능한 커패시터 유닛(1100)의 커패시턴스에 의존한다. 반복가능한 커패시터 유닛(1100)은 도 12를 참조하여 논의되는 바와 같이, 프로세서 웨이퍼(902)의 면적의 적어도 80%를 커버한다. 반복가능한 커패시터 유닛(1100)에 의해서 각각의 다이에 제공되는 전체 분산 커패시턴스는 650 ~ 850 ㎌의 범위를 갖는다. 다양한 사이즈들의 다이의 경우, 전체 분산 커패시턴스는 다른 값을 취할 것이다. 분산 커패시턴스는 0.5 ㎌/mm2 보다 크며, 바람직하게는 0.5 ㎌/mm2 ~ 3.0 ㎌/mm2 의 범위이다. 각각의 DRAM 웨이퍼(904) 상에 패터닝된 복수의 다이가 있을 수 있다. 예를 들어, 각 웨이퍼 상에 패터닝된 약 65개의 다이가 있을 수 있다. 각각의 DRAM 웨이퍼(904) 상의 다이들의 개수는 다이의 크기에 의존할 수 있다.
반복가능한 커패시터 유닛(1100)은 13개의 커패시터 블록(1104) 및 2개의 금지 영역(1102a, 1102b)을 포함한다. 금지 영역(1102a, 1102b)은 DRAM 웨이퍼(904)의 커패시터층(916)의 커패시터 프리 영역(928)에 대응한다. 각각의 커패시터 블록(1104)과 금지 영역(1102a, 1102b)은 대략 25 ㎛ × 25 ㎛의 치수를 가질 수 있다. 여기에 제공된 치수는 단지 예시적인 치수이며 임의의 다른 적절한 치수가 사용될 수 있음을 이해해야 한다. 추가적으로, 각각의 반복가능한 커패시터 유닛(1100)에 있는 커패시터 블록(1104)들의 개수는 반복가능한 커패시터 유닛(1100) 및 커패시터 블록(1104)의 크기에 따라 변할 수 있다.
커패시터 블록들(1104) 및 금지 영역(1102a, 1102b)은 5블록 x 3블록 치수의 직사각형을 형성하도록 배열된다. 금지 영역(1102a, 1102b)에는 커패시터가 제공되지 않는다. 이와 같이, 반복가능한 커패시터 유닛(1100)의 형상은 15개 유닛들의 영역을 포함하지만, 대각선으로 마주보는 모서리에 있는 2개의 유닛이 제거된 직사각형이다. 즉, 탑 로우(row)는 4개의 커패시터 블록(1104)을 포함하고, 중간 로우는 5개의 커패시터 블록(1104)을 포함하며, 중간 로우의 제 1 말단은 탑 로우의 동일한 말단(도 11a의 왼쪽 말단)과 정렬되며, 바닥 로우는 4개의 커패시터 블록(1104)을 포함하며, 중간 로우의 제 2 말단은 바닥 로우의 동일한 각 말단(도 11a의 우측 말단)에 정렬된다. 반복가능한 커패시터 유닛(1100)의 대각선의 길이는 범프 피치(bump pitch)와 동일한데, 왜냐하면 대각선으로 대향하는 코너들이 금지 영역(1102a, 1102b)을 포함하기 때문이다.
도 11a에 도시되고 위에서 설명된 구조는 반복가능한 커패시터(1100)의 단지 하나의 가능한 구조라는 것이 이해될 것이다. 커패시터 블록(1104)의 레이아웃 및 개수는 커패시터 블록(1104)의 크기 및 C4 볼들의 피치에 의존한다. 아래에서 논의되는 바와 같이, C4 볼의 위치에 금지 영역(1102a, 1102b)이 있어야 하며, 각각의 반복가능한 커패시터 유닛(1100)은 대각선으로 마주보는 코너에 있는 2개의 서로 다른 C4 볼에 연결된다. 따라서, 블록(1104)의 크기 및 C4 볼의 피치에 따라 이러한 요구 사항을 충족할 수 있는 반복가능한 커패시터 유닛(1100)을 생성하기 위하여, 더 많거나 더 적은 수의 커패시터 블록(1104)이 필요할 수 있다. 반복가능한 커패시터 유닛(1100)을 포함하는 커패시터 블록(1104)의 수는 10과 20 사이일 수 있다.
금지 영역(1102a, 1102b)은 C4 범프가 DRAM 웨이퍼(904)의 TSV(918)에 연결되는 커패시터 프리 영역을 제공한다. 공급 전압 VDD와 접지 전압 VSS 는 반복가능한 커패시터 블록(1100)의 대향하는 코너들에 인가된다. 도 11a의 예에서, 공급 전압은 공급 금지 영역(1102a)의 상단 우측 코너에 인가되고, 접지 전압은 접지 금지 영역(1102b)의 하단 좌측 코너에 인가된다.
TSV(918)의 피치는 금지 영역(1102a, 1102b)의 크기에 영향을 미친다. 더 미세한 피치는 이들 영역(1102a, 1102b)이 더 작아질 수 있게 한다. 금지 영역(1102a, 1102b)에 커패시터가 존재하지 않기 때문에 더 작은 금지 영역(1102a, 1102b)이 바람직하고, 따라서 일정한 치수의 반복가능한 커패시터 유닛(1100)에 대해, 금지 영역(1102a, 1102b)이 더 작을수록 반복가능한 커패시터 유닛(1100)의 커패시턴스가 더 높아진다.
웨이퍼-온-웨이퍼 커넥터들의 어레이를 볼 수 있다. 도 11a의 일례는 DRAM 웨이퍼(904)의 표면 위에서 균등하게 이격된 WoW 커넥터(924)를 도시한다. WoW 커넥터(924)는 2 ㎛ 정도의 피치를 가질 수 있으며, 예를 들어, 피치는 1 ~ 5 ㎛의 범위를 가질 수 있다. 프로세서 웨이퍼(902)의 요구사항에 따라 다른 WoW 연결 피치들이 가능할 수 있다는 것이 이해될 것이다. 도 9에 도시된 WoW 커넥터(924)는 DRAM 웨이퍼(904)와 프로세서 웨이퍼(902) 사이의 연결을 제공한다.
WoW 커넥터(924)는 기능에 따라 두 가지 범주로 분류될 수 있다: VDD WoW 커넥터들은 공급 전압에 연결되고, VSS WoW 커넥터들(924)은 접지에 연결된다.
공급 금지 영역(1102a)은 주로 VDD WoW 커넥터들을 포함하는 반면, 접지 금지 영역(1102b)은 주로 VSS WoW 커넥터들을 포함한다. 접지 금지 영역(1102b)과 x-방향으로 정렬된 커패시터 유닛(1104)은 VSS WoW 커넥터들을 포함한다. 공급 금지 영역(1102a)과 x-방향으로 정렬된 커패시터 블록(1104)은 일부 VDD WoW 커넥터들을 포함한다.
VDD 또는 VSS 커넥터들이 아닌 일부 WoW 커넥터들(924)이 있을 수 있다. 예를 들어, VDD 또는 VSS C4 볼 중 어느 하나에 정렬되지 않은 즉, 커패시터 블록(1104)의 중간 로우를 따르는 WoW 커넥터들(924)이 있다.
도 11b는 다수의 반복가능한 커패시터 유닛들(1100)을 포함하는 커패시터층을 도시한다. VDD WoW 커넥터들 또는 VSS WoW 커넥터들이 생성되도록, 반복가능한 커패시터 유닛들(1100)이 정렬된다.
동일한 유형의 4개의 금지 영역(1102a, 1102b)의 그룹이 함께 그룹화되도록 금지 영역들(1102a, 1102b)이 정렬된다. 4개의 금지 영역들(1102a, 1102b)의 각 그룹은 단일 C4 볼(920)과 연관된다.
반복가능한 커패시터 유닛(1100)은 다이당 대략 75000번 복제될 수 있다. 다이당 반복가능한 커패시터 유닛(1100)들의 개수는 다이 및 반복가능한 커패시터 유닛(1100) 모두의 치수에 의존할 것이라는 것을 이해할 것이다.
DRAM 웨이퍼(904)를 커패시터 층으로 사용할 때 도 9에 도시된 구조에 많은 장점들이 있다.
첫째, 프로세서 웨이퍼(902)는 어떤 식으로든 변경될 필요가 없다. 로직층을 박막화하는 것은, 로직을 회피하기 위한 조심스러운 박막화를 요구하거나, 또는 박막화를 위해 로직을 재설계할 것을 요구할 수 있다. TSV(918)는 로직 웨이퍼에 대한 접속을 허용하기 위해 DRAM 웨이퍼에 형성될 수 있다. 프로세싱 다이 내에서 프로세싱 회로를 재설계할 필요가 없다. 따라서, DRAM 웨이퍼를 최상층으로 사용함으로써, 많은 비용과 시간이 소요되는 로직 웨이퍼의 재설계가 요구되지 않으므로, WoW 커패시터 웨이퍼의 유무에 관계없이 동일한 로직 웨이퍼가 이용될 수 있다(대부분의 레이어에 대해 동일한 마스크 세트로 제작된).
그러나, 대안적인 실시예에서, 2개의 웨이퍼(902, 904)가 스위칭될 수 있다. 즉, 도 9에 도시된 하부 웨이퍼는 DRAM 웨이퍼(904)이고 상부 웨이퍼는 프로세서 웨이퍼(902)이다. 프로세서 웨이퍼(902)가 박막화될 것이고 프로세서 웨이퍼(902)의 기판(906)을 통해 TSV(918)가 생성될 것이다. 이러한 실시예에서, DRAM 웨이퍼(904)는 여전히 온-다이 커패시턴스를 제공할 것이다. 그러나, 금지 영역(1102a, 1102b)이 프로세서 웨이퍼(902) 상에 생성될 필요가 있을 것이다. 이것은 프로세서 웨이퍼(902) 상의 로직의 재설계를 요구할 것이다. 추가적으로, 로직을 위해 이용가능한 영역이 감소될 것이다. 프로세서 웨이퍼의 영역은 종종 제약을 받기 때문에 프로세서 웨이퍼(902)에서 금지 영역을 갖지 않는 것이 바람직하다. DRAM 웨이퍼(904)의 실리콘 영역은 프로세서 웨이퍼(904)의 실리콘 영역보다 덜 소중하다.
도 12는 본 발명에서 사용되는 예시적인 C4 범프 맵(1202)을 도시한다. 범프 맵(1202)의 치수는 다이의 크기(여기서 25.7mm x 32mm)에 대응한다. 상이한 치수의 다른 다이가 본 발명에서 사용될 수 있음을 이해할 것이다.
범프 맵(1202)은 각각의 범프를 별개의 점(dot)으로 나타낸다. 세 가지 다른 색상의 점이 표시된다. 빨간색 점은 VDD 범프를 나타내고, 검은색 점은 VSS 범프를 나타내고, 녹색 점은 "기타" 범프를 나타낸다. 예를 들어, I/O 포트에 대해 다른 범프들이 이용될 수 있다.
다른 범프들은 프로세서 다이의 외부 주위에 위치된 패치들(patches)(1204)에서 함께 클러스터링된다. 적은 수의 VSS 범프들이 패치(1204)에 위치한다. 다이의 본체(1206)는 확대도(1208)에서 보다 명확하게 도시된 바와 같이, VDD 및 VSS 범프들의 컬럼들을 포함한다. 도 12에 도시된 바와 같이, 프로세서 다이의 범프들의 중심들은 범프 피치에 의해 분리된다. 다른 치수들이 이용될 수도 있지만, 범프 피치는 약 150 ㎛일 수 있다. 범프 피치는 25 ~ 250 ㎛의 범위를 가질 수 있다.
반복가능한 커패시터(1100)는 VDD - VSS 범프 패턴 영역만을 커버하며, 즉 반복가능한 커패시터(1100)는 패치(1204)가 아니라 다이의 본체(1206)만 커버한다. 예를 들어, I/O 포트 위에는 반복가능한 커패시터가 없다. 예를 들어, 다이의 본체(1206)를 커버하는 약 75000개의 반복가능한 커패시터 유닛(1100)이 있을 수 있다.
도 7은 750 ㎌ 온-칩 커패시터를 갖는 콜로서스 MK1의 부하 단계 응답을 도시한다. 개선된 부하 단계 응답(702)이 20ns 단계 응답(502) 상에 중첩되어 표시된다. 5ns 단계 응답(506)도 표시된다.
도 5를 참조하여 논의된 20ns 단계 응답(502)에서와 같이, 개선된 단계 응답(702)은 3개의 공급 전압 최소값을 갖는다.
제 1 공급 전압 최소값(704)은 분산 온칩 커패시터 방전의 결과이다. 온칩 커패시턴스는 도 2 및 13에 도시된 바와 같은 칩 고유의 온칩 커패시턴스와 DRAM 웨이퍼(904) 커패시턴스를 모두 포함한다. 이러한 언더슈트에서 볼 수 있는 최소값은 약 0.835V이며, 부하 단계가 적용된 후 약 10ns에서 발생한다. 최소 공급 전압 값은 DRAM 웨이퍼(904) 커패시터가 없는 플롯(502)의 값보다 훨씬 더 크다는 것을 알 수 있다. 이는 각 클록 스위치와 관련된 커패시턴스가 전체 온칩 커패시턴스의 훨씬 낮은 비율이므로, 동일한 수의 클록 스위치들에 대한 공급 전압 강하는 훨씬 더 작기 때문이다.
제 2 공급 전압 언더슈트(706)는 온칩 커패시턴스와 패키지 커패시턴스 방전의 결과이다. 이러한 언더슈트(706)는 약 0.795V의 최소값을 갖는다. 이러한 언더슈트의 최소 공급 전압은 온칩 커패시턴스, 패키지 커패시턴스 및 PCB의 직렬 임피던스에 민감하다.
제 3 언더슈트(708)는 PCB 커패시터 방전으로 인한 것이다. 최소 전압 값은 이전과 같이 PCB 커패시턴스와 공급 제어 루프 응답에 민감하다.
클록 스위칭에 의해 야기된 공급 전압의 스파이크(710)가 여전히 존재한다. 그러나, 이 스파이크(710)는 공급 전압을 증가시킬 뿐이며 스파이크(710)의 크기는 분산된 온칩 커패시터가 없는 IPU의 응답의 스파이크(602)와 비교하여 크게 감소된다.
분산 온칩 커패시터를 도입함으로써 최소 전압이 약 45mV 증가했음을 도 7의 그래프로부터 알 수 있다. 개선된 부하 단계 응답(702)의 최소 전압은 PCB 커패시터가 방전한 결과로 발생하며 약 0.795V의 값을 갖는다. 초기 전압과 최소 전압의 차이는 온칩 커패시터가 없을 때 0.1V 이상에서 약 0.06V로 감소되었다. 공급 전압에서의 감소된 차이는, 동일한 최소 공급 전압을 여전히 유지하면서 초기 전압을 0.855V에서 약 0.81V로 낮출 수 있음을 의미한다.
도 8은 더 긴 기간 동안의 개선된 부하 단계 응답(702) 및 20ns 단계 응답(502)을 보여주며, 도 4에서와 같이 부하 단계 증가를 포함한다. 언더슈트의 상당한 개선을 볼 수 있다. 하지만, 부하 단계 증가에서 경험하는 오버슈트에 대한 개선은 거의 없다. 최대 공급 전압은 전력 소비에 중요하지만, 오버슈트는 언더슈트 보다 IPU 성능에 훨씬 적은 영향을 미치는데, 왜냐하면 오버슈트는 초기 공급 전압에 영향을 미치지 않으며 그리고 고장없이 하드웨어가 작동을 수행함을 보장하기 위한 최대 전압에 대한 요구 사항이 없기 때문이다.
도 14는 콜로서스 Mk2 다이의 범프에서 볼 수 있는 서플라이 임피던스를 보여준다. 왼쪽 그래프는 WoW 커패시터가 없을 때의 서플라이 임피던스를 보여주고, 오른쪽 그래프는 WoW 커패시터가 도입되었을 때의 서플라이 임피던스를 보여준다. 그래프는 Hz 단위의 주파수에 대한 마이크로 옴(μOhms) 단위의 임피던스 플롯이다.
그래프들 각각은 4개의 서로 다른 플롯을 보여준다. 플롯들(1502a 및 1502b)은 인쇄 회로 기판(bd)에 장착된 커패시터의 임피던스에 대한 주파수의 영향을 보여주며, 이는 약 180kHz에서 최소 임피던스를 갖는 벌크 커패시터와 최대 1MHz까지의 최소 임피던스를 갖는 기타 더 작은 커패시터를 포함한다. 플롯(1504a 및 1504b)은 패키지의 임피던스에 대한 주파수의 영향을 보여준다. 플롯(1506a 및 1506b)은 온-다이 임피던스에 대한 주파수의 영향을 보여준다. 플롯(1508a 및 1508b)은 공급 임피던스에 대한 주파수의 전반적인 영향을 보여준다. 전반적인 효과는 그래프들에 표시된 3개의 구성요소들로 인한 효과의 중첩이다.
인쇄 회로 기판과 패키지에 마운트된 커패시터들의 주파수 변화에 대한 임피던스 응답은 WoW 커패시터가 있는 경우와 없는 경우 모두 비슷하지만, WoW 커패시터가 있는 경우 온다이 임피던스는 훨씬 낮은 주파수에서 강하한다. 이것은 전체 임피던스 플롯(1508a, 1508b)을 비교함으로써 알 수 있는 바와 같이, 더 낮은 주파수에서 전체 임피던스를 최소로 감소시키는 효과를 갖는다. WoW 커패시터는 또한 최소 전체 임피던스를 낮추는 효과를 갖는다. 이 최소값은 약 6e7 Hz 의 주파수에서 발생한다.
WoW 커패시터의 추가적인 이점은 WoW 커패시터가 온칩 커패시턴스를 제공함에 따라, 분산 온칩 커패시터(1808)에 대한 필요성이 감소된다는 점이다. 따라서, 개별 커패시터들(1808)의 수가 감소될 수 있거나, 개별 커패시터(1808)가 필요하지 않도록 개별 커패시터(1808)에 대한 필요성이 완전히 제거될 수 있다. 그러한 실시예에서, WoW 커패시터는 전체 제 1 레벨의 커패시턴스를 제공할 것이다.
본 발명의 실시예는 웨이퍼-온-웨이퍼 기술을 사용한다. WoW(Wafer-on-wafer) 기술은 비교적 최근에 개발된 다이 제조 기술이다. 이 기술은 현재 GPU를 제조하는데 이용되어, 물리적 크기를 늘리지 않고도 더 강력해질 수 있다. 층들은 인쇄 회로 기판(PCB)을 따라 수평이 아닌 수직으로 적층된다.
멀티-칩 모듈(MCM)에서 사용되는 종래의 상호연결 대신에, WoW는 관통 실리콘 비아(TSV)를 이용하여, 적층된 다이들이 통신할 수 있게 한다. 이는 전력 효율성을 개선하고 모듈들 간의 지연 손실을 감소시킨다. 웨이퍼와 신호를 주고받는 방식을 제공하기 위해, 즉 웨이퍼의 BeOL(back end of line) 레이어에 액세스하기 위해 I/O 용 웨이퍼들 중 하나를 통해 TSV가 제조된다. 웨이퍼들은 미러 이미지들이기 때문에, 하나의 웨이퍼를 통한 TSV는 공급 전압이 2개의 웨이퍼에 전달되도록 한다. 이것은 로직과 C4 볼 어레이 사이에 직접적인 연결을 제공한다.
로직층은 칩의 두께를 줄이기 위해 얇아진다. 이것은 프론트 엔드 오브 라인(front end of line: FeOL) 및 BEOL 레이어가 웨이퍼의 실리콘 층 상에 형성되면 수행될 수 있으며, 상기 실리콘 층은 추가적인 기능을 제공하지 않는다. 로직 웨이퍼는 두께가 수 미크론으로 얇아질 수 있다.
그 다음, 결과적으로 적층된 웨이퍼는 범프되고, 단일화되고, 당업계에 공지된 바와 같이 통상적으로 패키징될 수 있다(플립-칩 BGA).
위의 실시예들은 단지 예로서 설명되었다는 것을 이해할 것이다. 개시된 기술의 다른 변형들 또는 사용 사례들은 본 명세서에 개시가 주어지면 당업자에게 명백해질 수 있다. 본 개시의 범위는 설명된 실시예에 의해 제한되지 않고 첨부된 청구범위에 의해서만 제한된다.

Claims (25)

  1. 컴퓨터 구조로서,
    컴퓨팅 동작들을 수행하도록 구성된 컴퓨터 회로를 형성하는 제 1 실리콘 기판, 제 1 실리콘 기판은 자체 지지 깊이(self-supporting depth) 및 대향 표면(facing surface)을 가지며; 및
    복수의 분산 커패시턴스 유닛들이 형성된 제 2 실리콘 기판
    을 포함하고,
    제 2 실리콘 기판은 제 1 실리콘 기판의 대향 표면과 중첩되게 위치되는 대향 표면을 가지며, 제 2 실리콘 기판의 대향 표면은 대향 표면들 사이에서 상기 구조의 깊이 방향으로 연장되는 커넥터들의 세트를 통해 제 1 실리콘 기판에 연결되며, 제 2 실리콘 기판의 대향 표면은 제 1 실리콘 기판의 대향 표면의 평탄한 표면 치수와 매칭되는 평탄한 표면 치수를 가지며;
    제 2 실리콘 기판은 상기 컴퓨터 구조를 공급 전압에 연결하기 위한 복수의 커넥터 단자들이 배열된 외부 표면을 가지며, 제 2 실리콘 기판은 제 1 실리콘 기판 보다 작은 깊이를 갖는 것을 특징으로 하는 컴퓨터 구조.
  2. 제1항에 있어서,
    상기 제 1 및 제 2 실리콘 기판의 대향 표면들은 하나 이상의 본딩층에 의해 접합되는 것을 특징으로 하는 컴퓨터 구조.
  3. 임의의 선행하는 청구항에 있어서,
    커넥터들은 관통 실리콘 비아를 포함하고, 관통 실리콘 비아는 제 2 실리콘 기판을 통해 제 1 실리콘 기판으로 연장되어 커넥터 단자들과 제 1 실리콘 기판 사이에 전기적 연결을 제공하는 것을 특징으로 하는 컴퓨터 구조.
  4. 제1항에 있어서,
    각각의 분산 커패시터 유닛은 0.1 ~ 1.5 nF의 커패시턴스를 각각 갖는 기정의된 개수의 커패시터 블록들을 포함하는 것을 특징으로 하는 컴퓨터 구조.
  5. 제4항에 있어서,
    상기 기정의된 개수는 10과 20 사이인 것을 특징으로 하는 컴퓨터 구조.
  6. 제4항 또는 제5항에 있어서,
    각각의 분산 커패시턴스 유닛은 5 ~ 30 nF의 커패시턴스를 갖는 것을 특징으로 하는 컴퓨터 구조.
  7. 임의의 선행하는 청구항에 있어서,
    분산 커패시턴스 유닛들의 전체 평면 영역(total planar area)은 제 1 실리콘 기판의 전체 평면 영역의 적어도 80% 이며, 상기 복수의 분산 커패시턴스 유닛들의 커패시턴스는 0.5 ㎌/㎟ 에서 3 ㎌/㎟ 의 범위인 것을 특징으로 하는 컴퓨터 구조.
  8. 임의의 선행하는 청구항에 있어서,
    제 1 실리콘 기판은 400㎛ 에서 1000㎛ 의 깊이를 갖는 것을 특징으로 하는 컴퓨터 구조.
  9. 임의의 선행하는 청구항에 있어서,
    제 2 실리콘 기판은 비자체 지지 깊이(non-self-supporting depth)를 가지며, 상기 깊이는 10㎛ 미만인 것을 특징으로 하는 컴퓨터 구조.
  10. 임의의 선행하는 청구항에 있어서,
    분산 커패시턴스 유닛들은 규칙적인 어레이로 배열되며, 각각의 분산 커패시턴스 유닛은 공급 전압 커넥터 단자와 접지 커넥터 단자에 연결되는 것을 특징으로 하는 컴퓨터 구조.
  11. 제10항에 있어서,
    각 커넥터 단자는 4개의 서로 다른 분산 커패시턴스 유닛에 연결되는 것을 특징으로 하는 컴퓨터 구조.
  12. 임의의 선행하는 청구항에 있어서,
    상기 커넥터들의 세트는, 축 방향으로 상기 커넥터 단자들에 정렬된 제 1 및 제 2 실리콘 기판 사이에서 연결들을 제공하는 것을 특징으로 하는 컴퓨터 구조.
  13. 제4항에 있어서,
    각각의 분산 커패시턴스 유닛은 2개의 금지 영역들(keep out regions)을 포함하고, 상기 금지 영역들은 각각의 커넥터 단자들의 위치에 있고, 상기 금지 영역들과 커패시터 블록은 동일한 크기인 것을 특징으로 하는 컴퓨터 구조.
  14. 제4항 또는 제5항에 있어서,
    각각의 커패시터 블록은 육각 어레이(hexagonal array)로 배열된 트렌치 커패시터들의 어레이를 포함하고, 각각의 트렌치 커패시터는 6개의 인접한 트렌치 커패시터들을 가지며, 각각의 트렌치 커패시터는 인접한 트렌치 커패시터들 각각으로부터 등거리에 위치하는 것을 특징으로 하는 컴퓨터 구조.
  15. 제3항 및 제13항에 있어서,
    상기 관통 실리콘 비아들은, 분산 커패시턴스 유닛들의 금지 영역들에 제공되는 것을 특징으로 하는 컴퓨터 구조.
  16. 제1항에 있어서,
    상기 컴퓨터 회로는 그 각각이 실행 유닛 및 로컬 메모리를 갖는 복수의 프로세싱 유닛들을 포함하고, 상기 복수의 프로세싱 유닛들은 병렬로 계산하도록 구성된 것을 특징으로 하는 컴퓨터 구조.
  17. 제16항에 있어서,
    상기 컴퓨터 회로는 벌크 동기화 평행 프로토콜에 따라 동작하는 복수의 프로세싱 유닛들을 제어하는 동기화 회로를 포함하는 것을 특징으로 하는 컴퓨터 구조.
  18. 제16항 또는 제17항에 있어서,
    상기 컴퓨터 회로는 프로세싱 유닛들의 동작을 제어하도록 연결된 클록을 포함하는 것을 특징으로 하는 컴퓨터 구조.
  19. 컴퓨터 구조의 제조 방법으로서,
    컴퓨팅 동작들을 수행하도록 구성된 컴퓨터 회로를 포함하는 제 1 실리콘 기판을 제공하는 단계, 제 1 실리콘 기판은 자체 지지 깊이(self-supporting depth)를 가지며
    복수의 분산 커패시턴스 유닛들을 포함하는 제 2 실리콘 기판을 제공하는 단계;
    대향 표면들이 중첩되게 위치하고 그리고 대향 표면들이 매칭되는 평탄한 표면 치수를 가지도록, 제 1 실리콘 기판의 대향 표면을 제 2 실리콘 기판의 대향 표면에 접합하는 단계;
    제 2 실리콘 기판이 제 1 실리콘 기판 보다 작은 깊이를 갖도록 제 2 실리콘 기판을 박막화하는 단계(thinning); 및
    상기 컴퓨터 구조를 공급 전압에 연결하기 위한 복수의 커넥터 단자들을 제 2 실리콘 기판의 외부 표면에 제공하는 단계
    를 포함하는 것을 특징으로 하는 방법.
  20. 제19항에 있어서,
    상기 방법은, 상기 제 2 실리콘 기판을 박막화하는 단계 이후, 커넥터 단자들과 제 1 실리콘 기판 사이에 연결들을 제공하도록 제 2 실리콘 기판에 관통 실리콘 비아를 형성하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  21. 제19항 및 제20항 중 어느 한 항에 있어서,
    제 2 실리콘 기판이 비자체 지지 깊이를 갖도록, 제 2 실리콘 기판이 10 ㎛ 미만의 깊이로 박막화되는 것을 특징으로 하는 방법.
  22. 제13항 내지 제15항 중 어느 한 항에 있어서,
    제 1 실리콘 기판은 700㎛ 에서 800㎛ 의 깊이를 갖는 것을 특징으로 하는 방법.
  23. 제19항 내지 제22항 중 어느 한 항에 있어서,
    분산 커패시턴스 유닛들은 규칙적인 어레이로 배열되며, 상기 방법은, 각각의 분산 커패시턴스 유닛을 공급 전압 커넥터 단자와 접지 커넥터 단자에 연결하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  24. 제23항에 있어서,
    각각의 분산 커패시턴스 유닛은 기결정된 개수의 커패시터 블록들과 2개의 금지 영역들을 포함하고, 상기 금지 영역들은 2개의 커넥터 단자들의 위치에 있고, 상기 금지 영역들과 커패시터 블록들은 동일한 크기인 것을 특징으로 하는 방법.
  25. 제20항 및 제24항에 있어서,
    상기 금지 영역의 위치에 관통 실리콘 비아를 형성하는 단계를 포함하는 것을 특징으로 하는 방법.
KR1020217040813A 2019-12-20 2020-12-17 컴퓨터 디바이스 및 그 제조 방법 KR102682384B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
GB1919083.4A GB2590643B (en) 2019-12-20 2019-12-20 Method of manufacturing a computer device
GB1919083.4 2019-12-20
PCT/EP2020/086813 WO2021123015A1 (en) 2019-12-20 2020-12-17 Computer device and method of manufacturing the same

Publications (2)

Publication Number Publication Date
KR20220008878A true KR20220008878A (ko) 2022-01-21
KR102682384B1 KR102682384B1 (ko) 2024-07-09

Family

ID=69322867

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020217040813A KR102682384B1 (ko) 2019-12-20 2020-12-17 컴퓨터 디바이스 및 그 제조 방법

Country Status (8)

Country Link
US (2) US10820409B1 (ko)
EP (1) EP3973573A1 (ko)
JP (1) JP7379666B2 (ko)
KR (1) KR102682384B1 (ko)
CN (1) CN114008777A (ko)
GB (1) GB2590643B (ko)
TW (1) TW202143433A (ko)
WO (1) WO2021123015A1 (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI837879B (zh) 2016-12-29 2024-04-01 美商艾德亞半導體接合科技有限公司 具有整合式被動構件的接合結構
US11901281B2 (en) 2019-03-11 2024-02-13 Adeia Semiconductor Bonding Technologies Inc. Bonded structures with integrated passive component

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001352004A (ja) * 2000-06-09 2001-12-21 Fujitsu Ltd 回路基板及びその製造方法並びに半導体装置
KR20110048519A (ko) * 2008-08-19 2011-05-11 인터내셔널 비지네스 머신즈 코포레이션 영구적인 캐리어로서 인터페이스 웨이퍼를 사용하는 3ｄ 집적회로 디바이스 제조
KR20150061161A (ko) * 2013-11-26 2015-06-04 삼성전자주식회사 실리콘-관통 비아들을 갖는 반도체 칩, 이를 포함하는 반도체 패키지, 및 이들의 제조 방법

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5786979A (en) * 1995-12-18 1998-07-28 Douglass; Barry G. High density inter-chip connections by electromagnetic coupling
US6532143B2 (en) * 2000-12-29 2003-03-11 Intel Corporation Multiple tier array capacitor
TW560017B (en) * 2001-07-12 2003-11-01 Hitachi Ltd Semiconductor connection substrate
JP4795677B2 (ja) 2004-12-02 2011-10-19 ルネサスエレクトロニクス株式会社 半導体装置およびそれを用いた半導体モジュール、ならびに半導体装置の製造方法
JP4997757B2 (ja) * 2005-12-20 2012-08-08 富士通株式会社 薄膜キャパシタ及びその製造方法、電子装置並びに回路基板
JP2007234843A (ja) 2006-03-01 2007-09-13 Fujitsu Ltd 薄膜キャパシタ素子、インターポーザ、半導体装置、及び、薄膜キャパシタ素子或いはインターポーザの製造方法
JP4738228B2 (ja) 2006-03-28 2011-08-03 富士通株式会社 半導体装置及び半導体装置の製造方法
US20080284037A1 (en) * 2007-05-15 2008-11-20 Andry Paul S Apparatus and Methods for Constructing Semiconductor Chip Packages with Silicon Space Transformer Carriers
FR2917231B1 (fr) * 2007-06-07 2009-10-02 St Microelectronics Sa Realisation de condensateurs dotes de moyens pour diminuer les contraintes du materiau metallique de son armature inferieure
WO2009110288A1 (ja) 2008-03-04 2009-09-11 日本電気株式会社 貫通電極付きキャパシタおよびその製造方法、並びに半導体装置
US8294240B2 (en) * 2009-06-08 2012-10-23 Qualcomm Incorporated Through silicon via with embedded decoupling capacitor
US9420707B2 (en) * 2009-12-17 2016-08-16 Intel Corporation Substrate for integrated circuit devices including multi-layer glass core and methods of making the same
US8913402B1 (en) * 2010-05-20 2014-12-16 American Semiconductor, Inc. Triple-damascene interposer
US8618651B1 (en) * 2012-11-01 2013-12-31 Nvidia Corporation Buried TSVs used for decaps
US9640531B1 (en) * 2014-01-28 2017-05-02 Monolithic 3D Inc. Semiconductor device, structure and methods
US9257383B2 (en) * 2014-01-15 2016-02-09 Globalfoundries Inc. Method and device for an integrated trench capacitor
US20150264813A1 (en) * 2014-03-11 2015-09-17 United Microelectronics Corp. Chip-stack interposer structure including passive device and method for fabricating the same
US11011315B2 (en) * 2018-06-20 2021-05-18 Tdk Corporation Thin film capacitor, manufacturing method therefor, and multilayer circuit board embedded with thin film capacitor

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001352004A (ja) * 2000-06-09 2001-12-21 Fujitsu Ltd 回路基板及びその製造方法並びに半導体装置
KR20110048519A (ko) * 2008-08-19 2011-05-11 인터내셔널 비지네스 머신즈 코포레이션 영구적인 캐리어로서 인터페이스 웨이퍼를 사용하는 3ｄ 집적회로 디바이스 제조
KR20150061161A (ko) * 2013-11-26 2015-06-04 삼성전자주식회사 실리콘-관통 비아들을 갖는 반도체 칩, 이를 포함하는 반도체 패키지, 및 이들의 제조 방법

Also Published As

Publication number Publication date
GB2590643B (en) 2022-08-03
EP3973573A1 (en) 2022-03-30
GB2590643A (en) 2021-07-07
TW202143433A (zh) 2021-11-16
JP2022546472A (ja) 2022-11-04
WO2021123015A1 (en) 2021-06-24
GB201919083D0 (en) 2020-02-05
US10820409B1 (en) 2020-10-27
US11889615B2 (en) 2024-01-30
JP7379666B2 (ja) 2023-11-14
US20210195729A1 (en) 2021-06-24
KR102682384B1 (ko) 2024-07-09
CN114008777A (zh) 2022-02-01

Similar Documents

Publication Publication Date Title
US10020267B2 (en) 2.5D electronic package
US10423877B2 (en) High memory bandwidth neuromorphic computing system
US10304809B2 (en) Methods and systems for improving power delivery and signaling in stacked semiconductor devices
KR102682384B1 (ko) 컴퓨터 디바이스 및 그 제조 방법
US11652101B2 (en) Trench capacitor assembly for high capacitance density
US20080009124A1 (en) Method of forming a semiconductor device
US8970050B2 (en) Semiconductor memory device including alignment key structures
CN111146192A (zh) 使用集成接口和硅中介层的图形处理单元与高带宽存储器集成
US20200381405A1 (en) Passive device embedded in a fan-out package-on-package assembly
US20210066223A1 (en) Interconnect structure, semiconductor structure including interconnect structure and method for forming the same
US20190103153A1 (en) 3d chip stack with integrated voltage regulation
US20230369213A1 (en) Contact arrangements for deep trench capacitors
US9824954B2 (en) Semiconductor package comprising stacked integrated circuit chips having connection terminals and through electrodes symmetrically arranged
CN111146193B (zh) 半导体装置组合件和其制造方法
US11462497B2 (en) Semiconductor device including coupled bond pads having differing numbers of pad legs
US20230282630A1 (en) Providing Capacitors in Analogue Circuits
US20240072022A1 (en) Stacked capacitors for semiconductor devices and associated systems and methods
CN219716851U (zh) 半导体封装和半导体结构
US20120182651A1 (en) Shared Electrostatic Discharge Protection For Integrated Circuits, Integrated Circuit Assemblies And Methods For Protecting Input/Output Circuits
CN118215391A (zh) 封装结构及其制造方法
CN118335728A (zh) 半导体封装结构及其形成方法

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
X091 Application refused [patent]
AMND Amendment
X701 Decision to grant (after re-examination)
GRNT Written decision to grant