WO2009110288A1 - 貫通電極付きキャパシタおよびその製造方法、並びに半導体装置 - Google Patents

貫通電極付きキャパシタおよびその製造方法、並びに半導体装置 Download PDF

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WO2009110288A1
WO2009110288A1 PCT/JP2009/052195 JP2009052195W WO2009110288A1 WO 2009110288 A1 WO2009110288 A1 WO 2009110288A1 JP 2009052195 W JP2009052195 W JP 2009052195W WO 2009110288 A1 WO2009110288 A1 WO 2009110288A1
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electrode
capacitor
substrate
insulating film
main surface
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Application number
PCT/JP2009/052195
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渋谷　明信
康博 石井
浩一 竹村
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日本電気株式会社
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/005—Electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation

Definitions

  • the present invention relates to a capacitor with a through electrode and a method for manufacturing the same.
  • the present invention also relates to a semiconductor device on which the capacitor with the through electrode is mounted.
  • a voltage drop ⁇ V represented by the following equation (1) is generated by a resistance R and an inductance L existing in a power supply and wiring between LSIs.
  • ⁇ V R ⁇ i ⁇ L ⁇ (di / dt) (1)
  • the decoupling capacitor is connected in parallel between the power supply line connected to the LSI and the ground line in order to reduce the voltage drop ⁇ V.
  • the voltage drop ⁇ V represented by the above formula (1) is also caused by the influence of the equivalent series resistance (ESR) and equivalent series inductance (ESL) of the decoupling capacitor.
  • the voltage drop ⁇ V is also caused by the influence of the wiring resistance R1 and the wiring inductance L1 from the decoupling capacitor to the LSI.
  • FIG. 9 shows a schematic structure of a chip carrier type capacitor disclosed in Patent Document 1.
  • the chip carrier type capacitor 100 has a substrate 102 in which a through electrode 101 is formed in each via as shown in FIG.
  • a capacitor structure 106 including a lower electrode 103, a dielectric 104 and an upper electrode 105 is formed on the substrate 102.
  • Such a configuration is manufactured by forming the capacitor structure 106 on the substrate 102 on which the through electrode 101 is previously formed.
  • Patent Document 7 will be described later. JP 2002-8942 A JP 2005-33195 A JP 2001-338836 A JP 2006-253631 A JP-A-2005-123250 Japanese Patent No. 3465464 JP 2004-123250 A
  • the method of forming the through electrode 101 on the substrate 102 and then forming the capacitor structure 106 as described in Patent Document 1 has the following problems. That is, there is a problem in that manufacturing defects are likely to occur due to the heat treatment of the substrate 102 performed during the formation process of the capacitor structure 106.
  • a method of forming a through electrode separately after forming the capacitor structure on the substrate is also conceivable.
  • the manufacturing process of the through electrode is limited due to the existence of the capacitor structure.
  • the through electrode is formed, a crack is generated in the substrate, and the crack may progress to the capacitor structure and become defective.
  • the through hole is provided in the substrate, the process is limited to a process in which the capacitor structure is not etched.
  • the present invention has been made in view of the above-described problems, and an object of the present invention is to provide a capacitor with a through electrode that suppresses manufacturing defects and has a high degree of freedom in manufacturing processes, a manufacturing method thereof, and a semiconductor device. Is to provide.
  • a capacitor with a through electrode includes a substrate having a plurality of through holes, a through electrode made of a conductor filled in each of the through holes, and an insulation formed on the first main surface of the substrate.
  • a through-electrode connecting via that is electrically connected through a capacitor connecting via that penetrates the protective insulating film, and that penetrates the corresponding through-electrode, the protective insulating film, and the insulating cover film.
  • connection pads electrically connected to each other. At least one of the connection pads is electrically connected to the upper electrode through the capacitor connection via, and at least one of the connection pads not electrically connected to the upper electrode is , And electrically connected to the lower electrode through the capacitor connecting via.
  • a semiconductor device is one in which the capacitor with a through electrode is mounted.
  • the semiconductor device includes a capacitor with a through electrode that is disposed between the first component and the second component and electrically connects them, and the capacitor with the through electrode includes a plurality of capacitors.
  • a substrate having a through hole, a through electrode made of a conductor filled in each of the through holes, an insulating cover film formed on the substrate, and a lower portion formed on the insulating cover film
  • a plurality of capacitor structures each including an electrode, a dielectric, and an upper electrode; a protective insulating film covering the capacitor structure; at least a part of the capacitor structure; and a capacitor connecting via penetrating the protective insulating film.
  • connection pads electrically connected to each other through the corresponding through-electrodes and through-electrode connecting vias penetrating the protective insulating film and the insulating cover film. It is as it has. At least one of the connection pads is electrically connected to the upper electrode via the capacitor connection via, and is at least one of the connection pads not electrically connected to the upper electrode.
  • the first component is a semiconductor element
  • the second component is a semiconductor element or a mounting substrate.
  • a plurality of through holes are formed in a substrate, a conductor is filled in each of the through holes to form a plurality of through electrodes, and the first main body of the substrate is formed.
  • An insulating cover film is formed on the surface, and a lower electrode layer, a dielectric layer, and an upper electrode layer are laminated in this order on the insulating cover film, and the lower electrode layer, the dielectric layer, and the upper electrode layer
  • a protective insulating film is formed so as to cover the first main surface, and from the surface of the protective insulating film to a via penetrating from the surface of the upper electrode layer to the surface of the lower electrode layer A through hole and a via hole that penetrates to the surface of the through electrode are formed, and a plurality of connection pads are formed on the protective insulating film.
  • the present invention there is an excellent effect that it is possible to provide a capacitor with a through electrode, a manufacturing method thereof, and a semiconductor device that can suppress manufacturing defects and have a high degree of freedom in manufacturing processes.
  • FIG. 1 is a schematic cross-sectional view of a capacitor with a through electrode according to a first embodiment of the present invention.
  • FIG. 4 is a schematic sectional view taken along line II-II in FIG. 3.
  • It is a schematic plan view which shows the structure of the capacitor with a penetration electrode by 1st Embodiment of this invention.
  • It is a schematic side view which shows a structure when a back surface pad and cover resin are provided in the capacitor with a penetration electrode by 1st Embodiment of this invention of FIG.
  • FIG. 6 is a partial cross-sectional view showing a schematic structure of a chip carrier type capacitor described in Patent Document 1.
  • FIG. 1A shows a schematic cross-sectional view of a capacitor with a through electrode according to an embodiment for carrying out the present invention.
  • the capacitor with a through electrode 1a includes an interposer substrate (hereinafter abbreviated as “substrate”) 2a having a plurality of through holes 4a. Each through hole 4a is filled with a through electrode 7a made of a conductor.
  • An insulating cover film 8a, a capacitor structure 13a, a protective insulating film 14a, a connection pad 15a, and the like are formed on the first main surface 2A of the substrate 2a.
  • the capacitor structure 13a includes a lower electrode 10a, a dielectric 11a, and an upper electrode 12a, and is formed on the insulating cover film 8a.
  • the protective insulating film 14a is formed so as to cover the capacitor structure 13a.
  • the connection pad 15a is electrically connected to at least a part of the capacitor structure 13a via a capacitor connection via 20a penetrating the protective insulating film 14a. Furthermore, the connection pad 15a is electrically connected to the corresponding through electrode 7a through a through electrode connecting via 9a that penetrates the protective insulating film 14a and the insulating cover film 8a.
  • connection pads 15a is electrically connected to the upper electrode 12a via the capacitor connection via 20a. Further, at least one of the connection pads 15a not electrically connected to the upper electrode 12a is electrically connected to the lower electrode 10a through the capacitor connecting via 20a.
  • the through-electrode capacitor 1a is mounted on a semiconductor device and used as an interposer type capacitor.
  • FIG. 1B shows a schematic cross-sectional view of a semiconductor device according to an embodiment for carrying out the present invention.
  • the semiconductor device 50a includes a capacitor 1a with a through electrode, a semiconductor element (semiconductor chip) 26a that is a first component, and a mounting substrate 25a that is a second component.
  • the through-electrode capacitor 1a is mounted on the mounting substrate 25a on the second main surface 2B (see FIG. 1A) side opposite to the first main surface 2A (see FIG. 1A) on which the capacitor structure 13 is formed.
  • the semiconductor element 26a is electrically and physically connected.
  • the second component may be mounted on a semiconductor element instead of the mounting substrate. That is, you may arrange
  • first component and the second component do not need to be one each, and a plurality of first components and / or second components may be connected to one through-electrode capacitor 1a. Good. Furthermore, the first component and the second component may be replaced with other components other than the semiconductor element and the mounting substrate without departing from the spirit of the present invention. Further, as shown in FIG. 1B, in addition to the mode of being arranged between the first component and the second component, it may be built in the mounting board.
  • FIG. 2 shows a cross-sectional view of a cut portion of the capacitor 1 with a through electrode according to the first embodiment of the present invention.
  • the capacitor 1 with a through electrode includes an interposer substrate (hereinafter abbreviated as “substrate”) 2 having a plurality of through holes 4. Each of the through holes 4 is filled with a through electrode 7 made of a conductor.
  • substrate an interposer substrate
  • insulating cover film 8 On the first main surface 2A of the substrate 2, an insulating cover film 8, a capacitor structure 13, a protective insulating film 14, a connection pad 15 and the like are formed.
  • the material of the substrate 2 will be described as an example in which a semiconductor substrate is applied in the first embodiment.
  • the material of the semiconductor substrate may be a compound semiconductor or the like, and is not particularly limited, but a single crystal of silicon (Si) or gallium arsenide (GaAs) is suitable. Among these, Si is suitable because it is excellent in workability.
  • the size of the substrate 2 is not limited, but is preferably substantially equal to the size of the semiconductor chip to be connected.
  • the thickness of the substrate 2 is preferably set to a thickness that can withstand handling during mounting. A preferable thickness of the substrate 2 is, for example, 100 ⁇ m to 400 ⁇ m.
  • the size of the through hole 4 is not limited, but it is preferable that the resistance value after the conductor is filled is sufficiently small. From this viewpoint, it is preferable to set the diameter to about several ⁇ m to several tens of ⁇ m.
  • each through hole 4 is covered with a side wall insulating film (first insulating film) 5.
  • the entire first main surface 2 ⁇ / b> A side of the substrate 2 is covered with a surface insulating film (first insulating film) 3.
  • the second main surface 2B side opposite to the first main surface 2A of the substrate 2 is entirely covered with a back surface insulating film (first insulating film) 6.
  • Each conductor 4 is filled with a conductor. This conductor is penetrated in the thickness direction of the substrate 2 and functions as the through electrode 7.
  • each through electrode 7 is also filled in a pattern opening formed in the surface insulating film 3 formed on the main surface of the substrate 2 and the back surface insulating film 6 formed on the second main surface 2B of the substrate 2. ing.
  • the materials of the surface insulating film 3, the sidewall insulating film 5, and the back surface insulating film 6 are not particularly limited, but silicon oxide (SiO), silicon nitride (SiN x ), silicon oxynitride (SiNO), aluminum oxide (Al 2 O 3). Etc.) are preferred.
  • the thicknesses of the surface insulating film 3, the side wall insulating film 5, and the back surface insulating film 6 are not particularly limited, but are preferably set to such an extent that insulation can be secured, that is, about 0.1 ⁇ m to 5 ⁇ m.
  • the surface insulating film 3, the side wall insulating film 5, and the back surface insulating film 6 can be simultaneously formed by a thermal oxidation method.
  • the conductor filled in the through hole 4 is not particularly limited, but a plated metal is preferable from the viewpoint of low electric resistance, and copper (Cu) is particularly preferably used.
  • Each through electrode 7 is formed by completely filling the inside of each through hole 4 with a metal such as copper.
  • the surface of each through electrode 7 may be flush with the surface of the surface insulating film 3 by polishing by an electromechanical polishing (CMP) method. The same applies to the back surface insulating film 6 formed on the second main surface 2B of the substrate 2.
  • the surface insulating film 3 and the through electrode 7 exposed on the first main surface 2A side of the substrate 2 are covered with an insulating cover film (second insulating film) 8.
  • a through electrode connecting via 9 having a diameter smaller than the diameter of the through electrode 7 is formed at a position directly above each through electrode 7.
  • the material of the insulating cover film 8 is not limited, but silicon oxide, silicon nitride, silicon oxynitride, aluminum oxide and the like are preferable.
  • the thickness of the insulating cover film 8 is not limited, but is preferably about 1 ⁇ m to 5 ⁇ m.
  • the capacitor structure 13 is formed on the insulating cover film 8.
  • the capacitor structure 13 has an MIM (metal-insulator-metal) configuration (three-layer configuration) including a lower electrode 10, a dielectric 11, and an upper electrode 12.
  • the capacitor structure 13 may be provided as a single cell on the entire surface of the substrate 2 or may be divided into a plurality of cells.
  • a dish-like depression is formed at a position directly above each through electrode 7.
  • a semiconductor element bonding pad 15 is formed in each of these recesses.
  • Each semiconductor element bonding pad 15 has a shape fitted in a corresponding recess.
  • the material of the lower electrode 10 is not particularly limited, but a metal or alloy that has excellent adhesion to the base substrate and little diffusion to the thin film dielectric 11 is desirable.
  • active metals such as titanium (Ti), chromium (Cr), tantalum (Ta), molybdenum (Mo), platinum (Pt), ruthenium (Ru), titanium nitride (TiN), A film formed of a high barrier metal such as gold (Au) in this order is suitable.
  • the active metal is suitable as an adhesion layer with the lower layer film of the lower electrode 10.
  • the material of the upper electrode 12 is not limited, but is preferably a material that is less diffused into the thin-film dielectric 11, and for example, Pt, Ru, TiN, and Au are suitable.
  • the manufacturing method of the lower electrode 10 and the upper electrode 12 is not limited, but a sputtering method, a CVD (Chemical Vapor Deposition) method, a vapor deposition method, or a plating method is preferable.
  • the material of the dielectric 11 is not particularly limited as long as it is a highly insulating material.
  • tantalum oxide, aluminum oxide, silicon oxide, or the like can be applied. More preferably, it is a compound having a perovskite structure having a high dielectric constant.
  • the compound having a perovskite structure include SrTiO 3 and (Sr, Ba) TiO 3 in which a part of Sr in SrTiO 3 is substituted with Ba.
  • a composite perovskite compound in which the average valence of the A site is made divalent by substituting a part of the A site (Pb, Ba) with Sr, Ca, La, etc.
  • a composite perovskite compound in which a part of (Ti) is substituted with Mg, W, Nb, Zr, Ni, Zn or the like to make the average valence of the B site tetravalent is desirable.
  • a method for manufacturing the dielectric 11 is not limited, but a sputtering method, a CVD method, or a sol-gel method is preferable.
  • the protective insulating film 14 is formed so as to cover the exposed capacitor structure 13. However, the protective insulating film 14 is formed with an opening in a portion connected to each through electrode 7.
  • the semiconductor element bonding pad 15 is formed so as to be fitted into a dish-shaped depression formed on each through electrode 7. In other words, the semiconductor element bonding pad 15 is in contact with the through electrode 7 at the bottom, and is in contact with the insulating cover film 8 and the protective insulating film 14 at the side surface.
  • the semiconductor element bonding pad 15 has three types of pads. That is, a pad (hereinafter referred to as “lower electrode connection pad”) 16 electrically connected to the lower electrode 10 of the capacitor structure 13 and a pad (hereinafter referred to as “upper electrode”) electrically connected to the upper electrode 12. There are a pad 17 (referred to as “electrode connection pad”) and a pad 18 (hereinafter referred to as “capacitor unconnected pad”) that is not electrically connected to the capacitor structure 13.
  • the lower electrode connection pad 16 is electrically connected to the lower electrode 10 of the capacitor structure 13 via a capacitor connection via (hereinafter referred to as “lower electrode connection via”) 20 formed in the protective insulating film 14. It has been done.
  • the upper electrode connection pad 17 is electrically connected to the upper electrode 12 of the capacitor structure 13 via a capacitor connection via (hereinafter referred to as “upper electrode connection via”) 21 formed in the protective insulating film 14. It has been done.
  • the material and thickness of the protective insulating film 14 are not particularly limited.
  • suitable materials for the protective insulating film 14 include inorganic insulating films made of SiO 2 and Si 3 N 4 and organic insulating films such as polyimide and epoxy resin.
  • the material of the semiconductor element bonding pad 15 is not particularly limited, but is preferably a plated metal, and particularly Cu.
  • An adhesion layer such as Ti may be provided on the Cu base.
  • the thickness of the Cu plating film is not limited, but is preferably about 1 ⁇ m to 20 ⁇ m.
  • the surface treatment is performed from the surface side with gold / nickel (Au / Ni), tin (Sn), or the like.
  • the lower electrode connection via 20 is formed integrally with the lower electrode connection pad 16.
  • the upper electrode connection via 21 is formed integrally with the upper electrode connection pad 17.
  • FIG. 3 is a plan view of the capacitor 1 with a through electrode according to the first embodiment.
  • the cross-sectional configuration along the line II-II corresponds to FIG.
  • the lower electrode connection pad 16 functions as a ground pad
  • the upper electrode connection pad 17 functions as a power supply pad
  • the capacitor unconnected pad 18 functions as a signal pad.
  • the lower electrode connection pad 16 may be a power supply pad
  • the upper electrode connection pad 17 may be a ground pad.
  • the lower electrode connection via 20 has a donut shape here, but is not limited to this shape, and the position and number thereof are not limited.
  • the upper electrode connection via 21 also has a triangular shape, but the shape, position, and number thereof are not limited.
  • the shape of the semiconductor element bonding pad 15 is not limited to the illustrated one.
  • a back pad 23 for mounting is formed on the second main surface 2B side of the capacitor 1 with the through electrode having the above-described configuration, and a cover resin (SR) is formed on each of the first main surface 2A and the second main surface 2B.
  • SR cover resin
  • 24 is a cross-sectional view of the state in which 24 is formed.
  • the back surface pad 23 is formed on the second main surface 2B of the capacitor 1 with the through electrode at a position overlapping with each through electrode 7, and the other portions are covered with the cover resin 24.
  • the first main surface 2A side of the capacitor 1 with through electrode is covered with a cover resin 24 so that an exposed surface is formed on each semiconductor element bonding pad 15.
  • FIG. 5 is a schematic sectional view showing an example of the semiconductor device 50 according to the first embodiment.
  • the capacitor 1 with the through electrode is mounted on a mounting substrate 25 as shown in FIG. 5 with the back surface pad 23 and the cover resin 24.
  • the mounting substrate 25 and the through-electrode capacitor 1 are electrically connected through the back surface pad 23.
  • the capacitor 1 with through electrode and the semiconductor element 26 are connected via the semiconductor element bonding pad 15.
  • the through-electrode capacitor 1 can be used as a so-called interposer type capacitor.
  • the capacitor 1 with a through electrode is a capacitor component particularly suitable for solder connection.
  • the through-electrode capacitor 1 according to the first embodiment described with reference to FIGS. 2 to 4 is easy to handle because the substrate 2 can be manufactured with a thickness that can be handled in the mounting process. Further, when a thermal change occurs, if there is no insulating cover film (second insulating film) 8, it penetrates from the first main surface 2 ⁇ / b> A of the substrate 2 due to a difference in thermal expansion between the substrate 2 and the through electrode 7. There arises a problem that the electrode 7 protrudes or is recessed, and the dielectric 11 of the capacitor structure 13 may be damaged.
  • the insulating cover film (second insulating film) 8 since the insulating cover film (second insulating film) 8 is provided, it penetrates on the side where the capacitor structure 13 is formed (upper side in FIG. 2). It is possible to suppress the electrode 7 from being deformed in the thickness direction of the substrate 2 (upward in FIG. 2). As a result, deterioration of the dielectric 11 of the capacitor structure 13 is prevented, and the highly reliable capacitor structure 13 can be realized.
  • a surface insulating film (first insulating film) 3 is formed on the first main surface 2 ⁇ / b> A of the substrate 2.
  • the entire first main surface 2 ⁇ / b> A of the substrate 2 is covered with the surface insulating film 3.
  • a side wall insulating film (first insulating film) 5 is formed on the side wall of each through hole 4, and the entire side wall of the through hole 4 is covered with the side wall insulating film 5.
  • the back surface insulating film 6 is formed on the second main surface 2B of the substrate 2, and the entire back surface of the substrate 2 is covered with the side wall insulating film 5 (see FIG. 6A).
  • the side wall insulating film 5 and the back surface insulating film 6 may be formed simultaneously, or may be formed separately.
  • the method for forming the through hole 4 is not limited, but dry etching using an ICP-RIE (Inductively-Coupled-Plasma-Reactive-Ion-Etching) apparatus is preferably used.
  • ICP-RIE Inductively-Coupled-Plasma-Reactive-Ion-Etching
  • the through holes 4 can be formed with a high aspect ratio.
  • a method for forming the surface insulating film 3, the sidewall insulating film 5, and the back surface insulating film 6 is not limited, but a CVD method is preferably used.
  • a thermal oxidation method is preferably used.
  • the filling method of the conductor is not limited.
  • a plating method, a CVD method, a conductive paste filling method, or the like can be used. Of these, it is more preferable to use a plating method. This is because it is advantageous for forming the through electrode 7 having a low resistance such as Cu.
  • a barrier layer for preventing diffusion may be formed at the interface between the sidewall insulating film 5 and the through electrode 7 in the through hole 4.
  • the material of the barrier layer is not limited, but titanium nitride, tantalum nitride, or the like is preferable.
  • Each through electrode 7 is formed not only in the substrate 2 but also in the openings of the front surface insulating film 3 and the back surface insulating film 6.
  • an insulating cover film (second insulating film) 8 is formed on the surface insulating film 3 and on the upper end surface of the through electrode 7. That is, the insulating cover film 8 covers the entire upper surface of the surface insulating film 3 and the through electrode 7 (see FIG. 6B).
  • the lower electrode 10, the dielectric 11, and the upper electrode 12 are laminated in this order on the insulating cover film 8 (see FIG. 6C).
  • the dielectric 11 having a high dielectric constant it is necessary to heat the lower electrode 10, the dielectric 11, and the upper electrode 12 during or after film formation.
  • the method of forming the through electrode 101 on the substrate 102 and subsequently forming the capacitor structure 106 as in Patent Document 1 described above is manufactured by heat treatment of the substrate 102 performed during the formation process of the capacitor structure 106. There was a problem that defects were likely to occur. On the other hand, as described above, the method of separately forming the through electrode after forming the capacitor structure on the substrate has a problem that the manufacturing defect and the flexibility of the manufacturing process are reduced.
  • the insulating cover film 8 since the insulating cover film 8 is provided, the following effects can be obtained. That is, the direction of the capacitor structure 13 of the through electrode 7 caused by the difference in thermal expansion coefficient between the material of the substrate 2 and the material of the through electrode 7 during the heat treatment for forming the capacitor structure 13 (upward direction in FIG. 2). Expansion and contraction can be suppressed by the insulating cover film 8. As a result, it is possible to prevent the dielectric 11 of the capacitor structure 13 from being deteriorated due to the expansion and contraction of the through electrode 7 and to prevent the production failure. In addition, by making the lower electrode 10 a film configuration including a highly elastic metal film formed of any one of W, Mo, Fe, Ni, and Co, damage to the dielectric 11 due to thermal expansion of the through electrode 7 is further increased. Can be suppressed.
  • the three layers of the lower electrode 10, the dielectric 11 and the upper electrode 12 are selectively removed by etching, and a recess is formed at a position overlapping with each through electrode 7. Thereafter, a protective insulating film 14 is formed on the three-layer capacitor structure 13 to cover the entire surface of the capacitor structure 13 (see FIG. 6D).
  • a plurality of through-electrode connecting vias 9 are formed by selectively removing the protective insulating film 14 and the insulating cover film 8 at positions overlapping with the respective through-electrodes 7. Further, the protective insulating film 14 is selectively removed at a position overlapping the lower electrode 10, and a lower electrode connection via 20 for connecting the lower electrode connection pad 16 to the lower electrode 10 is formed. Further, the protective insulating film 14 is selectively removed at a position overlapping with the upper electrode 12, and an upper electrode connection via 21 for connecting the upper electrode connection pad 17 to the upper electrode 12 is formed.
  • a back surface pad 23 is formed on the second main surface 2B of the substrate 2 as shown in FIG.
  • the cover resin 24 may be formed on the main surface 2A and the second main surface 2B.
  • the insulating cover film (second insulating film) 8 is formed on the first main surface 2A of the substrate 2.
  • a capacitor structure 13 is formed on the insulating cover film 8. For this reason, even if the heating process for forming the capacitor structure 13 is performed, the penetration electrode 7 in the thickness direction of the substrate 2 caused by the difference in the thermal expansion coefficient between the material of the substrate 2 and the material of the penetration electrode 7. Expansion and contraction can be suppressed by the insulating cover film 8. As a result, it is possible to prevent the dielectric 11 of the capacitor structure 13 from being deteriorated due to the expansion and contraction of the through electrode 7 and to prevent the production failure.
  • the through electrode 7 when the through electrode 7 is formed after the capacitor structure is formed on the substrate, a crack may occur in the substrate when the through electrode is formed, and the crack may progress to the capacitor structure and become defective. . Further, when the through electrode 7 is formed after the capacitor structure is formed on the substrate, when the through hole is provided in the substrate, the process is limited to a process in which the capacitor structure is not etched.
  • the method of forming the capacitor structure on the substrate 2 on which the through electrode 7 is disposed is employed, so that the degree of freedom of the manufacturing process is high. Therefore, the through electrode 7 can be formed with a high degree of freedom. Further, it is not necessary to force the substrate 2 to be thin in order to facilitate the formation of the through electrode 7. Therefore, the through electrode 7 can be easily formed and is not easily damaged during handling in the manufacturing process or the mounting process.
  • the cost is low. That's it.
  • Patent Document 7 discloses a multilayer ceramic capacitor having connection pads on upper and lower surfaces that can be mounted inside a mounting substrate.
  • Patent Document 7 has a problem that connection pads cannot be formed with a narrow pitch. This is because the via size cannot be reduced to a level that can be formed with a multilayer ceramic capacitor.
  • each of the semiconductor element connection pads 15 is electrically connected to the corresponding through electrode 7. At least one of the semiconductor elements 26 is electrically connected to the upper electrode 12, and at least one of the semiconductor element connection pads 15 that are not electrically connected to the upper electrode 12 is electrically connected to the lower electrode 10. Yes. Thereby, the capacitor 1 with a through electrode can be used as an interposer type capacitor.
  • the example in which the surface insulating film 3 is provided has been described.
  • the insulating cover film 8 is provided immediately above the first main surface of the substrate 2 without providing the surface insulating film 3. Also good.
  • FIG. 7 shows a capacitor 31 with a through electrode according to the second embodiment of the present invention.
  • portions common to the configuration of the drawings described in the first embodiment are denoted by the same reference numerals and description thereof is omitted.
  • an interposer substrate (hereinafter abbreviated as a substrate) 32 is formed of an insulator.
  • substrate 32 will not be limited if it is an insulator, For example, glass, a ceramic, an oxide single crystal etc. can be utilized. Crystallized glass and low-temperature fired ceramic (a composite of glass and ceramic) can also be used suitably.
  • an insulating cover film (surface insulating film) 33 is formed on the first main surface 32A of the substrate 32 and the upper surface of the through electrode 7 exposed therefrom.
  • the insulating film is composed of two insulating films, that is, the surface insulating film 3 and the insulating cover film 8, whereas in the second embodiment, one layer of the insulating cover film 33 is formed. An insulating film is used.
  • an insulating film is not provided on the side wall of each through-hole 4. This is because the substrate 32 is formed of an insulator, so that the insulation between the through electrode 7 inside each through hole 4 and the substrate 32 is unnecessary.
  • the substrate 32 is formed of an insulator, an insulating film that covers the first main surface 32A of the substrate 32 is usually unnecessary from the viewpoint of insulation.
  • the insulating cover film 33 is used to suppress deformation of the through electrode 7 due to the difference in thermal expansion between the through electrode 7 and the substrate 32. be able to.
  • the capacitor structure 13 is manufactured due to the unevenness of the first main surface 32A of the substrate 32. There is a problem that yield and reliability are lowered.
  • the second embodiment since the entire first main surface 32A of the substrate 32 is covered with the insulating cover film 33, the unevenness on the surface of the substrate 32 is absorbed by the insulating cover film 33, The surface of the insulating cover film 33 becomes flat. As a result, the yield and reliability of the capacitor structure 13 are improved.
  • the material of the through electrode 7 is not limited, but Cu is suitable when formed by plating.
  • the substrate 32 is formed of ceramic or low-temperature sintered ceramic, Cu, Ag (silver), an alloy containing Ag, or the like formed by simultaneous sintering is preferably used.
  • the material of the insulating cover film 33 is not limited. Preferable examples include silicon oxide, silicon nitride, silicon oxynitride, aluminum oxide and the like.
  • a material formed of spin-on-glass (SOG) is also suitable.
  • a through electrode 7 is formed inside each through hole 4 (see FIG. 8A).
  • the through hole 4 may be formed by an ICP-RIE method or an etching method using hydrofluoric acid using a photosensitive crystallized glass.
  • the substrate 32 is made of ceramic or low-temperature sintered ceramic, it may be formed by processing a ceramic green sheet.
  • the formation method of the penetration electrode 7 is not limited, the plating method is suitable.
  • the through electrode 7 may be formed by simultaneous sintering of paste.
  • a barrier layer for preventing diffusion may be formed between the through hole 4 and the through electrode 7.
  • the material of the barrier layer is not limited, but titanium nitride, tantalum nitride, or the like is preferable.
  • an insulating cover film 33 is formed on the surface of the substrate 32 and the upper end surface of the through electrode 7 above the through electrode 7. Thereby, the surface protection film 33 covers the entire upper end surface of the substrate 32 and the through electrode 7 (see FIG. 8B).
  • a method for forming the insulating cover film 33 is not limited, but a CVD method or an SOG method is preferably used.
  • the lower electrode 10, the dielectric 11, and the upper electrode 12 are laminated in this order on the insulating cover film 33 and the upper end surface of the through electrode 7 (see FIG. 8C).
  • heating is required during or after the formation of the lower electrode 10, the dielectric 11, and the upper electrode 12.
  • the insulating cover film 33 is disposed as described in the first embodiment, the following effects can be obtained. That is, in the heat treatment for forming the capacitor structure 13, the direction of the capacitor structure 13 of the through electrode 7 caused by the difference in thermal expansion coefficient between the material of the substrate 2 and the material of the through electrode 7 (upper direction in FIG. 2) Expansion and contraction in the direction) can be suppressed by the insulating cover film 8.
  • the lower electrode 10 a film configuration including a highly elastic metal film formed of any one of W, Mo, Fe, Ni, and Co, damage to the dielectric 11 due to thermal expansion of the through electrode 7 is further increased. Can be suppressed.
  • the substrate 32 having a relatively large unevenness on the surface of ceramic or the like there is a problem that the yield decreases due to defects or the like when the thin film dielectric 11 is formed thereon.
  • the insulating cover film 33 since the insulating cover film 33 is formed, the unevenness of the first main surface 32A of the substrate 32 is suppressed, so that the yield is improved.
  • the three layers of the lower electrode 10, the dielectric 11, and the upper electrode 12 are selectively removed by an etching method, and a recess is formed at a position overlapping with each through electrode 7. Thereafter, a protective insulating film 14 is formed on the three-layer capacitor structure 13 to cover the entire surface of the capacitor structure 13 (see FIG. 8D).
  • the protective insulating film 14 and the insulating cover film 8 are selectively removed at positions overlapping with the respective through electrodes 7 to form a plurality of through electrode connecting vias 9 (see FIG. 8E). Further, the protective insulating film 14 is selectively removed at a position overlapping the lower electrode 10, and a lower electrode connection via 20 for connecting the lower electrode connection pad 16 to the lower electrode 10 is formed. Further, the protective insulating film 14 is selectively removed at a position overlapping with the upper electrode 12, and an upper electrode connection via 21 for connecting the upper electrode 12 to the upper electrode 12 is formed.
  • a plurality of semiconductor element bonding pads 15 are formed at positions overlapping the recesses of the capacitor structure 13 on the protective insulating film 14.
  • a back surface pad 23 is formed on the second main surface 2B of the substrate 2 as shown in FIG.
  • Cover resin 24 is formed on main surface 32A and second main surface 32B. In this way, the capacitor 31 with the through electrode shown in FIG. 7 is completed.
  • the side wall insulating film 5 and the back surface are formed on the side wall of the through hole 4 and the second main surface 32B of the substrate 32 as compared with the manufacturing method of the first embodiment shown in FIG.
  • the process of forming the insulating films 6 is not necessary, and the manufacturing process can be simplified accordingly.
  • the first main surface 32A of the substrate 32 made of an insulator is covered with the insulating cover film 33, and the insulating cover film 33 is formed.
  • a capacitor structure 13 is formed thereon. For this reason, even if the heating process of the substrate 32 for forming the capacitor structure 13 is performed after the through electrode 7 is formed on the substrate 32, the difference in thermal expansion coefficient between the material of the substrate 32 and the material of the through electrode 7 The expansion and contraction of the through electrode 7 in the thickness direction of the substrate 32 is suppressed by the insulating cover film 33. As a result, deterioration of the dielectric 11 of the capacitor structure 13 can be prevented, that is, production defects can be prevented.
  • the through electrode 7 can be formed with a high degree of freedom. Further, it is not necessary to force the substrate 32 to be thin in order to facilitate the formation of the through electrode 7. Therefore, the through electrode 7 can be easily formed and is not easily damaged during handling in the manufacturing process or the mounting process.
  • the cost can be reduced.
  • the through electrode 7 can be easily formed as described above, the thickness of the substrate 32 can be easily handled, and therefore, handling in the manufacturing process is facilitated. Therefore, the capacitor 31 with a through electrode can be easily manufactured.
  • Each of the semiconductor element connection pads 15 is electrically connected to the corresponding through electrode 7, and at least one of the semiconductor element connection pads 15 is electrically connected to the upper electrode 12 and electrically connected to the upper electrode 12. Since at least one of the non-connected semiconductor element connection pads 15 is electrically connected to the lower electrode 10, the capacitor 31 with a through electrode can be used as an interposer type capacitor.
  • Example 1 In Example 1, the capacitor 1 with the through electrode shown in FIG. 4 (first embodiment) was manufactured using the method shown in FIG. 6 (first embodiment).
  • a Si wafer having a thickness of 350 ⁇ m was prepared as a substrate (interposer substrate) 2. Then, a plurality of through holes 4 having a diameter of 50 ⁇ m are formed in the substrate 2 so as to correspond to the positions of the terminals of the semiconductor element having a diameter of 50 ⁇ m by a Bosch process using an ICP-RIE apparatus. .
  • first insulating film 3 is formed on the first main surface 2A of the substrate 2
  • first insulating film is formed on the side wall of each through hole 4.
  • 5 and the back surface insulating film 6 were formed on the second main surface 2B of the substrate 2, respectively.
  • the respective films were formed with a thickness of 100 nm and 300 nm by the CVD method in the order of TiN as the barrier layer and Cu as the plating seed layer.
  • filled plating of Cu was performed, and the inside of each through hole 4 was completely filled with Cu to form the through electrode 7.
  • the first main surface 2A and the second main surface 2B of the substrate 2 were ground by CMP, and the plating film, the seed layer, and the barrier layer on both surfaces of the substrate 2 were removed.
  • the SiO 2 film as the insulating cover film (second insulating film) 8 is formed to a thickness of 1 ⁇ m at 350 ° C. on the first main surface 2A of the substrate 2 by plasma CVD using TEOS (Tetraethoxysilane) as a raw material. Formed.
  • the lower electrode 10 for forming the capacitor structure 13 was formed by DC magnetron sputtering. Specifically, the lower electrode 10 was formed in the order of Ta and Ru with a thickness of 50 nm, respectively, without heating. Further, SrTiO 3 (STO) to which 5% of Mn was added was deposited at 400 ° C.
  • Ru was formed to a thickness of 100 nm without heating the substrate 2 as the upper electrode 12 for forming the capacitor structure 13 by DC magnetron sputtering.
  • the upper electrode 12 was patterned by an Ar (argon) ion milling method using the photoresist film patterned by the photolithography method as a mask.
  • the photoresist film was removed by methyl ethyl ketone cleaning and oxygen plasma cleaning, and then the dielectric 11 was patterned by an etching method using a mixed aqueous solution of hydrofluoric acid and nitric acid using the patterned photoresist film as a mask.
  • the lower electrode 10 was patterned by Ar ion milling using the patterned resist as a mask. In this way, a groove was formed at a position overlapping each through electrode 7.
  • a SiO 2 film as the protective insulating film 14 was formed to a thickness of 1 ⁇ m by plasma CVD at 350 ° C. in the same manner as the insulating cover film 8. Then, the lower electrode connection via 20, the upper electrode connection via 21, and the through electrode connection via 9 were formed at predetermined positions of the protective insulating film 14 and the insulating cover film 8 by RIE processing using the photoresist film as a mask. After removing the photoresist film, Ti was deposited in order from the wafer side to a thickness of 50 nm and Cu to a thickness of 300 nm as a seed layer for electrolytic plating. The through-electrode connecting via 9 had a diameter of 30 ⁇ m.
  • a Ti film with a thickness of 50 nm and a Cu film with a thickness of 300 nm were formed from the wafer side.
  • a semiconductor element bonding pad 15 was formed of Cu by electrolytic plating using the resist film as a mask. Then, the resist film and the seed layer were removed to obtain the structure shown in FIG.
  • a photosensitive epoxy-phenol resin as an insulating resin was applied to the first main surface 2A of the substrate 2 and patterned by exposure and development so that each semiconductor element bonding pad 15 was exposed.
  • curing was performed at 200 ° C., and a cover resin 24 was formed on the first main surface 2 ⁇ / b> A of the substrate 2.
  • the back pad 23 and the cover resin 24 of the second main surface 2B were formed in the same manner as the cover resin 24. Thus, the structure shown in FIG. 4 was obtained.
  • Ni and Au were formed in a thickness of 3 ⁇ m and 0.05 ⁇ m from the terminal electrode side on each Cu semiconductor element bonding pad 15 by the electroless plating method, respectively. Thereafter, the wafer was cut, and the obtained capacitor 1 with through electrodes was divided into chips.
  • a chip-shaped capacitor 1 with a through-hole electrode is connected between a semiconductor element 26 and a mounting substrate 25 as shown in FIG. 5, and a power supply voltage 1 V, a maximum load current 100 A, a clock frequency
  • a power supply voltage 1 V As shown in FIG. 5, a chip-shaped capacitor 1 with a through-hole electrode is connected between a semiconductor element 26 and a mounting substrate 25 as shown in FIG. 5, and a power supply voltage 1 V, a maximum load current 100 A, a clock frequency
  • the 2 GHz semiconductor element 26 was operated, it was confirmed that the power supply noise was below the target 50 mV.
  • Example 2 In Example 2, using the method shown in FIG. 8 (second embodiment), the through-electrode capacitor 31 of FIG. 7 (second embodiment) was manufactured.
  • interposer substrate 32 200 ⁇ m thick alkali-free glass was used.
  • a plurality of through holes 4 and a plurality of semiconductor elements 26 corresponding to the terminal positions of the semiconductor element 26 having a diameter of 50 ⁇ m were formed by the RIE method.
  • films of 100 nm and 300 nm in thickness were formed in the order of TiN of the barrier layer and Cu of the plating seed layer by the CVD method. Subsequently, filled plating of Cu was performed, and the inside of each through hole 4 was completely filled with Cu to form a plurality of through electrodes 7.
  • the first main surface 32A and the second main surface 32B of the substrate 32 were ground by CMP, and the plating film, the seed layer, and the barrier layer on both surfaces of the substrate 32 were removed. Subsequently, a SiO 2 film as an insulating cover film 33 was formed to a thickness of 1 ⁇ m on the first main surface 32A of the substrate 32 at 350 ° C. by plasma CVD using TEOS as a raw material.
  • Example 2 The subsequent processes were performed in the same manner as in Example 1 except that the insulating cover film (second insulating film) 8 in Example 1 was replaced with the insulating cover film 33 in Example 2.
  • a capacitor 31 with a through electrode having the structure of FIG. 7 was obtained.
  • Ni and Au were formed in a thickness of 3 ⁇ m and 0.05 ⁇ m from the terminal electrode side on each Cu semiconductor element bonding pad 15 in the same manner as in Example 1 above. Thereafter, the wafer was cut, and the obtained capacitor 1 with through electrodes was divided into chips.
  • a chip-like capacitor 31 with a through electrode is connected between the semiconductor element 26 and the mounting substrate 25 and power noise is evaluated. Good results of 50 mV or less were obtained.
  • Example 3 In Example 3, using the method shown in FIG. 8 (second embodiment), the through-electrode capacitor 31 of FIG. 7 (second embodiment) was manufactured.
  • a green sheet of low-temperature sintered ceramic was processed to form a plurality of through holes 4 having a diameter of 100 ⁇ m, and each through hole 4 was filled with Ag paste and laminated. Thereafter, the low-temperature sintered ceramic and the Ag paste were simultaneously sintered to obtain a substrate 32 with through electrodes 7.
  • the heat treatment was repeated to form an insulating cover film 33 having a thickness of 1 ⁇ m on the first main surface 32A of the substrate 32.
  • the lower electrode 10 constituting the capacitor structure 13 was formed. Specifically, the lower electrode 10 was formed by DC magnetron sputtering with a thickness of 50 nm, 1 ⁇ m, and 100 nm, respectively, in the order of Ta, Mo, and Ru, without heating.
  • the dielectric 11 and the upper electrode 12 were formed in the same manner as in Example 1 described above.
  • Example 2 The subsequent steps were performed in the same manner as in Example 2. However, the size of the through-electrode connecting via 9 was 50 ⁇ m in diameter.
  • the power supply noise was evaluated by operating the capacitor 31 with a through electrode obtained in Example 3 at a power supply voltage of 3.3 V and a clock frequency of 1 GHz, the power supply noise was not only the target 50 mV or less, but was almost It was confirmed that there was no power supply noise.
  • a substrate having a plurality of through holes A first insulating film covering the surface of the substrate and each side wall of the through hole; A through electrode made of a conductor filled in each of the through holes; A second insulating film formed on the first insulating film and covering a surface of the substrate; A capacitor structure comprising a lower electrode, a dielectric, and an upper electrode formed on the second insulating film; A protective insulating film covering the capacitor structure; A plurality of connection pads formed on the protective insulating film, Each of the connection pads is electrically connected to the corresponding through electrode through a via penetrating the protective insulating film and the second insulating film, At least one of the connection pads is electrically connected to the upper electrode through a via penetrating the protective insulating film, At least one of the connection pads not electrically connected to the upper electrode is electrically connected to the lower electrode through a via penetrating the protective insulating film.

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Abstract

　製造不良を抑制し、かつ、製造プロセスの自由度の高い貫通電極付きキャパシタ、その製造方法、および半導体装置を提供する。 　複数の貫通孔（４）を有する基板（２）と、貫通孔（４）に充填された貫通電極（７）と、基板（２）の第１主面上（２Ａ）上に形成された絶縁性カバー膜（８）と、絶縁性カバー膜８の上に形成されたキャパシタ構造（１３）と、キャパシタ構造（１３）を覆う保護絶縁膜（１４）と、キャパシタ構造（１３）の少なくとも一部と、保護絶縁膜（１４）を貫通するキャパシタ接続用ビア（２０，２１）を介して電気的に接続され、かつ、対応する貫通電極（７）と、保護絶縁膜（１４）および絶縁性カバー膜（８）を貫通する貫通電極接続用ビア（９）を介して電気的に接続される複数の接続パッド（１５）とを備える。

Description

貫通電極付きキャパシタおよびその製造方法、並びに半導体装置
　本発明は、貫通電極付きキャパシタおよびその製造方法に関する。また、前記貫通電極付きキャパシタを搭載した半導体装置に関する。
　ＬＳＩ（Large Scale Integration（集積回路装置））のスイッチングノイズ対策として、半導体チップの直下にデカップリングキャパシタとしてのインターポーザ型キャパシタを接続した構造の半導体パッケージや、その実装構造について研究開発がなされている。
　一般に、クロック動作による急激な負荷（電流）ｉがＬＳＩに加わると、電源およびＬＳＩ間の配線に存在する抵抗ＲとインダクタンスＬとによって、下記の式（１）で示される電圧降下ΔＶが生じる。
　△Ｖ＝Ｒ×ｉ－Ｌ×（ｄｉ／ｄｔ）・・・・・・（１）
　デカップリングキャパシタは、この電圧降下ΔＶを小さくするために、ＬＳＩに接続される電源ラインと接地ラインとの間に並列に接続される。
　しかしながら、上記式（１）で表される電圧降下△Ｖは、デカップリングキャパシタの等価直列抵抗（ＥＳＲ：Equivalent Series Resistance）、等価直列インダクタンス（ＥＳＬ：Equivalent Series Inductance）の影響によっても生じる。また、電圧降下△Ｖは、デカップリングキャパシタからＬＳＩまでの配線抵抗Ｒ１、配線インダクタンスＬ１の影響によっても生じる。
　近年、クロック周波数がＧＨｚのオーダーに達し、デカップリングキャパシタとＬＳＩ間の配線によるインダクタンスＬ１が無視できなくなってきた。これに対応するため、配線インダクタンスＬ１を限りなく小さくできるインターポーザ型キャパシタが開発されている。このようなインターポーザ型キャパシタは、例えば、特許文献１～６に開示されている。一例として、図９に、特許文献１に開示されたチップキャリア型キャパシタの概略構造を示す。
　チップキャリア型キャパシタ１００は、図９に示すように、各ビア中に貫通電極１０１が形成された基板１０２を有する。そして、この基板１０２上に、下部電極１０３、誘電体１０４および上部電極１０５からなるキャパシタ構造１０６が形成されている。このような構成は、貫通電極１０１が予め形成された基板１０２上にキャパシタ構造１０６を形成することによって製造される。
　なお、特許文献７については、後述する。
特開２００２－８９４２号公報 特開２００５－３３１９５号公報 特開２００１－３３８８３６号公報 特開２００６－２５３６３１号公報 特開２００５－１２３２５０号公報 特許第３４６５４６４号公報 特開２００４－１２３２５０号公報
　しかしながら、上記特許文献１のように、基板１０２上に貫通電極１０１を形成し、その後にキャパシタ構造１０６を形成する方法は、以下の点において問題があった。すなわち、キャパシタ構造１０６の形成工程中に行われる基板１０２の加熱処理により、製造不良が生じやすいという問題があった。
　これに対して、キャパシタ構造を基板に形成した後に別途、貫通電極を形成する方法も考えられる。しかしながら、その場合には、キャパシタ構造が存在することで貫通電極の製造プロセスが制限されてしまうという問題がある。例えば、貫通電極を形成する際、基板にクラックが発生し、そのクラックがキャパシタ構造まで進展して不良になる恐れがある。また、基板に貫通孔を設ける際、キャパシタ構造がエッチングされないプロセスに制限されてしまう。
　本発明は、上述した問題点に鑑みてなされたものであり、その目的とするところは、製造不良を抑制し、かつ、製造プロセスの自由度の高い貫通電極付きキャパシタ、その製造方法および半導体装置を提供することである。
　本発明に係る貫通電極付きキャパシタは、複数の貫通孔を有する基板と、前記貫通孔の各々の内部に充填された導体からなる貫通電極と、前記基板の第１主面上に形成された絶縁性カバー膜と、前記絶縁性カバー膜の上に形成され、下部電極と誘電体と上部電極とからなる複数のキャパシタ構造と、前記キャパシタ構造を覆う保護絶縁膜と、前記キャパシタ構造の少なくとも一部と、前記保護絶縁膜を貫通するキャパシタ接続用ビアを介して電気的に接続され、かつ、対応する前記貫通電極と、前記保護絶縁膜および前記絶縁性カバー膜を貫通する貫通電極接続用ビアを介して電気的に接続される複数の接続パッドとを備えるものである。そして、前記接続パッドの少なくとも一つは、前記キャパシタ接続用ビアを介して前記上部電極に電気的に接続されており、前記上部電極に電気的に接続されていない前記接続パッドの少なくとも一つは、前記キャパシタ接続用ビアを介して、前記下部電極に電気的に接続されているものである。
　本発明の第１の態様に係る半導体装置は、上記貫通電極付きキャパシタを搭載したものである。
　本発明の第２の態様に係る半導体装置は、第１部品と第２部品の間に配置され、これらを電気的に接続する貫通電極付きキャパシタを具備し、前記貫通電極付きキャパシタは、複数の貫通孔を有する基板と、前記貫通孔の各々の内部に充填された導体からなる貫通電極と、前記基板上に形成された絶縁性カバー膜と、前記絶縁性カバー膜の上に形成され、下部電極と誘電体と上部電極とからなる複数のキャパシタ構造と、前記キャパシタ構造を覆う保護絶縁膜と、前記キャパシタ構造の少なくとも一部と、前記保護絶縁膜を貫通するキャパシタ接続用ビアを介して電気的に接続され、かつ、対応する前記貫通電極と、前記保護絶縁膜および前記絶縁性カバー膜を貫通する貫通電極接続用ビアを介して電気的に接続される複数の接続パッドとを備えるものである。そして、前記接続パッドの少なくとも一つは、前記キャパシタ接続用ビアを介して、前記上部電極に電気的に接続されており、前記上部電極に電気的に接続されていない前記接続パッドの少なくとも一つは、前記キャパシタ接続用ビアを介して、前記下部電極に電気的に接続されており、前記第１部品が、半導体素子であり、前記第２部品が、半導体素子、又は実装基板である。
　本発明に係る貫通電極付きキャパシタの製造方法は、基板に複数の貫通孔を形成し、前記貫通孔の各々の内部に導体を充填して複数の貫通電極を形成し、前記基板の第１主面上に、絶縁性カバー膜を形成し、前記絶縁性カバー膜の上に、下部電極層、誘電体層、上部電極層をこの順に積層し、前記下部電極層、誘電体層、上部電極層のパターンを形成した後に、前記第１主面を被覆するように保護絶縁膜を形成し、前記保護絶縁膜の表面から、前記上部電極層の表面まで貫通するビア、前記下部電極層の表面まで貫通するビア、および前記貫通電極の表面まで貫通するビアを形成し、前記保護絶縁膜上に複数の接続パッドを形成するものである。
　本発明によれば、製造不良を抑制し、かつ、製造プロセスの自由度の高い貫通電極付きキャパシタ、その製造方法および半導体装置を提供することができるという優れた効果を有する。
本発明を実施するための形態に係る貫通電極付きキャパシタの模式的断面図である。 本発明を実施するための半導体装置の一例を示す模式的断面図である。 本発明の第１実施形態による貫通電極付きキャパシタの模式的断面図を示す。図３のＩＩ－ＩＩ線に沿った概略断面図である。 本発明の第１実施形態による貫通電極付きキャパシタの構成を示す概略平面図である。 図２の本発明の第１実施形態による貫通電極付きキャパシタに裏面パッドおよびカバー樹脂を設けたときの構成を示す概略側面図である。 本発明の第１実施形態による貫通電極付きキャパシタを実装したときの半導体装置の概略断面図である。 本発明の第１実施形態による貫通電極付きキャパシタの製造工程断面図である。 本発明の第１実施形態による貫通電極付きキャパシタの製造工程断面図である。 本発明の第１実施形態による貫通電極付きキャパシタの製造工程断面図である。 本発明の第１実施形態による貫通電極付きキャパシタの製造工程断面図である。 本発明の第１実施形態による貫通電極付きキャパシタの製造工程断面図である。 本発明の第２実施形態による貫通電極付きキャパシタに裏面パッドおよびカバー樹脂を設けたときの構成を示す概略側面図である。 本発明の第２実施形態による貫通電極付きキャパシタの製造工程断面図である。 本発明の第２実施形態による貫通電極付きキャパシタの製造工程断面図である。 本発明の第２実施形態による貫通電極付きキャパシタの製造工程断面図である。 本発明の第２実施形態による貫通電極付きキャパシタの製造工程断面図である。 本発明の第２実施形態による貫通電極付きキャパシタの製造工程断面図である。 特許文献１に記載のチップキャリア型キャパシタの概略構造を示す部分断面図である。
符号の説明
１　　貫通電極付きキャパシタ
２　　基板
３　　表面絶縁膜（第１絶縁膜）
４　　貫通孔
５　　側壁絶縁膜（第１絶縁膜）
６　　裏面絶縁膜
７　　貫通電極
８　　絶縁性カバー膜（第２絶縁膜）
９　　ビア
１０　下部電極
１１　誘電体
１２　上部電極
１３　キャパシタ構造
１４　保護絶縁膜
１６　下部電極接続パッド
１７　上部電極接続パッド
１８　キャパシタ未接続パッド
２０　下部電極接続ビア
２１　上部電極接続ビア
２３　裏面パッド
２４　カバー樹脂
２５　実装基板
２６　半導体素子
３１　貫通電極付きキャパシタ
３２　基板
３３　表面絶縁膜
５０　半導体装置
　図１Ａに、本発明を実施するための形態に係る貫通電極付きキャパシタの模式的断面図を示す。貫通電極付きキャパシタ１ａは、図１Ａに示すように、複数の貫通孔４ａを有するインターポーザ基板（以下、「基板」と略す）２ａを備える。貫通孔４ａの各々の内部には、導体からなる貫通電極７ａが充填されている。基板２ａの第１主面２Ａ上には、絶縁性カバー膜８ａ、キャパシタ構造１３ａ、保護絶縁膜１４ａ、接続パッド１５ａ等が形成されている。
　キャパシタ構造１３ａは、下部電極１０ａ、誘電体１１ａ、上部電極１２ａからなり、絶縁性カバー膜８ａの上に形成されている。保護絶縁膜１４ａは、キャパシタ構造１３ａを被覆するように形成されている。また、接続パッド１５ａは、キャパシタ構造１３ａの少なくとも一部と、保護絶縁膜１４ａを貫通するキャパシタ接続用ビア２０ａを介して電気的に接続されている。さらに、接続パッド１５ａは、対応する貫通電極７ａと、保護絶縁膜１４ａおよび絶縁性カバー膜８ａを貫通する貫通電極接続用ビア９ａを介して電気的に接続されている。
　接続パッド１５ａの少なくとも一つは、キャパシタ接続用ビア２０ａを介して上部電極１２ａに電気的に接続されている。また、上部電極１２ａに電気的に接続されていない接続パッド１５ａの少なくとも一つは、キャパシタ接続用ビア２０ａを介して、下部電極１０ａに電気的に接続されている。
　貫通電極付きキャパシタ１ａは、半導体装置に搭載され、インターポーザ型キャパシタとして使用される。このような半導体装置の一例として、図１Ｂに、本発明を実施するための形態に係る半導体装置の模式的断面図を示す。
　半導体装置５０ａは、図１Ｂに示すように、貫通電極付きキャパシタ１ａ、第１部品である半導体素子（半導体チップ）２６ａ、第２部品である実装基板２５ａを備える。貫通電極付きキャパシタ１ａは、キャパシタ構造１３が形成されている第１主面２Ａ（図１Ａ参照）とは反対側の第２主面２Ｂ（図１Ａ参照）側において、実装基板２５ａに実装される。また、第１主面２Ａ側において、半導体素子２６ａと電気的および物理的に接続される。なお、第２部品として実装基板に代えて、半導体素子の上に搭載してもよい。すなわち、半導体素子間に貫通電極付きキャパシタ１ａを配置してもよい。また、第１部品、第２部品は、其々１つである必要はなく、１つの貫通電極付きキャパシタ１ａに対して、複数個の第１部品、又は／及び第２部品を接続させてもよい。さらに、第１部品、第２部品は、本発明の趣旨を逸脱しない範囲において、半導体素子や実装基板以外の他の部品に置き換えてもよい。また、図１Ｂのように、第１部品と第２部品の間に配置する態様の他、実装基板に内蔵するものであってもよい。
　以下、本発明の好適な実施の形態について添付図面を参照しながら説明する。
　［第１実施形態］
　図２に、本発明の第１実施形態の貫通電極付きキャパシタ１の切断部断面図を示す。貫通電極付きキャパシタ１は、複数の貫通孔４を有するインターポーザ基板（以下、「基板」と略す）２を備える。貫通孔４の各々の内部には、導体からなる貫通電極７が充填されている。基板２の第１主面２Ａ上には、絶縁性カバー膜８、キャパシタ構造１３、保護絶縁膜１４、接続パッド１５等が形成されている。
　基板２の材質は、本第１実施形態においては、半導体基板を適用した例について説明する。半導体基板の材質としては、化合物半導体等でもよく、特に限定されないが、シリコン（Ｓｉ）または砒化ガリウム（ＧａＡｓ）の単結晶が適している。中でも、Ｓｉは、加工性に優れているので、好適である。基板２のサイズは、限定されないが、接続する半導体チップのサイズにほぼ等しいことが好ましい。基板２の厚みは、実装する際のハンドリングに耐える厚みとすることが好ましい。基板２の好ましい厚みは、例えば、１００μｍ～４００μｍである。貫通孔４のサイズも限定されないが、導体を充填した後の抵抗値が十分に小さい方がよい。かかる観点から、数μｍから数十μｍ程度の直径とすることが好ましい。
　各貫通孔４の側壁表面全体は、側壁絶縁膜（第１絶縁膜）５で覆われている。基板２の第１主面２Ａ側は、その全体が表面絶縁膜（第１絶縁膜）３で覆われている。一方、基板２の第１主面２Ａとは反対側の第２主面２Ｂ側は、その全体が裏面絶縁膜（第１絶縁膜）６で覆われている。
　各貫通孔４の内部は、導体が充填されている。この導体は、基板２の厚さ方向に貫通されており、貫通電極７として機能する。ここでは、各貫通電極７は、基板２の主面に形成された表面絶縁膜３、基板２の第２主面２Ｂに形成された裏面絶縁膜６に形成されたパターン開口部にも充填されている。
　表面絶縁膜３、側壁絶縁膜５および裏面絶縁膜６の材質は、特に限定されないが、酸化珪素（ＳｉＯ）、窒化珪素（ＳｉＮｘ）、酸窒化珪素（ＳｉＮＯ）、酸化アルミニウム（Ａｌ２Ｏ３）等が好ましい。表面絶縁膜３、側壁絶縁膜５および裏面絶縁膜６の厚みも、特に限定されないが、絶縁性が確保できる程度、すなわち０．１μｍ～５μｍ程度とすることが好ましい。なお、基板２にＳｉを用いた場合には、熱酸化法により、表面絶縁膜３、側壁絶縁膜５および裏面絶縁膜６を同時に形成することができる。
　貫通孔４に充填される導体は、特に限定されないが、低電気抵抗の点からは、めっき金属が好ましく、特に銅（Ｃｕ）が好適に用いられる。銅等の金属を各貫通孔４の内部に完全に充填することにより、各貫通電極７が形成されている。各貫通電極７の表面は、電気機械研磨（Chemical Mechanical Polishing, ＣＭＰ）法で研磨することにより、表面絶縁膜３の表面と面あわせをしてもよい。基板２の第２主面２Ｂに形成された裏面絶縁膜６についても同様である。
　表面絶縁膜３、および基板２の第１主面２Ａ側に露出している貫通電極７の上は、絶縁性カバー膜（第２絶縁膜）８で覆われている。絶縁性カバー膜８には、各貫通電極７の真上の位置において貫通電極７の径よりも小さい径の貫通電極接続用ビア９が形成されている。
　絶縁性カバー膜８の材質は、限定されないが、酸化珪素、窒化珪素、酸窒化珪素、酸化アルミニウム等が好ましい。絶縁性カバー膜８の膜厚は、限定されないが、１μｍ～５μｍ程度が好ましい。
　キャパシタ構造１３は、絶縁性カバー膜８の上に形成されている。キャパシタ構造１３は、下部電極１０と誘電体１１と上部電極１２とからなるＭＩＭ（metal-insulator-metal）構成（三層構成）を持つ。キャパシタ構造１３は、基板２の全面に一つのセルで設けられていてもよく、複数のセルに分割されていてもよい。
　各貫通電極７の真上の位置には、皿状の窪みが形成されている。それらの窪みには、半導体素子接合パッド１５がそれぞれ形成されている。各半導体素子接合パッド１５は、対応する窪みに嵌合された形になっている。
　下部電極１０の材質は、特に限定されるものではないが、ベース基板との密着性に優れ、且つ薄膜状の誘電体１１への拡散が少ない金属または合金が望ましい。例えば、絶縁性カバー膜８側からチタン（Ｔｉ），クロム（Ｃｒ），タンタル（Ｔａ），モリブデン（Ｍｏ）等の活性金属と、白金（Ｐｔ），ルテニウム（Ｒｕ），窒化チタン（ＴｉＮ），金（Ａｕ）等の高バリア性金属とを、この順で成膜したものが好適である。前記活性金属は、下部電極１０の下層膜との密着層として好適である。
　下部電極１０の基板２側に接する密着層と、誘電体１１に接する高バリア性金属との間に、タングステン（Ｗ），モリブデン（Ｍｏ），鉄（Ｆｅ），ニッケル（Ｎｉ）およびコバ
ルト（Ｃｏ）のいずれかにより形成される高弾性金属膜を挟むと、いっそう好適である。
　上部電極１２の材質は、限定されないが、薄膜状の誘電体１１への拡散の少ないものが望ましく、例えばＰｔ，Ｒｕ，ＴｉＮ，Ａｕが好適である。
　下部電極１０と上部電極１２の製造方法は限定されないが、スパッタ法，ＣＶＤ（Chemical Vapor Deposition）法，蒸着法、又はめっき法が好適である。
　誘電体１１の材質も、高絶縁性の材料であれば特に限定されない。例えば、酸化タンタル，酸化アルミニウム，酸化シリコン等を適用することができる。より好ましくは、高誘電率を有するペロブスカイト構造を有する化合物である。ペロブスカイト構造を有する化合物としては、ＳｒＴｉＯ３、ＳｒＴｉＯ３のＳｒの一部をＢａに置換した（Ｓｒ，Ｂａ）ＴｉＯ３を挙げることができる。また、ＰｂＴｉＯ３やＢａＴｉＯ３を骨格としてＡサイト（Ｐｂ，Ｂａ）の一部をＳｒ，Ｃａ，Ｌａ等で置換することによってＡサイトの平均原子価を２価にした複合ペロブスカイト化合物や、Ｂサイト（Ｔｉ）の一部をＭｇ，Ｗ，Ｎｂ，Ｚｒ，Ｎｉ，Ｚｎ等で置換してＢサイトの平均原子価を４価にした複合ペロブスカイト化合物が望ましい。
　誘電体１１の製造方法は、限定されないが、スパッタ法，ＣＶＤ法またはゾルゲル法が好適である。
　保護絶縁膜１４は、露出するキャパシタ構造１３を被覆するように形成されている。但し、保護絶縁膜１４は、各貫通電極７と接続する部分において開口部が形成されている。
　半導体素子接合パッド１５は、各貫通電極７の上に形成された皿状の窪みに嵌合するように形成されている。言い換えると、半導体素子接合パッド１５は、その底部において、貫通電極７と当接しており、その側面において、絶縁性カバー膜８、保護絶縁膜１４と当接している。
　半導体素子接合パッド１５には、３種類のパッドが形成されている。すなわち、キャパシタ構造１３の下部電極１０に電気的に接続されているパッド（以下、「下部電極接続パッド」と称する）１６と、上部電極１２に電気的に接続されているパッド（以下、「上部電極接続パッド」と称する）１７と、キャパシタ構造１３に電気的に接続されていないパッド（以下、「キャパシタ未接続パッド」と称する）１８がある。
　下部電極接続パッド１６は、キャパシタ構造１３の下部電極１０との電気的接続が、保護絶縁膜１４に形成されたキャパシタ接続用ビア（以下、これを「下部電極接続ビア」と称する）２０を介してなされている。上部電極接続パッド１７は、キャパシタ構造１３の上部電極１２との電気的接続が、保護絶縁膜１４に形成されたキャパシタ接続用ビア（以下、これを「上部電極接続ビア」と称する）２１を介してなされている。
　保護絶縁膜１４の材質や厚みは、特に限定されない。保護絶縁膜１４の好適な材料としては、ＳｉＯ２やＳｉ３Ｎ４からなる無機絶縁膜や、ポリイミドやエポキシ樹脂等の有機絶縁膜を挙げることができる。
　半導体素子接合パッド１５の材質は、特に限定されないが、めっき金属とするのが好適であり、特にＣｕが適している。Ｃｕの下地にＴｉ等の密着層があってもよい。Ｃｕめっき膜の厚みは限定されないが、１μｍ～２０μｍ程度が好適である。半導体素子に接合する際には、表面側から金／ニッケル（Ａｕ／Ｎｉ）や錫（Ｓｎ）等で表面処理が施されていることがより望ましい。
　ここでは、下部電極接続ビア２０は、下部電極接続パッド１６と一体形成されている。上部電極接続ビア２１は、上部電極接続パッド１７と一体形成されている。
　図３に、本第１実施形態の貫通電極付きキャパシタ１の平面図を示す。図３において符号ＩＩ－ＩＩ線に沿った断面構成が、図２に対応している。
　本第１実施形態では、下部電極接続パッド１６がグランドパッド、上部電極接続パッド１７が電源パッド、キャパシタ未接続パッド１８が信号パッドとして機能する。勿論、下部電極接続パッド１６を電源パッドとし、上部電極接続パッド１７をグランドパッドとしてもよい。また、下部電極接続ビア２０は、ここではドーナツ形状をしているが、この形状に限定されるものではなく、その位置や数も限定されない。上部電極接続ビア２１も、ここでは三角形の形状を有しているが、その形状および位置、数はいずれも限定されない。半導体素子接合パッド１５の形状についても、図示されたものに限定されるものではない。
　図４に、以上の構成を持つ貫通電極付きキャパシタ１の第２主面２Ｂ側に、実装用の裏面パッド２３を形成し、第１主面２Ａおよび第２主面２Ｂにそれぞれカバー樹脂(ＳＲ)２４を形成した状態の断面図を示す。この状態では、貫通電極付きキャパシタ１の第２主面２Ｂは、各貫通電極７と重なる位置にそれぞれ裏面パッド２３が形成されており、それ以外の部分はカバー樹脂２４で覆われている。貫通電極付きキャパシタ１の第１主面２Ａ側は、各半導体素子接合パッド１５に露出面が形成されるように、カバー樹脂２４が被覆されている。
　図５に、本第１実施形態１に係る半導体装置５０の一例を示す模式的断面図を示す。貫通電極付きキャパシタ１は、裏面パッド２３およびカバー樹脂２４を備えた状態で、図５に示すように、実装基板２５上に実装される。実装基板２５と貫通電極付きキャパシタ１は、裏面パッド２３を介して電気的に接続される。同様に、貫通電極付きキャパシタ１と半導体素子２６は、半導体素子接合パッド１５を介して接続される。こうして、貫通電極付きキャパシタ１は、いわゆるインターポーザ型キャパシタとして使用可能となる。貫通電極付きキャパシタ１は、特に半田接続に適したキャパシタ部品となる。
　図２～４を用いて説明した第１実施形態の貫通電極付きキャパシタ１では、基板２の厚みを実装工程でハンドリングが可能な厚みで製造可能なため、取り扱いが容易である。また、熱変化が生じた場合には、絶縁性カバー膜（第２絶縁膜）８がないと、基板２と貫通電極７との熱膨張の違いにより、基板２の第１主面２Ａより貫通電極７が飛び出したり、逆に窪んだりする問題が起こり、キャパシタ構造１３の誘電体１１が損傷してしまう恐れがある。しかし、本第１実施形態の貫通電極付きキャパシタ１によれば、絶縁性カバー膜（第２絶縁膜）８を設けているので、キャパシタ構造１３を形成した側（図２中の上側）において貫通電極７が基板２の厚さ方向（図２では上方）へ変形するのを抑制することができる。その結果、キャパシタ構造１３の誘電体１１の劣化が防止され、信頼性の高いキャパシタ構造１３を実現することができる。
　（貫通電極付きキャパシタの製造方法）
　次に、図６Ａ～図６Ｅを参照しながら、上述した貫通電極付きキャパシタ１の製造方法について説明する。
　先ず、基板２に複数の貫通孔４を形成した後、表面絶縁膜（第１絶縁膜）３を基板２の第１主面２Ａに形成する。これにより、基板２の第１主面２Ａ全体が表面絶縁膜３で被覆される。また、各貫通孔４の側壁に側壁絶縁膜（第１絶縁膜）５を形成し、貫通孔４の側壁全体を側壁絶縁膜５で覆う。さらに、基板２の第２主面２Ｂに裏面絶縁膜６を形成し、基板２の裏面全体を側壁絶縁膜５で覆う（図６Ａ参照）。なお、表面絶縁膜３を形成する際に、同時に側壁絶縁膜５と裏面絶縁膜６を形成してもよいし、別々に形成してもよい。
　貫通孔４の形成方法は、限定されないが、ＩＣＰ－ＲＩＥ（Inductively Coupled Plasma Reactive Ion Etching（ 誘導結合プラズマ反応性イオンエッチング））装置を用いたドライエッチングが好適に用いられる。特に、エッチングガスと側壁保護膜形成用ガスとを交互に導入する「ボッシュプロセス」を用いることにより、高アスペクト比で貫通孔４を形成することができる。表面絶縁膜３と側壁絶縁膜５および裏面絶縁膜６を形成する方法は限定されないが、ＣＶＤ法が好適に用いられる。基板２がＳｉよりなる場合は、熱酸化法が好適に用いられる。
　次に、導体を各貫通孔４の内部に充填し、貫通電極７を形成する。ここで、導体の充填方法は限定されない。例えば、めっき法、ＣＶＤ法、導電ペースト充填法などが使用できる。これらのうち、めっき法を用いるのがより好適である。Ｃｕ等の低抵抗な貫通電極７を形成するのに有利だからである。また、貫通孔４内の側壁絶縁膜５と貫通電極７との界面に、拡散を防止するバリア層を形成してもよい。バリア層の材質も限定されないが、窒化チタン、窒化タンタル等が好適である。各貫通電極７は、基板２だけでなく、表面絶縁膜３と裏面絶縁膜６の開口部にも形成されている。
　次に、表面絶縁膜３上、及び貫通電極７の上端面の上に、絶縁性カバー膜（第２絶縁膜）８を形成する。すなわち、絶縁性カバー膜８により、表面絶縁膜３と貫通電極７の上端面の全体が被覆される（図６Ｂ参照）。
　続いて、絶縁性カバー膜８の上に、下部電極１０、誘電体１１、上部電極１２をこの順に積層する（図６Ｃ参照）。ここで、高誘電率の誘電体１１を得るためには、下部電極１０、誘電体１１、上部電極１２の成膜時または成膜後の加熱が必要となる。
　ここで、上記特許文献１のように基板１０２上に貫通電極１０１を形成し、その後にキャパシタ構造１０６を形成する方法は、キャパシタ構造１０６の形成工程中に行われる基板１０２の加熱処理により、製造不良が生じやすいという問題があった。一方、キャパシタ構造を基板に形成した後に別途、貫通電極を形成する方法は、前述した通り、製造不良や製造プロセスの自由度が低下するという問題があった。
　本第１実施形態によれば、絶縁性カバー膜８を配設しているので、以下の効果を得ることができる。すなわち、キャパシタ構造１３を形成するための加熱処理時に、基板２の材料と貫通電極７の材料との熱膨張係数の差によって生ずる貫通電極７のキャパシタ構造１３の方向（図２中の上方方向）への伸縮を、絶縁性カバー膜８により抑制することができる。その結果、貫通電極７の伸縮によって、キャパシタ構造１３の誘電体１１が劣化するのを防止し、製造不良の発生を防止できる。しかも、下部電極１０をＷ，Ｍｏ，Ｆｅ，Ｎｉ，Ｃｏのうちいずれかにより形成される高弾性金属膜を含む膜構成とすることにより、貫通電極７の熱膨張による誘電体１１の損傷を一段と抑制することができる。
　次に、エッチング法により、下部電極１０と誘電体１１と上部電極１２の三層を選択的に除去し、各貫通電極７と重なる位置に窪みを形成する。その後、三層構成のキャパシタ構造１３の上に保護絶縁膜１４を形成して、キャパシタ構造１３の全面を覆う（図６Ｄ参照）。
　次に、各貫通電極７と重なる位置において保護絶縁膜１４および絶縁性カバー膜８を選択的に除去することにより、貫通電極接続用ビア９を複数個形成する。また、下部電極１０と重なる位置において保護絶縁膜１４を選択的に除去し、下部電極１０に下部電極接続パッド１６を接続するための下部電極接続ビア２０を形成する。さらに、上部電極１２と重なる位置において保護絶縁膜１４を選択的に除去し、上部電極１２に上部電極接続パッド１７を接続するための上部電極接続ビア２１を形成する。
　続いて、保護絶縁膜１４の上のキャパシタ構造１３の各窪みと重なる位置において、半導体素子接合パッド１５を複数個形成する（図６Ｅ参照）。これにより、貫通電極７と半導体素子接合パッド１５が電気的に接続される。以上の工程等を経て、図２～図４に示した貫通電極付きキャパシタ１が完成する。
　その後、半導体素子２６と実装基板２５との間に配置して使用するために、図５に示したように、基板２の第２主面２Ｂに裏面パッド２３を形成し、基板２の第１主面２Ａと第２主面２Ｂにカバー樹脂２４を形成してもよい。
　本発明の第１実施形態の貫通電極付きキャパシタ１によれば、基板２の第１主面２Ａ上に絶縁性カバー膜（第２絶縁膜）８が形成されている。そして、絶縁性カバー膜８の上にキャパシタ構造１３が形成されている。このため、キャパシタ構造１３を形成するための加熱工程を実施しても、基板２の材料と貫通電極７の材料との熱膨張係数の差によって生じる基板２の厚さ方向への貫通電極７の伸縮を、絶縁性カバー膜８によって抑制することができる。その結果、貫通電極７の伸縮によって、キャパシタ構造１３の誘電体１１が劣化するのを防止し、製造不良の発生を防止できる。
　前述したように、キャパシタ構造を基板に形成した後に貫通電極７を形成する場合、貫通電極を形成する際に基板にクラックが発生し、そのクラックがキャパシタ構造まで進展して不良になる恐れがある。また、キャパシタ構造を基板に形成した後に貫通電極７を形成する場合、基板に貫通孔を設ける際に、キャパシタ構造がエッチングされないプロセスに制限されてしまう。
　また、基板に貫通電極を先に形成する方法、キャパシタ構造を形成してから基板に貫通電極を形成する方法いずれにおいても、基板の厚みが小さい方がビア中への導体の充填（貫通電極の形成）は容易である。しかしながら、基板の厚みを小さくすると製造工程でのハンドリングが困難になるという問題や、実装プロセスで基板が損傷してしまう恐れがあるという問題がある。
　本発明の第１実施形態の貫通電極付きキャパシタ１によれば、貫通電極７を配設した基板２上にキャパシタ構造を形成する方法を採用しているので、製造プロセスの自由度が高い。従って、高い自由度を持って貫通電極７を形成することができる。また、貫通電極７の形成を容易にするために、無理に基板２を薄くする必要もない。よって、貫通電極７の形成が容易であると共に、製造工程や実装プロセスでのハンドリング時に損傷が起こりにくい。
　しかも、基板２の第１主面２Ａを表面絶縁膜３と絶縁性カバー膜８で覆うと共に、キャパシタ構造１３を絶縁性カバー膜８の上に設けるという構成を採用しているので、低コストで済む。
　ところで、受動素子を実装基板の内部に形成すると、受動素子部品の実装コストを低下することができ、またパッケージやモジュールの小型化が可能となることから、受動素子を内蔵した実装基板の開発も活発に行われている。上記特許文献７には、実装基板内部の実装可能な上下面に接続パッドを有する積層セラミックコンデンサが開示されている。
　しかしながら、上記特許文献７においては、狭ピッチで接続パッドを形成することができないという問題がある。これは、積層セラミックコンデンサで形成可能なレベルまでビアのサイズを小さくすることができないためである。
　一方、本第１実施形態に係る貫通電極付きキャパシタによれば、これらの問題を解決することができる。すなわち、上記特許文献７に比して狭ピッチで接続パッドを形成することも可能である。
　なお、半導体素子接続パッド１５の各々が、対応する貫通電極７に電気的に接続されている。そして、半導体素子２６の少なくとも一つが上部電極１２に電気的に接続され、上部電極１２に電気的に接続されていない半導体素子接続パッド１５の少なくとも一つが、下部電極１０に電気的に接続されている。これにより、貫通電極付きキャパシタ１をインターポーザ型キャパシタとして使用可能である。
　なお、本第１実施形態においては、表面絶縁膜３を設ける例を説明したが、表面絶縁膜３を設けずに、絶縁性カバー膜８を基板２の第１主面の直上に設ける態様としてもよい。
　[第２実施形態]
　図７に、本発明の第２実施形態の貫通電極付きキャパシタ３１を示す。本第２実施形態では、上記第１実施形態で説明した図面の構成と共通する部分については、同一符号を付してその説明を省略する。
　上記第１実施形態との大きな違いは、インターポーザ基板（以下、基板と略す）３２が絶縁体で形成されている点である。基板３２の材料は、絶縁体であれば限定されないが、例えば、ガラス、セラミック、酸化物単結晶等が利用できる。結晶化ガラス、低温焼成セラミック(ガラスとセラミックの複合体)も好適に利用できる。
　本第２実施形態の貫通電極付きキャパシタ３１では、基板３２の第１主面３２Ａとそれから露出している貫通電極７の上面に、絶縁性カバー膜（表面絶縁膜）３３が形成されている。上記第１実施形態においては、表面絶縁膜３、絶縁性カバー膜８の２層の絶縁膜から構成されていたのに対し、本第２実施形態においては、絶縁性カバー膜３３の１層の絶縁膜により構成される。
　各貫通孔４の側壁には、上記第１実施形態とは異なり、絶縁膜が設けられていない。これは、基板３２が絶縁体から形成されているため、各貫通孔４の内部の貫通電極７と基板３２との絶縁が不要だからである。
　基板３２を絶縁体で形成した場合、絶縁性の観点からは、通常、基板３２の第１主面３２Ａを覆う絶縁膜は必要ない。しかし、上述した第１実施形態の貫通電極付きキャパシタ１と同様に、絶縁性カバー膜３３を用いることによって、貫通電極７と基板３２との熱膨張差に起因する貫通電極７の変形を抑制することができる。
　基板３２を結晶化ガラス、セラミック、低温焼結セラミック等で形成した場合には、キャパシタ構造１３を薄膜で形成すると、基板３２の第１主面３２Ａの凹凸に起因して、キャパシタ構造１３の製造歩留りや信頼性が低下するという問題がある。これに対して、本第２実施形態においては、基板３２の第１主面３２Ａ全体を絶縁性カバー膜３３で覆っているので、絶縁性カバー膜３３によって基板３２の表面の凹凸が吸収され、絶縁性カバー膜３３の表面が平坦になる。その結果、キャパシタ構造１３の歩留りおよび信頼性が向上するという効果がある。
　貫通電極７の材料は限定されないが、めっきで形成する場合にはＣｕが好適である。基板３２がセラミックや低温焼結セラミックで形成される場合は、同時焼結で形成されるＣｕ，Ａｇ（銀），Ａｇを含む合金等が好適に用いられる。
　絶縁性カバー膜３３の材料も、限定されない。好適な例としては、酸化珪素、窒化珪素、酸窒化珪素、酸化アルミニウム等を挙げることができる。基板３２がセラミックや低温焼結セラミック製の場合は、スピンオングラス（Spin-On-Glass（ＳＯＧ））で形成される材料も好適である。基板３２に絶縁体を用いた場合、各貫通孔４の側壁に絶縁膜を形成する必要がなく、その分だけ構成を簡素化できるという利点がある。
　（貫通電極付きキャパシタの製造方法）
　次に、図８Ａ～図８Ｅを参照しながら、第２実施形態の貫通電極付きキャパシタ３１の製造方法について説明する。以下では、上記第１実施形態で説明した図６の構成と共通する部分については、同一符号を付してその説明を省略する。
　先ず、絶縁体からなる基板３２に貫通孔４を複数個形成した後、各貫通孔４の内部に貫通電極７を形成する（図８Ａ参照）。貫通孔４は、ＩＣＰ－ＲＩＥ法で形成してもよいし、感光性結晶化ガラスを用いたフッ酸によるエッチング法で形成してもよい。基板３２がセラミックや低温焼結セラミック製である場合は、セラミックのグリーンシートの加工によって形成してもよい。
　貫通電極７の形成方法は限定されないが、めっき法が好適である。基板３２にセラミックや低温焼結セラミックを使用した場合には、ペーストの同時焼結により貫通電極７を形成してもよい。また、貫通孔４と貫通電極７との間には、拡散を防止するバリア層を形成してもよい。バリア層の材質も限定されないが、窒化チタン、窒化タンタル等が好適である。
　次に、貫通電極７上方側において、基板３２の表面および貫通電極７の上端面の上に、絶縁性カバー膜３３を形成する。これにより、基板３２と貫通電極７の上端面の全体を表面保護膜３３が被覆する（図８Ｂ参照）。絶縁性カバー膜３３の形成方法は限定されないが、ＣＶＤ法またはＳＯＧ法が好適に用いられる。
　次に、絶縁性カバー膜３３と貫通電極７の上端面の上に、下部電極１０、誘電体１１、上部電極１２をこの順に積層する（図８Ｃ参照）。ここで、上述した第１実施形態と同様に、高誘電率の誘電体１１を得るためには、下部電極１０、誘電体１１、上部電極１２の成膜時または成膜後の加熱が必要となる。
　本第２実施形態によれば、上記第１実施形態に説明したように、絶縁性カバー膜３３を配設しているので、以下の効果を得ることができる。すなわち、すなわち、キャパシタ構造１３を形成するための加熱処理時に、基板２の材料と貫通電極７の材料との熱膨張係数の差によって生ずる貫通電極７のキャパシタ構造１３の方向（図２中の上方方向）への伸縮を、絶縁性カバー膜８により抑制することができる。しかも、下部電極１０をＷ，Ｍｏ，Ｆｅ，Ｎｉ，Ｃｏのうちいずれかにより形成される高弾性金属膜を含む膜構成とすることにより、貫通電極７の熱膨張による誘電体１１の損傷を一段と抑制することができる。
　また、例えばセラミック等の表面に比較的大きい凹凸がある基板３２を使用した場合には、その上に薄膜状の誘電体１１を形成すると、欠陥等により歩留りが低下してしまう問題がある。これに対して、本発明では、絶縁性カバー膜３３を形成したことにより、基板３２の第１主面３２Ａの凹凸が抑制されるので、歩留りが向上する。
　次に、エッチング法により、下部電極１０、誘電体１１、上部電極１２の三層を選択的に除去し、各貫通電極７と重なる位置に窪みを形成する。その後、三層構成のキャパシタ構造１３の上に保護絶縁膜１４を形成して、キャパシタ構造１３の全面を覆う（図８Ｄ参照）。
　次に、各貫通電極７と重なる位置において保護絶縁膜１４および絶縁性カバー膜８を選択的に除去し、貫通電極接続用ビア９を複数個形成する（図８Ｅ参照）。また、下部電極１０と重なる位置において保護絶縁膜１４を選択的に除去し、下部電極１０に下部電極接続パッド１６を接続するための下部電極接続ビア２０を形成する。さらに、上部電極１２と重なる位置において保護絶縁膜１４を選択的に除去し、上部電極１２に上部電極１２を接続するための上部電極接続ビア２１を形成する。
　続いて、保護絶縁膜１４の上のキャパシタ構造１３の各窪みと重なる位置において、半導体素子接合パッド１５を複数個形成する。その後、半導体素子２６と実装基板２５との間に配置して使用するために、図７に示したように、基板２の第２主面２Ｂに裏面パッド２３を形成し、基板３２の第１主面３２Ａと第２主面３２Ｂにカバー樹脂２４を形成する。こうして、図７に示した貫通電極付きキャパシタ３１が完成する。
　以上説明した第２実施形態の製造方法では、図６に示した第１実施形態の製造方法に比較して、貫通孔４の側壁および基板３２の第２主面３２Ｂに側壁絶縁膜５および裏面絶縁膜６をそれぞれ形成する工程が不要となり、その分だけ製造工程を簡素化できるという利点がある。
　本発明の第２実施形態の貫通電極付きキャパシタ３１では、上述したように、絶縁体からなる基板３２の第１主面３２Ａが絶縁性カバー膜３３で覆われており、その絶縁性カバー膜３３の上にキャパシタ構造１３が形成されている。このため、基板３２に貫通電極７を形成した後にキャパシタ構造１３を形成するための基板３２の加熱工程を実施しても、基板３２の材料と貫通電極７の材料との熱膨張係数の差によって生じる、基板３２の厚さ方向への貫通電極７の伸縮が、絶縁性カバー膜３３によって抑制される。その結果、キャパシタ構造１３の誘電体１１の劣化が防止される、つまり、製造不良の発生を防止できるから、基板３２にキャパシタ構造１３を形成した後に貫通電極７を形成する場合のプロセスの制限を受けることがなく、高い自由度をもって貫通電極７を形成することができる。また、貫通電極７の形成を容易にするために、無理に基板３２を薄くする必要もない。よって、貫通電極７の形成が容易であると共に、製造工程や実装プロセスでのハンドリング時に損傷が起こりにくい。
　しかも、基板３２の第１主面３２Ａを絶縁性カバー膜３３で覆うと共に、キャパシタ構造１３を絶縁性カバー膜３３の上に設けるだけでよいので、低コストで済む。
　さらに、上記のように貫通電極７の形成が容易であるから、基板３２の厚みをハンドリングし易いものにすることができ、したがって製造過程での取り扱いが容易になる。よって、貫通電極付きキャパシタ３１を容易に製造することができる。
　なお、半導体素子接続パッド１５の各々が対応する貫通電極７に電気的に接続され、半導体素子接続パッド１５の少なくとも一つが上部電極１２に電気的に接続され、上部電極１２に電気的に接続されていない半導体素子接続パッド１５の少なくとも一つが、下部電極１０に電気的に接続されているので、貫通電極付きキャパシタ３１をインターポーザ型キャパシタとして使用可能である。
　本発明をいっそう詳細に説明するため、以下において、上記第１実施形態および第２実施形態の具体例について説明する。
　（実施例１）
　本実施例１では、図６に示す方法（第１実施形態）を用いて、図４の貫通電極付きキャパシタ１（第１実施形態）を製造した。
　まず、基板（インターポーザ基板）２として厚さ３５０μｍのＳｉウエハを準備した。そして、ＩＣＰ－ＲＩＥ装置を用いたボッシュプロセスにより、半導体素子の直径５０μｍの端子の位置に対応させて、当該半導体素子が複数とれるように直径５０μｍの貫通孔４を複数個、基板２に形成した。
　次に、水蒸気を用いた熱酸化処理を行い、基板２の第１主面２Ａに表面絶縁膜（第１絶縁膜）３を、各貫通孔４の側壁に側壁絶縁膜（第１絶縁膜）５を、基板２の第２主面２Ｂに裏面絶縁膜６を、それぞれ形成した。次に、ＣＶＤ法により、バリア層のＴｉＮ、めっきシード層のＣｕの順にそれぞれの膜を１００ｎｍ、３００ｎｍの厚みで形成した。次いで、Ｃｕのフィルドめっきを行い、各貫通孔４の内部を完全にＣｕで充填して貫通電極７を形成した。その後、基板２の第１主面２Ａと第２主面２ＢをＣＭＰで研削し、基板２の両面のめっき膜とシード層とバリア層を除去した。
　続いて、基板２の第１主面２ＡにＴＥＯＳ（Tetraethoxysilane）を原料としたプラズマＣＶＤ法により、３５０℃で、絶縁性カバー膜（第２絶縁膜）８としてのＳｉＯ２膜を１μｍの厚みに形成した。次に、ＤＣマグネトロンスパッタ法により、キャパシタ構造１３を形成する下部電極１０を成膜した。具体的には、下部電極１０として、Ｔａ，Ｒｕの順にそれぞれ５０ｎｍの厚みで、加熱せずに成膜した。また、ＲＦスパッタ法により、キャパシタ構造１３を形成する誘電体１１として、Ｍｎを５％添加したＳｒＴｉＯ３（ＳＴＯ）を４００℃で５０ｎｍの厚みに成膜した。さらに、ＤＣマグネトロンスパッタ法により、キャパシタ構造１３を形成する上部電極１２として、Ｒｕを１００ｎｍの厚みで基板２の加熱なしで成膜した。
　次いで、フォトリソグラフィー法によりパターニングしたフォトレジスト膜をマスクとして、Ａｒ（アルゴン）のイオンミリング法により上部電極１２をパターニングした。そのフォトレジスト膜をメチルエチルケトン洗浄および酸素プラズマ洗浄で除去した後、パターニングしたフォトレジスト膜をマスクとして、誘電体１１を弗酸と硝酸の混合水溶液によるエッチング法でパターニングした。そのフォトレジスト膜を除去した後、パターニングしたレジストをマスクとして、Ａｒのイオンミリング法により下部電極１０をパターニングした。こうして、各貫通電極７に重なる位置にそれぞれ溝を形成した。
　次に、保護絶縁膜１４としてのＳｉＯ２膜を、絶縁性カバー膜８と同様に、３５０℃でのプラズマＣＶＤ法により、１μｍの厚みに成膜した。そして、フォトレジスト膜をマスクとしたＲＩＥ加工により、保護絶縁膜１４および絶縁性カバー膜８の所定位置に、下部電極接続ビア２０、上部電極接続ビア２１および貫通電極接続用ビア９を形成した。そのフォトレジスト膜を除去した後、電解めっきのシード層として、ウエハ側からＴｉを５０ｎｍ、Ｃｕを３００ｎｍの厚みで順に成膜した。貫通電極接続用ビア９は直径３０μｍとした。
　次に、電解めっきのシード層として、ウエハ側からＴｉを５０ｎｍ、Ｃｕを３００ｎｍの厚みで成膜した。その後、レジスト膜をマスクとして電解めっき法により、Ｃｕで半導体素子接合パッド１５を形成した。そして、レジスト膜およびシード層を剥離して図２に示す構造を得た。
　次に、絶縁樹脂として感光性エポキシ－フェノール樹脂を基板２の第１主面２Ａに塗布し、露光・現像により、各半導体素子接合パッド１５が露出するようにパターニングした。次いで、２００℃でキュアし、基板２の第１主面２Ａにカバー樹脂２４を形成した。裏面パッド２３と第２主面２Ｂのカバー樹脂２４についても、このカバー樹脂２４と同様にして形成した。こうして、図４に示す構造を得た。
　次に、Ｃｕ製の各半導体素子接合パッド１５上に、無電解めっき法で、端子電極側からＮｉ、Ａｕをそれぞれ３μｍ、０．０５μｍの厚みで成膜した。その後、ウエハを切断し、得られた貫通電極付きキャパシタ１をチップ状に分割した。
　上記工程を経て、半導体素子接合パッド１５が９０００個、容量が７．０μＦ、サイズが２０ｍｍ角の貫通電極付きキャパシタ１を得た。
　チップ状の貫通電極付きキャパシタ１を、Ｓｎ－Ａｇ－Ｃｕ半田によって、図５に示すように、半導体素子２６と実装基板２５との間に接続し、電源電圧１Ｖ、最大負荷電流１００Ａ、クロック周波数２ＧＨｚの半導体素子２６を動作させたところ、電源ノイズは目標の５０ｍＶ以下であることが確認できた。
　（実施例２）
　本実施例２では、図８に示す方法（第２実施形態）を用いて、図７の貫通電極付きキャパシタ３１（第２実施形態）を製造した。
　インターポーザ基板３２として、厚み２００μｍのアルカリフリー・ガラスを使用した。ＲＩＥ法で、直径５０μｍの半導体素子２６の端子位置に対応した貫通孔４を複数個、半導体素子２６が複数とれるように形成した。
　次に、ＣＶＤ法により、バリア層のＴｉＮ、めっきシード層のＣｕの順にそれぞれの膜を１００ｎｍ、３００ｎｍの厚みで形成した。続いて、Ｃｕのフィルドめっきを行い、各貫通孔４の内部をＣｕで完全に充填して、複数の貫通電極７を形成した。
　次に、基板３２の第１主面３２Ａと第２主面３２ＢをＣＭＰで研削し、基板３２の両面のめっき膜とシード層とバリア層を除去した。続いて、基板３２の第１主面３２Ａに、ＴＥＯＳを原料としたプラズマＣＶＤ法により、３５０℃で、絶縁性カバー膜３３としてのＳｉＯ２膜を１μｍの厚みに形成した。
　その後のプロセスは、上記実施例１における絶縁性カバー膜（第２絶縁膜）８が本実施例２の絶縁性カバー膜３３に代わった点を除いて、上記実施例１と同様に実施し、図７の構造を持つ貫通電極付きキャパシタ３１を得た。
　次に、Ｃｕ製の各半導体素子接合パッド１５上に、上記実施例１と同様にして、端子電極側からＮｉ、Ａｕをそれぞれ３μｍ、０．０５μｍの厚みで成膜した。その後、ウエハを切断し、得られた貫通電極付きキャパシタ１をチップ状に分割した。
　上記工程等を経て、半導体素子接合パッド１５が９０００個、容量がほぼ実施例１と同じ６、９μＦ、サイズが２０ｍｍ角の貫通電極付きキャパシタ３１を得た。
　また、上記実施例１と同様にして、チップ状の貫通電極付きキャパシタ３１を半導体素子２６と実装基板２５との間に接続し、電源ノイズを評価したところ、上記実施例１と同様の目標の５０ｍＶ以下という良好な結果が得られた。
　（実施例３）
　本実施例３では、図８に示す方法（第２実施形態）を用いて、図７の貫通電極付きキャパシタ３１（第２実施形態）を製造した。
　低温焼結セラミックのグリーンシートを加工して、直径１００μｍの貫通孔４を複数個形成してから、各貫通孔４の内部にＡｇペーストを充填して積層した。その後、低温焼結セラミックとＡｇペーストとを同時に焼結して、貫通電極７付きの基板３２を得た。
　次に、基板３２の第１主面３２ＡにＳＯＧ材を塗布してから熱処理を繰り返し、基板３２の第１主面３２Ａに厚み１μｍの絶縁性カバー膜３３を形成した。次に、キャパシタ構造１３を構成する下部電極１０を成膜した。具体的には、下部電極１０として、ＤＣマグネトロンスパッタ法により、Ｔａ、Ｍｏ、Ｒｕの順でそれぞれ５０ｎｍ、１μｍ、１００ｎｍの厚みで、加熱せずに成膜した。誘電体１１と上部電極１２は、上述した実施例１と同様に成膜した。
　それ以後の工程は、実施例２と同様に行った。ただし、貫通電極接続用ビア９のサイズは、直径５０μｍとした。
　上記工程を経て、半導体素子接合パッド１５が４００個、容量が１．７μＦ、サイズが１０ｍｍ角の貫通電極付きキャパシタ３１を得た。
　本実施例３で得られた貫通電極付きキャパシタ３１を、電源電圧３．３Ｖ、クロック周波数１ＧＨｚで動作させて、電源ノイズを評価したところ、電源ノイズは目標の５０ｍＶ以下であるばかりでなく、ほとんど電源ノイズがないことが確認できた。
　以上、実施形態および実施例を参照して本願発明を説明したが、本願発明は、上記実施形態および実施例に限定されたものではない。本願発明の構成や詳細には、本願発明の趣旨を逸脱しない範疇において、当業者が理解し得る様々な変更をすることができる。
　本明細書は、さらに以下の発明を開示する。
（付記１）　複数の貫通孔を有する基板と、
　前記基板の表面と前記貫通孔の各々の側壁を覆う第１絶縁膜と、
　前記貫通孔の各々の内部に充填された導体からなる貫通電極と、
　前記第１絶縁膜の上に形成された、前記基板の表面を覆う第２絶縁膜と、
　前記第２絶縁膜の上に形成された、下部電極と誘電体と上部電極とからなるキャパシタ構造と、
　前記キャパシタ構造を覆う保護絶縁膜と、
　前記保護絶縁膜の上に形成された複数の接続パッドとを備え、
　前記接続パッドの各々は、保護絶縁膜と前記第２絶縁膜を貫通するビアを介して、対応する前記貫通電極に電気的に接続されており、
　前記接続パッドの少なくとも一つは、前記保護絶縁膜を貫通するビアを介して、前記上部電極に電気的に接続されており、
　前記上部電極に電気的に接続されていない前記接続パッドの少なくとも一つは、前記保護絶縁膜を貫通するビアを介して、前記下部電極に電気的に接続されていることを特徴とする貫通電極付きキャパシタ。
（付記２）　複数の貫通孔を有する、絶縁体からなる基板と、
　前記基板の表面を覆う絶縁膜と、
　前記貫通孔の各々の内部に充填された導体からなる貫通電極と、
　前記絶縁膜の上に形成された、下部電極と誘電体と上部電極とからなるキャパシタ構造と、
　前記キャパシタ構造を覆う保護絶縁膜と、
　前記保護絶縁膜の上に形成された複数の接続パッドとを備え、
　前記接続パッドの各々は、前記保護絶縁膜と前記絶縁膜を貫通するビアを介して、対応する前記貫通電極に電気的に接続されており、
　前記接続パッドの少なくとも一つは、前記保護絶縁膜を貫通するビアを介して、前記上部電極に電気的に接続されており、
　前記上部電極に電気的に接続されていない前記接続パッドの少なくとも一つは、前記保護絶縁膜を貫通するビアを介して、前記下部電極に電気的に接続されていることを特徴とする貫通電極付きキャパシタ。
（付記３）　基板に複数の貫通孔を形成する工程と、
　前記基板の表面と前記貫通孔の各々の側壁を覆う第１絶縁膜を形成する工程と、
　前記貫通孔の各々の内部に導体を充填して複数の貫通電極を形成する工程と、
　前記第１絶縁膜の上に前記基板の表面を覆う第２絶縁膜を形成する工程と、
　前記第２の絶縁膜の上に、下部電極と誘電体と上部電極とからなるキャパシタ構造を形成する工程と、
　前記キャパシタを覆う保護絶縁膜を形成する工程と、
　前記保護絶縁膜の上に複数の接続パッドを形成する工程とを備え、
　前記接続パッドの各々は、少なくとも前記第２絶縁膜を貫通するビアを介して、対応する前記貫通電極に電気的に接続されており、
　前記接続パッドの少なくとも一つは、前記保護絶縁膜を貫通するビアを介して、前記上部電極に電気的に接続されており、
　前記上部電極に電気的に接続されていない前記接続パッドの少なくとも一つは、前記保護絶縁膜を貫通するビアを介して、前記下部電極に電気的に接続されていることを特徴とする貫通電極付きキャパシタの製造方法。
（付記４）　絶縁体からなる基板に複数の貫通孔を形成する工程と、
　前記基板の表面を覆う絶縁膜を形成する工程と、
　前記貫通孔の各々の内部に導体を充填して複数の貫通電極を形成する工程と、
　前記の絶縁膜の上に、下部電極と誘電体と上部電極とからなるキャパシタ構造を形成する工程と、
　前記キャパシタを覆う保護絶縁膜を形成する工程と、
　前記保護絶縁膜の上に複数の接続パッドを形成する工程とを備え、
　前記接続パッドの各々は、前記絶縁膜を貫通するビアを介して、対応する前記貫通電極に電気的に接続されており、
　前記接続パッドの少なくとも一つは、前記保護絶縁膜を貫通するビアを介して、前記上部電極に電気的に接続されており、
　前記上部電極に電気的に接続されていない前記接続パッドの少なくとも一つは、前記保護絶縁膜を貫通するビアを介して、前記下部電極に電気的に接続されていることを特徴とする貫通電極付きキャパシタの製造方法。
　なお、本出願は、２００８年３月４日に出願された日本出願特願２００８－０５４１６６を基礎とする優先権を主張し、その開示のすべてをここに取り込む。

Claims (16)

  1. 　複数の貫通孔を有する基板と、
    　前記貫通孔の各々の内部に充填された導体からなる貫通電極と、
    　前記基板の第１主面上に形成された絶縁性カバー膜と、
    　前記絶縁性カバー膜の上に形成され、下部電極と誘電体と上部電極とからなる複数のキャパシタ構造と、
    　前記キャパシタ構造を覆う保護絶縁膜と、
    　前記キャパシタ構造の少なくとも一部と、前記保護絶縁膜を貫通するキャパシタ接続用ビアを介して電気的に接続され、かつ、対応する前記貫通電極と、前記保護絶縁膜および前記絶縁性カバー膜を貫通する貫通電極接続用ビアを介して電気的に接続される複数の接続パッドと
    を備え、
    　前記接続パッドの少なくとも一つは、前記キャパシタ接続用ビアを介して前記上部電極に電気的に接続されており、
    　前記上部電極に電気的に接続されていない前記接続パッドの少なくとも一つは、前記キャパシタ接続用ビアを介して、前記下部電極に電気的に接続されている貫通電極付きキャパシタ。
  2. 　前記キャパシタ構造の前記下部電極が、Ｗ、Ｍｏ、Ｆｅ、ＮｉまたはＣｏにより形成される高弾性金属膜を含んでいることを特徴とする請求項１に記載の貫通電極付きキャパシタ。
  3. 　前記基板が、半導体基板であり、
    　前記基板の第１主面、および、前記第１主面とは反対側にある第２主面、および前記貫通孔の側壁の上に、絶縁膜が形成されていることを特徴とする請求項１又は２に記載の貫通電極付きキャパシタ。
  4. 　前記半導体基板が、シリコン、砒素ガリウム、又は化合物半導体により形成されていることを特徴とする請求項３に記載の貫通電極付きキャパシタ。
  5. 　前記基板が、絶縁性基板であることを特徴とする請求項１又は２に記載の貫通電極付きキャパシタ。
  6. 　前記絶縁性基板が、酸化物単結晶、ガラス、又はセラミックスのいずれかにより形成されていることを特徴とする請求項５に記載の貫通電極付きキャパシタ。
  7. 　前記ガラスが、結晶化ガラスであることを特徴とする請求項６に記載の貫通電極付きキャパシタ。
  8. 　前記セラミックスが、低温焼結セラミックスであることを特徴とする請求項６に記載の貫通電極付きキャパシタ。
  9. 　請求項１～８のいずれか１項に記載の貫通電極付きキャパシタを搭載した半導体装置。
  10. 　第１部品と第２部品の間に配置され、これらを電気的に接続する貫通電極付きキャパシタを具備し、
    　前記貫通電極付きキャパシタは、
    　複数の貫通孔を有する基板と、
    　前記貫通孔の各々の内部に充填された導体からなる貫通電極と、
    　前記基板上に形成された絶縁性カバー膜と、
    　前記絶縁性カバー膜の上に形成され、下部電極と誘電体と上部電極とからなる複数のキャパシタ構造と、
    　前記キャパシタ構造を覆う保護絶縁膜と、
    　前記キャパシタ構造の少なくとも一部と、前記保護絶縁膜を貫通するキャパシタ接続用ビアを介して電気的に接続され、かつ、対応する前記貫通電極と、前記保護絶縁膜および前記絶縁性カバー膜を貫通する貫通電極接続用ビアを介して電気的に接続される複数の接続パッドと
    を備え、
    　前記接続パッドの少なくとも一つは、前記キャパシタ接続用ビアを介して、前記上部電極に電気的に接続されており、
    　前記上部電極に電気的に接続されていない前記接続パッドの少なくとも一つは、前記キャパシタ接続用ビアを介して、前記下部電極に電気的に接続されており、
    　前記第１部品が、１又は２以上の半導体素子であり、
    　前記第２部品が、実装基板、又は１又は２以上の半導体素子である半導体装置。
  11. 　前記キャパシタ構造の前記下部電極が、Ｗ、Ｍｏ、Ｆｅ、ＮｉまたはＣｏにより形成される高弾性金属膜を含んでいることを特徴とする請求項１０に記載の半導体装置。
  12. 　前記基板が、半導体基板であり、
    　前記基板の前記第１主面、当該第１主面とは反対側の第２主面、および前記貫通孔の側壁は、絶縁膜により被覆されていることを特徴とする請求項１０又は１１に記載の半導体装置。
  13. 　前記基板が、絶縁性基板であることを特徴とする請求項１０又は１１に記載の半導体装置。
  14. 　基板に複数の貫通孔を形成し、
    　前記貫通孔の各々の内部に導体を充填して複数の貫通電極を形成し、
    　前記基板の第１主面上に、絶縁性カバー膜を形成し、
    　前記絶縁性カバー膜の上に、下部電極層、誘電体層、上部電極層をこの順に積層し、
    　前記下部電極層、誘電体層、上部電極層のパターンを形成した後に、前記第１主面を被覆するように保護絶縁膜を形成し、
    　前記保護絶縁膜の表面から、前記上部電極層の表面まで貫通するビア、前記下部電極層の表面まで貫通するビア、および前記貫通電極の表面まで貫通するビアを形成し、
    　前記保護絶縁膜上に複数の接続パッドを形成する貫通電極付きキャパシタの製造方法。
  15. 　前記誘電体層を成膜する際、若しくは前記誘電体層を成膜後であってパターン形成する前に、前記誘電体層が活性化するように加熱処理を施すことを特徴とする請求項１４に記載の貫通電極付きキャパシタの製造方法。
  16. 　前記基板として、半導体基板を用い、
    　前記基板の第１主面、および、前記第１主面とは反対側にある第２主面、および前記貫通孔の側壁の上に、絶縁膜を形成することを特徴とする請求項１４又は１５に記載の貫通電極付きキャパシタの製造方法。
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