JP5082253B2 - 受動素子内蔵配線基板およびその製造方法 - Google Patents
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Description
本発明は、キャパシタ、抵抗、インダクタ等の受動素子を内蔵した配線基板と、このような配線基板を製造するための製造方法に関する。
近年、半導体チップでは、ＩＣ、ＬＳＩ等の集積回路素子の高密度化が進むとともに、動作速度が年々上昇している。このような集積回路素子の動作速度が上昇すると、半導体チップ内部で発生するスイッチングノイズが集積回路素子を誤動作させる要因になるという問題があった。スイッチングノイズを低減させるためには、電源バスラインと接地バスラインとの間にキャパシタを配置することが有効である。
このようなキャパシタやインダクター等の受動素子が必要な場合、半導体チップと同様に、多層配線基板に外付けで実装することが行なわれている。しかし、キャパシタを外付け部品として配線基板上に配置すると、キャパシタと半導体チップの間の接続距離が長くなって配線インダクタンスが大きくなるため、キャパシタの効果が不充分となってしまう。このため、キャパシタ等の受動素子はできるだけ集積回路素子に近いことが求められており、半導体チップに直接形成することが望ましい。しかし、この場合、半導体チップの面積が増大してコスト高となり、また、製造工程が複雑で長くなるため、キャパシタの不良によって半導体チップ自体の製造歩留まりが低下してしまうという問題があった。
これらの問題に対応するために、コア基板上に積層した多層配線層に受動素子を内蔵させることが提案されている（特許文献１）。
特開２００２−９４２４７号公報
これらの問題に対応するために、コア基板上に積層した多層配線層に受動素子を内蔵させることが提案されている（特許文献１）。
しかしながら、特許文献１に示される多層配線層に内蔵される受動素子は薄膜の受動素子であるため高精度化が可能であるが、高耐電圧、高抵抗値、あるいは高消費電力が要求される用途には使用できないという問題があった。
本発明は、上記のような実情に鑑みてなされたものであり、適応範囲の広い受動素子を内蔵しながらも小型化が可能な受動素子内蔵配線基板と、このような受動素子内蔵配線基板を簡便に製造するための製造方法を提供することを目的とする。
本発明は、上記のような実情に鑑みてなされたものであり、適応範囲の広い受動素子を内蔵しながらも小型化が可能な受動素子内蔵配線基板と、このような受動素子内蔵配線基板を簡便に製造するための製造方法を提供することを目的とする。
このような目的を達成するために、本発明の受動素子内蔵配線基板は、シリコン基板と、該シリコン基板の少なくとも一方の面に形成されたパターン電極と、該パターン電極に接続された厚膜受動素子膜と、厚みが３０〜１００μｍの範囲である平坦化層を介して前記パターン電極および前記厚膜受動素子膜を被覆するように形成された薄膜多層配線層と、を備え、前記パターン電極は厚みが３〜１５μｍの範囲である厚膜導電電極であり、前記厚膜受動素子膜は厚みが５〜２０μｍの範囲であり、前記薄膜多層配線層は厚みが０．０５〜０．５μｍの範囲である薄膜受動素子膜を内蔵しており、前記平坦化層は表裏導通のためのビアを有するような構成とした。
本発明の他の態様として、前記厚膜受動素子膜は、キャパシタ、抵抗、インダクタの少なくとも１種を構成するものであるような構成とした。
本発明の他の態様として、前記厚膜受動素子膜は、キャパシタ、抵抗、インダクタの少なくとも１種を構成するものであるような構成とした。
本発明の他の態様として、前記薄膜受動素子膜は、キャパシタ、抵抗、インダクタの少なくとも１種を構成するものであるような構成とした。
本発明の他の態様として、前記シリコン基板は、導電材料により表裏の導通がなされた複数のスルーホールを備えるような構成とした。
本発明の他の態様として、前記シリコン基板は、導電材料により表裏の導通がなされた複数のスルーホールを備えるような構成とした。
また、本発明の受動素子内蔵配線基板の製造方法は、シリコン基板上に厚みが３〜１５μｍの範囲であるパターン電極を形成する工程と、前記パターン電極の所望部位に接続するように、厚みが５〜２０μｍの範囲である厚膜受動素子膜を焼成温度が８００〜１１００℃の範囲である厚膜高温焼成プロセスにより形成する工程と、前記パターン電極と前記厚膜受動素子膜を被覆する厚みが３０〜１００μｍの範囲である平坦化層を、結晶化ガラスペーストを用いて印刷・乾燥・７００〜１０００℃の高温焼成により、あるいは、非結晶化ガラスペーストを用いて印刷・乾燥・５００〜８００℃の高温焼成により形成し、その後、前記パターン電極の所望部位、前記厚膜受動素子膜の所望部位と接続する表裏導通ビアと配線を該平坦化層に形成する工程と、前記平坦化層の配線の所望部位と接続するように、厚みが０．０５〜０．５μｍの範囲である薄膜受動素子膜を内蔵する薄膜多層配線層を形成する工程と、を有するような構成とした。
本発明の他の態様として、前記パターン電極の形成は、厚膜導体ペーストを用いて印刷・乾燥・８００〜１１００℃の高温焼成により行うような構成とした。
本発明の他の態様として、前記パターン電極の形成は、厚膜導体ペーストを用いて印刷・乾燥・８００〜１１００℃の高温焼成により行うような構成とした。
本発明の他の態様として、前記薄膜多層配線層の形成は、スパッタ・セミアディティブ法、スパッタ・フルアディティブ法、スパッタ・全面めっき・サブトラクティブ法、蒸着・セミアディティブ法、蒸着・フルアディティブ法、蒸着・全面めっき・サブトラクティブ法、化学めっき・セミアディティブ法、化学めっき・フルアディティブ法、および、化学めっき・全面電気めっき・サブトラクティブ法のいずれかにより行うような構成とした。
本発明の受動素子内蔵配線基板は、厚膜受動素子膜を備えた受動素子を内蔵しているので、高耐電圧、高抵抗値、あるいは高消費電力が要求される用途にも使用することができ、また、厚膜受動素子膜は耐湿性が良好であるので信頼性が高く、さらに、小型化が可能である。また、薄膜多層配線層に高精度の特性をもつ薄膜受動素子膜を備える場合には、要求される電気特性をすべて満足することができる受動素子内蔵配線基板が可能である。
また、本発明の受動素子内蔵配線基板の製造方法は、厚膜受動素子膜を厚膜高温焼成プロセスで形成するため、耐湿性に優れ、高耐電圧、高抵抗値、あるいは高消費電力が要求される受動素子内蔵配線基板の製造が可能であるとともに、受動素子の位置、大きさ等の変更に容易に対応することができる。
また、本発明の受動素子内蔵配線基板の製造方法は、厚膜受動素子膜を厚膜高温焼成プロセスで形成するため、耐湿性に優れ、高耐電圧、高抵抗値、あるいは高消費電力が要求される受動素子内蔵配線基板の製造が可能であるとともに、受動素子の位置、大きさ等の変更に容易に対応することができる。
以下、本発明の実施の形態について図面を参照して説明する。
［受動素子内蔵配線基板］
図１は、本発明の受動素子内蔵配線基板の一実施形態を示す部分縦断面図である。図１において、本発明の受動素子内蔵配線基板１は、シリコン基板２と、このコア基板２の一方の面に形成されたパターン電極６、パターン電極６に接続された厚膜受動素子膜１１、これらの上に平坦化層７を介して形成された薄膜多層配線層２０とを備えている。
受動素子内蔵配線基板１を構成するシリコン基板２は、複数のスルーホール４が形成されたものであり、スルーホール４の内壁面を含む全面には絶縁層３が形成されている。また、各スルーホール４内には導電材料５を備え、絶縁層３上には所望のパターンでパターン電極６が形成されている。
［受動素子内蔵配線基板］
図１は、本発明の受動素子内蔵配線基板の一実施形態を示す部分縦断面図である。図１において、本発明の受動素子内蔵配線基板１は、シリコン基板２と、このコア基板２の一方の面に形成されたパターン電極６、パターン電極６に接続された厚膜受動素子膜１１、これらの上に平坦化層７を介して形成された薄膜多層配線層２０とを備えている。
受動素子内蔵配線基板１を構成するシリコン基板２は、複数のスルーホール４が形成されたものであり、スルーホール４の内壁面を含む全面には絶縁層３が形成されている。また、各スルーホール４内には導電材料５を備え、絶縁層３上には所望のパターンでパターン電極６が形成されている。
シリコン基板２に形成されたスルーホール４は、内径が１０〜３００μｍの範囲内であってよく、図示のようにシリコン基板２の厚み方向で内径がほぼ一定のストレート形状であってもよく、また、一方の開口径が広いテーパー形状、シリコン基板２の厚み方向の略中央で内径が狭くなっているような形状等であってもよい。また、シリコン基板２は、その厚みが２０〜６００μｍ、好ましくは５０〜２５０μｍの範囲内とすることができる。シリコン基板２の厚みが２０μｍ未満であると、支持体として充分な強度を保持できず、６００μｍを超えると、半導体装置の薄型化に支障を来たすことになり好ましくない。
また、シリコン基板２に形成されている絶縁層３の材質は、例えば、二酸化珪素、窒化珪素等の電気絶縁膜とすることができる。
シリコン基板２を構成する導電材料５は、例えば、銅、銀、金、タングステン、タンタル等の金属材料、銅粒子、銀粒子等の導電性粒子を含有した公知の導電性ペースト、あるいは、スズ−亜鉛系、スズ−銀系、スズ−ビスマス系、スズ−鉛系等の半田であってよい。また、これらを組み合わせて使用することもできる。
また、シリコン基板２に形成されている絶縁層３の材質は、例えば、二酸化珪素、窒化珪素等の電気絶縁膜とすることができる。
シリコン基板２を構成する導電材料５は、例えば、銅、銀、金、タングステン、タンタル等の金属材料、銅粒子、銀粒子等の導電性粒子を含有した公知の導電性ペースト、あるいは、スズ−亜鉛系、スズ−銀系、スズ−ビスマス系、スズ−鉛系等の半田であってよい。また、これらを組み合わせて使用することもできる。
パターン電極６は、図示例では、電極６ａ，６ｂ，６ｃからなる。このうち、電極６ａ，６ｂは、抵抗としての受動素子１５を構成するものであり、電極６ａは導電材料５に接続されている。また、電極６ｃはキャパシタとしての受動素子１６を構成する下部電極であり、導電材料５に接続されている。パターン電極６の材質は、例えば、銅、銀、金、銀／パラジウム等の導電材料とすることができる。パターン電極６の厚みは、例えば、３〜１５μｍ、好ましくは５〜１２μｍ程度として、厚膜導電電極とすることができる。尚、パターン電極６は、導電材料５と同じ材質であってもよい。また、パターン電極６は、電極６ａ，６ｂ，６ｃの他に、所望の配線を含んでよいことは勿論である。
パターン電極６に接続された厚膜受動素子膜１１は、図示例では、厚膜受動素子膜１１ａ，１１ｂからなる。このうち、厚膜受動素子膜１１ａは、上記の電極６ａ，６ｂ間に形成されて抵抗としての受動素子１５を構成する。この厚膜受動素子膜１１ａの材質は、例えば、酸化錫（ＳｎＯ2）、ランタンボライト（ＬａＢ6）、酸化ルテニウム（ＲｕＯ2）等とすることができ、厚みは、例えば、５〜２０μｍ、好ましくは１０〜１５μｍ程度とすることができる。
パターン電極６に接続された厚膜受動素子膜１１は、図示例では、厚膜受動素子膜１１ａ，１１ｂからなる。このうち、厚膜受動素子膜１１ａは、上記の電極６ａ，６ｂ間に形成されて抵抗としての受動素子１５を構成する。この厚膜受動素子膜１１ａの材質は、例えば、酸化錫（ＳｎＯ2）、ランタンボライト（ＬａＢ6）、酸化ルテニウム（ＲｕＯ2）等とすることができ、厚みは、例えば、５〜２０μｍ、好ましくは１０〜１５μｍ程度とすることができる。
また、厚膜受動素子膜１１ｂは、上記の電極（下部電極）６ｃ上に形成され、更に、この上に電極（上部電極）６ｄが形成されており、これにより、キャパシタとしての受動素子１６が構成されている。厚膜受動素子膜１１ｂの材質は、例えば、チタン酸バリウム（ＢａＴｉＯ3）等とすることができ、厚みは、例えば、５〜２０μｍ、好ましくは１０〜１５μｍ程度とすることができる。受動素子１６を構成する電極６ｄの材質は、上記の電極６ａ，６ｂ，６ｃと同じものであってよく、厚みは、例えば、３〜１５μｍ、好ましくは５〜１２μｍ程度として、厚膜導電電極とすることができる。
尚、インダクタとしての受動素子を構成する場合には、厚膜受動素子膜として、例えば、銅、銀、金、銀／パラジウム等の導電材料を使用することができる。
尚、インダクタとしての受動素子を構成する場合には、厚膜受動素子膜として、例えば、銅、銀、金、銀／パラジウム等の導電材料を使用することができる。
平坦化層７は、上述のパターン電極６（６ａ，６ｂ，６ｃ）、電極６ｄと、厚膜受動素子膜１１ａ，１１ｂとを被覆して平坦化するものである。平坦化層７は、パターン電極６、電極６ｄの所望の部位に位置する開口部７ａを有し、この開口部７ａ内にはビア８が形成されている。また、平坦化層７上には、配線９が配設されており、この配線９の所望の部位はビア８に接続されている。平坦化層７は、例えば、ガラス等の絶縁材料からなっており、厚みは、例えば、３０〜１００μｍ、好ましくは３０〜５０μｍ程度とすることができる。また、ビア８、配線９の材質は、銅、銀、金、アルミニウム等の導電材料とすることができる。
薄膜多層配線層２０は、図示例では、平坦化層７上に形成された１層目〜２層目の電気絶縁層２１ａ，２１ｂと、各電気絶縁層上に形成された１層目〜２層目の配線２２ａ、２２ｂとを備えている。
薄膜多層配線層２０は、図示例では、平坦化層７上に形成された１層目〜２層目の電気絶縁層２１ａ，２１ｂと、各電気絶縁層上に形成された１層目〜２層目の配線２２ａ、２２ｂとを備えている。
１層目の電気絶縁層２１ａには、上記の配線９の所望部位に位置するように開口部２３ａが形成されており、この開口部２３ａ内にはビア２４ａが配設されている。したがって、１層目の配線２２ａの所望の部位は、ビア２４ａを介して、平坦化層７上の配線９と上下導通がなされている。
同様に、２層目の配線２２ｂの所望の部位は、２層目の電気絶縁層２１ｂの開口部２３ｂ内に配設されたビア２４ｂを介して、１層目の配線２２ａと上下導通がなされている。
上述にような薄膜多層配線層２０を構成する電気絶縁層２１ａ，２１ｂの材質は、例えば、エポキシ樹脂、ベンゾシクロブテン樹脂、カルド樹脂、ポリイミド樹脂、フルオレン等の有機絶縁性材料、これらの有機材料とガラス繊維等を組み合わせたもの等の絶縁材料とすることができる。また、配線２２ａ，２２ｂの材質、開口部２３ａ，２３ｂ内に位置するビア２４ａ，２４ｂの材質は、例えば、銅、銀、金、アルミニウム等の導電材料とすることができる。
同様に、２層目の配線２２ｂの所望の部位は、２層目の電気絶縁層２１ｂの開口部２３ｂ内に配設されたビア２４ｂを介して、１層目の配線２２ａと上下導通がなされている。
上述にような薄膜多層配線層２０を構成する電気絶縁層２１ａ，２１ｂの材質は、例えば、エポキシ樹脂、ベンゾシクロブテン樹脂、カルド樹脂、ポリイミド樹脂、フルオレン等の有機絶縁性材料、これらの有機材料とガラス繊維等を組み合わせたもの等の絶縁材料とすることができる。また、配線２２ａ，２２ｂの材質、開口部２３ａ，２３ｂ内に位置するビア２４ａ，２４ｂの材質は、例えば、銅、銀、金、アルミニウム等の導電材料とすることができる。
上述のような本発明の受動素子内蔵配線基板１では、厚膜受動素子膜１１ａ，１１ｂを備えた受動素子１５，１６を内蔵しているので、高耐電圧、高抵抗値、あるいは高消費電力が要求される用途にも使用することができる。また、厚膜受動素子膜１１ａ，１１ｂが高い耐湿性を有するので、受動素子１５，１６の信頼性が高く、また、受動素子内蔵配線基板１は小型化が可能である。
本発明の受動素子内蔵配線基板は、薄膜多層配線層に薄膜受動素子膜を備えるものであってもよい。図２は、このような態様の受動素子内蔵配線基板を示す部分縦断面図である。
図２において、本発明の受動素子内蔵配線基板１′は、シリコン基板２と、このコア基板２の一方の面に形成されたパターン電極６、パターン電極６に接続された厚膜受動素子膜１１、これらの上に平坦化層７を介して形成された多層配線層３０とを備えている。この受動素子内蔵配線基板１′は、薄膜多層配線層３０に薄膜受動素子膜を備える点を除いて上述の受動素子内蔵配線基板１と同様であり、同じ部材には同じ部材番号を付し、説明は省略する。したがって、以下において薄膜多層配線層３０について説明する。
図２において、本発明の受動素子内蔵配線基板１′は、シリコン基板２と、このコア基板２の一方の面に形成されたパターン電極６、パターン電極６に接続された厚膜受動素子膜１１、これらの上に平坦化層７を介して形成された多層配線層３０とを備えている。この受動素子内蔵配線基板１′は、薄膜多層配線層３０に薄膜受動素子膜を備える点を除いて上述の受動素子内蔵配線基板１と同様であり、同じ部材には同じ部材番号を付し、説明は省略する。したがって、以下において薄膜多層配線層３０について説明する。
受動素子内蔵配線基板１′を構成する薄膜多層配線層３０は、平坦化層７上に形成された１層目〜２層目の電気絶縁層３１ａ，３１ｂと、各電気絶縁層上に形成された１層目〜２層目の配線３２ａ、３２ｂとを備えている。
１層目の電気絶縁層３１ａには、上記の配線９の所望部位に位置するように開口部３３ａが形成されており、この開口部３３ａ内にはビア３４ａが配設されている。したがって、１層目の配線３２ａの所望の部位は、ビア３４ａを介して、平坦化層７上の配線９と上下導通がなされている。そして、配線３２ａには電極３６が形成されている。この電極３６は、図示例では、電極３６ａ，３６ｂ，３６ｃからなる。このうち、電極３６ａ，３６ｂ間には薄膜受動素子膜４１ａが形成されて抵抗としての受動素子４５が構成されている。また、電極（下部電極）３６ｃ上には薄膜受動素子膜４１ｂが形成され、更に、この上に電極（上部電極）３６ｄが形成されており、これにより、キャパシタとしての受動素子４６が構成されている。
１層目の電気絶縁層３１ａには、上記の配線９の所望部位に位置するように開口部３３ａが形成されており、この開口部３３ａ内にはビア３４ａが配設されている。したがって、１層目の配線３２ａの所望の部位は、ビア３４ａを介して、平坦化層７上の配線９と上下導通がなされている。そして、配線３２ａには電極３６が形成されている。この電極３６は、図示例では、電極３６ａ，３６ｂ，３６ｃからなる。このうち、電極３６ａ，３６ｂ間には薄膜受動素子膜４１ａが形成されて抵抗としての受動素子４５が構成されている。また、電極（下部電極）３６ｃ上には薄膜受動素子膜４１ｂが形成され、更に、この上に電極（上部電極）３６ｄが形成されており、これにより、キャパシタとしての受動素子４６が構成されている。
また、２層目の配線３２ｂの所望の部位は、２層目の電気絶縁層３１ｂの開口部３３ｂ内に配設されたビア３４ｂを介して、１層目の配線３２ａ、電極３６と上下導通がなされている。
上記の薄膜受動素子膜４１ａの材質は、例えば、チタン、クロム等とすることができ、厚みは、例えば、０．０５〜０．５μｍ、好ましくは０．１〜０．２μｍ程度とすることができる。また、薄膜受動素子膜４１ｂの材質は、例えば、チタン酸バリウム（ＢａＴｉＯ3）、酸化チタン（ＴｉＯ5）等とすることができ、厚みは、例えば、０．０５〜０．５μｍ、好ましくは０．１〜０．２μｍ程度とすることができる。
尚、薄膜受動素子膜を形成してインダクタとしての受動素子を構成する場合には、薄膜受動素子膜として、例えば、銅、銀、金、アルミニウム等の導電材料を使用することができる。
上記の薄膜受動素子膜４１ａの材質は、例えば、チタン、クロム等とすることができ、厚みは、例えば、０．０５〜０．５μｍ、好ましくは０．１〜０．２μｍ程度とすることができる。また、薄膜受動素子膜４１ｂの材質は、例えば、チタン酸バリウム（ＢａＴｉＯ3）、酸化チタン（ＴｉＯ5）等とすることができ、厚みは、例えば、０．０５〜０．５μｍ、好ましくは０．１〜０．２μｍ程度とすることができる。
尚、薄膜受動素子膜を形成してインダクタとしての受動素子を構成する場合には、薄膜受動素子膜として、例えば、銅、銀、金、アルミニウム等の導電材料を使用することができる。
上述にような薄膜多層配線層３０を構成する電気絶縁層３１ａ，３１ｂの材質は、例えば、エポキシ樹脂、ベンゾシクロブテン樹脂、カルド樹脂、ポリイミド樹脂、フルオレン等の有機絶縁性材料、これらの有機材料とガラス繊維等を組み合わせたもの等の絶縁材料とすることができる。また、配線３２ａ，３２ｂ、電極３６ａ，３６ｂ，３６ｃ，３６ｄの材質、開口部３３ａ，３３ｂ内に位置するビア３４ａ，３４ｂの材質は、例えば、銅、銀、金、アルミニウム等の導電材料とすることができる。
上述のような本発明の受動素子内蔵配線基板１′は、厚膜受動素子膜１１ａ，１１ｂで構成される受動素子１５，１６を内蔵するとともに、薄膜多層配線層３０内に薄膜受動素子膜４１ａ，４１ｂが形成されて、受動素子４５，４６を内蔵するので、具備できる電気特性の範囲が広いものとなる。
上述のような本発明の受動素子内蔵配線基板１′は、厚膜受動素子膜１１ａ，１１ｂで構成される受動素子１５，１６を内蔵するとともに、薄膜多層配線層３０内に薄膜受動素子膜４１ａ，４１ｂが形成されて、受動素子４５，４６を内蔵するので、具備できる電気特性の範囲が広いものとなる。
上述の受動素子内蔵配線基板は例示であり、本発明はこれらの態様に限定されるものではない。例えば、シリコン基板２はスルーホール４を備えないものであってもよく、また、シリコン基板２と薄膜多層配線層２０，３０との間に平坦化層７が介在しないものであってもよい。さらに、薄膜多層配線層２０，３０の層の数は、図示の２層に限定されるものではない。
［受動素子内蔵配線基板の製造方法］
次に、本発明の受動素子内蔵配線基板の製造方法を図面を参照しながら説明する。
図３〜図４は、本発明の受動素子内蔵配線基板の製造方法の一実施形態を示す工程図であり、図１に示される受動素子内蔵配線基板１を例としたものである。
本発明の受動素子内蔵配線基板の製造方法では、まず、シリコン基板２にスルーホール４を形成し、このスルーホール４内壁を含むシリコン基板２表面に絶縁層３を形成し、その後、スルーホール４内に導電材料５を充填して貫通電極とする（図３（Ａ））。
次に、本発明の受動素子内蔵配線基板の製造方法を図面を参照しながら説明する。
図３〜図４は、本発明の受動素子内蔵配線基板の製造方法の一実施形態を示す工程図であり、図１に示される受動素子内蔵配線基板１を例としたものである。
本発明の受動素子内蔵配線基板の製造方法では、まず、シリコン基板２にスルーホール４を形成し、このスルーホール４内壁を含むシリコン基板２表面に絶縁層３を形成し、その後、スルーホール４内に導電材料５を充填して貫通電極とする（図３（Ａ））。
シリコン基板２へのスルーホール４の形成は、例えば、シリコン基板２の一方の面に所定のマスクパターンを形成し、このマスクパターンをマスクとしてサンドブラスト、あるいは、ＩＣＰ−ＲＩＥ(Inductively Coupled Plasma-Reactive Ion Etching：誘導結合プラズマ−反応性イオンエッチング)法によるドライエッチング加工等により行うことができる。スルーホール４の開口径は、例えば、１０〜３００μｍの範囲内で適宜設定することができ、マスクパターンの開口径により調整することができる。
絶縁層３は、プラズマＣＶＤ法等の真空成膜法を用いて二酸化珪素膜、窒化珪素等の絶縁膜として形成することができる。また、シリコン基板２の熱酸化により、表面に二酸化珪素膜を形成して絶縁層３とすることができる。尚、上記のスルーホール４の形成に用いたマスクパターンが窒化シリコン等の電気絶縁性の膜である場合、このマスクパターンを除去することなく、絶縁層３を構成するものとして使用し、さらに、シリコン基板２の表面およびスルーホール４内壁面に絶縁層３を成膜してもよい。
絶縁層３は、プラズマＣＶＤ法等の真空成膜法を用いて二酸化珪素膜、窒化珪素等の絶縁膜として形成することができる。また、シリコン基板２の熱酸化により、表面に二酸化珪素膜を形成して絶縁層３とすることができる。尚、上記のスルーホール４の形成に用いたマスクパターンが窒化シリコン等の電気絶縁性の膜である場合、このマスクパターンを除去することなく、絶縁層３を構成するものとして使用し、さらに、シリコン基板２の表面およびスルーホール４内壁面に絶縁層３を成膜してもよい。
スルーホール４内への導電材料５の充填は、例えば、スルーホール４が形成されたシリコン基板２（絶縁層３）上に下地導電薄膜を形成し、次いで、下地導電薄膜４を給電層としてスルーホール４内に電気めっきにより銅、銀、金、ニッケル等の導電材料を埋め込むことにより行うことができる。下地導電薄膜は、無電解めっきによりクロム、チタン、窒化チタン、ニッケル、バナジウム等の薄膜、あるいは、これらを含有する薄膜（例えば、銅とクロムからなる薄膜）として形成することができる。また、スパッタリング法や蒸着法等の真空成膜法により下地導電薄膜を形成してもよい。また、スルーホール４内への導電材料５の充填は、銀ペースト、銅ペースト等の導電性ペーストをスルーホール４内にスクリーン印刷等により充填し、焼成することにより行うこともできる。
次に、シリコン基板２上にパターン電極６（６ａ，６ｂ，６ｃ）を形成する（図３（Ｂ））。パターン電極６の形成は、例えば、銅、銀、金、銀／パラジウム等を含有する厚膜導体ペーストを所望のパターンで印刷し、その後、乾燥、焼成（焼成温度８００〜１１００℃）することにより行うことができる。形成するパターン電極６の厚みは、例えば、３〜１５μｍ程度とすることができる。
次いで、パターン電極６の所望部位に接続するように厚膜受動素子膜１１（１１ａ，１１ｂ）を、焼成温度が８００〜１１００℃の範囲である厚膜高温焼成プロセスにより形成する（図３（Ｃ））。この厚膜受動素子膜１１は、抵抗としての受動素子１５を構成するための厚膜受動素子膜１１ａの場合には、例えば、酸化錫（ＳｎＯ2）、ランタンボライト（ＬａＢ6）、酸化ルテニウム（ＲｕＯ2）等を含有する厚膜ペーストを所望のパターンで印刷し、その後、乾燥、焼成（焼成温度８００〜１１００℃）することにより形成することができる。また、キャパシタ１６を構成するための厚膜受動素子膜１１ｂの場合は、例えば、チタン酸バリウム（ＢａＴｉＯ3）等を含有する厚膜ペーストを所望のパターンで印刷し、その後、乾燥、焼成（焼成温度８００〜１１００℃）することにより形成することができる。尚、インダクタとしての受動素子を構成するための厚膜受動素子膜の場合には、例えば、銅、銀、金、銀／パラジウム等を含有する厚膜ペーストを所望のパターンで印刷し、その後、乾燥、焼成（焼成温度８００〜１１００℃）することにより形成することができる。
次に、厚膜受動素子膜１１である厚膜受動素子膜１１ａ，１１ｂのうち、キャパシタ１６を構成するための厚膜受動素子膜１１ｂ上に、電極６ｄを形成する（図３（Ｄ））。電極６ｄの形成は、例えば、銅、銀、金、銀／パラジウム等を含有する厚膜導体ペーストを所望のパターンで印刷し、その後、乾燥、焼成（焼成温度８００〜１１００℃）することにより行うことができる。
次いで、平坦化層７と、開口部７ａ、ビア８、配線９を形成する（図４（Ａ））。平坦化層７の形成は、例えば、結晶化ガラスのペーストを印刷し、その後、乾燥、焼成（焼成温度７００〜１０００℃）することにより行うことができる。また、非結晶化ガラスのペーストを印刷し、その後、乾燥、焼成（焼成温度５００〜８００℃）することにより平坦化層７を形成することもできる。
次いで、平坦化層７と、開口部７ａ、ビア８、配線９を形成する（図４（Ａ））。平坦化層７の形成は、例えば、結晶化ガラスのペーストを印刷し、その後、乾燥、焼成（焼成温度７００〜１０００℃）することにより行うことができる。また、非結晶化ガラスのペーストを印刷し、その後、乾燥、焼成（焼成温度５００〜８００℃）することにより平坦化層７を形成することもできる。
開口部７ａの形成は、例えば、ウエットエッチング、あるいは、炭酸ガスレーザー、ＵＶ−ＹＡＧレーザー等を用いて行うことができ、また、スクリーン印刷時にマスクにより同時に形成することもできる。
また、ビア８、配線９の形成は、例えば、まず、開口部７ａ内および平坦化層７上に無電解めっきにより導電層を形成し、この導電層上にドライフィルムレジストをラミネートして所望のパターン露光、現像を行うことにより絶縁パターンを形成する。次に、この絶縁パターンをマスクとして、上記の開口部７ａを含む露出部に電気めっきにより導電材料を析出させてビア８と配線９を形成し、その後、絶縁パターンと導電層を除去する。また、スパッタリング法等の真空成膜法により、上記の開口部７ａ内および平坦化層７上に導電層を形成し、この導電層上にマスクパターンを形成し、導電層をエッチングしてビア８と配線９を形成し、その後、マスクパターンを除去してもよい。
また、ビア８、配線９の形成は、例えば、まず、開口部７ａ内および平坦化層７上に無電解めっきにより導電層を形成し、この導電層上にドライフィルムレジストをラミネートして所望のパターン露光、現像を行うことにより絶縁パターンを形成する。次に、この絶縁パターンをマスクとして、上記の開口部７ａを含む露出部に電気めっきにより導電材料を析出させてビア８と配線９を形成し、その後、絶縁パターンと導電層を除去する。また、スパッタリング法等の真空成膜法により、上記の開口部７ａ内および平坦化層７上に導電層を形成し、この導電層上にマスクパターンを形成し、導電層をエッチングしてビア８と配線９を形成し、その後、マスクパターンを除去してもよい。
次いで、薄膜多層配線層２０を形成して受動素子内蔵配線基板１を得る（図４（Ｂ））。薄膜多層配線層の形成は、例えば、銅／ポリイミド、銅／ベンゾシクロブテン、銅／フルオレン等の、いわゆるスパッタ・セミアディティブ法、スパッタ・フルアディティブ法およびスパッタ・全面めっき・サブトラクティブ法のいずれかにより行うことができる。具体的には、スパッタリング法等の真空成膜法により、上記の開口部２３ａ内を含む電気絶縁層２１ａ上に導電層を形成し、この導電層上にマスクパターンを形成し、導電層をエッチングしてビア２４ａと配線２２ａを形成し、その後、マスクパターンを除去する。この操作を繰り返すことにより、電気絶縁層２２ｂを介してビア２４ｂ、配線２２ｂも形成して薄膜多層配線層２０とすることができる。
また、例えば、平坦化層７、配線９を覆うように電気絶縁層２１ａを形成し、ウエットエッチング、あるいは、炭酸ガスレーザー、ＵＶ−ＹＡＧレーザー等を用いて配線９の所望の箇所が露出するように小径の開口部２３ａを電気絶縁層２１ａの所定位置に形成する。そして、洗浄後、開口部２３ａ内および電気絶縁層２１ａ上に無電解めっきにより導電層を形成し、この導電層上にドライフィルムレジストをラミネートして所望のパターン露光、現像を行うことにより絶縁パターンを形成する。その後、この絶縁パターンをマスクとして、上記の開口部２３ａを含む露出部に電気めっきにより導電材料を析出させてビア２４ａと配線２２ａを形成し、絶縁パターンと導電層を除去する。この操作を繰り返すことにより、電気絶縁層２２ｂを介してビア２４ｂ、配線２２ｂも形成して薄膜多層配線層２０とすることもできる。
図５は、本発明の受動素子内蔵配線基板の製造方法の他の実施形態を示す工程図であり、図２に示される受動素子内蔵配線基板１′を例としたものである。
まず、受動素子内蔵配線基板１′を構成するシリコン基板２、受動素子１５，１６、平坦化層７、配線９の形成までを、受動素子内蔵配線基板１の製造方法と同様に行う。
次に、上述の薄膜多層配線層２０の電気絶縁層２１ａ、開口部２３ａ、ビア２４ａ、配線２２ａの形成と同様にして、薄膜多層配線層３０を構成する１層目の電気絶縁層３１ａ、開口部３３ａ、ビア３４ａ、配線３２ａを形成する。この配線３２ａの形成では、同時に電極３６ａ，３６ｂ，３６ｃを形成する（図５（Ａ））。
次いで、電極３６ａ，３６ｂ，３６ｃの所望部位に薄膜受動素子膜４１（４１ａ，４１ｂ）を形成し、薄膜受動素子膜４１ａ，４１ｂのうち、キャパシタ４６を構成するための薄膜受動素子膜４１ｂ上に、電極３６ｄを形成する（図５（Ｂ））。
まず、受動素子内蔵配線基板１′を構成するシリコン基板２、受動素子１５，１６、平坦化層７、配線９の形成までを、受動素子内蔵配線基板１の製造方法と同様に行う。
次に、上述の薄膜多層配線層２０の電気絶縁層２１ａ、開口部２３ａ、ビア２４ａ、配線２２ａの形成と同様にして、薄膜多層配線層３０を構成する１層目の電気絶縁層３１ａ、開口部３３ａ、ビア３４ａ、配線３２ａを形成する。この配線３２ａの形成では、同時に電極３６ａ，３６ｂ，３６ｃを形成する（図５（Ａ））。
次いで、電極３６ａ，３６ｂ，３６ｃの所望部位に薄膜受動素子膜４１（４１ａ，４１ｂ）を形成し、薄膜受動素子膜４１ａ，４１ｂのうち、キャパシタ４６を構成するための薄膜受動素子膜４１ｂ上に、電極３６ｄを形成する（図５（Ｂ））。
抵抗としての受動素子４５を構成する薄膜受動素子膜４１ａは、例えば、ドライフィルムレジストをラミネートして所望のパターン露光、現像を行うことにより絶縁パターンを形成し、この絶縁パターンをマスクとして、スパッタリング等によりチタン、クロム等の薄膜を成膜することにより形成することができる。また、上記の配線３２ａ、電極３６ａ，３６ｂ，３６ｃを形成するための導電層としてチタン、クロム等のシード層を形成し、このシード層を所望のパターンで残存させて薄膜受動素子膜４１ａとしてもよい。
また、キャパシタ４６を構成する薄膜受動素子膜４１ｂは、例えば、ドライフィルムレジストをラミネートして所望のパターン露光、現像を行うことにより絶縁パターンを形成し、この絶縁パターンをマスクとして、スパッタリング等によりチタン酸バリウム（ＢａＴｉＯ3）を成膜し、あるいは、陽極酸化法により酸化チタン（Ｔｉ2Ｏ5）を成膜することにより形成することができる。尚、インダクタとしての受動素子を構成するための薄膜受動素子膜の場合には、例えば、配線３２ａ等の配線形成と同様の薄膜プロセスによりミアンダ状あるいはスパイラル状の所望のインダクタパターンを形成することができる。
また、キャパシタ４６を構成する薄膜受動素子膜４１ｂは、例えば、ドライフィルムレジストをラミネートして所望のパターン露光、現像を行うことにより絶縁パターンを形成し、この絶縁パターンをマスクとして、スパッタリング等によりチタン酸バリウム（ＢａＴｉＯ3）を成膜し、あるいは、陽極酸化法により酸化チタン（Ｔｉ2Ｏ5）を成膜することにより形成することができる。尚、インダクタとしての受動素子を構成するための薄膜受動素子膜の場合には、例えば、配線３２ａ等の配線形成と同様の薄膜プロセスによりミアンダ状あるいはスパイラル状の所望のインダクタパターンを形成することができる。
また、電極３６ｄの形成は、配線３２ａ等の配線形成と同様のスパッタリング、蒸着等の薄膜形成、あるいはめっき法により行うことができる。
次いで、上述の薄膜多層配線層２０の電気絶縁層２１ｂ、開口部２３ｂ、ビア２４ｂ、配線２２ｂの形成と同様にして、薄膜多層配線層３０を構成する２層目の電気絶縁層３１ｂ、開口部３３ｂ、ビア３４ｂ、配線３２ｂを形成する。これにより、受動素子内蔵配線基板１′を得ることができる。
次いで、上述の薄膜多層配線層２０の電気絶縁層２１ｂ、開口部２３ｂ、ビア２４ｂ、配線２２ｂの形成と同様にして、薄膜多層配線層３０を構成する２層目の電気絶縁層３１ｂ、開口部３３ｂ、ビア３４ｂ、配線３２ｂを形成する。これにより、受動素子内蔵配線基板１′を得ることができる。
上述の本発明の製造方法では、厚膜受動素子膜１１を厚膜高温焼成プロセスで形成するため、耐湿性に優れ、高耐電圧、高抵抗値、あるいは高消費電力が要求される受動素子内蔵配線基板の製造が可能である。また、受動素子の位置、大きさ等の変更に容易に対応することができる。さらに、本発明の受動素子内蔵配線基板１′の構成を採用することにより、抵抗値や容量値に対する高精度要求に対しては、薄膜受動素子膜４１ａ，４１ｂにて対応することが可能であり、多彩な受動素子の特性に対して広範囲で、かつ、容易に対応することが可能である。
上述の受動素子内蔵配線基板の製造方法は例示であり、本発明はこれらの態様に限定されるものではない。
上述の受動素子内蔵配線基板の製造方法は例示であり、本発明はこれらの態様に限定されるものではない。
次に、具体的実施例を挙げて本発明を更に詳細に説明する。
［実施例１］
（シリコン基板の作製）
厚み３００μｍのシリコンウエハを準備し、このシリコンウエハの一方の面にプラズマＣＶＤ法で窒化シリコン膜（厚み２μｍ）を形成した。次に、窒化シリコン膜上に、ポジ型フォトレジスト（東京応化工業（株）製 ＯＦＰＲ−８００）を塗布し、スルーホール形成用のフォトマスクを介して露光、現像することによりレジストパターンを形成した。次いで、ＣＦ4をエッチングガスとして、レジストパターンから露出している窒化シリコンをドライエッチングし、その後、レジストを剥離して、窒化シリコンからなるマスクパターンを形成した。このマスクパターンは直径が３０μｍである円形開口を１５０〜５００μｍピッチで有するものであった。
［実施例１］
（シリコン基板の作製）
厚み３００μｍのシリコンウエハを準備し、このシリコンウエハの一方の面にプラズマＣＶＤ法で窒化シリコン膜（厚み２μｍ）を形成した。次に、窒化シリコン膜上に、ポジ型フォトレジスト（東京応化工業（株）製 ＯＦＰＲ−８００）を塗布し、スルーホール形成用のフォトマスクを介して露光、現像することによりレジストパターンを形成した。次いで、ＣＦ4をエッチングガスとして、レジストパターンから露出している窒化シリコンをドライエッチングし、その後、レジストを剥離して、窒化シリコンからなるマスクパターンを形成した。このマスクパターンは直径が３０μｍである円形開口を１５０〜５００μｍピッチで有するものであった。
次に、ＩＣＰ−ＲＩＥ装置により窒化シリコン膜をマスクとしてシリコンウエハを、エッチングガスにＳＦ6を用いてエッチングしてスルーホールを形成した。このスルーホールは、開口径が約２２μｍであった。
次に、アセトンを用いてマスクパターンをコア材から除去した。その後、スルーホールが形成されたコア材に熱酸化処理（１０５０℃、２０分間）を施して、コア材の表面（スルーホール内壁面を含む）に二酸化珪素からなる絶縁膜を形成した。その後、コア材の一方の面とスルーホール内壁面とに、チタン−銅の順にスパッタリング法により下地導電薄膜を０．２μｍの厚みで形成した。次いで、この下地導電薄膜上にドライフィルムレジスト（旭化成（株）製ＡＰＲ）をラミネートした。次いで、フォトマスクを介し露光、現像してレジストパターンを形成した。このレジストパターンをマスクとし、上記の下地導電薄膜を給電層として、電気銅めっきを行った。これにより、スルーホール内を電気銅めっきで充填した。
次に、コア材の両面に突出した導電材料を、不二越機械工業（株）製ＭＣＰ１５０Ｘを用いて研磨し、次いで、レジストパターンと下地導電薄膜を除去してシリコン基板を得た。このシリコン基板は、スルーホールに充填された導電材料によって表裏の導通がなされたものであった。
次に、アセトンを用いてマスクパターンをコア材から除去した。その後、スルーホールが形成されたコア材に熱酸化処理（１０５０℃、２０分間）を施して、コア材の表面（スルーホール内壁面を含む）に二酸化珪素からなる絶縁膜を形成した。その後、コア材の一方の面とスルーホール内壁面とに、チタン−銅の順にスパッタリング法により下地導電薄膜を０．２μｍの厚みで形成した。次いで、この下地導電薄膜上にドライフィルムレジスト（旭化成（株）製ＡＰＲ）をラミネートした。次いで、フォトマスクを介し露光、現像してレジストパターンを形成した。このレジストパターンをマスクとし、上記の下地導電薄膜を給電層として、電気銅めっきを行った。これにより、スルーホール内を電気銅めっきで充填した。
次に、コア材の両面に突出した導電材料を、不二越機械工業（株）製ＭＣＰ１５０Ｘを用いて研磨し、次いで、レジストパターンと下地導電薄膜を除去してシリコン基板を得た。このシリコン基板は、スルーホールに充填された導電材料によって表裏の導通がなされたものであった。
（パターン電極の形成）
次に、シリコン基板の一方の面に、銅粒子を含有する厚膜導体ペースト（ヘレウス（株）製 Ｃ７２５７）をスクリーン印刷により印刷し、乾燥（１５０℃、１０分間）した後、焼成（９００℃、６０分間）を行った。これにより、パターン電極（厚み５μｍ）をシリコン基板に形成した。形成したパターン電極は、抵抗としての受動素子を構成するための電極、および、キャパシタとしての受動素子を構成するための下部電極（５００μｍ×５００μｍの正方形）とした。
次に、シリコン基板の一方の面に、銅粒子を含有する厚膜導体ペースト（ヘレウス（株）製 Ｃ７２５７）をスクリーン印刷により印刷し、乾燥（１５０℃、１０分間）した後、焼成（９００℃、６０分間）を行った。これにより、パターン電極（厚み５μｍ）をシリコン基板に形成した。形成したパターン電極は、抵抗としての受動素子を構成するための電極、および、キャパシタとしての受動素子を構成するための下部電極（５００μｍ×５００μｍの正方形）とした。
（厚膜受動素子膜の形成）
次に、パターン電極を形成したシリコン基板上の所望部位に、チタン酸バリウム粒子を含有する厚膜ペースト（アチソン（株）製 チタン酸バリウムインク）をスクリーン印刷により印刷し、乾燥（１５０℃、２０分間）した。その後、焼成（９００℃、６０分間）を行った。これにより、抵抗素子膜である厚膜受動素子膜（厚み５μｍ）を所望の電極間に形成し、下部電極上に容量素子膜である厚膜受動素子膜（厚み５μｍ）を形成した。次いで、容量素子膜である厚膜受動素子膜上に、銅粒子を含有する厚膜導体ペースト（ヘレウス（株）製 Ｃ７２５２）をスクリーン印刷により印刷し、乾燥（１５０℃、１０分間）した後、焼成（９００℃、６０分間）を行った。これにより、上部電極（厚み５μｍ、５００μｍ×５００μｍの正方形）を形成した。
次に、パターン電極を形成したシリコン基板上の所望部位に、チタン酸バリウム粒子を含有する厚膜ペースト（アチソン（株）製 チタン酸バリウムインク）をスクリーン印刷により印刷し、乾燥（１５０℃、２０分間）した。その後、焼成（９００℃、６０分間）を行った。これにより、抵抗素子膜である厚膜受動素子膜（厚み５μｍ）を所望の電極間に形成し、下部電極上に容量素子膜である厚膜受動素子膜（厚み５μｍ）を形成した。次いで、容量素子膜である厚膜受動素子膜上に、銅粒子を含有する厚膜導体ペースト（ヘレウス（株）製 Ｃ７２５２）をスクリーン印刷により印刷し、乾燥（１５０℃、１０分間）した後、焼成（９００℃、６０分間）を行った。これにより、上部電極（厚み５μｍ、５００μｍ×５００μｍの正方形）を形成した。
（平坦化層の形成）
次に、上記の厚膜受動素子膜および電極を被覆するように、結晶化ガラス粒子を含有する厚膜ペースト（ヘレウス（株）製 ＩＰ９１１５）をスクリーン印刷法により印刷し、乾燥（１５０℃、１０分間）した後、焼成（８００℃、６０分間）を行った。これにより、平坦化層（厚み４０μｍ）を形成した。
次いで、炭酸ガスレーザーを用いて、平坦化層の所望の部位に開口部を形成した。これらの開口部には、上記の厚膜受動素子膜からなる受動素子を構成する電極が露出するものであった。次に、この開口部内と平坦化層上に、チタン−銅の順にスパッタリング法により下地導電薄膜を０．２μｍの厚みで形成した。次いで、この下地導電薄膜上にドライフィルムレジスト（旭化成（株）製ＡＰＲ）をラミネートした。次いで、フォトマスクを介し露光、現像してレジストパターンを形成した。このレジストパターンをマスクとし、上記の下地導電薄膜を給電層として、電気銅めっきを行った。これにより、上記の開口部を含む露出部に電気めっきにより導電材料を析出させてビアと配線を形成し、その後、レジストパターンと下地導電薄膜を除去した。
次に、上記の厚膜受動素子膜および電極を被覆するように、結晶化ガラス粒子を含有する厚膜ペースト（ヘレウス（株）製 ＩＰ９１１５）をスクリーン印刷法により印刷し、乾燥（１５０℃、１０分間）した後、焼成（８００℃、６０分間）を行った。これにより、平坦化層（厚み４０μｍ）を形成した。
次いで、炭酸ガスレーザーを用いて、平坦化層の所望の部位に開口部を形成した。これらの開口部には、上記の厚膜受動素子膜からなる受動素子を構成する電極が露出するものであった。次に、この開口部内と平坦化層上に、チタン−銅の順にスパッタリング法により下地導電薄膜を０．２μｍの厚みで形成した。次いで、この下地導電薄膜上にドライフィルムレジスト（旭化成（株）製ＡＰＲ）をラミネートした。次いで、フォトマスクを介し露光、現像してレジストパターンを形成した。このレジストパターンをマスクとし、上記の下地導電薄膜を給電層として、電気銅めっきを行った。これにより、上記の開口部を含む露出部に電気めっきにより導電材料を析出させてビアと配線を形成し、その後、レジストパターンと下地導電薄膜を除去した。
（薄膜多層配線層の形成）
次に、上記のようにビア、配線を形成した平坦化層を覆うようにベンゾシクロブテン樹脂組成物（ダウ・ケミカル社製サイクロテン４０２４）をスピンコーターにより塗布、乾燥して厚み７μｍの電気絶縁層を形成した。次に、露光、現像を行って、平坦化層上の配線の所定の箇所が露出するように小径の開口部（内径２５μｍ）を電気絶縁層の所定位置に形成した。そして、洗浄後、開口部内および電気絶縁層上にスパッタリング法によりクロムと銅からなる導電層を形成し、この導電層上に液状レジスト（東京応化工業（株）製ＬＡ９００）を塗布した。次いで、配線形成用のフォトマスクを介し露光、現像して配線形成用の絶縁パターンを形成した。この絶縁パターンをマスクとして電気銅めっき（厚み４μｍ）を行い、その後、不要な絶縁パターンと導電層を除去した。これにより、電気絶縁層を介して配線を形成した。上記の配線は平坦化層上の配線とビア（径２５μｍ）により接続されたものであった。
次に、上記のようにビア、配線を形成した平坦化層を覆うようにベンゾシクロブテン樹脂組成物（ダウ・ケミカル社製サイクロテン４０２４）をスピンコーターにより塗布、乾燥して厚み７μｍの電気絶縁層を形成した。次に、露光、現像を行って、平坦化層上の配線の所定の箇所が露出するように小径の開口部（内径２５μｍ）を電気絶縁層の所定位置に形成した。そして、洗浄後、開口部内および電気絶縁層上にスパッタリング法によりクロムと銅からなる導電層を形成し、この導電層上に液状レジスト（東京応化工業（株）製ＬＡ９００）を塗布した。次いで、配線形成用のフォトマスクを介し露光、現像して配線形成用の絶縁パターンを形成した。この絶縁パターンをマスクとして電気銅めっき（厚み４μｍ）を行い、その後、不要な絶縁パターンと導電層を除去した。これにより、電気絶縁層を介して配線を形成した。上記の配線は平坦化層上の配線とビア（径２５μｍ）により接続されたものであった。
更に、同様の操作を行い、２層目の電気絶縁層を介して配線を形成した。これにより２層構造の薄膜多層配線層を形成した。
これにより、図１に示されるような本発明の受動素子内蔵配線基板を得た。この受動素子内蔵配線基板が備える抵抗は１０12Ω以上であり、高抵抗であった。一方、キャパシタの静電容量を測定した結果、１μＦであり、十分な静電容量をもつことが確認された。また、このキャパシタの耐電圧は１００Ｖであり、高い耐電圧を有することが確認された。
これにより、図１に示されるような本発明の受動素子内蔵配線基板を得た。この受動素子内蔵配線基板が備える抵抗は１０12Ω以上であり、高抵抗であった。一方、キャパシタの静電容量を測定した結果、１μＦであり、十分な静電容量をもつことが確認された。また、このキャパシタの耐電圧は１００Ｖであり、高い耐電圧を有することが確認された。
［実施例２］
まず、実施例１と同様にして、平坦化層上への配線形成までを行った。
次に、平坦化層を覆うようにベンゾシクロブテン樹脂組成物（ダウ・ケミカル社製サイクロテン４０２４）をスピンコーターにより塗布、乾燥して厚み７μｍの電気絶縁層を形成した。次に、露光、現像を行って、平坦化層上の配線の所定の箇所が露出するように小径の開口部（内径２５μｍ）を電気絶縁層の所定位置に形成した。そして、洗浄後、開口部内および電気絶縁層上にスパッタリング法によりクロムと銅からなる導電層を形成し、この導電層上に液状レジスト（東京応化工業（株）製ＬＡ９００）を塗布した。次いで、電極・配線形成用のフォトマスクを介し露光、現像して電極・配線形成用の絶縁パターンを形成した。この絶縁パターンをマスクとして電気銅めっき（厚み４μｍ）を行い、電極と配線を形成した。形成した電極は、抵抗としての受動素子を構成するための電極、および、キャパシタとしての受動素子を構成するための下部電極（５００μｍ×５００μｍの正方形）とした。
まず、実施例１と同様にして、平坦化層上への配線形成までを行った。
次に、平坦化層を覆うようにベンゾシクロブテン樹脂組成物（ダウ・ケミカル社製サイクロテン４０２４）をスピンコーターにより塗布、乾燥して厚み７μｍの電気絶縁層を形成した。次に、露光、現像を行って、平坦化層上の配線の所定の箇所が露出するように小径の開口部（内径２５μｍ）を電気絶縁層の所定位置に形成した。そして、洗浄後、開口部内および電気絶縁層上にスパッタリング法によりクロムと銅からなる導電層を形成し、この導電層上に液状レジスト（東京応化工業（株）製ＬＡ９００）を塗布した。次いで、電極・配線形成用のフォトマスクを介し露光、現像して電極・配線形成用の絶縁パターンを形成した。この絶縁パターンをマスクとして電気銅めっき（厚み４μｍ）を行い、電極と配線を形成した。形成した電極は、抵抗としての受動素子を構成するための電極、および、キャパシタとしての受動素子を構成するための下部電極（５００μｍ×５００μｍの正方形）とした。
次いで、絶縁パターンを除去し、露出した導電層上に、ネガ型フォトレジスト（ＪＳＲ（株）製 ＴＨＢ）を塗布し、抵抗素子膜としての薄膜受動素子膜形成用のフォトマスクを介して露光、現像することによりレジストパターンを形成した。次いで、過マンガン酸水溶液を用いてエッチングにより不要な導電層を除去して、電極間に位置するクロムと銅からなる薄膜受動素子膜（抵抗素子膜）を形成した。
次に、上記の薄膜受動素子膜（抵抗素子膜）を被覆するように電気絶縁層上にドライフィルムレジスト（旭化成（株）製ＡＰＲ）をラミネートした。次いで、フォトマスクを介し露光、現像してレジストパターンを形成した。このレジストパターンをマスクとし、スパッタリング法によりチタン酸バリウムの薄膜を形成した。これにより、下部電極上に容量素子膜である薄膜受動素子膜（厚み０．５μｍ、５００μｍ×５００μｍの正方形）を形成した。次いで、上記のレジストパターンをマスクとし、スパッタリング法により容量素子膜である薄膜受動素子膜上に、銅薄膜を形成して上部電極（厚み０．２μｍ、５００μｍ×５００μｍの正方形）を形成した。
以上により、受動素子を内蔵した１層目の薄膜配線層を形成した。
以上により、受動素子を内蔵した１層目の薄膜配線層を形成した。
次に、この１層目の薄膜配線層上にベンゾシクロブテン樹脂組成物（ダウ・ケミカル社製サイクロテン４０２４）をスピンコーターにより塗布、乾燥して厚み７μｍの電気絶縁層を形成した。次に、露光、現像を行って、１層目の薄膜配線層の電極、配線の所定の箇所が露出するように小径の開口部（内径２５μｍ）を電気絶縁層の所定位置に形成した。その後、実施例１の２層目の薄膜配線層と同様の操作を行い、２層目の電気絶縁層を介して配線を形成した。これにより２層構造の薄膜多層配線層を形成した。
これにより、図２に示されるような本発明の受動素子内蔵配線基板を得た。この受動素子内蔵配線基板が備える薄膜の抵抗は１０００Ω±０．１％であり、また、キャパシタの静電容量は１μＦ±０．１％であり、高精度なものであった。したがって、下層に内蔵する厚膜受動素子とともに、電気特性に対する広い範囲の要求に対応できることが確認された。
これにより、図２に示されるような本発明の受動素子内蔵配線基板を得た。この受動素子内蔵配線基板が備える薄膜の抵抗は１０００Ω±０．１％であり、また、キャパシタの静電容量は１μＦ±０．１％であり、高精度なものであった。したがって、下層に内蔵する厚膜受動素子とともに、電気特性に対する広い範囲の要求に対応できることが確認された。
小型で高信頼性が要求される半導体装置や各種電子機器への用途にも適用できる。
１，１′…受動素子内蔵配線基板
２…シリコン基板
３…絶縁層
４…スルーホール
５…導電材料
６…パターン電極
７…平坦化層
１１…厚膜受動素子膜
２０，３０…薄膜多層配線層
３６…電極
１５，４５…抵抗
１６，４６……キャパシタ
２…シリコン基板
３…絶縁層
４…スルーホール
５…導電材料
６…パターン電極
７…平坦化層
１１…厚膜受動素子膜
２０，３０…薄膜多層配線層
３６…電極
１５，４５…抵抗
１６，４６……キャパシタ
Claims (7)
- シリコン基板と、該シリコン基板の少なくとも一方の面に形成されたパターン電極と、該パターン電極に接続された厚膜受動素子膜と、厚みが３０〜１００μｍの範囲である平坦化層を介して前記パターン電極および前記厚膜受動素子膜を被覆するように形成された薄膜多層配線層と、を備え、前記パターン電極は厚みが３〜１５μｍの範囲である厚膜導電電極であり、前記厚膜受動素子膜は厚みが５〜２０μｍの範囲であり、前記薄膜多層配線層は厚みが０．０５〜０．５μｍの範囲である薄膜受動素子膜を内蔵しており、前記平坦化層は表裏導通のためのビアを有することを特徴とした受動素子内蔵配線基板。
- 前記厚膜受動素子膜は、キャパシタ、抵抗、インダクタの少なくとも１種を構成するものであることを特徴とする請求項１に記載の受動素子内蔵配線基板。
- 前記薄膜受動素子膜は、キャパシタ、抵抗、インダクタの少なくとも１種を構成するものであることを特徴とする請求項１または請求項２に記載の受動素子内蔵配線基板。
- 前記シリコン基板は、導電材料により表裏の導通がなされた複数のスルーホールを備えることを特徴とする請求項１乃至請求項３のいずれかに記載の受動素子内蔵配線基板。
- シリコン基板上に厚みが３〜１５μｍの範囲であるパターン電極を形成する工程と、
前記パターン電極の所望部位に接続するように、厚みが５〜２０μｍの範囲である厚膜受動素子膜を焼成温度が８００〜１１００℃の範囲である厚膜高温焼成プロセスにより形成する工程と、
前記パターン電極と前記厚膜受動素子膜を被覆する厚みが３０〜１００μｍの範囲である平坦化層を、結晶化ガラスペーストを用いて印刷・乾燥・７００〜１０００℃の高温焼成により、あるいは、非結晶化ガラスペーストを用いて印刷・乾燥・５００〜８００℃の高温焼成により形成し、その後、前記パターン電極の所望部位、前記厚膜受動素子膜の所望部位と接続する表裏導通ビアと配線を該平坦化層に形成する工程と、
前記平坦化層の配線の所望部位と接続するように、厚みが０．０５〜０．５μｍの範囲である薄膜受動素子膜を内蔵する薄膜多層配線層を形成する工程と、を有することを特徴とした受動素子内蔵配線基板の製造方法。 - 前記パターン電極の形成は、厚膜導体ペーストを用いて印刷・乾燥・８００〜１１００℃の高温焼成により行うことを特徴とした請求項５に記載の受動素子内蔵配線基板の製造方法。
- 前記薄膜多層配線層の形成は、スパッタ・セミアディティブ法、スパッタ・フルアディティブ法、スパッタ・全面めっき・サブトラクティブ法、蒸着・セミアディティブ法、蒸着・フルアディティブ法、蒸着・全面めっき・サブトラクティブ法、化学めっき・セミアディティブ法、化学めっき・フルアディティブ法、および、化学めっき・全面電気めっき・サブトラクティブ法のいずれかにより行うことを特徴とした請求項５または請求項６のいずれかに記載の受動素子内蔵配線基板の製造方法。
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