WO2018101468A1 - 電子部品及び電子部品製造方法 - Google Patents

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総夫 ▲高▼城
清智 中村
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Definitions

  • the present invention relates to an electronic component and an electronic component manufacturing method, and particularly relates to a device having a built-in highly reliable capacitor that is less likely to cause a short circuit.
  • passive components are formed by printing or vacuum film formation, so that they can be built in the multilayer substrate, thereby enabling miniaturization. Furthermore, since the wiring length can be shortened by forming it in the multilayer substrate, there is an advantage that high-frequency noise can be reduced.
  • an organic core substrate using an organic material typified by glass epoxy resin is used as the substrate material.
  • a method of providing a cavity in an organic core substrate and embedding a chip capacitor is also known.
  • an electronic circuit substrate using a glass material has been attracting attention due to recent advances in drilling technology for the glass material. For example, it is possible to form small-diameter through holes of 100 ⁇ m or less with a pitch of 150 ⁇ m or less with respect to 300 ⁇ m thick glass. Further, from this, a circuit board using a glass material as a core (hereinafter referred to as “glass circuit board”) has a low linear thermal expansion coefficient (CTE) of 2 ppm / K to 8 ppm / K, Due to the matching, the mounting reliability is high, and furthermore, the flatness is excellent, so that highly accurate mounting is possible.
  • CTE linear thermal expansion coefficient
  • the glass circuit board is excellent in flatness, it is excellent in fine wiring formation and high-speed transmission.
  • applications to electronic circuit boards that take advantage of the transparency, chemical stability, high elasticity, and low cost of glass have been studied.
  • semiconductor device interposers, image sensor circuit boards, and communication equipment The commercialization of LC demultiplexers and the like is expected. Since there is a need to form a decoupling capacitor, an LC circuit, or the like in these electronic circuits having glass as a core, there is an increasing demand for incorporating a capacitor.
  • the above-described capacitor built-in substrate has the following problems. That is, since the occupied volume of the chip capacitor is increased, there is a restriction on the wiring. In the case of an organic core substrate, the flatness of the substrate is lowered by embedding a chip capacitor. Furthermore, connection reliability may be reduced due to a difference in coefficient of linear thermal expansion between the organic substrate and the chip component.
  • the organic core substrate has a larger coefficient of linear thermal expansion than the dielectric layer.
  • peeling off or cracks in the dielectric layer there has been a problem of reduced reliability in which a short circuit or open failure of the capacitor occurs.
  • the present invention has been made in view of such circumstances, and an electronic component and an electronic device that can be downsized, thinned, and highly reliable by having a substrate having a thin film capacitor having a highly reliable MIM structure. It is an object of the present invention to provide a component manufacturing method.
  • An electronic component according to claim 1 of the present invention includes a glass core base material, an insulating resin material layer laminated on the glass core base material and having a conductor circuit formed therein, and a conductor portion constituting the conductor circuit.
  • a capacitor having a lower electrode formed on the dielectric layer, a dielectric layer formed on the lower electrode, and an upper electrode formed on the dielectric layer, along a surface direction of the conductor portion.
  • the peripheral portion of the upper electrode is formed inside the peripheral portion of the dielectric layer and the peripheral portion of the lower electrode.
  • the conductor circuit, the lower electrode, and the upper electrode are formed by laminating a single metal or a plurality of metals selected from at least one of copper, nickel, palladium, and titanium.
  • the dielectric layer is selected from alumina, silica, silicon nitride, tantalum oxide, titanium oxide, calcium titanate, barium titanate, and strontium titanate.
  • an electronic component comprising: a glass core base material having through holes penetrating both surfaces; and the glass core base material laminated on both surfaces, and connected to each other through the through holes.
  • a conductor circuit is formed on the surface of the glass core substrate, a lower electrode is formed on a predetermined conductor portion of the conductor circuit, and a dielectric layer is formed on the lower electrode. Then, an upper electrode is formed on the dielectric layer along the surface direction of the conductor portion, the peripheral portion of which is inside the peripheral portion of the dielectric layer and the peripheral portion of the lower electrode.
  • the present invention by using a glass core base material having a low coefficient of linear thermal expansion and a high elastic modulus as a core substrate, it is possible to avoid dimensional fluctuations due to thermal cycling, and the electronic circuit when subjected to thermal cycling. Connection reliability and connection reliability of external connection terminals can be ensured.
  • the distance between the end portions of the upper electrode and the lower electrode can be secured, and the upper electrode and the lower electrode can be electrically isolated by the dielectric layer, so that a short circuit between the electrodes can be prevented, and electrical reliability can be prevented. Can increase the sex.
  • FIG. 1 is a longitudinal sectional view showing a main part of an electronic component according to the first embodiment of the present invention.
  • FIG. 2 is a longitudinal sectional view showing a manufacturing process of the glass core substrate constituting the electronic component.
  • FIG. 3 is a longitudinal sectional view showing a manufacturing process of a glass core substrate constituting the electronic component.
  • FIG. 4 is a longitudinal sectional view showing a manufacturing process of a glass core substrate constituting the electronic component.
  • FIG. 5 is a longitudinal sectional view showing a manufacturing process of the glass core substrate constituting the electronic component.
  • FIG. 6 is a longitudinal sectional view showing a manufacturing process of the glass core substrate constituting the electronic component.
  • FIG. 7 is a longitudinal sectional view showing a manufacturing process of a glass core substrate constituting the electronic component.
  • FIG. 8 is a longitudinal sectional view showing a manufacturing process of the glass core substrate constituting the electronic component.
  • FIG. 9 is a longitudinal sectional view showing a process of forming a capacitor on the glass core substrate.
  • FIG. 10 is a longitudinal sectional view showing a process of forming a capacitor on the glass core substrate.
  • FIG. 11 is a longitudinal sectional view showing a process of forming a capacitor on the glass core substrate.
  • FIG. 12 is a longitudinal sectional view showing a process of forming a capacitor on the glass core substrate.
  • FIG. 13 is a longitudinal sectional view showing a process of forming a capacitor on the glass core substrate.
  • FIG. 14 is a longitudinal sectional view showing a process of forming a capacitor on the glass core substrate.
  • FIG. 15 is a longitudinal sectional view showing a process of forming a capacitor on the glass core substrate.
  • FIG. 16 is a longitudinal sectional view showing a process of forming a capacitor on the glass core substrate.
  • FIG. 17 is a longitudinal sectional view showing a process of forming a capacitor on the glass core substrate.
  • FIG. 18 is a longitudinal sectional view showing a main part of an electronic component according to the second embodiment of the present invention.
  • FIG. 19 is a longitudinal sectional view showing a main part of an electronic component according to the third embodiment of the present invention.
  • FIG. 1 is a longitudinal sectional view showing an electronic component (capacitor built-in wiring board) 10 according to a first embodiment of the present invention
  • FIGS. 2 to 8 show steps of forming a glass core substrate 20 constituting the electronic component 10.
  • FIG. 9 to FIG. 17 are longitudinal sectional views showing steps of forming the MIM capacitor 109 on the glass core substrate 20.
  • MIM indicates Metal Insulator Metal.
  • the electronic component 10 has a glass core substrate 20.
  • a first upper multilayer wiring layer 130A and a second upper multilayer wiring layer 130B are sequentially stacked on the upper surface of the glass core substrate 20.
  • a first lower multilayer wiring layer 130C and a second lower multilayer wiring layer 130D are sequentially stacked on the lower surface of the glass core substrate 20.
  • the glass core substrate 20 has a glass substrate 100.
  • a through hole 101 is formed in the glass substrate 100, and a seed metal layer 102 is formed over the inner wall surface of the through hole 101 and both surfaces of the glass substrate 100. Further, the seed metal layer 102 is covered with a copper plating layer (conductor portion) 103. External connection terminals 104 and MIM capacitors 109 are formed at predetermined positions on the copper plating layer 103 (see FIG. 17).
  • the MIM capacitor 109 has a lower electrode 110, a dielectric layer 111, an upper electrode 112, and a seed metal layer 113 sequentially provided on the entire surface of the copper plating layer 103.
  • An upper conductor 114 is formed on the seed metal layer 113.
  • the insulating resin layer 120 is formed on both surfaces of the glass substrate 100 described above, and covers the copper plating layer 103, the external connection terminal 104, and the MIM capacitor 109.
  • the first upper multilayer wiring layer 130A includes an insulating resin layer 131.
  • a via hole 132 and a conductor circuit 133 are formed in the insulating resin layer 131.
  • External connection terminals 134 are formed at predetermined portions of the conductor circuit 133. The same applies to the second upper multilayer wiring layer 130B, the first lower multilayer wiring layer 130C, and the second lower multilayer wiring layer 130D.
  • the glass substrate 100 is a transparent glass material having optical transparency.
  • the glass component or the blending ratio of each component contained in the glass and the method for producing the glass.
  • examples of the glass include alkali-free glass, alkali glass, borosilicate glass, quartz glass, sapphire glass, and photosensitive glass, but any glass material containing silicate as a main component may be used.
  • other so-called glass materials may be used.
  • the thickness of the glass substrate 100 is preferably 1 mm or less, but is more preferably 0.1 mm or more and 0.8 mm or less in consideration of the ease of the glass through-hole forming process and the handleability during production.
  • Examples of the method for producing the glass substrate 100 include a float method, a downdraw method, a fusion method, an updraw method, a rollout method, and the like, and a glass material produced by any method may be used. It is not limited to things.
  • the linear expansion coefficient of the glass is desirably ⁇ 1 ppm / K or more and 15.0 ppm / K or less. If it is less than -1 ppm / K, it is difficult to select the glass material itself, and it cannot be produced at a low cost. If it exceeds 15.0 ppm / K, the difference in thermal expansion coefficient from the dielectric is large, and the reliability is lowered.
  • the connection reliability with a silicon chip will fall. More preferably, it is 0.5 ppm / K or more and 8.0 ppm / K or less, and further preferably 1.0 ppm / K or more and 4.0 ppm / K or less.
  • a functional film such as an antireflection film or an IR cut filter may be formed on the glass substrate 100 in advance. Further, functions such as strength imparting, antistatic imparting, coloring, and texture control may be imparted. Examples of these functional films include a hard coat film for imparting strength, an antistatic film for imparting antistatic, an optical filter film for coloring, an antiglare, and a light scattering film for texture control. Not as long. As a method for forming these functional films, surface treatment techniques such as vapor deposition, sputtering, and wet method are used.
  • the seed metal layer 102 functions as a power feeding layer for electrolytic plating in forming a wiring in the semi-additive method.
  • the seed metal layer 102 provided directly on the glass substrate 100 and on the inner wall of the through hole 101 is formed by, for example, sputtering or CVD, and for example, Cu, Ni, Al, Ti, Cr, Mo, W, Ta, Au Ir, Ru, Pd, Pt, AlSi, AlSiCu, AlCu, NiFe, ITO, IZO, AZO, ZnO, PZT, TiN, Cu 3 N 4 , Cu alloys alone or in combination.
  • an electroless plating layer electroless copper plating, electroless nickel plating, etc. is formed thereon.
  • the lower electrode 110 has a function of improving the adhesion between the copper plating layer 103 and the dielectric layer 111
  • the upper electrode 112 has a function of improving the adhesion between the dielectric layer 111 and the seed metal layer 113. is doing.
  • the material of the lower electrode 110 and the upper electrode 112 is, for example, Ti.
  • Ti for example, Cu, Ni, Al, Cr, Mo, W, Ta, Au, Ir, Ru, Pd, Pt, AlSi, AlSiCu, AlCu, NiFe, a Cu alloy alone or a combination thereof may be used.
  • Ti is excellent in terms of adhesion, electrical conductivity, ease of production, and cost.
  • the thickness of the lower electrode 110 and the upper electrode 112 is preferably 10 nm or more and 1 ⁇ m or less, for example. If it is less than 10 nm, the adhesion strength may be insufficient. When the thickness exceeds 1 ⁇ m, not only the film formation time is too long and the mass productivity is lacking in the manufacturing process described later, but there is a possibility that it takes more time in the process of removing unnecessary portions.
  • the thicknesses of the lower electrode 110 and the upper electrode 112 are more preferably 10 nm or more and 500 nm or less.
  • the lower electrode 110 and the upper electrode 112 may have different thicknesses, but it is desirable that they have the same thickness because the structure is simple.
  • the dielectric layer 111 can be selected from alumina, silica, silicon nitride, tantalum oxide, titanium oxide, calcium titanate, barium titanate, and strontium titanate from the viewpoint of insulation and relative dielectric constant.
  • the thickness of the dielectric layer 111 is desirably 10 nm or more and 1 ⁇ m or less. When the thickness of the dielectric layer 111 is less than 10 nm, the insulating property cannot be maintained and the function as a capacitor is not exhibited. When the thickness of the dielectric layer 111 exceeds 1 ⁇ m, not only does it take a long time to form a thin film, but also the capacitance of the capacitor becomes too small to obtain a desired capacitance.
  • the thickness of the dielectric layer 111 is more preferably 50 nm or more and 500 nm or less.
  • the seed metal layer 113 is a power supply layer for forming the upper conductor 114 of the MIM capacitor 109 by a semi-additive method.
  • the seed metal layer 113 for example, Cu, Ni, Al, Ti, Cr, Mo, W, Ta, Au, Ir, Ru, Pd, Pt, AlSi, AlSiCu, AlCu, NiFe, Cu alloy alone or a combination of a plurality of them is applied. can do. More preferably, copper is desirable because subsequent etching removal is simple.
  • the thickness of the seed metal layer 113 is desirably 10 nm or more and 5 ⁇ m or less.
  • the thickness of the seed metal layer 113 is less than 100 nm, there is a possibility that a conduction failure occurs in the subsequent electrolytic plating process.
  • the thickness of the seed metal layer 113 exceeds 5 ⁇ m, it takes time to remove the etching.
  • the thickness of the seed metal layer 113 is more preferably 100 nm or more and 500 nm or less.
  • the upper conductor 114 is a copper plating layer. Electrolytic copper plating is desirable because it is simple, inexpensive, and has good electrical conductivity. In addition to copper plating, nickel plating, chromium plating, Pd plating, gold plating, rhodium plating, iridium plating, etc. Also good.
  • the thickness of the upper conductor 114 be 3 ⁇ m or more and 30 ⁇ m or less. If the thickness is less than 3 ⁇ m, the circuit may be lost depending on the etching process after the upper conductor 114 is formed. Furthermore, there is a risk that the connection reliability and electrical conductivity of the circuit will be reduced.
  • the electrolytic copper plating thickness exceeds 30 ⁇ m, it is necessary to form a resist layer having a thickness of 30 ⁇ m or more, which increases manufacturing costs. Furthermore, since the resist resolution is lowered, it becomes difficult to form fine wiring with a pitch of 30 ⁇ m or less. More preferably, it is 5 ⁇ m or more and 25 ⁇ m or less. More desirably, it is 10 ⁇ m or more and 20 ⁇ m or less.
  • the MIM capacitor 109 is formed so that the size of the upper electrode 112 is smaller than that of the dielectric layer 111 and the lower electrode 110.
  • the size of the upper electrode 112 (region along the surface of the copper plating layer 103) is larger than the size of the dielectric layer 111 and the lower electrode 110 (region along the surface of the copper plating layer 103). It is formed to be smaller. That is, the peripheral edge of the upper electrode 112 along the surface direction of the copper plating layer 103 is formed inside the peripheral edge of the dielectric layer 111 and the peripheral edge of the lower electrode 110.
  • a method for manufacturing the electronic component 10 will be described.
  • a glass substrate 100 is prepared.
  • a through hole 101 is formed in the glass substrate 100.
  • the cross-sectional shape and diameter of the through hole 101 are not limited to a cylindrical shape.
  • the shape may be such that the diameter of the central portion is narrower than the top diameter and the bottom diameter of the through hole, such as an X shape, or a shape having a bottom diameter smaller than the top diameter.
  • the shape may be such that the diameter of the central portion is wider than the top diameter and bottom diameter of the through hole.
  • the through-hole 101 in addition to laser processing and electric discharge processing, when a photosensitive resist material is used, sand blast processing, dry etching, chemical etching processing using hydrofluoric acid, or the like may be used. Furthermore, you may produce the glass core board
  • a seed metal layer 102 is formed on the surface of the glass substrate 100 on which the through hole 101 is formed and in the through hole 101.
  • the seed metal layer 102 is formed by sequentially sputtering a titanium layer and a copper layer that are in close contact with the glass material from the viewpoints of electrical characteristics, ease of manufacture, and cost.
  • the total film thickness of the titanium layer and the copper layer for circuit formation on the glass substrate 100 is preferably 1 ⁇ m or less because it is advantageous for forming fine wiring by the semi-additive method. When it is thicker than 1 ⁇ m, it becomes difficult to form fine wiring with a pitch of 30 ⁇ m or less.
  • an electroless plating layer is formed. Compared to the case where only the titanium layer and the copper layer are provided, a metal film can be formed in the entire interior of the through hole 101, and the connection reliability of the through hole can be improved.
  • electroless copper plating electroless nickel plating, etc. can be applied to the electroless plating layer
  • electroless nickel plating is preferable because of good adhesion to a glass material, a titanium layer, or a copper layer. If the electroless nickel plating thickness is too thick, not only fine wiring formation becomes difficult, but also the adhesion due to an increase in film stress decreases, so the electroless nickel plating thickness is desirably 1 ⁇ m or less. More desirably, it is 0.5 ⁇ m or less. More desirably, it is 0.3 ⁇ m or less.
  • the electroless nickel plating film may contain phosphorus, which is a eutectoid derived from a reducing agent, sulfur, lead, bismuth, and the like contained in the electroless nickel plating solution.
  • a photoresist pattern FR is formed.
  • a photoresist layer is formed on the entire surface of the seed metal layer 102.
  • a negative dry film resist, a negative liquid resist, or a positive liquid resist can be applied. Since the formation of the resist layer is simple and inexpensive, a negative photoresist is desirable.
  • a resist layer forming method for example, a roll laminating method or a vacuum laminating method can be applied if it is a negative dry film resist.
  • liquid negative type or positive type resist it can be selected from slit coating, curtain coating, die coating, spray coating, electrostatic coating, inkjet coating, gravure coating, screen printing, gravure offset printing, spin coating and doctor coating.
  • the method for forming these resist layers is not limited to the above.
  • a desired circuit pattern is formed on the photoresist layer by a general photolithography method.
  • the resist pattern FR is patterned by performing exposure and development processing after alignment so that a portion where the later copper plating layer 103 is formed is exposed.
  • the thickness of the resist layer depends on the electroplating thickness in the subsequent step, and is preferably 5 ⁇ m or more and 25 ⁇ m or less. When the thickness of the resist layer is thinner than 5 ⁇ m, the electrolytic plating layer that becomes the conductor circuit layer cannot be increased to 5 ⁇ m or more, and the connection reliability of the circuit may be lowered. When the thickness of the resist layer is greater than 25 ⁇ m, it becomes difficult to form fine wiring with a pitch of 30 ⁇ m or less. In this way, a glass core substrate 20 having a photoresist pattern FR as shown in FIG. 5 is obtained.
  • a copper plating layer 103 is formed by an electrolytic plating method.
  • the electrolytic plating method it is desirable to use electrolytic copper plating because it is simple, inexpensive, and has good electrical conductivity.
  • the electrolytic copper plating thickness is desirably 3 ⁇ m or more and 30 ⁇ m or less. If the thickness of the electrolytic copper plating is less than 3 ⁇ m, there is a risk that the circuit will be lost depending on the subsequent etching process, and there is a risk that the connection reliability and electrical conductivity of the circuit will be reduced. When the electrolytic copper plating thickness exceeds 30 ⁇ m, it is necessary to form a resist layer having a thickness of 30 ⁇ m or more, which increases manufacturing costs.
  • the resist resolution is lowered, it is difficult to form fine wiring with a pitch of 30 ⁇ m or less. More preferably, it is 5 ⁇ m or more and 25 ⁇ m or less. More desirably, it is 10 ⁇ m or more and 20 ⁇ m or less.
  • electrolytic nickel plating In addition to electrolytic copper plating, electrolytic nickel plating, electrolytic chromium plating, electrolytic Pd plating, electrolytic gold plating, electrolytic rhodium plating, electrolytic iridium plating, or the like may be used.
  • the unnecessary resist layer after the wiring is formed by electrolytic plating is removed, and the seed metal layer 102 is exposed.
  • the resist removal method is not limited, for example, it can be stripped and removed with an alkaline aqueous solution in a known general method.
  • an electronic circuit layer is formed on the glass substrate 100 by removing the seed metal layer 102 and electrically dividing the circuit.
  • the seed layer removing method a method of sequentially removing the electroless Ni layer, the copper layer, and the titanium layer by chemical etching is used.
  • the seed layer removal method and the type of etching solution used are not limited.
  • FIGS. 9 to 17 are enlarged views of a region indicated by a two-dot chain line P in FIG.
  • the copper plating layer 103 in FIG. 9 is formed as described above and is a part of the conductor circuit layer.
  • a lower electrode 110, a dielectric layer 111, an upper electrode 112, and a seed metal layer 113 are sequentially formed in a thin film on the entire surface of the copper plating layer 103.
  • a method for forming the thin film for example, a general method such as a vacuum evaporation method, a sputtering method, an ion plating method, an MBE method, a laser ablation method, a CVD method or the like is used. Other thin film forming methods may be used.
  • Electrolytic plating methods include electrolytic nickel plating, electrolytic copper plating, electrolytic chromium plating, electrolytic Pd plating, electrolytic gold plating, electrolytic rhodium plating, electrolytic iridium plating, etc. Electrolytic copper plating is simple and inexpensive, This is desirable because of its good conductivity.
  • the unnecessary portion of the seed metal layer 113 is removed.
  • the resist pattern RP is removed by performing a peeling process with a known alkaline aqueous solution.
  • the seed metal layer 113 can be removed using a known chemical etching solution. Further, it may be removed by a dry etching method.
  • a photoresist pattern FP is formed.
  • unnecessary portions of the lower electrode 110, the upper electrode 112, and the dielectric layer 111 are removed using the photoresist pattern FP as a resist layer.
  • a chemical etching method or a dry etching method can be used, and any known method can be used, and the method is not particularly limited.
  • the unnecessary photoresist pattern FP is removed.
  • the structure of the MIM capacitor 109 is such that the lower electrode 110 and the upper electrode 112 have the same size (areas along the surface of the copper plating layer 103 coincide). That is, the peripheral edge of the upper electrode 112 along the surface direction of the copper plating layer 103 coincides with the peripheral edge of the dielectric layer 111 and the peripheral edge of the lower electrode 110. In this case, since the ends of the upper electrode 112 and the lower electrode 110 are separated by only the thickness of the dielectric layer 111, there is a possibility that a short circuit failure occurs between the lower electrode 110 and the upper electrode 112.
  • the size of the upper electrode 112 (region along the surface of the copper plating layer 103) is reduced by removing unnecessary portions of the upper electrode constituting the upper electrode 112 in the step shown in FIG. It becomes possible to manufacture the MIM capacitor 109 smaller than the size of the lower electrode 110 (region along the surface of the copper plating layer 103). That is, the peripheral edge of the upper electrode 112 along the surface direction of the copper plating layer 103 is formed inside the peripheral edge of the dielectric layer 111 and the peripheral edge of the lower electrode 110.
  • This step makes it possible to increase the distance between the end portions of the upper electrode 112 and the lower electrode 110, and the end portions are isolated by the dielectric layer 111. Therefore, the MIM capacitor 109 with high reliability without short-circuit failure is provided. Can be formed.
  • Examples of the insulating resin layer 120 and the insulating resin layer 131 that can be used include epoxy resin, polyimide, maleimide resin, polyethylene terephthalate, polyphenylene oxide, liquid crystal polymer, and composite materials thereof, photosensitive polyimide resin, and photosensitive polybenzo. Oxazole or photosensitive acrylic-epoxy resin may be used.
  • the method for forming the insulating resin is not limited, and a vacuum laminating, vacuum pressing, or roll laminating method can be used as long as it is a sheet. As long as it is liquid, it can be selected from slit coating, curtain coating, die coating, spray coating, electrostatic coating, inkjet coating, gravure coating, screen printing, gravure offset printing, spin coating, and doctor coating. Note that a solder resist may be used as long as it is the outermost layer.
  • each insulating resin layer 120 and insulating resin layer 131 is preferably 5 ⁇ m or more and 50 ⁇ m or less. If it exceeds 50 ⁇ m, it will be difficult to reduce the diameter of the via hole 132 that can be formed in the insulating resin, so that there is a possibility that the wiring density cannot be increased, and if it is less than 5 ⁇ m, it is difficult to ensure interlayer insulation. Become.
  • laser processing can be used as long as it is a non-photosensitive insulating resin.
  • the laser include a CO 2 laser, a UV laser, a picosecond laser, and a femtosecond laser, but a UV laser and a CO 2 laser are preferable because they are simple and desirable.
  • Any photosensitive insulating resin can be formed by photolithography. It is desirable to improve the adhesion with the copper plating layer 103 by roughening the resin surface and cleaning the inside of the via hole by appropriately performing desmearing with a permanganate solution after forming the via hole. Alternatively, a method of cleaning the resin surface and the inside of the via by plasma treatment may be performed.
  • the external connection terminal 134 may be subjected to a surface treatment.
  • a surface treatment By performing the surface treatment, the bondability with the solder ball 135 is improved.
  • a tin or tin alloy plating film, an electroless Ni—P / electroless Pd—P / Au plating film, an electroless Ni—P / Au plating film, or the like can be formed.
  • a pre-solder process or an organic film process such as OSP (Organic Solderability Preservative) may be performed.
  • the solder balls 135 can be formed by a screen printing method, a solder ball transfer mounting method, an electrolytic plating method, or the like.
  • the composition of the solder ball may be one of tin, silver, copper, bismuth, lead, zinc, indium, antimony, or a mixture of plural kinds, and the mixing ratio of these metal materials is not limited. You may provide the pad for wire bonding instead of solder.
  • the multilayer wiring may be formed by repeating the formation of the insulating resin layer 131, the via hole 132, and the copper plating layer 103 by using a known semi-additive method or a subtractive method.
  • the electronic component 10 by using glass having a low coefficient of linear thermal expansion and a high modulus of elasticity as the core substrate, a circuit board with a built-in capacitor with less dimensional variation due to thermal cycling can be obtained. As a result, it is possible to ensure the connection reliability of the electronic circuit and the connection reliability of the external connection terminals when a thermal cycle is applied. Furthermore, in the capacitor formed by the dielectric layer sandwiched between the lower electrode and the upper electrode, since the upper electrode is smaller than the dielectric and the lower electrode, the distance between the ends of the upper electrode and the lower electrode can be secured, Since the upper electrode and the lower electrode can be electrically isolated by the dielectric layer, it is possible to prevent a short circuit between the electrodes, and to improve electrical reliability.
  • FIG. 18 is a longitudinal sectional view showing an electronic component 10A according to the second embodiment of the present invention.
  • the same reference numerals are used for the same elements or functions having the same functions as those in FIG.
  • the MIM capacitor 140 having the same configuration as the MIM capacitor 109 is formed in the first upper multilayer wiring layer 130A laminated on the glass core substrate 20. That is, the MIM capacitor may be formed on the glass core substrate 20 or may be provided in another multilayer wiring layer stacked on the glass core substrate 20.
  • FIG. 19 is a longitudinal sectional view showing an electronic component 10B according to the third embodiment of the present invention.
  • the same elements or the same functions as those in FIGS. 1 and 18 are denoted by the same reference numerals, and redundant description is omitted.
  • solder balls 135 may be on both sides. Further, a semiconductor chip 150 and a chip component 151 may be mounted.
  • Example 1 As shown in FIG. 2, a glass substrate 100 (OA-10G manufactured by Nippon Electric Glass Co., Ltd., 0.5 mm thickness, linear thermal expansion coefficient 3 ppm / K) is prepared. Subsequently, as shown in FIG. 3, the through hole 101 is formed with a top hole diameter of 80 ⁇ m and a bottom diameter of 60 ⁇ m using a picosecond laser processing machine. Further, as shown in FIG. 4, a titanium film having a thickness of 50 nm and a copper film having a thickness of 300 nm were formed on the front and back surfaces of the glass substrate 100 as a seed metal layer 102 using a sputtering method. Further, an electroless nickel plating layer having a thickness of 0.1 ⁇ m was formed for the purpose of increasing the thickness of the seed metal layer 102 in the through hole 101. As described above, the seed metal layer 102 made of titanium, copper, and nickel was formed.
  • a photosensitive dry film resist having a thickness of 25 ⁇ m was provided on the seed metal layer 102 by roll lamination, and a resist pattern FR was formed by photolithography.
  • the resist pattern FR is peeled off in an alkaline solution to obtain the substrate shown in FIG.
  • the Ni layer of the seed metal layer 102 is dissolved and removed sequentially using a nitric acid-hydrogen peroxide mixed etching solution, the Cu layer using a sulfuric acid-hydrogen peroxide mixed etching solution, and the Ti layer using a potassium hydroxide-hydrogen peroxide etching solution.
  • a glass core substrate 20 shown in FIG. 8 was obtained.
  • a Ti / alumina / Ti / Cu layer to be the MIM capacitor 109 is respectively 50 nm / 100 nm /
  • a sputter film was formed so as to have a thickness of 50 nm / 300 nm.
  • a dry film resist was formed on the entire surface of the copper plating layer 103 by vacuum lamination.
  • the upper conductor 114 of the MIM capacitor 109 was formed to a thickness of 10 ⁇ m by electrolytic copper plating. Further, after stripping and removing the resist pattern RP with an alkaline aqueous solution, the seed metal layer 113 for forming the MIM capacitor was dissolved and removed with a sulfuric acid-hydrogen peroxide etching solution (FIG. 13). Subsequently, as shown in FIG. 15, a dry film resist FP was formed on the upper conductor 114 and then patterned to obtain a substrate that protected the upper conductor 114.
  • the upper electrode 112, the dielectric layer 111, and the lower electrode 110 were removed by a dry etching method (FIG. 16).
  • the MIM capacitor 109 was obtained by removing the upper electrode 112, which is a titanium layer, by etching using a potassium hydroxide-hydrogen peroxide etchant.
  • the region along the surface of the copper plating layer (conductor portion) 103 in the upper electrode 112 is more than the region along the surface of the copper plating layer 103 of the dielectric layer 111 and the region along the surface of the copper plating layer of the lower electrode 110. Is also formed small.
  • the insulating resin layer 131 is formed on both the front and back surfaces of the glass core substrate 20 by vacuum laminating GX-T31 (manufactured by Ajinomoto Fine-Techno Co., Ltd.), a 40 ⁇ m thick built-up resin, and then a via hole 132 having a diameter of 60 ⁇ m is formed by a UV laser processing machine. did. Further, after forming an electroless copper plating layer having a thickness of 0.8 ⁇ m by desmearing treatment and electroless copper plating treatment, a dry film resist layer having a thickness of 25 ⁇ m was formed on both the front and back surfaces.
  • a multi-layer circuit layer was formed on each of the front and back layers of a conductor circuit layer having a thickness of 15 ⁇ m by electrolytic copper plating.
  • the built-up multilayer circuit was formed with two circuit layers on the front and back surfaces of the glass core wiring.
  • a solder resist layer was formed on the front and back outermost layers, and external connection terminal portions were exposed by photolithography to obtain an MIM capacitor 109 of an example of the present invention.
  • nickel-gold plating is performed on the surface of the external connection terminal 134 shown in FIG. 1 to further form solder balls 135, whereby the electronic component 10 incorporating the MIM capacitor 109 is manufactured.
  • Comparative Example 1 As Comparative Example 1, after the steps shown in FIGS. 2 to 15, the upper electrode 112, the dielectric layer 111, and the lower electrode 110 shown in FIG. 16 have the same size (region in the plane direction of the copper plating layer 103). An electronic component incorporating the capacitor 109 was produced. The method is the same as the method described in Example 1 except that the step shown in FIG. 17 is not performed. In this case, the distance between the end portions of the upper electrode 112 and the lower electrode 110 is separated only by the thickness of the dielectric layer 11 of 100 nm. (Comparative Example 2) In Comparative Example 2, an electronic component was prepared using a general glass epoxy substrate having a thickness of 0.5 mm (linear thermal expansion coefficient: 18 ppm / k).
  • the through-hole 101 was formed with a diameter of 100 ⁇ m with a drilling machine. Furthermore, in FIG. 4, the seed metal layer 102 was formed by electroless copper plating. In other processes, an electronic component incorporating the MIM capacitor 109 was created in the same manner as in Example 1.
  • Example 1 Using the substrates of Example 1, Comparative Example 1 and Comparative Example 2 described above, a liquid bath thermal shock test was conducted at ⁇ 40 to 125 ° C. and 1000 cycles (high temperature and low temperature for 30 minutes each). The results are listed in Table 1.
  • Example 1 In the results shown in Table 1, in Example 1, there was no delamination even after the thermal shock test. The change in wiring resistance was tracked every 100 cycles, but the result was good within ⁇ 3%. Similarly, the change in the capacitance of the MIM capacitor 109 was traced, and the result was also good within ⁇ 3%.
  • Comparative Example 1 As a result of the test, the resistance change of the wiring was good within ⁇ 3%, but the capacitance of the MIM capacitor 109 was observed to rapidly decrease after 200 cycles. As a result of failure analysis, a short circuit between the upper electrode 112 and the lower electrode 110 was confirmed.
  • Comparative Example 2 As a result of the test, a rapid increase in the resistance value of the wiring was confirmed after 500 cycles, and a rapid decrease in the capacitance of the MIM capacitor 109 was observed after 200 cycles. As a result of failure analysis, disconnection was confirmed at the through-hole corner of the glass epoxy substrate, and further, peeling was observed between the upper electrode 112 and the lower electrode 110 of the MIM capacitor 109. As a result of investigating the cause, it was found to be due to the linear thermal expansion of the organic substrate.
  • this invention is not limited to the said embodiment, In the implementation stage, it can change variously in the range which does not deviate from the summary. Further, the embodiments may be implemented in combination as appropriate, and in that case, the combined effect can be obtained. Furthermore, the present invention includes various inventions, and various inventions can be extracted by combinations selected from a plurality of disclosed constituent elements. For example, even if several constituent requirements are deleted from all the constituent requirements shown in the embodiment, if the problem can be solved and an effect can be obtained, the configuration from which the constituent requirements are deleted can be extracted as an invention.
  • the electronic component by forming the MIM capacitor on the glass core substrate, the electronic component can be manufactured with high reliability and can be used for a semiconductor package substrate, an interposer, an optical element substrate, and the like.

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Abstract

電子部品は、両面を貫通する貫通孔１０１が形成されたガラス基材１００と、ガラス基材１００の両面に積層され、内部に銅めっき層１０３が形成された絶縁樹脂層１２０と、銅めっき層１０３上に形成された下部電極１１０と、下部電極１１０上に積層形成される誘電体層１１１と、誘電体層１１１上に積層形成される上部電極１１２とを有するキャパシタ１０９とを備え、上部電極１１２における銅めっき層１０３の面に沿った領域は、誘電体層１１１の銅めっき層１０３の面に沿った領域及び下部電極１１０の銅めっき層１０３の面に沿った領域よりも小さく形成されることで、信頼性の高いＭＩＭ構造の薄膜キャパシタを有するガラスコア基板を有すると共に、小型化・薄型化・高信頼化を実現できる。

Description

電子部品及び電子部品製造方法
　本発明は、電子部品及び電子部品製造方法に係り、特にショートがおきにくい信頼性の高い構造のキャパシタを内蔵するものに関する。
　近年、電子機器の高機能化及び小型化に伴って、半導体装置を構成する配線基板の高密度化の要求が高まっている。そこで、回路配線の微細化、抵抗、キャパシタ、インダクタ等の受動部品の小型化が求められている。しかしながら更なる小型化要求も有り、これら小型受動部品の小型化と基板表面への高密度実装のみでは限界がある。そこでこのような問題を解決すべく、実装基板に受動部品を内蔵化する技術が提案されている（例えば、特開平１０－３２０６２２号公報参照。）。
　すなわち、受動部品を印刷や真空成膜法で形成することで多層基板内に内蔵させ、小型化を可能としている。さらに多層基板内に形成することによって配線長を短くすることが可能となるので、高周波ノイズを軽減することが可能となるという長所もある。
　基板の材料として、ガラスエポキシ樹脂に代表される有機材料を用いる有機コア基板が用いられている。有機コア基板にキャビティを設けチップコンデンサを埋設する方法も知られている。
　一方、基板の材料としては、近年のガラス材料への穴あけ技術の進歩により、ガラス材料を用いた電子回路基板が注目されている。例えば、３００μｍ厚のガラスに対して１００μｍ以下の小径スルーホールを１５０μｍピッチ以下で形成することが可能である。さらに、このことからガラス材料をコアに用いた回路基板（以下、「ガラス回路基板」と称する）は、ガラスの線熱膨張係数（ＣＴＥ）が２ｐｐｍ／Ｋ～８ｐｐｍ／Ｋと小さく、シリコンチップと整合するため実装信頼性が高く、さらに平坦性に優れるため高精度な実装が可能になる。
　さらにガラス回路基板は、平坦性に優れるために微細配線形成性、高速伝送性にも優れている。さらにガラスの透明性、化学的安定性、高弾性、かつ、安価である特徴を活かした電子回路基板への応用が研究されており、半導体装置用インターポーザ、撮像素子用回路基板、通信機器用のＬＣ分波器（ダイプレクサ）等の製品化が期待されている。これらガラスをコアとする電子回路にはデカップリングコンデンサやＬＣ回路等を形成する必要性があることから、キャパシタを内蔵する要求が高まっている。
　上述したキャパシタ内蔵基板では、次のような問題があった。すなわち、チップコンデンサの占有体積が大きくなるために、配線引き回しに制約が生じる。また、有機コア基板の場合、チップコンデンサの埋設により基板平坦性が低下する。さらに有機基板とチップ部品の線熱膨張係数の差から、接続信頼性が低下する虞がある。
　また、有機コア基板を用いて多層回路内にＭＩＭ構造（Ｍｅｔａｌ　ｉｎｓｕｌａｔｏｒ　Ｍｅｔａｌ）のキャパシタを作りこむ場合、有機コア基板が誘電体層と比較すると線熱膨張係数が大きいため、熱サイクルによって誘電体層が剥離するあるいは誘電体層にクラックが入ることで、キャパシタのショートあるいはオープン不良が発生する信頼性低下の問題があった。
　そこで本発明は、このような事情に鑑みてなされたもので、信頼性の高いＭＩＭ構造の薄膜キャパシタを有する基板を有することで、小型化・薄型化・高信頼化を実現できる電子部品及び電子部品製造方法を提供することを目的とする。
　本発明の請求項１に係わる電子部品は、ガラスコア基材と、このガラスコア基材に積層され、内部に導体回路が形成された絶縁樹脂材層と、前記導体回路を構成する導体部上に形成された下部電極と、この下部電極上に積層形成される誘電体層と、前記誘電体層上に積層形成される上部電極とを有するキャパシタとを備え、前記導体部の面方向に沿った前記上部電極の周縁部は、前記誘電体層の周縁部及び下部電極の周縁部の内側に形成されている。
　本発明の請求項２に係わる電子部品は、前記導体回路、前記下部電極、前記上部電極は、少なくとも銅、ニッケル、パラジウム、チタンから１種以上選ばれる金属を単体あるいは複数積層してなる。
　本発明の請求項３に係わる電子部品は、前記誘電体層は、アルミナ、シリカ、シリコンナイトライド、タンタルオキサイド、酸化チタン、チタン酸カルシウム、チタン酸バリウム、チタン酸ストロンチウムより選ばれる。
　本発明の請求項４に係わる電子部品は、両面を貫通する貫通孔が形成されたガラスコア基材と、このガラスコア基材の両面にそれぞれ積層され、内部に前記貫通孔を介して互いに接続される導体回路が形成された絶縁樹脂材層と、前記導体回路を構成する導体部上に形成された下部電極と、この下部電極上に積層形成される誘電体層と、前記誘電体層上に積層形成される上部電極とを有するキャパシタとを備え、前記導体部の面方向に沿った前記上部電極の周縁部は、前記誘電体層の周縁部及び下部電極の周縁部の内側に形成されている。
　本発明の請求項５に係わる電子部品製造方法は、ガラスコア基板表面に導体回路を形成し、前記導体回路における所定の導体部上に下部電極を形成し、前記下部電極上に誘電体層を形成し、前記誘電体層上に、前記導体部の面方向に沿って、前記誘電体層の周縁部及び下部電極の周縁部よりもその周縁部が内側となる上部電極を形成する。
　本発明によれば、コア基板として線熱膨張係数が低く弾性率が高いガラスコア基材を用いることで、熱サイクルによる寸法変動を避けることができると共に、熱サイクルをかけたときの電子回路の接続信頼性、外部接続端子の接続信頼性を確保することができる。また、上部電極と下部電極の端部同士の距離が確保でき、かつ、上部電極と下部電極を誘電体層により電気的に隔離できるために電極間のショートを防止することができ、電気的信頼性を高めることができる。
図１は、本発明の第１の実施の形態に係る電子部品の要部を示す縦断面図である。 図２は、同電子部品を構成するガラスコア基板の製造工程を示す縦断面図である。 図３は、同電子部品を構成するガラスコア基板の製造工程を示す縦断面図である。 図４は、同電子部品を構成するガラスコア基板の製造工程を示す縦断面図である。 図５は、同電子部品を構成するガラスコア基板の製造工程を示す縦断面図である。 図６は、同電子部品を構成するガラスコア基板の製造工程を示す縦断面図である。 図７は、同電子部品を構成するガラスコア基板の製造工程を示す縦断面図である。 図８は、同電子部品を構成するガラスコア基板の製造工程を示す縦断面図である。 図９は、同ガラスコア基板上にキャパシタを形成する工程を示す縦断面図である。 図１０は、同ガラスコア基板上にキャパシタを形成する工程を示す縦断面図である。 図１１は、同ガラスコア基板上にキャパシタを形成する工程を示す縦断面図である。 図１２は、同ガラスコア基板上にキャパシタを形成する工程を示す縦断面図である。 図１３は、同ガラスコア基板上にキャパシタを形成する工程を示す縦断面図である。 図１４は、同ガラスコア基板上にキャパシタを形成する工程を示す縦断面図である。 図１５は、同ガラスコア基板上にキャパシタを形成する工程を示す縦断面図である。 図１６は、同ガラスコア基板上にキャパシタを形成する工程を示す縦断面図である。 図１７は、同ガラスコア基板上にキャパシタを形成する工程を示す縦断面図である。 図１８は、本発明の第２の実施の形態に係る電子部品の要部を示す縦断面図である。 図１９は、本発明の第３の実施の形態に係る電子部品の要部を示す縦断面図である。
　以下、図に基づいて、本発明の実施形態について説明する。
　図１は本発明の第１の実施形態に係る電子部品（キャパシタ内蔵配線基板）１０を示す縦断面図、図２～図８は電子部品１０を構成するガラスコア基板２０を形成する工程を示す縦断面図、図９～図１７はガラスコア基板２０上にＭＩＭキャパシタ１０９を形成する工程を示す縦断面図である。ＭＩＭは、Ｍｅｔａｌ　Ｉｎｓｕｌａｔｏｒ　Ｍｅｔａｌを示している。
　図１に示すように電子部品１０は、ガラスコア基板２０を有している。このガラスコア基板２０の上面には、第１上側多層配線層１３０Ａ、第２上側多層配線層１３０Ｂが順次積層配置されている。また、ガラスコア基板２０の下面には、第１下側多層配線層１３０Ｃ、第２下側多層配線層１３０Ｄが順次積層配置されている。
　ガラスコア基板２０は、ガラス基材１００を有している。ガラス基材１００には貫通孔１０１が形成されており、この貫通孔１０１内壁面及びガラス基材１００の両面にわたってシード金属層１０２が形成されている。さらにシード金属層１０２は、銅めっき層（導体部）１０３によって覆われている。銅めっき層１０３の所定位置には外部接続端子１０４及びＭＩＭキャパシタ１０９が形成されている（図１７参照）。
　ＭＩＭキャパシタ１０９は、図１７に示すように、銅めっき層１０３上全面に下部電極１１０、誘電体層１１１、上部電極１１２、シード金属層１１３を順次設けられている。シード金属層１１３の上部には上部導体１１４が形成されている。
　上述したガラス基材１００の両面にわたって絶縁樹脂層１２０が形成され、銅めっき層１０３、外部接続端子１０４、ＭＩＭキャパシタ１０９を覆っている。
　第１上側多層配線層１３０Ａは、絶縁樹脂層１３１を備えている。絶縁樹脂層１３１にはビアホール１３２や、導体回路１３３が形成されている。導体回路１３３の所定部位には外部接続端子１３４が形成されている。なお、第２上側多層配線層１３０Ｂ、第１下側多層配線層１３０Ｃ、第２下側多層配線層１３０Ｄについても同様である。
　次に、各要素の材質、形状等について詳細に説明する。ガラス基材１００は、光透過性を有する透明のガラス材料である。ガラスの成分またはガラスに含有される各成分の配合比率、更にガラスの製造方法は特に限定されない。例えば、ガラスとしては、無アルカリガラス、アルカリガラス、ホウ珪酸ガラス、石英ガラス、サファイアガラス、感光性ガラス等が挙げられるが、ケイ酸塩を主成分とするいずれのガラス材料を用いてもよい。さらに、その他のいわゆるガラス材料を用いても良い。但し、本実施形態における半導体用途では、無アルカリガラスを用いるのが望ましい。また、ガラス基材１００の厚みは１ｍｍ以下が好ましいが、ガラスの貫通孔形成プロセスの容易性や製造時のハンドリング性を考慮して、より好ましくは０．１ｍｍ以上０．８ｍｍ以下である。
　ガラス基材１００の製造方法としては、フロート法、ダウンドロー法、フュージョン法、アップドロー法、ロールアウト法等が挙げられるが、いずれの方法によって作製されたガラス材料を用いてもよく、特定のものに限定されない。ガラスの線膨張係数は－１ｐｐｍ／Ｋ以上１５．０ｐｐｍ／Ｋ以下であることが望ましい。－１ｐｐｍ／Ｋ未満である場合、ガラス材料自体を選定することが困難となり安価に作成できなくなる。１５．０ｐｐｍ／Ｋを超えると、誘電体との熱膨張係数の差異が大きく信頼性が低下してしまう。あるいは、ガラスコア基板２０にシリコンチップを実装する場合は、シリコンチップとの接続信頼性が低下してしまう。より好ましくは０．５ｐｐｍ／Ｋ以上８．０ｐｐｍ／Ｋ以下、更に好ましくは１．０ｐｐｍ／Ｋ以上４．０ｐｐｍ／Ｋ以下であることが望ましい。
　また、ガラス基材１００には予め反射防止膜またはＩＲカットフィルタ等の機能膜が形成されていてもよい。また、強度付与、帯電防止付与、着色、テクスチャー制御等の機能が付与されても良い。これら機能膜の例として、強度付与にはハードコート膜、帯電防止付与については、帯電防止膜、着色については、光学フィルタ膜、テクスチャー制御においては、アンチグレア、光散乱膜等が挙げられるが、この限りではない。これら機能膜の形成方法としては、蒸着、スパッタ法、ウエット方式等の表面処理技術が用いられる。
　シード金属層１０２はセミアディティブ工法における配線形成用において、電解めっきの給電層として作用する。ガラス基材１００直上及び貫通孔１０１内壁に設けられるシード金属層１０２は、例えば、スパッタ法、またはＣＶＤ法によって形成され、例えば、Ｃｕ、Ｎｉ、Ａｌ、Ｔｉ、Ｃｒ、Ｍｏ、Ｗ、Ｔａ、Ａｕ、Ｉｒ、Ｒｕ、Ｐｄ、Ｐｔ、ＡｌＳｉ、ＡｌＳｉＣｕ、ＡｌＣｕ、ＮｉＦｅ、ＩＴＯ、ＩＺＯ、ＡＺＯ、ＺｎＯ、ＰＺＴ、ＴｉＮ、Ｃｕ３Ｎ４、Ｃｕ合金単体もしくは複数組み合わせたものが用いられている。さらにその上に無電解めっき層（無電解銅めっき、無電解ニッケルめっき等）が形成されている。
　下部電極１１０は、銅めっき層１０３と誘電体層１１１との密着性を向上させる機能を有し、上部電極１１２は、誘電体層１１１とシード金属層１１３との密着性を向上させる機能を有している。下部電極１１０及び上部電極１１２の材質は、例えばＴｉである。この他、例えばＣｕ、Ｎｉ、Ａｌ、Ｃｒ、Ｍｏ、Ｗ、Ｔａ、Ａｕ、Ｉｒ、Ｒｕ、Ｐｄ、Ｐｔ、ＡｌＳｉ、ＡｌＳｉＣｕ、ＡｌＣｕ、ＮｉＦｅ、Ｃｕ合金単体もしくは複数組み合わせたものを用いてもよい。Ｔｉは、密着性、電気伝導性、製造の容易性の観点及びコスト面から優れている。
　下部電極１１０及び上部電極１１２の厚さは例えば、１０ｎｍ以上１μｍ以下であることが望ましい。１０ｎｍ未満である場合、密着強度が不十分となる虞がある。１μｍを超える場合、後述する製造工程において、成膜時間がかかりすぎて量産性に欠けるばかりでなく、不要部分を除去する工程でさらに時間がかかる虞がある。下部電極１１０及び上部電極１１２の厚さは、より好ましくは１０ｎｍ以上、５００ｎｍ以下であることが望ましい。下部電極１１０及び上部電極１１２はそれぞれ厚みが異なってもよいが、構造上単純になるため同厚であることが望ましい。
　誘電体層１１１は、絶縁性、比誘電率の観点からアルミナ、シリカ、シリコンナイトライド、タンタルオキサイド、酸化チタン、チタン酸カルシウム、チタン酸バリウム、チタン酸ストロンチウムから選択することができる。誘電体層１１１の厚さは、１０ｎｍ以上１μｍ以下であることが望ましい。誘電体層１１１の厚さが、１０ｎｍ未満である場合、絶縁性を保つことが出来ずにキャパシタとしての機能が発現しない。誘電体層１１１の厚さが、１μｍを超える場合、薄膜形成の時間がかかりすぎるばかりでなく、キャパシタの静電容量が小さくなりすぎて所望の容量が得られなくなる。誘電体層１１１の厚さは、より好ましくは５０ｎｍ以上、５００ｎｍ以下であることが望ましい。
　シード金属層１１３はＭＩＭキャパシタ１０９の上部導体１１４をセミアディティブ法で形成するための給電層である。シード金属層１１３は例えばＣｕ、Ｎｉ、Ａｌ、Ｔｉ、Ｃｒ、Ｍｏ、Ｗ、Ｔａ、Ａｕ、Ｉｒ、Ｒｕ、Ｐｄ、Ｐｔ、ＡｌＳｉ、ＡｌＳｉＣｕ、ＡｌＣｕ、ＮｉＦｅ、Ｃｕ合金単体もしくは複数組み合わせたものを適用することができる。より好ましくは後のエッチング除去が簡便となるため銅であることが望ましい。シード金属層１１３の厚さは、１０ｎｍ以上５μｍ以下であることが望ましい。シード金属層１１３の厚さが、１００ｎｍ未満である場合、続く電解めっき工程において通電不良が発生する可能性がある。シード金属層１１３の厚さが、５μｍを超えると、エッチング除去に時間がかかってしまう。シード金属層１１３の厚さは、より好ましくは１００ｎｍ以上５００ｎｍ以下であることが望ましい。
　上部導体１１４は、銅めっき層である。電解銅めっきであることが簡便で安価で、電気伝導性が良好であることから望ましいが、銅めっきの他、ニッケルめっき、クロムめっき、Ｐｄめっき、金めっき、ロジウムめっき、イリジウムめっき等であっても良い。
　上部導体１１４の厚みは３μｍ以上３０μｍ以下であることが望ましい。３μｍ未満の場合、上部導体１１４を形成した後のエッチング処理によっては回路が消失してしまう虞がある。さらに回路の接続信頼性、電気伝導性が低下する危険性がある。電解銅めっき厚が３０μｍを超えると、３０μｍ厚以上のレジスト層を形成する必要があり、製造コストがかかる。さらにはレジスト解像性が低下することから、ピッチ３０μｍ以下の微細な配線形成が困難となってしまう。より好ましくは５μｍ以上、２５μｍ以下であることが望ましい。さらに望ましくは１０μｍ以上、２０μｍ以下であることが望ましい。
　ＭＩＭキャパシタ１０９は、上部電極１１２の大きさが、誘電体層１１１及び下部電極１１０よりも小さくなるように形成されている。上部電極１１２の端部と下部電極１１０の端部とを離間させることで、かつ、各端部間は誘電体層により隔離されているので、ショート不良のない信頼性を高めることができる。
　ＭＩＭキャパシタ１０９は、上部電極１１２の大きさ（銅めっき層１０３の面に沿った領域）が、誘電体層１１１及び下部電極１１０の大きさ（銅めっき層１０３の面に沿った領域）よりも小さくなるように形成されている。すなわち、銅めっき層１０３の面方向に沿った上部電極１１２の周縁部は、誘電体層１１１の周縁部及び下部電極１１０の周縁部の内側に形成されている。上部電極１１２の端部と下部電極１１０の端部とを離間させることで、かつ、各端部間は誘電体層により隔離されているので、ショート不良のない信頼性を高めることができる。
　次に、電子部品１０の製造方法について説明する。図２に示すように、ガラス基材１００を準備する。続いて図３に記載するようにガラス基材１００に貫通孔１０１を形成する。貫通孔１０１の断面形状や径は円筒状に限定されない。例えばＸシェイプのような貫通孔のトップ径とボトム径よりも中央部の径が狭くなるような形状でもよく、また、トップ径に対しボトム径が小さい形状等でもよい。更に、貫通孔のトップ径とボトム径よりも中央部の径が広くなるような形状でもよい。
　貫通孔１０１の形成方法としては、レーザ加工、放電加工の他、感光性レジスト材料を用いる場合ではサンドブラスト加工、ドライエッチング、フッ化水素酸等によるケミカルエッチング加工を用いてもよい。さらに感光性ガラスを用いて、ガラスコア基板２０を作成してもよい。なお、レーザ加工、放電加工が簡便でスループットが良いことから望ましい。さらに、用いることができるレーザは、ＣＯ２レーザ、ＵＶレーザ、ピコ秒レーザ、フェムト秒レーザ等から選択することができる。
　続いて図４に示すように、貫通孔１０１が形成されたガラス基材１００の表面及び貫通孔１０１内にシード金属層１０２を形成する。シード金属層１０２は、電気特性、製造の容易性の観点及びコスト面の観点から、ガラス材料と密着が良好なチタン層と銅層とを順次スパッタ法で形成する。ガラス基材１００上の回路形成用のチタン層と銅層の合計の膜厚は、セミアディティブ法による微細な配線形成に有利なことから１μｍ以下とすることが望ましい。１μｍより厚い場合は、ピッチ３０μｍ以下の微細配線形成が困難となる。次に、無電解めっき層を形成する。チタン層と銅層のみである場合に比べて、貫通孔１０１内部すべてに金属皮膜を形成することができ、スルーホールの接続信頼性を向上させることができる。
　なお、無電解めっき層は無電解銅めっき、無電解ニッケルめっき等が適用できるが、ガラス材料あるいはチタン層、銅層との密着性が良いことから無電解ニッケルめっきであることが好ましい。無電解ニッケルめっき厚が厚すぎると、微細な配線形成が困難となってしまうばかりでなく、膜応力増加による密着性が低下するため、無電解ニッケルめっき厚は１μｍ以下であることが望ましい。より望ましくは０．５μｍ以下であることが望ましい。さらに望ましくは０．３μｍ以下であることが望ましい。また、無電解ニッケルめっき皮膜には還元剤に由来する共析物であるリンや、無電解ニッケルめっき液中に含まれる硫黄や鉛やビスマス等が含まれていてもよい。以上の工程を経て、貫通孔１０１が形成されたガラス基板上にシード金属層１０２が形成された基板（図４参照）が得られる。
　続いて図５に示すように、フォトレジストパターンＦＲを形成する。フォトレジストパターンＦＲの形成方法は、例えば、シード金属層１０２上全面にフォトレジスト層を形成する。形成するフォトレジスト層はネガ型ドライフィルムレジスト、ネガ型液状レジスト、ポジ型液状レジストが適用できる。レジスト層形成が簡便でかつ安価であるためネガ型フォトレジストであることが望ましい。レジスト層形成方法としては、例えばネガ型ドライフィルムレジストであればロールラミネート法、真空ラミネート法が適用できる。液状ネガ型、あるいはポジ型レジストである場合はスリットコート、カーテンコート、ダイコート、スプレーコート、静電塗装、インクジェットコート、グラビアコート、スクリーン印刷、グラビアオフセット印刷、スピンコート、ドクターコートより選定できる。これらレジスト層の形成方法は上記のものに限定されない。
　続いて、フォトレジスト層に所望の回路パターンを一般的なフォトリソグラフィー法によって形成する。レジストパターンＦＲは後の銅めっき層１０３が形成される部分が露出するように位置あわせの上、露光、現像処理することによってパターニングする。レジスト層の厚さは、後工程の電解めっき厚に依存し、好ましくは５μｍ以上、２５μｍ以下であることが望ましい。レジスト層の厚さが５μｍより薄い場合、導体回路層となる電解めっき層を５μｍ以上に増膜できなくなり、回路の接続信頼性が低下する可能性がある。レジスト層の厚さが２５μｍより厚くなる場合、ピッチ３０μｍ以下の微細配線を形成することが困難となる。こうして図５に示すようなフォトレジストパターンＦＲが形成されたガラスコア基板２０を得る。
　続いて図６に示すように、銅めっき層１０３を電解めっき法により形成する。電解めっき法として、電解銅めっきを用いることが、簡便、かつ、安価で、電気伝導性が良好であることから望ましい。電解銅めっき厚は３μｍ以上３０μｍ以下であることが望ましい。電解銅めっき厚３μｍ未満の場合、後のエッチング処理によっては回路が消失してしまう危険性があり、さらに回路の接続信頼性、電気伝導性が低下する危険性がある。電解銅めっき厚が３０μｍを超える場合、３０μｍ厚以上のレジスト層を形成する必要があり、製造コストがかかる。さらにはレジスト解像性が低下することから、ピッチ３０μｍ以下の微細な配線形成が困難となる。より好ましくは５μｍ以上、２５μｍ以下であることが望ましい。さらに望ましくは１０μｍ以上、２０μｍ以下であることが望ましい。
　なお、電解銅めっきの他、電解ニッケルめっき、電解クロムめっき、電解Ｐｄめっき、電解金めっき、電解ロジウムめっき、電解イリジウムめっき等を用いても良い。
　次に、図７に示すように、電解めっきにより配線形成した後に不要となったレジスト層を除去し、シード金属層１０２を露出される。レジスト除去方法は限定されないが、例えば公知の一般的方法においてアルカリ水溶液によって剥離除去することができる。
　次に、図８に示すように、シード金属層１０２を除去し、回路を電気的に分断することによって、ガラス基材１００上に電子回路層を形成する。シード層除去方法として、無電解Ｎｉ層、銅層、チタン層を順次化学エッチング除去する方法を用いる。シード層除去方法及び用いられるエッチング液の種類は限定されない。
　次に、図９～図１７を用いて、ガラスコア基板２０内にＭＩＭキャパシタ１０９を製造する方法を示す。なお、図９～図１７は、図８における二点鎖線Ｐで示す領域を拡大して示すものである。
　図９中の銅めっき層１０３は、上述したようにして形成されており、導体回路層の一部である。次に、図１０に示すように、銅めっき層１０３上全面に下部電極１１０、誘電体層１１１、さらに上部電極１１２、さらにシード金属層１１３を順次薄膜形成する。薄膜の形成方法として、例えば、真空蒸着法、スパッタリング法、イオンプレーティング法、ＭＢＥ法、レーザブレーション法、ＣＶＤ法等の一般的な方法を用いる。その他の薄膜形成方法を用いてもよい。
　次に、図１１に示すように、レジストパターンＲＰを形成する。次に、図１２に示すように、シード金属層１１３を用いて電解めっき法によって上部導体１１４を形成する。電解めっき法は電解ニッケルめっき、電解銅めっき、電解クロムめっき、電解Ｐｄめっき、電解金めっき、電解ロジウムめっき、電解イリジウムめっき等が挙げられるが、電解銅めっきであることが簡便で安価で、電気伝導性が良好であることから望ましい。
　次に、図１３に示すように、不要になったレジストパターンＲＰを除去した後に、不要部分のシード金属層１１３を除去する。レジストパターンＲＰの除去は公知のアルカリ水溶液で剥離処理を行う。また、シード金属層１１３の除去は公知の化学エッチング液を用いることができる。さらにドライエッチング法により除去してもよい。
　次に、図１４に示すように、フォトレジストパターンＦＰを形成する。次に、図１５に示すように、フォトレジストパターンＦＰをレジスト層として下部電極１１０、上部電極１１２及び誘電体層１１１の不要部分を除去する。下部電極１１０、上部電極１１２及び誘電体層１１１の除去方法は化学エッチング法、ドライエッチング法、いずれも公知方法を用いることでき、特に限定されることはない。
　続いて図１６に示すように、不要となったフォトレジストパターンＦＰを除去する。この段階ではＭＩＭキャパシタ１０９の構造は、下部電極１１０及び上部電極１１２は同じ大きさ（銅めっき層１０３の面に沿った領域が一致）となっている。すなわち、銅めっき層１０３の面方向に沿った上部電極１１２の周縁部は、誘電体層１１１の周縁部及び下部電極１１０の周縁部と一致している。この場合、上部電極１１２及び下部電極１１０端部が誘電体層１１１の厚み分だけしか離れていないために下部電極１１０と上部電極１１２間でショート不良が発生する虞がある。このため、図１７に示す工程で上部電極１１２を構成する上部電極の不要部分を除去することによって上部電極１１２の大きさ（銅めっき層１０３の面に沿った領域）が、誘電体層１１１及び下部電極１１０の大きさ（銅めっき層１０３の面に沿った領域）よりも小さいＭＩＭキャパシタ１０９を製造することが可能となる。すなわち、銅めっき層１０３の面方向に沿った上部電極１１２の周縁部は、誘電体層１１１の周縁部及び下部電極１１０の周縁部の内側に形成されている。
　この工程により上部電極１１２と下部電極１１０の端部の距離を離すことが可能となり、かつ各端部間は誘電体層１１１により隔離されているので、ショート不良のない信頼性の高いＭＩＭキャパシタ１０９を形成することが可能となる。
　次に、図１を参照して第１上側多層配線層１３０Ａ、第２上側多層配線層１３０Ｂ、第１下側多層配線層１３０Ｃ、第２下側多層配線層１３０Ｄにおける多層配線の形成方法について説明する。
　上述した絶縁樹脂層１２０及び絶縁樹脂層１３１として使用できる例としてはエポキシ樹脂、ポリイミド、マレイミド樹脂、ポリエチレンテレフタラート、ポリフェニレンオキシド、液晶ポリマー及びこれらの複合材料、あるいは感光性ポリイミド樹脂、感光性ポリベンゾオキサゾール、感光性アクリル－エポキシ樹脂を用いても良い。絶縁樹脂の形成方法は限定されるものではなく、シート状のものであれば真空ラミネート、真空プレス、ロールラミネート法を用いることができる。液状のものであれば、スリットコート、カーテンコート、ダイコート、スプレーコート、静電塗装、インクジェットコート、グラビアコート、スクリーン印刷、グラビアオフセット印刷、スピンコート、ドクターコートより選定できる。なお、最外層であればソルダーレジストを用いても良い。
　各絶縁樹脂層１２０及び絶縁樹脂層１３１の厚さは、好ましくは５μｍ以上５０μｍ以下であることが望ましい。５０μｍを超えると、絶縁樹脂に形成できるビアホール１３２を小径化が難しくなるため、配線の高密度化が実現できない虞があり、また、５μｍ未満である場合、層間絶縁性を確保することが困難となる。
　各絶縁樹脂層１３１中のビアホール１３２の形成は、非感光性絶縁樹脂であればレーザ加工を用いることができる。レーザは、ＣＯ２レーザ、ＵＶレーザ、ピコ秒レーザ、フェムト秒レーザ等が挙げられるが、好ましくはＵＶレーザ、ＣＯ２レーザであることが簡便で望ましい。
　感光性絶縁樹脂であればフォトリソグラフィー法によって形成することができる。ビアホール形成後に適宜過マンガン酸溶液によるデスミアを行うことで樹脂表面の粗化とビアホール内をクリーニングして銅めっき層１０３との密着性向上を行うことが望ましい。あるいはプラズマ処理によって樹脂表面及びビア内部をクリーニングする方法を行っても良い。
　また、外部接続端子１３４に表面処理を行ってもよい。表面処理を行うことではんだボール１３５との接合性が向上する。表面処理は、スズやスズの合金めっき皮膜、無電解Ｎｉ－Ｐ／無電解Ｐｄ－Ｐ／Ａｕめっき皮膜、もしくは無電解Ｎｉ－Ｐ／Ａｕめっき皮膜等を成膜することができる。または、プレソルダー処理、または、ＯＳＰ（Ｏｒｇａｎｉｃ　Ｓｏｌｄｅｒａｂｉｌｉｔｙ　Ｐｒｅｓｅｒｖａｔｉｖｅ）等の有機皮膜処理が施されてもよい。はんだボール１３５はスクリーン印刷法、はんだボール振込み搭載法、電解めっき法等によって形成することができる。はんだボールの組成はスズ、銀、銅、ビスマス、鉛、亜鉛、インジウム、アンチモン等一種、もしくは複数種を混合したものを用いることができ、これら金属材料の混合比は問わない。はんだの代わりにワイヤーボンディング用のパッドを設けてもよい。
　この他、絶縁樹脂層１３１、ビアホール１３２、銅めっき層１０３形成を公知のセミアディティブ法あるいはサブトラクティブ法を用いて形成することを繰り返すことによって多層配線を形成してもよい。
　なお、上述した説明では、ガラス基材１００上に形成された導体回路上へのＭＩＭキャパシタ１０９形成の一例を記載してあるが、このような構造に限られない。
　本実施形態に係る電子部品１０によれば、コア基板として線熱膨張係数が低く弾性率が高いガラスを使用することによって、熱サイクルによる寸法変動が少ないキャパシタ内蔵回路基板が得られる。これにより、熱サイクルをかけたときの電子回路の接続信頼性、外部接続端子の接続信頼性を確保することができる。さらに下部電極と上部電極に挟持される誘電体層によって形成されるキャパシタにおいて、上部電極が誘電体及び下部電極よりも小さいことから、上部電極と下部電極の端部同士の距離を確保できると共に、上部電極と下部電極とを誘電体層により電気的に隔離できるために電極間のショートを防止することが可能となり、電気的信頼性を高めることができる。
　図１８は本発明の第２の実施形態に係る電子部品１０Ａを示す縦断面図である。なお、なお、以下の説明において、図１と同一要素又は同一機能を有する各部分には、同一符号を用いて、重複する説明は省略する。
　電子部品１０Ａにおいては、ＭＩＭキャパシタ１０９と同様の構成を有するＭＩＭキャパシタ１４０がガラスコア基板２０に積層配置された第１上側多層配線層１３０Ａ内に形成されている。すなわち、ＭＩＭキャパシタは、ガラスコア基板２０上に形成してもよく、また、ガラスコア基板２０に積層された他の多層配線層内に設けても良い。
　図１９は本発明の第３の実施形態に係る電子部品１０Ｂを示す縦断面図である。なお、以下の説明において、図１及び図１８と同一要素又は同一機能を有する各部分には、同一符号を用いて、重複する説明は省略する。
　電子部品１０Ｂにおいては、はんだボール１３５が両面にあっても良い。さらに半導体チップ１５０やチップ部品１５１を搭載してもよい。
（実施例１）
　図２に示すように、ガラス基材１００（日本電気硝子株式会社製ＯＡ－１０Ｇ、０．５ｍｍ厚、線熱膨張係数　３ｐｐｍ／Ｋ）を準備する。続いて図３に示すようにピコ秒レーザ加工機を用いて貫通孔１０１の径がトップ径８０ｕｍ、ボトム径６０ｕｍで貫通孔１０１を形成する。さらに図４に示すようにガラス基材１００の表裏面にシード金属層１０２としてスパッタ法を用いてチタンを５０ｎｍ、銅を３００ｎｍ成膜した。さらに貫通孔１０１内のシード金属層１０２の増膜を目的として０．１μｍ厚の無電解ニッケルめっき層を形成した。以上よりチタン、銅、ニッケルからなるシード金属層１０２を形成した。
　次に図５に示すように２５μｍ厚の感光性ドライフィルムレジストをシード金属層１０２上にロールラミネートによって設け、フォトリソグラフィーによってレジストパターンＦＲを形成した。次に、図６に示すように１５μｍ厚みとなるように銅めっき層１０３を形成した後に、レジストパターンＦＲをアルカリ溶液中で剥離することにより、図７に示す基板を得る。さらにシード金属層１０２のＮｉ層を硝酸－過酸化水素混合エッチング液、Ｃｕ層を硫酸－過酸化水素混合エッチング液、Ｔｉ層を水酸化カリウム－過酸化水素エッチング液を用いて順次溶解除去し、図８に示すガラスコア基板２０を得た。
　次に、図９に示すガラスコア基板２０上に形成された銅めっき層１０３上全面に、図１０に示すように、ＭＩＭキャパシタ１０９となるＴｉ／アルミナ／Ｔｉ／Ｃｕ層をそれぞれ５０ｎｍ／１００ｎｍ／５０ｎｍ／３００ｎｍになるようにスパッタ成膜した。続いて、銅めっき層１０３上全面にドライフィルムレジストを真空ラミネートにて形成した。
　続いて図１１に示すように、一般的なフォトリソグラフィー法によりレジストパターンＲＰを形成した後に、電解銅めっきによりＭＩＭキャパシタ１０９の上部導体１１４を厚さ１０μｍで形成した。さらにレジストパターンＲＰをアルカリ水溶液で剥離除去後、ＭＩＭキャパシタ形成用のシード金属層１１３を硫酸－過酸化水素エッチング液で溶解除去した（図１３）。続いて図１５に示すように、上部導体１１４上にドライフィルムレジストＦＰを形成後パターニングして上部導体１１４を保護した基板を得た。
　次に、図１６に示すように、上部電極１１２及び誘電体層１１１及び下部電極１１０をドライエッチング法により除去した（図１６）。最後にチタン層である上部電極１１２を水酸化カリウム－過酸化水素エッチング液を用いてエッチング除去することで、ＭＩＭキャパシタ１０９を得た。
　上部電極１１２における銅めっき層（導体部）１０３の面に沿った領域は、誘電体層１１１の銅めっき層１０３の面に沿った領域及び下部電極１１０の銅めっき層の面に沿った領域よりも小さく形成されている。
　さらに膜厚４０μｍのビルトアップ樹脂であるＧＸ－Ｔ３１（味の素ファインテクノ製）を真空ラミネートにより絶縁樹脂層１３１をガラスコア基板２０表裏両面に形成後、ＵＶレーザ加工機で直径６０μｍのビアホール１３２を形成した。さらにデスミア処理、無電解銅めっき処理によって厚さ０．８μｍの無電解銅めっき層を形成した後に、厚さ２５μｍのドライフィルムレジスト層を表裏両面に形成した。
　フォトリソグラフィーによりレジストパターンを形成後、電解銅めっきによって厚さ１５μｍの導体回路層を表裏各層の多層回路層を形成した。以上の多層回路形成を繰り返すことで、ビルトアップ多層回路をガラスコア配線上表裏に各２層の回路層を形成した。表裏最外層はソルダーレジスト層を形成し、フォトリソグラフィーすることによって外部接続端子部を露出させて本発明の実施例のＭＩＭキャパシタ１０９を得た。さらに図１に示す外部接続端子１３４表面にニッケル－金めっきを行いさらにはんだボール１３５を形成することで、ＭＩＭキャパシタ１０９を内蔵した電子部品１０を製造した。
（比較例１）
　比較例１として、図２～図１５に示す工程を経て、図１６記載の上部電極１１２と誘電体層１１１及び下部電極１１０の大きさ（銅めっき層１０３の面方向の領域）が同一のＭＩＭキャパシタ１０９を内蔵した電子部品を作成した。図１７に示す工程を実施しないこと以外、先の実施例１記載の方法と同方法である。この場合、上部電極１１２と下部電極１１０の端部の距離は誘電体層１１の厚み１００ｎｍのみ離間している。
（比較例２）
　比較例２として、一般的な０．５ｍｍ厚のガラスエポキシ基板（線熱膨張係数１８ｐｐｍ／ｋ）を用いて電子部品を作成した例である。なお、貫通孔１０１はドリル加工機で１００μｍ径で形成した。さらに図４では、無電解銅めっきによってシード金属層１０２を形成した。その他の工程は、実施例１と同方法でＭＩＭキャパシタ１０９を内蔵する電子部品を作成した。
　以上の実施例１、比較例１及び比較例２の基板を用いて－４０～１２５℃、１０００サイクル（高温，低温各３０分）の液槽冷熱衝撃試験を行なった。結果を表１に記載する。
Figure JPOXMLDOC01-appb-T000001
　表１記載の結果において、実施例１では、冷熱衝撃試験後においても層間剥離することが無かった。１００サイクル毎に配線抵抗変化を追跡したが±３％以内と良好な結果であった。同様にＭＩＭキャパシタ１０９の容量変化を追跡したが、同様に±３％以内と良好な結果であった。
　比較例１では、同試験の結果、配線の抵抗値変化は±３％以内と良好であったが、ＭＩＭキャパシタ１０９の容量は２００サイクル後に急激な低下が観測された。故障解析の結果、上部電極１１２と下部電極１１０間でのショートが確認された。
　比較例２では、同試験の結果、配線の抵抗値変化は５００サイクル後に急激な上昇が確認され、ＭＩＭキャパシタ１０９の容量は２００サイクル後に急激な低下が観測された。故障解析の結果、ガラスエポキシ基板の貫通孔コーナで断線が確認され、さらにはＭＩＭキャパシタ１０９の上部電極１１２と下部電極１１０間で剥離が観測された。原因調査の結果、有機基板の線熱膨張起因と判明した。
　なお、本発明は、上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、各実施形態は適宜組み合わせて実施してもよく、その場合組み合わせた効果が得られる。更に、上記実施形態には種々の発明が含まれており、開示される複数の構成要件から選択された組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、課題が解決でき、効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
　本発明によれば、ガラスコア基板上にＭＩＭキャパシタを形成することで、電子部品を高い信頼性で製造することができ、半導体パッケージ基板、インターポーザ、光学素子用基板等に利用することができる。

Claims (5)

  1. 　ガラスコア基材と、
    　このガラスコア基材に積層され、内部に導体回路が形成された絶縁樹脂材層と、
    　前記導体回路を構成する導体部上に形成された下部電極と、この下部電極上に積層形成される誘電体層と、前記誘電体層上に積層形成される上部電極と、前記上部電極上に積層形成される上部導体を有するキャパシタとを備え、
    　前記導体部の面方向に沿った前記上部電極の周縁部は、前記誘電体層の周縁部及び下部電極の周縁部の内側に形成されている電子部品。
  2. 　前記導体回路、前記下部電極、前記上部電極、前記上部導体は、少なくとも銅、ニッケル、パラジウム、チタンから１種以上選ばれる金属を単体あるいは複数積層してなる請求項１に記載の電子部品。
  3. 　前記誘電体層は、アルミナ、シリカ、シリコンナイトライド、タンタルオキサイド、酸化チタン、チタン酸カルシウム、チタン酸バリウム、チタン酸ストロンチウムより選ばれる請求項１に記載の電子部品。
  4. 　両面を貫通する貫通孔が形成されたガラスコア基材と、
    　このガラスコア基材の両面にそれぞれ積層され、内部に前記貫通孔を介して互いに接続される導体回路が形成された絶縁樹脂材層と、
    　前記導体回路を構成する導体部上に形成された下部電極と、この下部電極上に積層形成される誘電体層と、前記誘電体層上に積層形成される上部電極と、前記上部電極に積層形成される上部導体を有するキャパシタとを備え、
    　前記導体部の面方向に沿った前記上部電極の周縁部は、前記誘電体層の周縁部及び下部電極の周縁部の内側に形成されている電子部品。
  5. 　ガラスコア基板表面に導体回路を形成し、
    　前記導体回路における所定の導体部上に下部電極を形成し、
    　前記下部電極上に誘電体層を形成し、
    　前記誘電体層上に、前記導体部の面方向に沿って、前記誘電体層の周縁部及び下部電極の周縁部よりもその周縁部が内側となる上部電極を形成し、
    　前記上部電極上に上部導体を形成する電子部品製造方法。
     
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