JP6946745B2 - ガラス回路基板及びその製造方法 - Google Patents

Description

本発明は、キャパシタを内蔵したガラス回路基板及びその製造方法に関する。

電子機器の高機能化及び小型化に伴って、半導体装置を構成する配線基板の高密度化の要求が高まっている。その中で、回路配線の微細化に合わせて、抵抗、キャパシタ、インダクタのような受動部品も更なる小型化が求められている。更なる小型化要求は非常に高いレベルで求められおり、これら受動部品の小型化と基板表面への高密度実装のみでは限界がある。そこでこのような問題を解決すべく、実装基板に受動素子を内蔵化する技術が提案されている（特許文献１）。特許文献１の方法では、受動素子を印刷や真空成膜法などで形成することで多層基板内に内蔵し小型化を可能としている。さらに受動素子を多層基板内に形成することによって配線長を短くすることが可能となるため、高周波ノイズを軽減することが出来る。

一方基板の材料としては、一般的にガラスエポキシ樹脂に代表される有機材料が用いられているが、近年ガラスへの穴あけ技術の進歩により、例えば、３００μｍ厚のガラスに対して１００μｍ以下の小径スルーホールを１５０μｍピッチ以下で形成できるようになってきている。このことからガラス材料を用いた電子回路基板が注目されている。

ガラス材料をコアに用いた回路基板（以下、ガラス回路基板という）は、ガラスの線熱膨張係数（ＣＴＥ）が２ｐｐｍ〜８ｐｐｍと小さく、シリコンチップと整合するため実装信頼性が高く、さらに平坦性に優れるため高精度な実装が可能になる。加えて、平坦性に優れるために微細配線形成性、高速伝送性にも優れている。さらにガラスの透明性、化学的安定性、高弾性、かつ安価である特徴を生かした電子回路基板への応用が研究されており、半導体装置用インターポーザー、撮像素子用回路基板、通信機器用のＬＣ分波器（デュプレクサ）等の製品化が期待されている。これらガラスをコアとする電子回路にはデカップリングコンデンサーやＬＣ回路等を形成する必要性があることから、キャパシタを内蔵する要求が高まってきている。

しかしながら、従来のキャパシタ内蔵基板は、有機基板にキャビティーを設けチップコンデンサーを埋設する方法が行われていた。この方法では、チップコンデンサーの占有体積が大きくなるために、配線引き回しに制約が生じる問題があった。また、コア基板が有機基板である場合、チップコンデンサーの埋設により基板平坦性が低下する問題があった。さらにチップ部品との線熱膨張係数の差から、接続信頼性が低下する問題があった。

また、有機コア基板を用いて多層回路内にＭＩＭ構造（Ｍｅｔａｌ ｉｎｓｕｌａｔｏｒ Ｍｅｔａｌ）のキャパシタを内蔵する場合、ＭＩＭ構造の誘電体層と比較すると有機コア基板の線熱膨張係数が大きいことが原因で、熱サイクルによって誘電体層が剥離するか、あるいは誘電体層にクラックが生じる。そのため、キャパシタのショートあるいはオープン不良の発生に起因する信頼性低下の問題があった。

特開２０００−１５１１１４号公報

本発明は、上述した問題を解決するためになされたものであり、電子回路、電子機器の小型化薄型化、高信頼化を可能とするＭＩＭ構造の薄膜キャパシタ（ＭＩＭキャパシタと称する。）を有するキャパシタ内蔵ガラス回路基板を提供することを課題とする。また、このＭＩＭキャパシタを有するキャパシタ内蔵ガラス回路基板を歩留まり良く製造できることを課題とする。

上記の課題を解決する手段として、本発明の請求項１に記載の発明は、貫通孔を介して表裏導通可能なガラス基材の少なくとも一方の面に、導体回路層と絶縁
樹脂層とを交互に積層したビルドアップ層を備えたガラス回路基板において、
絶縁樹脂層を介して隣接する下側と上側の導体回路層の間にＭＩＭキャパシタが備えられており、
ＭＩＭキャパシタは、下側の導体回路層の一部と、誘電体層と、上部電極層と、を備えており、
上部電極層は、平面視において前記誘電体層の内側に備えられており、
上部電極層は、絶縁樹脂層の上側に備えられた導体回路層と接続されており、
誘電体層の断面端部は、一部が順テーパー形状を備えていることを特徴とするガラス回路基板である。

また、請求項２に記載の発明は、貫通孔を介して表裏導通可能なガラス基材の少なくとも一方の面に、導体回路層と絶縁樹脂層とを交互に積層したビルドアップ層を備えたガラス回路基板において、
絶縁樹脂層を介して隣接する下側と上側の導体回路層の間にＭＩＭキャパシタが備えられており、
ＭＩＭキャパシタは、絶縁樹脂層の下側の導体回路層の一部と、誘電体層と、上部電極層と、を備えており、
上部電極層は、平面視において前記誘電体層の内側に備えられており、
上部電極層は、絶縁樹脂層の上側の導体回路層と接続されており、
誘電体層の断面端部は、その全てが順テーパー形状を備えていることを特徴とするガラス回路基板である。

また、請求項３に記載の発明は、前記誘電体層は、平面視において前記下側の導体回路層の内側に備えられていることを特徴とする請求項１または２のいずれかに記載のガラス回路基板である。

また、請求項４に記載の発明は、前記下側の導体回路層と前記誘電体層の間に下部密着層を有し、前記上側の導体回路層と前記誘電体層の間に上部密着層を有する前記ＭＩＭキャパシタにおいて、
下部密着層と上部密着層とは同一材料からなり、
前記上部電極層と前記上部密着層とは平面視同一形状であり、且つ前記下部密着層とその層に接する前記誘電体層の下面とは平面視同一形状であることを特徴とする請求項１〜３のいずれかに記載のガラス回路基板である

また、請求項５に記載の発明は、ＭＩＭキャパシタを内蔵したガラス回路基板の製造方法であって、
ガラス基材に貫通孔を形成する工程と、
導体回路層を形成する工程と、絶縁樹脂層を形成する工程と、絶縁樹脂層にビアを形成する工程と、をこの順に必要な回数だけ繰り返す工程Ａと、
工程Ａの中で、導体回路層の一部にＭＩＭキャパシタを形成する工程と、を備えており、
ＭＩＭキャパシタを形成する工程は、
ＭＩＭキャパシタを形成する導体回路層の部位に、下部密着層と誘電体層をこの順に形成する工程と、
誘電体層の上にレジストパターンＡを形成する工程と、
そのレジストパターンＡをエッチングマスクとして誘電体層を除去する工程と、
レジストパターンＡを剥離する工程と、
上部密着層とシード金属層をこの順に形成する工程と、
シード金属層の上にレジストパターンＢを形成する工程と、
シード金属層を電極として電解めっきによって上部電極層を形成する工程と、
レジストパターンＢを剥離する工程と、
上部電極層をエッチングマスクとしてシード金属層を除去する工程と、
シード金属層をエッチングマスクとして上部密着層を除去し、更に誘電体層をエッチングマスクとして下部密着層を除去する工程と、を備えており、
誘電体層を除去する工程は、誘電体層の端部の形状が順テーパー形状となる誘電体層除去手段を使用することを特徴とするガラス回路基板の製造方法である。

また、請求項６に記載の発明は、前記上部密着層と前記下部密着層に同一材料を使用したことを特徴とする請求項５に記載のガラス回路基板の製造方法である。

また、請求項７に記載の発明は、前記上部電極層が、平面視において前記誘電体層の内側に形成されるように前記レジストパターンＡを形成することを特徴とする請求項５または６に記載のガラス回路基板の製造方法である。

また、請求項８に記載の発明は、前記誘電体層が、平面視において前記ＭＩＭキャパシタを形成する導体回路層の内側に形成されるように前記レジストパターンＢを形成することを特徴とする請求項５〜７のいずれかに記載のガラス回路基板の製造方法である。

本発明のキャパシタ内蔵ガラス回路基板によれば、基材として線熱膨張係数が低く、弾性率が高いガラスを使用しているため、熱サイクルによる寸法変動が少ない電子部品を製造することが出来る。そのため、熱サイクルをかけたときの電子部品を構成する電子回路の接続信頼性、外部接続端子の接続信頼性を確保することが出来る。

さらに本発明のキャパシタ内蔵ガラス回路基板の内蔵キャパシタは、導体回路層中の下部電極領域と、下部電極層上に形成される誘電体層と、その誘電体層上に形成される上部電極層からなり、且つ、誘電体層の端部形状は、ガラス基材面からガラス基材の遠方面に向かって少なくとも一部分に順テーパー形状を有していることにより、上部電極層を歩留まり良く形成でき、且つ、厚みのバラつきを低減できる。そのため、電気的信頼性の高いキャパシタ内蔵ガラス回路基板を、高い歩留りで提供することが可能となる。

本発明の実施形態に係るキャパシタ内蔵ガラス回路基板の作製方法のうち、導体回路層の一連の製造工程を例示した概略断面図である。 図１のＭＩＭキャパシタ形成部Ａの側断面を拡大表示して、ＭＩＭキャパシタの一連の製造工程を例示した説明図である。 本発明におけるキャパシタ内蔵ガラス回路基板の構成例を示した概略断面図である。 本発明におけるキャパシタ内蔵ガラス回路基板の構成例を示した概略断面図である。 本発明におけるキャパシタ内蔵ガラス回路基板の構成例を示した概略断面図である。

本発明のキャパシタ内蔵ガラス回路基板は、貫通孔を介して表裏導通可能なガラス基材の少なくとも一方の面に、導体回路層と絶縁樹脂層とを交互に積層したビルドアップ層を備えたガラス回路基板である。
本発明のキャパシタ内蔵ガラス回路基板は、絶縁樹脂層を介して隣接する下側と上側の導体回路層の間にＭＩＭキャパシタが備えられていることが特徴である。
本発明のキャパシタ内蔵ガラス回路基板において、ＭＩＭキャパシタは、下側の導体回路層の一部と、誘電体層と、上部電極層と、を備えている。
上部電極層は、絶縁樹脂層の上側に備えられた導体回路層と接続されている。また、誘電体層の断面端部は、一部が順テーパー形状を備えている。
また、本発明のキャパシタ内蔵ガラス回路基板においては、誘電体層の断面端部の全部が順テーパー形状を備えていても良い。

以下、本発明の第一の実施形態に係るキャパシタ内蔵ガラス回路基板について図１から図５を用いて詳細を説明する。

図１は、本発明のキャパシタ内蔵ガラス回路基板の第一の実施形態に係るガラス基板１００の直上に１層の配線層（導体回路層）を形成する一連の導体回路層の製造工程を示す説明図である。
図２は、図１のガラス回路基板上に形成された導体回路層の一部であるＭＩＭキャパシタ形成部Ａに、ＭＩＭキャパシタを形成する一連の製造工程を説明する説明図である。
図３〜図５は本発明におけるキャパシタ内蔵ガラス回路基板２００、２０１、２０２の構成例を示した断面図である。

なお、以下の説明において、同一要素又は同一機能を有する各部分には、同一符号を用いて、重複する説明は省略する。

図１（ａ）に示すように、ガラス基材１００を準備する。ガラス基材１００は、光透過性を有する透明のガラス材料である。ガラスの成分またはガラスに含有される各成分の配合比率、更にガラスの製造方法は特に限定されない。例えば、ガラスとしては、無アルカリガラス、アルカリガラス、ホウ珪酸ガラス、石英ガラス、サファイアガラス、感光性ガラスなどが挙げられるが、ケイ酸塩を主成分とするいずれのガラス材料を用いてもよい。さらに、その他のいわゆるガラス材料を用いても良い。ただし、本発明にかかる半導体用途では、無アルカリガラスを用いるのが望ましい。また、ガラス基材１００の厚みは１ｍｍ以下が好ましいが、ガラスの貫通孔形成プロセスの容易性や製造時のハンドリング性を考慮して、より好ましくは０．１ｍｍ以上０．８ｍｍ以下である。

ガラス基材１００の製造方法としては、フロート法、ダウンドロー法、フュージョン法、アップドロー法、ロールアウト法などが挙げられるが、いずれの方法によって作製されたガラス材料を用いてもよく、本発明により限定されない。ガラスの線膨張係数は−１ｐｐｍ／Ｋ以上１５．０ｐｐｍ／Ｋ以下であることが望ましい。−1ｐｐｍ／Ｋ以下である場合、ガラス材料自体を選定することが困難となり安価に作成できなくなってしまう。１５．０ｐｐｍ／Ｋ以上である場合、他層との熱膨張係数の差異が大きく信頼性が低下してしまう。また、本発明の基板にシリコンチップを実装する場合は、シリコンチップとの接続信頼性が低下してしまう。より好ましくは０．５ｐｐｍ／Ｋ以上８．０ｐｐｍ／Ｋ以下、更に好ましくは１．０ｐｐｍ／Ｋ以上４．０ｐｐｍ／Ｋ以下であることが望ましい。

また、ガラス基材１００にはあらかじめ反射防止膜またはＩＲカットフィルター等の機能膜が形成されていてもよい。また、強度付与、帯電防止付与、着色、テクスチャー制御などの機能が付与されても良い。これら機能膜の例として、強度付与にはハードコート膜、帯電防止付与については、帯電防止膜、着色については、光学フィルター膜、テクスチャー制御においては、アンチグレア、光散乱膜などが挙げられるが、この限りではない。これら機能膜の形成方法としては、蒸着、スパッタリング法、ウエット方式などの成膜技術が用いられる。

続いて図1（ｂ）に記載したように、ガラス基材１００に貫通孔１０１を形成する。貫通孔１０１の断面形状や径は本発明により限定されない。例えば貫通孔１０１のトップ径とボトム径よりも中央部の径が狭くなるような形状でもよく、また、トップ径に対しボトム径が小さい形状などでもよい。更に、貫通孔１０１のトップ径とボトム径よりも中央部の径が広くなるような形状でもよい。貫通孔１０１の公知形成方法としては、レーザー加工、放電加工、感光性レジスト材料を用いる場合ではサンドブラスト加工、ドライエッチング、フッ化水素酸等によるケミカルエッチング加工が挙げられる。さらに感光性ガラスを用いてもガラスコアを作成することが可能である。好ましくはレーザー加工、放電加工が簡便でスループットが高いことから望ましい。用いることができるレーザーは、ＣＯ_２レーザー、ＵＶレーザー、ピコ秒レーザー、フェムト秒レーザーなどから選択することができる。

続いて図１（ｃ）記載するように貫通孔１０１が形成されたガラス基板１００の表面および貫通孔１０１内にシード金属層１０２を形成する。シード層金属層１０２はセミアディティブ工法における配線形成工程において、電解めっきの給電層として作用する。ガラス基材１００直上及び貫通孔１０１内壁に設けられるシード金属層１０２は、例えば、スパッタ法、またはＣＶＤ法などにより形成され、例えば、Ｃｕ、Ｎｉ、Ａｌ、チタン、Ｃｒ、Ｍｏ、Ｗ、Ｔａ、Ａｕ、Ｉｒ、Ｒｕ、Ｐｄ、Ｐｔ、ＡｌＳｉ、ＡｌＳｉＣｕ、ＡｌＣｕ、ＮｉＦｅ、ＩＴＯ、ＩＺＯ、ＡＺＯ、ＺｎＯ、ＰＺＴ、チタンＮ、Ｃｕ_３Ｎ_４、Ｃｕ合金などから選定した単体もしくはそれらの複数組み合わせたものを適用することができる。本発明では、電気特性、製造の容易性の観点およびコスト面を考慮して、ガラスと密着が良好なチタン層、続いて銅層を順次スパッタリング法で形成する。ガラス基板上の回路形成用のチタンと銅層の合計の膜厚は、セミアディティブ法による微細な配線形成に有利なことから１μｍ以下とするのが望ましい。１μｍより厚い場合、ピッチ３０μｍ以下の微細配線形成が困難である。

ガラス基板上にチタン、銅層を形成した後に、無電解めっき層を形成する。スパッタリング法で形成したチタン、銅層のみである場合、貫通孔１０１内部すべてに金属皮膜を形成することができずに、貫通孔１０１の接続信頼性低下が生じる。本発明によれば、無電解めっき法によって貫通孔１０１内に金属層を増強することで、貫通孔１０１の接続信頼性を向上させることが出来る。無電解めっき層は無電解銅めっき、無電解ニッケルめっきが挙げられるが、ガラスあるいはチタン、銅層との密着性がよいことから、無電解ニッケルめっきをおこなう。ニッケルめっき層が厚い場合、微細な配線形成が困難となってしまうばかりでなく、膜応力増加により密着性が低下してしまう。そのため、無電解ニッケルめっき厚は１μｍ以下が望ましい。また、より好ましくは、０．５μｍ以下であり、さらに好ましくは０．３μｍ以下である。また、無電解ニッケルめっき皮膜には還元剤に由来する共析物であるリンや、無電解ニッケルめっき液中に含まれる硫黄や鉛やビスマスなどが含まれていてもよい。以上の工程を経て、貫通孔１０１が形成されたガラス基板上にシード金属層１０２が形成された基板（図１（ｃ））が得られる。

続いて、図１（ｄ）に記載するように、フォトレジストパターン１０３を形成する。フ
ォトレジストパターン１０３の形成方法について記載する。まずはシード金属層１０２上全面にフォトレジスト層を形成する。形成するフォトレジスト層はネガ型ドライフィルムレジスト、ネガ型液状レジスト、ポジ型液状レジストが挙げられるが、フォトレジスト層形成が簡便でかつ安価であるため、ネガ型フォトレジストであることが望ましい。レジスト層の形成方法としては、例えばネガ型ドライフィルムレジストであれば、ロールラミネート法、真空ラミネート法が挙げられる。液状ネガ型、あるいはポジ型レジストである場合はスリットコート、カーテンコート、ダイコート、スプレーコート、静電塗装、インクジェットコート、グラビアコート、スクリーン印刷、グラビアオフセット印刷、スピンコート、ドクターコートより選定できる。これらレジスト層の形成方法は本発明により限定されない。

続いて、フォトレジスト層に所望の回路パターンを公知のフォトリソグラフィー法によって形成する。レジストパターン１０３は後の電解めっき層が形成される部分が露出するように位置あわせの上、露光、現像処理することによってパターニングする。フォトレジスト層の厚みは、後工程の電解めっき厚にも依存するが、好ましくは５μｍ以上、２５μｍ以下であることがのぞましい。５μｍより薄い場合、導体回路層となる電解めっき層をを５μｍ以上にできなくなり、回路の接続信頼性が低下する可能性がある。２５μｍより厚くなる場合、ピッチ３０μｍ以下の微細配線を形成することが困難となる。こうして図１（ｄ）に記載するようにフォトレジストパターン１０３が形成されたガラス基板を得る。

続いて、図１（ｅ）に記載するように電解めっき層１０４を電解めっき法により形成する。電解めっき法は電解ニッケルめっき、電解銅めっき、電解クロムめっき、電解Ｐｄめっき、電解金めっき、電解ロジウムめっき、電解イリジウムめっき等が挙げられるが、電解銅めっきであることが簡便で安価で、電気伝導性が良好であることから望ましい。電解銅めっきの厚みは３μｍ以上３０μｍ以下であることが望ましい。３μｍ以下の場合、後のエッチング処理によっては回路が消失してしまう危険性があり、さらに回路の接続信頼性、電気伝導性が低下する危険性がある。電解銅めっき厚が３０μｍ以上である場合、３０μｍ厚以上のレジスト層を形成する必要があり、製造コストがかかる。さらにはレジスト解像性が低下することから、ピッチ３０μｍ以下の微細な配線形成が困難となってしまう。より好ましくは５μｍ以上、２５μｍ以下であり、さらに好ましくは１０μｍ以上、２０μｍ以下であることが望ましい。

続いて、図１（ｆ）に記載するように、電解めっきにより配線形成した後に不要となったレジスト層１０３を除去し、シード金属層１０２が露出される。本発明にレジスト除去方法は限定されないが、例えば、アルカリ水溶液によって剥離除去することが出来る。

続いて、図１（ｇ）に記載するように、シード金属層１０２を除去し、電解銅めっきによる回路を電気的に分断することによって、スルーホールが形成されたガラス基板上に導体回路層を形成する。シード金属層除去方法は本発明によって限定されることはないが、無電解Ｎｉ層、銅層、チタン層を順次化学エッチングにより除去する方法を用いることが出来る。エッチング液の種類は除去する金属種により適宜選択され、本発明によって限定されない。

続いて、図２を用いて本発明におけるＭＩＭ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｍｅｔａｌ)キャパシタの製造方法を図１（ｇ）のＡで示した囲い部分であるＭＩＭキャパシタ形成部の拡大図である図２を用いて説明する。図２にはガラス基板上に形成された銅の導体回路上へのＭＩＭキャパシタ形成の一例を記載してあるが、本発明は、ガラス回路基板の直上にＭＩＭキャパシタを作製することに限定されない。すなわち導体回路が形成されたガラス回路基板上に、絶縁樹脂層を形成した後に回路形成を繰り返すことで多層回路
としてもよく、多層回路中の任意配線層上にＭＩＭキャパシタを形成してもよい。

図２（ａ）は、導体回路層１０５の一部を示している。続いて図２（ｂ）に記載するように導体回路層１０５上の全面に渡り、下部密着層１１０、誘電体層１１１を順次堆積形成する。上記層の成膜方法としては、真空蒸着法、スパッタリング法、イオンプレーティング法、ＭＢＥ法、レーザーアブレーション法、ＣＶＤ法が挙げられるが、本発明においては限定されない。

誘電体層１１１の下層にある下部密着層１１０は、誘電体層１１１と導体回路層１０５の密着性を向上させる層であり、例えばＣｕ、Ｎｉ、Ａｌ、チタン、Ｃｒ、Ｍｏ、Ｗ、Ｔａ、Ａｕ、Ｉｒ、Ｒｕ、Ｐｄ、Ｐｔ、ＡｌＳｉ、ＡｌＳｉＣｕ、ＡｌＣｕ、ＮｉＦｅ、Ｃｕ合金等の単体もしくはそれらの複数組み合わせたものを適用することができる。本発明では、密着性、電気伝導性、製造の容易性の観点およびコスト面を考慮してチタン層を選択しているが、これに限定されない。下部密着層１１０の厚みは本発明では規定されないが、１０ｎｍ以上、１μｍ以下であることが望ましい。１０ｎｍ未満である場合、密着強度が不十分となる可能性がある。１μｍを超える場合、成膜時間がかかりすぎて量産性に欠けるばかりでなく、不要部分を除去する工程でさらに時間がかかってしまう。より好ましくは１０ｎｍ以上、５００ｎｍ以下であることが望ましい。また、誘電体層１１１と導体回路層１０５との密着が十分である場合は、下部密着層１１０がなくてもかまわない。

図２（ｂ）に記載の誘電体層１１１は絶縁性、比誘電率の観点からアルミナ、シリカ、シリコンナイトライド、タンタルオキサイド、酸化チタン、チタン酸カルシウム、チタン酸バリウム、チタン酸ストロンチウムから選択することが出来る。この誘電体層１１１の厚みは１０ｎｍ以上５μｍ以下であることが望ましい。１０ｎｍ未満である場合、絶縁性を保つことが出来ずにキャパシタとしての機能が発現しない。５μｍを超える場合、成膜時間がかかりすぎて量産性に欠けるばかりでなく、不要部分を除去する工程でさらに時間がかかってしまう。より好ましくは５０ｎｍ以上、１μｍ以下であることが望ましい。

続いて、図２（ｃ）に記載するようにレジストパターン１０３−１を形成する。レジストパターン１０３−１の形成は、前記と同じ方法で行ってもよい。この場合、レジストパターン１０３−１は導体回路層１０５の内側に形成する。図２（ｃ）ではある一例の概略断面図を用いて説明しているが、平面視においても内側になるように形成する。

続いて、図２（ｄ）にてレジストパターン１０３−１をマスクとして誘電体層１１１及び下部密着層１１０の不要部分を除去する。誘電体層１１１及び下部密着層１１０の除去方法は化学エッチング法、ドライエッチング法、いずれも公知方法を用いることができ、本発明においては限定されない。上述したように、レジストパターン１０３−１は導体回路層１０５の内側に形成にされているため、レジストパターン１０３−１をマスクとして不要部分を除去すると、誘電体層１１１は導体回路層１０５の内側にのみ形成される。

また上記において誘電体層１１１は、ガラス基材１００の表面から遠方（ガラス基材１００とは離れる側）に向かって、平面視における誘電体層１１１の下部密着層１１０と接する面の大きさに対して、誘電体層１１１のレジストパターン１０３−１と接する面の大きさが小さく、誘電体層１１１の側面視における端部形状が、少なくとも一部に順テーパー形状を有するように不要部分を除去する。誘電体層１１１を構成する順テーパー形状を形成するには、反応性イオンビームエッチング、反応性ガスエッチング、反応性イオンエッチングなどに代表されるドライエッチング法を用いることができる。等方性エッチングが支配的なウェットエッチング法よりも異方性エッチングにより端部形状を選択的に形成することが容易なドライエッチング法が好適に用いることができる。またこの場合、レジストパターン１０３−１のレジスト種と誘電体層１１１の組合せによって、上記界面におけるエッチング速度を制御し、誘電体層１１１の端部形状を制御して形成することが可能である。

続いて図２（ｅ）で不要になったレジストパターン１０３−１を除去する。レジストパターン１０３−１の除去は公知方法のアルカリ水溶液で除去剥離処理を行うことが出来る。

続いて図２（ｆ）に記載するように全面に渡り、上部密着層１１２、シード金属層１１３を順次堆積形成する。上記の層の成膜方法としては、真空蒸着法、スパッタリング法、イオンプレーティング法、ＭＢＥ法、レーザーアブレーション法、ＣＶＤ法が挙げられるが、本発明においては限定されない。

誘電体層１１１の上層にある上部密着層１１２は、誘電体層１１１とシード金属層１１３および上部電極層１１４（図２（ｈ）参照）との密着性を向上させる層であり、例えばＣｕ、Ｎｉ、Ａｌ、チタン、Ｃｒ、Ｍｏ、Ｗ、Ｔａ、Ａｕ、Ｉｒ、Ｒｕ、Ｐｄ、Ｐｔ、ＡｌＳｉ、ＡｌＳｉＣｕ、ＡｌＣｕ、ＮｉＦｅ、Ｃｕ合金などの単体もしくはそれらを複数組み合わせたものを適用することができる。本発明では、密着性、電気伝導性、製造の容易性の観点およびコスト面を考慮してチタン層を選択しているが、これに限定されない。上部密着層１１２の厚みは本発明では規定されないが、１０ｎｍ以上１μｍ以下であることが望ましい。１０ｎｍ未満である場合、密着強度が不十分となる可能性がある。１μｍを超える場合、成膜時間がかかりすぎて量産性に欠けるばかりでなく、不要部分を除去する工程でさらに時間がかかってしまう。より好ましくは１０ｎｍ以上、５００ｎｍ以下であることが望ましい。また、誘電体層１１１とシード金属層１１３および上部電極層１１４（図２（ｈ）参照）との密着が十分である場合は、上部密着層１１２がなくてもかまわない。また、上部密着層１１２は、下部密着層１１０と同様の材料を選択することが、（後述するが）工程を簡略化できるため望ましい。

シード金属層１１３は、ＭＩＭキャパシタの上電極層１１４をセミアディティブ法で形成するための給電層である。シード金属層１１３は例えばＣｕ、Ｎｉ、Ａｌ、チタン、Ｃｒ、Ｍｏ、Ｗ、Ｔａ、Ａｕ、Ｉｒ、Ｒｕ、Ｐｄ、Ｐｔ、ＡｌＳｉ、ＡｌＳｉＣｕ、ＡｌＣｕ、ＮｉＦｅ、Ｃｕ合金単体もしくは複数組み合わせたものを適用することができる。より好ましくは銅であることが後のエッチング除去が簡便となるため望ましい。これらシード金属層１１３の厚みは１０ｎｍ以上５μｍ以下であることが望ましい。１０ｎｍ以下である場合、続く電解めっき工程において通電不良が発生する可能性がある。５μｍ以上の場合、エッチング除去に時間がかかってしまう。より好ましくは１００ｎｍ以上５００ｎｍ以下が望ましい。

続いて、図２（ｇ）に記載するようにレジストパターン１０３−２を形成する。レジストパターン１０３−２の形成は、前記と同様の方法で行ってもよい。この場合、レジストパターン１０３−２の開口領域は誘電体層１１１の内側となるように形成する。図２（ｇ）ではある一例の概略断面図を用いて説明しているが、平面視においても内側になるように形成する。

続いて、図２（ｈ）でシード金属層１１３を用いて電解めっき法によって上部電極層１１４を形成する。電解めっき法は、電解ニッケルめっき、電解銅めっき電解、電解クロムめっき、電解Ｐｄめっき、電解金めっき、電解ロジウムめっき、電解イリジウムめっき等が挙げられるが、電解銅めっきであることが簡便で安価で、電気伝導性が良好であることから望ましい。電解銅めっきの厚みは３μｍ以上３０μｍ以下であることが望ましい。３μｍ未満の場合、後のエッチング処理によっては回路が消失してしまう危険性がある。さらに回路の接続信頼性、電気伝導性が低下する危険性がある。電解銅めっき厚が３０μｍを超える場合、３０μｍを超える厚いレジスト層を形成する必要があり、製造コストがかかる。さらにはレジスト解像性が低下することから、ピッチ３０μｍ以下の微細な配線形成が困難となってしまう。より好ましくは５μｍ以上、２５μｍ以下であることが望ましい。さらに望ましくは１０μｍ以上、２０μｍ以下であることが望ましい。上述したように、レジストパターン１０３−２は誘電体層１１１の内側に開口部が形成にされているため、上部電極層１１４は誘電体層１１１の内側にのみ形成される。

続いて、図２（ｉ）で不要になったレジストパターン１０３−２を除去する。レジストパターン１０３−２の除去は公知方法のアルカリ水溶液で除去剥離処理を行うことが出来る。

続いて、図２（ｊ）でシード金属層１１３の不要部分を除去する。シード金属層１１３の除去は、公知の化学エッチング液を用いることが出来る。さらにドライエッチング法により除去してもよい。

続いて、図２（ｋ）において、上部密着層１１２及び下部密着層１１０の不要部分を除去する。除去方法は化学エッチング法、ドライエッチング法、いずれも公知方法を用いることができるが、本発明においては限定されない。この場合、上部密着層１１２及び下部密着層１１０が同一材料であると、上述の除去工程一回で上部密着層１１２及び下部密着層１１０を一括加工処理可能なため、工程を簡略にすることができる。以上の工程により、ＭＩＭキャパシタが形成される。

続いて図３を用いて本発明によるキャパシタ内蔵配線基板及び電子部品の応用例を説明する。図３に記載のようにガラス基材直上の導体回路上にＭＩＭキャパシタ１３２を形成した後に、絶縁樹脂層１３１、ビアホール１３０形成、導体回路層１０５を公知のセミアディティブ法あるいはサブトラクティブ法を用いて形成することを繰り返すことによって多層配線を形成してもよい。さらに外部接続端子１３４を形成した後に、はんだボール１３３を形成してもよい。

さらに図４に記載したように、絶縁樹脂層１３１上の回路上ＭＩＭキャパシタ１３２を形成してもよい。多層配線の何れの層内にもＭＩＭキャパシタ１３２を形成してもよく、本発明においては限定されない。

本発明による回路基板は図３及び図４に記載のように片面に外部接続端子（はんだボール１３３）があってもよく、図５に示したように両面にあっても良い。さらに半導体チップ１３５、チップ部品１３６を搭載してもよい。

以下に多層配線の形成方法について説明する。多層配線の形成方法は公知方法を用いることができる。

多層配線層の絶縁樹脂１３１として使用できる例としては、エポキシ樹脂、ポリイミド、マレイミド樹脂、ポリエチレンテレフタラート、ポリフェニレンオキシド、液晶ポリマー及びこれらの複合材料、あるいは感光性ポリイミド樹脂、感光性ポリベンゾオキサゾール、感光性アクリル−エポキシ樹脂を用いても良い。絶縁樹脂の形成方法は、本発明においては限定されないが、シート状のものであれば、真空ラミネート、真空プレス、ロールラミネート法を用いることが出来る。液状のものであれば、スリットコート、カーテンコート、ダイコート、スプレーコート、静電塗装、インクジェットコート、グラビアコート、スクリーン印刷、グラビアオフセット印刷、スピンコート、ドクターコートより選定できる。絶縁樹脂層１３１の厚みは、５μｍ以上５０μｍ以下であることが望ましい。５０μｍを超える場合、絶縁樹脂層１３１に形成できるビアホール１３０の小径化が難しくなるため、配線の高密度化が不利となってしまう。一方、５μｍ未満である場合、層間絶縁性を確保することが困難となる。

多層配線中のビアホール１３０の形成は、非感光性絶縁樹脂であれば、レーザー加工を用いることができる。レーザーは、ＣＯ_２レーザー、ＵＶレーザー、ピコ秒レーザー、フェムト秒レーザーなどが挙げられるが、好ましくはＵＶレーザー、ＣＯ_２レーザーであることが簡便で望ましい。感光性絶縁樹脂であれば、フォトリソグラフィー法によって形成することが出来る。ビアホール形成後に適宜過マンガン酸溶液によるデスミアを行うことで樹脂表面の粗化とビアホール内をクリーニングして導体回路層１０５との密着性向上を行うことが望ましい。あるいはプラズマ処理によって樹脂表面及びビア内部をクリーニングする方法を行っても良い。

導体回路層１０５の形成方法は公知方法を用いることが出来る。すなわちビアホール形成後の樹脂上全面に厚さ１μｍ前後のシード金属層として薄膜金属層を形成する。シード層の形成方法としては公知の無電解銅めっき、無電解ニッケルめっき、あるいはスパッタ法により薄膜金属層を形成することが出来る。シード金属層は無電解めっきであれば無電解銅めっき層であることがのぞましい。無電解めっきであれば、電解銅めっきであることが簡便で安価でのぞましい、無電解めっきであれば触媒のＰｄ層が樹脂−銅界面にあっても良い。スパッタ法であればＣｕ、Ｎｉ、Ａｌ、チタン、Ｃｒ、Ｍｏ、Ｗ、Ｔａ、Ａｕ、Ｉｒ、Ｒｕ、Ｐｄ、Ｐｔ、ＡｌＳｉ、ＡｌＳｉＣｕ、ＡｌＣｕ、ＮｉＦｅ、Ｃｕ合金単体もしくは複数組み合わせたものを適用することができる。より好ましくはチタン層／銅層のスパッタ層であることが密着性良好であり、且つ後のエッチング除去が簡便となるため望ましい。樹脂上に金属層を形成した後の配線形成方法は、公知のセミアディティブ法であれば、フォトリソグラフィー法によるレジストパターン形成、電解めっき、レジスト剥離、シード層除去により回路形成することができる。サブトラクティブ法であれば、シード層上全面に電解めっき、レジストパターン形成、エッチング、レジスト剥離の工程により回路層を形成することが可能である。電解めっきは電解銅めっきであることが、電気伝導性やコストの観点から望ましい。

図３及び図４の絶縁樹脂層１３１は最外層であれば、ソルダーレジストを用いても良く、本発明においては限定されない。また、外部接続端子１３４に表面処理を行ってもよい。表面処理を行うことではんだボール１３３との接合性が向上する。表面処理は、スズやスズの合金めっき皮膜、無電解Ｎｉ−Ｐ／無電解Ｐｄ−Ｐ／Ａｕめっき皮膜、もしくは無電解Ｎｉ−Ｐ／Ａｕめっき皮膜などを成膜することができる。または、プレソルダー処理、または、ＯＳＰ（Ｏｒｇａｎｉｃ Ｓｏｌｄｅｒａｂｉｌｉｔｙ Ｐｒｅｓｅｒｖａチタンｖｅ）等の有機皮膜処理が施されてもよい。はんだボール１３３はスクリーン印刷法、はんだボール振込み搭載法、電解めっき法等によって形成することができる。はんだボール１３３の組成はスズ、銀、銅、ビスマス、鉛、亜鉛、インジウム、アンチモンなど一種、もしくは複数種を混合したものを用いることができ、これら金属材料の混合比は問わない。はんだの代わりにワイヤーボンディング用のパッドを設けてもよい。

＜作用効果＞
次に、上述したようなキャパシタ内蔵ガラス回路基板２００、２０１の構成とその製造方法を用いた場合の作用効果について、図２を参照にして説明する。

本実施形態の図２（ｄ）のように、誘電体層１１１の少なくとも一部分を順テーパー形状にすることによって、図２（ｆ）〜（ｈ）のように、シード金属層１１３は段切れを起こすことなく導体回路層１０５領域上に成膜可能であるため、ＭＩＭキャパシタの上電極層１１４をセミアディティブ法で形成するための給電を安定して行うことが可能である。図２においては、誘電体層１１１の両端部が順テーパー形状であるが、片側のみ順テーパ
ー形状であれば上述の効果は得られ、また、平面視において誘電体層１１１の端部の少なくとも一部分が順テーパー形状であれば効果を得ることが可能である。しかしながら、形成工程の複雑化回避や、四角形やその他多角形若しくは円形などの、平面視における様々なキャパシタ形状に対応することを鑑みると、平面視における誘電体層１１１の外周部は全て順テーパー形状であることが好ましい。

また、図２（ｅ）のように、誘電体層１１１は導体回路層１０５の内側に形成することによって、さらにＭＩＭキャパシタの上部電極層１１４（図２（ｈ）参照）をセミアディティブ法で形成するための給電を安定して行うことが可能である。この場合、側面のみでなく上面部においても、導体回路層１０５とシード金属層１１３（図２（ｈ）参照）が絶縁材料を間に介さず配置されるため、給電経路としてシード金属層１１３のみならず、導体回路層１０５も活用できる。

また、図２（ｉ）のように、上部電極層１１４は、誘電体層１１１の上面に対して、内側に形成することによって、ＭＩＭキャパシタの容量を安定させることができる。本発明においては、誘電体層１１１の端部は順テーパー形状であるため厚みが相対的に薄く、その領域に電界が印加されると、電界の集中や、漏れ電流に起因して特性が不安定となる。そのため、上部電極層１１４は、誘電体層１１１の上面に対して、内側に形成することで、影響を緩和することができる。

また、図２（ｋ）のように、下部密着層１１０、及び、上部密着層１１２が同一材料であると、除去工程一回で下部密着層１１０、及び、上部密着層１１２を一括加工処理可能なため、工程を簡略することができる。さらに、下部密着層１１０、及び、上部密着層１１２はレジストパターンなどを使用せず、上層をマスクとして不要部分の除去が可能であるため、上部密着層と上部電極層が平面視で略同一の大きさ、且つ、下部密着層と誘電体層の下面が平面視で略同一の大きさで形成することができる。

＜実施例１＞
本発明に係るガラス基材を有する多層配線基板をもとに、図１〜４を参照しながら、多層配線基板の製造方法を説明する。

まず、図１（ａ）に示すように、ガラス基材１００（日本電気硝子株式会社製ＯＡ−１０Ｇ、０．５ｍｍ厚、線熱膨張係数 ３ｐｐｍ／K）を準備する。
続いて図１（ｂ）に示すようにピコ秒レーザー加工機を用いて貫通孔１０１の径がトップ径８０μｍ、ボトム径６０μｍで貫通孔１０１を形成した。
さらに図１（ｃ）に記載するようにガラス基材１００の表裏面にシード金属層１０２としてスパッタ法を用いてチタンを５０ｎｍ、銅を３００ｎｍ成膜した。さらにスルーホール内１０１内のシード金属層の増膜を目的として０．１μｍ厚みの無電解ニッケルめっき層を形成した。以上よりチタン、銅、ニッケルからなるシード金属層１０２を形成した。
続いて図１（ｄ）に示すように２５μｍ厚の感光性ドライフィルムレジストをガラス表層シード金属層１０２上にロールラミネートによって設け、フォトリソグラフィーによってレジストパターン１０３を形成した。
次に、図１（ｅ）に示すように１５μｍ厚みとなるように電解銅めっき層１０４を形成した後に、レジストパターン１０３をアルカリ溶液中で剥離することにより、図１（ｆ）に示す基板を得た。さらにシード金属層１０２のＮｉ層を硝酸−過酸化水素混合エッチング液、Ｃｕ層を硫酸−過酸化水素混合エッチング液、チタン層を水酸化カリウム−過酸化水素エッチング液を用いて順次溶解除去し、ガラスコア基板図１（ｇ）を得た。

次に、図２を用いて、本発明におけるＭＩＭキャパシタの形成について説明する。
図２（ａ）に記載するガラス基材１００上に形成された導体回路層１０５上全面に、図２（ｂ）に示した様に、下部密着層１１０として、チタン／アルミナ層を５０ｎｍ／３００ｎｍになるようにスパッタ法で成膜し、更にその上に誘電体層１１１をスパッタ法で成膜した。続いて誘電体層１１１の上部全面にドライフィルムレジストを真空ラミネートにてレジスト層（図示せず）を形成した。
続いて図２（ｃ）〜（ｅ）に記載するように、公知フォトリソグラフィー法によりレジストパターン１０３−１を形成した後に、ドライエッチング法で誘電体層１１１の端部が順テーパー形状になるにように形成し、さらにレジストパターン１０３−１をアルカリ水溶液で剥離除去した。
続いて図２（ｆ）に記載するように、上部全面にチタン／Ｃｕ層を５０ｎｍ／２００ｎｍになるように成膜した。続いて上部全面にドライフィルムレジストを真空ラミネートにてレジスト層を形成した（図示せず）。
続いて図２（ｇ）に記載するように公知フォトリソグラフィー法によりレジストパターン１０３−２を形成した後に、図２（ｈ）に示した様に、電解銅めっきによりＭＩＭキャパシタの上部電極層１１４を厚さ１０μｍで形成した。さらに図２（ｉ）に示した様に、レジストパターン１０３−２をアルカリ水溶液で剥離除去後、図２（ｊ）に示した様に、ＭＩＭキャパシタ形成用のシード金属層１１３を硫酸−過酸化水素エッチング液で溶解除去した。最後に図２（ｋ）に示した様に、上部密着層１１２と下部密着層１１０を水酸化カリウム−過酸化水素エッチング液を用いて上部密着層１１２と下部密着層１１０であるチタン層をエッチング除去することで、本発明であるＭＩＭキャパシタを形成した。

さらに脂厚４０μｍのビルトアップ樹脂であるＧＸ−Ｔ３１（味の素ファインテクノ製）を真空ラミネートにより絶縁樹脂層を表裏両面に形成後、ＵＶレーザー加工機で直径６０μｍのビアホールを形成した。さらにデスミア処理、無電解銅めっき処理によって厚さ０．８μｍの無電解銅めっき層を形成した後に、厚さ２５μｍのドライフィルムレジスト層を表裏両面に形成した。フォトリソグラフィーによりレジストパターンを形成後、電解銅めっきによって厚さ１５μｍの導体回路層を表裏面に形成した多層回路層を形成した。

以上の多層回路形成を繰り返すことで、ビルトアップ多層回路をガラス基材の表裏面に各２層の導体回路層を形成した。表裏面の最外層にはソルダーレジスト層１３１を形成し、フォトリソグラフィー工程によって外部接続端子１３４を露出させた。さらに図３に記載するように、その外部接続端子１３４の表面にニッケル−金めっき層（図示せず）を形成し、さらに半田ボール１３３を形成することで、キャパシタ内蔵ガラス回路基板２００を作製した。

＜比較例１＞
比較例１として、図２（ｅ）記載の誘電体層１１１の端部がガラス基材１００面からガラス基材１００から遠方面に向かい垂直の形状であるキャパシタ内蔵ガラスコア回路基板の作製を試みた。製造方法としては、図２（ｄ）記載の誘電体層１１１の不要部を除去する方法以外、上述の実施例記載の方法と同方法である。この場合、誘電体層１１１の不要部分除去のドライエッチングの際、途中で導入ガス種を変更し、誘電体層１１１の露出面に変質層（ドライエッチングされるのを防止する層）が形成されるようにすることで横方向からのドライエッチングによる除去を防止し、垂直の形状を得た。

＜比較例２＞
比較例２として、図２（ｄ）記載の誘電体層１１１の端部が、ガラス基材１００面から遠方面に向かい逆テーパー形状であるキャパシタ内蔵ガラスコア回路基板の作製を試みた。製造方法としては、図２（ｄ）記載の誘電体層１１１の不要部を除去する方法以外、上述の実施例記載の方法と同方法である。この場合、誘電体層１１１の不要部分除去において、誘電体層１１１と密着性に優れるレジストパターン１０３−１、若しくは、誘電体層１１１と密着性に劣る下部密着層１１０を選択することにより、相対的に誘電体層１１１と下部密着層１１０の界面から除去が進行するように制御することで逆テーパー形状を得た。

以上の実施例及び比較例１、２の製造方法において、図２（ｈ）及び図２（ｉ）の上部電極層１１４の形成品質に顕著な差が確認されたため、結果を下記に記載する。

実施例１…上部電極層１１４は１００％形成され、厚みも狙いが１０μｍに対して、１０μｍ±１μｍで良好であった。
比較例１…上部電極層１１４は２〜５％程度の未形成箇所が確認され、厚みも狙いが１０μｍに対して、７μｍ±５μｍでバラつきが大きかった。
比較例２…上部電極層１１４が形成されていたのは１０〜１５％の箇所であった。

シード金属層１１３において、誘電体層１１１の上面とそれ以外の箇所の間でテスターを用いて抵抗値を測定したところ、実施例１が最も低く、比較例１は実施例１より高く、比較例２においては更に高い値を示した。

上述の実施形態は一例であって、その他、具体的な細部構造等については適宜に変更可能であることは勿論である。

本発明によれば、ガラス基材を有するキャパシタ内蔵ガラス回路基板を高い信頼性で製造することが可能となる。本発明のキャパシタ内蔵ガラス回路基板は、半導体パッケージ基板、インターポーザー、光学素子用基板の製造、あるいは電子部品の製造に利用することができる。

１００…ガラス基材
１０１…貫通孔（スルーホール）
１０２…シード金属層
１０３…レジストパターン
１０４…電解めっき層
１０５…導体回路層
１１０…下部密着層
１１１…誘電体層
１１２…上部密着層
１１３…シード金属層（ＭＩＭキャパシター部）
１１４…上部電極層
１３０…ビアホール
１３１…絶縁樹脂層（ソルダーレジスト層）
１３２…ＭＩＭキャパシタ
１３３…はんだボール
１３４…外部接続端子
１３５…半導体チップ
１３６…チップ部品
２００、２０１、２０２…キャパシタ内蔵ガラス回路基板
Ａ…ＭＩＭキャパシタ形成部

Claims (8)

1. 貫通孔を介して表裏導通可能なガラス基材の少なくとも一方の面に、導体回路層と絶縁樹脂層とを交互に積層したビルドアップ層を備えたガラス回路基板において、
   絶縁樹脂層を介して隣接する下側と上側の導体回路層の間にＭＩＭキャパシタが備えられており、
   ＭＩＭキャパシタは、下側の導体回路層の一部と、誘電体層と、上部電極層と、を備えており、
   上部電極層は、平面視において前記誘電体層の内側に備えられており、
   上部電極層は、絶縁樹脂層の上側に備えられた導体回路層と接続されており、
   誘電体層の断面端部は、一部が順テーパー形状を備えていることを特徴とするガラス回路基板。
2. 貫通孔を介して表裏導通可能なガラス基材の少なくとも一方の面に、導体回路層と絶縁樹脂層とを交互に積層したビルドアップ層を備えたガラス回路基板において、
   絶縁樹脂層を介して隣接する下側と上側の導体回路層の間にＭＩＭキャパシタが備えられており、
   ＭＩＭキャパシタは、絶縁樹脂層の下側の導体回路層の一部と、誘電体層と、上部電極層と、を備えており、
   上部電極層は、平面視において前記誘電体層の内側に備えられており、
   上部電極層は、絶縁樹脂層の上側の導体回路層と接続されており、
   誘電体層の断面端部は、その全てが順テーパー形状を備えていることを特徴とするガラス回路基板。
3. 前記誘電体層は、平面視において前記下側の導体回路層の内側に備えられていることを
   特徴とする請求項１または２に記載のガラス回路基板。
4. 前記下側の導体回路層と前記誘電体層の間に下部密着層を有し、前記上側の導体回路層と前記誘電体層の間に上部密着層を有する前記ＭＩＭキャパシタにおいて、
   下部密着層と上部密着層とは同一材料からなり、
   前記上部電極層と前記上部密着層とは平面視同一形状であり、且つ前記下部密着層とその層に接する前記誘電体層の下面とは平面視同一形状であることを特徴とする請求項１〜３のいずれかに記載のガラス回路基板。
5. ＭＩＭキャパシタを内蔵したガラス回路基板の製造方法であって、
   ガラス基材に貫通孔を形成する工程と、
   導体回路層を形成する工程と、絶縁樹脂層を形成する工程と、絶縁樹脂層にビアを形成する工程と、をこの順に必要な回数だけ繰り返す工程Ａと、
   工程Ａの中で、導体回路層の一部にＭＩＭキャパシタを形成する工程と、を備えており、
   ＭＩＭキャパシタを形成する工程は、
   ＭＩＭキャパシタを形成する導体回路層の部位に、下部密着層と誘電体層をこの順に形成する工程と、
   誘電体層の上にレジストパターンＡを形成する工程と、
   そのレジストパターンＡをエッチングマスクとして誘電体層を除去する工程と、
   レジストパターンＡを剥離する工程と、
   上部密着層とシード金属層をこの順に形成する工程と、
   シード金属層の上にレジストパターンＢを形成する工程と、
   シード金属層を電極として電解めっきによって上部電極層を形成する工程と、
   レジストパターンＢを剥離する工程と、
   上部電極層をエッチングマスクとしてシード金属層を除去する工程と、
   シード金属層をエッチングマスクとして上部密着層を除去し、更に誘電体層をエッチングマスクとして下部密着層を除去する工程と、を備えており、
   誘電体層を除去する工程は、誘電体層の端部の形状が順テーパー形状となる誘電体層除去手段を使用することを特徴とするガラス回路基板の製造方法。
6. 前記上部密着層と前記下部密着層に同一材料を使用したことを特徴とする請求項５に記載のガラス回路基板の製造方法。
7. 前記上部電極層が、平面視において前記誘電体層の内側に形成されるように前記レジストパターンＡを形成することを特徴とする請求項５または６に記載のガラス回路基板の製造方法。
8. 前記誘電体層が、平面視において前記ＭＩＭキャパシタを形成する導体回路層の内側に
   形成されるように前記レジストパターンＢを形成することを特徴とする請求項５〜７のいずれかに記載のガラス回路基板の製造方法。
   

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