JP2018107256A - ガラス配線板、半導体パッケージ基板、半導体装置、及び半導体装置の製造方法 - Google Patents
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Abstract
【課題】高低温環境下においてもガラス上の配線層と絶縁層との剥離の発生を抑制するガラス配線板、半導体パッケージ基板、半導体装置、及び半導体装置の製造方法を提供する。
【解決手段】実施形態にかかるガラス配線板は、貫通孔を有するガラス板と、前記ガラス板直上に設けられた1種類以上の金属層と無電解ニッケルめっき層と電解銅めっき層とが順次積層された配線層を有し、前記金属層の配線幅が前記無電解ニッケルめっき層および前記電解銅めっき層の配線幅よりも短い、配線パターンと、前記貫通孔内の壁に設けられた無電解ニッケルめっき層と前記貫通孔内の前記無電解ニッケルめっき層上に形成された電解銅めっき層と、を備える。
【選択図】 図9
【解決手段】実施形態にかかるガラス配線板は、貫通孔を有するガラス板と、前記ガラス板直上に設けられた1種類以上の金属層と無電解ニッケルめっき層と電解銅めっき層とが順次積層された配線層を有し、前記金属層の配線幅が前記無電解ニッケルめっき層および前記電解銅めっき層の配線幅よりも短い、配線パターンと、前記貫通孔内の壁に設けられた無電解ニッケルめっき層と前記貫通孔内の前記無電解ニッケルめっき層上に形成された電解銅めっき層と、を備える。
【選択図】 図9
Description
本発明は、貫通孔を有するガラス配線板、半導体パッケージ基板、半導体装置、及び半導体装置の製造方法に関する。
半導体チップとマザーボード間の電気的接続のために半導体パッケージ基板が使用されている。また、半導体パッケージ基板には半導体チップと半導体パッケージが実装されるプリント配線板との熱膨張係数の相違の橋渡しを行い、システムの実装の接合信頼性を高める役割もある。このような役割から半導体パッケージ基板は、インターポーザ基板などと呼ばれる。
また、半導体パッケージ基板は、基板内の配線幅、ピッチを各層で変化させることで、半導体チップ、マザーボード相互の線幅、ピッチに変換し電気的接続を得ている。
また、半導体パッケージ基板は、基板内の配線幅、ピッチを各層で変化させることで、半導体チップ、マザーボード相互の線幅、ピッチに変換し電気的接続を得ている。
また、近年では高性能なシステムを短期間で開発するために従来のSoC(System on a Chip)だけでなく、1つのパッケージ上で大規模なシステムを構築するSiP(System in Package)が用いられている。例えば、CPU・GPUと大容量メモリ等の複数の半導体チップを1つのパッケージ基板上に隣同士に配置する場合やチップ同士をスタックし、3次元に配置する形態もある。
また、2、3次元に複数の半導体チップを配置する形態においては、半導体パッケージ基板には数μm幅の微細配線や数十μmピッチのマイクロバンプの形成が求められている。これらの細い配線幅や狭い実装ピッチを実現するために、コア部の平坦性が高く、寸法安定性が高い材料を用いたインターポーザが提案されている。例えば、基板のコア部に高い絶縁性を有し、半導体チップと線膨張係数が近いガラス材料を用いた配線基板(以下、ガラス配線板という。)が提案されている。
貫通孔を有するガラス配線板上に配線層を形成する場合、ガラス直上はスパッタと無電解ニッケルめっき処理によって、また、貫通孔内は無電解ニッケルめっき処理にて、それぞれ電解銅めっき用のシード層を設け、電解銅めっきをした後、無電解ニッケルめっき層とスパッタ皮膜とを順次エッチングすることで独立した配線を形成している。
しかしながら、ガラス配線板を作製後に高温環境下および低温環境下(以下、「高低温環境下」という。)においてガラス上の配線パターンと絶縁層との界面の応力の方向や大きさが変化することで、これら配線パターンと絶縁層の間に剥離が発生する可能性がある。剥がれがさらに進展した場合には配線層の絶縁信頼性が大きく低下するおそれがあり、ガラス配線板の歩留まりに大きく影響する。よって、ガラス上の配線パターンと絶縁層の間の剥離の発生を抑制することが必要になる。
これらの問題の解決案として、無機酸および銅の酸化剤からなる主剤と、アゾール類およびエッチング抑制剤からなる助剤とを含む水溶液である銅または銅合金のマイクロエッチング剤により、銅表面を粗化することにより、配線層と絶縁層との密着性を向上させている(例えば、特許文献1参照。)。しかしながら、この方法では、銅または銅合金の表面は粗化されるが、無電解ニッケルなどの耐食性を有する金属膜やの厚さが数百nmと薄いシード層の表面は十分に粗化されず、無電解ニッケルめっき層およびシード層と絶縁層の密着性が不足して、シード層と絶縁層界面付近が剥離するおそれがある。
本発明は、以上の事情の下になされ、ガラス上の配線層の各金属層に対して異なるエッチングレートを有するエッチング液を使用し、各金属層の配線幅がそれぞれ異なる構造を設けることで配線層と絶縁層の剥離の発生を抑制するガラス配線板、半導体パッケージ基板、及び半導体パッケージの製造方法を提供することを目的とする。
本発明の一態様は、貫通孔を有するガラス板と、前記ガラス板直上に設けられた1種類以上の金属層と無電解ニッケルめっき層と電解銅めっき層とが順次積層された配線層を有し、前記金属層の配線幅が前記無電解ニッケルめっき層および前記電解銅めっき層の配線幅よりも短い、配線パターンと、前記貫通孔内の壁に設けられた無電解ニッケルめっき層と前記貫通孔内の前記無電解ニッケルめっき層上に形成された電解銅めっき層と、を備えるガラス配線板である。
また、本発明の別の一態様は、前記ガラス配線板と、前記ガラス配線板のコアに積層される少なくとも2層以上の絶縁樹脂と、前記絶縁樹脂の間または該絶縁樹脂の表面に形成される配線パターンと、前記配線パターンの少なくとも一部と接続する電極パッドと、前記絶縁樹脂の内、前記コア基材から最も離れている該絶縁樹脂に積層され、かつ少なくとも電極パッドが露出する開口部を有するソルダーレジストと、を含む半導体パッケージ基板である。
本発明によると、ガラス上の配線層の各金属層に対して異なるエッチングレートを有するエッチング液を使用し、各金属層の配線幅がそれぞれ異なる構造を設けることで配線パターンと絶縁樹脂の密着面積が増加し、配線層と絶縁層の剥離の発生を抑制するガラス配線板、半導体パッケージ基板、半導体装置、および半導体パッケージ基板の製造方法を実現できる。
以下に本発明によるガラス配線板の製造方法を、その実施の形態に基づいて説明するが、本発明はこれに限定されるわけではない。
[第一の実施形態]
図1は、第一の実施形態に係るガラス板直上に1層の配線層を形成してなるガラスコア1の一部を拡大して示す平面概略図である。図2は、図1のガラスコア1をF−F線で切断した状態を示す断面図である。図3は図2に示した貫通孔の中空部を電解銅めっきによって充填した得られたガラスコア2であり、図4は図2に示した貫通孔の中空部11に対し樹脂を含んでなる化合物によって充填したガラスコア3である。図5は図4記載のガラスコア3を用いた多層配線基板4の一例である。
[第一の実施形態]
図1は、第一の実施形態に係るガラス板直上に1層の配線層を形成してなるガラスコア1の一部を拡大して示す平面概略図である。図2は、図1のガラスコア1をF−F線で切断した状態を示す断面図である。図3は図2に示した貫通孔の中空部を電解銅めっきによって充填した得られたガラスコア2であり、図4は図2に示した貫通孔の中空部11に対し樹脂を含んでなる化合物によって充填したガラスコア3である。図5は図4記載のガラスコア3を用いた多層配線基板4の一例である。
本実施形態において、ガラス配線板はガラス板直上に配線を形成したものを指し、ガラス配線板に絶縁層および配線層を積層し、最表面に電極等を設けたものを半導体パッケージ基板という。なお、半導体パッケージ基板において、ガラス配線板に相当する構造部分をガラスコアと呼ぶ。
図1に示すように、ガラスコア1はガラス配線板の一部であり、ガラス基材10と、ガラス基材10の表面に形成され配線パターンを構成する導体層200と、を備える。ガラスコア1は、中空部11と、ガラス露出部13と、を有する。
図2に示すように、導体層200は、金属層20と無電解ニッケルめっき層23と電解銅めっき層24とからなる。
また、図3に示すようにガラスコア2は、ガラス基材10の貫通孔10aで構成される中空部11が電解銅めっき層24によって充填される。図4に示すガラスコア3は、中空部11が樹脂41によって充填される。
ガラス基材10は、光透過性を有する透明のガラス材料である。ガラスの成分またはガラスに含有される各成分の配合比率、更にガラスの製造方法は特に限定されない。例えば、ガラスとしては、無アルカリガラス、アルカリガラス、ホウ珪酸ガラス、石英ガラス、サファイアガラス、感光性ガラスなどが挙げられるが、ケイ酸塩を主成分とするいずれのガラス材料を用いてもよい。さらに、その他のいわゆるガラス材料を用いても良い。ただし、本発明にかかる半導体用途では、無アルカリガラスを用いるのが望ましい。また、ガラス基材10の厚みは1mm以下が好ましいが、ガラスの貫通孔形成プロセスの容易性や製造時のハンドリング性を考慮して、より好ましくは0.1mm以上0.8mm以下である。
ガラス基材10の製造方法としては、フロート法、ダウンドロー法、フュージョン法、アップドロー法、ロールアウト法などが挙げられるが、いずれの方法によって作製されたガラス材料を用いてもよい。ガラスの線膨張係数は、例えば−1×10-6/k以上15.0×10-6/k以下、又は0.5×10-6/k以上8.0×10-6/k以下、更には1.0×10-6/k以上4.0×10-6/k以下である。
また、ガラス基材10にはあらかじめ反射防止膜またはIRカットフィルター等の機能膜が形成されていてもよい。また、強度付与、帯電防止付与、着色、テクスチャー制御などの機能が付与されても良い。これら機能膜の例として、強度付与にはハードコート膜、帯電防止付与については、帯電防止膜、着色については、光学フィルター膜、テクスチャー制御においては、アンチグレア、光散乱膜などが挙げられるが、この限りではない。これら機能膜の形成方法としては、蒸着、スパッタ法、ウエット方式などの表面処理技術が用いられる。
ガラス基材10に設けられる貫通孔の断面形状や径は問わない。例えばXシェイプのような貫通孔のトップ径とボトム径よりも中央部の径が狭くなるような形状でもよく、また、トップ径に対しボトム径が小さい形状などでもよい。更に、貫通孔のトップ径とボトム径よりも中央部の径が広くなるような形状でもよい。
ガラス基材10の直上に設けられる金属層20は、例えば、スパッタ法、またはCVD法によって形成され、例えば、Cu、Al、Ti、Cr、Mo、W、Ta、Au、Ir、Ru、Pd、Pt、AlSi、AlSiCu、AlCu、NiFe、ITO、IZO、AZO、ZnO、PZT、TiN、Cu3N4、Cu合金単体もしくは複数組み合わせたものを適用することができる。本発明では、電気特性、製造の容易性の観点およびコスト面を考慮して、複数の金属層は、ガラス側からガラスと密着が良好なチタンと無電解ニッケルめっき層23と密着が良好な銅を順次積層したチタン/銅のスパッタ被膜を用いるのが好ましい。また、スパッタ工程のタクト短縮のため、チタンと銅の合計膜厚は1μm以下とするのが望ましい。なお、これらの前記金属皮膜は、ガラスの貫通孔の側壁12の一部に設けられていてもよい。
ガラス基材10の貫通孔の側壁12上に設ける無電解ニッケルめっき層23は、耐食性を高めるためリンを含有するものが望ましく、そのニッケルに対するリン含有率は0.1wt%以上5wt%以下であるものが望ましく、酸系薬液によるエッチング性及びエッチング時のアンダーカット抑制の観点から、より望ましくは1wt%以上3wt%以下である。また、ガラス基材10上の無電解ニッケルめっき層23の膜厚は、1μmより厚くなるとガラスとの密着性が低下するため、膜厚は1μm以下が望ましく、より望ましくは0.3μm以下、更に望ましくは0.1μm以下である。膜厚を薄くすることで前記金属層20上の無電解ニッケルめっきの成膜にかかる時間とエッチングにかかる時間を短縮でき、タクトの面で有利となる。
また、無電解ニッケルめっき層23には還元剤に由来する共析物であるリン以外にも、無電解ニッケルめっき液中に含まれる硫黄や鉛やビスマスなどが含まれていてもよい。
また、無電解ニッケルめっき層23には還元剤に由来する共析物であるリン以外にも、無電解ニッケルめっき液中に含まれる硫黄や鉛やビスマスなどが含まれていてもよい。
ガラス露出部13は、前記金属層20と無電解ニッケルめっき層23をエッチングした後に形成される。なお、図4においては、ガラス露出部13上には樹脂41との密着性の向上を図るため、シランカップリング剤処理が施されていてもよい。なお、シランカップリング剤種や塗工方法は問わない。
金属層20と無電解ニッケルめっき層23をエッチングする溶液はアルカリ系および酸系のエッチング液が使用される。例えばアルカリ系のエッチング液にはキレート剤と酸化剤および水酸化ナトリウムの混合物などが使用され、酸系のエッチング液には硫酸と過酸化水素水の混合物などが使用される。また、エッチング液は金属層20および無電解ニッケルめっき層23に対してそれぞれ異なるエッチングレートを有している。このようにすることで図9に示すように、エッチング後の各金属層の配線幅がそれぞれ異なる構造が作製されることで配線パターンと絶縁樹脂の密着面積が増加し、配線層と絶縁層の剥離の発生を抑制する。なお、金属層20がガラス側からチタンと銅を積層したものである場合、銅と無電解ニッケルめっき層23は一括してエッチングできるため、生産性が向上する。
また、エッチング後の各金属の層の配線幅は図9に示すようにガラスに近い層の方が配線幅が小さい。すなわち、ガラス基材10上に形成された金属層20の配線幅は金属層20上に形成された無電解ニッケルめっき層23の配線幅よりも小さい。また、無電解ニッケルめっき層23の配線幅は電解銅めっき層24の配線幅よりも小さい。こうすることにより、絶縁樹脂が配線層下部に潜り込むように形成されるため、配線層と絶縁層の剥離抑制効果を高めることができる。さらに、エッチング後の金属層20と無電解ニッケルめっき層23および電解銅めっき層24の配線幅の最短部と最長部の差は設計した配線幅によっても異なるが0.1μm〜5.0μmになることが好ましい。こうすることにより、ガラスや配線部付近にボイドの発生なく、絶縁層を形成することができる。
なお、金属層20が複層の場合にはエッチング液は1種類である必要はなく、金属層20および無電解ニッケルめっき層23それぞれをエッチングできる溶液を使用してもよく、全ての金属層および無電解ニッケルめっき層がエッチングされた時点で、各金属層の配線幅がそれぞれ異なる構造を有していればよい。
また、金属層20と無電解ニッケルめっき層23の間には、無電解ニッケルめっき成膜時に触媒となるパラジウム層や、また金属層20と無電解ニッケルめっき層23と前記パラジウム層間の金属間化合物層が形成されていてもよい。電解銅めっき層24の厚みは問わない。
図2に示された貫通孔内の中空部11は、図3、図4にそれぞれ示すように、電解銅めっき層24もしくは樹脂41によって充填されていてもよい。
図3に示すガラスコア2は、図2に示すガラスコア1の中空部11内が電解銅めっき層24で充填されている。
図4に示すガラスコア3は、図2に示すガラスコア1に樹脂層41が積層され、樹脂層41が中空部11内に充填されている。すなわち、ガラスコア3は、ガラス基材10と、導体層200と、樹脂層41と、を備える。導体層200は、金属層20、と無電解めっき層23と電解銅めっき層24との積層構造であり、ガラス基材10の表面の所定領域と、中空部11内壁を覆う。樹脂層41は、ガラス露出部13及び導体層200を含むガラス基材10の表面を覆うとともに、中空部11に充填されている。
図5は多層配線基板4の一例を示している。多層配線基板4は、ガラス基材10と、導体層200と、樹脂層41、42,43と、導体層200に電気的に接続された配線層201,202と、配線層202に接続された接続部材であるはんだ81,82と、を備える。言い換えれば、多層配線基板4は、図4に示すガラスコア3と、ガラスコア3の樹脂層41上に積層して形成された樹脂層42及び樹脂層43と、電極パッドである配線層201,202と、接続部材であるはんだ81,82と、を備える。
樹脂層41や樹脂層42を形成する樹脂はエポキシ樹脂、ポリイミド、マレイミド樹脂、ポリエチレンテレフタラート、ポリフェニレンオキシド、液晶ポリマー及びこれらの複合材料、もしくは導電性ペーストや導電性樹脂を用いてもよいが、電気特性や製造容易性の観点からフィラーを含有したエポキシ樹脂を使用するのが望ましい。
なお、図3記載の電解銅めっき層24上に別途樹脂層を設ける場合や、図4のように電解銅めっき層24上に樹脂層41を設ける場合は、樹脂層41との密着性をさらに向上を図るため、電解銅めっき層24の表層を粗化する、もしくは密着層を設けるなどの処理をしてもよい。
図5に示すように、樹脂41、樹脂42はその後、配線層201と配線層202を形成するため、レーザー加工やフォトリソグラフィーによって、ビアを形成してもよい。樹脂41と樹脂42には異種材料を用いてもよいが、電気特性及び製造容易性の観点から同一エポキシ材料を用いるのが望ましく、この場合レーザー加工を行うのが望ましい。樹脂41、樹脂42に対するビア加工後はビア内のスミア除去と樹脂表層を粗化するため、デスミア処理を行うのが望ましい。デスミア処理後、その後の配線層201と配線層202を形成するため、金属シード層を設ける。シード層の成膜方法はスパッタ法や無電解めっき法のいずれを用いてもよいが、ビア内への付き回り性を考慮して無電解めっき法を用いるのが望ましい。また、これらのシード層や配線層201と配線層202には電気伝導率の観点から銅を用いるのが望ましい。
なお、図5では樹脂層と配線層を片側3層ずつ設けているが、樹脂層と配線層の数は、これより少なくてもよく、また多くてもよい。更に、ガラス基材に対し、樹脂層と配線層は同じ構成である必要はない。樹脂層43は、エポキシ樹脂、ポリイミド、マレイミド樹脂、ポリエチレンテレフタラート、ポリフェニレンオキシド、液晶ポリマー及びこれらの複合材料が用いられるが、望ましくはソルダーレジスト、もしくはポリイミドであり、より望ましくはソルダーレジストである。ソルダーレジストを用いることで、はんだバンプ間でのブリッジなどの不具合を抑制できる。ソルダーレジスト層を設ける方法は、ラミネーターや塗工などいずれの工法を用いてもよい。また、液状であってもよく、フィルム状でもよい。
なお、図5では樹脂層と配線層を片側3層ずつ設けているが、樹脂層と配線層の数は、これより少なくてもよく、また多くてもよい。更に、ガラス基材に対し、樹脂層と配線層は同じ構成である必要はない。樹脂層43は、エポキシ樹脂、ポリイミド、マレイミド樹脂、ポリエチレンテレフタラート、ポリフェニレンオキシド、液晶ポリマー及びこれらの複合材料が用いられるが、望ましくはソルダーレジスト、もしくはポリイミドであり、より望ましくはソルダーレジストである。ソルダーレジストを用いることで、はんだバンプ間でのブリッジなどの不具合を抑制できる。ソルダーレジスト層を設ける方法は、ラミネーターや塗工などいずれの工法を用いてもよい。また、液状であってもよく、フィルム状でもよい。
配線層202上には、表面処理を行ってもよい。表面処理を行うことではんだ81、82との接合性が向上する。表面処理層29には、スズやスズの合金めっき皮膜、無電解Ni−P/無電解Pd−P/Auめっき皮膜、もしくは無電解Ni−P/Auめっき皮膜などを成膜することができる。または、プレソルダー処理、または、OSP(Organic Solderability Preservative)等の有機皮膜処理が施されてもよい。はんだ81とはんだ82は、スクリーン印刷法、半田ボール振込み搭載法、電解めっき法等によって形成することができる。はんだ81とはんだ82の組成はスズ、銀、銅、ビスマス、鉛、亜鉛、インジウム、アンチモンなど一種、もしくは複数種を混合したものを用いることができ、これら金属材料の混合比は問わない。はんだの代わりにワイヤーボンディング用のパッドを設けてもよい。
図6と図7は、ガラスコア1,2,3,4を有する配線基板を用いた半導体装置の一例である。図6は本発明に係るガラスコアを有する配線基板90をインターポーザとして用い、片側に部品91を、もう片側にマザーボード92をそれぞれ接続部材80を介して接続した半導体装置(半導体パッケージ)である。図7は、本発明に係るガラスコアを有する配線基板90を電子部品として用い、接続部材80を介してマザーボード92に接続したものである。接続部材80にははんだを用いることができ、またガラスコアを有する配線基板90にボンディングパッドを設けることでワイヤーボンディングにより半導体素子である部品91などと接続することができる。また、接続部材は例えば柱状の金属層でもよく、例えば銅ポストなどを用いてもよく、該銅ポスト上には表面処理層やはんだ層が設けられていてもよい。
部品91は、例えば半導体基板表面に形成されるトランジスタ又はダイオード等を有する集積回路(IC又はLSI)であり、略直方体形状を有している。半導体基板には、例えばシリコン基板(Si基板)、窒化ガリウム基板(GaN基板)、又は炭化ケイ素基板(SiC基板)等の無機物を主成分とした基板が用いられる。本実施形態では、半導体基板としてシリコン基板が用いられる。シリコン基板を用いて形成される部品70の線膨張係数(CTE:Coefficient of Thermal Expansion)は、約2〜4×10-6/k(例えば3×10-6/k)である。本実施形態における線膨張係数は、例えば20℃〜260℃の温度範囲内における温度の上昇に対応して変化する長さとする。また、部品91は、例えばCMOSセンサーやCCDセンサーなどの固体撮像素子でもよい。
[第二の実施形態]
図10は、第二の実施形態に係るガラス板直上に1層の配線層を形成してなるガラスコア5の一部を拡大して示す平面概略図である。図11は、図10のガラスコア5をF−Fで切断した状態を示す断面図である。図12は図11に示した貫通孔の中空部を電解銅めっきによって充填した得られたガラスコア6であり、図13は図11に示した貫通孔の中空部11に対し樹脂を含んでなる化合物によって充填したガラスコア7である。図14は図11記載のガラスコア5を用いた多層配線基板8の一例である。
[第二の実施形態]
図10は、第二の実施形態に係るガラス板直上に1層の配線層を形成してなるガラスコア5の一部を拡大して示す平面概略図である。図11は、図10のガラスコア5をF−Fで切断した状態を示す断面図である。図12は図11に示した貫通孔の中空部を電解銅めっきによって充填した得られたガラスコア6であり、図13は図11に示した貫通孔の中空部11に対し樹脂を含んでなる化合物によって充填したガラスコア7である。図14は図11記載のガラスコア5を用いた多層配線基板8の一例である。
図10に示すように、ガラスコア5は、ガラス基材10と、導体層200と、MIM(metal−insulator−metal)構造14と、を備える。ガラス基材10は、ガラス露出部13及び中空部11を有する。図11に示すように、MIM構造14は、金属層50、誘電体層51、及び金属層52からなる。また、図12に示すようにガラスコア6は、中空部11が電解銅めっき層24によって充填され、更に、図13に示すようにガラスコア7は、中空部11が樹脂41によって充填される。
金属層50と金属層52はそれぞれ複数の層からなってもよい。金属層50と金属層52はめっき法、スパッタ法、またはCVD法によって形成され、例えば、Cu、Al、Ti、Cr、Mo、W、Ta、Au、Ir、Ru、Pd、Pt、AlSi、AlSiCu、AlCu、NiFe、ITO、IZO、AZO、ZnO、PZT、TiN、Cu3N4、Cu合金単体もしくは複数組み合わせたものを適用することができる。また、金属層52上には上記金属皮膜上に電解めっき層が施されたものを用いてもよい。また、金属層50は形成しなくてもよく、直接電解銅めっき層24上に設けてもよい。
誘電体層51は、スパッタ法、またはCVD法などの真空プロセスによって形成され、アルミニウム、チタン、タンタル、クロム、ランタン、サマリウム、イッテルビウム、イットリウム、ガドリニウム、ジルコニウム、ニオブ、ハフニウム、ガリウム、セリウム、シリコンなどの窒化物や酸化物から選択することができる。誘電体層30は誘電率が低く絶縁性に優れたシリコンナイトライドや酸化アルミ二ウム(アルミニウムオキサイド)を用いるのが望ましい。
金属層50、金属層52及び誘電体層51のエッチング方法は溶液中あるいは真空中のいずれでもよい。
図15と図16は、ガラスコア5、6、7、8を有する配線基板を用いた半導体装置の一例である。図15は本発明に係るガラスコアを有する配線基板90をインターポーザとして用い、片側に部品91を、もう片側にマザーボード92をそれぞれ接続部材80を介して接続した半導体装置である。図16は、本発明に係るガラスコアを有する配線基板90を電子部品として用い、接続部材80を介してマザーボード92に接続したものである。接続部材80にははんだを用いることができ、またガラスコアを有する配線基板90にボンディングパッドを設けることでワイヤーボンディングにより部品91などと接続することができる。また、接続部材は例えば柱状の金属層でもよく、例えば銅ポストなどを用いてもよく、該銅ポスト上には表面処理層やはんだ層が設けられていてもよい。
部品91は、例えば半導体基板表面に形成されるトランジスタ又はダイオード等を有する集積回路(IC又はLSI)であり、略直方体形状を有している。半導体基板には、例えばシリコン基板(Si基板)、窒化ガリウム基板(GaN基板)、又は炭化ケイ素基板(SiC基板)等の無機物を主成分とした基板が用いられる。本実施形態では、半導体基板としてシリコン基板が用いられる。シリコン基板を用いて形成される部品70の線膨張係数(CTE:Coefficient of Thermal Expansion)は、約2〜4×10-6/k(例えば3×10-6/k)である。本実施形態における線膨張係数は、例えば20℃〜260℃の温度範囲内における温度の上昇に対応して変化する長さとする。また、部品91は、例えばCMOSセンサーやCCDセンサーなどの固体撮像素子でもよい。
以下に本発明にかかるガラス配線板の製造方法一実施例を説明するが、本発明はこれに限定されるわけではない。
図8A〜図8Cは、第一の実施形態の一例にかかるガラス配線板の製造方法を示す説明図である。
まず、図8A〜8Cの(a)に示すように、ガラス基材10の表裏面に金属層21としてチタンを、金属層22として銅をスパッタによって積層した。本実施形態ではチタンを50nm、銅を300nm成膜した。なお、ガラス基材10には、中空部11を構成する貫通孔の径がトップでφ80μm、ボトムでφ60μmのガラス(OA−10G(日本電気硝子株式会社製)、0.5mm厚)を使用した。次に、図8A〜8Cの(b)に示すように、金属層22上と、中空部11の側壁12上にリン含有率が1wt%で、0.1μm厚みの無電解ニッケルめっき層23を形成した。次に、図8A〜8Cの(c)に示すように、樹脂層31として25μm厚みの感光性ドライフィルムレジストをガラス表層の無電解ニッケルめっき層23上にロールラミネートによって設け、フォトリソグラフィーによって開口部31Aと31Bを設けた。次に、図8A〜8Cの(d)に示すように開口部31Aと31B内に樹脂層31上で10μm厚みとなるように電解銅めっき層24を設け、樹脂層31をアルカリ溶液中で剥離することにより図8A〜8Cの(e)に示すような基板を得た。
次に、図8A〜8Cの(f)に示すように無電解ニッケルめっき層23と金属層22の銅スパッタ層を順次、硫酸と過酸化水素水の混合溶液中でエッチングした。この時、銅スパッタ層および電解銅めっき層と無電解ニッケルめっき層のエッチングレートに差があり、銅の方がニッケルよりも多くエッチングされ、各金属層の配線幅がそれぞれ異なる構造を有していることを確認した。次に、金属層21のチタンを弱アルカリ溶液中でエッチングした。次に、図8A〜8Cの(g)に示すように電解銅めっき層24上と中空部11内とガラス露出部13上に樹脂層41を設けた。本実施形態では、樹脂層41は、25μm厚みのエポキシ樹脂を真空ラミネート法によって形成した。次に、図8A〜8Cの(h)に示すように樹脂層41にφ60μmの開口部41Aと41BをUV−YAGレーザーによって形成した。また、ビア内のスミア除去と樹脂表層を粗化するため、デスミア処理を行った。次に、図8A〜8Cの(i)に示すように、樹脂層41の表層と、開口部41Aと41B内に無電解めっき法により、配線層201を構成する金属層25として、1.0μm厚の無電解銅めっき層を設けた。
次に、図8A〜8Cの(j)〜(k)に示すように、配線を形成するための樹脂層33として25μm厚みの感光性ドライフィルムレジストを設け、フォトリソグラフィーにより、開口部33Aと33Bを設け、樹脂層33上で10μm厚みとなるように配線層201を構成する電解銅めっき層26を設けた。次に、図8A〜8Cの(l)に示したように、樹脂層33をアルカリ溶液中で剥離し、無電解銅めっきからなる金属層25をエッチング除去した。以上により金属層25と電解銅めっき層26の積層構造である配線層201が形成された。次に図8A〜8Cの(g)から(l)の工程を繰り返すことで、厚みが1.0μmの無電解銅めっき層からなる金属層27と電解銅めっき層28を具備した図8A〜8Cの(m)の基板を得た。以上により金属層27と電解銅めっき層28の積層構造である配線層202が形成された。
次に、図8A〜8Cの(n)に示すように、樹脂層43として、25μm厚みの感光性のソルダーレジスト層を設けた後、フォトリソグラフィーによってそれぞれφ500μmの開口部43Aとφ100μmの開口部43Bを形成した。次に図8A〜8Cの(o)に示すように、開口部51A及び開口部51B内に表面処理層29として無電解Ni−P/Auめっきをそれぞれ3、0.05μmとなるように形成後、φ550μmのはんだ81とφ90μmのはんだ82を搭載してガラス配線基板を得た。はんだにはSn−Ag−Cuはんだを用いた。
本方法で作製したガラス配線板に熱冷衝撃試験機を用いて−55〜125℃の範囲で温度を交互に変動させ、1000サイクル行った後、ガラス配線板側面を研磨してガラス上の配線パターンと絶縁層の間の剥離の有無を観察した。観察の結果、剥離は見られなかった。
図17A〜17Cは、第2の実施形態の一例にかかるガラス配線板の製造方法を示す説明図である。まず、図17A〜17Cの(a)に示すように、ガラス基材10上の所定領域に、金属層21,22の積層構造である金属層20を形成する。具体的には、ガラス基材10の表裏面に金属層21としてチタンを、金属層22として銅をスパッタによって積層した。本実施形態ではチタンを50nm、銅を300nm成膜した。なお、ガラス基材10には、中空部11となる貫通孔の径がトップでφ80μm、ボトムでφ60μmのガラス(OA−10G(日本電気硝子株式会社製)、0.5mm厚)を使用した。次に、図17A〜17Cの(b)に示すように、金属層22上と、貫通孔の側壁12上にリン含有率が1wt%で、0.1μm厚みの無電解ニッケルめっき層23を形成した。次に、図17A〜17Cの(c)に示すように、樹脂層31として25μm厚みの感光性ドライフィルムレジストをガラス表層の無電解ニッケルめっき層23上にロールラミネートによって設け、フォトリソグラフィーによって開口部31Aと31Bを設けた。次に、図17A〜17Cの(d)に示すように開口部31Aと31B内に樹脂層31上で10μm厚みとなるように電解銅めっき層24を設け、樹脂層31をアルカリ溶液中で剥離することにより図17A〜17Cの(e)に示すような中空部11を具備した基板を得た。
次に、図17A〜17Cの(f)に示すように、ガラス片面の無電解ニッケルめっき層23上、及び電解銅めっき層24上にチタンからなる金属層50と酸化アルミニウムからなる誘電体層51とチタンと銅を順次積層してなる金属層52を設けた。次に、金属層上にロールラミネートによって25μm厚みの感光性ドライフィルムレジスト層32を設け、フォトリソグラフィーによって開口部32Aと32Bを設けた。次に、開口部32Aと32B内に電解銅めっき層260を設けた。次に、樹脂層32をアルカリ溶液中で剥離し、図17A〜17Cの(i)に示すような基板を得た。次に、図17A〜17Cの(j)に示すように、金属層52上の電解銅めっき層260とその対となるガラス面を覆うように、樹脂層33として、ロールラミネートによって25μm厚みの感光性ドライフィルムレジスト層を設けた。次に、金属層52と誘電体層51と金属層50を順次ドライエッチングすることで図17A〜17Cの(k)に示すような基板を得た。次に、樹脂層33をアルカリ溶液中で剥離することにより、図17A〜17Cの(l)に示すような基板を得た。次に図17A〜17Cの(m)に示すような、無電解ニッケルめっき層24と銅からなる金属層23を順次硫酸−過酸化水素水よりなる酸性のエッチング液でエッチングして図17A〜17Cの(m)に示す基板を得た。この時、銅スパッタ層および電解銅めっき層と無電解ニッケルめっき層のエッチングレートに差があり、銅の方がニッケルよりも多くエッチングされ、各金属層の配線幅がそれぞれ異なる構造を有していることを確認した。次に、図17A〜17Cの(n)に示すように、チタンよりなる金属層20を常温の弱アルカリ溶液中でエッチングした。その後、図8A〜8Cの(m)から(o)に示した工程と同様の工程を繰り返すことで樹脂層41、樹脂層42、樹脂層43、金属層25、電解銅めっき層26、金属層27、電解銅めっき層28、表面処理層29、はんだ層81、はんだ層82を備えた図17A〜17Cの(o)に示す基板を得た。
本方法で作製したガラス配線板に熱冷衝撃試験機を用いて−55〜125℃の範囲で温度を交互に変動させ、1000サイクル行った後、ガラス配線板側面を研磨してガラス上の配線パターンと絶縁層の間の剥離の有無を観察した。観察の結果、剥離は見られなかった。
上記実施形態によれば、各金属層の配線幅がそれぞれ異なる構造を設けることで配線層と絶縁層の剥離の発生を抑制することができる。したがって、高低温環境下においてもガラス上の配線層と絶縁層との剥離の発生を抑制するガラスコアを有するガラス配線板とこのガラス配線板を備える半導体パッケージ基板及び半導体装置と、その製造方法を提供することが可能となる。また、ガラス板上の配線層の各金属層に対して異なるエッチングレートを有するエッチング液を使用することで、比較的少ない工程数で配線幅の異なる構造を実現できる。
なお、本発明は上述の実施形態及び変形例に限定されるものではない。この他、本発明の要旨を逸脱しない範囲で種々変形実施可能であるのは勿論である。
本発明に係る半導体パッケージ基板、半導体パッケージ、およびその製造方法は、半導体装置の製造に利用可能である。
1、2、3、5、6、7・・・ガラスコア(ガラス配線板)
4、8・・・多層配線基板(半導体パッケージ基板)
10・・・ガラス基材(ガラス板)
11・・・中空部
12・・・貫通孔内の側壁
13・・・ガラス露出部
14・・・MIM(metal−insulator−metal)
20、21、22・・・金属層
23・・・無電解ニッケルめっき層
24・・・電解銅めっき層
25・・・金属層
26・・・電解銅めっき層
27・・・金属層
28・・・電解銅めっき層
29・・・表面処理層
31、32、33・・・樹脂層
50、52・・・金属層
51・・・誘電体層
201、202・・・配線層(電極パッド)
260・・・電解銅めっき層
41、42、43・・・樹脂層
41A、41B、42A、42B、43A、43B・・・開口部
81、82・・・はんだ層
90・・・ガラスコアを有する配線基板
91・・・部品
92・・・マザーボード
4、8・・・多層配線基板(半導体パッケージ基板)
10・・・ガラス基材(ガラス板)
11・・・中空部
12・・・貫通孔内の側壁
13・・・ガラス露出部
14・・・MIM(metal−insulator−metal)
20、21、22・・・金属層
23・・・無電解ニッケルめっき層
24・・・電解銅めっき層
25・・・金属層
26・・・電解銅めっき層
27・・・金属層
28・・・電解銅めっき層
29・・・表面処理層
31、32、33・・・樹脂層
50、52・・・金属層
51・・・誘電体層
201、202・・・配線層(電極パッド)
260・・・電解銅めっき層
41、42、43・・・樹脂層
41A、41B、42A、42B、43A、43B・・・開口部
81、82・・・はんだ層
90・・・ガラスコアを有する配線基板
91・・・部品
92・・・マザーボード
Claims (8)
- 貫通孔を有するガラス板と、
前記ガラス板直上に設けられた1種類以上の金属層と無電解ニッケルめっき層と電解銅めっき層とが順次積層された配線層を有し、前記金属層の配線幅が前記無電解ニッケルめっき層および前記電解銅めっき層の配線幅よりも短い、配線パターンと、
前記貫通孔内の壁に設けられた無電解ニッケルめっき層と前記貫通孔内の前記無電解ニッケルめっき層上に形成された電解銅めっき層と、を備えるガラス配線板。 - 前記配線層は前記ガラス板の表裏面の直上に設けられ、
前記配線層上に誘電体層と金属層、もしくは金属層と誘電体層と金属層とが積層されてなるMIM(metal−insulator−metal)構造を備える、請求項1記載のガラス配線板。 - 前記ガラス板上に設けられた1種類以上の前記金属層が、チタンと銅の積層された金属層である請求項1または2に記載のガラス配線板。
- 前記貫通孔が前記電解銅めっき、もしくは樹脂で充填されている請求項1乃至3のいずれかに記載のガラス配線板。
- 前記誘電体層がアルミニウムオキサイド、もしくはシリコンナイトライドである請求項2に記載のガラス配線板。
- 請求項1乃至5のいずれかに記載のガラス配線板と、
前記ガラス配線板のコアに積層される少なくとも2層以上の絶縁樹脂と、
前記絶縁樹脂の間または該絶縁樹脂の表面に形成される配線パターンと、
前記配線パターンの少なくとも一部と接続する電極パッドと、
前記絶縁樹脂の内、前記ガラス板から最も離れている該絶縁樹脂に積層され、かつ少なくとも電極パッドが露出する開口部を有するソルダーレジストと、
を含む半導体パッケージ基板。 - 請求項6の前記半導体パッケージ基板と、
前記電極パッドを介して、前記半導体パッケージ基板と接続している半導体素子とを含む、半導体装置。 - 貫通孔を有するガラス板上に1種類以上の金属層と無電解ニッケルめっき層と電解銅めっき層とを順次積層して、前記ガラス板上に前記金属層、前記無電解ニッケルめっき層及び前記電解銅めっき層を有する配線層を形成するとともに、前記貫通孔の内壁に前記無電解ニッケルめっき層及び前記電解銅めっき層を積層して形成することと、
前記配線層をエッチングすることにより、前記金属層の配線幅が前記無電解ニッケルめっき層と電解銅めっき層の配線幅よりも短い配線パターンを形成することと、
を備える、半導体装置の製造方法。
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Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN108831875A (zh) * | 2018-08-10 | 2018-11-16 | 付伟 | 滤波器芯片内嵌且电极外设的封装结构及其制作方法 |
JP2019220545A (ja) * | 2018-06-19 | 2019-12-26 | 凸版印刷株式会社 | ガラス配線基板 |
JP2020107834A (ja) * | 2018-12-28 | 2020-07-09 | 大日本印刷株式会社 | 電子ユニット |
CN113272951A (zh) * | 2019-03-12 | 2021-08-17 | Skc株式会社 | 封装基板及包括其的半导体装置 |
CN114096056A (zh) * | 2021-12-06 | 2022-02-25 | 福莱盈电子股份有限公司 | 使用玻璃板制作pcb板的方法 |
US11981501B2 (en) | 2019-03-12 | 2024-05-14 | Absolics Inc. | Loading cassette for substrate including glass and substrate loading method to which same is applied |
-
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- 2016-12-26 JP JP2016251391A patent/JP2018107256A/ja active Pending
Cited By (17)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP7396440B2 (ja) | 2018-06-19 | 2023-12-12 | Toppanホールディングス株式会社 | ガラス配線基板及びその製造方法 |
WO2019244687A1 (ja) * | 2018-06-19 | 2019-12-26 | 凸版印刷株式会社 | ガラス配線基板 |
US11516907B2 (en) | 2018-06-19 | 2022-11-29 | Toppan Printing Co., Ltd. | Glass wiring board |
JP7183582B2 (ja) | 2018-06-19 | 2022-12-06 | 凸版印刷株式会社 | ガラス配線基板 |
JP2019220545A (ja) * | 2018-06-19 | 2019-12-26 | 凸版印刷株式会社 | ガラス配線基板 |
CN108831875B (zh) * | 2018-08-10 | 2024-03-05 | 浙江熔城半导体有限公司 | 滤波器芯片内嵌且电极外设的封装结构及其制作方法 |
CN108831875A (zh) * | 2018-08-10 | 2018-11-16 | 付伟 | 滤波器芯片内嵌且电极外设的封装结构及其制作方法 |
JP2020107834A (ja) * | 2018-12-28 | 2020-07-09 | 大日本印刷株式会社 | 電子ユニット |
CN113272951A (zh) * | 2019-03-12 | 2021-08-17 | Skc株式会社 | 封装基板及包括其的半导体装置 |
EP3916772A4 (en) * | 2019-03-12 | 2023-04-05 | Absolics Inc. | PACKAGING SUBSTRATE AND SEMICONDUCTOR DEVICE WITH IT |
JP7254930B2 (ja) | 2019-03-12 | 2023-04-10 | アブソリックス インコーポレイテッド | パッケージング基板及びこれを含む半導体装置 |
JP2022523897A (ja) * | 2019-03-12 | 2022-04-27 | アブソリックス インコーポレイテッド | パッケージング基板及びこれを含む半導体装置 |
CN113272951B (zh) * | 2019-03-12 | 2024-04-16 | 爱玻索立克公司 | 封装基板及包括其的半导体装置 |
US11967542B2 (en) | 2019-03-12 | 2024-04-23 | Absolics Inc. | Packaging substrate, and semiconductor device comprising same |
US11981501B2 (en) | 2019-03-12 | 2024-05-14 | Absolics Inc. | Loading cassette for substrate including glass and substrate loading method to which same is applied |
CN114096056B (zh) * | 2021-12-06 | 2022-10-14 | 福莱盈电子股份有限公司 | 使用玻璃板制作pcb板的方法 |
CN114096056A (zh) * | 2021-12-06 | 2022-02-25 | 福莱盈电子股份有限公司 | 使用玻璃板制作pcb板的方法 |
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