WO2019225695A1 - ガラス回路基板およびその製造方法 - Google Patents

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匡彦 木島
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Definitions

  • the present invention relates to a glass circuit board and a manufacturing method thereof.
  • an organic material typified by a glass epoxy resin is generally used as a substrate material for a wiring board.
  • a glass epoxy resin is generally used as a substrate material for a wiring board.
  • 100 ⁇ m for a glass having a thickness of 300 ⁇ m due to the progress of drilling technology for glass in recent years, for example, 100 ⁇ m for a glass having a thickness of 300 ⁇ m.
  • the following small-diameter through holes can be formed with a pitch of 150 ⁇ m or less.
  • a circuit board using a glass material as the core (hereinafter referred to as a glass circuit board) has a low coefficient of linear thermal expansion (CTE) of 2ppm / K to 8ppm / K and matches the thermal expansion of the silicon chip. High accuracy and excellent flatness enable high-precision mounting.
  • CTE linear thermal expansion
  • glass is excellent in flatness, it is excellent in fine wiring formation property and high-speed transmission property when used as an electronic circuit board.
  • applications to electronic circuit boards that take advantage of the transparency, chemical stability, high elasticity, and low cost of glass have been studied.
  • semiconductor device interposers, image sensor circuit boards, and communication equipment The commercialization of LC demultiplexers and the like is expected.
  • the present invention has been made to solve the above-described problems, and has an object to provide a glass circuit board having high electrical reliability and a method for manufacturing the same, suppressing cracks, cracks or warpage of the glass board. To do.
  • the glass circuit board of the present invention is A glass circuit board comprising a glass substrate and a conductor circuit layer, Having a stress relaxation layer between the glass substrate and the conductor circuit layer;
  • the stress relaxation layer is an inorganic material, is in contact with the glass substrate, and is an insulating film having a compressive residual stress with respect to the glass substrate at room temperature.
  • the manufacturing method of the glass circuit board of the present invention includes: Forming a stress relaxation layer having a compressive residual stress on the glass substrate at least at one surface of the glass substrate at room temperature by a dry film forming method; And a step of laminating a seed layer and an electrolytic plating layer made of copper plating in this order on the stress relaxation layer to form a conductor circuit layer.
  • the present invention it is possible to provide a glass circuit board having high electrical reliability and a method for manufacturing the same by suppressing cracks, cracks or warpage of the glass substrate, thereby enhancing the functionality of electronic devices and electronic circuits. Miniaturization and high reliability can be achieved.
  • FIG. 1A is a schematic side view showing an example of a method for producing a glass circuit board according to the first embodiment.
  • FIG. 1B is a schematic side view showing the residual stress generated in the glass circuit board.
  • FIG. 2 is a schematic view showing a glass circuit board manufacturing apparatus.
  • FIG. 3 is a schematic side view showing an example of a method for producing a glass circuit board according to the second embodiment.
  • FIG. 4 is a schematic side view showing an example of a method for producing a glass circuit board according to the third embodiment.
  • FIG. 5 is a schematic side view showing an application example of the glass circuit board in the present invention.
  • FIG. 6 is a schematic side view showing an example of a glass circuit board according to a comparative example.
  • the same elements or parts having the same function are denoted by the same reference numerals, and redundant description is omitted.
  • “upper” means a direction away from the glass substrate
  • “lower” means a direction approaching the glass substrate.
  • the “stress relaxation layer” refers to a layer that generates a compressive stress at least at room temperature, and is particularly preferably a layer that always generates a compressive stress while returning from room temperature to a room temperature through a heating step.
  • FIG. 1A is a schematic cross-sectional view showing a step of forming a glass circuit board by forming a stress relaxation layer between the conductor circuit layer and the glass circuit board according to the first embodiment.
  • a glass substrate 100 is prepared.
  • the glass substrate 100 is a transparent glass material having optical transparency.
  • the glass component or the blending ratio of each component contained in the glass and the method for producing the glass.
  • examples of the glass include alkali-free glass, alkali glass, borosilicate glass, quartz glass, sapphire glass, and photosensitive glass, but any glass material containing silicate as a main component may be used.
  • other so-called glass materials may be used.
  • the thickness of the glass substrate 100 is preferably 1 mm or less, but is more preferably 0.1 mm or more and 0.8 mm or less in consideration of the ease of the through-hole forming process of glass and the handling property during production.
  • Examples of the method for producing the glass substrate 100 include a float method, a downdraw method, a fusion method, an updraw method, and a rollout method, but a glass material produced by any method may be used and is not particularly limited. .
  • the linear expansion coefficient of the glass is desirably ⁇ 1 ppm / K or more and 15.0 ppm / K or less. If the linear expansion coefficient of the glass is less than -1 ppm / K, it is difficult to select the glass material itself, and it becomes impossible to produce it at low cost. On the other hand, when the linear expansion coefficient of glass exceeds 15.0 ppm / K, when mounting a silicon chip on a glass circuit board, connection reliability with the silicon chip is lowered. More preferably, the linear expansion coefficient of the glass is 0.5 ppm / K or more and 8.0 ppm / K or less, and more preferably 1.0 ppm / K or more and 4.0 ppm / K or less.
  • a stress relaxation layer 102 is formed on one surface of the glass substrate 100.
  • the stress relaxation layer 102 has a compressive residual stress with respect to the glass substrate 100 at room temperature, and functions as a layer that relaxes the difference in expansion and contraction between the electrolytic plating layer 104 and the glass substrate 100 due to heating or cooling in the subsequent wiring formation process. To do.
  • the room temperature is around 25 ° C.
  • the stress relaxation layer 102 provided in direct contact with the glass substrate 100 includes, for example, a vacuum deposition method, a sputtering method, an ion plating method, an MBE method, a laser ablation method, and a CVD method as a dry film formation method. It can be selected from alumina, silica, silicon nitride, silicon oxynitride, and tantalum oxide.
  • the silicon nitride layer is formed as the stress relaxation layer 102 by the CVD method from the viewpoint that the stress can be controlled by changing the ratio of each introduced gas during film formation.
  • the thickness of the silicon nitride layer is desirably 50 nm or more and 1 ⁇ m or less. When the thickness of the silicon nitride layer is less than 50 nm, it is insufficient as a stress relaxation layer. Moreover, when the thickness of the silicon nitride layer exceeds 1 ⁇ m, the formation process is not easy. More preferably, the thickness of the silicon nitride layer is 100 nm or more and 500 nm or less.
  • the silicon nitride layer in the present embodiment has a compressive residual stress with respect to the glass substrate 100 at room temperature, it is desirable that the linear expansion coefficient is smaller than that between glass and the room temperature. .
  • the substrate when alkali-free glass is used as the substrate, it is desirable to use a silicon nitride layer having a linear expansion coefficient smaller than 3.8 ppm / K.
  • FIG. 2 is a schematic view showing a manufacturing apparatus 200 for the glass circuit board 10.
  • the manufacturing apparatus 200 includes a chamber 210, gas supply units 220 and 230, and a gas exhaust unit 240.
  • the chamber 210 includes a stage 211 in which a substrate is placed.
  • the gas supply unit 220 includes a gas cylinder 221, a gas supply pipe 222 that connects the gas cylinder 221 and the chamber 210, and a valve 223 provided in the middle of the gas supply pipe 222.
  • the gas supply unit 230 includes a gas cylinder 231, a gas supply pipe 232 connecting the gas cylinder 231 and the chamber 210, and a valve 233 provided in the middle of the gas supply pipe 232.
  • the gas exhaust unit 240 includes a valve 242 provided in the middle of the gas exhaust pipe 241 connected to the exhaust pump.
  • the above-described silicon nitride layer is formed by the CVD method using the manufacturing apparatus 200. Gases necessary for processing can be appropriately supplied by gas cylinders 221 and 231 and the film stress can be adjusted by adjusting the pressure during film formation by using the valves 223 and 233 of the gas supply unit or the valve 242 of the gas exhaust unit. it can.
  • a seed layer 103 is formed on the surface of the stress relaxation layer 102.
  • the seed layer 103 serves as a power feeding layer for electrolytic plating in forming a wiring in the semi-additive method.
  • the seed layer 103 provided on the stress relaxation layer 102 is formed by, for example, a sputtering method or a CVD method.
  • the seed layer may be formed by electroless plating.
  • a titanium layer having good adhesion to the stress relaxation layer 102 and then a copper layer are sequentially formed by a sputtering method.
  • the total film thickness of the titanium and copper layers for circuit formation on the glass substrate is preferably 1 ⁇ m or less because it is advantageous for forming fine wiring by the semi-additive method. This is because, when the film thickness is larger than 1 ⁇ m, it is difficult to form fine wiring with a pitch of 30 ⁇ m or less.
  • a photoresist pattern PR is formed. Specifically, a method for forming a photoresist pattern will be described. First, a photoresist layer is formed on the entire surface of the seed layer 103. Examples of the photoresist to be formed include a negative dry film resist, a negative liquid resist, and a positive liquid resist. However, since the formation of the photoresist layer is simple and inexpensive, a negative photoresist is desirable.
  • Examples of the method for forming a photoresist layer include a roll laminating method and a vacuum laminating method for negative dry film resists.
  • a liquid negative type or positive type resist it can be selected from slit coating, curtain coating, die coating, spray coating, electrostatic coating, inkjet coating, gravure coating, screen printing, gravure offset printing, spin coating and doctor coating.
  • the method for forming these resist layers is not particularly limited.
  • a desired circuit pattern is formed on the photoresist layer by a known photolithography method.
  • the resist pattern is patterned by exposing, developing, and aligning so that a portion where a later electrolytic plating layer is formed is exposed.
  • the thickness of the photoresist layer is preferably 5 ⁇ m or more and 25 ⁇ m or less, although it depends on the thickness of the electroplating in the subsequent step.
  • the thickness of the resist layer is thinner than 5 ⁇ m, the electrolytic plating layer serving as the conductor circuit layer cannot be increased to 5 ⁇ m or more, and the connection reliability of the circuit may be lowered.
  • the thickness of the resist layer is greater than 25 ⁇ m, it becomes difficult to form fine wiring with a pitch of 30 ⁇ m or less.
  • FIG. 1A (d) a glass circuit board on which a photoresist pattern PR is formed is obtained.
  • an electrolytic plating layer 104 is formed by an electrolytic plating method.
  • Electrolytic plating methods include electrolytic nickel plating, electrolytic copper plating, electrolytic chromium plating, electrolytic Pd plating, electrolytic gold plating, electrolytic rhodium plating, electrolytic iridium plating, etc., but it is simple and inexpensive to use electrolytic copper plating, In addition, it is desirable because good electrical conductivity can be obtained.
  • the thickness of the electrolytic copper plating is desirably 3 ⁇ m or more and 30 ⁇ m or less.
  • the thickness of the electrolytic copper plating is less than 3 ⁇ m, the circuit may be lost depending on the subsequent etching process, and the connection reliability and electrical conductivity of the circuit may be reduced.
  • the electrolytic copper plating thickness exceeds 30 ⁇ m, it is necessary to form a resist layer having a thickness of 30 ⁇ m or more, which increases manufacturing cost and lowers the resist resolution, so that fine wiring with a pitch of 30 ⁇ m or less is formed. Becomes difficult. More preferably, the thickness of the electrolytic copper plating is 5 ⁇ m or more and 25 ⁇ m or less.
  • the photoresist that is no longer necessary after the wiring is formed by electrolytic plating is removed, and the seed layer 103 is exposed.
  • the method for removing the photoresist is not limited.
  • the photoresist can be removed by an alkaline aqueous solution.
  • the conductor circuit layer 105 includes a seed layer 103 and an electrolytic plating layer 104.
  • a method for removing the seed layer 103 is not particularly limited, but a method of sequentially removing the copper layer and the titanium layer by chemical etching can be used. The kind of etching solution is appropriately selected depending on the metal species to be removed, and is not particularly limited.
  • the flatness of the glass is maintained as compared with the stress relaxation layer such as a resin by forming the stress relaxation layer 102 directly on the glass substrate 100 by the dry film forming method. It is possible to form the wiring in such a state.
  • a stress relaxation layer such as a resin
  • surface unevenness may occur due to heat shrinkage and the flatness characteristic of glass may be impaired.
  • the stress acting on the conductor circuit layer 105 is controlled by the copper layer.
  • the copper layer shrinks when it is heated from room temperature and returned to room temperature, and tensile stress is generated on the glass substrate 100 that hardly changes.
  • the tensile stress TS remains.
  • the silicon nitride layer forming the stress relaxation layer 102 expands when it is heated from room temperature to room temperature and returned to room temperature, as shown by the arrow in FIG.
  • the compressive stress CS will remain.
  • the stress relaxation layer 102 can reduce cracks and cracks in the glass substrate 100 due to stress changes in the copper plating of the conductor circuit layer 105 due to heating or cooling of the glass circuit substrate during manufacturing or thermal cycling. it can.
  • the stress relaxation layer 102 is an insulator, even if it remains on the entire surface of the glass substrate 100, there is little influence on the electrical characteristics, and furthermore, since the patterning process is not required, the process can be simplified. .
  • the stress relaxation layer 102 is silicon nitride formed by a CVD method
  • the stress at room temperature can be changed simply by changing the pressure at the time of film formation.
  • a compressive residual stress can be provided.
  • FIG. 3 is a schematic cross-sectional view showing an enlarged part of a glass circuit board in which a stress relaxation layer is formed between the conductor circuit layer and the glass circuit board according to the second embodiment.
  • FIG. 3A is formed with the same material and dimensions as the glass substrate 100 described above. Subsequently, as illustrated in FIG. 3B, stress relaxation layers 102 are formed on both surfaces of the glass substrate 100.
  • the stress relaxation layer 102 is formed by the same manufacturing method, material, and dimensions as described above.
  • the seed layer 103 is formed only on the surface of the stress relaxation layer on one surface of the glass substrate 100.
  • the seed layer 103 is formed by the same manufacturing method, material, and dimensions as described above.
  • a photoresist pattern PR is formed on the seed layer 103.
  • the photoresist pattern PR is formed by the same manufacturing method, material and dimensions as those described above.
  • an electrolytic plating layer 104 is formed by an electrolytic plating method.
  • the electrolytic plating layer 104 is formed by the same manufacturing method, material, and dimensions as described above.
  • the photoresist that is no longer necessary after the wiring is formed by electrolytic plating is removed. Photoresist removal can be performed by a removal stripping process using a known alkaline aqueous solution.
  • the seed layer 103 around the electrolytic plating layer 104 is removed.
  • the seed layer 103 can be removed using a known chemical etching solution.
  • the stress relaxation layer 102 is laminated on both surfaces immediately above the glass substrate 100, and the stress relaxation layer 102 is formed between one surface of the glass substrate 100 and the conductor circuit layer 105. A glass circuit board is obtained.
  • the compressive residual stress is evenly provided on both surfaces of the glass substrate, thereby reducing the warpage of the glass substrate.
  • the subsequent steps can be performed with high accuracy.
  • FIG. 4 is a schematic cross-sectional view showing an enlarged part of a glass circuit board in which a stress relaxation layer is formed between the conductor circuit layer and the glass circuit board according to the third embodiment.
  • FIG. 5 is a view showing an application example of the glass circuit board in the present embodiment.
  • the glass substrate 100 shown in FIG. 4A is formed with the same material and dimensions as the glass substrate 100 described above.
  • a through hole 101 is formed in the glass substrate 100 as shown in FIG.
  • the cross-sectional shape and diameter of the through hole 101 are not particularly limited.
  • a shape in which the diameter of the central portion is narrower than the top diameter and the bottom diameter of the through hole may be used, or a shape having a bottom diameter smaller than the top diameter may be used.
  • the shape may be such that the diameter of the central portion is wider than the top diameter and bottom diameter of the through hole.
  • laser processing and electric discharge processing As a method for forming the through hole, there are laser processing and electric discharge processing.
  • a photosensitive resist material When a photosensitive resist material is used, sand blast processing, dry etching, chemical etching processing using hydrofluoric acid, and the like can be given. Furthermore, it is possible to produce a glass core using photosensitive glass.
  • Laser processing and electric discharge processing are preferable because they are simple and have high throughput. Lasers that can be used in laser processing can be selected from CO 2 lasers, UV lasers, picosecond lasers, femtosecond lasers, and the like.
  • a stress relaxation layer 102 is formed on the surface of the glass substrate 100 in which the through hole 101 is formed.
  • the stress relaxation layer 102 is formed by the same manufacturing method, material, and dimensions as described above. Although not shown in the drawing, the stress relaxation layer 102 may be formed inside the through hole 101.
  • a titanium layer and a copper layer are formed on the surface of the stress relaxation layer 102 as a part of the seed layer.
  • an electroless plating layer is formed as a seed layer 103.
  • a metal film cannot be formed in the entire inside of the through hole 101, and the connection reliability of the through hole 101 is reduced.
  • the connection reliability of the through hole 101 can be improved by reinforcing the metal layer inside the through hole 101 by the electroless plating layer.
  • the electroless plating layer examples include electroless copper plating and electroless nickel plating, but electroless nickel plating is performed because of its good adhesion to the glass, titanium layer or copper layer.
  • the electroless nickel plating thickness is desirably 1 ⁇ m or less. More preferably, the electroless nickel plating thickness is 0.5 ⁇ m or less, and more preferably 0.3 ⁇ m or less.
  • the electroless nickel plating film may contain phosphorus, which is a eutectoid derived from a reducing agent, sulfur, lead, bismuth, and the like contained in the electroless nickel plating solution.
  • a photoresist pattern PR is formed.
  • the photoresist pattern PR is formed by the same manufacturing method, material and dimensions as those described above.
  • an electrolytic plating layer 104 is formed by an electrolytic plating method.
  • the electrolytic plating layer 104 is formed by the same manufacturing method, material, and dimensions as described above.
  • the photoresist that is no longer necessary after the wiring is formed by electrolytic plating is removed.
  • Photoresist removal can be removed and stripped with a known aqueous alkali solution.
  • the seed layer 103 around the electrolytic plating layer 104 is removed.
  • a known chemical etchant can be used to remove the seed layer 103.
  • the insulating resin layer 110, the via hole 111, and the laminated conductor circuit layer 112 are repeatedly formed using a known semi-additive method or subtractive method. By doing so, a multilayer wiring may be formed.
  • the steps of forming a conductive circuit layer on a glass substrate, forming an insulating resin layer on the conductive circuit layer, and forming a via hole in the insulating resin layer can be repeated as many times as necessary.
  • the solder balls 114 may be formed after the external connection terminals 113 are formed, and further the semiconductor chip 115 and the chip component 116 may be mounted.
  • the method for forming a multilayer wiring will be described below.
  • a known method can be used as a method of forming the multilayer wiring.
  • Examples that can be used as insulating resin for multilayer wiring layers include epoxy resin, polyimide, maleimide resin, polyethylene terephthalate, polyphenylene oxide, liquid crystal polymer and their composite materials, or photosensitive polyimide resin, photosensitive polybenzoxazole, photosensitive acrylic. -There is an epoxy resin.
  • the formation method of the insulating resin layer 110 is not particularly limited, a vacuum laminate, a vacuum press, or a roll laminate method can be used as long as it is a sheet. As long as it is liquid, it can be selected from slit coating, curtain coating, die coating, spray coating, electrostatic coating, inkjet coating, gravure coating, screen printing, gravure offset printing, spin coating, and doctor coating.
  • the thickness of the insulating resin layer is preferably 5 ⁇ m or more and 50 ⁇ m or less.
  • the thickness of the insulating resin layer exceeds 50 ⁇ m, it is difficult to reduce the diameter of the via hole 111 that can be formed in the insulating resin layer, so that it is disadvantageous to increase the density of the wiring.
  • the thickness of the insulating resin layer is less than 5 ⁇ m, it is difficult to ensure interlayer insulation.
  • the via hole 111 in the multilayer wiring can be formed by laser processing if it is a non-photosensitive insulating resin.
  • the laser include a CO 2 laser, a UV laser, a picosecond laser, and a femtosecond laser, but a UV laser and a CO 2 laser are preferable because they are simple and desirable.
  • Any photosensitive insulating resin can be formed by photolithography. It is desirable to roughen the resin surface by appropriately performing desmearing with a permanganic acid solution after forming the via hole, and cleaning the inside of the via hole 111 to improve the adhesion with the laminated conductor circuit layer 112. Alternatively, a method of cleaning the resin surface and the inside of the via hole by plasma treatment may be performed.
  • a known method can be used as a method of forming the laminated conductor circuit layer 112. That is, a thin film metal layer is formed as a seed layer of about 1 ⁇ m on the entire surface of the resin after forming the via hole.
  • a method for forming the seed layer there are known electroless copper plating and electroless nickel plating, or a thin film metal layer can be formed by a sputtering method.
  • the seed layer is preferably an electroless copper plating layer.
  • the Pd layer of the catalyst may be at the resin-copper interface.
  • a seed layer by sputtering Cu, Ni, Al, Ti, Cr, Mo, W, Ta, Au, Ir, Ru, Pd, Pt, AlSi, AlSiCu, AlCu, NiFe, Cu alloy alone or in combination Can be applied. More preferably, a sputter layer of titanium layer / copper layer is preferable because of good adhesion and easy removal by etching later.
  • circuit formation can be performed by resist pattern formation by photolithography, electrolytic plating, resist peeling, and seed layer removal.
  • the circuit layer can be formed on the entire surface of the seed layer by electrolytic plating, resist pattern formation, etching, and resist stripping.
  • the electrolytic plating is preferably electrolytic copper plating from the viewpoint of electrical conductivity and cost.
  • a solder resist may be used and is not particularly limited.
  • the external connection terminal 113 may be subjected to a surface treatment, and the bonding with the solder ball 114 is improved by performing the surface treatment.
  • a surface treatment a tin or tin alloy plating film, an electroless Ni—P / electroless Pd—P / Au plating film, or an electroless Ni—P / Au plating film can be formed.
  • a pre-solder process or an organic film process such as OSP (Organic Solderability Preservative) may be performed.
  • the solder ball 114 can be formed by a screen printing method, a solder ball transfer mounting method, an electrolytic plating method, or the like.
  • the composition of the solder ball may be one of tin, silver, copper, bismuth, lead, zinc, indium, antimony, or a mixture of plural kinds, and the mixing ratio of these metal materials is not limited. You may provide the pad for wire bonding instead of solder.
  • the present invention can be applied to the glass circuit board 10 in which the conductor circuit layer 105 and the multilayer wiring are formed on both surfaces of the glass substrate 100.
  • the copper plating of the conductor circuit layer 105 is performed by heating or cooling the glass circuit board during manufacturing of the glass circuit board or during thermal cycling. The occurrence of cracks and cracks in the glass substrate due to thermal expansion and contraction of the glass was not observed.
  • a compressive residual stress can be provided to a glass substrate at room temperature by interposing an insulating stress relaxation layer by a dry film forming method between the glass substrate and a conductor circuit layer made of copper plating. Therefore, in general, the stress between the copper plating of the conductor circuit layer having a tensile stress and the glass substrate can be absorbed at room temperature. This reduces cracks or cracks in the glass substrate or warpage of the glass substrate due to thermal expansion and contraction of the copper plating of the conductor circuit layer due to heating or cooling of the glass circuit substrate during manufacturing or thermal cycling, The connection reliability of the electric circuit and the connection reliability of the external connection terminal can be ensured.
  • the glass circuit board of the present invention can be used for the production of a semiconductor package substrate, an interposer, an optical element substrate, or an electronic component.
  • SYMBOLS 10 Glass circuit board, 100 ... Glass substrate, 101 ... Through-hole (through hole), 102 ... Stress relaxation layer, 103 ... Seed layer, 104 ... Electroplating layer, 105 ... Conductor circuit layer, 110 ... Insulating resin layer (solder) Resist layer), 111 ... via hole, 112 ... multilayer conductor circuit layer, 113 ... external connection terminal, 114 ... solder ball, 115 ... semiconductor chip, 116 ... chip component, 200 ... manufacturing apparatus, 210 ... chamber, 211 ... stage, 220 DESCRIPTION OF SYMBOLS ... Gas supply part, 221 ... Gas cylinder, 222 ... Gas supply pipe, 223 ... Valve, 230 ... Gas supply part, 231 ... Gas cylinder, 232 ... Gas supply pipe, 233 ... Valve, 240 ... Gas exhaust part, 241 ... Gas exhaust pipe 242 ... Valve

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Abstract

ガラス基板の亀裂や割れを防止するとともに反りを抑制することにより、接続信頼性の高いガラス回路基板及びその製造方法を提供するために、本発明のガラス回路基板は、ガラス基板１００上に、応力緩和層１０２と、シード層１０３と、銅めっきからなる電解めっき層１０４とを備えており、応力緩和層１０２は、ドライ成膜法により成膜した絶縁体から形成され、室温において、ガラス基板に対して圧縮の残留応力を備えている構造である。そのため、製造時または熱サイクル時のガラス回路基板の加熱や冷却による銅めっきの熱膨張および収縮を起因とした、ガラス基板の亀裂や割れまたは反りを抑制し、ガラス回路基板の高い接続信頼性を確保することができる。

Description

ガラス回路基板およびその製造方法
　本発明は、ガラス回路基板およびその製造方法に関するものである。
　電子機器の高機能化及び小型化に伴って、半導体装置を構成する配線基板の高密度化の要求が高まっている。その中で、配線基板の基板材料として、一般的にガラスエポキシ樹脂に代表される有機材料が用いられているが、近年ガラスへの穴あけ技術の進歩により、例えば、３００μｍ厚のガラスに対して１００μｍ以下の小径スルーホールを１５０μｍピッチ以下で形成できるようになってきている。
　このような事情から、ガラス材料を用いた電子回路基板が注目されている（特許文献１）。ガラス材料をコアに用いた回路基板（以下、ガラス回路基板という）は、ガラスの線熱膨張係数（ＣＴＥ）が２ｐｐｍ／Ｋ～８ｐｐｍ／Ｋと小さく、シリコンチップの熱膨張と整合するため実装信頼性が高く、さらに平坦性に優れるため高精度な実装が可能になる。
　加えて、ガラスは平坦性に優れるために、電子回路基板とした際の微細配線形成性、高速伝送性にも優れている。さらにガラスの透明性、化学的安定性、高弾性、かつ安価である特徴を生かした電子回路基板への応用が研究されており、半導体装置用インターポーザー、撮像素子用回路基板、通信機器用のＬＣ分波器（ダイプレクサ）等の製品化が期待されている。
特許第４０１２３７５号公報
　しかしながら、ガラス回路基板においては、ガラス基板と金属配線層との熱膨張差に起因して、金属層端部またはガラス端部、特にスルーホール（貫通孔）周囲に熱応力が集中するため、ガラス基板に亀裂や割れまたはガラス基板の反りが発生しやすくなり、その結果、配線の接続信頼性が低下するという問題がある。
　本発明は、上述した課題を解決するためになされたものであり、ガラス基板の亀裂や割れまたは反りを抑制し、電気的信頼性の高いガラス回路基板及びその製造方法を提供することを目的とする。
　上記の課題を解決する手段として、本発明のガラス回路基板は、
　ガラス基板と導体回路層とを含むガラス回路基板であって、
　前記ガラス基板と前記導体回路層との間に応力緩和層を有しており、
　前記応力緩和層は、無機物であって、前記ガラス基板に接しており、室温において、前記ガラス基板に対して圧縮の残留応力を有する絶縁膜である、ことを特徴とする。
　さらに、本発明のガラス回路基板の製造方法は、
　ガラス基板の少なくとも一方の面に、室温において、前記ガラス基板に対して圧縮の残留応力を備える応力緩和層を、ドライ成膜法により形成する工程と、
　前記応力緩和層上に、シード層と、銅めっきからなる電解めっき層を、この順序で積層して導体回路層を形成する工程と、を有すること、を特徴とする。
　本発明によれば、ガラス基板の亀裂や割れまたは反りを抑制し、電気的信頼性の高いガラス回路基板及びその製造方法を提供することができ、これにより電子機器や電子回路の高機能化、小型化、高信頼化を達成することができる。
図１Ａは、第１の実施形態に係るガラス回路基板の作製方法の一例を示す概略側面図である。 図１Ｂは、ガラス回路基板に生じる残留応力を示す概略側面図である。 図２は、ガラス回路基板の製造装置を示す概略図である。 図３は、第２の実施形態に係るガラス回路基板の作製方法の一例を示す概略側面図である。 図４は、第３の実施形態に係るガラス回路基板の作製方法の一例を示す概略側面図である。 図５は、本発明におけるガラス回路基板の応用例を示した概略側面図である。 図６は、比較例に係るガラス回路基板の一例を示した概略側面図である。
　以下、本発明を実施するための形態を図面に基づいて詳細に説明する。なお、以下の説明において、同一要素又は同一機能を有する各部分には、同一符号を用いて、重複する説明は省略する。又、本明細書中、「上」とはガラス基板から遠ざかる方向をいい、「下」とはガラス基板に近づく方向をいう。更に「応力緩和層」とは、少なくとも室温において圧縮応力を発生する層をいうが、特に、室温から加熱工程を経て再び室温に戻る間に、常に圧縮応力を発生する層であると好ましい。
（第１の実施形態）
　以下、第１の実施形態に係るガラス回路基板について、図１Ａ，１Ｂを用いて詳細に説明する。
　図１Ａは、第１の実施形態に係るガラス基板直上に導体回路層との間に応力緩和層を形成してガラス回路基板を形成する工程を示す概略断面図である。
　図１Ａ（ａ）に示すように、ガラス基板１００を準備する。ガラス基板１００は、光透過性を有する透明のガラス材料である。ガラスの成分またはガラスに含有される各成分の配合比率、更にガラスの製造方法は特に限定されない。例えば、ガラスとしては、無アルカリガラス、アルカリガラス、ホウ珪酸ガラス、石英ガラス、サファイアガラス、感光性ガラスなどが挙げられるが、ケイ酸塩を主成分とするいずれのガラス材料を用いてもよい。さらに、その他のいわゆるガラス材料を用いても良い。ただし、本実施形態にかかる半導体用途では、無アルカリガラスを用いるのが望ましい。また、ガラス基板１００の厚みは１ｍｍ以下が好ましいが、ガラスの貫通孔形成プロセスの容易性や製造時のハンドリング性を考慮して、より好ましくは０．１ｍｍ以上、０．８ｍｍ以下である。
　ガラス基板１００の製造方法としては、フロート法、ダウンドロー法、フュージョン法、アップドロー法、ロールアウト法などが挙げられるが、いずれの方法によって作製されたガラス材料を用いてもよく、特に限定されない。ガラスの線膨張係数は－１ｐｐｍ／Ｋ以上、１５．０ｐｐｍ／Ｋ以下であることが望ましい。ガラスの線膨張係数が－１ｐｐｍ/Ｋ未満である場合、ガラス材料自体を選定することが困難となり安価に作成できなくなってしまう。一方、ガラスの線膨張係数が１５．０ｐｐｍ/Ｋを超える場合、ガラス回路基板にシリコンチップを実装する際に、シリコンチップとの接続信頼性が低下してしまう。より好ましくはガラスの線膨張係数は０．５ｐｐｍ／Ｋ以上、８．０ｐｐｍ／Ｋ以下、更に好ましくは１．０ｐｐｍ／Ｋ以上、４．０ｐｐｍ／Ｋ以下である。
　図１Ａ（ｂ）に記載するようにガラス基板１００の一方の面上に、応力緩和層１０２を形成する。応力緩和層１０２は、室温においてガラス基板１００に対して圧縮の残留応力を備えて、後の配線形成工程の加熱や冷却による電解めっき層１０４とガラス基板１００の伸縮の差を緩和させる層として機能する。なお、室温とは２５℃近傍のことである。
　ガラス基板１００直上に接して設けられる応力緩和層１０２は、ドライ成膜法として、例えば、真空蒸着法、スパッタリング法、イオンプレーティング法、ＭＢＥ法、レーザーアブレーション法、ＣＶＤ法が挙げられ、例えば、アルミナ、シリカ、シリコンナイトライド、シリコンオキシナイトライド、タンタルオキサイドから選択することができる。
　本実施形態では、成膜時の各導入ガスの比率を変化させて応力を制御することが可能という観点から、シリコンナイトライド層をＣＶＤ法で応力緩和層１０２として形成する。シリコンナイトライド層の厚みは５０ｎｍ以上、１μｍ以下であることが望ましい。シリコンナイトライド層の厚みが５０ｎｍ未満である場合、応力緩和層として不十分である。また、シリコンナイトライド層の厚みが１μｍを超える場合、形成プロセスの容易性に欠けてしまう。より好ましくはシリコンナイトライド層の厚みが１００ｎｍ以上、５００ｎｍ以下である。また、本実施形態におけるシリコンナイトライド層は、室温においてガラス基板１００に対して圧縮の残留応力を備えるために、成膜時の温度から室温までの間で線膨張係数がガラスより小さいことが望ましい。例えば、基板として無アルカリガラスを用いる場合、線膨張係数３．８ｐｐｍ／Ｋより小さいシリコンナイトライド層を使用するのが望ましい。
　図２は、ガラス回路基板１０の製造装置２００を示す概略図である。製造装置２００は、チャンバ２１０と、ガス供給部２２０，２３０と、ガス排気部２４０とを備えている。チャンバ２１０は、内部に基板を設置するステージ２１１を備えている。ガス供給部２２０は、ガスボンベ２２１と、ガスボンベ２２１とチャンバ２１０を接続するガス供給管２２２と、ガス供給管２２２の途中に設けられたバルブ２２３とを備えている。
　ガス供給部２３０は、ガスボンベ２３１と、ガスボンベ２３１とチャンバ２１０を接続するガス供給管２３２と、ガス供給管２３２の途中に設けられたバルブ２３３とを備えている。ガス排気部２４０は、排気ポンプへと繋がるガス排気管２４１の途中に設けられたバルブ２４２を備えている。本実施形態では、製造装置２００を用いて、上述したシリコンナイトライド層をＣＶＤ法により形成する。処理に必要なガスはガスボンベ２２１，２３１によって適宜供給して、ガス供給部のバルブ２２３，２３３、もしくは、ガス排気部のバルブ２４２により成膜時の圧力を調整して膜応力を調整することができる。
　続いて図１Ａ（ｃ）に記載するように、応力緩和層１０２の表面にシード層１０３を形成する。シード層１０３はセミアディティブ工法における配線形成用において、電解めっきの給電層として作用する。応力緩和層１０２上に設けられるシード層１０３は、例えば、スパッタリング法、またはＣＶＤ法などにより形成され、例えば、Ｃｕ、Ｎｉ、Ａｌ、Ｔｉ、Ｃｒ、Ｍｏ、Ｗ、Ｔａ、Ａｕ、Ｉｒ、Ｒｕ、Ｐｄ、Ｐｔ、ＡｌＳｉ、ＡｌＳｉＣｕ、ＡｌＣｕ、ＮｉＦｅ、ＩＴＯ、ＩＺＯ、ＡＺＯ、ＺｎＯ、ＰＺＴ、ＴｉＮ、Ｃｕ３Ｎ４、Ｃｕ合金単体もしくは複数組み合わせたものを適用することができる。また、シード層は無電解めっきで形成しても良い。
　本実施形態では、電気特性、製造の容易性の観点およびコスト面を考慮して、応力緩和層１０２と密着が良好なチタン層、続いて銅層を順次スパッタリング法で形成する。ガラス基板上の回路形成用のチタンと銅層の合計の膜厚は、セミアディティブ法による微細な配線形成に有利なことから１μｍ以下とするのが望ましい。かかる膜厚が１μｍより厚い場合、ピッチ３０μｍ以下の微細配線形成が困難であるからである。
　次に図１Ａ（ｄ）に記載するように、フォトレジストパターンＰＲを形成する。具体的に、フォトレジストパターンの形成方法について記載する。まずはシード層１０３上全面に、フォトレジスト層を形成する。形成するフォトレジストは、ネガ型ドライフィルムレジスト、ネガ型液状レジスト、ポジ型液状レジストが挙げられるが、フォトレジスト層形成が簡便でかつ安価であるためネガ型フォトレジストであることが望ましい。
　フォトレジスト層形成方法であるが、例えばネガ型ドライフィルムレジストであればロールラミネート法、真空ラミネート法が挙げられる。液状ネガ型またはポジ型レジストである場合は、スリットコート、カーテンコート、ダイコート、スプレーコート、静電塗装、インクジェットコート、グラビアコート、スクリーン印刷、グラビアオフセット印刷、スピンコート、ドクターコートより選定できる。これらレジスト層の形成方法は、特に限定されない。
　続いて、フォトレジスト層に所望の回路パターンを公知のフォトリソグラフィー法によって形成する。レジストパターンは後の電解めっき層が形成される部分が露出するように位置あわせの上、露光、現像処理することによってパターニングする。フォトレジスト層の厚みは、後工程の電解めっき厚にも依存するが、５μｍ以上、２５μｍ以下であることが望ましい。レジスト層の厚みが５μｍより薄い場合、導体回路層となる電解めっき層を５μｍ以上に増膜できなくなり、回路の接続信頼性が低下する可能性がある。またレジスト層の厚みが２５μｍより厚くなる場合、ピッチ３０μｍ以下の微細配線を形成することが困難となる。こうして図１Ａ（ｄ）に記載するように、フォトレジストパターンＰＲが形成されたガラス回路基板を得る。
　更に図１Ａ（ｅ）に記載するように、電解めっき層１０４を電解めっき法により形成する。電解めっき法は電解ニッケルめっき、電解銅めっき、電解クロムめっき、電解Ｐｄめっき、電解金めっき、電解ロジウムめっき、電解イリジウムめっき等が挙げられるが、電解銅めっきを用いることが簡便で安価であり、且つ良好な電気伝導性を得られることから望ましい。電解銅めっきの厚みは３μｍ以上、３０μｍ以下であることが望ましい。電解銅めっきの厚みが３μｍ未満の場合、後のエッチング処理によっては回路が消失してしまう虞れがあり、さらに回路の接続信頼性、電気伝導性が低下する虞れもある。一方、電解銅めっき厚が３０μｍを超える場合、３０μｍ厚以上のレジスト層を形成する必要があり、製造コストがかかり、さらにはレジスト解像性が低下することから、ピッチ３０μｍ以下の微細な配線形成が困難となってしまう。より好ましくは、電解銅めっきの厚みは５μｍ以上、２５μｍ以下である。
　続いて、図１Ａ（ｆ）に記載するように、電解めっきにより配線形成した後に不要となったフォトレジストを除去し、シード層１０３を露出させる。特にフォトレジストの除去方法は限定されないが、例えば、アルカリ水溶液によって剥離除去することができる。
　続いて、図１Ａ（ｇ）に記載するように、電解めっき層１０４の周囲のシード層１０３を除去し、回路を電気的に分断することによって導体回路層１０５を形成する。導体回路層１０５は、シード層１０３と電解めっき層１０４とからなる。シード層１０３の除去方法は特に限定されることはないが、銅層、チタン層を順次化学エッチングにより除去する方法を用いることができる。エッチング液の種類は除去する金属種により適宜選択され、特に限定されない。以上の工程を経て、ガラス基板１００直上で、導体回路層１０５との間に応力緩和層１０２を形成してなるガラス回路基板が得られる。
＜作用効果＞
　次に、上述したようなガラス回路基板の構成とその製造方法を用いた場合の作用効果について、図１Ａ，１Ｂを参照にして説明する。
　本実施形態の図１Ａ（ｂ）のように、ガラス基板１００直上に、応力緩和層１０２をドライ成膜法により形成することで、樹脂などの応力緩和層と比較してガラスの平坦性を維持した状態で配線形成することが可能である。樹脂などの応力緩和層の場合、熱収縮により表面凹凸が発生してガラスの特徴である平坦性を損なうおそれがある。
　また、図１Ａ（ｇ）のように、ガラス基板１００直上に、応力緩和層１０２を設けることによって、室温においてガラス基板１００に対して圧縮の残留応力を備えることが可能であるため、一般的に室温時には引張応力を持つ導体回路層１０５の銅めっきとガラス基板１００の間の応力を吸収することができる。
　より具体的には、図１Ｂを参照して、導体回路層１０５は銅層の割合が高いため、導体回路層１０５に作用する応力は銅層に支配されることになる。ここで、銅層には室温から加熱処理を経てまた室温に戻したときに収縮が生じ、ほとんど変化しないガラス基板１００に対して引張応力が生じるから、銅層に支配される導体回路層１０５にも、図１Ｂに矢印で示すように、引張応力ＴＳが残存することとなる。一方、応力緩和層１０２を形成するシリコンナイトライド層は、室温から加熱処理を経てまた室温に戻したときに膨張が生じ、ほとんど変化しないガラス基板１００に対して、図１Ｂに矢印で示すように圧縮応力ＣＳが残存することとなる。したがって応力緩和層１０２と導体回路層１０５を積層することで、導体回路層１０５の引張応力ＴＳをシリコンナイトライド層の圧縮応力ＣＳでキャンセルすることができ、これによりガラス基板１００に引張応力が伝達されることを抑制できる。すなわち、応力緩和層１０２によって、製造時または熱サイクル時のガラス回路基板の加熱や冷却による、導体回路層１０５の銅めっきの応力変化を起因としたガラス基板１００の亀裂や割れを低減することができる。
　また、応力緩和層１０２が絶縁体であるため、ガラス基板１００全面に残存しても電気特性への影響が少なく、さらには、パターニング工程を必要としないため工程を簡便化することが可能である。
　また、特に、応力緩和層１０２がＣＶＤ法により成膜したシリコンナイトライドであると、成膜時の圧力を変化させるだけで室温時の応力を変更することが可能なため、容易にガラス基板１００に対して圧縮の残留応力を備えることができる。
（第２の実施形態）
　以下、第２の実施形態に係るガラス回路基板について図３を用いて説明する。
　図３は、第２の実施形態に係るガラス基板直上で導体回路層との間に応力緩和層を形成してなるガラス回路基板の一部を拡大して示す概略断面図である。
　図３（ａ）に示すガラス基板１００を、前述したガラス基板１００と同様の材料、寸法で形成する。続いて、図３（ｂ）に記載するように、ガラス基板１００の両面に応力緩和層１０２を形成する。応力緩和層１０２は、前述したものと同様の製法、材料及び寸法で形成される。
　続いて、図３（ｃ）に記載するように、ガラス基板１００の一方の面の応力緩和層の表面にのみシード層１０３を形成する。シード層１０３は、前述したものと同様の製法、材料及び寸法で形成される。続いて、図３（ｄ）に記載するように、シード層１０３上にフォトレジストパターンＰＲを形成する。フォトレジストパターンＰＲは、前述したものと同様の製法、材料及び寸法で形成される。
　続いて、図３（ｅ）に記載するように電解めっき層１０４を電解めっき法により形成する。電解めっき層１０４は、前述したものと同様の製法、材料及び寸法で形成される。続いて、図３（ｆ）に記載するように、電解めっきにより配線形成した後に不要となったフォトレジストを除去する。フォトレジスト除去は、公知のアルカリ水溶液による除去剥離処理にて行うことができる。
　続いて、図３（ｇ）に記載するように、電解めっき層１０４の周囲のシード層１０３を除去する。シード層１０３の除去は、公知の化学エッチング液を用いて行うことができる。以上の工程を経て、ガラス基板１００直上で両面に応力緩和層１０２が積層され、かつ、ガラス基板１００の一方の面と、導体回路層１０５との間に、応力緩和層１０２が形成されてなるガラス回路基板が得られる。
＜作用効果＞
　次に、上述したようなガラス回路基板の構成とその製造方法を用いた場合の作用効果について、図３を参照にして説明する。なお、第１の実施形態の作用効果と同効果は前述の通りであるから、異なる効果についてのみ説明する。
　本実施形態の図３（ｂ）のように、ガラス基板１００の両面に応力緩和層１０２を設けることによって、ガラス基板の両面に均等に圧縮の残留応力を備えるためガラス基板の反りが低減して、後の工程を精度良く行うことが可能である。
（第３の実施形態）
　以下、第３の実施形態に係るガラス回路基板について、図４から図５を用いて説明する。
　図４は、第３の実施形態に係るガラス基板直上で導体回路層との間に応力緩和層を形成してなるガラス回路基板の一部を拡大して示す概略断面図である。図５は本実施形態におけるガラス回路基板の応用例を示した図である。
　図４（ａ）に示すガラス基板１００は、前述したガラス基板１００と同様の材料、寸法で形成される。
　続いて図４（ｂ）に記載するようにガラス基板１００に貫通孔１０１を形成する。貫通孔１０１の断面形状や径は特に限定されない。例えば貫通孔のトップ径とボトム径よりも中央部の径が狭くなるような形状でもよく、また、トップ径に対しボトム径が小さい形状などでもよい。更に、貫通孔のトップ径とボトム径よりも中央部の径が広くなるような形状でもよい。
　貫通孔の形成方法としては、レーザー加工、放電加工があり、感光性レジスト材料を用いる場合には、サンドブラスト加工、ドライエッチング、フッ化水素酸等によるケミカルエッチング加工が挙げられる。さらに感光性ガラスを用いてもガラスコアを作成することが可能である。好ましくはレーザー加工、放電加工が簡便でスループットが良いことから望ましい。レーザー加工で用いることができるレーザーは、ＣＯ２レーザー、ＵＶレーザー、ピコ秒レーザー、フェムト秒レーザーなどから選択することができる。
　続いて図４（ｃ）に記載するように、貫通孔１０１が形成されたガラス基板１００の表面に応力緩和層１０２を形成する。応力緩和層１０２は、前述したものと同様の製法、材料及び寸法で形成される。また、図中には記載が無いが、貫通孔１０１の内部に応力緩和層１０２を形成しても構わない。
　続いて図４（ｄ）に記載するように、応力緩和層１０２の表面にシード層の一部として、チタン層及び銅層を形成する。
　応力緩和層１０２の表面にチタン層及び銅層を形成した後に、無電解めっき層を形成しシード層１０３とする。チタン層及び銅層のみである場合、貫通孔１０１内部すべてに金属皮膜を形成することができずに、貫通孔１０１の接続信頼性低下が生じる。本実施形態によれば、無電解めっき層によって貫通孔１０１内部に金属層を増強することで、貫通孔１０１の接続信頼性を向上させることができる。
　無電解めっき層は無電解銅めっき、無電解ニッケルめっきが挙げられるが、ガラス、チタン層または銅層との密着性がよいことから無電解ニッケルめっきを行う。ニッケルめっき層が厚い場合、微細は配線形成が困難となってしまうばかりでなく、膜応力増加による密着性低下してしまう。そのため、無電解ニッケルめっき厚は１μｍ以下が望ましい。また、より好ましくは、無電解ニッケルめっき厚は０．５μｍ以下であり、さらに好ましくは０．３μｍ以下である。また、無電解ニッケルめっき皮膜には還元剤に由来する共析物であるリンや、無電解ニッケルめっき液中に含まれる硫黄や鉛やビスマスなどが含まれていてもよい。
　続いて、図４（ｅ）に記載するように、フォトレジストパターンＰＲを形成する。フォトレジストパターンＰＲは、前述したものと同様の製法、材料及び寸法で形成される。続いて、図４（ｆ）に記載するように電解めっき層１０４を電解めっき法により形成する。電解めっき層１０４は、前述したものと同様の製法、材料及び寸法で形成される。
　続いて、図４（ｇ）に記載するように、電解めっきにより配線形成した後に不要となったフォトレジストを除去する。フォトレジスト除去は、公知のアルカリ水溶液で除去剥離処理をおこなうことができる。続いて、図４（ｈ）に記載するように、電解めっき層１０４の周囲のシード層１０３を除去する。シード層１０３の除去は、公知の化学エッチング液を用いることができる。以上の工程を経て、貫通孔１０１が形成されたガラス基板１００の両面直上で、それぞれ導体回路層１０５との間に応力緩和層１０２を形成してなるガラス回路基板が得られ、これにより更にガラス基板１００の反りを抑えられる。
　続いて図５を用いて本発明によるガラス回路基板及び電子部品の応用例を説明する。図５に記載のように、ガラス直上に配線回路を形成した後に絶縁樹脂層１１０、ビアホール１１１形成、積層導体回路層１１２形成を公知のセミアディティブ法またはサブトラクティブ法を用いて形成することを繰り返すことによって多層配線を形成してもよい。ガラス基板に導体回路層を形成し、導体回路層上に絶縁樹脂層を形成し、絶縁樹脂層にビアホールを形成する工程を、必要な回数だけ繰り返すこともできる。さらに外部接続端子１１３を形成した後にはんだボール１１４を形成してもよく、さらに半導体チップ１１５、チップ部品１１６を搭載してもよい。
　以下に多層配線の形成方法について説明する。多層配線の形成方法は公知方法を用いることができる。
　多層配線層の絶縁樹脂として使用できる例としては、エポキシ樹脂、ポリイミド、マレイミド樹脂、ポリエチレンテレフタレート、ポリフェニレンオキシド、液晶ポリマー及びこれらの複合材料、または感光性ポリイミド樹脂、感光性ポリベンゾオキサゾール、感光性アクリル－エポキシ樹脂がある。絶縁樹脂層１１０の形成方法は特に限定されないが、シート状のものであれば真空ラミネート、真空プレス、ロールラミネート法を用いることができる。液状のものであれば、スリットコート、カーテンコート、ダイコート、スプレーコート、静電塗装、インクジェットコート、グラビアコート、スクリーン印刷、グラビアオフセット印刷、スピンコート、ドクターコートより選定できる。
　絶縁樹脂層の厚みであるが、好ましくは５μｍ以上、５０μｍ以下である。絶縁樹脂層の厚みが５０μｍを超える場合、絶縁樹脂層に形成できるビアホール１１１の小径化が難しくなるため、配線の高密度化が不利となってしまう。また、絶縁樹脂層の厚みが５μｍ未満である場合、層間絶縁性を確保することが困難となる。
　多層配線中のビアホール１１１の形成は、非感光性絶縁樹脂であればレーザー加工を用いることができる。レーザーは、ＣＯ２レーザー、ＵＶレーザー、ピコ秒レーザー、フェムト秒レーザーなどが挙げられるが、好ましくはＵＶレーザー、ＣＯ２レーザーであることが簡便で望ましい。感光性絶縁樹脂であればフォトリソグラフィー法によって形成することができる。ビアホール形成後に適宜過マンガン酸溶液によるデスミアを行うことで樹脂表面の粗化を行い、ビアホール１１１内をクリーニングして積層導体回路層１１２との密着性向上を行うことが望ましい。またはプラズマ処理によって、樹脂表面及びビアホール内部をクリーニングする方法を行っても良い。
　積層導体回路層１１２の形成方法は、公知の方法を用いることができる。すなわちビアホール形成後の樹脂上全面に、１μｍ前後のシード層として薄膜金属層を形成する。シード層の形成方法としては、公知の無電解銅めっき、無電解ニッケルめっきがあり、またはスパッタリング法により薄膜金属層を形成することができる。無電解めっきであれば、シード層は無電解銅めっき層であることが望ましい。無電解銅めっきであれば触媒のＰｄ層が樹脂－銅界面にあっても良い。
　スパッタリング法でシード層を形成する場合、Ｃｕ、Ｎｉ、Ａｌ、Ｔｉ、Ｃｒ、Ｍｏ、Ｗ、Ｔａ、Ａｕ、Ｉｒ、Ｒｕ、Ｐｄ、Ｐｔ、ＡｌＳｉ、ＡｌＳｉＣｕ、ＡｌＣｕ、ＮｉＦｅ、Ｃｕ合金単体もしくは複数組み合わせたものを適用することができる。より好ましくはチタン層/銅層のスパッタ層であることが密着性良好であり、且つ後のエッチング除去が簡便となるため望ましい。
　樹脂上に金属層を形成した後の配線形成方法は、公知のセミアディティブ法であれば、フォトリソグラフィー法によるレジストパターン形成、電解めっき、レジスト剥離、シード層除去により回路形成を行うことができる。サブトラクティブ法であれば、シード層上全面に電解めっき、レジストパターン形成、エッチング、レジスト剥離の工程により回路層を形成することが可能である。電解めっきは電解銅めっきであることが、電気伝導性やコストの観点から望ましい。
　図５の絶縁樹脂層１１０は最外層であれば、ソルダーレジストを用いても良く、特に限定されない。また、外部接続端子１１３に表面処理を行ってもよく、表面処理を行うことで、はんだボール１１４との接合性が向上する。表面処理は、スズやスズの合金めっき皮膜、無電解Ｎｉ－Ｐ／無電解Ｐｄ－Ｐ／Ａｕめっき皮膜、もしくは無電解Ｎｉ－Ｐ／Ａｕめっき皮膜などを成膜することができる。または、プレソルダー処理、または、ＯＳＰ（Ｏｒｇａｎｉｃ　Ｓｏｌｄｅｒａｂｉｌｉｔｙ　Ｐｒｅｓｅｒｖａｔｉｖｅ）等の有機皮膜処理が施されてもよい。
　はんだボール１１４は、スクリーン印刷法、はんだボール振込み搭載法、電解めっき法等によって形成することができる。はんだボールの組成はスズ、銀、銅、ビスマス、鉛、亜鉛、インジウム、アンチモンなど一種、もしくは複数種を混合したものを用いることができ、これら金属材料の混合比は問わない。はんだの代わりにワイヤーボンディング用のパッドを設けてもよい。
＜作用効果＞
　次に、上述したようなガラス回路基板の構成と、その製造方法を用いた場合の作用効果について、図５を参照して説明する。なお、第１および第２の実施形態の作用効果と同効果は前述の通りであり、異なる効果についてのみ説明する。
　本実施形態の図５のように、ガラス基板１００の両面に導体回路層１０５および多層配線が形成されているガラス回路基板１０に対して適応することが可能である。
　次に、上述した実施形態に基づいて製造されたガラス回路基板１０と、一般的なガラス回路基板とを比較する。
（比較例）
　比較例として、図６に記載の応力緩和層１０２の存在しないガラス回路基板の作製を試みた。製造方法としては、図４（ｃ）記載の応力緩和層１０２を除く、上述の第３の実施形態に記載の方法と同様とした。
　本比較例の場合、ガラス回路基板の製造時または熱サイクル時のガラス回路基板の加熱や冷却による、導体回路層１０５の銅めっきの熱膨張および収縮を起因としたガラス基板の亀裂や割れの発生が認められた。とりわけ図６に記載の一点鎖線Ａに示す貫通孔１０１周囲または一点鎖線Ｂに示す導体回路層１０５の端部で亀裂や割れの発生が顕著である。その結果として、ガラス回路基板の配線のショートまたはオープン不良の発生による接続信頼性が低下する虞れがある。これに対し、応力緩和層１０２を設けた実施例（図４（ｈ）参照）では、ガラス回路基板の製造時または熱サイクル時のガラス回路基板の加熱や冷却による、導体回路層１０５の銅めっきの熱膨張および収縮を起因としたガラス基板の亀裂や割れの発生が認められなかった。
　上述の実施形態は一例であって、その他、具体的な細部構造等については適宜に変更可能であることは勿論である。
　本発明によれば、ガラス基板と銅めっきからなる導体回路層との間にドライ成膜法による絶縁性応力緩和層を介することによって、室温においてガラス基板に対して圧縮の残留応力を備えることができるため、一般的に室温時には引張応力を持つ導体回路層の銅めっきとガラス基板の間の応力を吸収することができる。これによって、製造時または熱サイクル時のガラス回路基板の加熱や冷却による、導体回路層の銅めっきの熱膨張および収縮を起因としたガラス基板の亀裂や割れまたはガラス基板の反りを低減させて、電気回路の接続信頼性および外部接続端子の接続信頼性を確保することができる。
　また本発明によれば、ガラス回路基板を高い接続信頼性で製造することが可能となる。本発明のガラス回路基板は、半導体パッケージ基板、インターポーザー、光学素子用基板の製造または電子部品の製造に利用することができる。
１０…ガラス回路基板、１００…ガラス基板、１０１…貫通孔（スルーホール）、１０２…応力緩和層、１０３…シード層、１０４…電解めっき層、１０５…導体回路層、１１０…絶縁樹脂層（ソルダーレジスト層）、１１１…ビアホール、１１２…積層導体回路層、１１３…外部接続端子、１１４…はんだボール、１１５…半導体チップ、１１６…チップ部品、２００…製造装置、２１０…チャンバ、２１１…ステージ、２２０…ガス供給部、２２１…ガスボンベ、２２２…ガス供給管、２２３…バルブ、２３０…ガス供給部、２３１…ガスボンベ、２３２…ガス供給管、２３３…バルブ、２４０…ガス排気部、２４１…ガス排気管、２４２…バルブ

Claims (12)

  1. 　ガラス基板と導体回路層とを含むガラス回路基板であって、
    　前記ガラス基板と前記導体回路層との間に応力緩和層を有しており、
    　前記応力緩和層は、無機物であって、前記ガラス基板に接しており、室温において、前記ガラス基板に対して圧縮の残留応力を有する絶縁膜である、
    ことを特徴とするガラス回路基板。
  2. 　前記ガラス基板の一方の面に、前記応力緩和層を有し、前記ガラス基板の他方の面に、前記応力緩和層と前記導体回路層とを有しており、
    　前記応力緩和層は、前記ガラス基板の他方の面と前記導体回路層との間に形成されている、
    ことを特徴とする請求項１に記載のガラス回路基板。
  3. 　前記ガラス基板の両方の面に、それぞれ前記応力緩和層と前記導体回路層とを有しており、
    　前記応力緩和層は、いずれも前記ガラス基板の面と前記導体回路層との間に形成されている、
    ことを特徴とする請求項１に記載のガラス回路基板。
  4. 　前記ガラス基板は、複数の貫通孔を備えること、
    を特徴とする請求項１～３のいずれか１項に記載のガラス回路基板。
  5. 　前記無機物は、シリコンナイトライドであること、
    を特徴とする請求項１～４のいずれか１項に記載のガラス回路基板。
  6. 　前記導体回路層は、銅メッキ層とシード層からなること、
    を特徴とする請求項１～５のいずれか１項に記載のガラス回路基板。
  7. 　ガラス基板の少なくとも一方の面に、室温において、前記ガラス基板に対して圧縮の残留応力を備える応力緩和層を、ドライ成膜法により形成する工程と、
    　前記応力緩和層上に、シード層と、銅めっきからなる電解めっき層を、この順序で積層して導体回路層を形成する工程と、を有すること、
    を特徴とするガラス回路基板の製造方法。
  8. 　前記ガラス基板の両方の面に、前記応力緩和層をそれぞれ形成し、
    　前記応力緩和層のいずれかの上に、前記導体回路層を形成すること、
    を特徴とする請求項７に記載のガラス回路基板の製造方法。
  9. 　前記ガラス基板の両方の面に、前記応力緩和層をそれぞれ形成し、
    　各応力緩和層の上に、前記導体回路層をそれぞれ形成すること、
    を特徴とする請求項７に記載のガラス回路基板の製造方法。
  10. 　前記ガラス基板に前記導体回路層を形成し、前記導体回路層上に絶縁樹脂層を形成し、前記絶縁樹脂層にビアホールを形成する工程を、必要な回数だけ繰り返すこと、
    を特徴とする請求項７～９のいずれか1項に記載のガラス回路基板の製造方法。
  11. 　前記ガラス基板に、複数の貫通孔を形成する、
    ことを特徴とする請求項７～１０のいずれか１項に記載のガラス回路基板の製造方法。
  12. 　前記応力緩和層が、ＣＶＤ法により形成するシリコンナイトライド層である、
    ことを特徴とする請求項７～１１のいずれか1項に記載のガラス回路基板の製造方法。
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