WO2018105618A1 - コア基板、多層配線基板、半導体パッケージ、半導体モジュール、銅張基板、及びコア基板の製造方法 - Google Patents

コア基板、多層配線基板、半導体パッケージ、半導体モジュール、銅張基板、及びコア基板の製造方法 Download PDF

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徹勇起 土田
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    • H05K3/4605—Manufacturing multilayer circuits characterized by a special circuit board as base or central core whereon additional circuit layers are built or additional circuit boards are laminated made from inorganic insulating material

Definitions

  • the present invention relates to a core substrate, a multilayer wiring substrate, a semiconductor package, a semiconductor module, a copper clad substrate, and a method for manufacturing the core substrate.
  • Glass epoxy resin is generally used as the core material included in the wiring board (Japanese Patent Laid-Open No. 2000-252630). In recent years, a glass wiring substrate using a glass plate as a core material has attracted attention.
  • the glass plate can realize higher smoothness than the core material made of glass epoxy resin. Therefore, ultra fine wiring can be formed on the glass wiring board. Therefore, when a glass wiring board is used, high-density mounting becomes possible.
  • the linear expansion coefficient (CTE) of the glass plate in the temperature range of 20 ° C. to 260 ° C. is substantially the same as the linear expansion coefficient of the semiconductor chip using the silicon substrate in the temperature range of 20 ° C. to 260 ° C. Therefore, when a glass wiring board is used, mounting with a small residual stress is possible. Furthermore, the glass wiring board is excellent in high-speed transmission.
  • the glass wiring board has been attracting attention as one of the wiring boards for semiconductor modules mounted on high-performance electronic devices.
  • the glass core substrate is a glass wiring substrate or a part thereof.
  • the glass core substrate is formed by forming a nickel plating layer on at least one main surface of a glass plate by an electroless plating method, or copper plating that covers a part of the nickel plating layer using an electrolytic plating method. It can be obtained by forming a layer and etching the other part of the nickel plating layer, that is, the part of the nickel plating layer that is not covered with the copper plating layer to form a conductor pattern.
  • the glass core substrate obtained by such a method has a problem that it is easily cracked.
  • an object of the present invention is to provide a technique that makes it difficult for the glass core substrate to break.
  • a glass plate and a first conductor pattern provided on one main surface of the glass plate, wherein the first conductor pattern is the one main surface of the glass plate.
  • a core substrate including a first nickel plating layer having a phosphorus content of 5% by mass or less and a first copper plating layer provided on the first nickel plating layer.
  • the core substrate according to the first aspect the wiring layer facing the glass plate with the first conductive pattern interposed therebetween, and between the first conductive pattern and the wiring layer A multilayer wiring board having an insulating layer interposed therebetween is provided.
  • a semiconductor package comprising a core substrate according to the first side surface or a multilayer wiring substrate according to the second side surface, and a semiconductor chip mounted thereon.
  • a semiconductor module including the semiconductor package according to the third aspect and a mother board on which the semiconductor package is mounted.
  • the glass plate, the nickel plating layer having a phosphorus content of 5% by mass or less provided on one main surface of the glass plate, and the nickel plating layer are provided.
  • a copper-clad substrate with a copper plating layer is provided.
  • a nickel plating layer having a phosphorus content of 5% by mass or less is formed on at least one main surface of a glass plate by an electroless plating method, and an electrolytic plating method is used. Forming a copper plating layer covering a part of the nickel plating layer, and etching the other part of the nickel plating layer using an acid as an etchant, and the part of the nickel plating layer. And a method of manufacturing a core substrate including forming a conductor pattern including the copper plating layer.
  • FIG. 2 is a sectional view taken along line F2-F2 of the core substrate shown in FIG. Sectional drawing which shows schematically the 1st modification of the core board
  • FIG. 6 is a cross-sectional view of the core substrate shown in FIG. 5 taken along line F6-F6. Sectional drawing which shows schematically the 1st modification of the core board
  • Sectional drawing which shows schematically the 2nd modification of the core board
  • FIG. 11 is a cross-sectional view schematically showing an example of a semiconductor module including the multilayer wiring board shown in FIG. 9 or FIG. 10.
  • FIG. 11 is a cross-sectional view schematically showing another example of a semiconductor module including the multilayer wiring board shown in FIG. 9 or FIG. 10. Sectional drawing which shows roughly an example of the manufacturing method of the core board
  • Sectional drawing which shows roughly an example of the manufacturing method of the multilayer wiring board shown in FIG. Sectional drawing which shows roughly an example of the manufacturing method of the multilayer wiring board shown in FIG. Sectional drawing which shows roughly an example of the manufacturing method of the multilayer wiring board shown in FIG. Sectional drawing which shows roughly an example of the manufacturing method of the multilayer wiring board shown in FIG. Sectional drawing which shows roughly an example of the manufacturing method of the multilayer wiring board shown in FIG. Sectional drawing which shows roughly an example of the manufacturing method of the multilayer wiring board shown in FIG. Sectional drawing which shows roughly an example of the manufacturing method of the multilayer wiring board shown in FIG. Sectional drawing which shows roughly an example of the manufacturing method of the core board
  • Sectional drawing which shows roughly an example of the manufacturing method of the core board
  • the present inventors performed detailed verification on the above problem. As a result, it was found that the phosphorus content of the nickel plating layer affects the cracking of the core substrate. That is, conventionally, the phosphorus content of the nickel plating layer formed on at least one main surface of the glass plate was 6% by mass or more. However, the present inventors have found that the core substrate is less likely to be cracked by sufficiently reducing the phosphorus content of the nickel plating layer. The present invention is based on this finding.
  • FIG. 1 is a plan view schematically showing a core substrate according to an aspect of the present invention.
  • 2 is a cross-sectional view taken along line F2-F2 of the core substrate shown in FIG.
  • the core substrate 1 shown in FIGS. 1 and 2 includes a glass plate 10 provided with a through hole TH, a first conductor pattern 20, a second conductor pattern 30, and a conductor layer 40.
  • the glass plate 10 is typically light transmissive.
  • the component of the glass material which comprises the glass plate 10, and its compounding ratio are not specifically limited.
  • glass plate 10 for example, glass containing silicate as a main component such as alkali-free glass, alkali glass, borosilicate glass, quartz glass, sapphire glass, and photosensitive glass can be used.
  • glass plate 10 it is desirable to use non-alkali glass from the viewpoint of being used for a semiconductor package and a semiconductor module.
  • the content of the alkali component contained in the alkali-free glass is preferably 0.1% by mass or less.
  • the thickness of the glass plate 10 is preferably 1 mm or less.
  • the thickness of the glass plate 10 is more preferably in the range of 0.1 mm or more and 0.8 mm or less in consideration of ease of formation of the through hole TH and handling properties at the time of manufacture.
  • Examples of the method for producing the glass plate 10 include a float method, a downdraw method, a fusion method, an updraw method, and a rollout method.
  • the glass plate 10 may be produced by any method.
  • the linear expansion coefficient (CTE: Coefficient of Thermal Expansion) of the glass plate 10 is in the range of 0.1 ⁇ 10 ⁇ 6 / K to 15.0 ⁇ 10 ⁇ 6 / K in the temperature range of 20 ° C. to 260 ° C. It is preferably within the range of 0.5 ⁇ 10 ⁇ 6 / K to 8.0 ⁇ 10 ⁇ 6 / K, more preferably 0.5 ⁇ 10 ⁇ 6 / K to 4.0 ⁇ . More preferably, it is in the range of 10 ⁇ 6 / K or less. If the linear expansion coefficient of the glass plate 10 is within this range, the difference from the linear expansion coefficient of a semiconductor chip using a silicon substrate surface-mounted on the core substrate 1 tends to be small.
  • the linear expansion coefficient means a rate at which the length changes in response to an increase in temperature.
  • At least one main surface of the glass plate 10 may include a functional layer.
  • the functional layer include an antireflection layer containing fine particles, an infrared shielding layer containing an infrared absorber, a strength-imparting layer containing a hard coat material, an antistatic layer containing an antistatic agent, a colored layer containing a colorant, and an optical thin film
  • An optical filter layer containing, a texture control layer containing a light scattering film, an antiglare layer, and the like.
  • Such a functional layer can be formed, for example, by a surface treatment technique such as a vapor deposition method, a sputtering method, or a wet method.
  • the cross-sectional shape parallel to the length direction of the through hole TH may be a rectangle, and the X shape, that is, the shape in which the diameter of the central portion is smaller than the top diameter and the bottom diameter of the through hole TH. It may be a tapered shape, that is, a shape having a bottom diameter smaller than the top diameter of the through hole TH, and an O shape, that is, the top diameter and the bottom diameter of the through hole TH.
  • the central portion may have a larger diameter or may have other shapes.
  • the shape of the cross section perpendicular to the length direction of the through hole TH may be a circle, an ellipse, or a polygon.
  • the first conductor pattern 20 is provided on one main surface of the glass plate 10.
  • the first conductor pattern 20 constitutes, for example, circuit wiring and electrode pads.
  • the first conductor pattern 20 includes a first seed layer 21 and a first copper plating layer 22.
  • the first seed layer 21 is provided on the glass plate 10.
  • the first copper plating layer 22 is provided on the first seed layer 21.
  • the first seed layer 21 includes a first metal-containing layer 211 and a first nickel plating layer 210.
  • the first metal-containing layer 211 is provided on the glass plate 10.
  • the first nickel plating layer 210 is provided on the first metal-containing layer 211.
  • the second conductor pattern 30 is provided on the other main surface of the glass plate 10.
  • the second conductor pattern 30 constitutes circuit wiring and electrode pads, for example.
  • the second conductor pattern 30 includes a second seed layer 31 and a second copper plating layer 32.
  • the second seed layer 31 is provided on the glass plate 10.
  • the second copper plating layer 32 is provided on the second seed layer 31.
  • the second seed layer 31 includes a second metal-containing layer 311 and a second nickel plating layer 310.
  • the second metal-containing layer 311 is provided on the glass plate 10.
  • the second nickel plating layer 310 is provided on the second metal-containing layer 311.
  • the first copper plating layer 22, the first nickel plating layer 210, the first metal-containing layer 211, the second copper plating layer 32, the second nickel plating layer 310, and the second metal-containing layer 311 will be described in detail later. To do.
  • the conductor layer 40 covers the side wall of the through hole TH.
  • the conductor layer 40 electrically connects at least part of the first conductor pattern 20 and at least part of the second conductor pattern 30.
  • the conductor layer 40 includes a third seed layer 41 and a third copper plating layer 42.
  • the third seed layer 41 includes a third nickel plating layer.
  • the third seed layer 41 is typically composed of a third nickel plating layer.
  • the third seed layer 41 is in contact with the side wall of the through hole TH.
  • the third copper plating layer 42 is provided on the third seed layer 41.
  • the composition and the like of the third nickel plating layer are the same as those described later for the first nickel plating layer 210 and the second nickel plating layer 310.
  • the composition etc. of the 3rd copper plating layer 42 are the same as the composition etc. which are mentioned later about the 1st copper plating layer 22 and the 2nd copper plating layer 32.
  • the first nickel plating layer 210 and the second nickel plating layer 310 contain phosphorus (P).
  • the phosphorus content of these nickel plating layers 210 and 310 is 5% by mass or less, preferably 3% by mass or less, and more preferably 1% by mass or less.
  • the core substrate 1 is hardly cracked.
  • the phosphorus content is 0.1% by mass or more according to an example, 0.5% by mass or more according to another example, and in another example. According to this, it is 1% by mass or more.
  • the phosphorus content in these nickel plating layers 210 and 310 can be obtained, for example, by energy dispersive X-ray analysis (EDX).
  • EDX energy dispersive X-ray analysis
  • These nickel plating layers 210 and 310 may contain other components such as sulfur (S), lead (Pb), and bismuth (Bi) in addition to nickel and phosphorus. It is preferable that the content rate of the other component contained in these nickel plating layers 210 and 310 is 2000 ppm or less.
  • the sulfur content in the nickel plating layer can be determined, for example, by the following method. First, a nickel plating layer is formed on a stainless steel plate by an electroless plating method. Next, the nickel plating layer is peeled from the stainless steel plate. Next, the sulfur content of this nickel plating layer can be determined by the method described in Japanese Patent Publication No. 2003-166974 (combustion-coulometric method).
  • the contents of lead and bismuth in the nickel plating layer can be obtained, for example, by the following method. First, a nickel plating layer is formed on a stainless steel plate by an electroless plating method. Next, the nickel plating layer is peeled from the stainless steel plate. Subsequently, about this nickel plating layer, the content rate of lead and bismuth can be calculated
  • the thickness of these nickel plating layers 210 and 310 is desirably 1 ⁇ m or less, more desirably 0.4 ⁇ m or less, and further desirably 0.3 ⁇ m or less.
  • the adhesion between the glass plate 10 and the third nickel plating layer 41 tends to be high. Further, if the third nickel plating layer 41, the first nickel plating layer 210, and the second nickel plating layer 310 are thin, the time required to form these plating layers, the first nickel plating layer 210, and the second nickel plating layer The time required for etching 310 is short and easy to manufacture.
  • the thickness of these nickel plating layers 210, 310 and 41 is preferably 0.01 ⁇ m or more, and preferably 0.05 ⁇ m or more. If the third nickel plating layer 41 is thinner than 0.01 ⁇ m, the electrolytic copper plating layer 42 in the through hole TH may be discontinuous.
  • the thickness of the nickel plating layers 210 and 310 can be obtained by, for example, fluorescent X-ray elemental analysis.
  • the first metal-containing layer 211 and the second metal-containing layer 311 improve the adhesion between the glass plate 10 and the first nickel plating layer 210 and the adhesion between the glass plate 10 and the second nickel plating layer 310, respectively.
  • These metal-containing layers 211 and 311 are typically formed by sputtering or chemical vapor deposition (CVD).
  • metal-containing layers 211 and 311 include, for example, copper (Cu), aluminum (Al), titanium (Ti), chromium (Cr), molybdenum (Mo), tungsten (W), tantalum (Ta), and gold (Au). , Iridium (Ir), ruthenium (Ru), palladium (Pd), platinum (Pt), Al—Si alloy, Al—Si—Cu alloy, Al—Cu alloy, Ni—Fe alloy, indium tin oxide (ITO), indium zinc oxide (IZO), active zinc oxide (AZO), zinc oxide (ZnO), lead zirconate titanate (PZT), titanium nitride (TiN), Cu 3 N 4 , Cu alloy alone or these A mixture of
  • These metal-containing layers 211 and 311 may be a single layer or a multilayer of two or more layers.
  • the thicknesses of these metal-containing layers 211 and 311 are preferably in the range of 0.01 ⁇ m to 1 ⁇ m, and more preferably in the range of 0.1 ⁇ m to 0.6 ⁇ m. When the thicknesses of these metal-containing layers 211 and 311 are within this range, the adhesion between the first nickel plating layer 210 and the glass plate 10, and the adhesion between the second nickel plating layer 310 and the glass plate 10, A reduction in process time can be achieved at the same time.
  • Each of these metal-containing layers 211 and 311 preferably includes a titanium layer.
  • the titanium layer is excellent in adhesion to the glass plate 10.
  • the thickness of the titanium layer is preferably in the range of 0.01 ⁇ m to 0.1 ⁇ m.
  • Each of these metal-containing layers 211 and 311 preferably includes a copper layer.
  • the copper layer is excellent in adhesion with the first nickel plating layer 210 and the second nickel plating layer 310.
  • the thickness of the copper layer is preferably in the range of 0.09 ⁇ m to 0.5 ⁇ m.
  • Each of the metal-containing layers 211 and 311 preferably includes both a titanium layer and a copper layer.
  • the titanium layer is interposed between the first nickel plating layer 210 and the glass plate 10 and between the second nickel plating layer 310 and the glass plate 10, and the copper layer is the titanium layer and the first nickel plating. It is preferable to interpose between the layer 210 and between the titanium layer and the second nickel plating layer 310.
  • the adhesiveness of the glass plate 10 and the 1st nickel plating layer 210 and the glass plate 10 and the 2nd nickel plating layer 310 can be improved more.
  • palladium may be formed as a layer.
  • Palladium serves as a catalyst during electroless nickel plating. Therefore, it is preferable that palladium be interposed between the first nickel plating layer 210 and the glass plate and between the second nickel plating layer 310 and the glass plate 10.
  • An intermetallic compound layer is formed between the palladium layer and the other metal-containing layers included in the metal-containing layers 211 and 311 and between the palladium layer and the nickel-plated layers 210 and 310. May be.
  • the first copper plating layer 22 and the second copper plating layer 32 can be formed by a known method such as a subtractive method, a semi-additive method, and an additive method.
  • the thickness of the copper plating layers 22 and 32 is preferably in the range of 1 ⁇ m to 20 ⁇ m, and more preferably in the range of 3 ⁇ m to 18 ⁇ m.
  • These copper plating layers 22 and 32 may contain components other than copper, such as nickel and sulfur. It is preferable that the content rate of components other than copper in these copper plating layers 22 and 32 is 1 mass% or less.
  • the surfaces of the copper plating layers 22 and 32 may be roughened. This improves the adhesion between the first copper plating layer 22 and the first insulating layer 61 described later, and the adhesion between the second copper plating layer 32 and the second insulating layer 62 described later.
  • the core substrate 1 may further include first and second adhesion layers (not shown).
  • the first adhesion layer is provided on a portion of one main surface of the glass plate 10 that is not covered with the first conductor pattern 20.
  • the second adhesion layer is provided on a portion of the other main surface of the glass plate 10 that is not covered with the second conductor pattern 30.
  • the first adhesion layer improves the adhesion between the glass plate 10 and a first insulating layer 61 described later.
  • the second adhesion layer improves adhesion between the glass plate 10 and a second insulating layer 62 described later.
  • the first and second adhesion layers typically contain a silane coupling agent.
  • the core substrate 1 may further include third and fourth adhesion layers (not shown) on the surfaces of the copper plating layers 22 and 32.
  • the third adhesion layer is provided on the first copper plating layer 22.
  • the fourth adhesion layer is provided on the second copper plating layer 32.
  • the third adhesion layer improves adhesion between the first copper plating layer 22 and a first insulating layer 61 described later.
  • the fourth adhesion layer improves the adhesion between the second copper plating layer 32 and a second insulating layer 62 described later.
  • the third and fourth adhesion layers typically include a stacked structure of a layer containing tin (Sn) and a layer containing a silane coupling agent.
  • the core substrate 1 has been described by taking the example in which the conductive pattern is provided on both surfaces of the glass plate 10, but the conductive pattern is formed on at least one main surface of the glass plate. Good.
  • the third seed layer 41 has been described by taking as an example one having a single-layer structure composed of only the third nickel plating layer, but the third seed layer 41 may be a multilayer of two or more layers.
  • the third seed layer 41 may include, for example, a third metal-containing layer that is interposed between the third nickel plating layer and the glass plate 10.
  • the composition of the third metal-containing layer is typically the same as the composition of the metal-containing layers 211 and 311.
  • FIG. 3 is a cross-sectional view schematically showing a first modification of the core substrate shown in FIG. 1 and FIG.
  • the core substrate 1 further includes a via VI made of copper.
  • the via VI is formed by filling the through hole TH together with the conductor layer 40 with copper.
  • the composition of copper is typically the same as the composition of the copper plating layers 22 and 32 described above.
  • An example of a method for forming the via VI is an electrolytic plating method.
  • FIG. 4 is a cross-sectional view schematically showing a second modification of the core substrate shown in FIGS.
  • the core substrate 1 further includes a plug PL made of resin, a first insulating layer 61, and a second insulating layer 62.
  • the plug PL is formed by filling the through hole TH with resin together with the conductor layer 40.
  • the insulating layers 61 and 62 cover one main surface and the other main surface of the core substrate 1, respectively.
  • the plug PL, the first insulating layer 61, and the second insulating layer 62 are typically integrally formed of the same resin.
  • epoxy resin epoxy resin, polyimide resin, maleimide resin, polyethylene terephthalate, polyphenylene oxide, liquid crystal polymer, and composite materials thereof can be used.
  • the resin it is desirable to use an epoxy resin containing a filler from the viewpoint of electrical characteristics and manufacturability.
  • the filler for example, silica, barium sulfate, titanium oxide, or a mixture thereof can be used.
  • a conductive paste or a conductive resin may be used as the resin.
  • FIG. 5 is a plan view schematically showing a core substrate according to another aspect of the present invention.
  • FIG. 6 is a cross-sectional view taken along line F6-F6 of the core substrate shown in FIG.
  • the core substrate 1 further includes a capacitor 50.
  • the capacitor 50 is typically a thin film capacitor.
  • the capacitor 50 includes a first electrode 51, a second electrode 52, and a dielectric layer 53.
  • the first electrode 51 is provided on at least a part of the first conductor pattern 20.
  • the second electrode 52 is interposed between the first electrode 51 and the first conductor pattern 20.
  • the dielectric layer 53 is interposed between the first electrode 51 and the second electrode 52.
  • Each of the electrodes 51 and 52 may be a single layer or a multilayer of two or more layers.
  • the composition and the like of these electrodes 51 and 52 are typically the same as the composition and the like of the metal-containing layers 211 and 311.
  • the dielectric layer 53 includes, for example, an inorganic compound.
  • the inorganic compound include at least one element selected from the group consisting of aluminum, titanium, tantalum, chromium, lanthanum, samarium, ytterbium, yttrium, gadolinium, zirconium, niobium, hafnium, gallium, cerium, and silicon. Mention may be made of oxides, carbides, nitrides and borides.
  • the dielectric layer 53 preferably contains at least one of silicon nitride, tantalum oxide (tantalum oxide), and aluminum oxide. Silicon nitride, tantalum oxide (tantalum oxide), and aluminum oxide have a low dielectric constant and excellent insulating properties.
  • the dielectric layer 53 is typically formed by sputtering or chemical vapor deposition (CVD).
  • the capacitor 50 may not include the second electrode 52. That is, the capacitor 50 may be composed of the first electrode 51, the portion of the first conductor pattern 20 that faces the first electrode 51, and the dielectric layer 53.
  • the capacitor 50 may further include a copper plating layer on at least a part of the first electrode 51.
  • the composition of the copper plating layer is typically the same as the composition of the copper plating layers 22 and 32 described above.
  • the capacitor 50 may be provided on both the first conductor pattern 20 and the second conductor pattern 30.
  • a plurality of capacitors 50 may be provided on one of the conductor patterns 20 and 30, or a plurality of capacitors 50 may be provided on each of the conductor patterns 20 and 30.
  • FIG. 7 is a cross-sectional view schematically showing a first modification of the core substrate shown in FIGS. 5 and 6.
  • the core substrate 1 further includes a via VI made of copper.
  • FIG. 8 is a cross-sectional view schematically showing a second modification of the core substrate shown in FIGS.
  • the core substrate 1 further includes a plug PL made of resin, a first insulating layer 61, and a second insulating layer 62.
  • the technology described for the core substrate 1 can be applied to a copper-clad substrate. That is, the copper clad substrate according to yet another aspect of the present invention includes a glass plate, a nickel plating layer, and a copper plating layer.
  • This nickel plating layer is provided on one main surface of the glass plate.
  • the composition of the nickel plating layer is the same as the composition of the nickel plating layers 210 and 310.
  • This copper plating layer is provided on the nickel plating layer.
  • the composition of the copper plating layer is the same as the composition of the copper plating layers 22 and 32.
  • FIG. 9 is a cross-sectional view schematically showing a multilayer wiring board including the core board shown in FIG.
  • the multilayer wiring board 1000 includes a core substrate 1, a first insulating layer 61, a second insulating layer 62, a third insulating layer 63, a fourth insulating layer 64, and a fifth insulating layer 65 shown in FIG.
  • a first solder layer 91 and a second solder layer 92 are examples of solder layer 91 and a second solder layer 92.
  • the first insulating layer 61 is interposed between the first conductor pattern 20 and the first wiring layer 71.
  • the second insulating layer 62 is interposed between the second conductor pattern 30 and the second wiring layer 72.
  • the third insulating layer 63 is interposed between the first wiring layer 71 and the third wiring layer 73.
  • the fourth insulating layer 64 is interposed between the second wiring layer 72 and the fourth wiring layer 74.
  • composition of the insulating layers 63 and 64 is typically the same as the composition of the insulating layers 61 and 62 described above.
  • compositions of these insulating layers 61 to 64 are preferably the same.
  • the fifth insulating layer 65 covers at least a part of the third wiring layer 73.
  • the sixth insulating layer 66 covers at least a part of the fourth wiring layer 74.
  • the insulating layers 65 and 66 that is, the insulating layer located on the surface of the multilayer wiring board 1000 are typically epoxy resin, polyimide resin, maleimide resin, polyethylene terephthalate, polyphenylene oxide, liquid crystal polymer, and composite materials thereof. Is included.
  • the insulating layers 65 and 66 are preferably solder resists. When a solder resist is used as the insulating layers 65 and 66, a short circuit between solder portions (for example, solder balls) that are provided in the same solder layer and are located apart can be suppressed.
  • the first wiring layer 71 faces the glass plate 10 with the first conductor pattern 20 interposed therebetween.
  • the second wiring layer 72 faces the glass plate 10 with the second conductor pattern 30 interposed therebetween.
  • the third wiring layer 73 faces the glass plate 10 with the first wiring layer 71 interposed therebetween.
  • the fourth wiring layer 74 faces the glass plate 10 with the second wiring layer 72 interposed therebetween.
  • These wiring layers 71 to 74 constitute, for example, circuit wiring and electrode pads. These wiring layers 71 to 74 can be formed by a known method such as a subtractive method, a semi-additive method, and an additive method.
  • These wiring layers 71 to 74 preferably contain copper or a copper alloy from the viewpoint of electrical conductivity.
  • the composition of these wiring layers 71 to 74 is typically the same as the composition of the copper plating layers 22 and 32.
  • the first surface treatment layer 81 is interposed between the third wiring layer 73 and the first solder layer 91.
  • the first surface treatment layer 81 improves the bondability between the third wiring layer 73 and the first solder layer 91.
  • the second surface treatment layer 82 is interposed between the fourth wiring layer 74 and the second solder layer 92.
  • the second surface treatment layer 82 improves the bondability between the fourth wiring layer 74 and the second solder layer 92.
  • a plating film such as tin plating, tin alloy plating, electroless Ni—P / electroless Pd—P / Au plating, or electroless Ni—P / Au plating can be used.
  • These surface treatment layers 81 and 82 may use organic coatings instead of using plating coatings. Examples of the organic film include a pre-solder-treated film or a pre-flux-treated film such as OSP (Organic Solderability Preservative).
  • the first solder layer 91 is provided on the first surface treatment layer 81.
  • the second solder layer 92 is provided on the second surface treatment layer 82.
  • Each of these solder layers 91 and 92 typically includes a plurality of solder portions.
  • solder layers 91 and 92 contain tin, silver, copper, bismuth, lead, zinc, indium, antimony or a mixture thereof.
  • the multilayer wiring board 1000 has been described by taking as an example one provided with two wiring layers and three insulating layers on both sides, but the wiring layer may be one layer or three or more layers. Good.
  • the insulating layer may be two layers or four or more layers.
  • the multilayer wiring substrate 1000 has been described by taking as an example the one including the core substrate 1 shown in FIG. 4, but the multilayer wiring substrate 1000 may be the core substrate shown in FIGS. 1 and 2 or the core substrate 1 shown in FIG. 3. May be included.
  • the multilayer wiring board 1000 has been described by taking the example provided with the surface treatment layers 81 and 82, the surface treatment layers 81 and 82 may be omitted.
  • the multilayer wiring board 1000 has been described by taking as an example one provided with the solder layers 91 and 92, but a wire bonding pad may be provided instead of the solder layers 91 and 92.
  • FIG. 10 is a cross-sectional view schematically showing a multilayer wiring board including the core substrate shown in FIG.
  • a multilayer wiring board 1000 shown in FIG. 10 further includes a capacitor 50, and the first electrode 51 is electrically connected to a part of the first wiring layer 71.
  • the multilayer wiring board 1000 shown in FIG. It has the same configuration as
  • FIG. 11 is a cross-sectional view schematically showing an example of a semiconductor module including the multilayer wiring board shown in FIG. 9 or FIG.
  • the semiconductor module 5000 includes a mother board 4000, a semiconductor chip 2000, and a multilayer wiring board 1000 shown in FIG. 9 or FIG.
  • the multilayer wiring board 1000 is interposed between the semiconductor chip 2000 and the motherboard 4000 and electrically connects them. That is, the multilayer wiring board 1000 can function as an interposer for the semiconductor module 5000.
  • the semiconductor chip 2000 is connected to the multilayer wiring board 1000 via the first solder layer 91.
  • the multilayer wiring board 1000 is connected to the mother board 4000 via the second solder layer 92.
  • the semiconductor chip 2000 is, for example, an integrated circuit (IC), a large scale integrated circuit (LSI), or a solid-state imaging device.
  • the integrated circuit includes a semiconductor substrate and elements such as transistors and diodes provided on the semiconductor substrate.
  • the solid-state image sensor is, for example, a CMOS image sensor or a CCD sensor. According to an example, the semiconductor chip 2000 has a substantially rectangular parallelepiped shape.
  • a substrate mainly composed of an inorganic substance such as a silicon substrate (Si substrate), a gallium nitride substrate (GaN substrate), or a silicon carbide substrate (SiC substrate) can be used, and a silicon substrate is used. Is preferred.
  • the linear expansion coefficient of the silicon substrate in the temperature range of 20 ° C. to 260 ° C. is in the range of about 2 ⁇ 10 ⁇ 6 / K to 4 ⁇ 10 ⁇ 6 / K. That is, when a silicon substrate is used as the semiconductor substrate, the difference between the linear expansion coefficient of the semiconductor chip 2000 in the temperature range of 20 ° C. to 260 ° C. and the linear expansion coefficient of the multilayer wiring substrate 1000 in the temperature range of 20 ° C. to 260 ° C. Can be small. When this difference is small, mounting with a small residual stress can be realized.
  • FIG. 12 is a cross-sectional view schematically showing another example of the semiconductor module including the multilayer wiring board shown in FIG. 9 or FIG.
  • the semiconductor module 5000 includes a semiconductor package 3000 and a mother board 4000.
  • the semiconductor package 3000 includes the multilayer wiring board 1000 shown in FIG. 9 or FIG. 10, a semiconductor chip 2000, and a sealing resin.
  • the semiconductor chip 2000 is flip-chip mounted on the multilayer wiring board 1000.
  • the sealing resin fills the gap between the semiconductor chip 2000 and the multilayer wiring board 1000.
  • the semiconductor package 3000 and the mother board 4000 are connected via a second solder layer 92 provided on the multilayer wiring board 1000.
  • the semiconductor module 5000 has been described as an example in which the multilayer wiring board 1000 is connected via the solder layers 91 and 92.
  • a copper post or the like is used instead of the solder layers 91 and 92. You may connect by a columnar metal content layer.
  • the copper post preferably further includes a surface treatment layer and a solder layer.
  • FIGS. 13A to 13F are cross-sectional views schematically showing an example of a method for manufacturing the core substrate shown in FIGS. 1 and 2.
  • a glass plate 10 provided with a through hole TH is prepared.
  • the 1st metal containing layer 211 is formed in one main surface of the glass plate 10, and the 2nd metal containing layer 311 is formed in the other main surface.
  • titanium is deposited on one main surface of the glass plate 10 by sputtering or CVD to form the first titanium layer 211a.
  • a second titanium layer 311a is formed on the other main surface of the glass plate 10 by the same method.
  • copper is deposited by sputtering or CVD on the titanium layers 211a and 311a to form a first copper layer 211b and a second copper layer 311b, respectively.
  • nickel plating layers 210 and 310 are respectively formed on the metal-containing layers 211 and 311 by an electroless plating method, and the third nickel plating is formed on the side wall of the through hole TH. Form a layer. In this way, the first seed layer 21, the second seed layer 31, and the third seed layer 41 are obtained.
  • the electroless nickel plating solution contains a metal salt containing nickel and a reducing agent.
  • the metal salt containing nickel include nickel sulfate, nickel chloride, or a mixture thereof.
  • the concentration of the metal salt containing nickel contained in the electroless nickel plating solution is preferably in the range of 10 g / L to 50 g / L, more preferably in the range of 15 g / L to 45 g / L, More preferably, it is in the range of 20 g / L to 30 g / L.
  • the reducing agent reduces a metal salt containing nickel.
  • the reducing agent include formalin, hydrazine, hypophosphorous acid, sodium hypophosphite, sodium borohydride, or a mixture thereof.
  • the concentration of the reducing agent contained in the electroless nickel plating solution is preferably in the range of 10 g / L to 50 g / L, more preferably in the range of 15 g / L to 45 g / L, and 20 g / L. More preferably, it is in the range of 30 g / L.
  • the electroless nickel plating solution may further contain a metal additive, an organic additive, a complexing agent, a pH adjusting agent, a buffering agent, or a mixture thereof.
  • Metal additives improve the stability of electroless nickel plating solution.
  • the metal additive includes, for example, a lead salt, a bismuth salt, or a mixture thereof.
  • Organic additives promote nickel precipitation.
  • the organic additive contains, for example, sulfur.
  • the complexing agent examples include ammonium hydroxide, sodium citrate, ethylene glycol, or a mixture thereof.
  • concentration of the complexing agent contained in the electroless nickel plating solution is preferably in the range of 10 g / L to 50 g / L, more preferably in the range of 10 g / L to 40 g / L, and 20 g / L. More preferably, it is in the range of L to 30 g / L.
  • pH adjuster examples include sodium hydroxide, ammonia, sulfuric acid, or a mixture thereof.
  • buffer examples include sodium citrate, boric acid, carbonic acid, or a mixture thereof.
  • the electroless nickel plating solution may contain ammonium chloride.
  • concentration of ammonium chloride contained in the electroless nickel plating solution is preferably in the range of 10 g / L to 50 g / L, more preferably in the range of 10 g / L to 40 g / L, and 20 g / L. More preferably, it is in the range of 30 g / L.
  • the pH of the electroless nickel plating solution is preferably in the range of 7.5 to 10.0, more preferably in the range of 8.0 to 9.5. More preferably, it is in the range of .2 to 9.3.
  • the temperature of the electroless nickel plating solution is preferably in the range of 30 ° C. to 60 ° C., more preferably in the range of 35 ° C. to 55 ° C., and in the range of 40 ° C. to 50 ° C. More preferably.
  • a first resist layer RE1 is formed on the first nickel plating layer 210 by laminating a dry film resist using a roll laminator or the like.
  • a second resist layer RE2 is formed on the second nickel plating layer 310 by the same method.
  • a part of the first resist layer RE1 is removed by photolithography to provide a first opening OP1.
  • a part of the second resist layer RE2 is removed to provide a second opening OP2.
  • the first copper plating layer 22, the second copper plating layer 32, and the conductor layer 40 are formed. Specifically, a portion of the first nickel plating layer 210 that is not covered with the first resist layer RE1 and a portion of the second nickel plating layer 310 that is covered with the second resist layer RE2 by electrolytic plating. The first copper plating layer 22 and the second copper plating layer 32 are formed on the portions that are not present, and the third copper plating layer 42 is formed on the third seed layer 41.
  • the resist layers RE1 and RE2 are stripped using a resist stripping solution such as an alkaline solution.
  • the first conductor pattern 20 and the second conductor pattern 30 are formed. Specifically, first, using acid as the first etching agent, a portion of the first nickel plating layer 210 and the first copper layer 211b that is not covered with the first copper plating layer 22 and the second nickel plating Of the layer 310 and the second copper layer 311b, a portion not covered with the second copper plating layer 32 is etched.
  • the acidic aqueous solution preferably contains at least one of sulfuric acid and hydrogen peroxide water, and more preferably contains both.
  • the temperature of the first etching agent is preferably in the range of 20 ° C. to 40 ° C., and more preferably in the range of 25 ° C. to 35 ° C.
  • a weak alkaline aqueous solution having a pH in the range of 7 to 12 is preferably used, and a weak alkaline aqueous solution having a pH in the range of 8 to 10 is more preferably used.
  • the weak alkaline aqueous solution it is preferable to use a mixture of aqueous ammonia and hydrogen peroxide.
  • the temperature of the second etching agent is preferably in the range of 20 ° C. to 40 ° C., and preferably in the range of 25 ° C. to 35 ° C.
  • the core substrate 1 shown in FIGS. 1 and 2 can be obtained.
  • the first to third nickel plating layers are formed under the above-described conditions. Therefore, in the core substrate 1 thus obtained, the phosphorus content of the first to third nickel plating layers is low as described above.
  • such a nickel plating layer can be etched under the above-described conditions. Under such conditions, the glass plate 10 is not easily damaged by etching.
  • the roughness of the portion of the glass plate 10 exposed by etching the seed layers 21 and 31 is compared with the roughness of the surface of the glass plate 10 prepared at the start of production. And almost unchanged.
  • the roughness of the surface of the glass plate 10 obtained using a non-contact interference microscope is 0.5 nm before the start of manufacture, and is a portion exposed by etching the seed layers 21 and 31. However, it is 0.5 nm.
  • the core substrate 1 obtained in this way is less susceptible to cracking than a core substrate provided with a nickel plating layer having a phosphorus content of 6% by mass or more.
  • the inventors of the present invention have provided the seed layer 21 and 31 of the core substrate 1 thus obtained with a seed layer of the core substrate provided with a nickel plating layer having a phosphorus content of 6% by mass or more. In comparison, it has been found that undercut is less likely to occur. Therefore, the core substrate 1 is excellent in electrical characteristics.
  • the nickel plating layers 210 and 310 and the copper layers 211b and 311b can be simultaneously removed using the same etching agent. Therefore, according to such a method, the manufacturing time of the core substrate 1 can be shortened.
  • FIGS. 14A to 14I are cross-sectional views schematically showing an example of a method for manufacturing the multilayer wiring board shown in FIG. 9 with reference to FIGS. 14A to 14I.
  • 14A to 14I are cross-sectional views schematically showing an example of a method for manufacturing the multilayer wiring board shown in FIG.
  • the core substrate 1 described with reference to FIG. 4 is prepared. Specifically, by laminating a resin film on one main surface and the other main surface of the core substrate 1 shown in FIG. 1 and FIG. The two insulating layers 62 are formed and the plugs PL are formed by filling the through holes TH with resin.
  • the first insulating layer 61 is subjected to laser processing to form a third opening OP3.
  • a fourth opening OP4 is formed in the second insulating layer 62 by a similar method.
  • desmear treatment is performed to remove smear and the surfaces of the insulating layers 61 and 62 are roughened.
  • a seed layer 71a is formed on the first insulating layer 61 and a portion of the first copper plating layer 22 that is not covered with the first insulating layer 61 by electroless plating. To do.
  • a seed layer 72a is formed on the second insulating layer 62 and a portion of the second copper plating layer 32 that is not covered with the second insulating layer 62 by the same method.
  • the seed layer 71a and the seed layer 72a typically contain copper.
  • each of the seed layers 71a and 72a may be formed by a sputtering method or a CVD method instead of the electroless plating method.
  • a sputtering method or a CVD method instead of the electroless plating method.
  • an electroless plating method it is preferable to use an electroless plating method.
  • a third resist layer RE3 is formed by laminating a dry film resist on the seed layer 71a using a roll laminator.
  • a fourth resist layer RE4 is formed on the seed layer 72a by a similar method.
  • a part of the third resist layer RE3 is removed by photolithography to provide a fifth opening OP5.
  • a part of the fourth resist layer RE4 is removed to provide a sixth opening OP6.
  • a copper plating layer 71b is formed on the portion of the seed layer 71a that is not covered with the third resist layer RE3 by electrolytic plating, and the first of the seed layers 72a.
  • a copper plating layer 72b is formed in a portion not covered with the four resist layers RE4.
  • the resist layers RE3 and RE4 are stripped using a resist stripping solution such as an alkaline solution.
  • the third wiring layer 73 includes a seed layer 73a and a copper plating layer 73b.
  • the fourth wiring layer 74 includes a seed layer 74a and a copper plating layer 74b.
  • the fifth insulating layer 65 is formed on the third insulating layer 63 and the third wiring layer 73 by laminating a film-like solder resist material using a laminating apparatus.
  • a sixth insulating layer 66 is formed on the fourth insulating layer 64 and the fourth wiring layer 74 by the same method.
  • the insulating layers 65 and 66 may be formed by applying a liquid solder resist material.
  • a part of the fifth insulating layer 65 is removed by photolithography or laser processing to form a seventh opening OP7.
  • a part of the sixth insulating layer 66 is removed to form the eighth opening OP8.
  • the first surface treatment layer 81 is formed on the portion of the third wiring layer 73 not covered with the fifth insulating layer 65 by the electroless plating method.
  • a second surface treatment layer 82 is formed in a portion of the wiring layer 74 that is not covered with the sixth insulating layer 66.
  • the first solder layer 91 is formed on the first surface treatment layer 81 by a known method such as screen printing, solder ball transfer mounting, and electrolytic plating.
  • a second solder layer 92 is formed on the second surface treatment layer 82 by the same method. In this way, the multilayer wiring board 1000 shown in FIG. 9 can be obtained.
  • FIGS. 15A to 15I are cross-sectional views schematically showing an example of a method for manufacturing the core substrate shown in FIGS. 5 and 6.
  • a core substrate in which the copper plating layers 22 and 32 are patterned and the seed layers 21 and 31 are not patterned is prepared by the same method as described with reference to FIGS. 13A to 13E.
  • a second copper plating layer 22 and a portion of the first nickel plating layer 210 that is not covered with the first copper plating layer 22 are subjected to a second process by sputtering or CVD.
  • a conductive layer 52 ' is formed.
  • a dielectric layer 53 is formed on the second conductive layer 52 'by the same method.
  • a third titanium layer 51a is formed on the dielectric layer 53 by the same method.
  • a third copper layer 51b is formed on the third titanium layer 51a by the same method. In this way, the first conductive layer 51 'including the third titanium layer 51a and the third copper layer 51b is obtained.
  • the conductive layers 51 ′ and 52 ′ are layers used as the first electrode 51 and the second electrode 52, respectively.
  • the first resist layer RE1 is formed so as to cover the first conductive layer 51 'by laminating a dry film resist using a roll laminating apparatus.
  • the second resist layer RE2 is formed on the second copper plating layer 32 and the portion of the second nickel plating layer 310 that is not covered with the second copper plating layer 32.
  • a first opening OP1 is provided by removing a part of the first resist layer RE1 by photolithography or laser processing.
  • a part of the second resist layer RE2 is removed to provide a second opening OP2.
  • a fourth copper plating layer 54 is formed on the portion of the first conductive layer 51 'that is not covered with the first resist layer RE1 by electrolytic plating.
  • a fifth copper plating layer 55 is formed on a portion of the second copper plating layer 32 that is not covered with the second resist layer RE2.
  • the resist layers RE1 and RE2 are stripped using a resist stripping solution such as an alkaline solution.
  • the third resist is coated so as to cover the fourth copper plating layer 54 and a part of the third copper layer 51b by laminating the dry film resist using a roll laminating apparatus.
  • Layer RE3 is formed.
  • the fourth resist layer RE4 is formed so as to cover the second copper plating layer 32 and the portion of the second nickel plating layer 310 that is not covered by the second copper plating layer 32.
  • portions of the first conductive layer 51 ′, the dielectric layer 53, and the second conductive layer 52 ′ that are not covered by the third resist layer RE3 are sequentially etched by dry etching. Then, the conductive layers 51 ′ and 52 ′ are processed into the electrodes 51 and 52, respectively, and the portion of the dielectric layer 53 that is not interposed between the electrodes 51 and 52 is removed. Note that wet etching may be performed instead of dry etching.
  • the resist layers RE3 and RE4 are stripped using a resist stripping solution such as an alkaline solution. In this way, the capacitor 50 is obtained.
  • the portions of the first nickel plating layer 210 and the first copper layer 211b that are not covered with the first copper plating layer 22 are etched.
  • portions of the second nickel plating layer 310 and the second copper layer 311b that are not covered with the second copper plating layer 32 are etched.
  • Etching with this acid is performed with the end face of the capacitor 50 exposed to the outside. Further, the etching with the acid is performed under the same conditions as the etching using the first etching agent described with reference to FIG. 13F.
  • a weak alkaline solution is used as the second etchant to etch a portion of the first titanium layer 211a that is not covered with the first copper plating layer 22, and to remove the second titanium. A portion of the layer 311a that is not covered with the second copper plating layer 32 is etched. In this way, conductor patterns 20 and 30 are obtained.
  • Etching with the weak alkaline solution is performed with the end face of the capacitor 50 exposed to the outside.
  • the etching with the weak alkaline solution is performed under the same conditions as the etching using the second etching agent described with reference to FIG. 13F. In this way, the core substrate 1 including the capacitor 50 is obtained.
  • the core substrate 1 thus obtained is less likely to crack compared to a core substrate provided with a nickel plating layer having a phosphorus content of 6% by mass or more.
  • the seed layers 21 and 31 are etched after the capacitor 50 is formed. In this etching, although the seed layers 21 and 31 are not masked by the resist layer, the capacitor 50 has little damage on its end face and has good capacitor performance.
  • 16 is a cross-sectional view schematically showing an example of a method for manufacturing the multilayer wiring board shown in FIG. 10
  • FIGS. 5 and 6 is obtained by the method described with reference to FIGS. 15A to 15I.
  • the structure shown in FIG. 16 is obtained by the method described with reference to FIGS. 14A to 14I except that the structure shown in FIGS. 5 and 6 is used instead of the structure shown in FIGS. .
  • the multilayer wiring board 1000 shown in FIG. 10 is obtained in this way, for example.
  • the core substrate 1 according to each of the above-described embodiments is less susceptible to cracking than a core substrate provided with a nickel plating layer having a phosphorus content of 6% by mass or more.
  • the core substrate 1 is excellent in electrical characteristics.
  • the multilayer wiring board 1000, the semiconductor package 3000, and the semiconductor module 5000 including the core substrate 1 have excellent durability and electrical characteristics.
  • a multilayer wiring board 1000 shown in FIG. 9 was manufactured by the method described below.
  • a glass plate 10 (OA-10G; manufactured by Nippon Electric Glass Co., Ltd.) provided with a through hole TH was prepared.
  • the thickness of the glass plate 10 was 500 ⁇ m.
  • the roughness of the surface of the glass plate 10 obtained using the non-contact type interference microscope was 0.5 nm.
  • the diameter of the through hole TH provided in the glass plate 10 was 80 ⁇ m on one main surface of the glass plate 10 and 60 ⁇ m on the other main surface of the glass plate 10.
  • titanium was deposited by sputtering on one main surface of the glass plate 10 to form a first titanium layer 211a.
  • the 2nd titanium layer 311a was formed in the other main surface of the glass plate 10 with the same method.
  • the thickness of these titanium layers 211a and 311a was 50 nm.
  • copper was deposited on the first titanium layer 211a and the second titanium layer 311a by a sputtering method to form the first copper layer 211b and the second copper layer 311b, respectively.
  • the thickness of these copper layers 211b and 311b was 300 nm.
  • the first nickel plating layer 210 and the second nickel plating layer 310 are formed on the first copper layer 211b and the second copper layer 311b, respectively, by electroless plating, A third nickel plating layer was formed on the side wall of the through hole TH.
  • the thickness of the first to third nickel plating layers was measured by the method described above, and the thickness was 0.1 ⁇ m. Moreover, when the phosphorus content rate of this 1st thru
  • the electroless nickel plating solution has a nickel sulfate concentration of 20 g / L, a nickel hypophosphite concentration of 15 g / L, a sodium citrate concentration of 30 g / L, and an ammonium chloride concentration of 30 g / L. Some were used.
  • this electroless nickel plating solution is referred to as plating solution A.
  • the pH of the electroless nickel plating solution was 9.0
  • the temperature of the electroless nickel plating solution was 50 ° C.
  • the plating treatment time was 5 minutes.
  • a first resist layer RE1 was formed on the first nickel plating layer 210 by laminating a photosensitive dry film resist using a roll laminator.
  • a second resist layer RE2 was formed on the second nickel plating layer 310 by the same method.
  • a part of the first resist layer RE1 was removed by photolithography to provide a first opening OP1.
  • a part of the second resist layer RE2 was removed to provide a second opening OP2.
  • a portion of the first nickel plating layer 210 that is not covered with the first resist layer RE1 and a second resist layer of the second nickel plating layer 310 are formed.
  • the first copper plating layer 22 and the second copper plating layer 32 were formed on the portion not covered with RE2, and the third copper plating layer 42 was formed on the third nickel plating layer.
  • or 3rd copper plating layer was 10 micrometers.
  • the resist layers RE1 and RE2 were removed using an alkaline solution.
  • the first copper plating layer 22 out of the first nickel plating layer 210 and the first copper layer 211b is used by using a mixed solution of sulfuric acid and hydrogen peroxide as the first etching agent.
  • covered with the 2nd copper plating layer 32 among the 2nd nickel plating layer 310 and the 2nd copper layer 311b was etched.
  • the pH of the mixed solution of sulfuric acid and hydrogen peroxide was 1, and the temperature of this mixed solution was 25 ° C.
  • the core substrate 1 was obtained as described above.
  • the roughness of the portion of the glass plate 10 exposed by etching the seed layers 21 and 31 obtained using a non-contact interference microscope was 0.5 nm.
  • the first insulating layer 61 is respectively coated so as to cover one main surface and the other main surface of the core substrate 1 by laminating an epoxy resin using a vacuum laminating method.
  • the second insulating layer 62 was formed, and the inside of the through hole TH was filled with resin to form the plug PL.
  • the thickness of the epoxy resin was 25 ⁇ m.
  • the first insulating layer 61 was irradiated with a laser beam using a UV-YAG laser to form a third opening OP3.
  • a fourth opening OP4 was formed in the second insulating layer 62 by the same method.
  • the openings OP3 and OP4 were each formed to have a cylindrical shape with a diameter of 60 ⁇ m.
  • desmear treatment was performed to remove smear and the surfaces of the insulating layers 61 and 62 were roughened.
  • a seed layer 71a is formed on the first insulating layer 61 and a portion of the first copper plating layer 22 that is not covered with the first insulating layer 61 by electroless plating. did.
  • a seed layer 72a was formed on the second insulating layer 62 and a portion of the second copper plating layer 32 that was not covered with the second insulating layer 62 by the same method.
  • the thickness of the seed layers 71a and 72a was 1 ⁇ m.
  • a third resist layer RE3 was formed on the seed layer 71a by laminating a photosensitive dry film resist using a roll laminator.
  • a fourth resist layer RE4 was formed on the seed layer 72a by the same method.
  • the thickness of the photosensitive dry film resist was 25 ⁇ m.
  • a part of the third resist layer RE3 was removed by photolithography to provide a fifth opening OP5.
  • a part of the fourth resist layer RE4 was removed to provide a sixth opening OP6.
  • a copper plating layer 71b is formed on the portion of the seed layer 71a that is not covered with the third resist layer RE3 by electrolytic plating, and the first of the seed layers 72a.
  • a copper plating layer 72b was formed in a portion not covered with the four resist layers RE4.
  • the thickness of the copper plating layers 71b and 72b was 10 ⁇ m.
  • the resist layers RE3 and RE4 were stripped using an alkaline solution.
  • a third wiring layer is formed on a part of the first wiring layer 71 and a part of the third insulating layer 63 as shown in FIG. 14G. 73 was formed.
  • a fourth wiring layer 74 was formed on part of the second wiring layer 72 and part of the fourth insulating layer 64.
  • the fifth insulating layer 65 was formed on the third insulating layer 63 and the third wiring layer 73 by laminating a photosensitive solder resist using a laminating apparatus.
  • a sixth insulating layer 66 was formed on the fourth insulating layer 64 and the fourth wiring layer 74 by the same method.
  • the thickness of the photosensitive solder resist was 25 ⁇ m.
  • a part of the fifth insulating layer 65 was removed by photolithography to form a seventh opening OP7.
  • the seventh opening OP7 had a cylindrical shape with a diameter of 500 ⁇ m.
  • a part of the sixth insulating layer 66 was removed to form an eighth opening OP8.
  • the eighth opening OP8 was a columnar shape with a diameter of 100 ⁇ m.
  • the first surface treatment layer 81 is formed on the portion of the third wiring layer 73 not covered with the fifth insulating layer 65 by the electroless plating method.
  • a second surface treatment layer 82 was formed on a portion of the wiring layer 74 that was not covered with the sixth insulating layer 66.
  • the thickness of the surface treatment layers 81 and 82 was 0.05 ⁇ m.
  • As the electroless plating solution an electroless Ni—P / Au plating solution was used.
  • the first solder layer 91 was formed on the first surface treatment layer 81 by a solder ball transfer mounting method.
  • the average diameter of the solder balls included in the first solder layer 91 was 550 ⁇ m.
  • a second solder layer 92 was formed on the second surface treatment layer 82 by the same method.
  • the average diameter of the solder balls included in the second solder layer 92 was 90 ⁇ m.
  • Sn—Ag—Cu solder was used. In this way, a multilayer wiring board 1000 shown in FIG. 9 was obtained.
  • Example 2 Except for changing the thickness of the glass plate 10 from 500 ⁇ m to 300 ⁇ m, changing the electroless nickel plating bath temperature from 50 ° C. to 45 ° C., and changing the electroless nickel plating treatment time from 5 minutes to 20 minutes.
  • a multilayer wiring board was obtained in the same manner as described in Example 1.
  • the phosphorus content of the first to third nickel plating layers was 3% by mass.
  • the thickness of the first to third nickel plating layers was 0.3 ⁇ m.
  • Example 3 In the same manner as described in Example 2, except that the electroless nickel plating bath temperature was changed from 45 ° C. to 40 ° C. and the electroless nickel plating treatment time was changed from 20 minutes to 30 minutes, A wiring board was obtained.
  • the phosphorus content of the first to third nickel plating layers was 5% by mass.
  • the thickness of the first to third nickel plating layers was 0.3 ⁇ m.
  • Example 4 A multilayer wiring board was obtained in the same manner as described in Example 2 except that the electroless nickel plating treatment time was changed from 20 minutes to 35 minutes.
  • the phosphorus content of the first to third nickel plating layers was 3% by mass.
  • the thickness of the first to third nickel plating layers was 0.4 ⁇ m.
  • Example 5 In the same manner as described in Example 2, except that the electroless nickel plating bath temperature was changed from 45 ° C. to 40 ° C. and the electroless nickel plating treatment time was changed from 20 minutes to 40 minutes, A wiring board was obtained.
  • the phosphorus content of the first to third nickel plating layers was 5% by mass.
  • the thicknesses of the first to third nickel plating layers were 0.4 ⁇ m.
  • Example 6 First, the thickness of the glass plate 10 was changed from 500 ⁇ m to 300 ⁇ m, the plating solution B was used instead of the plating solution A as the electroless nickel plating solution, and the bath temperature of the electroless nickel plating was changed from 50 ° C. to 90 ° C.
  • the copper plating layer shown in FIG. 13E is the same as that described in Example 1 except that the temperature is changed to ° C. and the pH of the electroless nickel plating solution is changed from 9.0 to 4.5. A core substrate in which 22 and 32 were patterned and the seed layers 21 and 31 were not patterned was obtained.
  • the nickel sulfate concentration is 20 g / L
  • the lactic acid concentration is 25 g / L
  • the sodium hypophosphite concentration is 25 g / L
  • the lead concentration is 1 mg / L
  • sulfur A compound having a compound concentration of 1 mg / L was used.
  • the first nickel plating layer 210 using an electroless nickel plating stripper containing sodium hydroxide as the first etching agent, the first nickel plating layer 210, the first copper layer 211b, and the first titanium layer 211a. And a portion not covered with the first copper plating layer 22 and a portion of the second nickel plating layer 310, the second copper layer 311b and the second titanium layer 311a which are not covered with the second copper plating layer 32.
  • the core substrate 1 was obtained by etching.
  • the pH of the electroless nickel plating stripper containing sodium hydroxide was 13 and the temperature was 80 ° C.
  • a multilayer wiring substrate was obtained in the same manner as described in Example 1 except that this core substrate 1 was used.
  • the phosphorus content of the first to third nickel plating layers was 6% by mass.
  • the thicknesses of the first to third nickel plating layers were 0.1 ⁇ m.
  • Example 7 a core substrate in which the copper plating layers 22 and 32 were patterned and the seed layers 21 and 31 were not patterned as shown in FIG. 13E was obtained by the same method as described in Example 6.
  • the pH of the mixed solution of sulfuric acid and hydrogen peroxide was 1, and the temperature of the mixed solution was 25 ° C.
  • a part of the first and second nickel plating layers was not sufficiently etched. That is, among the first nickel plating layer 210 and the first copper layer 211b, a part of the portion not covered with the first copper plating layer 22, and the second nickel plating layer 310 and the second copper layer 311b, Part of the portion not covered with the two copper plating layer 32 was not removed.
  • a portion of the first titanium layer 211a that is not covered with the first copper plating layer 22 and the first nickel plating layer The core substrate is etched by etching a portion not covered with 210 and a portion of the second titanium layer 311a that is not covered with the second copper plating layer 32 and a portion that is not covered with the second nickel plating layer 310. 1 was obtained.
  • a multilayer wiring board was obtained in the same manner as described in Example 1 except that this core board 1 was used.
  • the phosphorus content of the first to third nickel plating layers was 6% by mass.
  • the thicknesses of the first to third nickel plating layers were 0.1 ⁇ m.
  • Example 8 First, except that the thickness of the glass plate 10 was changed from 500 ⁇ m to 300 ⁇ m, the copper plating layers 22 and 32 shown in FIG. 13E were patterned in the same manner as described in Example 1, and the seed layer 21 and A core substrate 31 was not patterned was obtained.
  • the first copper plating layer 22 among the first nickel plating layer 210, the first copper layer 211b and the first titanium layer 211a is etched by etching a portion not covered with the second nickel plating layer 310, the second copper layer 311b, and the second titanium layer 311a that are not covered with the second copper plating layer 32.
  • the pH of the electroless nickel plating stripper containing sodium hydroxide was 13 and the temperature was 80 ° C.
  • a part of the first and second nickel plating layers was not sufficiently etched. That is, a part of the first nickel plating layer 210, the first copper layer 211b, and the first titanium layer 211a that are not covered by the first copper plating layer 22, the second nickel plating layer 310, and the second copper Of the layer 311b and the second titanium layer 311a, a part of the portion not covered with the second copper plating layer 32 was not removed.
  • a multilayer wiring board was obtained in the same manner as described in Example 1 except that this core board 1 was used.
  • the phosphorus content of the first to third nickel plating layers was 1% by mass.
  • the thicknesses of the first to third nickel plating layers were 0.1 ⁇ m.
  • Example 9 A multilayer wiring board 1000 shown in FIG. 10 was manufactured by the method described below. First, as shown in FIG. 13E, a core substrate in which the copper plating layers 22 and 32 were patterned and the seed layers 21 and 31 were not patterned was obtained by the same method as described in Example 1.
  • titanium is deposited by sputtering on the first copper plating layer 22 and the portion of the first nickel plating layer 210 that is not covered with the first copper plating layer 22, A second conductive layer 52 ′ was formed.
  • the thickness of the second conductive layer 52 ′ was 0.05 ⁇ m.
  • a dielectric layer 53 was formed by depositing aluminum oxide on the second conductive layer 52 ′ by the same method.
  • the dielectric layer 53 had a thickness of 0.3 ⁇ m.
  • a third titanium layer 51a was formed on the dielectric layer 53 by the same method.
  • the thickness of the third titanium layer 51a was 0.05 ⁇ m.
  • a third copper layer 51b was formed on the third titanium layer 51a by the same method to obtain a first conductive layer 51 '.
  • the thickness of the third copper layer 51b was 0.3 ⁇ m.
  • the first resist layer RE1 was formed so as to cover the first conductive layer 51 'by laminating a photosensitive dry film resist using a roll laminator.
  • the second resist layer RE2 was formed on a portion of the second copper plating layer 32 and the second nickel plating layer 310 that is not covered with the second copper plating layer 32.
  • the thickness of the photosensitive dry film resist was 25 ⁇ m.
  • a part of the first resist layer RE1 was removed by photolithography to provide a first opening OP1.
  • a part of the second resist layer RE2 was removed to provide a second opening OP2.
  • a fourth copper plating layer 54 was formed on the portion of the first conductive layer 51 'not covered with the first resist layer RE1 by electrolytic plating.
  • the 5th copper plating layer 55 was formed in the part which is not coat
  • the resist layers RE1 and RE2 were stripped using an alkaline solution.
  • the fourth copper plating layer 54 and a part of the third copper layer 51b are covered.
  • Three resist layers RE3 were formed.
  • the fourth resist layer RE4 was formed so as to cover the second copper plating layer 32 and the portion of the second nickel plating layer 310 that was not covered by the second copper plating layer 32.
  • the thickness of the photosensitive dry film resist was 25 ⁇ m.
  • portions of the first conductive layer 51 ′, the dielectric layer 53, and the second conductive layer 52 ′ that are not covered with the third resist layer RE3 are sequentially etched by dry etching. did.
  • the resist layers RE3 and RE4 were stripped using an alkaline solution. In this way, a capacitor 50 was obtained.
  • Etching with this acid was performed with the end face of the capacitor 50 exposed to the outside.
  • the etching with acid was performed under the same conditions as the etching using the first etching agent described in Example 1.
  • Etching with the mixed solution of ammonia water and hydrogen peroxide water was performed with the end face of the capacitor 50 exposed to the outside.
  • the etching with the mixed solution of ammonia water and hydrogen peroxide water was performed under the same conditions as the etching using the second etching agent described in Example 1. In this way, the core substrate 1 including the capacitor 50 was obtained.
  • the multilayer wiring shown in FIG. 16 is formed by the method described with reference to FIGS. 14A to 14I except that the structure shown in FIGS. 5 and 6 is used instead of the structure shown in FIGS. A substrate was obtained.
  • the phosphorus content of the first to third nickel plating layers was 1% by mass.
  • the thicknesses of the first to third nickel plating layers were 0.1 ⁇ m.
  • Example 10 The thickness of the glass plate was changed from 500 ⁇ m to 300 ⁇ m, the electroless nickel plating bath temperature was changed from 50 ° C. to 45 ° C., and the electroless nickel plating treatment time was changed from 5 minutes to 20 minutes. In the same manner as described in Example 9, a multilayer wiring board was obtained.
  • the phosphorus content of the first to third nickel plating layers was 3% by mass.
  • the thicknesses of the first to third nickel plating layers were 0.3 ⁇ m.
  • Example 11> In the same manner as described in Example 10, except that the electroless nickel plating bath temperature was changed from 45 ° C. to 40 ° C. and the electroless nickel plating treatment time was changed from 20 minutes to 30 minutes, A wiring board was obtained.
  • the phosphorus content of the first to third nickel plating layers was 5% by mass.
  • the thicknesses of the first to third nickel plating layers were 0.3 ⁇ m.
  • the core substrate obtained by the method described in Examples 1 to 11 was subjected to a cross-cut tape test defined in Japanese Industrial Standards JIS K 5400: 1990 “Paint General Test Method”. Specifically, first, 11 cuts were made at equal intervals on one main surface of the core substrate using a cutter knife. Next, the orientation of the core substrate was changed by 90 °, and another 11 cuts were made to make 100 squares on one main surface of the core substrate. The depth of these cuts reached the glass plate 10. Moreover, the length of one piece of these squares was 1 mm. Next, an adhesive tape was stuck on the grid of the core substrate and pressed. Next, the adhesive tape was peeled off from the main surface of the core substrate. Subsequently, the number of squares that were peeled off was visually confirmed. Of the 100 cells formed on the core substrate, the number of cells that have been peeled off is summarized in Table 1.
  • the core substrate including the first to third nickel plating layers having a phosphorus content of 5% by mass or less has the conductor patterns 20 and 30 as designed without causing cracks.
  • the core substrate provided with the first to third nickel plating layers having a phosphorus content of 5% by mass or less was provided with the capacitor 50, no side etching was observed on the end face of the capacitor 50. .
  • the core substrate provided with the first to third nickel plating layers having a phosphorus content of 5% by mass or less and a thickness of 0.3 ⁇ m or less includes the glass plate 10 and the first nickel plating layer 210. And the adhesion between the glass plate 10 and the second nickel plating layer 310 were also excellent.
  • the core substrate provided with the first to third nickel plating layers having a phosphorus content of 6% by mass or more was cracked or the conductor pattern was not sufficiently formed.

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Abstract

ガラスコア基板の割れを生じにくくする技術を提供する。　本発明のコア基板１は、ガラス板１０と、前記ガラス板１０の一方の主面上に設けられた第１導体パターン２０とを備え、前記第１導体パターン２０は、前記ガラス板１０の前記一方の主面上に設けられた、リン含有率が５質量％以下の第１ニッケルめっき層２１０と、前記第１ニッケルめっき層２１０上に設けられた第１銅めっき層２２とを含んでいる。

Description

コア基板、多層配線基板、半導体パッケージ、半導体モジュール、銅張基板、及びコア基板の製造方法
　本発明は、コア基板、多層配線基板、半導体パッケージ、半導体モジュール、銅張基板、及びコア基板の製造方法に関する。
　近年、電子機器の高機能化及び小型化が進んでいる。これに伴い、電子機器に搭載される半導体モジュールの高密度化が要求されている。このような要求に応えるために、半導体チップを実装するための配線基板の配線密度を高めることが検討されている。
　配線基板に含まれるコア材としては、一般的にガラスエポキシ樹脂が用いられている（特開２０００－２５２６３０号公報）。近年、コア材としてガラス板を用いたガラス配線基板が注目されている。
　ガラス板は、ガラスエポキシ樹脂からなるコア材と比較して、より高い平滑度を実現できる。そのため、ガラス配線基板では、超微細配線の形成が可能である。それゆえ、ガラス配線基板を用いると、高密度な実装が可能になる。
　また、ガラス板の２０℃乃至２６０℃の温度範囲における線膨張係数（ＣＴＥ）は、シリコン基板を用いた半導体チップの２０℃乃至２６０℃の温度範囲における線膨張係数とほぼ一致する。それゆえ、ガラス配線基板を用いると、残留応力が小さな実装が可能である。　
　さらに、ガラス配線基板は、高速伝送に優れている。
　以上のことから、ガラス配線基板は、高性能な電子機器に搭載される半導体モジュールの配線基板の一つとして注目されている。
　ガラスコア基板は、ガラス配線基板又はその一部である。ガラスコア基板は、ガラス板の少なくとも一方の主面上に、無電解めっき法により、ニッケルめっき層を形成すること、電解めっき法を利用して、このニッケルめっき層の一部を被覆した銅めっき層を形成すること、及び、ニッケルめっき層の他の部分、すなわち、ニッケルめっき層のうち、銅めっき層によって被覆されていない部分をエッチングして、導体パターンを形成することにより得ることができる。
　しかしながら、このような方法により得られるガラスコア基板には、割れが生じやすいという問題があった。
　そこで、本発明は、ガラスコア基板の割れを生じにくくする技術を提供することを目的とする。
　本発明の第１側面によると、ガラス板と、前記ガラス板の一方の主面上に設けられた第１導体パターンとを備え、前記第１導体パターンは、前記ガラス板の前記一方の主面上に設けられた、リン含有率が５質量％以下の第１ニッケルめっき層と、前記第１ニッケルめっき層上に設けられた第１銅めっき層とを含んだコア基板が提供される。
　本発明の第２側面によると、第１側面に係るコア基板と、前記第１導体パターンを間に挟んで前記ガラス板と向き合った配線層と、前記第１導体パターンと前記配線層との間に介在した絶縁層とを備えた多層配線基板が提供される。
　本発明の第３側面によると、第１側面に係るコア基板又は第２側面に係る多層配線基板と、これに搭載された半導体チップとを備えた半導体パッケージが提供される。
　本発明の第４側面によると、第３側面に係る半導体パッケージと、これを搭載したマザーボードとを備えた半導体モジュールが提供される。
　本発明の第５側面によると、ガラス板と、前記ガラス板の一方の主面上に設けられた、リン含有率が５質量％以下のニッケルめっき層と、前記ニッケルめっき層上に設けられた銅めっき層とを備えた銅張基板が提供される。
　本発明の第６側面によると、ガラス板の少なくとも一方の主面上に、無電解めっき法により、リン含有率が５質量％以下のニッケルめっき層を形成することと、電解めっき法を利用して、前記ニッケルめっき層の一部を被覆した銅めっき層を形成することと、前記ニッケルめっき層の他の部分を、エッチング剤として酸を用いてエッチングして、前記ニッケルめっき層の前記一部と前記銅めっき層とを含んだ導体パターンを形成することとを含んだコア基板の製造方法が提供される。
本発明の一態様に係るコア基板を概略的に示す平面図。 図１に示すコア基板のＦ２－Ｆ２線に沿った断面図。 図１及び図２に示すコア基板の第１変形例を概略的に示す断面図。 図１及び図２に示すコア基板の第２変形例を概略的に示す断面図。 本発明の他の態様に係るコア基板を概略的に示す平面図。 図５に示すコア基板のＦ６－Ｆ６線に沿った断面図。 図５及び図６に示すコア基板の第１変形例を概略的に示す断面図。 図５及び図６に示すコア基板の第２変形例を概略的に示す断面図。 図４に示すコア基板を含む多層配線基板を概略的に示す断面図。 図８に示すコア基板を含む多層配線基板を概略的に示す断面図。 図９又は図１０に示す多層配線基板を含む半導体モジュールの一例を概略的に示す断面図。 図９又は図１０に示す多層配線基板を含む半導体モジュールの他の例を概略的に示す断面図。 図１及び図２に示すコア基板の製造方法の一例を概略的に示す断面図。 図１及び図２に示すコア基板の製造方法の一例を概略的に示す断面図。 図１及び図２に示すコア基板の製造方法の一例を概略的に示す断面図。 図１及び図２に示すコア基板の製造方法の一例を概略的に示す断面図。 図１及び図２に示すコア基板の製造方法の一例を概略的に示す断面図。 図１及び図２に示すコア基板の製造方法の一例を概略的に示す断面図。 図９に示す多層配線基板の製造方法の一例を概略的に示す断面図。 図９に示す多層配線基板の製造方法の一例を概略的に示す断面図。 図９に示す多層配線基板の製造方法の一例を概略的に示す断面図。 図９に示す多層配線基板の製造方法の一例を概略的に示す断面図。 図９に示す多層配線基板の製造方法の一例を概略的に示す断面図。 図９に示す多層配線基板の製造方法の一例を概略的に示す断面図。 図９に示す多層配線基板の製造方法の一例を概略的に示す断面図。 図９に示す多層配線基板の製造方法の一例を概略的に示す断面図。 図９に示す多層配線基板の製造方法の一例を概略的に示す断面図。 図５及び図６に示すコア基板の製造方法の一例を概略的に示す断面図。 図５及び図６に示すコア基板の製造方法の一例を概略的に示す断面図。 図５及び図６に示すコア基板の製造方法の一例を概略的に示す断面図。 図５及び図６に示すコア基板の製造方法の一例を概略的に示す断面図。 図５及び図６に示すコア基板の製造方法の一例を概略的に示す断面図。 図５及び図６に示すコア基板の製造方法の一例を概略的に示す断面図。 図５及び図６に示すコア基板の製造方法の一例を概略的に示す断面図。 図５及び図６に示すコア基板の製造方法の一例を概略的に示す断面図。 図５及び図６に示すコア基板の製造方法の一例を概略的に示す断面図。 図１０に示す多層配線基板の製造方法の一例を概略的に示す断面図。
　本発明者らは、上記の問題に対して、詳細な検証を行った。その結果、ニッケルめっき層のリン含有率が、コア基板の割れに影響していることを見出した。すなわち、従来、ガラス板の少なくとも一方の主面上に形成されるニッケルめっき層のリン含有率は、６質量％以上であった。しかしながら、本発明者らは、このニッケルめっき層のリン含有率を十分に小さくすることにより、コア基板の割れが生じにくくなるという知見を得た。本発明はこの知見に基づくものである。
　以下、本発明の態様について、図面を参照しながら説明する。なお、以下の説明において、同一要素又は同一機能を有する各部分には、同一符号を用いて、重複する説明は省略する。
　図１は、本発明の一態様に係るコア基板を概略的に示す平面図である。図２は、図１に示すコア基板のＦ２－Ｆ２線に沿った断面図である。
　図１及び図２に示すコア基板１は、貫通孔ＴＨが設けられたガラス板１０と、第１導体パターン２０と、第２導体パターン３０と、導体層４０とを備えている。
　ガラス板１０は、典型的には、光透過性を有する。ガラス板１０を構成するガラス材料の成分、及びその配合比率は特に限定されない。ガラス板１０としては、例えば、無アルカリガラス、アルカリガラス、ホウ珪酸ガラス、石英ガラス、サファイアガラス、及び感光性ガラスなど、ケイ酸塩を主成分とするガラスを用いることができる。ガラス板１０としては、半導体パッケージ及び半導体モジュールに用いられるという観点からは、無アルカリガラスを用いることが望ましい。無アルカリガラスに含まれるアルカリ成分の含有率は、０．１質量％以下であることが好ましい。
　ガラス板１０の厚さは、１ｍｍ以下であることが好ましい。ガラス板１０の厚さは、貫通孔ＴＨの形成容易性や製造時のハンドリング性を考慮すると、０．１ｍｍ以上０．８ｍｍ以下の範囲内にあることがより好ましい。
　ガラス板１０の製造方法としては、例えば、フロート法、ダウンドロー法、フュージョン法、アップドロー法、及びロールアウト法などが挙げられる。ガラス板１０は、いずれの方法によって作製されたものを用いてもよい。
　ガラス板１０の線膨張係数（ＣＴＥ：Ｃｏｅｆｆｉｃｉｅｎｔ　ｏｆ　Ｔｈｅｒｍａｌ　Ｅｘｐａｎｓｉｏｎ）は、２０℃乃至２６０℃の温度範囲において、０．１×１０-6／Ｋ以上１５．０×１０-6／Ｋ以下の範囲内にあることが好ましく、０．５×１０-6／Ｋ以上８．０×１０-6／Ｋ以下の範囲内にあることがより好ましく、０．５×１０-6／Ｋ以上４．０×１０-6／Ｋ以下の範囲内にあることが更に好ましい。ガラス板１０の線膨張係数がこの範囲内にあると、コア基板１上に表面実装されるシリコン基板を用いた半導体チップの線膨張係数との差が小さい傾向にある。なお、線膨張係数とは、温度の上昇に対応して長さが変化する割合を意味している。
　ガラス板１０の少なくとも一方の主面は、機能層を備えていてもよい。機能層としては、例えば、微粒子を含む反射防止層、赤外線吸収剤を含む赤外線遮蔽層、ハードコート材料を含む強度付与層、帯電防止剤を含む帯電防止層、着色剤を含む着色層、光学薄膜を含む光学フィルタ層、光散乱膜を含むテクスチャ制御層及びアンチグレア層など挙げることができる。このような機能層は、例えば、蒸着法、スパッタ法、又はウエット方式などの表面処理技術によって形成することができる。
　貫通孔ＴＨの長さ方向に対して平行な断面の形状は、長方形であってもよく、Ｘシェイプ、すなわち、貫通孔ＴＨのトップ径及びボトム径に対して、中央部の径がより小さい形状であってもよく、テーパ状、すなわち、貫通孔ＴＨのトップ径に対してボトム径がより小さい形状であってもよく、Ｏシェイプ、すなわち、貫通孔ＴＨのトップ径及びボトム径に対して、中央部の径がより大きい形状であってもよく、その他の形状であってもよい。
　貫通孔ＴＨの長さ方向に対して垂直な断面の形状は、円形であってもよく、楕円形であってもよく、多角形であってもよい。
　第１導体パターン２０は、ガラス板１０の一方の主面上に設けられている。第１導体パターン２０は、例えば、回路配線や電極パッドを構成している。
　第１導体パターン２０は、第１シード層２１と、第１銅めっき層２２とを含んでいる。第１シード層２１は、ガラス板１０上に設けられている。第１銅めっき層２２は、第１シード層２１上に設けられている。
　第１シード層２１は、第１金属含有層２１１と、第１ニッケルめっき層２１０とを含んでいる。第１金属含有層２１１は、ガラス板１０上に設けられている。第１ニッケルめっき層２１０は、第１金属含有層２１１上に設けられている。
　第２導体パターン３０は、ガラス板１０の他方の主面上に設けられている。第２導体パターン３０は、例えば、回路配線や電極パッドを構成している。
　第２導体パターン３０は、第２シード層３１と、第２銅めっき層３２とを含んでいる。第２シード層３１は、ガラス板１０上に設けられている。第２銅めっき層３２は、第２シード層３１上に設けられている。
　第２シード層３１は、第２金属含有層３１１と、第２ニッケルめっき層３１０とを含んでいる。第２金属含有層３１１は、ガラス板１０上に設けられている。第２ニッケルめっき層３１０は、第２金属含有層３１１上に設けられている。
　なお、第１銅めっき層２２、第１ニッケルめっき層２１０、第１金属含有層２１１、第２銅めっき層３２、第２ニッケルめっき層３１０及び第２金属含有層３１１については、後で詳しく説明する。
　導体層４０は、貫通孔ＴＨの側壁を被覆している。導体層４０は、第１導体パターン２０の少なくとも一部と第２導体パターン３０の少なくとも一部とを電気的に接続している。導体層４０は、第３シード層４１と第３銅めっき層４２とを含んでいる。
　第３シード層４１は、第３ニッケルめっき層を含んでいる。第３シード層４１は、典型的には、第３ニッケルめっき層からなる。第３シード層４１は、貫通孔ＴＨの側壁上に接触している。第３銅めっき層４２は、第３シード層４１上に設けられている。
　第３ニッケルめっき層の組成等は、第１ニッケルめっき層２１０及び第２ニッケルめっき層３１０について後述する組成等と同様である。第３銅めっき層４２の組成等は、第１銅めっき層２２及び第２銅めっき層３２について後述する組成等と同様である。
　第１ニッケルめっき層２１０及び第２ニッケルめっき層３１０は、リン（Ｐ）を含有している。これらニッケルめっき層２１０及び３１０のリン含有率は、５質量％以下であり、好ましくは３質量％以下であり、より好ましくは１質量％以下である。
　これらニッケルめっき層２１０及び３１０のリン含有率が十分に小さい場合、コア基板１に割れが生じにくい。このリン含有率に下限値は特にないが、リン含有率は、一例によれば０．１質量％以上であり、他の例によれば０．５質量％以上であり、さらに他の例によれば１質量％以上である。
　これらニッケルめっき層２１０及び３１０におけるリン含有率は、例えば、エネルギー分散型Ｘ線分析法（ＥＤＸ）により得ることができる。
　これらニッケルめっき層２１０及び３１０は、ニッケル及びリン以外にも、硫黄（Ｓ）、鉛（Ｐｂ）及びビスマス（Ｂｉ）などの他の成分を含んでいてもよい。これらニッケルめっき層２１０及び３１０に含まれる他の成分の含有率は、２０００ｐｐｍ以下であることが好ましい。
　ニッケルめっき層における硫黄の含有率は、例えば、以下の方法により求めることができる。　
　先ず、無電解めっき法によりステンレス板上にニッケルめっき層を形成する。次いで、ステンレス板からニッケルめっき層を剥離する。次いで、このニッケルめっき層について、特許公開公報２００３－１６６９７４号公報に記載された方法（燃焼－電量法）により、硫黄の含有率を求めることができる。
　ニッケルめっき層における鉛及びビスマスの含有率は、例えば、以下の方法により得ることができる。　
　先ず、無電解めっき法によりステンレス板上にニッケルめっき層を形成する。次いで、ステンレス板からニッケルめっき層を剥離する。次いで、このニッケルめっき層について、ＩＣＰ質量分析法により、鉛及びビスマスの含有率を求めることができる。
　これらニッケルめっき層２１０及び３１０の厚さは、望ましくは１μｍ以下であり、より望ましくは０．４μｍ以下であり、更に望ましくは０．３μｍ以下である。
　第３ニッケルめっき層４１が薄いと、ガラス板１０と第３ニッケルめっき層４１との密着性が高い傾向にある。また、第３ニッケルめっき層４１と、第１ニッケルめっき層２１０と第２ニッケルめっき層３１０とが薄いと、これらめっき層の形成に要する時間と、第１ニッケルめっき層２１０と第２ニッケルめっき層３１０のエッチングに要する時間が短く、製造が容易である。
　これらニッケルめっき層２１０、３１０及び４１の厚さは、０．０１μｍ以上であることが好ましく、０．０５μｍ以上であることが好ましい。第３ニッケルめっき層４１が０．０１μｍよりも薄くなると、貫通孔ＴＨ内での電解銅めっき層４２が不連続になるおそれがある。
　これらニッケルめっき層２１０及び３１０の厚さは、例えば、蛍光Ｘ線元素分析法により得ることができる。
　第１金属含有層２１１及び第２金属含有層３１１は、それぞれ、ガラス板１０と第１ニッケルめっき層２１０との密着性、及びガラス板１０と第２ニッケルめっき層３１０との密着性を向上させる。これら金属含有層２１１及び３１１は、典型的には、スパッタ法又は化学気相堆積（ＣＶＤ）法によって形成される。
　これら金属含有層２１１及び３１１は、例えば、銅（Ｃｕ）、アルミニウム（Ａｌ）、チタン（Ｔｉ）、クロム（Ｃｒ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、タンタル（Ｔａ）、金（Ａｕ）、イリジウム（Ｉｒ）、ルテニウム（Ｒｕ）、パラジウム（Ｐｄ）、白金（Ｐｔ）、Ａｌ－Ｓｉ系合金、Ａｌ－Ｓｉ－Ｃｕ系合金、Ａｌ－Ｃｕ系合金、Ｎｉ－Ｆｅ系合金、酸化インジウムスズ（ＩＴＯ）、インジウム酸化亜鉛（ＩＺＯ）、活性酸化亜鉛（ＡＺＯ）、酸化亜鉛（ＺｎＯ）、チタン酸ジルコン酸鉛（ＰＺＴ）、窒化チタン（ＴｉＮ）、Ｃｕ3Ｎ4、Ｃｕ合金の単体又はこれらの混合物からなる。
　これら金属含有層２１１及び３１１は、単一層であってもよく、２層以上の多層であってもよい。これら金属含有層２１１及び３１１の厚さは、０．０１μｍ以上１μｍ以下の範囲内にあることが好ましく、０．１μｍ以上０．６μｍ以下の範囲内にあることがより好ましい。これら金属含有層２１１及び３１１の厚さがこの範囲内にあると、第１ニッケルめっき層２１０とガラス板１０との密着性、及び第２ニッケルめっき層３１０とガラス板１０との密着性と、工程時間の短縮とを両立することができる。
　これら金属含有層２１１及び３１１の各々は、チタン層を含んでいることが好ましい。チタン層は、ガラス板１０との密着性に優れている。チタン層の厚さは、０．０１μｍ以上０．１μｍ以下の範囲内であることが好ましい。
　これら金属含有層２１１及び３１１の各々は、銅層を含んでいることが好ましい。銅層は、第１ニッケルめっき層２１０及び第２ニッケルめっき層３１０との密着性に優れている。銅層の厚さは、０．０９μｍ以上０．５μｍ以下の範囲内であることが好ましい。
　これら金属含有層２１１及び３１１の各々は、チタン層と銅層との双方を含んでいることが好ましい。この場合、チタン層は、第１ニッケルめっき層２１０とガラス板１０との間、及び第２ニッケルめっき層３１０とガラス板１０との間に介在し、銅層は、チタン層と第１ニッケルめっき層２１０との間、及びチタン層と第２ニッケルめっき層３１０との間に介在することが好ましい。このような構成を採用した場合、ガラス板１０と第１ニッケルめっき層２１０、及びガラス板１０と第２ニッケルめっき層３１０との密着性をより向上させることができる。
　これら金属含有層２１１及び３１１上には、パラジウムが層として形成されていてもよい。パラジウムは、無電解ニッケルめっき時の触媒となる。したがって、パラジウムは、第１ニッケルめっき層２１０とガラス板との間、及び第２ニッケルめっき層３１０とガラス板１０との間に介在することが好ましい。
　なお、パラジウム層と、これら金属含有層２１１及び３１１に含まれる他の金属含有層との間、並びにパラジウム層とこれらニッケルめっき層２１０及び３１０との間には、金属間化合物層が形成されていてもよい。
　第１銅めっき層２２及び第２銅めっき層３２は、サブトラクティブ法、セミアディティブ法、及びアディティブ法などの公知の方法で形成できる。
　これら銅めっき層２２及び３２の厚さは、１μｍ乃至２０μｍの範囲内にあることが好ましく、３μｍ乃至１８μｍの範囲内にあることがより好ましい。
　これら銅めっき層２２及び３２は、ニッケルや硫黄など銅以外の成分を含んでいてもよい。これら銅めっき層２２及び３２における銅以外の成分の含有率は、１質量％以下であることが好ましい。
　これら銅めっき層２２及び３２の表面は、粗化されていてもよい。このようにすると、第１銅めっき層２２と後述する第１絶縁層６１との密着性、及び第２銅めっき層３２と後述する第２絶縁層６２との密着性が向上する。
　このコア基板１は、図示しない第１及び第２密着層を更に備えていてもよい。第１密着層は、ガラス板１０の一方の主面のうち、第１導体パターン２０により被覆されていない部分に設けられる。第２密着層は、ガラス板１０の他方の主面のうち、第２導体パターン３０により被覆されていない部分に設けられる。第１密着層は、ガラス板１０と後述する第１絶縁層６１との密着性を向上させる。第２密着層は、ガラス板１０と後述する第２絶縁層６２との密着性を向上させる。第１及び第２密着層は、典型的には、シランカップリング剤を含んでいる。
　また、銅めっき層２２及び３２の表面を粗化しない場合、コア基板１は、銅めっき層２２及び３２の表面に、図示しない第３及び第４密着層を更に備えていてもよい。第３密着層は、第１銅めっき層２２上に設けられる。第４密着層は、第２銅めっき層３２上に設けられる。第３密着層は、第１銅めっき層２２と後述する第１絶縁層６１との密着性を向上させる。第４密着層は、第２銅めっき層３２と後述する第２絶縁層６２との密着性を向上させる。第３及び第４密着層は、典型的には、スズ（Ｓｎ）を含む層とシランカップリング剤を含む層との積層構造を含んでいる。
　なお、ここでは、このコア基板１について、ガラス板１０の両面に導体パターンを備えたものを例に挙げて説明したが、導体パターンは、ガラス板の少なくとも一方の主面に形成されていればよい。
　また、第３シード層４１について、第３ニッケルめっき層のみからなる単層構造を備えたものを例に挙げて説明したが、第３シード層４１は、２層以上の多層であってもよい。第３シード層４１は、例えば、第３ニッケルめっき層とガラス板１０との間に介在する第３金属含有層を含んでいてもよい。第３金属含有層の組成等は、典型的には、金属含有層２１１及び３１１の組成等と同様である。
　図３は、図１及び図２に示すコア基板の第１変形例を概略的に示す断面図である。このコア基板１は、銅からなるビアＶＩを更に備えている。ビアＶＩは、貫通孔ＴＨを、導体層４０とともに銅で充填することにより形成される。この銅の組成等は、典型的には、上述した銅めっき層２２及び３２の組成等と同様である。ビアＶＩを形成する方法としては、電解めっき法を挙げることができる。
　図４は、図１及び図２に示すコア基板の第２変形例を概略的に示す断面図である。このコア基板１は、樹脂からなるプラグＰＬと、第１絶縁層６１と、第２絶縁層６２とを更に備えている。
　プラグＰＬは、貫通孔ＴＨを、導体層４０とともに樹脂で充填することにより形成される。絶縁層６１及び６２は、それぞれ、コア基板１の一方の主面及び他方の主面を被覆している。プラグＰＬと第１絶縁層６１と第２絶縁層６２とは、典型的には、同一の樹脂により一体的に形成されている。
　樹脂としては、エポキシ樹脂、ポリイミド樹脂、マレイミド樹脂、ポリエチレンテレフタラート、ポリフェニレンオキシド、液晶ポリマー及びこれらの複合材料を用いることができる。樹脂としては、電気特性や製造容易性の観点から、フィラーを含有したエポキシ樹脂を使用するが望ましい。フィラーとしては、例えば、シリカ、硫酸バリウム、酸化チタン又はこれらの混合物を用いることができる。なお、樹脂としては、導電性ペースト又は導電性樹脂を用いてもよい。
　図５は、本発明の他の態様に係るコア基板を概略的に示す平面図である。図６は、図５に示すコア基板のＦ６－Ｆ６線に沿った断面図である。
　このコア基板１は、コンデンサ５０を更に備えている。コンデンサ５０は、典型的には、薄膜コンデンサである。コンデンサ５０は、第１電極５１と、第２電極５２と、誘電体層５３とから構成されている。
　第１電極５１は、第１導体パターン２０の少なくとも一部の上に設けられている。第２電極５２は、第１電極５１と第１導体パターン２０との間に介在している。誘電体層５３は、第１電極５１と第２電極５２との間に介在している。
　電極５１及び５２は、それぞれ、単一層であってもよく、２層以上の多層であってもよい。これら電極５１及び５２の組成等は、典型的には、金属含有層２１１及び３１１の組成等と同様である。
　誘電体層５３は、例えば、無機化合物を含んでいる。無機化合物としては、例えば、アルミニウム、チタン、タンタル、クロム、ランタン、サマリウム、イッテルビウム、イットリウム、ガドリニウム、ジルコニウム、ニオブ、ハフニウム、ガリウム、セリウム、及びシリコンからなる群より選ばれる少なくとも１種の元素を含む酸化物、炭化物、窒化物及びホウ化物を挙げることができる。
　誘電体層５３は、シリコンナイトライド、酸化タンタル（タンタルオキサイド）及び酸化アルミニウムの少なくとも一方を含んでいることが望ましい。シリコンナイトライド、酸化タンタル（タンタルオキサイド）及び酸化アルミニウムは、誘電率が低く、絶縁性に優れている。
　誘電体層５３は、典型的には、スパッタ法又は化学気相堆積（ＣＶＤ）法によって形成される。
　なお、コンデンサ５０は、第２電極５２を備えていなくてもよい。すなわち、コンデンサ５０は、第１電極５１と、第１導体パターン２０のうち第１電極５１と向き合った部分と、誘電体層５３とから構成されていてもよい。
　また、コンデンサ５０は、第１電極５１の少なくとも一部の上に、銅めっき層を更に備えていてもよい。この銅めっき層の組成等は、典型的には、上述した銅めっき層２２及び３２の組成等と同様である。
　また、コンデンサ５０は、第１導体パターン２０と第２導体パターン３０との双方の上に設けられていてもよい。また、コンデンサ５０は、導体パターン２０及び３０の一方の上に複数設けられていてもよく、導体パターン２０及び３０の各々の上に複数設けられていてもよい。
　図５及び図６に示す他の態様に係るコア基板１には、図７及び図８に示すように、上述した第１及び第２変形例を適用することができる。　
　図７は、図５及び図６に示すコア基板の第１変形例を概略的に示す断面図である。このコア基板１は、銅からなるビアＶＩを更に備えている。
　図８は、図５及び図６に示すコア基板の第２変形例を概略的に示す断面図である。このコア基板１は、樹脂からなるプラグＰＬと、第１絶縁層６１と、第２絶縁層６２とを更に備えている。
　このコア基板１について説明した技術は、銅張基板にも適用することができる。すなわち、本発明の更に他の態様に係る銅張基板は、ガラス板と、ニッケルめっき層と、銅めっき層とを備えている。
　このニッケルめっき層は、ガラス板の一方の主面上に設けられている。ニッケルめっき層の組成等は、ニッケルめっき層２１０及び３１０の組成等と同様である。
　この銅めっき層は、ニッケルめっき層上に設けられている。銅めっき層の組成等は、銅めっき層２２及び３２の組成等と同様である。
　図９は、図４に示すコア基板を含む多層配線基板を概略的に示す断面図である。この多層配線基板１０００は、図４に示すコア基板１と、第１絶縁層６１と、第２絶縁層６２と、第３絶縁層６３と、第４絶縁層６４と、第５絶縁層６５と、第６絶縁層６６と、第１配線層７１と、第２配線層７２と、第３配線層７３と、第４配線層７４と、第１表面処理層８１と、第２表面処理層８２と、第１はんだ層９１と、第２はんだ層９２とを備えている。
　第１絶縁層６１は、第１導体パターン２０と第１配線層７１との間に介在している。第２絶縁層６２は、第２導体パターン３０と第２配線層７２との間に介在している。第３絶縁層６３は、第１配線層７１と第３配線層７３との間に介在している。第４絶縁層６４は、第２配線層７２と第４配線層７４との間に介在している。
　絶縁層６３及び６４の組成等は、典型的には、上述した絶縁層６１及び６２の組成等の同様である。これら絶縁層６１乃至６４の組成は、同一であることが好ましい。
　第５絶縁層６５は、第３配線層７３の少なくとも一部を被覆している。第６絶縁層６６は、第４配線層７４の少なくとも一部を被覆している。
　絶縁層６５及び６６、すなわち、多層配線基板１０００の表面に位置する絶縁層は、典型的には、エポキシ樹脂、ポリイミド樹脂、マレイミド樹脂、ポリエチレンテレフタラート、ポリフェニレンオキシド、液晶ポリマー、及びこれらの複合材料を含んでいる。絶縁層６５及び６６は、ソルダーレジストであることが好ましい。絶縁層６５及び６６としてソルダーレジストを用いると、同一はんだ層内に設けられ、離れて位置しているはんだ部（例えば、はんだボール）間での短絡を抑制できる。
　第１配線層７１は、第１導体パターン２０を間に挟んでガラス板１０と向き合っている。第２配線層７２は、第２導体パターン３０を間に挟んでガラス板１０と向き合っている。第３配線層７３は、第１配線層７１を間に挟んでガラス板１０と向き合っている。第４配線層７４は、第２配線層７２を間に挟んでガラス板１０と向き合っている。
　これら配線層７１乃至７４は、例えば、回路配線や電極パッドを構成している。これら配線層７１乃至７４は、サブトラクティブ法、セミアディティブ法、及びアディティブ法などの公知の方法で形成できる。
　これら配線層７１乃至７４は、電気伝導率の観点から、銅又は銅合金を含むことが好ましい。これら配線層７１乃至７４の組成等は、典型的には、銅めっき層２２及び３２の組成等と同様である。
　第１表面処理層８１は、第３配線層７３と第１はんだ層９１との間に介在している。第１表面処理層８１は、第３配線層７３と第１はんだ層９１との接合性を向上させる。
　第２表面処理層８２は、第４配線層７４と第２はんだ層９２との間に介在している。第２表面処理層８２は、第４配線層７４と、第２はんだ層９２との接合性を向上させる。
　これら表面処理層８１及び８２としては、スズめっき、スズ合金めっき、無電解Ｎｉ－Ｐ／無電解Ｐｄ－Ｐ／Ａｕめっき、又は無電解Ｎｉ－Ｐ／Ａｕめっきなどのめっき被膜を用いることができる。これら表面処理層８１及び８２は、めっき被膜を用いる代わりに、有機被膜を用いてもよい。有機被膜としては、プレソルダー処理被膜、又は、ＯＳＰ（Ｏｒｇａｎｉｃ　Ｓｏｌｄｅｒａｂｉｌｉｔｙ　Ｐｒｅｓｅｒｖａｔｉｖｅ）などのプレフラックス処理被膜を挙げることができる。
　第１はんだ層９１は、第１表面処理層８１上に設けられている。第２はんだ層９２は、第２表面処理層８２上に設けられている。これらはんだ層９１及び９２の各々は、典型的には、複数のはんだ部を含んでいる。
　これらはんだ層９１及び９２は、スズ、銀、銅、ビスマス、鉛、亜鉛、インジウム、アンチモン又はこれらの混合物を含んでいる。
　なお、ここでは、多層配線基板１０００について、両面に２層の配線層と３層の絶縁層とを備えたものを例に挙げて説明したが、配線層は１層でもよく、３層以上でもよい。また、絶縁層は、２層でもよく、４層以上でもよい。
　また、多層配線基板１０００について、図４に示すコア基板１を含むものを例に挙げて説明したが、多層配線基板１０００は、図１及び図２に示すコア基板又は図３に示すコア基板１を含んでいてもよい。
　また、多層配線基板１０００について、表面処理層８１及び８２を備えたものを例に挙げて説明したが、表面処理層８１及び８２は、省略してもよい。
　また、多層配線基板１０００について、はんだ層９１及び９２を備えたものを例に挙げて説明したが、はんだ層９１及び９２の代わりにワイヤーボンディング用のパッドを設けてもよい。
　図１０は、図８に示すコア基板を含む多層配線基板を概略的に示す断面図である。図１０に示す多層配線基板１０００は、コンデンサ５０を更に含み、その第１電極５１が第１配線層７１の一部と電気的に接続されていること以外は、図９に示す多層配線基板１０００と同様の構成を備えている。
　図１１は、図９又は図１０に示す多層配線基板を含む半導体モジュールの一例を概略的に示す断面図である。この半導体モジュール５０００は、マザーボード４０００と、半導体チップ２０００と、図９又は図１０に示す多層配線基板１０００とを備えている。
　多層配線基板１０００は、半導体チップ２０００とマザーボード４０００との間に介在し、これらを電気的に接続している。すなわち、多層配線基板１０００は、半導体モジュール５０００のインターポーザとして機能することができる。
　半導体チップ２０００は、第１はんだ層９１を介して、多層配線基板１０００に接続されている。多層配線基板１０００は、第２はんだ層９２を介して、マザーボード４０００と接続されている。
　半導体チップ２０００は、例えば、集積回路（ＩＣ）、大規模集積回路（ＬＳＩ）又は固体撮像素子である。集積回路は、半導体基板と、半導体基板上に設けられたトランジスタ及びダイオードなどの素子とを備えている。固体撮像素子は、例えば、ＣＭＯＳイメージセンサ又はＣＣＤセンサである。半導体チップ２０００は、一例によると、略直方体形状を有している。
　半導体基板としては、例えば、シリコン基板（Ｓｉ基板）、窒化ガリウム基板（ＧａＮ基板）、又は炭化ケイ素基板（ＳｉＣ基板）などの無機物を主成分とした基板を用いることができ、シリコン基板を用いることが好ましい。
　シリコン基板の２０℃乃至２６０℃の温度範囲における線膨張係数は、約２×１０-6／Ｋ乃至４×１０-6／Ｋの範囲内にある。すなわち、半導体基板としてシリコン基板を用いると、半導体チップ２０００の２０℃乃至２６０℃の温度範囲における線膨張係数と、多層配線基板１０００の２０℃乃至２６０℃の温度範囲における線膨張係数との差を小さくすることができる。この差が小さいと、残留応力が小さな実装を実現できる。
　図１２は、図９又は図１０に示す多層配線基板を含む半導体モジュールの他の例を概略的に示す断面図である。この半導体モジュール５０００は、半導体パッケージ３０００とマザーボード４０００とを備えている。
　半導体パッケージ３０００は、図９又は図１０に示す多層配線基板１０００と、半導体チップ２０００と、封止樹脂とを備えている。一例によれば、半導体チップ２０００は、多層配線基板１０００にフリップチップ実装されている。この場合、封止樹脂は、半導体チップ２０００と多層配線基板１０００との隙間を充填している。
　半導体パッケージ３０００とマザーボード４０００とは、多層配線基板１０００に備えられた第２はんだ層９２を介して接続されている。
　なお、ここでは、半導体モジュール５０００について、はんだ層９１及び９２を介して多層配線基板１０００を接続したものを例に挙げて説明したが、はんだ層９１及び９２の代わりに、例えば、銅ポストなどの柱状金属含有層によって接続してもよい。この銅ポストは、表面処理層やはんだ層を更に備えていることが好ましい。
　次に、上述した多層配線基板１０００の製造方法の一例について説明する。　
　先ず、図１３Ａ乃至図１３Ｆを参照しながら、図１及び図２に示すコア基板１の製造方法の一例を説明する。図１３Ａ乃至図１３Ｆは、図１及び図２に示すコア基板の製造方法の一例を概略的に示す断面図である。
　先ず、貫通孔ＴＨが設けられたガラス板１０を準備する。次に、図１３Ａに示すように、ガラス板１０の一方の主面に第１金属含有層２１１を、他方の主面に第２金属含有層３１１を形成する。具体的には、ガラス板１０の一方の主面に、スパッタ法又はＣＶＤ法によりチタンを堆積させて、第１チタン層２１１ａを形成する。同様の方法により、ガラス板１０の他方の主面に、第２チタン層３１１ａを形成する。次いで、このチタン層２１１ａ及び３１１ａ上に、スパッタ法又はＣＶＤ法により銅を堆積させて、第１銅層２１１ｂ及び第２銅層３１１ｂをそれぞれ形成する。
　次に、図１３Ｂに示すように、無電解めっき法により、金属含有層２１１及び３１１上に、それぞれ、ニッケルめっき層２１０及び３１０を形成するとともに、貫通孔ＴＨの側壁上に、第３ニッケルめっき層を形成する。このようにして、第１シード層２１、第２シード層３１及び第３シード層４１を得る。
　無電解ニッケルめっき液は、ニッケルを含む金属塩と、還元剤とを含んでいる。　
　ニッケルを含む金属塩としては、例えば、硫酸ニッケル、塩化ニッケル又はこれらの混合物を挙げることができる。　
　無電解ニッケルめっき液に含まれるニッケルを含む金属塩の濃度は、１０ｇ／Ｌ乃至５０ｇ／Ｌの範囲内にあることが好ましく、１５ｇ／Ｌ乃至４５ｇ／Ｌの範囲内にあることがより好ましく、２０ｇ／Ｌ乃至３０ｇ／Ｌの範囲内にあることが更に好ましい。
　還元剤は、ニッケルを含む金属塩を還元する。　
　還元剤としては、例えば、ホルマリン、ヒドラジン、次亜リン酸、次亜リン酸ナトリウム、水素化ホウ素ナトリウム又はこれらの混合物を挙げることができる。　
　無電解ニッケルめっき液に含まれる還元剤の濃度は、１０ｇ／Ｌ乃至５０ｇ／Ｌの範囲内にあることが好ましく、１５ｇ／Ｌ乃至４５ｇ／Ｌの範囲内にあることがより好ましく、２０ｇ／Ｌ乃至３０ｇ／Ｌの範囲内にあることが更に好ましい。
　無電解ニッケルめっき液は、金属系添加剤、有機系添加剤、錯化剤、ｐＨ調整剤、緩衝剤又はこれらの混合物を更に含んでいてもよい。
　金属系添加剤は、無電解ニッケルめっき液の安定性を高める。金属系添加剤は、例えば、鉛塩、ビスマス塩又はこれらの混合物を含んでいる。
　有機系添加剤は、ニッケルの析出を促す。有機系添加剤は、例えば、硫黄を含んでいる。
　錯化剤としては、例えば、水酸化アンモニウム、クエン酸ナトリウム、エチレングリコール又はこれらの混合物を挙げることができる。　
　無電解ニッケルめっき液に含まれる錯化剤の濃度は、１０ｇ／Ｌ乃至５０ｇ／Ｌの範囲内にあることが好ましく、１０ｇ／Ｌ乃至４０ｇ／Ｌの範囲内にあることがより好ましく、２０ｇ／Ｌ乃至３０ｇ／Ｌの範囲内にあることが更に好ましい。
　ｐＨ調整剤としては、例えば、水酸化ナトリウム、アンモニア、硫酸又はこれらの混合物を挙げることができる。
　緩衝剤としては、例えば、クエン酸ナトリウム、ホウ酸、炭酸又はこれらの混合物を挙げることができる。
　また、無電解ニッケルめっき液は、塩化アンモニウムを含んでいてもよい。　
　無電解ニッケルめっき液に含まれる塩化アンモニウムの濃度は、１０ｇ／Ｌ乃至５０ｇ／Ｌの範囲内にあることが好ましく、１０ｇ／Ｌ乃至４０ｇ／Ｌの範囲内にあることがより好ましく、２０ｇ／Ｌ乃至３０ｇ／Ｌの範囲内にあることが更に好ましい。
　無電解めっき処理に際しては、無電解ニッケルめっき液のｐＨは、７．５乃至１０．０の範囲内とすることが好ましく、８．０乃至９．５の範囲内とすることがより好ましく、８．２乃至９．３の範囲内とすることが更に好ましい。
　また、無電解ニッケルめっき液の温度は、例えば、３０℃乃至６０℃の範囲内とすることが好ましく、３５℃乃至５５℃の範囲内とすることがより好ましく、４０℃乃至５０℃の範囲内とすることが更に好ましい。
　次に、第１ニッケルめっき層２１０上に、ロールラミネート装置などを用いてドライフィルムレジストをラミネートすることにより、第１レジスト層ＲＥ１を形成する。同様の方法により、第２ニッケルめっき層３１０上に、第２レジスト層ＲＥ２を形成する。
　なお、これらレジスト層は、流動性のレジスト材料を塗布することにより形成してもよい。
　次に、図１３Ｃに示すように、フォトリソグラフィー法により、第１レジスト層ＲＥ１の一部を除去して、第１開口部ＯＰ１を設ける。同様の方法により、第２レジスト層ＲＥ２の一部を除去して、第２開口部ＯＰ２を設ける。
　次に、図１３Ｄに示すように、第１銅めっき層２２、第２銅めっき層３２及び導体層４０を形成する。具体的には、電解めっき法により、第１ニッケルめっき層２１０のうち、第１レジスト層ＲＥ１によって被覆されていない部分と、第２ニッケルめっき層３１０のうち、第２レジスト層ＲＥ２によって被覆されていない部分とに、それぞれ、第１銅めっき層２２と第２銅めっき層３２とを形成するとともに、第３シード層４１上に、第３銅めっき層４２を形成する。
　次に、図１３Ｅに示すように、アルカリ溶液などのレジスト剥離液を用いて、レジスト層ＲＥ１及びＲＥ２を剥離する。
　次に、図１３Ｆに示すように、第１導体パターン２０及び第２導体パターン３０を形成する。　
　具体的には、先ず、第１エッチング剤として酸を用いて、第１ニッケルめっき層２１０及び第１銅層２１１ｂのうち、第１銅めっき層２２によって被覆されていない部分と、第２ニッケルめっき層３１０及び第２銅層３１１ｂのうち、第２銅めっき層３２によって被覆されていない部分とをエッチングする。
　第１エッチング剤としては、ｐＨが０．５乃至２の範囲内にある酸性水溶液を用いることが好ましい。酸性水溶液は、硫酸及び過酸化水素水の少なくとも一方を含んでいることが好ましく、双方を含んでいることがより好ましい。
　この第１エッチング剤の温度は、２０℃乃至４０℃の範囲内とすることが好ましく、２５℃乃至３５℃の範囲内とすることがより好ましい。
　次いで、第２エッチング剤として弱アルカリ溶液を用いて、第１チタン層２１１ａのうち、第１銅めっき層２２によって被覆されていない部分と、第２チタン層３１１ａのうち、第２銅めっき層３２によって被覆されていない部分とをエッチングする。
　第２エッチング剤としては、ｐＨが７乃至１２の範囲内にある弱アルカリ性水溶液を用いることが好ましく、ｐＨが８乃至１０の範囲内にある弱アルカリ性水溶液を用いることがより好ましい。弱アルカリ性水溶液としては、アンモニア水と過酸化水素水との混合物を用いることが好ましい。
　この第２エッチング剤の温度は、２０℃乃至４０℃の範囲内とすることが好ましく、２５℃乃至３５℃の範囲内とすることが好ましい。
　以上のようにして、図１及び図２に示すコア基板１を得ることができる。
　この方法では、上述した条件のもとで第１乃至第３ニッケルめっき層を形成している。それゆえ、このようにして得られたコア基板１において、第１乃至第３ニッケルめっき層のリン含有率は、上述したように低い。
　また、このような、ニッケルめっき層は、上述した条件のもとでエッチングすることができる。このような条件のもとでは、ガラス板１０はエッチングによるダメージを受けにくい。例えば、このようにして得られたコア基板１において、シード層２１及び３１をエッチングすることにより露出したガラス板１０の部分の粗さは、製造開始時に準備したガラス板１０の表面の粗さと比較して、ほぼ変わらない。
　一例によると、非接触型干渉顕微鏡を用いて得られた、ガラス板１０の表面の粗さは、製造開始前では０．５ｎｍであり、シード層２１及び３１をエッチングすることにより露出させた部分でも０．５ｎｍである。
　したがって、このようにして得られたコア基板１は、リン含有率が６質量％以上であるニッケルめっき層が設けられたコア基板と比較して、割れが生じにくい。
　また、本発明者らは、このようにして得られたコア基板１のシード層２１及び３１には、リン含有率が６質量％以上であるニッケルめっき層が設けられたコア基板のシード層と比較して、アンダーカットが発生しにくいことを見出している。したがって、このコア基板１は、電気特性に優れている。
　また、このような方法によると、ニッケルめっき層２１０及び３１０と、銅層２１１ｂ及び３１１ｂとを、同じエッチング剤を用いて、同時に除去することができる。それゆえ、このような方法によると、コア基板１の製造時間を短縮することができる。
　次に、図１４Ａ乃至図１４Ｉを参照しながら、図９に示す多層配線基板の製造方法を説明する。図１４Ａ乃至図１４Ｉは、図９に示す多層配線基板の製造方法の一例を概略的に示す断面図である。
　先ず、図１４Ａに示すように、図４を参照しながら説明したコア基板１を準備する。具体的には、図１及び図２に示すコア基板１の一方の主面及び他方の主面に、真空ラミネート法を用いて樹脂フィルムをラミネートすることにより、それぞれ、第１絶縁層６１及び第２絶縁層６２を形成するとともに、貫通孔ＴＨ内を樹脂で充填して、プラグＰＬを形成する。
　次に、図１４Ｂに示すように、第１絶縁層６１に、レーザー加工を施し、第３開口部ＯＰ３を形成する。同様の方法により、第２絶縁層６２に第４開口部ＯＰ４を形成する。
　次いで、デスミア処理を行い、スミアを除去するとともに、絶縁層６１及び６２の表面を粗化する。
　次に、図１４Ｃに示すように、無電解めっき法により、第１絶縁層６１と、第１銅めっき層２２のうち第１絶縁層６１によって被覆されていない部分とに、シード層７１ａを形成する。同様の方法により、第２絶縁層６２と、第２銅めっき層３２のうち第２絶縁層６２によって被覆されていない部分とに、シード層７２ａを形成する。シード層７１ａ及びシード層７２ａは、典型的には、銅を含んでいる。
　なお、シード層７１ａ及び７２ａの各々は、無電解めっき法の代わりに、スパッタ法又はＣＶＤ法により形成してもよい。但し、開口部ＯＰ３及びＯＰ４の側壁への堆積させやすさの観点では、無電解めっき法を用いることが好ましい。
　次に、ロールラミネート装置を用いて、シード層７１ａ上にドライフィルムレジストをラミネートすることにより、第３レジスト層ＲＥ３を形成する。同様の方法により、シード層７２ａ上に、第４レジスト層ＲＥ４を形成する。
　次に、図１４Ｄに示すように、フォトリソグラフィー法により、第３レジスト層ＲＥ３の一部を除去して第５開口部ＯＰ５を設ける。同様の方法により、第４レジスト層ＲＥ４の一部を除去して第６開口部ＯＰ６を設ける。
　次に、図１４Ｅに示すように、電解めっき法により、シード層７１ａのうち、第３レジスト層ＲＥ３によって被覆されていない部分に、銅めっき層７１ｂを形成するとともに、シード層７２ａのうち、第４レジスト層ＲＥ４によって被覆されていない部分に、銅めっき層７２ｂを形成する。
　次に、アルカリ溶液などのレジスト剥離液を用いて、レジスト層ＲＥ３及びＲＥ４を剥離する。
　次に、図１４Ｆに示すように、シード層７１ａのうち銅めっき層７１ｂで被覆されていない部分と、シード層７２ａのうち銅めっき層７２ｂで被覆されていない部分とをエッチングする。このようにして、第１配線層７１及び第２配線層７２を得る。
　次に、図１４Ａ乃至図１４Ｆを参照しながら説明した工程を繰り返して、図１４Ｇに示すように、第３配線層７３と第４配線層７４とを形成する。第３配線層７３は、シード層７３ａ及び銅めっき層７３ｂを含んでいる。第４配線層７４は、シード層７４ａ及び銅めっき層７４ｂを含んでいる。
　次に、ラミネート装置を用いてフィルム状のソルダーレジスト材料をラミネートすることにより、第３絶縁層６３及び第３配線層７３上に、第５絶縁層６５を形成する。同様の方法により、第４絶縁層６４及び第４配線層７４上に、第６絶縁層６６を形成する。絶縁層６５及び６６は、液状のソルダーレジスト材料を塗工することにより形成してもよい。
　次に、図１４Ｈに示すように、フォトリソグラフィー法又はレーザー加工により、第５絶縁層６５の一部を除去して、第７開口部ＯＰ７を形成する。同様の方法により、第６絶縁層６６の一部を除去して、第８開口部ＯＰ８を形成する。
　次に、図１４Ｉに示すように、無電解めっき法により、第３配線層７３のうち、第５絶縁層６５によって被覆されていない部分に、第１表面処理層８１を形成するとともに、第４配線層７４のうち、第６絶縁層６６によって被覆されていない部分に、第２表面処理層８２を形成する。
　次に、スクリーン印刷法、半田ボール振込み搭載法及び電解めっき法など公知の方法により、第１表面処理層８１上に、第１はんだ層９１を形成する。同様の方法により、第２表面処理層８２上に、第２はんだ層９２を形成する。　
　このようにして、図９に示す多層配線基板１０００を得ることができる。
　次に、図１０に示す多層配線基板１０００の製造方法について説明する。
　先ず、図１５Ａ乃至図１５Ｉを参照しながら、図５及び図６に示すコア基板１の製造方法を説明する。図１５Ａ乃至図１５Ｉは、図５及び図６に示すコア基板の製造方法の一例を概略的に示す断面図である。
　先ず、図１３Ａ乃至図１３Ｅを参照しながら説明したのと同様の方法により、銅めっき層２２及び３２がパターニングされ、シード層２１及び３１がパターニングされていないコア基板を準備する。
　次に、図１５Ａに示すように、第１銅めっき層２２と、第１ニッケルめっき層２１０のうち第１銅めっき層２２により被覆されていない部分とに、スパッタ法又はＣＶＤ法により、第２導電層５２’を形成する。次いで、同様の方法により、第２導電層５２’上に誘電体層５３を形成する。次いで、同様の方法により、誘電体層５３上に第３チタン層５１ａを形成する。次いで、同様の方法により、第３チタン層５１ａ上に第３銅層５１ｂを形成する。このようにして、第３チタン層５１ａと第３銅層５１ｂとを含んだ第１導電層５１’を得る。なお、導電層５１’及び５２’は、それぞれ、第１電極５１及び第２電極５２として利用する層である。
　次に、ロールラミネート装置を用いてドライフィルムレジストをラミネートすることにより、第１導電層５１’を被覆するように第１レジスト層ＲＥ１を形成する。同様の方法により、第２銅めっき層３２と、第２ニッケルめっき層３１０のうち第２銅めっき層３２により被覆されていない部分とに、第２レジスト層ＲＥ２を形成する。
　次に、図１５Ｂに示すように、フォトリソグラフィー法又はレーザー加工により、第１レジスト層ＲＥ１の一部を除去して第１開口部ＯＰ１を設ける。同様の方法により、第２レジスト層ＲＥ２の一部を除去して、第２開口部ＯＰ２を設ける。
　次に、図１５Ｃに示すように、電解めっき法により、第１導電層５１’のうち、第１レジスト層ＲＥ１によって被覆されていない部分に、第４銅めっき層５４を形成する。同様の方法により、第２銅めっき層３２のうち、第２レジスト層ＲＥ２によって被覆されていない部分に、第５銅めっき層５５を形成する。
　次に、図１５Ｄに示すように、アルカリ溶液などのレジスト剥離液を用いて、レジスト層ＲＥ１及びＲＥ２を剥離する。
　次に、図１５Ｅに示すように、ロールラミネート装置を用いてドライフィルムレジストをラミネートすることにより、第４銅めっき層５４と第３銅層５１ｂの一部とを被覆するように、第３レジスト層ＲＥ３を形成する。同様の方法により、第２銅めっき層３２と、第２ニッケルめっき層３１０のうち第２銅めっき層３２により被覆されていない部分とを被覆するように、第４レジスト層ＲＥ４を形成する。
　次に、図１５Ｆに示すように、ドライエッチングにより、第１導電層５１’、誘電体層５３及び第２導電層５２’のうち、第３レジスト層ＲＥ３により被覆されていない部分を順次エッチングして、導電層５１’及び５２’をそれぞれ電極５１及び５２へと加工するとともに、誘電体層５３のうち電極５１及び５２間に介在していない部分を除去する。なお、ドライエッチングの代わりに、ウェットエッチングを行ってもよい。
　次に、図１５Ｇに示すように、アルカリ溶液などのレジスト剥離液を用いて、レジスト層ＲＥ３及びＲＥ４を剥離する。このようにして、コンデンサ５０を得る。
　次に、図１５Ｈに示すように、第１エッチング剤として酸を用いて、第１ニッケルめっき層２１０及び第１銅層２１１ｂのうち、第１銅めっき層２２によって被覆されていない部分をエッチングするとともに、第２ニッケルめっき層３１０及び第２銅層３１１ｂのうち、第２銅めっき層３２によって被覆されていない部分をエッチングする。
　この酸によるエッチングは、コンデンサ５０の端面が外部に露出した状態で行う。また、この酸によるエッチングは、図１３Ｆを参照しながら説明した第１エッチング剤を用いたエッチングと同様の条件下で行う。
　次に、図１５Ｉに示すように、第２エッチング剤として弱アルカリ溶液を用いて、第１チタン層２１１ａのうち、第１銅めっき層２２によって被覆されていない部分をエッチングするとともに、第２チタン層３１１ａのうち、第２銅めっき層３２によって被覆されていない部分をエッチングする。このようにして導体パターン２０及び３０を得る。
　この弱アルカリ溶液によるエッチングは、コンデンサ５０の端面が外部に露出した状態で行う。また、この弱アルカリ溶液によるエッチングは、図１３Ｆを参照しながら説明した第２エッチング剤を用いたエッチングと同様の条件下で行う。　
　このようにして、コンデンサ５０を備えたコア基板１を得る。
　このようにして得られたコア基板１は、リン含有率が６質量％以上であるニッケルめっき層が設けられたコア基板と比較して、割れが生じにくい。また、この製造方法では、コンデンサ５０を形成後に、シード層２１及び３１をエッチングしている。このエッチングの際、シード層２１及び３１をレジスト層でマスクしていないにもかかわらず、コンデンサ５０は、その端面のダメージが少なく、良好なキャパシタ性能を有する。
　次に、図１０に示す多層配線基板の製造方法を説明する。図１６は、図１０に示す多層配線基板の製造方法の一例を概略的に示す断面図である。
　先ず、図１５Ａ乃至図１５Ｉを参照しながら説明した方法により、図５及び図６に示す構造を得る。次に、図１及び図２に示す構造の代わりに、図５及び図６に示す構造を用いること以外は、図１４Ａ乃至図１４Ｉを参照しながら説明した方法により、図１６に示す構造を得る。図１０に示す多層配線基板１０００は、例えば、このようにして得られる。
　上述した各実施形態に係るコア基板１は、リン含有率が６質量％以上のニッケルめっき層を備えたコア基板と比較して、割れが生じにくい。また、このコア基板１は、電気特性に優れている。
　したがって、このコア基板１を含む多層配線基板１０００、半導体パッケージ３０００及び半導体モジュール５０００は、耐久性に優れるとともに、電気特性に優れている。
　なお、本発明は上述の実施形態及び変形例に限定されるものではない。この他、本発明の要旨を逸脱しない範囲で種々変形実施可能であるのは勿論である。
　以下、本発明の実施例について説明する。
　＜例１＞
　図９に示す多層配線基板１０００を、以下に記載する方法により製造した。　
　先ず、図１３Ａに示すように、貫通孔ＴＨを備えたガラス板１０（ＯＡ－１０Ｇ；日本電気硝子株式会社製）を準備した。このガラス板１０の厚さは５００μｍであった。また、非接触型干渉顕微鏡を用いて得られた、ガラス板１０の表面の粗さは、０．５ｎｍであった。
　また、ガラス板１０に設けられた貫通孔ＴＨの径は、ガラス板１０の一方の主面では８０μｍであり、ガラス板１０の他方の主面では６０μｍであった。
　次に、ガラス板１０の一方の主面に、スパッタ法によりチタンを堆積させて、第１チタン層２１１ａを形成した。次いで、同様の方法により、ガラス板１０の他方の主面に、第２チタン層３１１ａを形成した。これらチタン層２１１ａ及び３１１ａの厚さは、５０ｎｍであった。次いで、第１チタン層２１１ａ及び第２チタン層３１１ａ上に、それぞれ、スパッタ法により銅を堆積させて、第１銅層２１１ｂ及び第２銅層３１１ｂを形成した。これら銅層２１１ｂ及び３１１ｂの厚さは、３００ｎｍであった。
　次に、図１３Ｂに示すように、無電解めっき法により、第１銅層２１１ｂ及び第２銅層３１１ｂ上に、それぞれ、第１ニッケルめっき層２１０及び第２ニッケルめっき層３１０を形成するとともに、貫通孔ＴＨの側壁上に、第３ニッケルめっき層を形成した。
　この第１乃至第３ニッケルめっき層の厚さについて、上述した方法により測定したところ、その厚さは０．１μｍであった。また、この第１乃至第３ニッケルめっき層のリン含有率について、上述した方法により測定したところ、その含有率は１質量％であった。
　無電解ニッケルめっき液としては、硫酸ニッケル濃度が２０ｇ／Ｌであり、次亜リン酸ニッケル濃度が１５ｇ／Ｌであり、クエン酸ナトリウム濃度が３０ｇ／Ｌであり、塩化アンモニウム濃度が３０ｇ／Ｌであるものを用いた。以下、この無電解ニッケルめっき液をめっき液Ａという。
　無電解めっき処理に際しては、無電解ニッケルめっき液のｐＨは９．０とし、無電解ニッケルめっき液の温度は５０℃とし、めっき処理時間は５分とした。
　次に、第１ニッケルめっき層２１０上に、ロールラミネート装置を用いて感光性ドライフィルムレジストをラミネートすることにより、第１レジスト層ＲＥ１を形成した。同様の方法により、第２ニッケルめっき層３１０上に、第２レジスト層ＲＥ２を形成した。
　次に、図１３Ｃに示すように、フォトリソグラフィー法により、第１レジスト層ＲＥ１の一部を除去して、第１開口部ＯＰ１を設けた。同様の方法により、第２レジスト層ＲＥ２の一部を除去して、第２開口部ＯＰ２を設けた。
　次に、図１３Ｄに示すように、電解めっき法により、第１ニッケルめっき層２１０のうち、第１レジスト層ＲＥ１で被覆されていない部分と、第２ニッケルめっき層３１０のうち、第２レジスト層ＲＥ２で被覆されていない部分とに、それぞれ、第１銅めっき層２２と第２銅めっき層３２とを形成するとともに、第３ニッケルめっき層上に、第３銅めっき層４２を形成した。第１乃至第３銅めっき層の厚さは、１０μｍであった。
　次に、図１３Ｅに示すように、アルカリ溶液を用いて、レジスト層ＲＥ１及びＲＥ２を剥離した。
　次に、図１３Ｆに示すように、第１エッチング剤として硫酸と過酸化水素との混合溶液を用いて、第１ニッケルめっき層２１０及び第１銅層２１１ｂのうち、第１銅めっき層２２によって被覆されていない部分と、第２ニッケルめっき層３１０及び第２銅層３１１ｂのうち、第２銅めっき層３２によって被覆されていない部分とをエッチングした。　
　硫酸と過酸化水素との混合溶液のｐＨは１とし、この混合溶液の温度は、２５℃とした。
　次に、第２エッチング剤として過酸化水素水とアンモニア水との混合溶液を用いて、第１チタン層２１１ａのうち、第１銅めっき層２２によって被覆されていない部分と、第２チタン層３１１ａのうち、第２銅めっき層３２によって被覆されていない部分とをエッチングした。　
　この混合溶液のｐＨは９とし、その温度は、２５℃とした。
　以上のようにして、コア基板１を得た。このコア基板１において、非接触型干渉顕微鏡を用いて得られた、シード層２１及び３１をエッチングすることにより露出したガラス板１０の部分の粗さは、０．５ｎｍであった。
　次に、図１４Ａに示すように、真空ラミネート法を用いてエポキシ樹脂をラミネートすることにより、コア基板１の一方の主面及び他方の主面を被覆するように、それぞれ、第１絶縁層６１及び第２絶縁層６２を形成するとともに、貫通孔ＴＨ内を樹脂で充填して、プラグＰＬを形成した。エポキシ樹脂の厚さは、２５μｍであった。
　次に、図１４Ｂに示すように、第１絶縁層６１に、ＵＶ－ＹＡＧレーザーを用いてレーザービームを照射して、第３開口部ＯＰ３を形成した。同様の方法により、第２絶縁層６２に第４開口部ＯＰ４を形成した。開口部ＯＰ３及びＯＰ４は、それぞれ、直径が６０μｍの円柱形状になるように形成した。
　次いで、デスミア処理を行い、スミアを除去するとともに、絶縁層６１及び６２の表面を粗化した。
　次に、図１４Ｃに示すように、無電解めっき法により、第１絶縁層６１と、第１銅めっき層２２のうち第１絶縁層６１によって被覆されていない部分とに、シード層７１ａを形成した。同様の方法により、第２絶縁層６２と、第２銅めっき層３２のうち第２絶縁層６２によって被覆されていない部分とに、シード層７２ａを形成した。シード層７１ａ及び７２ａの厚さは、１μｍであった。
　次に、ロールラミネート装置を用いて、感光性ドライフィルムレジストをラミネートすることにより、シード層７１ａ上に、第３レジスト層ＲＥ３を形成した。同様の方法により、シード層７２ａ上に、第４レジスト層ＲＥ４を形成した。感光性ドライフィルムレジストの厚さは、２５μｍであった。
　次に、図１４Ｄに示すように、フォトリソグラフィー法により、第３レジスト層ＲＥ３の一部を除去して第５開口部ＯＰ５を設けた。同様の方法により、第４レジスト層ＲＥ４の一部を除去して第６開口部ＯＰ６を設けた。
　次に、図１４Ｅに示すように、電解めっき法により、シード層７１ａのうち、第３レジスト層ＲＥ３によって被覆されていない部分に、銅めっき層７１ｂを形成するとともに、シード層７２ａのうち、第４レジスト層ＲＥ４によって被覆されていない部分に、銅めっき層７２ｂを形成した。銅めっき層７１ｂ及び７２ｂの厚さは、１０μｍであった。
　次に、アルカリ溶液を用いて、レジスト層ＲＥ３及びＲＥ４を剥離した。
　次いで、図１４Ｆに示すように、シード層７１ａのうち銅めっき層７１ｂで被覆されていない部分と、シード層７２ａのうち銅めっき層７２ｂで被覆されていない部分とをエッチングした。このようにして、配線層７１及び７２を得た。
　次に、図１４Ａ乃至図１４Ｆを参照しながら説明した工程を繰り返して、図１４Ｇに示すように、第１配線層７１の一部及び第３絶縁層６３の一部の上に第３配線層７３を形成した。同様にして、第２配線層７２の一部及び第４絶縁層６４の一部の上に第４配線層７４を形成した。
　次に、ラミネート装置を用いて感光性ソルダーレジストをラミネートすることにより、第３絶縁層６３及び第３配線層７３上に、第５絶縁層６５を形成した。同様の方法により、第４絶縁層６４及び第４配線層７４上に、第６絶縁層６６を形成した。感光性ソルダーレジストの厚さは、２５μｍであった。
　次に、図１４Ｈに示すように、フォトリソグラフィー法により、第５絶縁層６５の一部を除去して、第７開口部ＯＰ７を形成した。第７開口部ＯＰ７は、直径が５００μｍの円柱形状であった。同様の方法により、第６絶縁層６６の一部を除去して、第８開口部ＯＰ８を形成した。第８開口部ＯＰ８は、直径が１００μｍの円柱形状であった。
　次に、図１４Ｉに示すように、無電解めっき法により、第３配線層７３のうち、第５絶縁層６５によって被覆されていない部分に、第１表面処理層８１を形成するとともに、第４配線層７４のうち、第６絶縁層６６によって被覆されていない部分に、第２表面処理層８２を形成した。表面処理層８１及び８２の厚さは、０．０５μｍであった。無電解めっき液としては、無電解Ｎｉ－Ｐ／Ａｕめっき液を用いた。
　次に、はんだボール振込み搭載法により、第１表面処理層８１上に、第１はんだ層９１を形成した。第１はんだ層９１に含まれるはんだボールの平均径は、５５０μｍであった。同様の方法により、第２表面処理層８２上に、第２はんだ層９２を形成した。第２はんだ層９２に含まれるはんだボールの平均径は９０μｍであった。はんだとしては、Ｓｎ－Ａｇ－Ｃｕはんだを用いた。　
　このようにして、図９に示す多層配線基板１０００を得た。
　＜例２＞
　ガラス板１０の厚さを５００μｍから３００μｍに変更したこと、無電解ニッケルめっきの浴温を５０℃から４５℃に変更したこと、無電解ニッケルめっき処理時間を５分から２０分に変更したこと以外は、例１に記載したのと同様の方法で、多層配線基板を得た。
　この多層配線基板において、第１乃至第３ニッケルめっき層のリン含有率は、３質量％であった。また、第１乃至第３ニッケルめっき層の厚さは、０．３μｍであった。
　＜例３＞
　無電解ニッケルめっきの浴温を４５℃から４０℃に変更したこと、及び無電解ニッケルめっき処理時間を２０分から３０分に変更したこと以外は、例２に記載したのと同様の方法で、多層配線基板を得た。
　この多層配線基板において、第１乃至第３ニッケルめっき層のリン含有率は、５質量％であった。また、第１乃至第３ニッケルめっき層の厚さは、０．３μｍであった。
　＜例４＞
　無電解ニッケルめっき処理時間を２０分から３５分に変更したこと以外は、例２に記載したのと同様の方法で、多層配線基板を得た。
　この多層配線基板において、第１乃至第３ニッケルめっき層のリン含有率は、３質量％であった。また、第１乃至第３ニッケルめっき層の厚さは、０．４μｍであった。
　＜例５＞
　無電解ニッケルめっきの浴温を４５℃から４０℃に変更したこと、及び無電解ニッケルめっき処理時間を２０分から４０分に変更したこと以外は、例２に記載したのと同様の方法で、多層配線基板を得た。
　この多層配線基板において、第１乃至第３ニッケルめっき層のリン含有率は、５質量％であった。また、この多層配線基板において、第１乃至第３ニッケルめっき層の厚さは、０．４μｍであった。
　＜例６＞
　先ず、ガラス板１０の厚さを５００μｍから３００μｍに変更したこと、無電解ニッケルめっき液として、めっき液Ａの代わりにめっき液Ｂを用いたこと、無電解ニッケルめっきの浴温を５０℃から９０℃に変更したこと、及び無電解ニッケルめっき液のｐＨを９．０から４．５に変更にしたこと以外は、例１に記載したのと同様の方法で、図１３Ｅに示す、銅めっき層２２及び３２がパターニングされ、シード層２１及び３１がパターニングされていないコア基板を得た。
　なお、めっき液Ｂとしては、硫酸ニッケル濃度が２０ｇ／Ｌであり、乳酸濃度が２５ｇ／Ｌであり、次亜リン酸ナトリウム濃度が２５ｇ／Ｌであり、鉛濃度が１ｍｇ／Ｌであり、硫黄化合物濃度が１ｍｇ／Ｌであるものを用いた。
　次に、図１３Ｆに示すように、第１エッチング剤として水酸化ナトリウムを含む無電解ニッケルめっき剥離剤を用いて、第１ニッケルめっき層２１０、第１銅層２１１ｂ及び第１チタン層２１１ａのうち、第１銅めっき層２２によって被覆されていない部分と、第２ニッケルめっき層３１０、第２銅層３１１ｂ及び第２チタン層３１１ａのうち、第２銅めっき層３２によって被覆されていない部分とをエッチングして、コア基板１を得た。
　なお、このエッチングにおいて、水酸化ナトリウムを含む無電解ニッケルめっき剥離剤のｐＨは１３とし、その温度は、８０℃とした。
　このコア基板１を用いたこと以外は、例１に記載したのと同様の方法で、多層配線基板を得た。　
　この多層配線基板において、第１乃至第３ニッケルめっき層のリン含有率は、６質量％であった。また、この多層配線基板において、第１乃至第３ニッケルめっき層の厚さは、０．１μｍであった。
　＜例７＞
　先ず、例６に記載したのと同様の方法で、図１３Ｅに示す、銅めっき層２２及び３２がパターニングされ、シード層２１及び３１がパターニングされていないコア基板を得た。
　次に、第１エッチング剤として硫酸と過酸化水素との混合溶液を用いて、第１ニッケルめっき層２１０及び第１銅層２１１ｂのうち、第１銅めっき層２２によって被覆されていない部分と、第２ニッケルめっき層３１０及び第２銅層３１１ｂのうち、第２銅めっき層３２によって被覆されていない部分とをエッチングした。
　なお、このエッチングに際しては、硫酸と過酸化水素との混合溶液のｐＨは１とし、この混合溶液の温度は、２５℃とした。
　また、このエッチングにおいて、第１及び第２ニッケルめっき層の一部は、十分にエッチングされなかった。すなわち、第１ニッケルめっき層２１０及び第１銅層２１１ｂのうち、第１銅めっき層２２によって被覆されていない部分の一部と、第２ニッケルめっき層３１０及び第２銅層３１１ｂのうち、第２銅めっき層３２によって被覆されていない部分の一部とが除去されなかった。
　次に、第２エッチング剤として、過酸化水素水とアンモニア水との混合溶液を用いて、第１チタン層２１１ａのうち、第１銅めっき層２２によって被覆されていない部分及び第１ニッケルめっき層２１０に被覆されていない部分と、第２チタン層３１１ａのうち、第２銅めっき層３２によって被覆されていない部分及び第２ニッケルめっき層３１０によって被覆されていない部分とをエッチングして、コア基板１を得た。
　このコア基板１を用いたこと以外は、例１に記載したのと同様の方法で、多層配線基板を得た。
　この多層配線基板において、第１乃至第３ニッケルめっき層のリン含有率は、６質量％であった。また、この多層配線基板において、第１乃至第３ニッケルめっき層の厚さは、０．１μｍであった。
　＜例８＞
　先ず、ガラス板１０の厚さを５００μｍから３００μｍに変更したこと以外は、例１に記載したのと同様の方法で、図１３Ｅに示す、銅めっき層２２及び３２がパターニングされ、シード層２１及び３１がパターニングされていないコア基板を得た。
　次に、第１エッチング剤として水酸化ナトリウムを含む無電解ニッケルめっき剥離剤を用いて、第１ニッケルめっき層２１０、第１銅層２１１ｂ及び第１チタン層２１１ａのうち、第１銅めっき層２２によって被覆されていない部分と、第２ニッケルめっき層３１０、第２銅層３１１ｂ及び第２チタン層３１１ａのうち、第２銅めっき層３２によって被覆されていない部分とをエッチングして、コア基板１を得た。
　なお、このエッチングにおいて、水酸化ナトリウムを含む無電解ニッケルめっき剥離剤のｐＨは１３とし、その温度は、８０℃とした。
　また、このエッチングにおいては、第１及び第２ニッケルめっき層の一部は、十分にエッチングされなかった。すなわち、第１ニッケルめっき層２１０、第１銅層２１１ｂ及び第１チタン層２１１ａのうち、第１銅めっき層２２によって被覆されていない部分の一部と、第２ニッケルめっき層３１０、第２銅層３１１ｂ及び第２チタン層３１１ａのうち、第２銅めっき層３２によって被覆されていない部分の一部とが除去されなかった。
　このコア基板１を用いたこと以外は、例１に記載したのと同様の方法で、多層配線基板を得た。
　この多層配線基板において、第１乃至第３ニッケルめっき層のリン含有率は、１質量％であった。また、この多層配線基板において、第１乃至第３ニッケルめっき層の厚さは、０．１μｍであった。
　＜例９＞
　図１０に示す多層配線基板１０００を、以下に記載する方法により製造した。　
　先ず、例１に記載したのと同様の方法で、図１３Ｅに示すように、銅めっき層２２及び３２がパターニングされ、シード層２１及び３１がパターニングされていないコア基板を得た。
　次に、図１５Ａに示すように、第１銅めっき層２２と、第１ニッケルめっき層２１０のうち第１銅めっき層２２により被覆されていない部分に、スパッタ法により、チタンを堆積させて、第２導電層５２’を形成した。この第２導電層５２’の厚さは、０．０５μｍであった。
　次いで、同様の方法により、第２導電層５２’上に酸化アルミニウムを堆積させて、誘電体層５３を形成した。この誘電体層５３の厚さは、０．３μｍであった。
　次いで、同様の方法により、誘電体層５３上に第３チタン層５１ａを形成した。この第３チタン層５１ａの厚さは０．０５μｍであった。次いで、同様の方法により、第３チタン層５１ａ上に第３銅層５１ｂを形成して、第１導電層５１’を得た。この第３銅層５１ｂの厚さは０．３μｍであった。
　次に、ロールラミネート装置を用いて感光性ドライフィルムレジストをラミネートすることにより、第１導電層５１’を被覆するように第１レジスト層ＲＥ１を形成した。同様の方法により、第２銅めっき層３２と、第２ニッケルめっき層３１０のうち第２銅めっき層３２により被覆されていない部分に、第２レジスト層ＲＥ２を形成した。なお、感光性ドライフィルムレジストの厚さは２５μｍであった。
　次に、図１５Ｂに示すように、フォトリソグラフィー法により、第１レジスト層ＲＥ１の一部を除去して第１開口部ＯＰ１を設けた。同様の方法により、第２レジスト層ＲＥ２の一部を除去して、第２開口部ＯＰ２を設けた。
　次に、図１５Ｃに示すように、電解めっき法により、第１導電層５１’のうち、第１レジスト層ＲＥ１により被覆されていない部分に、第４銅めっき層５４を形成した。同様の方法により、第２銅めっき層３２のうち、第２レジスト層ＲＥ２により被覆されていない部分に、第５銅めっき層５５を形成した。
　次に、図１５Ｄに示すように、アルカリ溶液を用いて、レジスト層ＲＥ１及びＲＥ２を剥離した。
　次に、図１５Ｅに示すように、ロールラミネート装置を用いて感光性ドライフィルムレジストをラミネートすることにより、第４銅めっき層５４と第３銅層５１ｂの一部とを被覆するように、第３レジスト層ＲＥ３を形成した。同様の方法により、第２銅めっき層３２と、第２ニッケルめっき層３１０のうち第２銅めっき層３２により被覆されていない部分とを被覆するように、第４レジスト層ＲＥ４を形成した。なお、感光性ドライフィルムレジストの厚さは２５μｍであった。
　次に、図１５Ｆに示すように、ドライエッチングにより、第１導電層５１’、誘電体層５３及び第２導電層５２’のうち、第３レジスト層ＲＥ３により被覆されていない部分を、順次エッチングした。
　次に、図１５Ｇに示すように、アルカリ溶液を用いて、レジスト層ＲＥ３及びＲＥ４を剥離した。このようにして、コンデンサ５０を得た。
　次に、図１５Ｈに示すように、第１エッチング剤として硫酸と過酸化水素との混合溶液を用いて、第１ニッケルめっき層２１０及び第１銅層２１１ｂのうち、第１銅めっき層２２によって被覆されていない部分をエッチングするとともに、第２ニッケルめっき層３１０及び第２銅層３１１ｂのうち、第２銅めっき層３２によって被覆されていない部分をエッチングした。
　この酸によるエッチングは、コンデンサ５０の端面が外部に露出した状態で行った。また、この酸によるエッチングは、例１で説明した第１エッチング剤を用いたエッチングと同様の条件下で行った。
　次に、図１５Ｉに示すように、第２エッチング剤としてアンモニア水と過酸化水素水との混合溶液を用いて、第１チタン層２１１ａのうち、第１銅めっき層２２によって被覆されていない部分をエッチングするとともに、第２チタン層３１１ａのうち、第２銅めっき層３２によって被覆されていない部分をエッチングした。このようにして導体パターン２０及び３０を得た。
　このアンモニア水と過酸化水素水との混合溶液によるエッチングは、コンデンサ５０の端面が外部に露出した状態で行った。また、このアンモニア水と過酸化水素水との混合溶液によるエッチングは、例１で説明した第２エッチング剤を用いたエッチングと同様の条件下で行った。　
　このようにして、コンデンサ５０を含むコア基板１を得た。
　次に、図１及び図２に示す構造の代わりに、図５及び図６に示す構造を用いたこと以外は、図１４Ａ乃至図１４Ｉを参照しながら説明した方法により、図１６に示す多層配線基板を得た。
　この多層配線基板において、第１乃至第３ニッケルめっき層のリン含有率は、１質量％であった。また、この多層配線基板において、第１乃至第３ニッケルめっき層の厚さは、０．１μｍであった。
　＜例１０＞
　ガラス板の厚さを５００μｍから３００μｍに変更したこと、無電解ニッケルめっきの浴温を５０℃から４５℃に変更したこと、及び無電解ニッケルめっき処理時間を５分から２０分に変更したこと以外は、例９に記載したのと同様の方法で、多層配線基板を得た。
　この多層配線基板において、第１乃至第３ニッケルめっき層のリン含有率は、３質量％であった。また、この多層配線基板において、第１乃至第３ニッケルめっき層の厚さは、０．３μｍであった。
　＜例１１＞
　無電解ニッケルめっきの浴温を４５℃から４０℃に変更したこと、及び無電解ニッケルめっき処理時間を２０分から３０分に変更したこと以外は、例１０に記載したのと同様の方法で、多層配線基板を得た。
　この多層配線基板において、第１乃至第３ニッケルめっき層のリン含有率は、５質量％であった。また、この多層配線基板において、第１乃至第３ニッケルめっき層の厚さは、０．３μｍであった。
　＜評価＞
　例１乃至例８において製造した多層配線基板の各々について、以下の方法により、割れやすさ、密着性及び導体パターン形成の可否を評価した。また、例９乃至例１１において製造した多層配線基板の各々については、上記特性に加え、コンデンサ形成の可否についても評価した。
　［割れやすさ］
　例１乃至例１１に記載した方法によって得られたコア基板について、目視により、割れを確認した。そして、各方法によって得られた１０枚のコア基板のうち、割れが生じたコア基板の数を表１にまとめた。
　［密着性］
　例１乃至例１１に記載した方法によって得られたコア基板について、日本工業規格ＪＩＳ Ｋ ５４００：１９９０「塗料一般試験方法」で規定されている碁盤目テープ試験を行った。　
　具体的には、先ず、コア基板の一方の主面に、カッターナイフを用いて、等間隔に１１本の切込みを入れた。次いで、このコア基板の向きを９０°変えて、更に１１本の切込みを入れて、コア基板の一方の主面上に１００個の桝目を作成した。なお、これらの切込みの深さは、ガラス板１０にまで達していた。また、これらの桝目の一片の長さは１ｍｍであった。次いで、このコア基板の桝目上に粘着テープを張り付け、圧着させた。次いで、コア基板の主面からこの粘着テープを引きはがした。次いで、目視により、引きはがされた桝目の数を確認した。　
　コア基板に形成された１００個の桝目のうち、引きはがされた桝目の数を表１にまとめた。
　［導体パターン形成の可否］
　例１乃至例１１に記載した方法によって得られたコア基板について、目視により、所望の導体パターンが形成されているかを確認した。所望の導体パターンが形成されていた場合をＯＫとした。シード層のエッチングが不十分であり、所望の導体パターンが得られなかった場合をＮＧとした。
　［コンデンサ形成の可否］
　例９乃至例１１に記載した方法によって得られたコア基板について、目視により、所望のコンデンサが形成されているかを確認した。例９乃至例１１に係るコア基板は、何れも、その端面にサイドエッチングなどは見られず、所望のコンデンサが形成されていたため、ＯＫとした。
　表１は、例１乃至例１１について上記の結果をまとめたものである。
Figure JPOXMLDOC01-appb-T000001
　表１に示すように、リン含有率が５質量％以下である第１乃至第３ニッケルめっき層を備えたコア基板は、割れを生じることなく、形状が設計通りの導体パターン２０及び３０を有していた。また、リン含有率が５質量％以下である第１乃至第３ニッケルめっき層を備えたコア基板は、コンデンサ５０を備えた場合であっても、コンデンサ５０の端面にサイドエッチングは見られなかった。
　更に、リン含有率が５質量％以下であり、かつ、厚さが０．３μｍ以下である第１乃至第３ニッケルめっき層を備えたコア基板は、ガラス板１０と第１ニッケルめっき層２１０との密着性、及びガラス板１０と第２ニッケルめっき層３１０との密着性にも優れていた。
　これに対して、リン含有率が６質量％以上である第１乃至第３ニッケルめっき層を備えたコア基板は、割れが生じるか、又は導体パターン形成が不十分であった。

Claims (19)

  1. 　ガラス板と、前記ガラス板の一方の主面上に設けられた第１導体パターンとを備え、
    　前記第１導体パターンは、
    　　前記ガラス板の前記一方の主面上に設けられた、リン含有率が５質量％以下の第１ニッケルめっき層と、
    　　前記第１ニッケルめっき層上に設けられた第１銅めっき層とを含んだコア基板。
  2. 　前記第１導体パターンの少なくとも一部の上に設けられた電極と、
    　前記第１導体パターンと前記電極との間に介在した誘電体層とを更に備え、
    　前記電極と、前記第１導体パターンのうち前記電極と向き合った部分と、前記誘電体層とはコンデンサを構成している請求項１に記載のコア基板。
  3. 　前記第１導体パターンの少なくとも一部の上に設けられた第１電極と、
    　前記第１電極と前記第１導体パターンとの間に介在した第２電極と、
    　前記第１及び第２電極間に介在した誘電体層とを更に備え、
    　前記第１及び第２電極と前記誘電体層とはコンデンサを構成している請求項１に記載のコア基板。
  4. 　前記誘電体層は、酸化アルミニウム、タンタルオキサイド及びシリコンナイトライドの少なくとも一方を含んだ請求項２又は３に記載のコア基板。
  5. 　前記第１ニッケルめっき層の厚さは０．３μｍ以下である請求項１乃至４の何れか１項に記載のコア基板。
  6. 　前記第１導体パターンは、前記第１ニッケルめっき層と前記ガラス板との間に介在したチタン層と、前記チタン層と前記第１ニッケルめっき層との間に介在した銅層とを更に含んだ請求項１乃至５の何れか１項に記載のコア基板。
  7. 　前記ガラス板の他方の主面上に設けられた第２導体パターンを更に備え、
    　前記第２導体パターンは、
    　　前記ガラス板の前記他方の主面上に設けられた、リン含有率が５質量％以下の第２ニッケルめっき層と、
    　　前記第２ニッケルめっき層上に設けられた第２銅めっき層とを含んだ請求項１乃至６の何れか１項に記載のコア基板。
  8. 　前記ガラス板は貫通孔を有し、
    　前記コア基板は、前記貫通孔の側壁を被覆するとともに、前記第１及び第２導体パターンを互いに電気的に接続した導体層を更に備え、
    　前記導体層は、
    　　前記側壁上に設けられた、リン含有率が５質量％以下の第３ニッケルめっき層と、
    　　前記第３ニッケルめっき層上に設けられた第３銅めっき層とを含んだ請求項７に記載のコア基板。
  9. 　前記第３ニッケルめっき層は前記貫通孔の側壁に接触している請求項８に記載のコア基板。
  10. 　銅からなり、前記導体層と共に前記貫通孔を充填したビア、又は、樹脂からなり、前記導体層と共に前記貫通孔を充填したプラグを更に備えた請求項８又は９に記載のコア基板。
  11. 　請求項１乃至１０の何れか１項に記載のコア基板と、
    　前記第１導体パターンを間に挟んで前記ガラス板と向き合った配線層と、
    　前記第１導体パターンと前記配線層との間に介在した絶縁層とを備えた多層配線基板。
  12. 　請求項１乃至１０の何れか１項に記載のコア基板又は請求項１１に記載の多層配線基板と、
    　これに搭載された半導体チップとを備えた半導体パッケージ。
  13. 　請求項１２に記載の半導体パッケージと、
    　これを搭載したマザーボードとを備えた半導体モジュール。
  14. 　ガラス板と、
    　前記ガラス板の一方の主面上に設けられた、リン含有率が５質量％以下のニッケルめっき層と、
    　前記ニッケルめっき層上に設けられた銅めっき層とを備えた銅張基板。
  15. 　ガラス板の少なくとも一方の主面上に、無電解めっき法により、リン含有率が５質量％以下のニッケルめっき層を形成することと、
    　電解めっき法を利用して、前記ニッケルめっき層の一部を被覆した銅めっき層を形成することと、
    　前記ニッケルめっき層の他の部分を、エッチング剤として酸を用いてエッチングして、前記ニッケルめっき層の前記一部と前記銅めっき層とを含んだ導体パターンを形成することとを含んだコア基板の製造方法。
  16. 　前記エッチングに先立って、前記銅めっき層上にコンデンサを形成することを更に含み、前記エッチングは前記コンデンサの端面を露出させた状態で行う請求項１５に記載のコア基板の製造方法。
  17. 　前記ニッケルめっき層の形成に先立ち、前記ガラス板の一方の主面上に、スパッタ法又は気相堆積法により金属含有層を形成することを更に含んだ請求項１５又は１６に記載のコア基板の製造方法。
  18. 　前記ガラス板として貫通孔を有しているものを使用し、前記ニッケルめっき層は、前記ガラス板の前記一方の主面と、前記ガラス板の他方の主面と、前記貫通孔の側壁とに形成し、前記銅めっき層は、前記ニッケルめっき層のうち、前記ガラス板の前記一方の主面の一部、前記ガラス板の前記他方の主面の一部、及び、前記貫通孔の前記側壁上に位置した部分を被覆するように形成する請求項１５乃至１７の何れか１項に記載のコア基板の製造方法。
  19. 　前記エッチングの後に、前記貫通孔内の隙間を銅又は樹脂で充填することを更に含んだ請求項１８に記載のコア基板の製造方法。
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