JP2021111699A - 回路基板 - Google Patents
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- 239000011521 glass Substances 0.000 claims abstract description 100
- 239000004020 conductor Substances 0.000 claims abstract description 42
- 229920005989 resin Polymers 0.000 claims description 53
- 239000011347 resin Substances 0.000 claims description 53
- 239000010949 copper Substances 0.000 claims description 34
- 239000003990 capacitor Substances 0.000 claims description 29
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 26
- 229910052802 copper Inorganic materials 0.000 claims description 26
- 239000000758 substrate Substances 0.000 claims description 25
- 239000010409 thin film Substances 0.000 claims description 7
- 239000002184 metal Substances 0.000 claims description 4
- 229910052751 metal Inorganic materials 0.000 claims description 4
- 229910052759 nickel Inorganic materials 0.000 claims description 3
- 230000006866 deterioration Effects 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 172
- 239000011162 core material Substances 0.000 description 63
- 239000010408 film Substances 0.000 description 29
- 239000012790 adhesive layer Substances 0.000 description 18
- 238000007747 plating Methods 0.000 description 17
- 238000004519 manufacturing process Methods 0.000 description 15
- 238000005530 etching Methods 0.000 description 12
- 238000000034 method Methods 0.000 description 12
- 239000011241 protective layer Substances 0.000 description 5
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 4
- 238000004891 communication Methods 0.000 description 4
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- 239000002585 base Substances 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 238000001312 dry etching Methods 0.000 description 3
- 230000001965 increasing effect Effects 0.000 description 3
- 238000000206 photolithography Methods 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- 230000003746 surface roughness Effects 0.000 description 3
- PEEHTFAAVSWFBL-UHFFFAOYSA-N Maleimide Chemical compound O=C1NC(=O)C=C1 PEEHTFAAVSWFBL-UHFFFAOYSA-N 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 2
- 239000003822 epoxy resin Substances 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 238000010030 laminating Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 239000007769 metal material Substances 0.000 description 2
- AHHWIHXENZJRFG-UHFFFAOYSA-N oxetane Chemical compound C1COC1 AHHWIHXENZJRFG-UHFFFAOYSA-N 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 229920000647 polyepoxide Polymers 0.000 description 2
- 229920001225 polyester resin Polymers 0.000 description 2
- 239000004645 polyester resin Substances 0.000 description 2
- 229920005749 polyurethane resin Polymers 0.000 description 2
- 229920002050 silicone resin Polymers 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- 239000004593 Epoxy Substances 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- CDBYLPFSWZWCQE-UHFFFAOYSA-L Sodium Carbonate Chemical compound [Na+].[Na+].[O-]C([O-])=O CDBYLPFSWZWCQE-UHFFFAOYSA-L 0.000 description 1
- 239000003513 alkali Substances 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000005388 borosilicate glass Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000009713 electroplating Methods 0.000 description 1
- 239000005357 flat glass Substances 0.000 description 1
- 230000017525 heat dissipation Effects 0.000 description 1
- 230000006698 induction Effects 0.000 description 1
- 230000001939 inductive effect Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000000465 moulding Methods 0.000 description 1
- 230000007935 neutral effect Effects 0.000 description 1
- 238000007788 roughening Methods 0.000 description 1
- 239000010980 sapphire Substances 0.000 description 1
- 229910052594 sapphire Inorganic materials 0.000 description 1
- 230000001629 suppression Effects 0.000 description 1
- 238000005979 thermal decomposition reaction Methods 0.000 description 1
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- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H7/00—Multiple-port networks comprising only passive electrical elements as network components
- H03H7/01—Frequency selective two-port networks
- H03H7/0115—Frequency selective two-port networks comprising only inductors and capacitors
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- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
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- H03H3/00—Apparatus or processes specially adapted for the manufacture of impedance networks, resonating circuits, resonators
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- H03H7/01—Frequency selective two-port networks
- H03H7/17—Structural details of sub-circuits of frequency selective networks
- H03H7/1741—Comprising typical LC combinations, irrespective of presence and location of additional resistors
- H03H7/1775—Parallel LC in shunt or branch path
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- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
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- H05K1/0233—Filters, inductors or a magnetic substance
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- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
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- H05K1/0213—Electrical arrangements not otherwise provided for
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- H05K1/0243—Printed circuits associated with mounted high frequency components
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- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/0296—Conductive pattern lay-out details not covered by sub groups H05K1/02 - H05K1/0295
- H05K1/0298—Multilayer circuits
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- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
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- H05K1/16—Printed circuits incorporating printed electric components, e.g. printed resistor, capacitor, inductor
- H05K1/162—Printed circuits incorporating printed electric components, e.g. printed resistor, capacitor, inductor incorporating printed capacitors
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- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
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- H05K1/165—Printed circuits incorporating printed electric components, e.g. printed resistor, capacitor, inductor incorporating printed inductors
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/12—Mountings, e.g. non-detachable insulating substrates
- H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
- H01L23/15—Ceramic or glass substrates
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- H01L23/00—Details of semiconductor or other solid state devices
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- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49822—Multilayer substrates
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- H03H2001/0021—Constructional details
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- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/09—Shape and layout
- H05K2201/09209—Shape and layout details of conductors
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- Engineering & Computer Science (AREA)
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- Power Engineering (AREA)
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- Physics & Mathematics (AREA)
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Abstract
【課題】電子機器のコンパクト化且つ低背化に対応可能でありながら、層間の接続信頼性に優れた回路基板を提供する。【解決手段】貫通穴４４を有するガラスコア４１を用いてＬＣ回路を内蔵した回路基板において、貫通穴に形成された導体層１０が、ガラスコアの一方の面においては、その面に形成された配線パターン５０に接続されており、ガラスコアのもう一方の面においては、ガラスコアの面より突出した状態で、その面に形成された配線パターン５１と接続されている。その為、導体層と貫通穴との接触面積が大きくなる為、低背化に対応してガラスコアの薄型化を行った場合であっても、貫通穴における層間の接続信頼性の低下を抑制する事ができる。【選択図】図１
Description
本発明は、回路基板に関する。
スマートフォンの急激な普及を可能にしている無線通信システムは、ＲＦフロントエンドモジュール（ＲＦＦＭ：Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ Ｆｒｏｎｔ ｅｎｄ Ｍｏｄｕｌｅ）の高機能化に支えられている。ＲＦＦＭはフィルタ・パワーアンプ（ＰＡ：Ｐｏｗｅｒ Ａｍｐｌｉｆｉｅｒ)、ローノイズアンプ（ＬＮＡ：Ｌｏｗ Ｎｏｉｓｅ Ａｍｐｌｉｆｉｅｒ）、ＲＦスイッチから構成されており、部品の統合化が進むにつれて、回路が複雑になり部品点数も増加傾向にある。
特にＲＦＦＭの小型、薄型、多機能化等に伴い、ＲＦＦＭに搭載する部品点数が増えるが、それに対応するためＲＦＦＭのパッケージの多層配線基板の低背化の要求が増加している。このような半導体パッケージの低背化を容易に実現する方法の一つとして、薄型多層配線基板を用いる方法が知られている。
例えば、薄型多層配線基板の絶縁樹脂層を薄くすることでＲＦＦＭ全体を低背化する取り組みがなされてきた。
一方、半導体チップ等の電子部品を実装するための配線基板は、様々な形状や構造のものが提案されている。例えば、特許文献１には、配線基板の内層配線層の上下両側に絶縁樹脂層が形成され、絶縁樹脂層に形成されたビアの内部に備えられた導体が内層配線層のランドに接続された構造を有する配線基板が開示されている。
この技術は、内層配線層とランドの接続信頼性を確保しながら、最小限のランド面積として、内層配線層の配線密度を向上させる事を可能とした多層配線基板を提供する事ができる。しかしながら、多層配線基板の低背化については何ら配慮されていない。
この技術は、内層配線層とランドの接続信頼性を確保しながら、最小限のランド面積として、内層配線層の配線密度を向上させる事を可能とした多層配線基板を提供する事ができる。しかしながら、多層配線基板の低背化については何ら配慮されていない。
その為、内層配線層とランドの接続信頼性を確保しながら、最小限のランド面積として、内層配線層の配線密度を向上させ、且つ低背化をも可能とする技術が待望されていた。
本発明は、かかる事情に鑑みてなされたものであり、電子機器のコンパクト化且つ低背化に対応可能でありながら、層間の接続信頼性に優れた回路基板を提供することを課題とする。
上記の課題を解決する手段として、本発明の請求項１に記載の発明は、貫通穴を有するガラスコアを用いてＬＣ回路を内蔵した回路基板であって、
ＬＣ回路を形成した基本回路基板と、基本回路基板の表裏面に形成されたビルドアップ層とを備えており、
基本回路基板は、
ガラスコアの表裏面に形成された配線パターンと、
ガラスコアの貫通穴の内部に形成され、ガラスコアの表裏面の配線パターンを接続する導体層と、
ガラスコアの表裏面の少なくともいずれかの配線パターンを一方の電極とし、その上に形成された誘電体層とその誘電体層の上に形成されたもう一方の電極からなるキャパシタと、ガラスコアの、一方の面に形成された配線パターンと、もう一方の面に形成された配線パターンとを、貫通穴の内部に形成された導体層により順次直列に接続されてなるソレノイドコイルを含むインダクタと、からなるＬＣ回路と、を備えており、
導体層は、ガラスコアの一方の面に形成された配線パターンと接続し、且つガラスコアのもう一方の面から突出して備えられており、且つその突出した導体層は、そのガラスコアの面に形成された配線パターンと接続されており、
配線パターンと、導体層と、ＬＣ回路を含む基板の表裏面には絶縁樹脂層が形成されており、それらの絶縁樹脂層の上に形成された配線パターンは、絶縁樹脂層に形成された貫通穴を介してキャパシタの電極およびガラスコア上に形成された配線パターンと接続されていることを特徴とする回路基板である。
ＬＣ回路を形成した基本回路基板と、基本回路基板の表裏面に形成されたビルドアップ層とを備えており、
基本回路基板は、
ガラスコアの表裏面に形成された配線パターンと、
ガラスコアの貫通穴の内部に形成され、ガラスコアの表裏面の配線パターンを接続する導体層と、
ガラスコアの表裏面の少なくともいずれかの配線パターンを一方の電極とし、その上に形成された誘電体層とその誘電体層の上に形成されたもう一方の電極からなるキャパシタと、ガラスコアの、一方の面に形成された配線パターンと、もう一方の面に形成された配線パターンとを、貫通穴の内部に形成された導体層により順次直列に接続されてなるソレノイドコイルを含むインダクタと、からなるＬＣ回路と、を備えており、
導体層は、ガラスコアの一方の面に形成された配線パターンと接続し、且つガラスコアのもう一方の面から突出して備えられており、且つその突出した導体層は、そのガラスコアの面に形成された配線パターンと接続されており、
配線パターンと、導体層と、ＬＣ回路を含む基板の表裏面には絶縁樹脂層が形成されており、それらの絶縁樹脂層の上に形成された配線パターンは、絶縁樹脂層に形成された貫通穴を介してキャパシタの電極およびガラスコア上に形成された配線パターンと接続されていることを特徴とする回路基板である。
また、請求項２に記載の発明は、前記導体層は、下地との密着力が強いシード層と、金属層との積層体であることを特徴とする請求項１に記載の回路基板である。
また、請求項３に記載の発明は、前記シード層が、Ｔｉ、Ｃｒ、Ｎｉ、Ａｌの中から選ばれたいずれかの薄膜と、銅の薄膜からなる積層体である事を特徴とする請求項２に記載の回路基板である。
本発明の回路基板によれば、貫通穴を有するガラスコアの貫通穴に形成された導体層が、ガラスコアの一方の面に形成された配線パターンに接続されており、そこから貫通穴の内部を通って、ガラスコアの厚さを超えて、もう一方の面に突出して形成されている。その突出した部分でもう一方の面に形成された配線パターンと接続されている為、貫通穴および貫通穴から延伸して形成される導体層の長さが増大し、貫通穴と導体層が接する面積が大きくなる。その為、電子機器の低背化に伴って、回路基板が薄くなっても、層間接続信頼線が低下するのを抑制する事ができる。
＜回路基板＞
以下に、本発明の回路基板の実施形態について、図面を参照して説明する。尚、本明細書中、「上」とはガラス基板から遠ざかる方向をいい、「下」とはガラス基板に近づく方向をいう。
また、「回路素子」とは、抵抗器、キャパシタ、インダクタ、リアクトルなどの受動素子であり、更にはＬＣ回路の構成要素となる素子を指す。これらの回路素子は、複数帯域通信の内、少なくとも２ＧＨｚ以上の帯域で時分割二重化送受通信に使用するバンドパスフィルタを構成するＬＣフィルタの部品として使用されるものである。このＬＣフィルタは、ローパスフィルタ、ハイパスフィルタ、ダイプレクサ等の分波フィルタや、特定帯域のノイズを除去するノッチフィルタとして構成しても良い。
以下に、本発明の回路基板の実施形態について、図面を参照して説明する。尚、本明細書中、「上」とはガラス基板から遠ざかる方向をいい、「下」とはガラス基板に近づく方向をいう。
また、「回路素子」とは、抵抗器、キャパシタ、インダクタ、リアクトルなどの受動素子であり、更にはＬＣ回路の構成要素となる素子を指す。これらの回路素子は、複数帯域通信の内、少なくとも２ＧＨｚ以上の帯域で時分割二重化送受通信に使用するバンドパスフィルタを構成するＬＣフィルタの部品として使用されるものである。このＬＣフィルタは、ローパスフィルタ、ハイパスフィルタ、ダイプレクサ等の分波フィルタや、特定帯域のノイズを除去するノッチフィルタとして構成しても良い。
この様な機能を備えた回路基板において、それらの複数帯域通信の内、少なくとも２ＧＨｚ以上の帯域で時分割二重化送受通信（ＴＤＤ：Ｔｉｍｅ Ｄｉｖｉｓｉｏｎ Ｄｕｐｌｅｘ）に使用するバンドパスフィルタをＬＣフィルタで構成する事ができる。その様なＬＣフィルタのリアクタンス素子は、少なくともその構造の一部を回路基板内に有する事により回路基板の低背化に寄与する事ができる。またＬＣフィルタ以外のＲＦ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ、高周波）部品を回路基板に実装することで、よりコンパクトな回路基板を実現できる。
本発明の実施形態においては、回路基板に回路素子を内蔵することで、回路基板表面における、内蔵された回路素子の上方に位置する領域を、他の部品の実装に充てることができ、これにより高機能でありながらコンパクトな回路基板を実現できる。
次に、ガラス板をコア材として、その両面に配線層と絶縁樹脂層を片側ずつ形成した基板を例にとって、ＬＣ回路を構成する回路素子としてのキャパシタとインダクタの例をそれぞれ説明する。
キャパシタについては、二枚の電極の間に誘電体を挟んだ構造とする。
図２に示すように、キャパシタの例としては、不図示のガラス基板直上に、またはガラス基板上に形成した絶縁樹脂層１１の上に、導体パターンからなる電極１２を形成し、その電極１２の上に誘電体層１３を積層し、さらにその上に導体パターンからなる電極１４を積層したものである。電極１２と電極１４は、下地との密着層であるシード層と、その上に形成した低い電気抵抗を備えた導電層からなる多層構造であっても良い。
図２に示すように、キャパシタの例としては、不図示のガラス基板直上に、またはガラス基板上に形成した絶縁樹脂層１１の上に、導体パターンからなる電極１２を形成し、その電極１２の上に誘電体層１３を積層し、さらにその上に導体パターンからなる電極１４を積層したものである。電極１２と電極１４は、下地との密着層であるシード層と、その上に形成した低い電気抵抗を備えた導電層からなる多層構造であっても良い。
インダクタについては、らせん状のコイルと同様の性能を、貫通穴を備えた基板に内蔵することができる。
図３は、２列に並んだ貫通穴２３を有する平行平板状のガラス板を透明化して図示している。ガラス板の表裏面において、平行に延伸する２本の線に沿って等間隔に形成された貫通穴２３の開口部に対して、対向する位置にある開口部同士を、らせん状のコイルを形成する様に配線２１、２２を形成する。更に、ガラス板の表裏面を連通する貫通穴２３の内壁に導体層を形成し、ＴＧＶ（Ｔｈｒｏｕｇｈ Ｇｌａｓｓ Ｖｉａｓ）とする事によりらせん状のコイルからなるインダクタを形成する事ができる。
図３は、２列に並んだ貫通穴２３を有する平行平板状のガラス板を透明化して図示している。ガラス板の表裏面において、平行に延伸する２本の線に沿って等間隔に形成された貫通穴２３の開口部に対して、対向する位置にある開口部同士を、らせん状のコイルを形成する様に配線２１、２２を形成する。更に、ガラス板の表裏面を連通する貫通穴２３の内壁に導体層を形成し、ＴＧＶ（Ｔｈｒｏｕｇｈ Ｇｌａｓｓ Ｖｉａｓ）とする事によりらせん状のコイルからなるインダクタを形成する事ができる。
次に、基板内部に形成されるＬＣ回路によるバンドパスフィルタ（ＢＰＦ）について、説明する。ＢＰＦの基本的な回路図を図４に示す。回路図中のキャパシタの電気容量（以下キャパシタンス）とインダクタの誘導係数（以下インダクタンス）を適切に設定することによって、所望の帯域の周波数のみを通過させ、それ以外を遮断するバンドパス効果を発現させることができる。
図１４（ｙ）に例示した様に、キャパシタは、ガラスコア４１の上表面上の絶縁樹脂層４３に埋設されるようになっており、回路基板外部の電極と接続する場合には、絶縁樹脂層４３にビアホールを作り、その内部に形成または充填した導体を介して接続する事ができる。
また、インダクタは、ガラスコア４１内のＴＧＶと、ガラスコア４１の表裏面の配線（図３参照）をつないでソレノイドコイルを作ることにより形成する事ができる。インダクタの本体は、ガラスコア４１の内部と、その表裏面の絶縁樹脂層４３に埋設されるようになっており、回路基板最外層の電極との導通は、キャパシタと同様に、絶縁樹脂層４３内のビアホールを介して行うことができる。なお、インダクタＬ２（図４参照）は、バンドパスフィルタ間の干渉抑制調整回路用のリアクタンス素子である。
次に、本発明の回路基板を具体的に説明する。
図１５は、本発明の回路基板２００を模式的に例示した断面図である。
本発明の回路基板２００は、貫通穴４４を有するガラスコア４１を用いてＬＣ回路を内蔵した回路基板である。
図１５は、本発明の回路基板２００を模式的に例示した断面図である。
本発明の回路基板２００は、貫通穴４４を有するガラスコア４１を用いてＬＣ回路を内蔵した回路基板である。
本発明の回路基板２００は、ＬＣ回路を形成した基本回路基板１００（図１４（ｚ）参照）と、基本回路基板１００の表裏面に形成されたビルドアップ層７０と、を備えている。図１５は、ビルドアップ層７０が１層（１組の絶縁樹脂層と配線パターン）である場合を例示しているが、２層以上のビルドアップ層であっても良い。
図１４（ｚ）に例示した様に、基本回路基板１００は、ガラスコア４１の表裏面に形成された配線パターン５０、５１と、ガラスコア４１の貫通穴４４の内部に形成され、ガラスコア４１の表裏面の配線パターン５０、５１を接続する導体層１０と、ガラスコア４１の表裏面の少なくともいずれかの配線パターン５０または５１を一方の電極とし、その上に形成された誘電体層１３とその誘電体層１３の上に形成されたもう一方の電極からなるキャパシタと、ガラスコア４１の、一方の面に形成された配線パターン５０と、もう一方の面に形成された配線パターン５１とを、貫通穴４４の内部に形成された導体層１０により順次直列に接続されてなるソレノイドコイルを含むインダクタと、からなるＬＣ回路と、を備えている。この様に、インダクタがガラスコア４１の表裏面の配線パターン５０、５１を貫通穴４４の導体層１０によって直列接続されたコイルまたは、配線パターン５０、５１の一部から形成されている事により、個別素子からなるインダクタを使用する場合と比較して著しく薄くする事が可能となる。
導体層１０は、ガラスコア４１の一方の面に形成された配線パターン５１と接続し、且つガラスコア４１のもう一方の面から突出して備えられており、且つその導体層の突出部１５は、そのガラスコア４１の導体層の突出部１５側の面に形成された配線パターン５０と接続されている。導体層１０がガラスコア４１のもう一方の面から突出して備えられているため、導体層１０がガラスコア４１の内壁面と接する面積が増大する。その為、低背化の為、ガラスコア４１を薄くする事により、導体層１０とガラスコア４１の内壁面との接触面積が減少するが、その事による接続信頼性の低下を抑制する事ができる。
図１を用いて、更に詳しく説明する。
導体層１０は貫通穴４４の内壁面に形成されており、ガラスコア４１の一方の面に形成された配線パターン５１と接続している。ここで導体層１０は、第一密着層４２とその上に形成された配線層４５（図６（ｆ）参照）と同じ電解銅めっき層から構成されている。
一方、ガラスコア４１のもう一方に面においては、図１においては第一密着層４２がガラスコア４１の下側の面から突出して形成され、その内側に導体層１０が形成されている
様に示しているが、実際には、第一密着層４２の厚さは０．３〜０．６μｍ程度であり、導体層１０は、例えば５μｍとすることができる。
その為、導体層１０は第一密着層４２の１０倍程度の厚さを備えており、突出して形成された部分は、概ね導体層１０で形成されていると考えてよい。従って、突出した長さだけ導体層１０が長くなった状態となり、その分だけ、ガラスコア４１の内壁面との接触面積が増大する。その結果、変形させようとする応力に抵抗する力が強くなる事により、層間の接続信頼性が向上する。
導体層１０は貫通穴４４の内壁面に形成されており、ガラスコア４１の一方の面に形成された配線パターン５１と接続している。ここで導体層１０は、第一密着層４２とその上に形成された配線層４５（図６（ｆ）参照）と同じ電解銅めっき層から構成されている。
一方、ガラスコア４１のもう一方に面においては、図１においては第一密着層４２がガラスコア４１の下側の面から突出して形成され、その内側に導体層１０が形成されている
様に示しているが、実際には、第一密着層４２の厚さは０．３〜０．６μｍ程度であり、導体層１０は、例えば５μｍとすることができる。
その為、導体層１０は第一密着層４２の１０倍程度の厚さを備えており、突出して形成された部分は、概ね導体層１０で形成されていると考えてよい。従って、突出した長さだけ導体層１０が長くなった状態となり、その分だけ、ガラスコア４１の内壁面との接触面積が増大する。その結果、変形させようとする応力に抵抗する力が強くなる事により、層間の接続信頼性が向上する。
図１４（ｚ）に示した様に、配線パターン５０、５１と、導体層１０と、ＬＣ回路を含む基板の表裏面には絶縁樹脂層４３が形成されており、それらの絶縁樹脂層４３の上に形成された配線パターン５０´、５１´は、絶縁樹脂層４３に形成された貫通穴５６を介してキャパシタの上電極およびガラスコア４１上に形成された配線パターン５０、５１と接続されていることが特徴である。なお、貫通穴５６の内部は電解銅めっき４９が充填されている。
こうする事により、ガラスコア４１にインダクタとキャパシタからなるＬＣ回路を内蔵した基本的な回路基板１００が得られる。
こうする事により、ガラスコア４１にインダクタとキャパシタからなるＬＣ回路を内蔵した基本的な回路基板１００が得られる。
更に、基本的な回路基板１００の表裏面に、１層以上のビルドアップ層を形成する事により、本発明の回路基板２００（図１５（ａａ）参照）を得る事ができる。
更に、図１６（ｂｂ）に例示した様に、回路基板２００に高周波用部品５７を実装後、その上からモールド樹脂５８によりモールドする事により、本発明のモジュール基板３００（図１７（ｃｃ）参照）を得る事ができる。
また、導体層１０は、下地との密着力が強いシード層と、導電性が高い金属層と、の積層体である事が好ましい。
また、シード層としては、下地となるガラスや絶縁性樹脂との密着力が強い金属材料、例えばＴｉ、Ｃｒ、Ｎｉ、Ａｌの中から選ばれたいずれかの薄膜と、導電性が高い金属材料、例えば銅のスパッタ薄膜や無電解銅めっき薄膜からなる積層体である事が好ましい。金属層としては、比較的に短時間のうちに、数μｍ以上の膜厚を形成可能である電解銅めっき被膜が好ましい。
＜回路基板作製プロセス＞
次に、図５〜１７を用いて、ガラス基板を用いた回路基板作製プロセスの一例を示す。
次に、図５〜１７を用いて、ガラス基板を用いた回路基板作製プロセスの一例を示す。
（回路設計）
まず回路設計を行うため、通過又は遮断する周波数帯域に応じて、必要なキャパシタンスとインダクタンスを、シミュレーションソフトによって算出する。例えば３４００ＭＨｚ以上、３６００ＭＨｚ以下の帯域について、図４に示すような回路構成において、所望の特性を実現するための素子の仕様を表１、表２に示す。ここで、インダクタＬ１とＬ３については、インダクタンスが非常に小さいため、コイルの形状（ソレノイド型インダクタ）にする必要がなく、一本の配線の自己インダクタンスで足りるため、表中では、その配線の寸法について示してある。
まず回路設計を行うため、通過又は遮断する周波数帯域に応じて、必要なキャパシタンスとインダクタンスを、シミュレーションソフトによって算出する。例えば３４００ＭＨｚ以上、３６００ＭＨｚ以下の帯域について、図４に示すような回路構成において、所望の特性を実現するための素子の仕様を表１、表２に示す。ここで、インダクタＬ１とＬ３については、インダクタンスが非常に小さいため、コイルの形状（ソレノイド型インダクタ）にする必要がなく、一本の配線の自己インダクタンスで足りるため、表中では、その配線の寸法について示してある。
２４９９ＭＨｚ以上、２６９０ＭＨｚ以下の帯域用のＢＰＦについても、同様の手順によって、キャパシタンス、インダクタンスを計算し、必要な回路の設計を行う（数値については省略）。
以上の回路設計に基づいて、必要な回路素子を備えた回路基板を製作する。
まず、図５（ａ）に示すように、低膨張のガラスコア４１（厚さ３００μｍ、ＣＴＥ（Ｃｏｅｆｆｉｃｉｅｎｔ ｏｆ Ｔｈｅｒｍａｌ Ｅｘｐａｎｓｉｏｎ、熱膨張率）：３．５ｐｐｍ／Ｋ）を準備する。
まず、図５（ａ）に示すように、低膨張のガラスコア４１（厚さ３００μｍ、ＣＴＥ（Ｃｏｅｆｆｉｃｉｅｎｔ ｏｆ Ｔｈｅｒｍａｌ Ｅｘｐａｎｓｉｏｎ、熱膨張率）：３．５ｐｐｍ／Ｋ）を準備する。
次いで図５（ｂ）に示すように、かかるガラスコア４１に開口径８０μｍ〜１００μｍの貫通穴４４を形成する。形成にあたっては、第一段階として、貫通穴４４の形成を所望する位置にＵＶレーザー光をパルス照射する事により、照射されたガラスに脆弱部を作り、第二段階として、ガラス板全体に対してフッ酸水溶液（フッ化水素酸）によるエッチングを行う。これにより脆弱部が選択的にエッチングされ、貫通穴４４が迅速に形成される。ガラスエポキシ基板を用いる場合と比較すると、より高精度な内径を持ち、且つ凹凸のない内壁面を有する貫通穴４４を形成できることとなる。
つぎに図５（ｃ）に示すように、接着剤層４６付きの支持体４７をガラスコア４１に貼合する。支持体４７は、例えば光を透過する性質（透明性）を有する材料から構成される基板である。支持体４７が透過する光の波長の範囲は、例えば３００ｎｍ以上２０００ｎｍ以下でもよく、３００ｎｍ以上１１００ｎｍ以下でもよい。支持体４７は、例えばレーザー光のような特定の波長を透過する性質を有するものでもよい。
支持体４７には、例えばガラス基板が用いられる。ガラスとしては、例えば石英ガラス、ホウケイ酸ガラス、無アルカリガラス、ソーダガラス、又はサファイアガラス等が用いられる。支持体４７の主面４７ａ（接着剤層４６と接する側の面）の表面粗さＲｚ（最大高さとも呼ばれる。）が０．０１μｍ以上であることによって、支持体４７を準備するコストの増加を抑制することができる。また、支持体４７の主面４７ａの表面粗さＲｚが５μｍ以下であることによって、主面４７ａの凹凸に起因した配線層４５（図６（ｆ）参照）の断線及び短絡等を抑制できる。
接着剤層４６は、剥離層４６ａ及び保護層４６ｂを含み支持体４７とガラスコア４１とを互いに接着するための層である。
剥離層４６ａは、支持体４７の主面４７ａ上に設けられており、光の照射により分解可能な樹脂を含んでいる。例えば光としてレーザー光を用い、剥離層４６ａに含まれる樹脂として、レーザー光が照射されることによって熱分解可能な樹脂が用いられる。剥離層４６ａに含まれる樹脂としては、例えばエポキシ樹脂、ポリウレタン樹脂、シリコーン樹脂、ポリエステル樹脂、オキセタン樹脂、及びマレイミド樹脂の内の１種又はこれらの樹脂の２種類以上が混合された樹脂等が用いられる。
保護層４６ｂは、剥離層４６ａの上に形成されており、保護層４６ｂは、レーザー光によるガラス剥離の際に発生する熱による基板へのダメージを防ぐ役目がある。材質はエポキシ樹脂、ポリウレタン樹脂、シリコーン樹脂、ポリエステル樹脂、オキセタン樹脂、およびマレイミド樹脂の内1の1種類又はこれらの樹脂の２種類以上が混合された樹脂等が用いられており、光により硬化する成分を含む層である。
接着剤層４６の厚さは、例えば２０μｍ以上１００μｍ以下である事が好ましい。
剥離層４６ａは、支持体４７の主面４７ａ上に設けられており、光の照射により分解可能な樹脂を含んでいる。例えば光としてレーザー光を用い、剥離層４６ａに含まれる樹脂として、レーザー光が照射されることによって熱分解可能な樹脂が用いられる。剥離層４６ａに含まれる樹脂としては、例えばエポキシ樹脂、ポリウレタン樹脂、シリコーン樹脂、ポリエステル樹脂、オキセタン樹脂、及びマレイミド樹脂の内の１種又はこれらの樹脂の２種類以上が混合された樹脂等が用いられる。
保護層４６ｂは、剥離層４６ａの上に形成されており、保護層４６ｂは、レーザー光によるガラス剥離の際に発生する熱による基板へのダメージを防ぐ役目がある。材質はエポキシ樹脂、ポリウレタン樹脂、シリコーン樹脂、ポリエステル樹脂、オキセタン樹脂、およびマレイミド樹脂の内1の1種類又はこれらの樹脂の２種類以上が混合された樹脂等が用いられており、光により硬化する成分を含む層である。
接着剤層４６の厚さは、例えば２０μｍ以上１００μｍ以下である事が好ましい。
次に図５（ｄ）に示すように貫通穴２３の底部に露出している接着剤層４６をエッチングする。例えば、ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）でエッチングする場合、ＣＦ４とＯ２の混合ガスを用い、約１．６Ｐａ（真空度１２０ｍｍＴｏｒｒ）、出力８０Ｗで接着剤層４６がガラス下面から、例えば１μｍ以上の深さになるようにエッチングして、接着層４６の保護層４６ｂを１μｍ以上除去する。
次に、図６（ｅ）に示すように、配線層４５（図６（ｆ）参照）の下およびガラスコア
４１の貫通穴４４の内壁面の第一密着層４２として、ガラスコア４１の表面全面に、例えばＴｉ膜とＣｕ膜を、この順序でスパッタリング法にて２層製膜して、ガラス表面と、貫通穴４４の底部の接着剤層４６表面の導電化を行う。ガラス表面などの導電化を行う事により、電解めっきが可能となる膜厚に設定すればよく、例えば、Ｔｉ膜を５０ｎｍ、Ｃｕ膜を３００ｎｍに設定すれば良い。
４１の貫通穴４４の内壁面の第一密着層４２として、ガラスコア４１の表面全面に、例えばＴｉ膜とＣｕ膜を、この順序でスパッタリング法にて２層製膜して、ガラス表面と、貫通穴４４の底部の接着剤層４６表面の導電化を行う。ガラス表面などの導電化を行う事により、電解めっきが可能となる膜厚に設定すればよく、例えば、Ｔｉ膜を５０ｎｍ、Ｃｕ膜を３００ｎｍに設定すれば良い。
次に、図６（ｆ）に示す様に、電解銅めっきにより配線層４５を形成する。銅めっきの厚さは特に限定する必要は無いが、例えば数μｍ〜数十μｍとすることができる。
次に、図６（ｇ）に示す様に、配線層４５の上に配線パターン５１を形成するためのドライフィルムレジスト層５３を形成する。
次に、図７（ｈ）に示す様に、銅のエッチング液を用いて、電解銅めっきからなる配線層４５のドライフィルムレジスト層５３に被覆されていない部分をエッチング除去する。
この段階において、図７（ｈ）に示すように、ガラスコア４１の表裏面は、ガラス面が露出した部分と、第一密着層４２の上に電解銅めっきが積層された配線パターン５１の部分が混在している。図７（ｈ）の工程で、配線パターン５１の所定の位置には、キャパシタの下電極（図示省略）が形成される。
次に、図７（ｉ）に示すように、まずガラスコア４１のキャパシタを形成する側の面全体に、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｕｒ Ｄｅｐｏｓｉｔｉｏｎ）製膜法にて、例えば厚さ２００ｎｍ乃至４００ｎｍで、ＳｉＮ膜を形成してキャパシタの誘電体層１３を形成する。
更に、図７（ｊ）に示すように、キャパシタの上電極を形成する際のシード層５２として、スパッタ製膜法にて、Ｔｉ膜とＣｕ膜を、例えば、おのおの５０ｎｍ、３００ｎｍにて、この順序で誘電体層１３の上全体に製膜する。
続いて、図８（ｋ）に示すように、キャパシタの上電極を形成すべく、フォトリソグラフィーにて、上電極を形成する部分のみをドライフィルムレジスト層５３から露出させた状態とする。
ついで図８（ｌ）に示すように、電解銅めっきにて、厚さ９〜１０μｍにて上電極５４を形成する。
その後、図９（ｍ）に示すように、ドライフィルムレジスト層５３を除去する。この時点では、キャパシタ以外にもＳｉＮ層などが積層されている。
次に、図９（ｎ）に示すように、余分な第一密着層４２、めっきシード層などを除去すべく、まずフォトリソグラフィーにて、上記キャパシタの上電極５４上のみをドライフィルムレジスト５５で保護する。
続いて、図１０（ｏ）に示すように、キャパシタの上電極５４を製膜する際のスパッタ銅層のうち、余分な部分を除去するべく、ウエットエッチング法にて基板を処理し、余分な部分のＴｉ層、ＳｉＮ層を除去すべく、基板をドライエッチング法にて処理する。
具体的には、まず余分な部分で一番上にあるスパッタＣｕ層をエッチング液にて除去する。つぎに、その下のスパッタＴｉ層とＣＶＤ製膜したＳｉＮ層を、ドライエッチングにて除去する。
具体的には、まず余分な部分で一番上にあるスパッタＣｕ層をエッチング液にて除去する。つぎに、その下のスパッタＴｉ層とＣＶＤ製膜したＳｉＮ層を、ドライエッチングにて除去する。
そのあとで、図１０（ｐ）に示すように、キャパシタの上電極５４を保護していたドライフィルムレジスト５５を剥離除去する。
つぎに、図１１（ｑ）に示すように、ガラスコア４１の上面に、例えば味の素ファインテクノ株式会社製の絶縁樹脂（商品名「ＡＢＦ ＧＸ−Ｔ３１Ｒ」）を貼付して、絶縁樹脂層４３を形成する。加工は真空プレスラミネート装置にて、ガラスコア４１の貫通穴４４の内部にボイドが形成される事なく絶縁樹脂をラミネートする。絶縁樹脂層４３の厚さは、例えば３５μｍ程度とし、キャパシタの上電極５４まで確実に埋没するようにする。
次に、図１１（ｒ）に示すように、ガラスコア４１から支持体４７を剥離する。剥離に際して、支持体４７を通して接着剤層４６にレーザー光を照射する。支持体４７全体に亘ってレーザー光を照射してもよいし、支持体４７の所望の位置にレーザー光を照射してもよい。
この工程においては、接着剤層４６内の樹脂を確実に分解し、剥離可能とする観点から、直線的に往復させながら支持体４７全体にレーザー光を照射する。レーザー光は、例えば３００ｎｍ以上２０００ｎｍ以下の波長を有してもよく、３００ｎｍ以上１５００ｎｍ以下の波長を有していてもよく、３００ｎｍ以上１１００ｎｍ以下の波長を有していてもよい。レーザー光を出射する装置の一例として１０６４ｎｍの波長の光を出射するＹＡＧレーザー装置、５３２ｎｍの波長の２倍高調波ＹＡＧレーザー装置、又は７８０ｎｍ以上１３００ｎｍ以下の波長の光を出射する半導体レーザー装置等を使用する事ができる。支持体４７は透明性を有しており、レーザー光を透過する。よって、支持体４７を透過したレーザー光のエネルギーは、接着剤層４６に吸収される。吸収されたレーザー光のエネルギーは、接着剤層４６内にて熱エネルギーに変換される。この熱エネルギーによって、接着剤層４６の樹脂は熱分解温度に達し、熱分解する。この事によって、接着剤層４６が支持体４７とガラスコア４１とを接着する力が弱まり、剥離可能となる。
この工程においては、接着剤層４６内の樹脂を確実に分解し、剥離可能とする観点から、直線的に往復させながら支持体４７全体にレーザー光を照射する。レーザー光は、例えば３００ｎｍ以上２０００ｎｍ以下の波長を有してもよく、３００ｎｍ以上１５００ｎｍ以下の波長を有していてもよく、３００ｎｍ以上１１００ｎｍ以下の波長を有していてもよい。レーザー光を出射する装置の一例として１０６４ｎｍの波長の光を出射するＹＡＧレーザー装置、５３２ｎｍの波長の２倍高調波ＹＡＧレーザー装置、又は７８０ｎｍ以上１３００ｎｍ以下の波長の光を出射する半導体レーザー装置等を使用する事ができる。支持体４７は透明性を有しており、レーザー光を透過する。よって、支持体４７を透過したレーザー光のエネルギーは、接着剤層４６に吸収される。吸収されたレーザー光のエネルギーは、接着剤層４６内にて熱エネルギーに変換される。この熱エネルギーによって、接着剤層４６の樹脂は熱分解温度に達し、熱分解する。この事によって、接着剤層４６が支持体４７とガラスコア４１とを接着する力が弱まり、剥離可能となる。
図１２（ｓ）は、支持体４７と接着剤層４６が剥離された基板を示している。
次に図１２（ｔ）に示すように、ガラスコア４１の下面および貫通穴４４の凸部に第二密着層４８として、ガラスコア４１の下面全面にＴｉ膜とＣｕ膜を、この順序でスパッタリング法にて２層製膜して、ガラス下面の導電化を行う。膜の厚さは、例えばＴｉ膜を５０ｎｍ、Ｃｕ膜を３００ｎｍに設定すれば良い。
次に、図１２（ｕ）に示すように、電解銅めっきにより、第二密着層４８の上に配線層４５´を形成する。
次に、図１３（ｖ）に示すように、配線層４５´の上にレジストパターン３１を形成する。
次に、図１３（ｗ）に示すように、レジストパターン３１をエッチングマスクとして配線層４５´をエッチング除去する。配線層４５´は電解銅めっき層であるため、銅のエッチング液を使用してエッチングを行い、更にその下地にある第二密着層（スパッタ銅層とスパッタＴｉ層）４８を、それぞれ、銅のエッチング液による湿式エッチングとドライエッチングによってエッチング除去する事により、配線パターン５０が形成される。
次に、図１３（ｘ）に示すように、レジストパターン３１を剥離する。この様にして、ガラスコア４１の上に、第二密着層４８と配線層４５´の積層パターンである配線パターン５０が形成される。
つぎに、図１４（ｙ）に示すように、ガラスコア４１の配線パターン５０が形成されて
いる下面に、例えば味の素ファインテクノ株式会社製の絶縁樹脂（商品名「ＡＢＦ ＧＸ−Ｔ３１Ｒ」）を貼付して、絶縁樹脂層（樹脂ビルド層）４３を形成する。加工は真空プレスラミネート装置にて、配線パターン５０にボイドが形成される事なく絶縁樹脂をラミネートする。絶縁樹脂層４３の厚さは、例えば３５μｍ程度とし、配線パターン５０まで確実に埋没するようにする。
いる下面に、例えば味の素ファインテクノ株式会社製の絶縁樹脂（商品名「ＡＢＦ ＧＸ−Ｔ３１Ｒ」）を貼付して、絶縁樹脂層（樹脂ビルド層）４３を形成する。加工は真空プレスラミネート装置にて、配線パターン５０にボイドが形成される事なく絶縁樹脂をラミネートする。絶縁樹脂層４３の厚さは、例えば３５μｍ程度とし、配線パターン５０まで確実に埋没するようにする。
次に、図１４（ｚ）に示すように、レーザー加工によって、絶縁樹脂層４３の導通をとりたい位置に、ガラスコアの配線パターン５０、５１に達する貫通穴５６を形成する。貫通穴５６の直径は、６０μｍ程度が好ましい。
図示していないが、ガラスコア４１の表裏面の絶縁樹脂層４３を、アルカリ系の表面粗化液にて処理し、算術表面粗さＲａが、例えば６０ｎｍになるように調整する。これは、次の工程にて、シード層の密着力を高めるためのものである。
つぎに、図示していないが、表裏面の絶縁樹脂層４３に無電解銅めっきを施し、導電シード層を形成する。その厚さは、例えば０．６μｍとすれば良い。この処理によって、表裏面のみならず、先にレーザー加工にて形成した貫通穴５６の内壁面にも導電シード層が形成される。
次に、図示していないが、基板両面にドライフィルムレジストを貼付し、フォトリソグラフィー法によって、配線パターン５１´を設けたい部分に開口部を設ける。ついで、基板に電解銅めっきを施し、例えば厚さ１５μｍにて配線パターン５１´を形成する。また、この電解銅めっき処理において、絶縁樹脂層４３内の貫通穴５６の内部は電解銅めっき４９で満たされ、ガラスコア４１表面の配線パターン５０、５１との導通もとる事ができる。
その後、不要な導電シード層をエッチングで除去する事によって、図１４（ｚ）に示すようなＬＣ回路用の内蔵素子を含む基本的な回路基板１００が完成する。
基本的な回路基板１００において、ガラスコア４１又は絶縁樹脂層４３の表面に平面状（たとえば渦巻き状）のリアクタンス素子（コイル）を形成することもできる。また、電気的に中性なスルーホールをリアクタンス素子間に配置し、相互誘導による損失を低減することも可能であり、スルーホール内にキャパシタンスを設けることも可能である。
また、ガラスコア４１に、絶縁樹脂層４３と銅の配線パターン５０、５１を積層した場合において、応力バランスの崩れからガラスコア４１の反りや割れが生じることを防ぐべく、例えばガラスコア４１の直上に、シリコンナイトライド層などを形成することができる。このシリコンナイトライド層は、銅の配線パターン５０、５１の残留応力をキャンセルする機能を持ち、この組み合わせにより応力調整したビルド配線層を構成する。ただし、シリコンナイトライド層は一例であり、これに限られることはない。
図１５（ａａ）に示す様に、基本的な回路基板１００の表裏面に、ビルドアップ層７０を、それぞれ１層以上形成する事により、本発明の回路基板２００を得る事ができる。図１５（ａａ）は、ブルドアップ層７０が１層形成された例を示している。
また、図１７（ｃｃ）に示すように、図１６（ｂｂ）に示した回路基板２００上に高周波部品５７を実装し、その上から、モールド樹脂５８でモールドする事により、モジュール基板３００とする事ができる。この様なモジュール基板３００は、高周波部品５７を実装した面とは反対側の面における導電性部材を、マザー基板（不図示）に接続することができる。この様にする事で、高周波部品５７などから発生する熱をマザー基板に流す事が
できる様になり、より大きな放熱面積を得る事ができる。
できる様になり、より大きな放熱面積を得る事ができる。
１０・・・（貫通穴内の）導体層
１１・・・絶縁樹脂層
１２・・・（キャパシタの）下電極
１３・・・（キャパシタの）誘電体層
１４・・・（キャパシタの）上電極
１５・・・（導体層の）突出部
２１、２２・・・配線
２３・・・貫通穴
３０・・・配線パターン
３１・・・レジストパターン
４１・・・ガラスコア
４２・・・第一密着層（Ｔｉ／Ｃｕスパッタ層）
４２ａ・・・Ｎｉめっき
４３・・・絶縁樹脂層
４４・・・貫通穴
４５、４５´・・・配線層
４６・・・接着層
４６ａ・・・剥離層
４６ｂ・・・保護層
４７・・・支持体
４７ａ・・・支持体表面
４８・・・第二密着層（Ｔｉ／Ｃｕスパッタ層）
４９・・・電解銅めっき
５０、５０´・・・配線パターン
５１、５１´・・・配線パターン
５２・・・シード層
５３・・・ドライフィルムレジスト層
５４・・・（キャパシタの）上電極
５５・・・（キャパシタ保護用の）ドライフィルムレジスト層
５６・・・貫通穴
５７・・・高周波用部品
５８・・・モールド樹脂
６５・・・配線
７０・・・ビルドアップ層
１００・・・基本的な回路基板
２００・・・回路基板
３００・・・モジュール基板
１１・・・絶縁樹脂層
１２・・・（キャパシタの）下電極
１３・・・（キャパシタの）誘電体層
１４・・・（キャパシタの）上電極
１５・・・（導体層の）突出部
２１、２２・・・配線
２３・・・貫通穴
３０・・・配線パターン
３１・・・レジストパターン
４１・・・ガラスコア
４２・・・第一密着層（Ｔｉ／Ｃｕスパッタ層）
４２ａ・・・Ｎｉめっき
４３・・・絶縁樹脂層
４４・・・貫通穴
４５、４５´・・・配線層
４６・・・接着層
４６ａ・・・剥離層
４６ｂ・・・保護層
４７・・・支持体
４７ａ・・・支持体表面
４８・・・第二密着層（Ｔｉ／Ｃｕスパッタ層）
４９・・・電解銅めっき
５０、５０´・・・配線パターン
５１、５１´・・・配線パターン
５２・・・シード層
５３・・・ドライフィルムレジスト層
５４・・・（キャパシタの）上電極
５５・・・（キャパシタ保護用の）ドライフィルムレジスト層
５６・・・貫通穴
５７・・・高周波用部品
５８・・・モールド樹脂
６５・・・配線
７０・・・ビルドアップ層
１００・・・基本的な回路基板
２００・・・回路基板
３００・・・モジュール基板
Claims (3)
- 貫通穴を有するガラスコアを用いてＬＣ回路を内蔵した回路基板であって、
ＬＣ回路を形成した基本回路基板と、基本回路基板の表裏面に形成されたビルドアップ層とを備えており、
基本回路基板は、
ガラスコアの表裏面に形成された配線パターンと、
ガラスコアの貫通穴の内部に形成され、ガラスコアの表裏面の配線パターンを接続する導体層と、
ガラスコアの表裏面の少なくともいずれかの配線パターンを一方の電極とし、その上に形成された誘電体層とその誘電体層の上に形成されたもう一方の電極からなるキャパシタと、ガラスコアの、一方の面に形成された配線パターンと、もう一方の面に形成された配線パターンとを、貫通穴の内部に形成された導体層により順次直列に接続されてなるソレノイドコイルを含むインダクタと、からなるＬＣ回路と、を備えており、
導体層は、ガラスコアの一方の面に形成された配線パターンと接続し、且つガラスコアのもう一方の面から突出して備えられており、且つその突出した導体層は、そのガラスコアの面に形成された配線パターンと接続されており、
配線パターンと、導体層と、ＬＣ回路を含む基板の表裏面には絶縁樹脂層が形成されており、それらの絶縁樹脂層の上に形成された配線パターンは、絶縁樹脂層に形成された貫通穴を介してキャパシタの電極およびガラスコア上に形成された配線パターンと接続されていることを特徴とする回路基板。 - 前記導体層は、下地との密着力が強いシード層と、金属層との積層体であることを特徴とする請求項１に記載の回路基板。
- 前記シード層が、Ｔｉ、Ｃｒ、Ｎｉ、Ａｌの中から選ばれたいずれかの薄膜と、銅の薄膜からなる積層体である事を特徴とする請求項２に記載の回路基板。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2020002788A JP7512594B2 (ja) | 2020-01-10 | 回路基板 | |
| PCT/JP2021/000204 WO2021141045A1 (ja) | 2020-01-10 | 2021-01-06 | 回路基板 |
| CN202180007084.XA CN114788427A (zh) | 2020-01-10 | 2021-01-06 | 电路基板 |
| EP21738039.3A EP4089724A4 (en) | 2020-01-10 | 2021-01-06 | PRINTED CIRCUIT BOARD |
| US17/860,438 US20220346226A1 (en) | 2020-01-10 | 2022-07-08 | Circuit board |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2020002788A JP7512594B2 (ja) | 2020-01-10 | 回路基板 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2021111699A true JP2021111699A (ja) | 2021-08-02 |
| JP7512594B2 JP7512594B2 (ja) | 2024-07-09 |
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ID=
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2023042544A1 (ja) * | 2021-09-15 | 2023-03-23 | 凸版印刷株式会社 | 配線基板 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2023042544A1 (ja) * | 2021-09-15 | 2023-03-23 | 凸版印刷株式会社 | 配線基板 |
Also Published As
| Publication number | Publication date |
|---|---|
| WO2021141045A1 (ja) | 2021-07-15 |
| US20220346226A1 (en) | 2022-10-27 |
| EP4089724A4 (en) | 2023-08-16 |
| CN114788427A (zh) | 2022-07-22 |
| EP4089724A1 (en) | 2022-11-16 |
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