WO2021141045A1 - 回路基板 - Google Patents

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WO2021141045A1
WO2021141045A1 PCT/JP2021/000204 JP2021000204W WO2021141045A1 WO 2021141045 A1 WO2021141045 A1 WO 2021141045A1 JP 2021000204 W JP2021000204 W JP 2021000204W WO 2021141045 A1 WO2021141045 A1 WO 2021141045A1
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glass core
wiring
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小野原　淳
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凸版印刷株式会社
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    • H05K2201/09545—Plated through-holes or blind vias without lands

Definitions

  • the present invention relates to a circuit board.
  • the wireless communication system that enables the rapid spread of smartphones is supported by the high functionality of RF front-end modules (RFFM: Radio Frequency Front end Module).
  • the RFFM consists of a filter power amplifier (PA: Power Amplifier), a low noise amplifier (LNA: Low Noise Amplifier), and an RF switch.
  • PA Power Amplifier
  • LNA Low Noise Amplifier
  • Patent Document 1 insulating resin layers are formed on both the upper and lower sides of the inner layer wiring layer of the wiring board, and the conductor provided inside the via formed in the insulating resin layer is connected to the land of the inner layer wiring layer.
  • a wiring board having a structure is disclosed.
  • This technology can provide a multi-layer wiring board that can improve the wiring density of the inner layer wiring layer with the minimum land area while ensuring the connection reliability between the inner layer wiring layer and the land.
  • no consideration is given to reducing the height of the multilayer wiring board.
  • the present invention has been made in view of such circumstances, and an object of the present invention is to provide a circuit board having excellent connection reliability between layers while being able to cope with compactness and low profile of electronic devices.
  • the present invention is a circuit board in which an LC circuit is built in by using a glass core having a through hole. It is equipped with a basic circuit board on which an LC circuit is formed and a build-up layer formed on the front and back surfaces of the basic circuit board.
  • the basic circuit board is Wiring patterns formed on the front and back of the glass core, A conductor layer formed inside the through hole of the glass core and connecting the wiring patterns on the front and back surfaces of the glass core, A capacitor consisting of at least one of the wiring patterns on the front and back surfaces of the glass core as one electrode, a dielectric layer formed on the dielectric layer, and the other electrode formed on the dielectric layer, and the glass core.
  • An inductor including a solenoid coil in which a wiring pattern formed on one surface and a wiring pattern formed on the other surface are sequentially connected in series by a conductor layer formed inside a through hole. It is equipped with an LC circuit consisting of The conductor layer is connected to a wiring pattern formed on one surface of the glass core and is provided so as to project from the other surface of the glass core, and the protruding conductor layer is provided on the surface of the glass core. It is connected to the formed wiring pattern and Insulating resin layers are formed on the front and back surfaces of the wiring pattern, the conductor layer, and the substrate including the LC circuit, and the wiring pattern formed on the insulating resin layers penetrates through the insulating resin layer.
  • a circuit board is provided that is connected to the electrodes of the capacitor and the wiring pattern formed on the glass core through the holes.
  • the conductor layer is provided with a circuit board according to the aspect, which is a laminate of a seed layer having a strong adhesion to a base and a metal layer.
  • the circuit board according to the aspect wherein the seed layer is a laminate composed of a thin film selected from Ti, Cr, Ni, and Al and a copper thin film. Provided.
  • a glass core having first and second main surfaces and each provided with one or more through holes extending from the first main surface to the second main surface.
  • a conductor layer including one or more first portions covering the side walls of the one or more through holes, and one or more second portions protruding from the second main surface at the positions of the one or more through holes.
  • a first wiring pattern provided on the first main surface and electrically connected to the conductor layer,
  • a circuit board provided on the second main surface and provided with a second wiring pattern covering the first or more second portions is provided.
  • circuit board according to the aspect, wherein the first or more second portions have a tapered shape.
  • a circuit board according to any of the above aspects, wherein the thickness of the glass core is in the range of 50 to 1000 ⁇ m.
  • the one or more second portions are on any of the above aspects projecting from the second main surface at a height within a range of 1 to 10 ⁇ m from the second main surface.
  • Such a circuit board is provided.
  • the conductor layer is provided on a first layer containing one or more elements selected from the group consisting of Ti, Cr, Ni and Al, and on the first layer.
  • a circuit board according to any of the above aspects, including a second layer containing copper.
  • the dielectric layer provided on the first wiring pattern and An electrode provided on the dielectric layer is further provided, and the electrode, the dielectric layer, and a portion of the first wiring pattern facing the electrode with the dielectric layer sandwiched between the electrodes are provided.
  • a circuit board according to any of the above aspects constituting the capacitor is provided.
  • At least a part of the first wiring pattern, at least a part of the conductor layer, and at least a part of the second wiring pattern are in the thickness direction of the glass core.
  • a circuit board according to any of the above aspects constituting a solenoid coil having spiral axes in intersecting directions.
  • One or more wiring patterns provided on the first main surface with the first wiring pattern interposed therebetween each containing a first insulating resin layer and a third wiring pattern provided on the first insulating resin layer.
  • 1st build-up layer and One or more each of which is provided on the second main surface with the second wiring pattern sandwiched between them and includes a second insulating resin layer and a third wiring pattern provided on the second insulating resin layer.
  • a circuit board according to any one of the above aspects, further comprising a second build-up layer of the above.
  • circuit board according to any of the above aspects and A packaged component including one or more components mounted on the circuit board is provided.
  • the one or more components are provided with a packaged component according to the above aspect including a high frequency component.
  • the conductor layer formed in the through hole of the glass core having the through hole is connected to the wiring pattern formed on one surface of the glass core, and the inside of the through hole is connected from there. It is formed so as to project through the other surface beyond the thickness of the glass core. Since the protruding portion is connected to the wiring pattern formed on the other surface, the length of the through hole and the conductor layer formed by extending from the through hole is increased, and the through hole and the conductor layer come into contact with each other. The area becomes large. Therefore, even if the circuit board becomes thinner due to the lowering of the height of the electronic device, it is possible to suppress the decrease in the interlayer connection trust line.
  • the "circuit element” is a passive element such as a resistor, a capacitor, an inductor, or a reactor, and further refers to an element that is a component of an LC circuit.
  • These circuit elements are used as components of an LC filter constituting a bandpass filter used for time-division duplex transmission / reception communication in a band of at least 2 GHz or more in a plurality of band communications.
  • This LC filter may be configured as a demultiplexing filter such as a low-pass filter, a high-pass filter, or a diplexer, or a notch filter for removing noise in a specific band.
  • a bandpass filter used for time division duplex transmission / reception communication (TDD: Time Division Duplex) in a band of at least 2 GHz or more among those multiple band communications shall be configured with an LC filter.
  • TDD Time Division Duplex
  • the reactance element of such an LC filter can contribute to the reduction of the height of the circuit board by having at least a part of its structure in the circuit board. Further, by mounting RF (Radio Frequency) components other than the LC filter on the circuit board, a more compact circuit board can be realized.
  • RF Radio Frequency
  • the region located above the incorporated circuit element on the surface of the circuit board can be allocated to the mounting of other components. It is possible to realize a compact circuit board with high functionality.
  • the capacitor has a structure in which a dielectric is sandwiched between two electrodes.
  • an electrode 12 having a conductor pattern is formed on the insulating resin layer 11 formed on the glass substrate or directly above the glass substrate (not shown), and the electrode 12 is formed.
  • a dielectric layer 13 is laminated on the top, and an electrode 14 made of a conductor pattern is further laminated on the dielectric layer 13.
  • the electrode 12 and the electrode 14 may have a multilayer structure composed of a seed layer which is an adhesion layer with a base and a conductive layer having a low electric resistance formed on the seed layer.
  • the same performance as spiral coils can be built into a board with through holes.
  • FIG. 3 shows a transparent flat glass plate having through holes 23 arranged in two rows.
  • a spiral coil is formed between the openings at positions facing each other with respect to the openings of the through holes 23 formed at equal intervals along two lines extending in parallel.
  • Wiring 21 and 22 are formed so as to be used. Further, by forming a conductor layer on the inner wall of the through hole 23 communicating with the front and back surfaces of the glass plate and forming it as a TGV (Through Glass Vias), an inductor made of a spiral coil can be formed.
  • TGV Three Glass Vias
  • a bandpass filter (BPF) using an LC circuit formed inside the substrate will be described.
  • the basic circuit diagram of the BPF is shown in FIG.
  • capacitance the electric capacitance of the capacitor
  • inductance the inductive coefficient of the inductor
  • the capacitor CP is embedded in the insulating resin layer 43 on the upper surface of the glass core 41, and when connected to the electrode outside the circuit board, the insulating resin layer 43 Via holes can be made in the glass and connected via conductors formed or filled inside the holes.
  • the inductor ID can be formed by connecting the TGV in the glass core 41 and the wiring (see FIG. 3) on the front and back surfaces of the glass core 41 to form a solenoid coil.
  • the main body of the inductor ID is embedded in the inside of the glass core 41 and the insulating resin layers 43 on the front and back surfaces thereof, and the conduction between the electrodes of the outermost layer of the circuit board is the insulating resin as in the capacitor CP. This can be done through the via holes in layer 43.
  • the above-mentioned structure for the capacitor CP can be adopted for, for example, one or more of the capacitors C1, C2 and C3. Further, the structure described above for the inductor ID can be adopted for, for example, one or more of the inductors L1, L2 and L3.
  • the inductor L2 (see FIG. 4) is a reactance element for an interference suppression adjustment circuit between bandpass filters.
  • FIG. 15AA is a cross-sectional view schematically illustrating the circuit board 200 according to the embodiment of the present invention.
  • the circuit board 200 is a circuit board in which an LC circuit is built in by using a glass core 41 having a through hole 44.
  • the circuit board 200 includes a basic circuit board 100 (see FIG. 14Z) on which an LC circuit is formed, and a build-up layer 70 formed on the front and back surfaces of the basic circuit board 100.
  • FIG. 15AA illustrates the case where the build-up layer 70 is one layer (a set of insulating resin layers and a wiring pattern), but it may be two or more build-up layers.
  • the basic circuit board 100 is formed inside the wiring patterns 50 and 51 formed on the front and back surfaces of the glass core 41 and the through holes 44 of the glass core 41, and is formed on the front and back surfaces of the glass core 41.
  • the conductor layer 10 connecting the wiring patterns 50 and 51 of the above, and at least one of the wiring patterns 50 or 51 on the front and back surfaces of the glass core 41 is used as one electrode, and the dielectric layer 13 formed on the electrode and the dielectric thereof.
  • a through hole is formed through a capacitor formed on the layer 13 and the other electrode, a wiring pattern 50 formed on one surface of the glass core 41, and a wiring pattern 51 formed on the other surface.
  • the inductor includes an inductor including a solenoid coil, which is sequentially connected in series by a conductor layer 10 formed inside 44, and an LC circuit including.
  • the inductor is formed from a coil in which the wiring patterns 50 and 51 on the front and back surfaces of the glass core 41 are connected in series by the conductor layer 10 of the through hole 44, or a part of the wiring patterns 50 and 51. It is possible to make the thickness significantly thinner than when an inductor composed of individual elements is used.
  • the conductor layer 10 is connected to a wiring pattern 51 formed on one surface of the glass core 41 and is provided so as to project from the other surface of the glass core 41, and the projecting portion 15 of the conductor layer is provided. It is connected to a wiring pattern 50 formed on the surface of the glass core 41 on the protruding portion 15 side of the conductor layer. Since the conductor layer 10 is provided so as to project from the other surface of the glass core 41, the area where the conductor layer 10 contacts the inner wall surface of the glass core 41 increases. Therefore, in order to reduce the height, by thinning the glass core 41, the contact area between the conductor layer 10 and the inner wall surface of the glass core 41 is reduced, but the decrease in connection reliability due to this can be suppressed. it can.
  • the conductor layer 10 is formed on the inner wall surface of the through hole 44, and is connected to the wiring pattern 51 formed on one surface of the glass core 41.
  • the conductor layer 10 is composed of the same electrolytic copper plating layer as the first adhesion layer 42 and the wiring layer 45 (see FIG. 6F) formed on the first adhesion layer 42.
  • the first adhesion layer 42 is formed so as to project from the lower surface of the glass core 41, and the conductor layer 10 is formed inside the first contact layer 42.
  • the thickness of the first adhesion layer 42 is about 0.3 to 0.6 ⁇ m, and the conductor layer 10 can be, for example, 5 ⁇ m.
  • the conductor layer 10 has a thickness of about 10 times that of the first adhesion layer 42, and the protruding portion is generally formed by the conductor layer 10. Therefore, the conductor layer 10 becomes longer by the protruding length, and the contact area with the inner wall surface of the glass core 41 increases by that amount. As a result, the force that resists the stress to be deformed becomes stronger, and the connection reliability between the layers is improved.
  • the insulating resin layers 43 are formed on the front and back surfaces of the wiring pattern 50, 51, the conductor layer 10, and the substrate including the LC circuit, and are formed on the insulating resin layers 43.
  • the wiring patterns 50'and 51' are connected to the wiring patterns 50 and 51 formed on the upper electrode of the capacitor and the glass core 41 via the through holes 56 formed in the insulating resin layer 43. It is a feature.
  • the inside of the through hole 56 is filled with electrolytic copper plating 49.
  • circuit board 200 (see FIG. 15AA) can be obtained by forming one or more build-up layers on the front and back surfaces of the basic circuit board 100.
  • the module substrate 300 (see FIG. 17CC) can be obtained by mounting the high-frequency component 57 on the circuit board 200 and then molding the high-frequency component 57 from above with the mold resin 58.
  • the conductor layer 10 is preferably a laminate of a seed layer having a strong adhesion to the base and a metal layer having a high conductivity.
  • a metal material having a strong adhesion to the underlying glass or an insulating resin for example, a thin film selected from Ti, Cr, Ni, and Al, and a metal material having high conductivity.
  • the laminate is made of a sputtered copper thin film or a copper-free copper plated thin film.
  • an electrolytic copper plating film capable of forming a film thickness of several ⁇ m or more in a relatively short time is preferable.
  • the required capacitance and inductance are calculated by simulation software according to the frequency band to pass or cut. For example, in the band of 3400 MHz or more and 3600 MHz or less, the specifications of the elements for realizing the desired characteristics in the circuit configuration as shown in FIG. 4 are shown in Tables 1 and 2.
  • Tables 1 and 2 the specifications of the elements for realizing the desired characteristics in the circuit configuration as shown in FIG. 4 are shown in Tables 1 and 2.
  • the inductance of the inductors L1 and L3 is very small, it is not necessary to make the shape of the coil (solenoid inductor), and the self-inductance of one wiring is sufficient. Therefore, in the table, the dimensions of the wiring are sufficient. Is shown.
  • a low-expansion glass core 41 (thickness 300 ⁇ m, CTE (Coefficient of Thermal Expansion, coefficient of thermal expansion): 3.5 ppm / K) is prepared.
  • a through hole 44 having an opening diameter of 80 ⁇ m to 100 ⁇ m is formed in the glass core 41.
  • a fragile portion is formed in the irradiated glass by pulsing UV laser light at a desired position to form the through hole 44
  • the entire glass plate is formed.
  • Etching is performed with an aqueous hydrofluoric acid solution (hydrofluoric acid).
  • hydrofluoric acid hydrofluoric acid
  • the support 47 is, for example, a substrate made of a material having a property of transmitting light (transparency).
  • the wavelength range of the light transmitted through the support 47 may be, for example, 300 nm or more and 2000 nm or less, or 300 nm or more and 1100 nm or less.
  • the support 47 may have a property of transmitting a specific wavelength such as laser light.
  • the support 47 for example, a glass substrate is used.
  • the glass for example, quartz glass, borosilicate glass, non-alkali glass, soda glass, sapphire glass and the like are used.
  • the cost of preparing the support 47 increases because the surface roughness Rz (also called the maximum height) of the main surface 47a (the surface in contact with the adhesive layer 46) of the support 47 is 0.01 ⁇ m or more. Can be suppressed. Further, when the surface roughness Rz of the main surface 47a of the support 47 is 5 ⁇ m or less, it is possible to suppress disconnection and short circuit of the wiring layer 45 (see FIG. 6F) due to the unevenness of the main surface 47a.
  • the adhesive layer 46 includes a release layer 46a and a protective layer 46b, and is a layer for adhering the support 47 and the glass core 41 to each other.
  • the release layer 46a is provided on the main surface 47a of the support 47 and contains a resin that can be decomposed by irradiation with light.
  • a resin that can be decomposed by irradiation with light For example, laser light is used as the light, and as the resin contained in the release layer 46a, a resin that can be thermally decomposed by being irradiated with the laser light is used.
  • the resin contained in the release layer 46a for example, one of epoxy resin, polyurethane resin, silicone resin, polyester resin, oxetane resin, maleimide resin, or a resin obtained by mixing two or more of these resins is used. Be done.
  • the protective layer 46b is formed on the peeling layer 46a, and the protective layer 46b has a role of preventing damage to the substrate due to heat generated when the glass is peeled by laser light.
  • the material one of one of epoxy resin, polyurethane resin, silicone resin, polyester resin, oxetane resin, and maleimide resin, or a resin in which two or more of these resins are mixed is used, and it is cured by light. It is a layer containing components.
  • the thickness of the adhesive layer 46 is preferably, for example, 20 ⁇ m or more and 100 ⁇ m or less.
  • the adhesive layer 46 exposed at the bottom of the through hole 23 is etched.
  • RIE Reactive Ion Etching
  • a mixed gas of CF 4 and O 2 is used, the adhesive layer 46 is about 1.6 Pa (vacuum degree 120 mm Torr), the output is 80 W, and the adhesive layer 46 is, for example, 1 ⁇ m or more from the lower surface of the glass. Etching to a depth removes the protective layer 46b of the adhesive layer 46 by 1 ⁇ m or more.
  • a Ti film is applied to the entire surface of the glass core 41.
  • Cu film are formed into two layers in this order by a sputtering method to conduct conductivity between the glass surface and the surface of the adhesive layer 46 at the bottom of the through hole 44.
  • the film thickness may be set so that electrolytic plating can be performed by making the glass surface or the like conductive.
  • the Ti film may be set to 50 nm and the Cu film may be set to 300 nm.
  • the wiring layer 45 is formed by electrolytic copper plating.
  • the thickness of the copper plating is not particularly limited, but can be, for example, several ⁇ m to several tens of ⁇ m.
  • a dry film resist layer 53 for forming the wiring pattern 51 is formed on the wiring layer 45.
  • a portion of the wiring layer 45 made of electrolytic copper plating that is not covered with the dry film resist layer 53 is etched and removed using a copper etching solution.
  • the front and back surfaces of the glass core 41 are a mixture of a portion where the glass surface is exposed and a portion of the wiring pattern 51 in which electrolytic copper plating is laminated on the first adhesion layer 42. ing.
  • a lower electrode (not shown) of the capacitor is formed at a predetermined position of the wiring pattern 51.
  • a SiN film is formed on the entire surface of the glass core 41 on the side where the capacitor is formed by a CVD (Chemical Vapor Deposition) film forming method, for example, with a thickness of 200 nm to 400 nm.
  • the dielectric layer 13 of the capacitor is formed.
  • the Ti film and the Cu film are dielectriced in this order at, for example, 50 nm and 300 nm, respectively, by a sputtering film forming method. A film is formed over the entire body layer 13.
  • the upper electrode 54 is formed with a thickness of 9 to 10 ⁇ m by electrolytic copper plating.
  • the dry film resist layer 53 is removed.
  • a SiN layer or the like is laminated in addition to the capacitor.
  • the substrate is treated by a wet etching method, and the excess portion Ti
  • the substrate is treated by a dry etching method in order to remove the layer and the SiN layer.
  • the sputtered Cu layer at the top of the excess part is removed with an etching solution.
  • the sputtered Ti layer underneath and the SiN layer formed by CVD film are removed by dry etching.
  • the dry film resist 55 that protected the upper electrode 54 of the capacitor is peeled off and removed.
  • an insulating resin (trade name "ABF GX-T31R") manufactured by Ajinomoto Fine-Techno Co., Ltd. is attached to the upper surface of the glass core 41 to form the insulating resin layer 43.
  • the processing is performed by a vacuum press laminating device, and the insulating resin is laminated without forming voids inside the through holes 44 of the glass core 41.
  • the thickness of the insulating resin layer 43 is set to, for example, about 35 ⁇ m so that the upper electrode 54 of the capacitor is surely buried.
  • the support 47 is peeled off from the glass core 41.
  • the adhesive layer 46 is irradiated with laser light through the support 47.
  • the laser beam may be irradiated over the entire support 47, or the laser beam may be irradiated at a desired position of the support 47.
  • the entire support 47 is irradiated with laser light while linearly reciprocating from the viewpoint of reliably decomposing the resin in the adhesive layer 46 and making it peelable.
  • the laser light may have, for example, a wavelength of 300 nm or more and 2000 nm or less, a wavelength of 300 nm or more and 1500 nm or less, or a wavelength of 300 nm or more and 1100 nm or less.
  • a YAG laser device that emits light having a wavelength of 1064 nm, a double harmonic YAG laser device that emits light having a wavelength of 532 nm, or a semiconductor laser device that emits light having a wavelength of 780 nm or more and 1300 nm or less.
  • the support 47 has transparency and transmits laser light. Therefore, the energy of the laser light transmitted through the support 47 is absorbed by the adhesive layer 46. The energy of the absorbed laser light is converted into heat energy in the adhesive layer 46. Due to this thermal energy, the resin of the adhesive layer 46 reaches the thermal decomposition temperature and is thermally decomposed. As a result, the force with which the adhesive layer 46 adheres the support 47 and the glass core 41 is weakened, and the adhesive layer 46 can be peeled off.
  • FIG. 12S shows a substrate from which the support 47 and the adhesive layer 46 have been peeled off.
  • a Ti film and a Cu film are sputtered on the entire lower surface of the glass core 41 as a second adhesion layer 48 on the lower surface of the glass core 41 and the convex portion of the through hole 44 by a sputtering method in this order.
  • a two-layer film is formed to make the lower surface of the glass conductive.
  • the thickness of the film may be set to, for example, 50 nm for the Ti film and 300 nm for the Cu film.
  • the wiring layer 45' is formed on the second adhesion layer 48 by electrolytic copper plating.
  • a resist pattern 31 is formed on the wiring layer 45'.
  • the wiring layer 45' is etched and removed using the resist pattern 31 as an etching mask. Since the wiring layer 45'is an electrolytic copper plating layer, etching is performed using a copper etching solution, and the second adhesion layer (spattered copper layer and sputtered Ti layer) 48 under the etching solution is made of copper, respectively.
  • the wiring pattern 50 is formed by removing the etching by wet etching with an etching solution and dry etching.
  • the resist pattern 31 is peeled off.
  • the wiring pattern 50 which is a laminated pattern of the second adhesion layer 48 and the wiring layer 45', is formed on the glass core 41.
  • an insulating resin (trade name "ABF GX-T31R") manufactured by Ajinomoto Fine-Techno Co., Ltd. is attached to the lower surface of the glass core 41 on which the wiring pattern 50 is formed.
  • the insulating resin layer (resin build layer) 43 is formed.
  • the processing is performed by a vacuum press laminating device, and the insulating resin is laminated without forming voids in the wiring pattern 50.
  • the thickness of the insulating resin layer 43 is set to, for example, about 35 ⁇ m so that the wiring pattern 50 is surely buried.
  • through holes 56 reaching the wiring patterns 50 and 51 of the glass core are formed at positions where the insulating resin layer 43 is desired to be electrically connected by laser processing.
  • the diameter of the through hole 56 is preferably about 60 ⁇ m.
  • the insulating resin layers 43 on the front and back surfaces of the glass core 41 are treated with an alkaline surface roughening liquid to adjust the arithmetic surface roughness Ra to be, for example, 60 nm. This is for increasing the adhesion of the seed layer in the next step.
  • electroless copper plating is applied to the insulating resin layers 43 on the front and back surfaces to form a conductive seed layer.
  • the thickness may be, for example, 0.6 ⁇ m.
  • dry film resists are attached to both sides of the substrate, and an opening is provided in a portion where the wiring pattern 51'is desired to be provided by a photolithography method.
  • electrolytic copper plating is applied to the substrate to form a wiring pattern 51'with a thickness of, for example, 15 ⁇ m. Further, in this electrolytic copper plating treatment, the inside of the through hole 56 in the insulating resin layer 43 is filled with the electrolytic copper plating 49, and conduction with the wiring patterns 50 and 51 on the surface of the glass core 41 can be obtained.
  • the basic circuit board 100 including the built-in element for the LC circuit as shown in FIG. 14Z is completed.
  • a planar (for example, spiral) reactance element can be formed on the surface of the glass core 41 or the insulating resin layer 43. Further, it is possible to arrange an electrically neutral through hole between the reactance elements to reduce the loss due to mutual induction, and it is also possible to provide a capacitance in the through hole.
  • a silicon nitride layer or the like can be formed. This silicon nitride layer has a function of canceling the residual stress of the copper wiring patterns 50 and 51, and constitutes a stress-adjusted build wiring layer by this combination.
  • the silicon nitride layer is an example, and the present invention is not limited to this.
  • the circuit board 200 can be obtained by forming one or more build-up layers 70 on the front and back surfaces of the basic circuit board 100.
  • FIG. 15AA shows an example in which one build-up layer 70 is formed.
  • the module substrate 300 can be obtained by mounting the high frequency component 57 on the circuit board 200 shown in FIG. 16BB and molding the high frequency component 57 from above with the molding resin 58.
  • a conductive member on a surface opposite to the surface on which the high frequency component 57 is mounted can be connected to a mother substrate (not shown). By doing so, the heat generated from the high frequency component 57 or the like can be passed to the mother substrate, and a larger heat dissipation area can be obtained.

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Abstract

電子機器のコンパクト化且つ低背化に対応可能でありながら、層間の接続信頼性に優れた回路基板を提供する。貫通穴（４４）を有するガラスコア（４１）を用いてＬＣ回路を内蔵した回路基板において、貫通穴に形成された導体層（１０）が、ガラスコアの一方の面においては、その面に形成された配線パターン５０に接続されており、ガラスコアのもう一方の面においては、ガラスコアの面より突出した状態で、その面に形成された配線パターン（５１）と接続されている。その為、導体層と貫通穴との接触面積が大きくなる為、低背化に対応してガラスコアの薄型化を行った場合であっても、貫通穴における層間の接続信頼性の低下を抑制する事ができる。

Description

回路基板
　本発明は、回路基板に関する。
　スマートフォンの急激な普及を可能にしている無線通信システムは、ＲＦフロントエンドモジュール（ＲＦＦＭ：Ｒａｄｉｏ　Ｆｒｅｑｕｅｎｃｙ　Ｆｒｏｎｔ　ｅｎｄ　Ｍｏｄｕｌｅ）の高機能化に支えられている。ＲＦＦＭはフィルタ・パワーアンプ（ＰＡ：Ｐｏｗｅｒ　Ａｍｐｌｉｆｉｅｒ)、ローノイズアンプ（ＬＮＡ：Ｌｏｗ　Ｎｏｉｓｅ　Ａｍｐｌｉｆｉｅｒ）、ＲＦスイッチから構成されており、部品の統合化が進むにつれて、回路が複雑になり部品点数も増加傾向にある。
　特にＲＦＦＭの小型、薄型、多機能化等に伴い、ＲＦＦＭに搭載する部品点数が増えるが、それに対応するためＲＦＦＭのパッケージの多層配線基板の低背化の要求が増加している。このような半導体パッケージの低背化を容易に実現する方法の一つとして、薄型多層配線基板を用いる方法が知られている。
　例えば、薄型多層配線基板の絶縁樹脂層を薄くすることでＲＦＦＭ全体を低背化する取り組みがなされてきた。
　一方、半導体チップ等の電子部品を実装するための配線基板は、様々な形状や構造のものが提案されている。例えば、特許文献１には、配線基板の内層配線層の上下両側に絶縁樹脂層が形成され、絶縁樹脂層に形成されたビアの内部に備えられた導体が内層配線層のランドに接続された構造を有する配線基板が開示されている。
　この技術は、内層配線層とランドの接続信頼性を確保しながら、最小限のランド面積として、内層配線層の配線密度を向上させる事を可能とした多層配線基板を提供する事ができる。しかしながら、多層配線基板の低背化については何ら配慮されていない。
　その為、内層配線層とランドの接続信頼性を確保しながら、最小限のランド面積として、内層配線層の配線密度を向上させ、且つ低背化をも可能とする技術が待望されていた。
日本国特開２０１１－１３４９５７号公報
　本発明は、かかる事情に鑑みてなされたものであり、電子機器のコンパクト化且つ低背化に対応可能でありながら、層間の接続信頼性に優れた回路基板を提供することを目的とする。
　本発明の一側面によると、貫通穴を有するガラスコアを用いてＬＣ回路を内蔵した回路基板であって、
　ＬＣ回路を形成した基本回路基板と、基本回路基板の表裏面に形成されたビルドアップ層とを備えており、
　基本回路基板は、
　ガラスコアの表裏面に形成された配線パターンと、
　ガラスコアの貫通穴の内部に形成され、ガラスコアの表裏面の配線パターンを接続する導体層と、
　ガラスコアの表裏面の少なくともいずれかの配線パターンを一方の電極とし、その上に形成された誘電体層とその誘電体層の上に形成されたもう一方の電極からなるキャパシタと、ガラスコアの、一方の面に形成された配線パターンと、もう一方の面に形成された配線パターンとを、貫通穴の内部に形成された導体層により順次直列に接続されてなるソレノイドコイルを含むインダクタと、からなるＬＣ回路と、を備えており、
　導体層は、ガラスコアの一方の面に形成された配線パターンと接続し、且つガラスコアのもう一方の面から突出して備えられており、且つその突出した導体層は、そのガラスコアの面に形成された配線パターンと接続されており、
　配線パターンと、導体層と、ＬＣ回路を含む基板の表裏面には絶縁樹脂層が形成されており、それらの絶縁樹脂層の上に形成された配線パターンは、絶縁樹脂層に形成された貫通穴を介してキャパシタの電極およびガラスコア上に形成された配線パターンと接続されている回路基板が提供される。
　本発明の他の側面によると、前記導体層は、下地との密着力が強いシード層と、金属層との積層体である上記側面に係る回路基板が提供される。
　本発明の更に他の側面によると、前記シード層が、Ｔｉ、Ｃｒ、Ｎｉ、Ａｌの中から選ばれたいずれかの薄膜と、銅の薄膜からなる積層体である上記側面に係る回路基板が提供される。
　本発明の更に他の側面によると、
　第１及び第２主面を有し、前記第１主面から前記第２主面まで各々が伸びた１以上の貫通穴が設けられたガラスコアと、
　前記１以上の貫通穴の側壁をそれぞれ被覆した１以上の第１部分と前記１以上の貫通穴の位置で前記第２主面からそれぞれ突出した１以上の第２部分とを含んだ導体層と、
　前記第１主面上に設けられ、前記導体層へ電気的に接続された第１配線パターンと、
　前記第２主面上に設けられ、前記１以上の第２部分を被覆した第２配線パターンと
を備えた回路基板が提供される。
　本発明の更に他の側面によると、前記１以上の第２部分は先細り形状を有している上記側面に係る回路基板が提供される。
　本発明の更に他の側面によると、前記ガラスコアの厚さは５０乃至１０００μｍの範囲内にある上記側面の何れかに係る回路基板が提供される。
　本発明の更に他の側面によると、前記１以上の第２部分は、前記第２主面から１乃至１０μｍの範囲内の高さで前記第２主面から突出している上記側面の何れかに係る回路基板が提供される。
　本発明の更に他の側面によると、前記導体層は、Ｔｉ、Ｃｒ、Ｎｉ及びＡｌからなる群より選択される１以上の元素を含有した第１層と、前記第１層上に設けられ、銅を含有した第２層とを含んだ上記側面の何れかに係る回路基板が提供される。
　本発明の更に他の側面によると、
　前記第１配線パターン上に設けられた誘電体層と、
　前記誘電体層上に設けられた電極と
を更に備え、前記電極と、前記誘電体層と、前記第１配線パターンのうち前記誘電体層を間に挟んで前記電極と向き合った部分とは、キャパシタを構成している上記側面の何れかに係る回路基板が提供される。
　本発明の更に他の側面によると、前記第１配線パターンの少なくとも一部と、前記導体層の少なくとも一部と、前記第２配線パターンの少なくとも一部とは、前記ガラスコアの厚さ方向と交差する方向にらせん軸を有するソレノイドコイルを構成している上記側面の何れかに係る回路基板が提供される。
　本発明の更に他の側面によると、
　前記第１配線パターンを間に挟んで前記第１主面上に設けられ、第１絶縁樹脂層と、前記第１絶縁樹脂層上に設けられた第３配線パターンとを各々が含んだ１以上の第１ビルドアップ層と、
　前記第２配線パターンを間に挟んで前記第２主面上に設けられ、第２絶縁樹脂層と、前記第２絶縁樹脂層上に設けられた第３配線パターンとを各々が含んだ１以上の第２ビルドアップ層と
を更に備えた上記側面の何れかに係る回路基板が提供される。
　本発明の更に他の側面によると、
　上記側面の何れかに係る回路基板と、
　前記回路基板に実装された１以上の部品と
を備えたパッケージ化部品が提供される。
　本発明の更に他の側面によると、前記１以上の部品は高周波部品を含んだ上記側面に係るパッケージ化部品が提供される。
　本発明の回路基板によれば、貫通穴を有するガラスコアの貫通穴に形成された導体層が、ガラスコアの一方の面に形成された配線パターンに接続されており、そこから貫通穴の内部を通って、ガラスコアの厚さを超えて、もう一方の面に突出して形成されている。その突出した部分でもう一方の面に形成された配線パターンと接続されている為、貫通穴および貫通穴から延伸して形成される導体層の長さが増大し、貫通穴と導体層が接する面積が大きくなる。その為、電子機器の低背化に伴って、回路基板が薄くなっても、層間接続信頼線が低下するのを抑制する事ができる。
本発明の回路基板における層間接続信頼性の向上を可能とする構造を模式的に説明する断面図である。 本発明の実施形態に含まれるキャパシタの断面図を例示する図である。 本発明の実施形態に含まれるインダクタの斜視図を例示する図である。 本発明の実施形態に含まれるバンドパスフィルタの回路図を例示する図である。 本発明の実施形態にかかる回路基板の製造工程を例示する図である。 本発明の実施形態にかかる回路基板の製造工程を例示する図である。 本発明の実施形態にかかる回路基板の製造工程を例示する図である。 本発明の実施形態にかかる回路基板の製造工程を例示する図である。 本発明の実施形態にかかる回路基板の製造工程を例示する図である。 本発明の実施形態にかかる回路基板の製造工程を例示する図である。 本発明の実施形態にかかる回路基板の製造工程を例示する図である。 本発明の実施形態にかかる回路基板の製造工程を例示する図である。 本発明の実施形態にかかる回路基板の製造工程を例示する図である。 本発明の実施形態にかかる回路基板の製造工程を例示する図である。 本発明の実施形態にかかる回路基板の製造工程を例示する図である。 本発明の実施形態にかかる回路基板の製造工程を例示する図である。 本発明の実施形態にかかる回路基板の製造工程を例示する図である。 本発明の実施形態にかかる回路基板の製造工程を例示する図である。 本発明の実施形態にかかる回路基板の製造工程を例示する図である。 本発明の実施形態にかかる回路基板の製造工程を例示する図である。 本発明の実施形態にかかる回路基板の製造工程を例示する図である。 本発明の実施形態にかかる回路基板の製造工程を例示する図である。 本発明の実施形態にかかる回路基板の製造工程を例示する図である。 本発明の実施形態にかかる回路基板の製造工程を例示する図である。 本発明の実施形態にかかる回路基板の製造工程を例示する図である。 本発明の実施形態にかかる回路基板の製造工程を例示する図である。 本発明の実施形態にかかる回路基板の製造工程を例示する図である。 本発明の実施形態にかかる回路基板の製造工程を例示する図である。 本発明の実施形態にかかる回路基板の製造工程を例示する図である。 本発明の実施形態にかかる回路基板の製造工程を例示する図である。 本発明の実施形態にかかる回路基板の製造工程を例示する図である。 本発明の実施形態にかかる回路基板の製造工程を例示する図である。 本発明の実施形態にかかる回路基板の製造工程を例示する図である。
　＜回路基板＞
　以下に、本発明の回路基板の実施形態について、図面を参照して説明する。尚、本明細書中、「上」とはガラス基板から遠ざかる方向をいい、「下」とはガラス基板に近づく方向をいう。
　また、「回路素子」とは、抵抗器、キャパシタ、インダクタ、リアクトルなどの受動素子であり、更にはＬＣ回路の構成要素となる素子を指す。これらの回路素子は、複数帯域通信の内、少なくとも２ＧＨｚ以上の帯域で時分割二重化送受通信に使用するバンドパスフィルタを構成するＬＣフィルタの部品として使用されるものである。このＬＣフィルタは、ローパスフィルタ、ハイパスフィルタ、ダイプレクサ等の分波フィルタや、特定帯域のノイズを除去するノッチフィルタとして構成しても良い。
　この様な機能を備えた回路基板において、それらの複数帯域通信の内、少なくとも２ＧＨｚ以上の帯域で時分割二重化送受通信（ＴＤＤ：Ｔｉｍｅ　Ｄｉｖｉｓｉｏｎ　Ｄｕｐｌｅｘ）に使用するバンドパスフィルタをＬＣフィルタで構成する事ができる。その様なＬＣフィルタのリアクタンス素子は、少なくともその構造の一部を回路基板内に有する事により回路基板の低背化に寄与する事ができる。またＬＣフィルタ以外のＲＦ（Ｒａｄｉｏ　Ｆｒｅｑｕｅｎｃｙ、高周波）部品を回路基板に実装することで、よりコンパクトな回路基板を実現できる。
　本発明の実施形態においては、回路基板に回路素子を内蔵することで、回路基板表面における、内蔵された回路素子の上方に位置する領域を、他の部品の実装に充てることができ、これにより高機能でありながらコンパクトな回路基板を実現できる。
　次に、ガラス板をコア材として、その両面に配線層と絶縁樹脂層を片側ずつ形成した基板を例にとって、ＬＣ回路を構成する回路素子としてのキャパシタとインダクタの例をそれぞれ説明する。
　キャパシタについては、二枚の電極の間に誘電体を挟んだ構造とする。
　図２に示すように、キャパシタの例としては、不図示のガラス基板直上に、またはガラス基板上に形成した絶縁樹脂層１１の上に、導体パターンからなる電極１２を形成し、その電極１２の上に誘電体層１３を積層し、さらにその上に導体パターンからなる電極１４を積層したものである。電極１２と電極１４は、下地との密着層であるシード層と、その上に形成した低い電気抵抗を備えた導電層からなる多層構造であっても良い。
　インダクタについては、らせん状のコイルと同様の性能を、貫通穴を備えた基板に内蔵することができる。
　図３は、２列に並んだ貫通穴２３を有する平行平板状のガラス板を透明化して図示している。ガラス板の表裏面において、平行に延伸する２本の線に沿って等間隔に形成された貫通穴２３の開口部に対して、対向する位置にある開口部同士を、らせん状のコイルを形成する様に配線２１、２２を形成する。更に、ガラス板の表裏面を連通する貫通穴２３の内壁に導体層を形成し、ＴＧＶ（Ｔｈｒｏｕｇｈ　Ｇｌａｓｓ　Ｖｉａｓ）とする事によりらせん状のコイルからなるインダクタを形成する事ができる。
　次に、基板内部に形成されるＬＣ回路によるバンドパスフィルタ（ＢＰＦ）について、説明する。ＢＰＦの基本的な回路図を図４に示す。回路図中のキャパシタの電気容量（以下キャパシタンス）とインダクタの誘導係数（以下インダクタンス）を適切に設定することによって、所望の帯域の周波数のみを通過させ、それ以外を遮断するバンドパス効果を発現させることができる。
　図１４Ｙに例示した様に、キャパシタＣＰは、ガラスコア４１の上表面上の絶縁樹脂層４３に埋設されるようになっており、回路基板外部の電極と接続する場合には、絶縁樹脂層４３にビアホールを作り、その内部に形成または充填した導体を介して接続する事ができる。
　また、インダクタＩＤは、ガラスコア４１内のＴＧＶと、ガラスコア４１の表裏面の配線（図３参照）をつないでソレノイドコイルを作ることにより形成する事ができる。インダクタＩＤの本体は、ガラスコア４１の内部と、その表裏面の絶縁樹脂層４３に埋設されるようになっており、回路基板最外層の電極との導通は、キャパシタＣＰと同様に、絶縁樹脂層４３内のビアホールを介して行うことができる。
　キャパシタＣＰについて上述した構造は、例えば、キャパシタＣ１、Ｃ２及びＣ３の１以上に採用することができる。また、インダクタＩＤについて上述した構造は、例えば、インダクタＬ１、Ｌ２及びＬ３の１以上に採用することができる。なお、インダクタＬ２（図４参照）は、バンドパスフィルタ間の干渉抑制調整回路用のリアクタンス素子である。
　次に、本発明の実施形態に係る回路基板を具体的に説明する。
　図１５ＡＡは、本発明の実施形態に係る回路基板２００を模式的に例示した断面図である。
　回路基板２００は、貫通穴４４を有するガラスコア４１を用いてＬＣ回路を内蔵した回路基板である。
　回路基板２００は、ＬＣ回路を形成した基本回路基板１００（図１４Ｚ参照）と、基本回路基板１００の表裏面に形成されたビルドアップ層７０と、を備えている。図１５ＡＡは、ビルドアップ層７０が１層（１組の絶縁樹脂層と配線パターン）である場合を例示しているが、２層以上のビルドアップ層であっても良い。
　図１４Ｚに例示した様に、基本回路基板１００は、ガラスコア４１の表裏面に形成された配線パターン５０、５１と、ガラスコア４１の貫通穴４４の内部に形成され、ガラスコア４１の表裏面の配線パターン５０、５１を接続する導体層１０と、ガラスコア４１の表裏面の少なくともいずれかの配線パターン５０または５１を一方の電極とし、その上に形成された誘電体層１３とその誘電体層１３の上に形成されたもう一方の電極からなるキャパシタと、ガラスコア４１の、一方の面に形成された配線パターン５０と、もう一方の面に形成された配線パターン５１とを、貫通穴４４の内部に形成された導体層１０により順次直列に接続されてなるソレノイドコイルを含むインダクタと、からなるＬＣ回路と、を備えている。この様に、インダクタがガラスコア４１の表裏面の配線パターン５０、５１を貫通穴４４の導体層１０によって直列接続されたコイルまたは、配線パターン５０、５１の一部から形成されている事により、個別素子からなるインダクタを使用する場合と比較して著しく薄くする事が可能となる。
　導体層１０は、ガラスコア４１の一方の面に形成された配線パターン５１と接続し、且つガラスコア４１のもう一方の面から突出して備えられており、且つその導体層の突出部１５は、そのガラスコア４１の導体層の突出部１５側の面に形成された配線パターン５０と接続されている。導体層１０がガラスコア４１のもう一方の面から突出して備えられているため、導体層１０がガラスコア４１の内壁面と接する面積が増大する。その為、低背化の為、ガラスコア４１を薄くする事により、導体層１０とガラスコア４１の内壁面との接触面積が減少するが、その事による接続信頼性の低下を抑制する事ができる。
　図１を用いて、更に詳しく説明する。
　導体層１０は貫通穴４４の内壁面に形成されており、ガラスコア４１の一方の面に形成された配線パターン５１と接続している。ここで導体層１０は、第一密着層４２とその上に形成された配線層４５（図６Ｆ参照）と同じ電解銅めっき層から構成されている。
　一方、ガラスコア４１のもう一方に面においては、図１においては第一密着層４２がガラスコア４１の下側の面から突出して形成され、その内側に導体層１０が形成されている様に示しているが、実際には、第一密着層４２の厚さは０．３～０．６μｍ程度であり、導体層１０は、例えば５μｍとすることができる。
　その為、導体層１０は第一密着層４２の１０倍程度の厚さを備えており、突出して形成された部分は、概ね導体層１０で形成されていると考えてよい。従って、突出した長さだけ導体層１０が長くなった状態となり、その分だけ、ガラスコア４１の内壁面との接触面積が増大する。その結果、変形させようとする応力に抵抗する力が強くなる事により、層間の接続信頼性が向上する。
　図１４Ｚに示した様に、配線パターン５０、５１と、導体層１０と、ＬＣ回路を含む基板の表裏面には絶縁樹脂層４３が形成されており、それらの絶縁樹脂層４３の上に形成された配線パターン５０´、５１´は、絶縁樹脂層４３に形成された貫通穴５６を介してキャパシタの上電極およびガラスコア４１上に形成された配線パターン５０、５１と接続されていることが特徴である。なお、貫通穴５６の内部は電解銅めっき４９が充填されている。
　こうする事により、ガラスコア４１にインダクタとキャパシタからなるＬＣ回路を内蔵した基本的な回路基板１００が得られる。
　更に、基本的な回路基板１００の表裏面に、１層以上のビルドアップ層を形成する事により、回路基板２００（図１５ＡＡ参照）を得る事ができる。
　更に、図１６ＢＢに例示した様に、回路基板２００に高周波部品５７を実装後、その上からモールド樹脂５８によりモールドする事により、モジュール基板３００（図１７ＣＣ参照）を得る事ができる。
　また、導体層１０は、下地との密着力が強いシード層と、導電性が高い金属層と、の積層体である事が好ましい。
　また、シード層としては、下地となるガラスや絶縁樹脂との密着力が強い金属材料、例えばＴｉ、Ｃｒ、Ｎｉ、Ａｌの中から選ばれたいずれかの薄膜と、導電性が高い金属材料、例えば銅のスパッタ薄膜や無電解銅めっき薄膜からなる積層体である事が好ましい。金属層としては、比較的に短時間のうちに、数μｍ以上の膜厚を形成可能である電解銅めっき被膜が好ましい。
　＜回路基板作製プロセス＞
　次に、図５及びそれに続く図面を用いて、ガラス基板を用いた回路基板作製プロセスの一例を示す。
　（回路設計）
　まず回路設計を行うため、通過又は遮断する周波数帯域に応じて、必要なキャパシタンスとインダクタンスを、シミュレーションソフトによって算出する。例えば３４００ＭＨｚ以上、３６００ＭＨｚ以下の帯域について、図４に示すような回路構成において、所望の特性を実現するための素子の仕様を表１、表２に示す。ここで、インダクタＬ１とＬ３については、インダクタンスが非常に小さいため、コイルの形状（ソレノイド型インダクタ）にする必要がなく、一本の配線の自己インダクタンスで足りるため、表中では、その配線の寸法について示してある。
Figure JPOXMLDOC01-appb-T000001
Figure JPOXMLDOC01-appb-T000002
　２４９９ＭＨｚ以上、２６９０ＭＨｚ以下の帯域用のＢＰＦについても、同様の手順によって、キャパシタンス、インダクタンスを計算し、必要な回路の設計を行う（数値については省略）。
　以上の回路設計に基づいて、必要な回路素子を備えた回路基板を製作する。
　まず、図５Ａに示すように、低膨張のガラスコア４１（厚さ３００μｍ、ＣＴＥ（Ｃｏｅｆｆｉｃｉｅｎｔ　ｏｆ　Ｔｈｅｒｍａｌ　Ｅｘｐａｎｓｉｏｎ、熱膨張率）：３．５ｐｐｍ／Ｋ）を準備する。
　次いで図５Ｂに示すように、かかるガラスコア４１に開口径８０μｍ～１００μｍの貫通穴４４を形成する。形成にあたっては、第一段階として、貫通穴４４の形成を所望する位置にＵＶレーザー光をパルス照射する事により、照射されたガラスに脆弱部を作り、第二段階として、ガラス板全体に対してフッ酸水溶液（フッ化水素酸）によるエッチングを行う。これにより脆弱部が選択的にエッチングされ、貫通穴４４が迅速に形成される。ガラスエポキシ基板を用いる場合と比較すると、より高精度な内径を持ち、且つ凹凸のない内壁面を有する貫通穴４４を形成できることとなる。
　つぎに図５Ｃに示すように、接着剤層４６付きの支持体４７をガラスコア４１に貼合する。支持体４７は、例えば光を透過する性質（透明性）を有する材料から構成される基板である。支持体４７が透過する光の波長の範囲は、例えば３００ｎｍ以上２０００ｎｍ以下でもよく、３００ｎｍ以上１１００ｎｍ以下でもよい。支持体４７は、例えばレーザー光のような特定の波長を透過する性質を有するものでもよい。
　支持体４７には、例えばガラス基板が用いられる。ガラスとしては、例えば石英ガラス、ホウケイ酸ガラス、無アルカリガラス、ソーダガラス、又はサファイアガラス等が用いられる。支持体４７の主面４７ａ（接着剤層４６と接する側の面）の表面粗さＲｚ（最大高さとも呼ばれる。）が０．０１μｍ以上であることによって、支持体４７を準備するコストの増加を抑制することができる。また、支持体４７の主面４７ａの表面粗さＲｚが５μｍ以下であることによって、主面４７ａの凹凸に起因した配線層４５（図６Ｆ参照）の断線及び短絡等を抑制できる。
　接着剤層４６は、剥離層４６ａ及び保護層４６ｂを含み支持体４７とガラスコア４１とを互いに接着するための層である。
　剥離層４６ａは、支持体４７の主面４７ａ上に設けられており、光の照射により分解可能な樹脂を含んでいる。例えば光としてレーザー光を用い、剥離層４６ａに含まれる樹脂として、レーザー光が照射されることによって熱分解可能な樹脂が用いられる。剥離層４６ａに含まれる樹脂としては、例えばエポキシ樹脂、ポリウレタン樹脂、シリコーン樹脂、ポリエステル樹脂、オキセタン樹脂、及びマレイミド樹脂の内の１種又はこれらの樹脂の２種類以上が混合された樹脂等が用いられる。
　保護層４６ｂは、剥離層４６ａの上に形成されており、保護層４６ｂは、レーザー光によるガラス剥離の際に発生する熱による基板へのダメージを防ぐ役目がある。材質はエポキシ樹脂、ポリウレタン樹脂、シリコーン樹脂、ポリエステル樹脂、オキセタン樹脂、およびマレイミド樹脂の内1の1種類又はこれらの樹脂の２種類以上が混合された樹脂等が用いられており、光により硬化する成分を含む層である。
　接着剤層４６の厚さは、例えば２０μｍ以上１００μｍ以下である事が好ましい。
　次に図５Ｄに示すように貫通穴２３の底部に露出している接着剤層４６をエッチングする。例えば、ＲＩＥ（Ｒｅａｃｔｉｖｅ　Ｉｏｎ　Ｅｔｃｈｉｎｇ）でエッチングする場合、ＣＦ４とＯ２の混合ガスを用い、約１．６Ｐａ（真空度１２０ｍｍＴｏｒｒ）、出力８０Ｗで接着剤層４６がガラス下面から、例えば１μｍ以上の深さになるようにエッチングして、接着剤層４６の保護層４６ｂを１μｍ以上除去する。
　次に、図６Ｅに示すように、配線層４５（図６Ｆ参照）の下およびガラスコア４１の貫通穴４４の内壁面の第一密着層４２として、ガラスコア４１の表面全面に、例えばＴｉ膜とＣｕ膜を、この順序でスパッタリング法にて２層製膜して、ガラス表面と、貫通穴４４の底部の接着剤層４６表面の導電化を行う。ガラス表面などの導電化を行う事により、電解めっきが可能となる膜厚に設定すればよく、例えば、Ｔｉ膜を５０ｎｍ、Ｃｕ膜を３００ｎｍに設定すれば良い。
　次に、図６Ｆに示す様に、電解銅めっきにより配線層４５を形成する。銅めっきの厚さは特に限定する必要は無いが、例えば数μｍ～数十μｍとすることができる。
　次に、図６Ｇに示す様に、配線層４５の上に配線パターン５１を形成するためのドライフィルムレジスト層５３を形成する。
　次に、図７Ｈに示す様に、銅のエッチング液を用いて、電解銅めっきからなる配線層４５のドライフィルムレジスト層５３に被覆されていない部分をエッチング除去する。
　この段階において、図７Ｈに示すように、ガラスコア４１の表裏面は、ガラス面が露出した部分と、第一密着層４２の上に電解銅めっきが積層された配線パターン５１の部分が混在している。図７Ｈの工程で、配線パターン５１の所定の位置には、キャパシタの下電極（図示省略）が形成される。
　次に、図７Ｉに示すように、まずガラスコア４１のキャパシタを形成する側の面全体に、ＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｕｒ　Ｄｅｐｏｓｉｔｉｏｎ）製膜法にて、例えば厚さ２００ｎｍ乃至４００ｎｍで、ＳｉＮ膜を形成してキャパシタの誘電体層１３を形成する。
　更に、図７Ｊに示すように、キャパシタの上電極を形成する際のシード層５２として、スパッタ製膜法にて、Ｔｉ膜とＣｕ膜を、例えば、おのおの５０ｎｍ、３００ｎｍにて、この順序で誘電体層１３の上全体に製膜する。
　続いて、図８Ｋに示すように、キャパシタの上電極を形成すべく、フォトリソグラフィーにて、上電極を形成する部分のみをドライフィルムレジスト層５３から露出させた状態とする。
　ついで図８Ｌに示すように、電解銅めっきにて、厚さ９～１０μｍにて上電極５４を形成する。
　その後、図９Ｍに示すように、ドライフィルムレジスト層５３を除去する。この時点では、キャパシタ以外にもＳｉＮ層などが積層されている。
　次に、図９Ｎに示すように、余分な第一密着層４２、めっきシード層などを除去すべく、まずフォトリソグラフィーにて、上記キャパシタの上電極５４上のみをドライフィルムレジスト５５で保護する。
　続いて、図１０Ｏに示すように、キャパシタの上電極５４を製膜する際のスパッタ銅層のうち、余分な部分を除去するべく、ウエットエッチング法にて基板を処理し、余分な部分のＴｉ層、ＳｉＮ層を除去すべく、基板をドライエッチング法にて処理する。
　具体的には、まず余分な部分で一番上にあるスパッタＣｕ層をエッチング液にて除去する。つぎに、その下のスパッタＴｉ層とＣＶＤ製膜したＳｉＮ層を、ドライエッチングにて除去する。
　そのあとで、図１０Ｐに示すように、キャパシタの上電極５４を保護していたドライフィルムレジスト５５を剥離除去する。
　つぎに、図１１Ｑに示すように、ガラスコア４１の上面に、例えば味の素ファインテクノ株式会社製の絶縁樹脂（商品名「ＡＢＦ　ＧＸ－Ｔ３１Ｒ」）を貼付して、絶縁樹脂層４３を形成する。加工は真空プレスラミネート装置にて、ガラスコア４１の貫通穴４４の内部にボイドが形成される事なく絶縁樹脂をラミネートする。絶縁樹脂層４３の厚さは、例えば３５μｍ程度とし、キャパシタの上電極５４まで確実に埋没するようにする。
　次に、図１１Ｒに示すように、ガラスコア４１から支持体４７を剥離する。剥離に際して、支持体４７を通して接着剤層４６にレーザー光を照射する。支持体４７全体に亘ってレーザー光を照射してもよいし、支持体４７の所望の位置にレーザー光を照射してもよい。
　この工程においては、接着剤層４６内の樹脂を確実に分解し、剥離可能とする観点から、直線的に往復させながら支持体４７全体にレーザー光を照射する。レーザー光は、例えば３００ｎｍ以上２０００ｎｍ以下の波長を有してもよく、３００ｎｍ以上１５００ｎｍ以下の波長を有していてもよく、３００ｎｍ以上１１００ｎｍ以下の波長を有していてもよい。レーザー光を出射する装置の一例として１０６４ｎｍの波長の光を出射するＹＡＧレーザー装置、５３２ｎｍの波長の２倍高調波ＹＡＧレーザー装置、又は７８０ｎｍ以上１３００ｎｍ以下の波長の光を出射する半導体レーザー装置等を使用する事ができる。支持体４７は透明性を有しており、レーザー光を透過する。よって、支持体４７を透過したレーザー光のエネルギーは、接着剤層４６に吸収される。吸収されたレーザー光のエネルギーは、接着剤層４６内にて熱エネルギーに変換される。この熱エネルギーによって、接着剤層４６の樹脂は熱分解温度に達し、熱分解する。この事によって、接着剤層４６が支持体４７とガラスコア４１とを接着する力が弱まり、剥離可能となる。
　図１２Ｓは、支持体４７と接着剤層４６が剥離された基板を示している。
　次に図１２Ｔに示すように、ガラスコア４１の下面および貫通穴４４の凸部に第二密着層４８として、ガラスコア４１の下面全面にＴｉ膜とＣｕ膜を、この順序でスパッタリング法にて２層製膜して、ガラス下面の導電化を行う。膜の厚さは、例えばＴｉ膜を５０ｎｍ、Ｃｕ膜を３００ｎｍに設定すれば良い。
　次に、図１２Ｕに示すように、電解銅めっきにより、第二密着層４８の上に配線層４５´を形成する。
　次に、図１３Ｖに示すように、配線層４５´の上にレジストパターン３１を形成する。
　次に、図１３Ｗに示すように、レジストパターン３１をエッチングマスクとして配線層４５´をエッチング除去する。配線層４５´は電解銅めっき層であるため、銅のエッチング液を使用してエッチングを行い、更にその下地にある第二密着層（スパッタ銅層とスパッタＴｉ層）４８を、それぞれ、銅のエッチング液による湿式エッチングとドライエッチングによってエッチング除去する事により、配線パターン５０が形成される。
　次に、図１３Ｘに示すように、レジストパターン３１を剥離する。この様にして、ガラスコア４１の上に、第二密着層４８と配線層４５´の積層パターンである配線パターン５０が形成される。
　つぎに、図１４Ｙに示すように、ガラスコア４１の配線パターン５０が形成されている下面に、例えば味の素ファインテクノ株式会社製の絶縁樹脂（商品名「ＡＢＦ　ＧＸ－Ｔ３１Ｒ」）を貼付して、絶縁樹脂層（樹脂ビルド層）４３を形成する。加工は真空プレスラミネート装置にて、配線パターン５０にボイドが形成される事なく絶縁樹脂をラミネートする。絶縁樹脂層４３の厚さは、例えば３５μｍ程度とし、配線パターン５０まで確実に埋没するようにする。
　次に、図１４Ｚに示すように、レーザー加工によって、絶縁樹脂層４３の導通をとりたい位置に、ガラスコアの配線パターン５０、５１に達する貫通穴５６を形成する。貫通穴５６の直径は、６０μｍ程度が好ましい。
　図示していないが、ガラスコア４１の表裏面の絶縁樹脂層４３を、アルカリ系の表面粗化液にて処理し、算術表面粗さＲａが、例えば６０ｎｍになるように調整する。これは、次の工程にて、シード層の密着力を高めるためのものである。
　つぎに、図示していないが、表裏面の絶縁樹脂層４３に無電解銅めっきを施し、導電シード層を形成する。その厚さは、例えば０．６μｍとすれば良い。この処理によって、表裏面のみならず、先にレーザー加工にて形成した貫通穴５６の内壁面にも導電シード層が形成される。
　次に、図示していないが、基板両面にドライフィルムレジストを貼付し、フォトリソグラフィー法によって、配線パターン５１´を設けたい部分に開口部を設ける。ついで、基板に電解銅めっきを施し、例えば厚さ１５μｍにて配線パターン５１´を形成する。また、この電解銅めっき処理において、絶縁樹脂層４３内の貫通穴５６の内部は電解銅めっき４９で満たされ、ガラスコア４１表面の配線パターン５０、５１との導通もとる事ができる。
　その後、不要な導電シード層をエッチングで除去する事によって、図１４Ｚに示すようなＬＣ回路用の内蔵素子を含む基本的な回路基板１００が完成する。
　基本的な回路基板１００において、ガラスコア４１又は絶縁樹脂層４３の表面に平面状（たとえば渦巻き状）のリアクタンス素子（コイル）を形成することもできる。また、電気的に中性なスルーホールをリアクタンス素子間に配置し、相互誘導による損失を低減することも可能であり、スルーホール内にキャパシタンスを設けることも可能である。
　また、ガラスコア４１に、絶縁樹脂層４３と銅の配線パターン５０、５１を積層した場合において、応力バランスの崩れからガラスコア４１の反りや割れが生じることを防ぐべく、例えばガラスコア４１の直上に、シリコンナイトライド層などを形成することができる。このシリコンナイトライド層は、銅の配線パターン５０、５１の残留応力をキャンセルする機能を持ち、この組み合わせにより応力調整したビルド配線層を構成する。ただし、シリコンナイトライド層は一例であり、これに限られることはない。
　図１５ＡＡに示す様に、基本的な回路基板１００の表裏面に、ビルドアップ層７０を、それぞれ１層以上形成する事により、回路基板２００を得る事ができる。図１５ＡＡは、ビルドアップ層７０が１層形成された例を示している。
　また、図１７ＣＣに示すように、図１６ＢＢに示した回路基板２００上に高周波部品５７を実装し、その上から、モールド樹脂５８でモールドする事により、モジュール基板３００とする事ができる。この様なモジュール基板３００は、高周波部品５７を実装した面とは反対側の面における導電性部材を、マザー基板（不図示）に接続することができる。この様にする事で、高周波部品５７などから発生する熱をマザー基板に流す事ができる様になり、より大きな放熱面積を得る事ができる。
　１０…（貫通穴内の）導体層、１１…絶縁樹脂層、１２…（キャパシタの）下電極、１３…（キャパシタの）誘電体層、１４…（キャパシタの）上電極、１５…（導体層の）突出部、２１…配線、２２…配線、２３…貫通穴、３０…配線パターン、３１…レジストパターン、４１…ガラスコア、４２…第一密着層（Ｔｉ／Ｃｕスパッタ層）、４２ａ…Ｎｉめっき、４３…絶縁樹脂層、４４…貫通穴、４５…配線層、４５´…配線層、４６…接着剤層、４６ａ…剥離層、４６ｂ…保護層、４７…支持体、４７ａ…支持体表面、４８…第二密着層（Ｔｉ／Ｃｕスパッタ層）、４９…電解銅めっき、５０…配線パターン、５０´…配線パターン、５１…配線パターン、５１´…配線パターン、５２…シード層、５３…ドライフィルムレジスト層、５４…（キャパシタの）上電極、５５…（キャパシタ保護用の）ドライフィルムレジスト層、５６…貫通穴、５７…高周波部品、５８…モールド樹脂、６５…配線、７０…ビルドアップ層、１００…基本的な回路基板、２００…回路基板、３００…モジュール基板、ＣＰ…キャパシタ、ＩＤ…インダクタ。
 

Claims (13)

  1. 　貫通穴を有するガラスコアを用いてＬＣ回路を内蔵した回路基板であって、
    　ＬＣ回路を形成した基本回路基板と、基本回路基板の表裏面に形成されたビルドアップ層とを備えており、
    　基本回路基板は、
    　ガラスコアの表裏面に形成された配線パターンと、
    　ガラスコアの貫通穴の内部に形成され、ガラスコアの表裏面の配線パターンを接続する導体層と、
    　ガラスコアの表裏面の少なくともいずれかの配線パターンを一方の電極とし、その上に形成された誘電体層とその誘電体層の上に形成されたもう一方の電極からなるキャパシタと、ガラスコアの、一方の面に形成された配線パターンと、もう一方の面に形成された配線パターンとを、貫通穴の内部に形成された導体層により順次直列に接続されてなるソレノイドコイルを含むインダクタと、からなるＬＣ回路と、を備えており、
    　導体層は、ガラスコアの一方の面に形成された配線パターンと接続し、且つガラスコアのもう一方の面から突出して備えられており、且つその突出した導体層は、そのガラスコアの面に形成された配線パターンと接続されており、
    　配線パターンと、導体層と、ＬＣ回路を含む基板の表裏面には絶縁樹脂層が形成されており、それらの絶縁樹脂層の上に形成された配線パターンは、絶縁樹脂層に形成された貫通穴を介してキャパシタの電極およびガラスコア上に形成された配線パターンと接続されている回路基板。
  2. 　前記導体層は、下地との密着力が強いシード層と、金属層との積層体である請求項１に記載の回路基板。
  3. 　前記シード層が、Ｔｉ、Ｃｒ、Ｎｉ、Ａｌの中から選ばれたいずれかの薄膜と、銅の薄膜からなる積層体である請求項２に記載の回路基板。
  4. 　第１及び第２主面を有し、前記第１主面から前記第２主面まで各々が伸びた１以上の貫通穴が設けられたガラスコアと、
    　前記１以上の貫通穴の側壁をそれぞれ被覆した１以上の第１部分と前記１以上の貫通穴の位置で前記第２主面からそれぞれ突出した１以上の第２部分とを含んだ導体層と、
    　前記第１主面上に設けられ、前記導体層へ電気的に接続された第１配線パターンと、
    　前記第２主面上に設けられ、前記１以上の第２部分を被覆した第２配線パターンと
    を備えた回路基板。
  5. 　前記１以上の第２部分は先細り形状を有している請求項４に記載の回路基板。
  6. 　前記ガラスコアの厚さは５０乃至１０００μｍの範囲内にある請求項４又は５に記載の回路基板。
  7. 　前記１以上の第２部分は、前記第２主面から１乃至１０μｍの範囲内の高さで前記第２主面から突出している請求項４乃至６の何れか１項に記載の回路基板。
  8. 　前記導体層は、Ｔｉ、Ｃｒ、Ｎｉ及びＡｌからなる群より選択される１以上の元素を含有した第１層と、前記第１層上に設けられ、銅を含有した第２層とを含んだ請求項４乃至７の何れか１項に記載の回路基板。
  9. 　前記第１配線パターン上に設けられた誘電体層と、
    　前記誘電体層上に設けられた電極と
    を更に備え、前記電極と、前記誘電体層と、前記第１配線パターンのうち前記誘電体層を間に挟んで前記電極と向き合った部分とは、キャパシタを構成している請求項４乃至８の何れか１項に記載の回路基板。
  10. 　前記第１配線パターンの少なくとも一部と、前記導体層の少なくとも一部と、前記第２配線パターンの少なくとも一部とは、前記ガラスコアの厚さ方向と交差する方向にらせん軸を有するソレノイドコイルを構成している請求項４乃至９の何れか１項に記載の回路基板。
  11. 　前記第１配線パターンを間に挟んで前記第１主面上に設けられ、第１絶縁樹脂層と、前記第１絶縁樹脂層上に設けられた第３配線パターンとを各々が含んだ１以上の第１ビルドアップ層と、
    　前記第２配線パターンを間に挟んで前記第２主面上に設けられ、第２絶縁樹脂層と、前記第２絶縁樹脂層上に設けられた第３配線パターンとを各々が含んだ１以上の第２ビルドアップ層と
    を更に備えた請求項４乃至１０の何れか１項に記載の回路基板。
  12. 　請求項１乃至１１の何れか１項に記載の回路基板と、
    　前記回路基板に実装された１以上の部品と
    を備えたパッケージ化部品。
  13. 　前記１以上の部品は高周波部品を含んだ請求項１２に記載のパッケージ化部品。
     
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