KR20210091910A - 두꺼운 패드를 갖는 반도체 소자들 - Google Patents

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pads
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고태호
이대희
정현철
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Abstract

반도체 소자는 봉지재 내의 반도체 칩을 포함한다. 상기 봉지재 및 상기 반도체 칩 상에 제1 절연층이 배치된다. 상기 제1 절연층 상에 수평 배선 및 기본 패드(Primary Pad)가 배치된다. 상기 기본 패드 상에 보조 패드(Secondary Pad)가 배치된다. 상기 제1 절연층 상에 상기 수평 배선을 덮는 제2 절연층이 배치된다. 상기 기본 패드 및 상기 보조 패드 상에 솔더 볼이 배치된다. 상기 기본 패드는 상기 수평 배선과 실질적으로 동일한 두께를 갖는다.

Description

두꺼운 패드를 갖는 반도체 소자들{SEMICONDUCTOR DEVICES INCLUDING A THICK PAD}
두꺼운 패드를 갖는 반도체 소자들 및 그 형성 방법에 관한 것이다.
반도체 소자들은 다수의 패드를 포함한다. 상기 다수의 패드 상에 다수의 솔더 볼이 형성된다. 상기 다수의 솔더 볼 및 상기 다수의 패드 사이의 전기적 접속은 상기 반도체 소자들의 전기적 특성에 커다란 영향을 미친다. 상기 다수의 솔더 볼 및 상기 다수의 패드 사이의 접속 구조에 대하여 물리적/전기적 신뢰성을 향상하기 위한 다양한 연구가 진행되고 있다.
본 개시의 실시예들에 따른 과제는 공정을 단순화 하면서 우수한 전기적 특성 및 높은 신뢰성을 갖는 반도체 소자 및 그 형성 방법을 제공하는데 있다.
본 개시의 실시예들에 따른 반도체 소자는 봉지재 내의 반도체 칩을 포함한다. 상기 봉지재 및 상기 반도체 칩 상에 제1 절연층이 배치된다. 상기 제1 절연층 상에 수평 배선 및 기본 패드(Primary Pad)가 배치된다. 상기 기본 패드 상에 보조 패드(Secondary Pad)가 배치된다. 상기 제1 절연층 상에 상기 수평 배선을 덮는 제2 절연층이 배치된다. 상기 기본 패드 및 상기 보조 패드 상에 솔더 볼(Solder Ball)이 배치된다. 상기 기본 패드는 상기 수평 배선과 실질적으로 동일한 두께를 갖는다.
본 개시의 실시예들에 따른 반도체 소자는 패키지 기판 내의 반도체 칩을 포함한다. 상기 패키지 기판 및 상기 반도체 칩 상에 제1 절연층이 배치된다. 상기 제1 절연층 상에 수평 배선 및 기본 패드가 배치된다. 상기 기본 패드 상에 보조 패드가 배치된다. 상기 제1 절연층 상에 상기 수평 배선을 덮는 제2 절연층이 배치된다. 상기 기본 패드 및 상기 보조 패드 상에 솔더 볼이 배치된다. 상기 기본 패드는 상기 수평 배선과 실질적으로 동일한 두께를 갖는다.
본 개시의 실시예들에 따른 반도체 소자는 적층된 다수의 반도체 패키지를 포함한다. 상기 다수의 반도체 패키지의 각각은 패키지 기판 내의 반도체 칩을 포함한다. 상기 패키지 기판 및 상기 반도체 칩 상에 제1 절연층이 배치된다. 상기 제1 절연층 상에 수평 배선 및 기본 패드가 배치된다. 상기 기본 패드 상에 보조 패드가 배치된다. 상기 제1 절연층 상에 상기 수평 배선을 덮는 제2 절연층이 배치된다. 상기 기본 패드 및 상기 보조 패드 상에 솔더 볼이 배치된다. 상기 기본 패드는 상기 수평 배선과 실질적으로 동일한 두께를 갖는다.
본 발명 기술적 사상의 실시예들에 따르면, 씨드 층 상에 기본 패드가 배치된다. 상기 기본 패드 상에 보조 패드가 배치된다. 상기 기본 패드 및 상기 보조 패드 상에 솔더 볼이 배치된다. 상기 솔더 볼은 상기 보조 패드의 상면 및 측면에 접촉되고 상기 기본 패드의 상면에 접촉될 수 있다. 상기 솔더 볼 및 상기 보조 패드 사이의 접촉면적, 그리고 상기 솔더 볼 및 상기 기본 패드 사이의 접촉면적은 최대화될 수 있다. 공정을 단순화 하면서 우수한 전기적 특성 및 높은 신뢰성을 갖는 반도체 소자를 구현할 수 있다.
도 1, 도 18, 도 20, 및 도 22는 본 개시에 따른 실시예로서, 반도체 소자들을 설명하기 위한 단면도들이다.
도 2 내지 도 4 및 도 11 내지 도 17은 도 1의 일부분을 보여주는 확대도들이다.
도 5 내지 도 10은 도 1의 몇몇 구성을 보여주는 레이아웃들이다.
도 19는 도 18의 일부분을 보여주는 확대도이다.
도 21은 도 20의 일부분을 보여주는 확대도이다.
도 23 내지 도 35는 본 개시에 따른 실시예로서, 반도체 소자들의 형성 방법들을 설명하기 위한 단면도들이다.
도 36은 본 개시에 따른 실시예로서, 반도체 소자들을 설명하기 위한 단면도이다.
도 1은 본 개시에 따른 실시예로서, 반도체 소자들을 설명하기 위한 단면도이고, 도 2 내지 도 4는 도 1의 일부분(I)을 보여주는 확대도들이며, 도 5 내지 도 10은 도 1의 몇몇 구성을 보여주는 레이아웃들이고, 도 11 내지 도 17은 도 1의 일부분(I)을 보여주는 확대도들이다. 본 개시의 실시예에 따른 반도체 소자들은 패널 레벨 패키지(Panel Level Package; PLP) 또는 웨이퍼 레벨 패키지(Wafer Level Package; WLP)를 포함할 수 있다.
도 1을 참조하면, 본 개시의 실시예에 따른 반도체 소자들은 반도체 칩(31), 봉지재(35), 패키지 기판(41), 제1 절연층(51), 제2 절연층(53), 다수의 콘택 플러그(65), 수평 배선(68), 다수의 기본 패드(Primary Pad; 69), 다수의 보조 패드(Secondary Pad; 79), 및 다수의 솔더 볼(Solder Ball; 82)을 포함할 수 있다. 상기 반도체 칩(31)은 다수의 칩 패드(33)를 포함할 수 있다. 상기 패키지 기판(41)은 다수의 내부 배선(45), 다수의 하부 접속 단자(43), 및 다수의 상부 접속 단자(47)를 포함할 수 있다.
일 실시예에서, 상기 다수의 콘택 플러그(65), 상기 수평 배선(68), 및 상기 다수의 기본 패드(69)는 재배선 층(Redistribution Layer; RDL)에 해당될 수 있다.
도 2를 참조하면, 상기 다수의 콘택 플러그(65)의 각각은 제1 배리어 층(Barrier Layer; 61), 제1 씨드 층(Seed Layer; 62), 및 도전성 코어(63)를 포함할 수 있다. 상기 제1 배리어 층(61)은 생략될 수 있다.
도 1 및 도 2를 다시 한번 참조하면, 상기 패키지 기판(41) 내에 상기 반도체 칩(31)이 배치될 수 있다. 상기 패키지 기판(41) 및 상기 반도체 칩(31) 사이에 상기 봉지재(35)가 배치될 수 있다. 상기 봉지재(35)는 상기 반도체 칩(31)의 하면 및 측면들을 둘러쌀 수 있다. 상기 봉지재(35)는 상기 패키지 기판(41)의 하면 상에 연장될 수 있다. 상기 다수의 하부 접속 단자(43) 각각의 가장자리는 상기 봉지재(35)로 덮일 수 있다. 상기 다수의 하부 접속 단자(43) 각각의 중심 부분은 노출될 수 있다. 상기 다수의 상부 접속 단자(47)는 상기 다수의 내부 배선(45)을 경유하여 상기 다수의 하부 접속 단자(43)에 전기적으로 접속될 수 있다.
상기 패키지 기판(41), 상기 다수의 상부 접속 단자(47), 상기 봉지재(35), 및 상기 반도체 칩(31)의 상면들은 실질적으로 동일한 평면을 이룰 수 있다. 상기 패키지 기판(41), 상기 봉지재(35), 및 상기 반도체 칩(31) 상에 상기 제1 절연층(51)이 배치될 수 있다. 상기 제1 절연층(51) 내에 상기 다수의 콘택 플러그(65)가 배치될 수 있다. 상기 제1 절연층(51) 상에 상기 수평 배선(68) 및 상기 다수의 기본 패드(Primary Pad; 69)가 배치될 수 있다.
상기 다수의 콘택 플러그(65)는 상기 제1 절연층(51) 내에 연장될 수 있다. 상기 다수의 콘택 플러그(65) 중 몇몇은 상기 제1 절연층(51)을 관통하여 상기 다수의 상부 접속 단자(47)에 접촉될 수 있다. 상기 다수의 콘택 플러그(65) 중 몇몇은 상기 다수의 상부 접속 단자(47)에 전기적으로 접속될 수 있다. 상기 다수의 콘택 플러그(65) 중 몇몇은 상기 제1 절연층(51)을 관통하여 상기 다수의 칩 패드(33)에 접촉될 수 있다. 상기 다수의 콘택 플러그(65) 중 몇몇은 상기 다수의 칩 패드(33)에 전기적으로 접속될 수 있다.
상기 제1 씨드 층(Seed Layer; 62)은 상기 도전성 코어(63)의 측면 및 바닥을 둘러쌀 수 있다. 상기 제1 배리어 층(61)은 상기 제1 씨드 층(62)의 외측 및 바닥을 둘러쌀 수 있다. 상기 수평 배선(68)은 상기 반도체 칩(31) 및 상기 패키지 기판(41) 의 상부에 중첩될 수 있다. 상기 수평 배선(68)은 상기 다수의 콘택 플러그(65) 상에 배치될 수 있다. 상기 수평 배선(68)은 상기 다수의 콘택 플러그(65) 중 선택된 적어도 하나의 상부에 부분적으로 중첩될 수 있다. 상기 수평 배선(68)은 상기 도전성 코어(63)의 상부에 연속될(in continuity with) 수 있다. 상기 제1 배리어 층(61)은 상기 수평 배선(68) 및 상기 제1 절연층(51) 사이에 연장될 수 있다. 상기 제1 씨드 층(62)은 상기 수평 배선(68) 및 상기 제1 배리어 층(61) 사이에 연장될 수 있다.
상기 다수의 기본 패드(Primary Pad; 69)는 상기 다수의 콘택 플러그(65) 상에 배치될 수 있다. 상기 다수의 기본 패드(69)는 상기 다수의 콘택 플러그(65) 상부에 부분적으로 중첩될 수 있다. 상기 다수의 기본 패드(69)의 각각은 상기 도전성 코어(63)의 상부에 연속될(in continuity with) 수 있다. 상기 제1 배리어 층(61)은 상기 다수의 기본 패드(69) 및 상기 제1 절연층(51) 사이에 연장될 수 있다. 상기 제1 씨드 층(62)은 상기 다수의 기본 패드(69) 및 상기 제1 배리어 층(61) 사이에 연장될 수 있다. 일 실시예에서, 상기 제1 배리어 층(61)은 상기 제1 씨드 층(62) 및 상기 제1 절연층(51) 사이와, 상기 제1 씨드 층(62) 및 상기 다수의 상부 접속 단자(47) 사이와, 그리고 상기 제1 씨드 층(62) 및 상기 다수의 칩 패드(33) 사이에 배치될 수 있다.
상기 다수의 기본 패드(69) 중 적어도 하나는 상기 수평 배선(68)의 측면에 연속될(in continuity with) 수 있다. 상기 다수의 기본 패드(69), 상기 수평 배선(68), 및 상기 도전성 코어(63)는 동시에 형성된 동일한 물질 층을 포함할 수 있다. 상기 다수의 기본 패드(69), 상기 수평 배선(68), 및 상기 도전성 코어(63)는 전기도금 방법에 의하여 형성된 구리(Cu) 층을 포함할 수 있다. 상기 다수의 기본 패드(69)의 각각은 상기 수평 배선(68)과 실질적으로 동일한 두께를 가질 수 있다. 상기 다수의 기본 패드(69) 각각의 측면은 상기 수평 배선(68)의 측면과 실질적으로 동일한 프로파일을 가질 수 있다.
상기 다수의 기본 패드(69) 상에 상기 다수의 보조 패드(Secondary Pad; 79)가 배치될 수 있다. 상기 다수의 보조 패드(79)는 상기 다수의 기본 패드(69)와 동일한 물질을 포함할 수 있다. 상기 다수의 기본 패드(69) 및 상기 다수의 보조 패드(79)는 구리(Cu) 층을 포함할 수 있다. 일 실시예에서, 상기 다수의 기본 패드(69)는 상기 제1 씨드 층(62) 및 상기 다수의 보조 패드(79) 사이에 배치될 수 있다.
상기 다수의 보조 패드(79)의 각각은 다양한 모양을 보일 수 있다. 상기 다수의 보조 패드(79)의 각각은 상기 다수의 기본 패드(69)에서 멀어질수록 넓은 폭을 갖는 역사다리 꼴을 보일 수 있다. 상기 다수의 보조 패드(79)의 각각은 상기 다수의 기본 패드(69) 중 인접한 하나보다 좁은 폭을 가질 수 있다. 상기 다수의 보조 패드(79)의 각각은 상기 다수의 기본 패드(69) 중 인접한 하나의 상면에 직접적으로 접촉될 수 있다. 상기 다수의 보조 패드(79)의 각각은 상기 다수의 기본 패드(69) 중 인접한 하나의 중심에 정렬될 수 있다.
상기 제1 절연층(51) 상에 상기 제2 절연층(53)이 배치될 수 있다. 상기 제2 절연층(53)은 상기 수평 배선(68)을 덮고, 상기 다수의 기본 패드(69)의 측면을 덮고, 그리고 상기 다수의 기본 패드(69)의 상면 가장자리를 덮을 수 있다.
상기 다수의 기본 패드(69) 및 상기 다수의 보조 패드(79) 상에 상기 다수의 솔더 볼(Solder Ball; 82)이 배치될 수 있다. 상기 다수의 솔더 볼(82)은 SnAgCu(SAC) 솔더를 포함할 수 있다. 상기 다수의 솔더 볼(82)은 상기 제2 절연층(53) 내에 연장될 수 있다. 상기 다수의 솔더 볼(82)은 상기 제2 절연층(53)의 상면보다 높은 레벨에 돌출될 수 있다. 상기 다수의 솔더 볼(82)은 상기 제2 절연층(53)을 관통하여 상기 다수의 보조 패드(79)의 상면들 및 측면들에 접촉되고 상기 다수의 기본 패드(69)의 상면들에 접촉될 수 있다.
도 3을 참조하면, 상기 제2 절연층(53)은 상기 수평 배선(68)을 덮고, 상기 다수의 기본 패드(69)의 측면을 덮고, 상기 다수의 기본 패드(69)의 상면을 덮고, 상기 다수의 보조 패드(79)의 측면을 덮고, 그리고 상기 다수의 보조 패드(79)의 가장자리를 덮을 수 있다. 상기 다수의 솔더 볼(82)은 상기 제2 절연층(53)을 관통하여 상기 다수의 보조 패드(79)의 상면들에 접촉될 수 있다.
도 4를 참조하면, 상기 제2 절연층(53)은 상기 수평 배선(68)을 덮고, 상기 다수의 기본 패드(69)의 측면을 덮고, 상기 다수의 기본 패드(69)의 상면을 부분적으로 덮고, 상기 다수의 보조 패드(79)의 측면을 부분적으로 덮고, 그리고 상기 다수의 보조 패드(79)의 가장자리를 부분적으로 덮을 수 있다. 상기 다수의 솔더 볼(82)은 상기 제2 절연층(53)을 관통하여 상기 다수의 보조 패드(79)의 상면들 및 측면들에 부분적으로 접촉되고 상기 다수의 기본 패드(69)의 상면들에 부분적으로 접촉될 수 있다.
도 5를 참조하면, 상기 보조 패드(Secondary Pad; 79)는 상기 기본 패드(Primary Pad; 69)와 중첩될 수 있다. 상기 보조 패드(79)는 상기 기본 패드(69)보다 좁은 폭을 가질 수 있다. 상기 보조 패드(79)는 상기 기본 패드(69)의 중심에 인접하게 배치될 수 있다. 상기 보조 패드(79)는 사각형 또는 원형을 포함할 수 있다.
도 6을 참조하면, 상기 보조 패드(79)는 바아(Bar) 모양을 포함할 수 있다. 상기 보조 패드(79)는 바아(Bar) 모양 및 스페이스(Space)의 조합을 포함할 수 있다.
도 7을 참조하면, 상기 보조 패드(79)는 원형 링(Ring) 모양, 사각 링 모양, 다각 링 모양, 또는 이들의 조합을 포함할 수 있다.
도 8을 참조하면, 상기 보조 패드(79)는 링(Ring) 모양 및 과녁 모양의 조합을 포함할 수 있다.
도 9를 참조하면, 상기 보조 패드(79)는 바아(Bar) 모양 및 스페이스(Space)의 조합일 수 있다. 상기 상기 보조 패드(79)는 지그재그 모양, 또는 아메바 모양을 포함할 수 있다.
도 10을 참조하면, 상기 보조 패드(79)는 다수의 기둥 모양, 다수의 돌기 모양, 또는 이들의 조합을 포함할 수 있다.
도 11을 참조하면, 상기 다수의 보조 패드(Secondary Pad; 79)의 각각은 다수의 기둥 모양을 포함할 수 있다.
도 12 및 도 13을 참조하면, 상기 제2 절연층(53)은 상기 수평 배선(68)을 덮고, 상기 다수의 기본 패드(69)의 측면을 덮고, 상기 다수의 기본 패드(69)의 상면을 부분적으로 덮고, 상기 다수의 보조 패드(79)의 측면을 부분적으로 덮고, 그리고 상기 다수의 보조 패드(79)의 가장자리를 부분적으로 덮을 수 있다. 상기 다수의 솔더 볼(82)은 상기 제2 절연층(53)을 관통하여 상기 다수의 보조 패드(79)의 상면들 및 측면들에 부분적으로 접촉되고 상기 다수의 기본 패드(69)의 상면들에 부분적으로 접촉될 수 있다.
도 14를 참조하면, 상기 다수의 기본 패드(69) 및 상기 제1 절연층(51) 사이와 상기 수평 배선(68) 및 상기 제1 절연층(51) 사이에 다수의 제1 언더컷 영역(UC1)이 형성될 수 있다. 상기 제2 절연층(53)은 상기 다수의 제1 언더컷 영역(UC1) 내에 연장될 수 있다. 상기 제2 절연층(53)은 상기 다수의 기본 패드(69)의 하면들 및 상기 수평 배선(68)의 하면들에 접촉될 수 있다. 상기 제2 절연층(53)은 상기 제1 배리어 층(61) 및 상기 제1 씨드 층(62)의 측면들에 접촉될 수 있다.
도 15를 참조하면, 상기 다수의 기본 패드(Primary Pad; 69)의 측면들은 상기 수평 배선(68)의 측면과 실질적으로 동일한 프로파일을 가질 수 있다. 상기 수평 배선(68) 및 상기 다수의 기본 패드(69)의 각각은 상부의 수평 폭이 하부보다 넓은 역사다리 꼴을 보일 수 있다. 상기 수평 배선(68) 및 상기 다수의 기본 패드(69)의 각각은 상기 반도체 칩(31) 또는 상기 패키지 기판(41)에 가까울수록 좁은 폭을 보일 수 있다. 상기 수평 배선(68) 및 상기 다수의 기본 패드(69)의 각각은 상기 다수의 보조 패드(79) 중 인접한 하나에 가까울수록 넓은 폭을 보일 수 있다.
도 16을 참조하면, 상기 다수의 기본 패드(69)의 측면들은 상기 수평 배선(68)의 측면과 실질적으로 동일한 프로파일을 가질 수 있다. 상기 수평 배선(68) 및 상기 다수의 기본 패드(69)의 각각은 상부의 수평 폭이 하부보다 좁은 사다리 꼴을 보일 수 있다. 상기 수평 배선(68) 및 상기 다수의 기본 패드(69)의 각각은 상기 반도체 칩(31) 또는 상기 패키지 기판(41)에 가까울수록 넓은 폭을 보일 수 있다. 상기 수평 배선(68) 및 상기 다수의 기본 패드(69)의 각각은 상기 다수의 보조 패드(79) 중 인접한 하나에 가까울수록 좁은 폭을 보일 수 있다.
도 17을 참조하면, 제1 씨드 층(Seed Layer; 62) 상에 도전성 코어(63), 수평 배선(68), 및 다수의 기본 패드(Primary Pad; 69)가 배치될 수 있다. 상기 제1 배리어 층(도 2의 61)은 생략될 수 있다.
도 18은 본 개시에 따른 실시예로서, 반도체 소자들을 설명하기 위한 단면도이고, 도 19는 도 18의 일부분(Ⅱ)을 보여주는 확대도이다.
도 18 및 도 19를 참조하면, 다수의 기본 패드(Primary Pad; 69) 및 다수의 보조 패드(Secondary Pad; 79) 사이에 제2 씨드 층(Seed Layer; 72)이 배치될 수 있다. 상기 다수의 보조 패드(79) 및 상기 다수의 기본 패드(69) 사이에 다수의 제2 언더컷 영역(UC2)이 형성될 수 있다. 다수의 솔더 볼(Solder Ball; 82)은 상기 다수의 제2 언더컷 영역(UC2) 내에 연장될 수 있다. 상기 다수의 솔더 볼(82)은 상기 상기 다수의 보조 패드(79)의 하면들 및 상기 제2 씨드 층(72)의 측면들에 접촉될 수 있다.
도 20은 본 개시에 따른 실시예로서, 반도체 소자들을 설명하기 위한 단면도이고, 도 21은 도 20의 일부분(Ⅲ)을 보여주는 확대도이다.
도 20 및 도 21을 참조하면, 다수의 콘택 플러그(65)의 각각은 제1 배리어 층(Barrier Layer; 61), 제1 씨드 층(Seed Layer; 62), 및 도전성 코어(63)를 포함할 수 있다. 제1 절연층(51) 및 상기 다수의 콘택 플러그(65)의 상면들은 실질적으로 동일한 평면을 이룰 수 있다. 수평 배선(68) 및 다수의 기본 패드(Primary Pad; 69)는 상기 제1 절연층(51) 및 상기 다수의 콘택 플러그(65) 상에 배치될 수 있다. 상기 수평 배선(68) 및 상기 제1 절연층(51) 사이와 상기 다수의 기본 패드(69) 및 상기 제1 절연층(51) 사이에 제2 배리어 층(66) 및 제3 씨드 층(67)이 배치될 수 있다. 상기 제3 씨드 층(67)은 상기 수평 배선(68) 및 상기 제2 배리어 층(66) 사이와 상기 다수의 기본 패드(69) 및 상기 제2 배리어 층(66) 사이에 배치될 수 있다.
도 22는 본 개시에 따른 실시예로서, 반도체 소자들을 설명하기 위한 단면도이다. 본 개시의 실시예에 따른 반도체 소자들은 패키지 온 패키지(Package On Package; POP)를 포함할 수 있다.
도 22를 참조하면, 본 개시의 실시예에 따른 반도체 소자들은 차례로 적층된 다수의 반도체 패키지(P1, P2, P3, P4)를 포함할 수 있다. 상기 다수의 반도체 패키지(P1, P2, P3, P4)은 제1 반도체 패키지(P1), 제2 반도체 패키지(P2), 제3 반도체 패키지(P3), 및 제4 반도체 패키지(P4)를 포함할 수 있다. 상기 다수의 반도체 패키지(P1, P2, P3, P4)의 각각은 도 1 내지 도 21을 참조하여 설명된 것과 유사한 구성을 포함할 수 있다. 예를들면, 상기 제1 반도체 패키지(P1)는 반도체 칩(31), 봉지재(35), 패키지 기판(41), 제1 절연층(51), 제2 절연층(53), 다수의 콘택 플러그(65), 수평 배선(68), 다수의 기본 패드(Primary Pad; 69), 다수의 보조 패드(Secondary Pad; 79), 및 다수의 솔더 볼(Solder Ball; 82)을 포함할 수 있다. 상기 반도체 칩(31)은 다수의 칩 패드(33)를 포함할 수 있다. 상기 패키지 기판(41)은 다수의 내부 배선(45), 다수의 하부 접속 단자(43), 및 다수의 상부 접속 단자(47)를 포함할 수 있다.
도 23 내지 도 30은 본 개시에 따른 실시예로서, 반도체 소자들의 형성 방법들을 설명하기 위한 단면도들이다.
도 23을 참조하면, 패키지 기판(41) 내에 봉지재(35)를 사용하여 반도체 칩(31)이 부착될 수 있다. 상기 봉지재(35)는 상기 반도체 칩(31) 의 하면 및 측면들을 둘러쌀 수 있다. 상기 봉지재(35)는 상기 패키지 기판(41) 및 상기 반도체 칩(31) 사이에 연장될 수 있다.
상기 반도체 칩(31)은 어플리케이션 프로세서(Application Processor; AP), 마이크로프로세서(Microprocessor), 컨트롤러(Controller), 휘발성 메모리, 비- 휘발성 메모리, 또는 이들의 조합을 포함할 수 있다. 상기 반도체 칩(31)은 다수의 칩 패드(33)를 포함할 수 있다. 예를들면, 상기 다수의 칩 패드(33)는 상기 반도체 칩(31)의 상면에 인접하게 형성될 수 있다. 상기 다수의 칩 패드(33)는 금속, 금속질화물, 금속실리사이드, 금속산화물, 도전성 카본, 또는 이들의 조합을 포함할 수 있다.
상기 패키지 기판(41)은 다수의 내부 배선(45), 다수의 하부 접속 단자(43), 및 다수의 상부 접속 단자(47)를 포함할 수 있다. 상기 다수의 내부 배선(45)은 다수의 내부 수평 배선 및 다수의 내부 콘택 플러그를 포함할 수 있다. 상기 다수의 상부 접속 단자(47)는 상기 다수의 내부 배선(45)을 경유하여 상기 다수의 하부 접속 단자(43)에 전기적으로 접속될 수 있다. 상기 패키지 기판(41)은 경성 인쇄 회로 기판(Rigid Printed Circuit Board), 연성 인쇄 회로 기판(Flexible Printed Circuit Board), 경-연성 인쇄 회로 기판(Rigid-Flexible Printed Circuit Board), 또는 이들의 조합을 포함할 수 있다. 상기 다수의 내부 배선(45), 상기 다수의 하부 접속 단자(43), 및 상기 다수의 상부 접속 단자(47)의 각각은 금속, 금속질화물, 금속실리사이드, 금속산화물, 도전성 카본, 또는 이들의 조합을 포함할 수 있다. 예를들면, 상기 다수의 상부 접속 단자(47)는 구리(Cu)를 포함할 수 있다.
상기 봉지재(35)는 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들에 무기 필러와 같은 보강재가 포함된 수지를 포함할 수 있다. 예를들면, 상기 봉지재(35)는 아지노모토 빌드-업 필름(Ajinomoto Build-up Film; ABF), FR-4, BT(Bismaleimide Triazine), 수지, 또는 이들의 조합을 포함할 수 있다. 일 실시예에서, 상기 봉지재(35)는 에폭시 몰딩 컴파운드(Epoxy Molding Compound; EMC), 언더필(Underfill), 비전도성 필름(Non-Conductive Film; NCF), 비전도성 페이스트(Non-Conductive Paste; NCP), 감광성 물질, 또는 이들의 조합을 포함할 수 있다. 상기 봉지재(35)는 상기 패키지 기판(41)의 하면 상에 연장될 수 있다. 상기 다수의 하부 접속 단자(43) 각각의 가장자리는 상기 봉지재(35)로 덮일 수 있다. 상기 다수의 하부 접속 단자(43) 각각의 중심 부분은 노출될 수 있다.
상기 패키지 기판(41), 상기 봉지재(35), 및 상기 반도체 칩(31) 상에 제1 절연층(51)이 형성될 수 있다. 상기 제1 절연층(51)은 상기 반도체 칩(31) 상을 덮을 수 있다. 상기 제1 절연층(51)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 로우-케이 유전물(Low-K Dielectrics), 하이-케이 유전물(High-K Dielectrics), 또는 이들의 조합을 포함할 수 있다. 예를들면, 상기 제1 절연층(51)은 감광성 폴리이미드(Photosensitive Polyimide; PSPI)를 포함할 수 있다. 상기 제1 절연층(51)은 아지노모토 빌드-업 필름(Ajinomoto Build-up Film; ABF)을 포함할 수 있다.
상기 제1 절연층(51) 상에 제1 씨드 층(Seed Layer; 62)이 형성될 수 있다. 상기 제1 씨드 층(62)은 상기 제1 절연층(51) 상을 덮고 상기 제1 절연층(51) 내에 연장되어 상기 다수의 상부 접속 단자(47) 및 상기 다수의 칩 패드(33)에 접속될 수 있다. 상기 제1 씨드 층(62)은 화학 기상 증착(Chemical Vapor Deposition; CVD) 방법, 또는 물리 기상 증착(Physical Vapor Deposition; PVD) 방법을 이용하여 형성된 구리(Cu) 층을 포함할 수 있다.
일 실시예에서, 상기 제1 씨드 층(62)을 형성하기 전에 상기 제1 절연층(51) 상에 제1 배리어 층(Barrier Layer; 도 2의 61)이 형성될 수 있다. 상기 제1 배리어 층(도 2의 61)은 Ti, TiN, Ta, TaN, 또는 또는 이들의 조합을 포함할 수 있다. 상기 제1 배리어 층(도 2의 61)은 상기 제1 씨드 층(62) 및 상기 제1 절연층(51) 사이와, 상기 제1 씨드 층(62) 및 상기 다수의 상부 접속 단자(47) 사이와, 그리고 상기 제1 씨드 층(62) 및 상기 다수의 칩 패드(33) 사이에 형성될 수 있다.
상기 제1 씨드 층(62) 상에 제1 마스크 패턴(55M)이 형성될 수 있다. 상기 제1 마스크 패턴(55M)은 드라이 필름(Dry Film; DF)을 포함할 수 있다. 상기 제1 마스크 패턴(55M)을 형성하는 것은 노광 공정 및 현상 공정을 포함할 수 있다.
도 24를 참조하면, 전기 도금 공정을 이용하여 상기 제1 씨드 층(62) 상에 수평 배선(68) 및 다수의 기본 패드(Primary Pad; 69)가 형성될 수 있다. 상기 수평 배선(68) 및 상기 다수의 기본 패드(69)를 형성하는 동안 상기 도전성 코어(도 2의 63)가 형성될 수 있다. 상기 수평 배선(68), 상기 다수의 기본 패드(69), 및 상기 도전성 코어(도 2의 63)는 구리(Cu) 층을 포함할 수 있다.
도 25를 참조하면, 상기 제1 마스크 패턴(55M)을 제거하여 상기 제1 씨드 층(62)이 노출될 수 있다.
도 26을 참조하면, 상기 제1 씨드 층(62) 및 상기 수평 배선(68) 상을 덮는 제2 마스크 패턴(59M)이 형성될 수 있다. 상기 제2 마스크 패턴(59M)은 상기 다수의 기본 패드(69) 각각의 가장자리를 덮을 수 있다. 상기 제2 마스크 패턴(59M)은 상기 다수의 기본 패드(69) 상을 부분적으로 덮을 수 있다. 상기 다수의 기본 패드(69) 각각의 상면은 부분적으로 노출될 수 있다. 상기 제2 마스크 패턴(59M)은 드라이 필름(Dry Film; DF)을 포함할 수 있다. 상기 제2 마스크 패턴(59M)을 형성하는 것은 노광 공정 및 현상 공정을 포함할 수 있다.
도 27을 참조하면, 전기 도금 공정을 이용하여 상기 다수의 기본 패드(69) 상에 다수의 보조 패드(Secondary Pad; 79)가 형성될 수 있다. 상기 다수의 보조 패드(79)는 구리(Cu) 층을 포함할 수 있다. 상기 다수의 보조 패드(79)의 각각은 바아(Bar) 모양, 링(Ring) 모양, 다수의 기둥 모양, 다수의 돌기 모양, 아메바 모양, 또는 이들의 조합을 포함할 수 있다.
도 28을 참조하면, 상기 제2 마스크 패턴(59M)을 제거하여 상기 제1 씨드 층(62)이 노출될 수 있다.
도 29를 참조하면, 상기 제1 씨드 층(62)을 부분적으로 제거하여 상기 제1 씨드 층(62)은 상기 다수의 기본 패드(69) 및 상기 제1 절연층(51) 사이와, 그리고 상기 수평 배선(68) 및 상기 제1 절연층(51) 사이에 보존될 수 있다.
도 30을 참조하면, 상기 제1 절연층(51) 상에 제2 절연층(53)이 형성될 수 있다. 상기 제2 절연층(53)은 상기 수평 배선(68)을 덮고, 상기 다수의 기본 패드(69)의 측면을 덮고, 그리고 상기 다수의 기본 패드(69)의 상면 가장자리를 덮을 수 있다. 상기 제2 절연층(53)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 로우-케이 유전물, 하이-케이 유전물, 또는 이들의 조합을 포함할 수 있다. 예를들면, 상기 제2 절연층(53)은 감광성 폴리이미드(PSPI)를 포함할 수 있다. 상기 제2 절연층(53)은 아지노모토 빌드-업 필름(ABF)을 포함할 수 있다.
도 1을 다시 한번 참조하면, 상기 다수의 기본 패드(69) 및 상기 다수의 보조 패드(79) 상에 다수의 솔더 볼(Solder Ball; 82)이 형성될 수 있다. 상기 다수의 솔더 볼(82)은 SnAgCu(SAC) 솔더를 포함할 수 있다.
도 31 내지 도 35는 본 개시에 따른 실시예로서, 반도체 소자들의 형성 방법들을 설명하기 위한 단면도들이다. 이하에서는 다른 실시예와의 차이점만 간략하게 설명하기로 한다.
도 31을 참조하면, 제1 씨드 층(62), 수평 배선(68), 및 다수의 기본 패드(69) 상에 제2 씨드 층(72)이 형성될 수 있다. 상기 제2 씨드 층(72)은 화학 기상 증착(CVD) 방법, 또는 물리 기상 증착(PVD) 방법을 이용하여 형성된 구리(Cu) 층을 포함할 수 있다.
도 32를 참조하면, 상기 제2 씨드 층(72) 상에 제2 마스크 패턴(59M)이 형성될 수 있다. 전기 도금 공정을 이용하여 상기 제2 씨드 층(72) 상에 다수의 보조 패드(Secondary Pad; 79)가 형성될 수 있다. 상기 다수의 보조 패드(Secondary Pad; 79)는 상기 다수의 기본 패드(69) 상에 정렬될 수 있다.
도 33을 참조하면, 상기 제2 마스크 패턴(59M)이 제거될 수 있다.
도 34를 참조하면, 상기 제1 씨드 층(62) 및 상기 제2 씨드 층(72)이 부분적으로 제거될 수 있다.
도 35를 참조하면, 제2 절연층(53)이 형성될 수 있다.
도 18을 다시 한번 참조하면, 다수의 솔더 볼(Solder Ball; 82)이 형성될 수 있다.
도 36은 본 개시에 따른 실시예로서, 반도체 소자들을 설명하기 위한 단면도이다. 본 개시의 실시예에 따른 반도체 소자들은 웨이퍼 레벨 패키지(Wafer Level Package; WLP)를 포함할 수 있다.
도 36을 참조하면, 본 개시의 실시예에 따른 반도체 소자들은 반도체 칩(31), 봉지재(35), 다수의 칩 연결 단자(37), 제1 절연층(51), 제2 절연층(53), 다수의 콘택 플러그(65), 수평 배선(68), 다수의 기본 패드(Primary Pad; 69), 다수의 보조 패드(Secondary Pad; 79), 다수의 솔더 볼(Solder Ball; 82), 기판(121), 후면 절연층(132), 내부 봉지재(135), 접착제(136), 및 다수의 관통 전극(145)을 포함할 수 있다. 상기 반도체 칩(31)은 다수의 칩 패드(33)를 포함할 수 있다. 상기 기판(121)은 다수의 상부 접속 단자(123), 다수의 하부 접속 단자(125), 및 다수의 내부 배선(127)을 포함할 수 있다. 이하에서는 차이점만 간략하게 설명하기로 한다.
상기 기판(121) 상에 상기 반도체 칩(31)이 배치될 수 있다. 상기 기판(121) 및 상기 반도체 칩(31) 사이에 상기 접착제(136)가 배치될 수 있다. 상기 기판(121)은 경성 인쇄 회로 기판(Rigid Printed Circuit Board), 연성 인쇄 회로 기판(Flexible Printed Circuit Board), 경-연성 인쇄 회로 기판(Rigid-Flexible Printed Circuit Board), 또는 이들의 조합을 포함할 수 있다. 상기 기판(121)은 재배선층(RDL)을 포함할 수 있다. 상기 접착제(136)는 디에이에프(Die Attach Film; DAF), 언더필(Underfill), 비전도성 필름(Non-Conductive Film; NCF), 비전도성 페이스트(Non-Conductive Paste; NCP), 또는 이들의 조합을 포함할 수 있다.
상기 다수의 상부 접속 단자(123), 상기 다수의 하부 접속 단자(125), 및 상기 다수의 내부 배선(127)의 각각은 금속, 금속질화물, 금속실리사이드, 금속산화물, 도전성 카본, 또는 이들의 조합을 포함할 수 있다. 상기 후면 절연층(132)은 상기 기판(121)의 하면을 덮을 수 있다. 상기 후면 절연층(132)은 상기 다수의 하부 접속 단자(125)의 가장자리들을 덮을 수 있으며, 상기 다수의 하부 접속 단자(125) 각각의 중심 부분을 노출할 수 있다. 상기 다수의 상부 접속 단자(123)는 상기 다수의 내부 배선(127)을 경유하여 상기 다수의 하부 접속 단자(125)에 전기적으로 접속될 수 있다.
상기 봉지재(35)는 상기 기판(121) 상에 배치될 수 있다. 상기 봉지재(35)는 상기 반도체 칩(31)의 측면들을 둘러쌀 수 있다. 상기 다수의 관통 전극(145)은 상기 봉지재(35) 내에 배치될 수 있다. 상기 다수의 관통 전극(145)은 상기 봉지재(35)를 관통하여 상기 다수의 상부 접속 단자(123)에 접속될 수 있다. 상기 다수의 관통 전극(145)은 상기 다수의 상부 접속 단자(123) 상에 직접적으로 접촉될 수 있다. 상기 다수의 관통 전극(145)은 구리 기둥(Cu post), 도전성 범프(Conductive Bump), 본딩 와이어(Bonding Wire), 또는 이들의 조합을 포함할 수 있다.
상기 내부 봉지재(135)는 상기 반도체 칩(31) 상에 배치될 수 있다. 상기 내부 봉지재(135)는 에폭시 몰딩 컴파운드(Epoxy Molding Compound; EMC), 언더필(Underfill), 비전도성 필름(Non-Conductive Film; NCF), 비전도성 페이스트(Non-Conductive Paste; NCP), 감광성 물질, 또는 이들의 조합을 포함할 수 있다. 일 실시예에서, 상기 내부 봉지재(135)는 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들에 무기 필러와 같은 보강재가 포함된 수지를 포함할 수 있다. 예를들면, 상기 내부 봉지재(135)는 아지노모토 빌드-업 필름(Ajinomoto Build-up Film; ABF), FR-4, BT(Bismaleimide Triazine), 수지, 또는 이들의 조합을 포함할 수 있다.
상기 다수의 칩 패드(33) 상에 상기 다수의 칩 연결 단자(37)가 형성될 수 있다. 상기 다수의 칩 연결 단자(37)는 상기 내부 봉지재(135)를 관통하여 상기 다수의 칩 패드(33)에 접촉될 수 있다. 상기 다수의 칩 연결 단자(37)는 상기 다수의 칩 패드(33)를 경유하여 상기 반도체 칩(31)에 전기적으로 접속될 수 있다. 상기 다수의 칩 연결 단자(37)는 금속, 금속질화물, 금속실리사이드, 금속산화물, 도전성 카본, 또는 이들의 조합을 포함할 수 있다. 예를들면, 상기 다수의 칩 연결 단자(37)는 솔더 범프(Solder Bump)를 포함할 수 있다. 상기 내부 봉지재(135)는 상기 반도체 칩(31) 및 상기 제1 절연층(51) 사이에 배치될 수 있다. 상기 봉지재(35), 상기 다수의 관통 전극(145), 상기 내부 봉지재(135), 및 상기 다수의 칩 연결 단자(37)의 상면들은 실질적으로 동일한 평면을 이룰 수 있다.
상기 봉지재(35), 상기 다수의 관통 전극(145), 상기 내부 봉지재(135), 및 상기 다수의 칩 연결 단자(37) 상에 상기 제1 절연층(51)이 배치될 수 있다. 상기 제1 절연층(51) 내에 상기 다수의 콘택 플러그(65)가 배치될 수 있다. 상기 제1 절연층(51) 상에 상기 수평 배선(68) 및 상기 다수의 기본 패드(Primary Pad; 69)가 배치될 수 있다.
이상, 첨부된 도면을 참조하여 본 개시에 따른 실시예들을 설명하였지만, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 이상에서 기술한 실시예는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해하여야 한다.
31: 반도체 칩 33: 칩 패드
35: 봉지재 37: 칩 연결 단자
41: 패키지 기판 43: 하부 접속 단자
45: 내부 배선 47: 상부 접속 단자
51: 제1 절연층 53: 제2 절연층
61, 66: 배리어 층(Barrier Layer)
62, 67, 72: 씨드 층(Seed Layer)
63: 도전성 코어 65: 콘택 플러그
68: 수평 배선 69: 기본 패드(Primary Pad)
79: 보조 패드(Secondary Pad) 82: 솔더 볼(Solder Ball)
121: 기판 132: 후면 절연층
135: 내부 봉지재 136: 접착제
145: 관통 전극

Claims (10)

  1. 봉지재 내의 반도체 칩;
    상기 봉지재 및 상기 반도체 칩 상의 제1 절연층;
    상기 제1 절연층 상의 수평 배선 및 기본 패드(Primary Pad);
    상기 기본 패드 상의 보조 패드(Secondary Pad);
    상기 제1 절연층 상에 상기 수평 배선을 덮는 제2 절연층; 및
    상기 기본 패드 및 상기 보조 패드 상의 솔더 볼(Solder Ball)을 포함하되,
    상기 기본 패드는 상기 수평 배선과 동일한 두께를 갖는 반도체 소자.
  2. 제1 항에 있어서,
    상기 보조 패드(Secondary Pad)는 상기 기본 패드(Primary Pad)에서 멀어질수록 넓은 폭을 갖는 반도체 소자.
  3. 제1 항에 있어서,
    상기 보조 패드는 상기 기본 패드보다 좁은 폭을 갖는 반도체 소자.
  4. 제1 항에 있어서,
    상기 보조 패드는 상기 기본 패드와 동일한 물질을 포함하는 반도체 소자.
  5. 제1 항에 있어서,
    상기 보조 패드 및 상기 기본 패드는 구리(Cu) 층을 포함하는 반도체 소자.
  6. 제1 항에 있어서,
    상기 보조 패드는 바아(Bar) 모양, 링(Ring) 모양, 다수의 기둥 모양, 다수의 돌기 모양, 아메바 모양, 또는 이들의 조합을 포함하는 반도체 소자.
  7. 제1 항에 있어서,
    상기 기본 패드는 상기 수평 배선과 동일한 물질 층을 포함하는 반도체 소자.
  8. 제1 항에 있어서,
    상기 기본 패드의 측면은 상기 수평 배선의 측면과 동일한 프로파일을 갖는 반도체 소자.
  9. 패키지 기판 내의 반도체 칩;
    상기 패키지 기판 및 상기 반도체 칩 상의 제1 절연층;
    상기 제1 절연층 상의 수평 배선 및 기본 패드;
    상기 기본 패드 상의 보조 패드;
    상기 제1 절연층 상에 상기 수평 배선을 덮는 제2 절연층; 및
    상기 기본 패드 및 상기 보조 패드 상의 솔더 볼을 포함하되,
    상기 기본 패드는 상기 수평 배선과 동일한 두께를 갖는 반도체 소자.
  10. 적층된 다수의 반도체 패키지를 포함하되,
    상기 다수의 반도체 패키지의 각각은
    패키지 기판 내의 반도체 칩;
    상기 패키지 기판 및 상기 반도체 칩 상의 제1 절연층;
    상기 제1 절연층 상의 수평 배선 및 기본 패드;
    상기 기본 패드 상의 보조 패드;
    상기 제1 절연층 상에 상기 수평 배선을 덮는 제2 절연층; 및
    상기 기본 패드 및 상기 보조 패드 상의 솔더 볼을 포함하되,
    상기 기본 패드는 상기 수평 배선과 동일한 두께를 갖는 반도체 소자.
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