JPH06125180A - キャパシタ内蔵多層配線基板 - Google Patents
キャパシタ内蔵多層配線基板Info
- Publication number
- JPH06125180A JPH06125180A JP4297951A JP29795192A JPH06125180A JP H06125180 A JPH06125180 A JP H06125180A JP 4297951 A JP4297951 A JP 4297951A JP 29795192 A JP29795192 A JP 29795192A JP H06125180 A JPH06125180 A JP H06125180A
- Authority
- JP
- Japan
- Prior art keywords
- capacitor
- multilayer wiring
- layer
- wiring board
- wiring layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Production Of Multi-Layered Print Wiring Board (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】 （修正有）
【目的】誘電率に依存することなく、電源ノイズの抑制
及び高密度化を達成することのできるキャパシタ内蔵配
線基板を提供する。 【構成】有機高分子材料を絶縁膜とする配線層が、セラ
ミック基板２上に多数積層されて多層配線層３を構成し
ている多層配線基板において、多層配線層３とセラミッ
ク基板２との間に、高誘電率ガラス厚膜を誘電体層とす
るキャパシタを備え、しかもこの多層配線層３の少なく
とも一つの配線層とこれに隣接する他の配線層またはセ
ラミック基板２との間に、酸化物薄膜を誘電体層とする
キャパシタを備えている。
及び高密度化を達成することのできるキャパシタ内蔵配
線基板を提供する。 【構成】有機高分子材料を絶縁膜とする配線層が、セラ
ミック基板２上に多数積層されて多層配線層３を構成し
ている多層配線基板において、多層配線層３とセラミッ
ク基板２との間に、高誘電率ガラス厚膜を誘電体層とす
るキャパシタを備え、しかもこの多層配線層３の少なく
とも一つの配線層とこれに隣接する他の配線層またはセ
ラミック基板２との間に、酸化物薄膜を誘電体層とする
キャパシタを備えている。
Description
【０００１】
【産業上の利用分野】本発明は、キャパシタ内蔵配線基
板に関し、特に複数のＩＣを搭載するマルチチップモジ
ュール基板に好適に利用され得る。
板に関し、特に複数のＩＣを搭載するマルチチップモジ
ュール基板に好適に利用され得る。
【０００２】
【従来の技術】複数のＩＣを搭載するいわゆるマルチチ
ップモジュールにおいては、クロック周波数の上昇、消
費電力の増加傾向が著しい。これにともない電源ノイズ
も上昇する。従って、これを抑制するには、まず電源イ
ンピーダンスを下げることが必須であり、デカップリン
グキャパシタを装着する必要がある。
ップモジュールにおいては、クロック周波数の上昇、消
費電力の増加傾向が著しい。これにともない電源ノイズ
も上昇する。従って、これを抑制するには、まず電源イ
ンピーダンスを下げることが必須であり、デカップリン
グキャパシタを装着する必要がある。
【０００３】従来、絶縁基板の部品（通常ＩＣ）搭載面
に、デカップリングキャパシタとしてのチップコンデン
サを実装する手法がとられている。また、絶縁基板をセ
ラミックグリーンシートから作製し、そのグリーンシー
トの一部を誘電体層として、絶縁基板にコンデンサーを
内蔵することも提案されている。すなわち、絶縁基板表
面にチップコンデンサーを搭載するものに比べて、ＩＣ
を搭載する絶縁基板にあっては、ＩＣとコンデンサー間
の配線長が短くて済むので、低インダクタンスとなり、
電源ノイズ、グランドノイズなどの低減効果が大きくな
るからである。そして、その場合の、セラミック誘電体
材料及びセラミック絶縁材料としては、チタン酸バリウ
ム及びアルミナがそれぞれよく知られており、汎用され
ている。
に、デカップリングキャパシタとしてのチップコンデン
サを実装する手法がとられている。また、絶縁基板をセ
ラミックグリーンシートから作製し、そのグリーンシー
トの一部を誘電体層として、絶縁基板にコンデンサーを
内蔵することも提案されている。すなわち、絶縁基板表
面にチップコンデンサーを搭載するものに比べて、ＩＣ
を搭載する絶縁基板にあっては、ＩＣとコンデンサー間
の配線長が短くて済むので、低インダクタンスとなり、
電源ノイズ、グランドノイズなどの低減効果が大きくな
るからである。そして、その場合の、セラミック誘電体
材料及びセラミック絶縁材料としては、チタン酸バリウ
ム及びアルミナがそれぞれよく知られており、汎用され
ている。
【０００４】
【発明が解決しようとする課題】しかし、絶縁基板表面
にチップコンデンサーを搭載するものは、チップの大き
さが１〜２ｍｍ四方もあることから、装置全体の占める
体積が大きくなり、装置の高密度化、小型化を達成する
ことができない。
にチップコンデンサーを搭載するものは、チップの大き
さが１〜２ｍｍ四方もあることから、装置全体の占める
体積が大きくなり、装置の高密度化、小型化を達成する
ことができない。
【０００５】また、絶縁基板にコンデンサーを内蔵する
場合、一般的なセラミック誘電体材料、例えばチタン酸
バリウムなどは、高誘電率でありコンデンサーとしての
機能はよいが、熱膨張係数が８×１０-6／℃以上と半導
体シリコン（ＩＣ）よりかなり大きく、強度も６５０ｋ
ｇ／ｃｍ2程度で決して高くないため、ＩＣを搭載する
絶縁基板との兼用には適さない。
場合、一般的なセラミック誘電体材料、例えばチタン酸
バリウムなどは、高誘電率でありコンデンサーとしての
機能はよいが、熱膨張係数が８×１０-6／℃以上と半導
体シリコン（ＩＣ）よりかなり大きく、強度も６５０ｋ
ｇ／ｃｍ2程度で決して高くないため、ＩＣを搭載する
絶縁基板との兼用には適さない。
【０００６】アルミナは、高強度であるが、熱膨張係数
が６〜８×１０-6／℃と大きいうえ、誘電率が８．５〜
１０と低いため、単位面積あたりの静電容量が０．２ｎ
Ｆ／ｃｍ2程度と小さい。従って、これを誘電体層とし
て用いても通常の面積であれば小さい容量のコンデンサ
ーしか得られず、結局電源インピーダンスＺ＝（インダ
クタンスＬ／静電容量Ｃ）1/2の関係でインピーダンス
が高くなる。かといって、現在要求されているＩＣ１個
当たりの静電容量はおよそ１００ｎＦであるが、これを
充足するには、５００ｃｍ2もの大面積が必要となる。
が６〜８×１０-6／℃と大きいうえ、誘電率が８．５〜
１０と低いため、単位面積あたりの静電容量が０．２ｎ
Ｆ／ｃｍ2程度と小さい。従って、これを誘電体層とし
て用いても通常の面積であれば小さい容量のコンデンサ
ーしか得られず、結局電源インピーダンスＺ＝（インダ
クタンスＬ／静電容量Ｃ）1/2の関係でインピーダンス
が高くなる。かといって、現在要求されているＩＣ１個
当たりの静電容量はおよそ１００ｎＦであるが、これを
充足するには、５００ｃｍ2もの大面積が必要となる。
【０００７】よって、高密度化、熱膨張係数、強度及び
誘電率のすべてを満足する構造は従来知られていなかっ
た。本発明の目的は、誘電率に依存することなく、電源
ノイズの抑制及び高密度化を達成することのできるキャ
パシタ内蔵配線基板を提供することにある。
誘電率のすべてを満足する構造は従来知られていなかっ
た。本発明の目的は、誘電率に依存することなく、電源
ノイズの抑制及び高密度化を達成することのできるキャ
パシタ内蔵配線基板を提供することにある。
【０００８】
【課題を解決するための手段】その第一の手段は、有機
高分子材料を絶縁膜とする配線層が、セラミック基板上
に多数積層されて多層配線層を構成している多層配線基
板において、多層配線層とセラミック基板との間に、高
誘電率ガラス厚膜誘電体層とするキャパシタが備えられ
ていることを特徴とするキャパシタ内蔵多層配線基板に
ある。
高分子材料を絶縁膜とする配線層が、セラミック基板上
に多数積層されて多層配線層を構成している多層配線基
板において、多層配線層とセラミック基板との間に、高
誘電率ガラス厚膜誘電体層とするキャパシタが備えられ
ていることを特徴とするキャパシタ内蔵多層配線基板に
ある。
【０００９】その第二の手段は、有機高分子材料を絶縁
膜とする配線層が、セラミック基板上に多数積層されて
多層配線層を構成している多層配線基板において、この
多層配線層の少なくとも一つの配線層とこれに隣接する
他の配線層またはセラミック基板との間に、酸化物薄膜
を誘電体層とするキャパシタが備えられていることを特
徴とするキャパシタ内蔵多層配線基板にある。
膜とする配線層が、セラミック基板上に多数積層されて
多層配線層を構成している多層配線基板において、この
多層配線層の少なくとも一つの配線層とこれに隣接する
他の配線層またはセラミック基板との間に、酸化物薄膜
を誘電体層とするキャパシタが備えられていることを特
徴とするキャパシタ内蔵多層配線基板にある。
【００１０】ここで、高誘電率ガラス厚膜とは、例えば
ＰＺＴ系ガラス粉末を主成分とするペーストをスクリー
ン印刷し焼成して得られるようなものがあげられる。ま
た、酸化物としては、例えばＳｉＯ2，ＴｉＯ2，Ｔａ2
Ｏ5等が挙げられる。そして、これらを薄膜で形成する
には、最初から酸化物の形態でスパッタリングする方
法、金属塩化物をＣＶＤ法にて蒸着した後、酸化する方
法、Ｓｉ，Ｔｉ，Ｔａ等の金属をスパッタリングした
後、陽極酸化する方法などが挙げられる。
ＰＺＴ系ガラス粉末を主成分とするペーストをスクリー
ン印刷し焼成して得られるようなものがあげられる。ま
た、酸化物としては、例えばＳｉＯ2，ＴｉＯ2，Ｔａ2
Ｏ5等が挙げられる。そして、これらを薄膜で形成する
には、最初から酸化物の形態でスパッタリングする方
法、金属塩化物をＣＶＤ法にて蒸着した後、酸化する方
法、Ｓｉ，Ｔｉ，Ｔａ等の金属をスパッタリングした
後、陽極酸化する方法などが挙げられる。
【００１１】
【作用】第一の手段においては、高誘電率ガラス厚膜を
誘電体層とするキャパシタが備えられているので、電源
インピーダンスが低くなる。第二の手段においては、誘
電体層の材質が高誘電率のものに限定されない酸化物よ
りなるが、薄膜すなわち０．１μ〜数μ程度の膜厚のも
のであるから、静電容量が高くなり、その結果、電源イ
ンピーダンスが低くなる。
誘電体層とするキャパシタが備えられているので、電源
インピーダンスが低くなる。第二の手段においては、誘
電体層の材質が高誘電率のものに限定されない酸化物よ
りなるが、薄膜すなわち０．１μ〜数μ程度の膜厚のも
のであるから、静電容量が高くなり、その結果、電源イ
ンピーダンスが低くなる。
【００１２】しかも両手段ともにキャパシタが多層配線
層の内部又は多層配線層とセラミック基板との間に設け
られているので、電子部品搭載面をキャパシタが占有す
ることはない。そして、いずれも誘電体層が膜状のもの
であるから、多層配線基板全体の体積にさほど影響を及
ぼすことがない。
層の内部又は多層配線層とセラミック基板との間に設け
られているので、電子部品搭載面をキャパシタが占有す
ることはない。そして、いずれも誘電体層が膜状のもの
であるから、多層配線基板全体の体積にさほど影響を及
ぼすことがない。
【００１３】尚、上記いずれの手段においても、ＩＣ等
の電子部品を搭載する絶縁基板としての機能は、セラミ
ック基板が果たす。従って、誘電体層となる高誘電率ガ
ラス厚膜や酸化物薄膜に、ＩＣとの熱膨張係数の整合性
及び機械的強度は必要とされない。
の電子部品を搭載する絶縁基板としての機能は、セラミ
ック基板が果たす。従って、誘電体層となる高誘電率ガ
ラス厚膜や酸化物薄膜に、ＩＣとの熱膨張係数の整合性
及び機械的強度は必要とされない。
【００１４】
［キャパシタ内蔵多層配線基板の構造］本発明キャパシ
タ内蔵多層配線基板の実施例を図面を用いて説明する。
図１は、キャパシタ内蔵多層配線基板１の厚み方向断面
図、図２は、図１のＡ部拡大図、図３は、図１のＢ部拡
大図である。
タ内蔵多層配線基板の実施例を図面を用いて説明する。
図１は、キャパシタ内蔵多層配線基板１の厚み方向断面
図、図２は、図１のＡ部拡大図、図３は、図１のＢ部拡
大図である。
【００１５】キャパシタ内蔵多層配線基板１は、ポリイ
ミドを絶縁膜７１〜７４とする配線層４１〜４４が、ア
ルミナセラミック基板２上に積層されて多層配線層３を
構成している多層配線基板であり、セラミック基板２
は、それ自体が内部配線を有する多層配線基板であって
も良いし、内部配線を有しない単板であってもよい。
ミドを絶縁膜７１〜７４とする配線層４１〜４４が、ア
ルミナセラミック基板２上に積層されて多層配線層３を
構成している多層配線基板であり、セラミック基板２
は、それ自体が内部配線を有する多層配線基板であって
も良いし、内部配線を有しない単板であってもよい。
【００１６】そして、多層配線層３とセラミック基板２
との間に、比誘電率１０００、厚さ４０μｍ、面積８０
ｃｍ2のＰＺＴ系ガラス厚膜５１を誘電体層とする第１
キャパシタ５、並びにこの多層配線層３の一配線層４３
とこれに隣接する他の配線層４４との間に、厚さ０．１
μｍ、面積６０ｃｍ2のＳｉＯ2薄膜６１を誘電体層とす
る第２キャパシタ６が備えられている。
との間に、比誘電率１０００、厚さ４０μｍ、面積８０
ｃｍ2のＰＺＴ系ガラス厚膜５１を誘電体層とする第１
キャパシタ５、並びにこの多層配線層３の一配線層４３
とこれに隣接する他の配線層４４との間に、厚さ０．１
μｍ、面積６０ｃｍ2のＳｉＯ2薄膜６１を誘電体層とす
る第２キャパシタ６が備えられている。
【００１７】尚、ガラス厚膜５１は、Ａｇ／Ｐｄ合金よ
りなる一対の厚膜電極５２，５３にて、上下両側から挟
まれている。また、ＳｉＯ2薄膜６１は、Ｃｒ層及びＣ
ｕ層よりなる網目状の薄膜電極６２，６３にて、上下両
側から挟まれている。
りなる一対の厚膜電極５２，５３にて、上下両側から挟
まれている。また、ＳｉＯ2薄膜６１は、Ｃｒ層及びＣ
ｕ層よりなる網目状の薄膜電極６２，６３にて、上下両
側から挟まれている。
【００１８】［キャパシタ内蔵多層配線基板の製造方
法］このようなキャパシタ内蔵多層配線基板の製造方法
を説明する。先ず、アルミナ等のセラミックスを主成分
とする１０枚のグリーンシートの表面に、タングステン
ＷもしくはモリブデンＭｏ等の金属ペーストを所定パタ
ーンにスクリーン印刷して、信号配線、電源配線、接地
配線等の各種配線パターン及びブレーズパッド（図示省
略）を形成する。印刷されたグリーンシートの各配線等
を層間接続する導電ビアを打ち抜き加工し、このビアに
も金属ペーストを充填する。そして、これらグリーンシ
ートを積層し、熱圧着した後、１５００度前後の高温で
焼成することによって、セラミック基板２を形成した。
法］このようなキャパシタ内蔵多層配線基板の製造方法
を説明する。先ず、アルミナ等のセラミックスを主成分
とする１０枚のグリーンシートの表面に、タングステン
ＷもしくはモリブデンＭｏ等の金属ペーストを所定パタ
ーンにスクリーン印刷して、信号配線、電源配線、接地
配線等の各種配線パターン及びブレーズパッド（図示省
略）を形成する。印刷されたグリーンシートの各配線等
を層間接続する導電ビアを打ち抜き加工し、このビアに
も金属ペーストを充填する。そして、これらグリーンシ
ートを積層し、熱圧着した後、１５００度前後の高温で
焼成することによって、セラミック基板２を形成した。
【００１９】次に、セラミック基板２の主面を表面粗度
Ｒａ０．２μｍ以下となるまで研磨し、その面にＡｇ／
Ｐｄ合金（Ａｇ／Ｐｄ重量比＝９０／１０）を主成分と
する導体ペーストをスクリーン印刷して接地電極パター
ン５２を形成した後、温度８５０℃で焼成する。その上
に、高誘電率ガラス粉末を主成分とするペースト５１を
スクリーン印刷し、温度８５０℃で焼成する。再び、前
記導体ペーストをスクリーン印刷して電極パターン５３
を形成し焼成することによって、第１キャパシタ５を設
けた。
Ｒａ０．２μｍ以下となるまで研磨し、その面にＡｇ／
Ｐｄ合金（Ａｇ／Ｐｄ重量比＝９０／１０）を主成分と
する導体ペーストをスクリーン印刷して接地電極パター
ン５２を形成した後、温度８５０℃で焼成する。その上
に、高誘電率ガラス粉末を主成分とするペースト５１を
スクリーン印刷し、温度８５０℃で焼成する。再び、前
記導体ペーストをスクリーン印刷して電極パターン５３
を形成し焼成することによって、第１キャパシタ５を設
けた。
【００２０】次にポリイミドを主成分とし感光性乳剤を
も含有する感光性絶縁ペーストを塗布する。所定パター
ンを有するフォトマスクを通じて露光し、導電ビアとな
る部分の感光性絶縁ペーストを現像液にて除去する。そ
して、４００℃程度の温度で硬化し、第１絶縁膜７１を
形成した。
も含有する感光性絶縁ペーストを塗布する。所定パター
ンを有するフォトマスクを通じて露光し、導電ビアとな
る部分の感光性絶縁ペーストを現像液にて除去する。そ
して、４００℃程度の温度で硬化し、第１絶縁膜７１を
形成した。
【００２１】第１絶縁膜７１の上にＣｒを厚さ０．０５
μｍ、続いてＣｕを厚さ０．５μｍとなるようにスパッ
タリングした後、フォトレジストを塗布する。次いで、
信号配線パターンが形成されたフォトマスクをその上方
に設置し、露光し、信号配線パターンとなる部分のフォ
トレジストを現像液にて除去する。更に、フォトレジス
トが除去された部分に５μｍ程度のＣｕ鍍金を施した
後、フォトレジストを溶剤にて除去し、不要部分（Ｃｕ
鍍金されていない部分）のＣｕ及びＣｒをエッチング液
にて除去することにより、信号配線を形成する。これに
て第１配線層４１を形成した。
μｍ、続いてＣｕを厚さ０．５μｍとなるようにスパッ
タリングした後、フォトレジストを塗布する。次いで、
信号配線パターンが形成されたフォトマスクをその上方
に設置し、露光し、信号配線パターンとなる部分のフォ
トレジストを現像液にて除去する。更に、フォトレジス
トが除去された部分に５μｍ程度のＣｕ鍍金を施した
後、フォトレジストを溶剤にて除去し、不要部分（Ｃｕ
鍍金されていない部分）のＣｕ及びＣｒをエッチング液
にて除去することにより、信号配線を形成する。これに
て第１配線層４１を形成した。
【００２２】同様に第２〜第４配線層を形成する。但
し、第３配線層のすぐ上の配線パターン６２は、網目状
の電極パターンに形成する。そして、その上にＳｉＯ2
６１を厚さ０．２μｍとなるようにスパッタリングした
後、フォトレジストを塗布する。次いで、誘電体層パタ
ーンが形成されたフォトマスクをその上方に設置し、露
光し現像し、不要部の誘電体膜をエッチング除去した
後、フォトレジストを除去する。続いて配線パターン６
２の形成と同様な方法で電極パターン６３を形成し、網
目状の電極を有する第２キャパシタ６を設けた。これに
てキャパシタ内蔵多層配線基板１が完成した。
し、第３配線層のすぐ上の配線パターン６２は、網目状
の電極パターンに形成する。そして、その上にＳｉＯ2
６１を厚さ０．２μｍとなるようにスパッタリングした
後、フォトレジストを塗布する。次いで、誘電体層パタ
ーンが形成されたフォトマスクをその上方に設置し、露
光し現像し、不要部の誘電体膜をエッチング除去した
後、フォトレジストを除去する。続いて配線パターン６
２の形成と同様な方法で電極パターン６３を形成し、網
目状の電極を有する第２キャパシタ６を設けた。これに
てキャパシタ内蔵多層配線基板１が完成した。
【００２３】［評価］上記キャパシタ内蔵多層配線基板
１につき、静電容量を測定したところ、第１キャパシタ
５は１．５μＦ、第２キャパシタ６は２．５μＦであっ
た。
１につき、静電容量を測定したところ、第１キャパシタ
５は１．５μＦ、第２キャパシタ６は２．５μＦであっ
た。
【００２４】
【効果】キャパシタ部を多層配線基板の内部に一体的に
含めているので、電子部品搭載面を有効に利用すること
ができる。また、キャパシタ部を多層配線基板の内部に
一体的に含めているので、装置の小型化及び高密度化を
図ることができるほか、シリコンチップを搭載した場合
のチップとキャパシタ間の配線長が短くなり、インダク
タンスを低減することができる。
含めているので、電子部品搭載面を有効に利用すること
ができる。また、キャパシタ部を多層配線基板の内部に
一体的に含めているので、装置の小型化及び高密度化を
図ることができるほか、シリコンチップを搭載した場合
のチップとキャパシタ間の配線長が短くなり、インダク
タンスを低減することができる。
【００２５】尚、上記実施例では、酸化物薄膜を誘電体
層とするキャパシタ（同例では第２キャパシタ６）を１
層しか設けていないが、複数層設けても良い。また、高
誘電率ガラスを誘電体層とするキャパシタ（同例では第
１キャパシタ５）に代えて、その位置に酸化物薄膜を誘
電体層とするキャパシタを設けても良い。
層とするキャパシタ（同例では第２キャパシタ６）を１
層しか設けていないが、複数層設けても良い。また、高
誘電率ガラスを誘電体層とするキャパシタ（同例では第
１キャパシタ５）に代えて、その位置に酸化物薄膜を誘
電体層とするキャパシタを設けても良い。
【図１】実施例のキャパシタ内蔵多層配線基板を示す断
面図である。
面図である。
【図２】図１のＡ部拡大図である。
【図３】図１のＢ部拡大図である。
１ キャパシタ内蔵多層配線基板 ２ セラミック基板 ３ 多層配線層 ４１〜４４ 配線層 ５１ ガラス厚膜 ６１ 酸化物薄膜
Claims (2)
- 【請求項１】 有機高分子材料を絶縁膜とする配線層
が、セラミック基板上に多数積層されて多層配線層を構
成している多層配線基板において、多層配線層とセラミ
ック基板との間に、高誘電率ガラス厚膜を誘電体層とす
るキャパシタが備えられていることを特徴とするキャパ
シタ内蔵多層配線基板。 - 【請求項２】 有機高分子材料を絶縁膜とする配線層
が、セラミック基板上に多数積層されて多層配線層を構
成している多層配線基板において、この多層配線層の少
なくとも一つの配線層とこれに隣接する他の配線層また
はセラミック基板との間に、酸化物薄膜を誘電体層とす
るキャパシタが備えられていることを特徴とするキャパ
シタ内蔵多層配線基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4297951A JPH06125180A (ja) | 1992-10-09 | 1992-10-09 | キャパシタ内蔵多層配線基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4297951A JPH06125180A (ja) | 1992-10-09 | 1992-10-09 | キャパシタ内蔵多層配線基板 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06125180A true JPH06125180A (ja) | 1994-05-06 |
Family
ID=17853203
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4297951A Pending JPH06125180A (ja) | 1992-10-09 | 1992-10-09 | キャパシタ内蔵多層配線基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06125180A (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6274224B1 (en) | 1999-02-01 | 2001-08-14 | 3M Innovative Properties Company | Passive electrical article, circuit articles thereof, and circuit articles comprising a passive electrical article |
| WO2001063646A2 (en) * | 2000-02-23 | 2001-08-30 | Telephus, Inc. | Multi-layered multi-chip module |
| JP2002174667A (ja) * | 2000-09-11 | 2002-06-21 | Hoya Corp | 多層配線基板及びその製造方法 |
| US6445071B1 (en) * | 1999-07-12 | 2002-09-03 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having an improved multi-layer interconnection structure and manufacturing method thereof |
| WO2003007379A1 (fr) * | 2001-07-12 | 2003-01-23 | Hitachi, Ltd. | Composant de circuit electronique |
| US6577492B2 (en) | 2001-07-10 | 2003-06-10 | 3M Innovative Properties Company | Capacitor having epoxy dielectric layer cured with aminophenylfluorenes |
| JP2007165857A (ja) * | 2005-11-18 | 2007-06-28 | Nec System Technologies Ltd | 多層配線基板およびその製造方法 |
| JP2007214437A (ja) * | 2006-02-10 | 2007-08-23 | Dainippon Printing Co Ltd | 受動素子内蔵配線基板およびその製造方法 |
| JP2008004734A (ja) * | 2006-06-22 | 2008-01-10 | Nec Corp | 集積化受動素子及び集積化受動素子内蔵多層配線基板 |
| CN105575943A (zh) * | 2014-10-31 | 2016-05-11 | 英飞凌科技股份有限公司 | 有直接铜键合衬底和集成无源部件的功率半导体模块和集成功率模块 |
-
1992
- 1992-10-09 JP JP4297951A patent/JPH06125180A/ja active Pending
Cited By (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6638378B2 (en) | 1999-02-01 | 2003-10-28 | 3M Innovative Properties Company | Passive electrical article, circuit articles thereof, and circuit articles comprising a passive electrical article |
| US6274224B1 (en) | 1999-02-01 | 2001-08-14 | 3M Innovative Properties Company | Passive electrical article, circuit articles thereof, and circuit articles comprising a passive electrical article |
| US6445071B1 (en) * | 1999-07-12 | 2002-09-03 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having an improved multi-layer interconnection structure and manufacturing method thereof |
| WO2001063646A2 (en) * | 2000-02-23 | 2001-08-30 | Telephus, Inc. | Multi-layered multi-chip module |
| WO2001063646A3 (en) * | 2000-02-23 | 2002-05-30 | Telephus Inc | Multi-layered multi-chip module |
| JP4509437B2 (ja) * | 2000-09-11 | 2010-07-21 | Ｈｏｙａ株式会社 | 多層配線基板の製造方法 |
| JP2002174667A (ja) * | 2000-09-11 | 2002-06-21 | Hoya Corp | 多層配線基板及びその製造方法 |
| US6577492B2 (en) | 2001-07-10 | 2003-06-10 | 3M Innovative Properties Company | Capacitor having epoxy dielectric layer cured with aminophenylfluorenes |
| WO2003007379A1 (fr) * | 2001-07-12 | 2003-01-23 | Hitachi, Ltd. | Composant de circuit electronique |
| US7586755B2 (en) | 2001-07-12 | 2009-09-08 | Hitachi, Ltd. | Electronic circuit component |
| JP2007165857A (ja) * | 2005-11-18 | 2007-06-28 | Nec System Technologies Ltd | 多層配線基板およびその製造方法 |
| JP2007214437A (ja) * | 2006-02-10 | 2007-08-23 | Dainippon Printing Co Ltd | 受動素子内蔵配線基板およびその製造方法 |
| JP2008004734A (ja) * | 2006-06-22 | 2008-01-10 | Nec Corp | 集積化受動素子及び集積化受動素子内蔵多層配線基板 |
| CN105575943A (zh) * | 2014-10-31 | 2016-05-11 | 英飞凌科技股份有限公司 | 有直接铜键合衬底和集成无源部件的功率半导体模块和集成功率模块 |
| CN105575943B (zh) * | 2014-10-31 | 2018-08-14 | 英飞凌科技股份有限公司 | 有直接铜键合衬底和集成无源部件的功率半导体模块和集成功率模块 |
| US10211158B2 (en) | 2014-10-31 | 2019-02-19 | Infineon Technologies Ag | Power semiconductor module having a direct copper bonded substrate and an integrated passive component, and an integrated power module |
| US11322451B2 (en) | 2014-10-31 | 2022-05-03 | Infineon Technologies Ag | Power semiconductor module having a direct copper bonded substrate and an integrated passive component, and an integrated power module |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US20220028602A1 (en) | Inductor component | |
| JP5080144B2 (ja) | コンデンサ内蔵配線基板 | |
| US8022311B2 (en) | Printed circuit board for improving tolerance of embedded capacitors, and method of manufacturing the same | |
| CN115943470A (zh) | 薄膜电容器及具备其的电子电路基板 | |
| JP4394999B2 (ja) | 受動素子内蔵配線基板およびその製造方法 | |
| JPH06125180A (ja) | キャパシタ内蔵多層配線基板 | |
| JP2006185935A (ja) | キャパシタ部品 | |
| JP2001118952A (ja) | 多層回路基板およびその製造方法 | |
| JP3154594B2 (ja) | キャパシタ内蔵多層配線基板とその製造方法 | |
| JP2004146748A (ja) | 薄膜キャパシタ素子 | |
| JP2000323845A (ja) | 電子回路実装用基板の製造方法 | |
| JP2749489B2 (ja) | 回路基板 | |
| JPH0730257A (ja) | コンデンサ内蔵薄膜多層配線板 | |
| JPH11214249A (ja) | 薄膜コンデンサ | |
| JP3860675B2 (ja) | コンデンサ | |
| JPH08241830A (ja) | 薄膜コンデンサ | |
| JP2003109844A (ja) | 薄膜電子部品 | |
| JP3246166B2 (ja) | 薄膜コンデンサ | |
| JPH06104578A (ja) | 多層配線基板及びその製造方法 | |
| JP3987702B2 (ja) | 薄膜コンデンサ | |
| JP3191529B2 (ja) | セラミックコンデンサおよびセラミックコンデンサを取り付けた半導体装置 | |
| JP2003168864A (ja) | 多層配線基板 | |
| JP2002164258A (ja) | 薄膜コンデンサおよびコンデンサ基板 | |
| JPH10322029A (ja) | 多層配線基板 | |
| JP2001308667A (ja) | Ｌｃフィルタ |