JP3966208B2 - 薄膜キャパシタおよびその製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、キャパシタに関し、より詳細には、半導体基板上に薄膜製造プロセスにてキャパシタを形成した薄膜キャパシタに関する。
【０００２】
【従来の技術】
近年のＬＳＩの処理高速化により、高周波ノイズの拡散防止策としてデカップリング処理が行なわれ、そこで使用されるデカップリングキャパシタの高周波追随性能の向上が望まれている。
【０００３】
このデカップリングキャパシタの高周波追随性能を向上させるためには、該デカップリングキャパシタが、高容量且つ分離された回路内で低インダクタンス接続が可能であること等の特性を有することが必要であり、この要望に答えたものとして、半導体基板上に、薄膜製造プロセスにてキャパシタを形成した薄膜キャパシタが知られている。
【０００４】
この薄膜キャパシタは、小型高容量で且つ微細加工性に優れるため、回路基板との接続を、端子間ピッチが狭いバンプ接続の形態とすることが可能であり、それによって相互インダクタンスを減らし、ＬＳＩとの低インダクタンス接続に対して有効に作用する。
【０００５】
しかしながら、この薄膜キャパシタは、誘電体の材料として金属酸化物を使用することで小型且つ高容量化を達成しているため、その製造工程時に、該金属酸化物が還元されて特性劣化を起こすという問題がある。
【０００６】
この誘電体材料の劣化に関する問題を解決するために、例えば、特許文献１として示した特開２０００−４９３１１号公報において、以下の提案がなされている。
【０００７】
図１１及び図１２は、上記公報で紹介されている従来の薄膜キャパシタの製造方法を、工程別に詳しく図示したものである。
【０００８】
先ず図１１（Ａ）及び（Ｂ）に示すように、半導体基板１上に白金Ｐｔからなる下部電極２を形成する。そして、図１１（Ｃ）及び（Ｄ）に示すように、その上に絶縁性金属酸化物からなる容量絶縁膜３と白金Ｐｔからなる上部電極４を順次堆積する。
【０００９】
次に、図１１（Ｅ）に示すようなエッチング工程を経て、図１２（Ｆ）に示すように、前記上部電極４の上に、上部電極４を全面的に覆うように保護絶縁膜６を堆積する。
【００１０】
そして、図１２（Ｇ）に示すような、レジストマスク９を形成するレジストマスク形成工程、及び図示しないドライエッチング工程を経て、最終的に、図１２（Ｈ）に示すようなコンタクトホール９を形成する。
【００１１】
上記の容量素子では、レジストマスク１０の除去工程で発生する水素により容量絶縁膜が還元してしまうという問題を、保護絶縁膜６のコンタクトホール９の開口部面積を５μｍ2以下にすること等の手段によって防止している。
【００１２】
【特許文献１】
特開２０００−４９３１１号公報（主に、段落［００３３］−［００３６］、図３）
【００１３】
【発明が解決しようとする課題】
上述した従来の薄膜キャパシタでは、容量絶縁膜３を構成する絶縁性金属酸化物の還元を、保護絶縁膜６で遮断することにより防止している。
【００１４】
しかしながら、本発明に係る薄膜キャパシタは、端子部に（低インダクタンス化を実現するための）バンプ或いはそれに類似した高密度実装が可能な接続形態を使用する。
【００１５】
このような接続形態では、薄膜キャパシタを実装する回路基板と該薄膜キャパシタとの熱膨張係数の違い等により発生する機械的ストレスが、リード等の緩衝部材を介さずに、薄膜キャパシタの端子部に直接加わることになる。
【００１６】
非常に薄い薄膜層からなる内部のキャパシタは、上記の機械的ストレスによる層間剥離等の問題が生じ易く、それを回避するために、保護絶縁膜として、バンプ等からの機械的応力を吸収するポリイミド等の樹脂材を使用することが必須となる。
【００１７】
このために、以下のような問題が新たに発生する。
【００１８】
第１に、保護絶縁膜の形成工程における誘電体の還元である。例えば、ポリイミド樹脂ワニスは約４００℃で硬化しポリイミド樹脂となるが、保護絶縁膜としてのポリイミドワニスが硬化する際に、酸無水物とジアミンが脱水縮重合反応してH2Oを放出して硬化するため、そのH2Oが水素イオンに分解され、誘電体材料へ到達して誘電体材料を還元する。
【００１９】
これは、上記H2Oが、キャパシタの電極を構成する白金Ｐｔの触媒作用により水素イオンの状態で該電極に浸入し、その後、拡散現象等により水素イオンが該電極と誘電体との界面に到達し、誘電体部の酸素欠損を生じさせるためである。
【００２０】
第２に、従来例で示したような製造工程時における問題ではないが、フィールドでの実使用時における問題である。
【００２１】
これは、樹脂材が有する吸湿性により生じるものであり、薄膜キャパシタの周囲が高温になった場合、ポリイミド樹脂が吸収した空気中の水分が、高温下で内部のキャパシタへ移動し、誘電体材料を還元する。
【００２２】
本発明の目的は、保護絶縁層として、バンプからの機械的応力を吸収するポリイミド等の樹脂材を使用したことに起因する、このような誘電体材料の還元に関する問題点を解決し、優れた高周波追随特性が得られるとともに特性劣化の少ない薄膜キャパシタを提供することにある。
【００２３】
更に、本発明では、半導体基板と下部電極との間の密着性を高めるとともに、製造時に必要なスパッタリング装置の数を増やすことなく、製造コストを抑えることを目的とする。
【００２４】
【課題を解決するための手段】
上記課題の目的を達成させるため、請求項１に係る発明の薄膜キャパシタは、基板上に形成され、金属酸化物からなる誘電体層と金属からなる電極とを有するキャパシタと、前記キャパシタを覆うように形成され、非導電性無機質材料からなるバリア層と、前記バリア層上に形成され、樹脂材からなる保護絶縁層と、外部との電気的な接続を行う端子と、前記電極と前記端子とを接続する電極パッドとを有し、前記キャパシタの誘電体層及び電極が、前記保護絶縁層と離間していることを特徴としている。
【００２６】
上記請求項１の構成によれば、保護絶縁層と内部のキャパシタとは、バリア層によって物理的に分離される。すなわち、保護絶縁層を構成する樹脂材から放出された水分が、キャパシタの誘電体層を構成する金属酸化膜に到達することが阻止される。
【００２７】
その結果、保護絶縁層として、バンプからの機械的応力を吸収するポリイミド等の樹脂材を使用したままで、該樹脂材から放出される水分が金属酸化物からなる誘電体層材料を還元することを防止することが可能となる。
【００２８】
また、請求項３に係る発明は、請求項２に係る発明の薄膜キャパシタにおいて、 バリア層が、誘電体層と同一組成であることを特徴としている。
【００２９】
上記請求項３の構成によれば、バリア層を構成する材料の組成と、誘電体層を構成する材料の組成とを同じものにすることで、良好な膜密着性が確保出来る。そして、誘電体層とバリア層間の接合面に関して、機械的なストレスに対して（剥がれ等の問題が発生し難い）高い信頼性を有する薄膜キャパシタを得ることが可能となる。
【００３０】
また、請求項４に係る発明は、請求項１又は３のいずれかに係る発明の薄膜キャパシタにおいて、前記バリア層が、非晶質であることを特徴としている。
【００３１】
上記請求項４の構成によれば、バリア層としての高い耐還元性を得ることが可能となる。
【００３２】
誘電体層の材料としては、高誘電率を得るために結晶化した金属酸化物を使用するが、結晶を構成する各結晶粒（グレイン）間に隙間が発生し、該結晶中を水素イオンが移動し易くなる。そのため、水素イオンの移動を阻止するバリア層としては、水素イオンが移動し難い非結晶材料を使用することが有効であり、そのような材料構成にすることにより、水素イオンに対する高い遮断効果を得ることが可能となる。
【００３３】
また、請求項５に係る発明は、請求項１から４のいずれかに係る発明の薄膜キャパシタにおいて、外部との電気的接続を行なう端子を、少なくとも、パッケージの一面の端部以外に設けたことを特徴としている。
【００３４】
上記請求項５の構成によれば、薄膜キャパシタ内部のキャパシタが大きな形状を有する場合であっても、パッケージ中央の任意の場所に端子を設けることにより、端子間隔を小さくするができる。
【００３５】
すなわち、高容量であり、且つ低インダクタンス接続が可能な薄膜キャパシタを提供することが可能となる。
【００３６】
また、請求項６に係る発明は、請求項１から５のいずれかに係る発明の薄膜キャパシタにおいて、１つの薄膜キャパシタ内に、異なる容量の複数のキャパシタを設けたことを特徴としている。
【００３７】
上記請求項６の構成によれば、例えば、異なる容量を有する複数のキャパシタが必要になった場合に、複数の薄膜キャパシタを実装せずに１つのパッケージを実装すれば済むため、薄膜キャパシタ２０が実装される回路基板内の実装面積の効率化が図れる。
【００３８】
併せて、部品コストの低減化、及び部品実装工程における実装工数の削減も可能となる。
【００３９】
また、請求項８に係る発明の薄膜キャパシタの製造方法は、基板上に、金属酸化物からなる誘電体層と金属からなる電極とを有するキャパシタを形成する工程と、前記キャパシタを覆うように、非導電性無機質材料からなるバリア層を形成する工程と、前記キャパシタの誘電体層及び電極から離間された状態で、前記バリア層上に樹脂材からなる保護絶縁層を形成する工程と、前記保護絶縁層と前記バリア層とを穴明け加工し、コンタクトホールを形成する工程と、前記コンタクトホール内に、前記電極と、外部との電気的な接続を行う端子とを接続する電極パッドを形成する工程と有することを特徴としている。
【００４１】
上記請求項８の構成によれば、保護絶縁層と内部のキャパシタとは、バリア層によって物理的に分離される。すなわち、保護絶縁層を構成する樹脂材から放出された水分が、キャパシタの誘電体層を構成する金属酸化物に到達することが阻止される。
【００４２】
その結果、保護絶縁層として、バンプからの機械的応力を吸収するポリイミド等の樹脂材を使用したままで、該樹脂材から放出される水分による金属酸化物からなる誘電体層材料の還元を防止できる薄膜キャパシタを製造することが可能となる。
【００４３】
また、本発明の一態様によれば、前記バリア層と密着層とが、同じ材料組成であることより、薄膜キャパシタを製造する際に使用するスパッタリング装置の数が少なくで済むというメリットがある。
【００４４】
更に、前記密着層として、アルミナまたはＢＳＴを主成分とする材料を、非結晶状態で形成することにより、ＳｉＯ2またはＳｉからなる支持基板と、ＰｔまたはＡｕからなる下部電極との間で、良好な密着性が得られるというメリットがある。
【００４５】
尚、本バリア層は、水素や水のバリアとなるため、樹脂材以外の保護絶縁層を有する構造や、保護絶縁層がない構造においても有効であることは言うまでもない。
【００４６】
【発明の実施の形態】
（第１の実施形態）以下、本発明の第１の実施形態に係る薄膜キャパシタについて、図１〜図３を参照しながら、薄膜キャパシタの製造方法を示した図２及び図３の各工程（Ａ）〜（Ｊ）の順に説明する。
【００４７】
（i）キャパシタの形成工程
図２（Ａ）〜（Ｄ）に示すように、支持基板としてのシリコン基板１１上に、白金からなる下部電極層１２、複合酸化物からなる誘電体層１３、白金Ｐｔからなる上部電極層１４を順次形成し、キャパシタ３０を形成する。
【００４８】
ここで、誘電体層１３の材料としては、小型で且つ大容量を実現するために、高い比誘電率をもつ（ＢＳＴ等の）金属酸化物が使用されている。
【００４９】
また、キャパシタ３０の電極（下部電極層１２及び上部電極層１４）材料としては、高温環境下における耐酸化性に優れ、且つ誘電体層１３形成時における良好な結晶配向制御が可能な、白金ＰｔやイリジウムＩｒ等の貴金属が使用される。
【００５０】
これらの一連の製造工程は、具体的に以下のように行なう。
【００５１】
図２（Ｂ）に示した下部電極層１２の形成工程としては、先ず、シリコン基板１１としてシリコンウェハを使用し、該シリコンウェハ上に、スパッタリング法を使用して、酸化チタンＴｉＯ2（２０ｎｍ）及び白金Ｐｔ（１００ｎｍ）を順次成膜させる。酸化チタンＴｉＯ2（２０ｎｍ）は、シリコンＳｉと白金Ｐｔとの接着層としての役割を果たす。
【００５２】
この時、酸化チタンＴｉＯ2のスパッタ条件は、基板温度５００℃、ＲＦパワー２００Ｗ、誘導コイルパワー３０W、ガス圧力０．１Ｐａ、及びＡｒ／Ｏ2比７／１である。
【００５３】
また、白金Ｐｔのスパッタ条件は、基板温度４００℃、ＤＣパワー１００Ｗ、誘導コイルパワー３０W、ガス圧力０．１Ｐａである。
【００５４】
図２（Ｃ）に示した誘電体層１３の形成工程では、誘電体層１３として、バリウムＢａ、ストロンチウムＳｒ、チタンＴｉから構成される酸化物（ＢａX、Ｓｒ1-X）ＴｉＯ3（以下、「ＢＳＴ」という。）を使用し、該ＢＳＴ膜をゾル・ゲル法により形成する。ＢＳＴ材はバルクで１５００という比較的大きな比誘電率を有し、小型で大容量のキャパシタを実現するのに有効な材料である。
【００５５】
具体的には、先ず、アルコキシドからなる出発溶液をスピンコート法（２０００ｒｐｍ／３０秒）によりＢＳＴ膜を成膜する。尚、本スピンコートでは、１回のスピンコートにつき約１００ｎｍの膜厚が得られる。
【００５６】
その後、４００℃の温度で１０分間の仮焼成（プリベーク）、及び７００℃の温度で１０分間の本焼成（本ベーク）を行なうことによりＢＳＴを結晶化させ、膜厚１００ｎｍ、比誘電率３００、及び損失２％以下のＢＳＴ薄膜を形成する。
【００５７】
図２（Ｄ）に示した上部電極層１４の形成工程では、ＢＳＴからなる誘電体層１３上に、前述と同じスパッタ法を使用して、上部電極層１４としての白金Ｐｔ層を１００ｎｍ成膜する。
【００５８】
尚、キャパシタ３０の側面は、図１に示すように、下の層の端部が、上の層の端部よりも外側に張り出した、階段状に形成される。
【００５９】
このように、階段状にして張り出し部を設けることにより、製造過程で白金材の断片（パーティクル）が発生した場合、その張り出し部で断片を受け止め、断片が誘電体層の側面に付着し、電極間のショートを引き起こすことを防止する。
【００６０】
（ii）下部電極引き出し工程
図２（Ｅ）に示すように、下部電極層１２からの電極引き出し用穴２１を形成する。
【００６１】
具体的には、フォトリソグラフィ法によりレジストマスクを形成した後、アルゴンＡｒイオンミリング法により、上部電極層１４を構成するＰｔ膜、及び、誘電体層１３を構成するＢＳＴ膜を、順次ドライエッチングすることにより行なう。
【００６２】
（iii）バリア層形成工程
図２（Ｆ）に示すように、前記キャパシタ３０（の上面及び側面）を覆うように、バリア層１５を形成する。
【００６３】
具体的には、バリア層１５の材料として使用する窒化シリコンＳｉ3Ｎ4を、スパッタ法により約１５０μｍ成膜する。窒化シリコンＳｉ3Ｎ4の他には、酸化アルミニウムＡｌ2Ｏ3、酸化シリコンＳｉＯ2等も、バリア層１５の材料として使用可能である。
【００６４】
このときのスパッタ条件は、基板温度２００℃、ＲＦパワー５００Ｗ、ガス圧力０．１Ｐａ、及びＡｒ／Ｎ2比５／１である。
【００６５】
このように、バリア層１５としては、非導電性無機質材料に属する酸化アルミニウムＡｌ2Ｏ3、酸化シリコンＳｉＯ2、及び窒化シリコンＳｉ3Ｎ4等が使用可能であるが、フィールド中で激しい温度変化に曝された際の機械的なストレスによる層間剥離等の問題が発生しないように、誘電体層１３と熱膨張係数が等しい材料であることが望ましい。
【００６６】
バリア層１５を構成する材料の熱膨張係数と、誘電体層１３を構成する材料の熱膨張係数とを同じものにすることで、熱膨張の差により発生する層間の歪みによる剥がれ等を防止し、高い信頼性を有する薄膜キャパシタを得ることが可能となる。
【００６７】
また、前記バリア層１５の材料は、キャパシタを構成する誘電体層１３との密着性を良好にするために、キャパシタを構成する誘電体層１３の材料と同一組成であることが望ましい。
【００６８】
バリア層１５を構成する材料の組成を、誘電体層１３を構成する材料の組成とを同じものにすることで、良好な膜密着性が確保出来る。そして、誘電体層１３とバリア層１５間の接合面に関して、機械的なストレスに対して高い信頼性を有する薄膜キャパシタ２０を得ることが可能となる。
【００６９】
更に、バリア層１５の材料は、非晶質の材料であることが望ましい。
【００７０】
一般に、誘電体層１３は、高誘電率を得るために結晶化した金属酸化物を使用するが、結晶中には、結晶を構成する各結晶粒（グレイン）間に隙間が発生し、該結晶中を水素イオンが移動し易くなる。そのため、水素イオンの移動を阻止するバリア層１５としては、水素イオンが移動し難い非結晶材料を使用することが有効である。そのような材料構成にすることにより、水素イオンに対する高い遮断効果を得ることが可能となる。
【００７１】
（iv）保護絶縁層形成工程
図３（Ｇ）に示すように、バリア層１５の上から、例えばポリイミド樹脂からなる保護絶縁層１６を形成する。
【００７２】
先ず、感光性ポリイミドワニスを、３０００ｒｐｍで３０秒間、スピンコートを行ない、４μｍ成膜する。そして、６０℃の温度で１０分間、加熱（プリベーク）し、その後、露光、現像工程を経て、４００℃の温度で２時間、加熱（本ベーク）を行ない、２μm厚のポリイミドＰＩ膜を形成する。
【００７３】
（v）コンタクトホール形成工程
図３（Ｈ）に示すように、コンタクトホール１９を形成して、下部電極層１２及び上部電極層１４を露出させる。
【００７４】
具体的にはフォトリソグラフィ法により図示しないレジストマスクを形成した後、アルゴンＡｒイオンミリング法により、窒化シリコンＳｉ3Ｎ4膜をドライエッチングすることにより、キャパシタの上部および下部電極を露出させる。
【００７５】
（vi）電極パッド・バンプ形成工程
図３（Ｉ）に示すように、アンダーバンプメタル（ＵＢＭ）として、キャパシタ３０の各電極とバンプとを接続する電極パッド１７を、スパッタ及びめっきにより形成する。そして、最後に、図３（Ｊ）に示すように、該電極パッド１７上に、回路基板と電気的な接続を行なう端子としてのバンプ１８を形成する。
【００７６】
尚、バンプ１８の材料としては、一般に半田が使用されるが、半田材料が電極パッド１７中に拡散して、電極層を構成する白金Ｐｔと反応し、該白金の抵抗値を変えてしまう等の問題が起こり得る。そのため、電極パッド１７の材料としては、上記半田侵食の回避、及び半田濡れ性の向上等を考慮して、クロムＣｒ、チタンＴｉ、銅Ｃｕ、ニッケルＮｉ等を使用することが望ましい。
【００７７】
以上の製造工程により、図１に示す薄膜キャパシタ２０が形成される。
【００７８】
図１の薄膜キャパシタ２０において、吸湿性を有し所定の条件下で水分を放出するポリイミド樹脂（保護絶縁層１６）と、キャパシタ３０とは、物理的に分離される。すなわち、ポリイミド樹脂から放出される水分がイオン化されていない状態で、触媒作用を有する電極部に到達する前に遮断するため、ポリイミド樹脂から放出された水分が、触媒作用を有する白金Ｐｔ（上部電極層１４）表面に到達することが阻止される。
【００７９】
従って、上部電極層１４と誘電体層１３との界面で、誘電体層１３を構成する金属酸化物が還元されるという問題は回避される。
【００８０】
このように、保護絶縁層１６として、バンプからの機械的応力を吸収するポリイミド等の樹脂材を使用したままで、該樹脂材から放出される水分が金属酸化物からなる誘電体層材料を還元することを防止することができる。その結果、優れた高周波追随特性が得られるとともに特性劣化の少ない薄膜キャパシタ２０を提供することが可能となる。
【００８１】
（キャパシタ特性の比較実験）以下に、バリア層１５を使用しない場合と、バリア層１５を使用した場合における、薄膜キャパシタのキャパシタ特性を比較した実験結果を示す。
【００８２】
図４は本実験の測定回路、図５は本実験の測定結果を示したグラフである。
【００８３】
尚、本実験では、バリア層１５として窒化シリコンＳｉ3Ｎ4、下部電極層１２及び上部電極層１４の材料としては白金Ｐｔ、誘電体材料としてはＢＳＴを使用した。
【００８４】
先ず、シリコン基板１１上にキャパシタ３０を形成し、キャパシタ３０の下部電極層１２を引き出すための引き出し部２１を作成し、その状態を初期状態とした。そして、その（保護絶縁層１６としてのポリイミド樹脂を形成する前の）初期状態のキャパシタ特性を測定するとともに、バリア層１５を形成した場合とバリア層１５を形成しない場合における（保護絶縁層１６としてのポリイミド樹脂を形成した後の）キャパシタの各特性を測定した。
【００８５】
測定には、図４のような回路構成を使用し、キャパシタ３０の各電極に、５０ｍＶppの交流電圧を印加することにより行なう。このとき、所定の直流電圧も同時に印加している。
【００８６】
図５（Ａ）及び図５（Ｂ）は、本実験における実験結果を示したグラフである。図５（Ａ）は印加電圧（Ｖ）に対する容量（μＦ／ｃｍ2）特性、図５（Ｂ）は印加電圧（Ｖ）に対する誘電損失（％）特性を示す。
【００８７】
これらの各グラフにおいて、点線のグラフ（ａ）は、保護絶縁層１６としてのポリイミド樹脂が形成される前の初期特性である。
【００８８】
実線のグラフ（ｂ）は、バリア層１５を使用していない薄膜キャパシタについて、保護絶縁層１６としてのポリイミド樹脂が形成された後の特性である。
【００８９】
実線のグラフ（ｃ）は、バリア層１５を使用した薄膜キャパシタについて、保護絶縁層１６としてのポリイミド樹脂が形成された後の特性である。
【００９０】
図５（Ｂ）のように、バリア層１５を使用していない薄膜キャパシタの方は、保護絶縁層１６としてのポリイミド樹脂が形成された後に、誘電損失（ｔａｎδ）の上昇が観察される。その結果として、図５（Ａ）の（ｂ）のように、バリア層１５を使用していない薄膜キャパシタの方は、保護絶縁層１６としてのポリイミド樹脂が形成された後に、容量の劣化が観察される。
【００９１】
それに対して、バリア層１５を使用している薄膜キャパシタの方は、ポリイミド樹脂が形成された後であっても、（ポリイミド樹脂が形成される前の）初期状態と比較した誘電損失の上昇、及び容量劣化は観察されない。
【００９２】
このように、キャパシタ３０をバリア層１５で覆い、上部電極層１４への水素の進入を防ぐことにより、誘電体材料の特性劣化を抑制することができる。
【００９３】
（第２の実施形態）以下、本発明の第２の実施形態に係る薄膜キャパシタの製造方法について説明する。
【００９４】
本実施形態を示した図としては、第１の実施形態と同じもの（図２及び図３）を使用する。
【００９５】
本実施形態は、第１の実施形態に対して、図２（Ｃ）に示した誘電体層１３の形成工程を、（ゾルゲル法では無く、）スパッタリング法を使用して行なったものである。そして、更に、図２（Ｆ）に示したバリア層１５形成工程において、バリア層１５として、誘電体層１３と同一組成のＢＳＴ材であって、非結晶状態のものを使用した。
【００９６】
先ず、第１の実施形態と同様に、図２（Ａ）〜（Ｄ）に示すように、シリコン基板１１としてシリコンウェハを使用し、該シリコンウェハ上に、スパッタリング法を使用して、酸化チタンＴｉＯ2（２０ｎｍ）及び白金Ｐｔ（１００ｎｍ）を順次成膜させる。尚、ここで、下部電極材料としてイリジウムＩｒを使用してもよい。
【００９７】
尚、誘電体層１３形成工程におけるＢＳＴのスパッタは、具体的に以下の条件で行なう。
【００９８】
基板温度６００℃、Ａｒ／Ｏ2比８／１、ガス圧力０．４Ｐａ、ＲＦパワー８００Wで成膜を行ない、ＢＳＴ膜厚１００ｎｍ、誘電率４００、誘電損失１％以下の誘電体膜を形成する。
【００９９】
ＢＳＴ誘電体層１３の上には、前述と同じスパッタ法（基板温度４００℃）で、上部電極層１４としての白金Ｐｔ膜（１００ｎｍ）を形成する。
【０１００】
次に、図２（Ｅ）に示す下部電極引き出し工程では、下部電極層１２を引き出すために、アルゴンＡｒイオンミリング法により、上部電極層１４としての白金Ｐｔ膜及び誘電体層１５としてのＢＳＴ膜に対して、順次ドライエッチングを実施する。
【０１０１】
図２（Ｆ）に示すバリア層形成工程では、バリア層１５として、アモルファスＢＳＴ薄膜をスパッタ法により１５０ｎｍ成膜する。条件は、基板温度２００℃、Ａｒ／O2比８／１、ガス圧力０．２Ｐａ、ＲＦパワー８００Wで行なう。低温で成膜を行なうことにより、ＢＳＴは結晶化せず、アモルファス状態のＢＳＴを得ることができる。
【０１０２】
以下、図２（Ｇ）〜（Ｊ）に示した工程では、第２の実施形態と同様に、感光性ポリイミド樹脂を使用して保護絶縁膜１６を形成した後、電極パッド１７及びバンプ１８を形成することにより、薄膜キャパシタ２０を生成する。
【０１０３】
本実施形態によれば、バリア層１５と誘電体層１３とを同一組成とし、更に、バリア層１５の材料をアモルファス状態のものとしたにより、バリア層１５と誘電体層１３とが高密着性を有し、且つバリア層１５が高い水素イオン遮断効果（すなわち、高い耐還元性の効果）を有する薄膜キャパシタ２０を製造することが可能となる。
【０１０４】
また、誘電体層１３を形成するＢＳＴ材をスパッタ法で行なっていることにより、キャパシタ３０の形成が全て真空中で行なわれることになるため、薄膜キャパシタ２０を簡易な工程で製造することが可能となる。
【０１０５】
（第３の実施形態）以下、本発明の第３の実施形態に係る薄膜キャパシタについて、図６（Ａ）、図６（Ｂ）を参照しながら説明する。
【０１０６】
図６（Ａ）は、薄膜キャパシタの外観図であり、図６（Ｂ）は、図６（Ａ）のＸ−Ｘ’線断面図である。
【０１０７】
本実施形態は、第１の実施形態における薄膜キャパシタの応用例であり、図６（Ａ）のように、薄膜キャパシタの一方の面上に、薄膜キャパシタの端子として、複数のバンプが縦横に並んだ状態に配置されている。そして、それら複数のバンプ１８は、隣り合うバンプが、キャパシタ３０の異なる電極に接続される構成になっている。
【０１０８】
すなわち、各バンプは、１つおきに同じ電極と電気的に接続されており、その接続先のキャパシタ３０は、図６（Ｂ）のように、内部で共通になっている。
【０１０９】
各バンプの外部との接続に関しては、バンプ１８ａが（図示しない）回路基板の電源ラインに接続され、バンプ１８ｂが該回路基板のＧＮＤラインに、それぞれ電気的に接続される。そして、その回路基板の電源、ＧＮＤラインは、回路基板上に実装される（図示しない）ＬＳＩ等に接続される。
【０１１０】
このように、薄膜キャパシタ２０は、本薄膜キャパシタ２０が実装される回路基板との端子が、そのパッケージの端部に限定されず、その（パッケージの）中央部にも設けられている。
【０１１１】
このため、薄膜キャパシタ２０内部のキャパシタ３０が大きな形状を有する場合であっても、パッケージ中央の任意の場所に端子を設けることにより、電源−ＧＮＤ間の端子間隔を小さくし、ＬＳＩと薄膜キャパシタとを接続する電源及びＧＮＤの配線の全範囲に亘って、狭配線間隔にすることができる。
【０１１２】
すなわち、薄膜キャパシタ２０は、高容量であり、且つ低インダクタンス接続が可能であり（高周波特性が改善される）という、デカップリングキャパシタとして最適な条件を備えることになる。
【０１１３】
以上のように、本実施形態によれば、高容量で且つ高周波特性の優れた薄膜キャパシタを提供することが可能となる。
【０１１４】
（第４の実施形態）以下、本発明の第４の実施形態に係る薄膜キャパシタについて、図７を参照しながら説明する。
【０１１５】
図７は、薄膜キャパシタを上面から見た図であり、図中の符号３１はキャパシタ３０が存在するキャパシタエリアを示したものである。
【０１１６】
本実施形態は、第３の実施形態における薄膜キャパシタの応用例であり、図７に示すように、１つの薄膜キャパシタ２０に、大きさの異なる複数のキャパシタ３０ａ、３０ｂ、３０ｃが並べて配置されている。
【０１１７】
ここでの各キャパシタの容量は、該キャパシタが占める面積に大略比例して決定する。例えば、キャパシタｂは、キャパシタａの２倍の面積を占めており、キャパシタａの略２倍の容量を有している。
【０１１８】
このような構成にすることにより、例えば、異なる容量を有する複数のキャパシタが必要になった場合に、複数の薄膜キャパシタを実装せずに１つのパッケージを実装すれば済むため、薄膜キャパシタ２０が実装される（図示しない）回路基板内の実装面積の効率化が可能になる。
【０１１９】
また、本実施形態による他の効果としては、デカップリングキャパシタに関する部品の低コスト化、及び部品実装時における実装工数の削減、等の効果が期待できる。
（第５の実施形態）
以下、本発明の第５の実施形態に係る薄膜キャパシタについて、図８、および図９を参照しながら説明する。
【０１２０】
（i）キャパシタの形成工程
最初に、図９（Ａ）及び（Ｂ）に示すように、ＳｉＯ2またはＳｉからなる半導体基板１１を、マルチターゲットＤＣ−ＲＦマグネトロンスパッタリング装置にセットし、ＲＦスパッタにより、密着層４０としての非晶質アルミナを、２００℃の条件下で５０ｎｍ成膜する。
【０１２１】
続けて、図９（Ｃ）に示すように、下部電極層１２としてのＡｕの膜を、DCスパッタ法により、２００℃の条件下で１００ｎｍ成膜する。
【０１２２】
更に、図９（Ｄ）に示すように、ＲＦスパッタにより、誘電体層１３としてのＢＳＴ膜を、４００℃の条件下で１００ｎｍ成膜し、続いて、図９（Ｅ）に示すように、ＤＣスパッタ法により、上部電極層１４としてのＡｕの膜を、４００℃の条件下で１００ｎｍ成膜する。
【０１２３】
（ii）下部電極引き出し工程
図９（Ｆ）に示すように、下部電極層１２からの電極引き出し用穴２１を、ドライエッチングにより形成する。具体的には、レジストマスクを形成した後、アルゴンＡｒイオンミリング法により、上部電極層１４、及び誘電体層１３を、順次パターニングする。
【０１２４】
そして、その後、３５０℃の高温酸素中で、ポストアニール処理を行なう。尚、ポストアニール処理とは、酸素が欠乏した対象物（ここでは、誘電体層１３を構成する金属酸化物ＢＳＴ膜）を高温の酸素中に曝して、欠乏した誘電体層１３中の酸素を補う処理である。
【０１２５】
（iii）バリア層形成工程
図９（Ｇ）に示すように、前記キャパシタ３０の上面および側面を含む全面を覆うように、バリア層１５を形成する。具体的には、バリア層１５として、非晶質の酸化アルミニウムＡｌ2Ｏ3（アルミナ）を、（i）の密着層４０形成時のスパッタリング装置と同じ装置を使用して、室温条件下で、厚さ０．１μｍ成膜する。
【０１２６】
（iv）保護絶縁層形成工程以降
以下、本実施形態においては、保護絶縁層１６および電極パッド１７等の形成を、第１の実施形態と同様に行なう。
【０１２７】
そして、最後に、上記薄膜キャパシタ２０に必要な層等を形成し終えた半導体基板１１を、ダイシングにより個別の薄膜キャパシタ２０に分割し、図８に示すような薄膜キャパシタ２０を形成する。
【０１２８】
本実施形態では、実際に、上記製造方法により薄膜キャパシタ２０を形成し、その諸特性を測定した。その結果、容量は１μＦ／ｃｍ2以上、ＥＳＲ（等価直列抵抗）は０．０１Ω以下、ＥＳＬ（等価直列インダクタンス）は２０ｐＨ以下、および、絶縁耐圧は２０Ｖ以上の値が得られた。また、絶縁抵抗では、温度８５℃、湿度８５％ＲＨ、および印加電圧３Ｖの環境条件下で、５００時間動作させる高温高湿負荷試験を行い、その結果、１０ＭΩ以上の値が得られた。
【０１２９】
以下、本実施形態で使用したスパッタリング装置について簡単に説明する。
【０１３０】
スパッタリング装置５０の内部は、図１０のように、その上方と下方に、ターゲット電極５１と試料台５４とが対向して配置され、下方の試料台５４上には、試料となるウエハ５３が載せられ、上方のターゲット電極５１の下面には、図のように、ターゲット５２が取り付けられている。
【０１３１】
また、スパッタリング装置５０は、不活性ガスが吸入５５及び排気５６され、内部は、図示しない真空ポンプにより減圧される。そして、ターゲット電極５１と試料台５４間に数千Ｖの高電圧が印加され、スパッタリング装置５０の内部には、プラズマ化した陽イオン５７（例えばＡｒ＋）が存在する。
【０１３２】
そして、上記陽イオンがターゲット５２に衝突し、衝突により弾き出されたターゲット５２の分子が、試料台５４上のウエハ５３表面に被着して、ウエハ５３上に薄膜を形成する。
【０１３３】
このように、スパッタリング装置５０は、密閉された真空槽であり、ターゲット５２を交換することが容易では無いため、量産性を考慮した場合、１つのスパッタリング装置５０では、１種類の材料組成からなる薄膜しか形成できない。
【０１３４】
したがって、多種類の材料組成の層（薄膜）を形成するためには、その種類の数だけスパッタリング装置を用意しなければならないため、設備投資がかさみ、製造コストを下げることが出来なくなる。
【０１３５】
このような問題に対して、本実施形態においては、密着層４０とバリア層１５が同じ材料組成（酸化アルミニウムＡｌ2Ｏ3）であるため、必要なスパッタリング装置の種類は、密着層、電極層及びＢＳＴの各用途について、３種類で済み、スパッタリング装置に要する費用は抑えられる。その結果、製造コストが少なくて済むという効果がある。
（第６の実施形態）
以下、本発明の第６の実施形態に係る薄膜キャパシタについて説明する。
【０１３６】
本実施形態は、第５の実施形態と同様の図（図８および図９）を参照しながら説明する。
【０１３７】
尚、本実施形態は、第５の実施形態と略同じ工程であるため、以下、第５の実施形態との相違点のみを示す。（以下に示す以外の条件等は、全て、第５の実施形態と同じである。）
（i）キャパシタの形成工程
図９（Ａ）及び（Ｂ）において、本実施形態では、密着層４０として、酸化チタンＴｉＯ2を、３００℃の条件下で成膜する。（第５の実施形態においては、密着層４０として、非晶質アルミナを、２００℃の条件下で成膜している。）
また、図９（Ｃ）〜（Ｅ）においては、本実施形態では、下部電極層１２として、白金Ｐｔの膜を、３００℃の条件下で成膜する。（第５の実施形態においては、下部電極層１２として、Ａｕの膜を２００℃の条件下で成膜している。）
更に、本実施形態では、上部電極層１４として、白金Ｐｔの膜を、３００℃の条件下で成膜する。（第５の実施形態においては、上部電極層１４として、Ａｕの膜を、４００℃の条件下で成膜している。）
（ii）下部電極引き出し工程
図９（Ｆ）に示す本工程は、第５の実施形態と同じであるため、省略する。
【０１３８】
（iii）バリア層形成工程
図９（Ｇ）において、本実施形態では、バリア層１５として、非晶質の酸化チタンＴｉＯｘを成膜する。（第５の実施形態においては、バリア層１５として、非晶質の酸化アルミニウムＡｌ2Ｏ3（アルミナ）を成膜している。）尚、スパッタリング装置は、第５の実施形態と同様、（i）の密着層４０形成時のスパッタリング装置と同じ装置を使用する。
【０１３９】
（iv）保護絶縁層形成工程以降
以下、本実施形態においては、保護絶縁層１６および電極パッド１７等の形成を、第１の実施形態と同様に行なう。
【０１４０】
そして、最後に、上記薄膜キャパシタ２０に必要な層等を形成し終えた半導体基板１１を、ダイシングにより個別の薄膜キャパシタ２０に分割し、図８に示すような薄膜キャパシタ２０を形成する。
【０１４１】
本実施形態で、実際に、上記製造方法により薄膜キャパシタ２０を形成し、その諸特性を測定した結果、容量は１μＦ／ｃｍ2以上、ＥＳＲは０．０２Ω以下、ＥＳＬは２０ｐＨ以下、および、絶縁耐圧は２０Ｖ以上の値が得られた。また、絶縁抵抗では、温度８５℃、湿度８５％ＲＨ、および印加電圧３Ｖの環境条件下で、５００時間動作させる高温高湿負荷試験を行い、その結果、１０ＭΩ以上の値が得られた。
【０１４２】
このように、本実施形態においては、密着層４０とバリア層１５が同じ材料組成（酸化チタンＴｉＯｘ）であるため、必要なスパッタリング装置の種類は、密着層、電極層及びＢＳＴの各用途について、３種類で済むというメリットがある。
【０１４３】
（第７の実施形態）
以下、本発明の第７の実施形態に係る薄膜キャパシタについて説明する。
【０１４４】
本実施形態は、第５の実施形態と同様の図（図８および図９）を参照しながら説明する。
【０１４５】
尚、本実施形態においても、第５の実施形態と略同じ工程であるため、第６の実施形態同様、第５の実施形態との相違点のみを示す。（以下に示す以外の条件等は、全て、第５の実施形態と同じである。）
（i）キャパシタの形成工程
図９（Ａ）及び（Ｂ）において、本実施形態では、密着層４０として、非晶質ＢＳＴを、室温条件下で成膜する。（第５の実施形態においては、密着層４０として、非晶質アルミナを、２００℃の条件下で成膜している。）
また、図９（Ｃ）〜（Ｅ）においては、本実施形態では、下部電極層１２として、白金Ｐｔの膜を、３００℃の条件下で成膜する。（第５の実施形態においては、下部電極層１２として、Ａｕの膜を２００℃の条件下で成膜している。）
更に、本実施形態では、誘電体層１３として、アモルファスＢＳＴを、成膜する。（第５の実施形態においては、誘電体層１３として、ＢＳＴを、成膜している。）
更に、本実施形態では、上部電極層１４として、白金Ｐｔの膜を、３００℃の条件下で成膜する。（第５の実施形態においては、上部電極層１４として、Ａｕの膜を、４００℃の条件下で成膜している。）
（ii）下部電極引き出し工程
図９（Ｆ）に示す本工程は、第５の実施形態と同じであるため、省略する。
【０１４６】
（iii）バリア層形成工程
図９（Ｇ）において、本実施形態では、バリア層１５として、非晶質ＢＳＴを、成膜する。（第５の実施形態においては、バリア層１５として、非晶質の酸化アルミニウムＡｌ2Ｏ3（アルミナ）を成膜している。）尚、スパッタリング装置は、第５の実施形態と同様、（i）の密着層４０及び誘電体層１３形成時のスパッタリング装置と同じ装置を使用する。
【０１４７】
（iv）保護絶縁層形成工程以降
以下、本実施形態においては、保護絶縁層１６および電極パッド１７等の形成を、第１の実施形態と同様に行なう。
【０１４８】
そして、最後に、上記薄膜キャパシタ２０に必要な層等を形成し終えた半導体基板１１を、ダイシングにより個別の薄膜キャパシタ２０に分割し、図８に示すような薄膜キャパシタ２０を形成する。
【０１４９】
本実施形態で、実際に、上記製造方法により薄膜キャパシタ２０を形成し、その諸特性を測定した結果、容量は１μＦ／ｃｍ2以上、ＥＳＲは０．０２Ω以下、ＥＳＬは２０ｐＨ以下、および、絶縁耐圧は２０Ｖ以上の値が得られた。また、絶縁抵抗では、温度８５℃、湿度８５％ＲＨ、および印加電圧３Ｖの環境条件下で、５００時間動作させる高温高湿負荷試験を行い、その結果、１０ＭΩ以上の値が得られた。
【０１５０】
このように、本実施形態においては、密着層４０、誘電体層１３及びバリア層１５が同じ材料組成（ＢＳＴ）であるため、必要なスパッタリング装置の種類は、電極層とＢＳＴの各用途について、２種類で済むというメリットがある。
【０１５１】
以下本発明の諸形態を付記としてまとめて記載する。
【０１５２】
（付記１） 金属酸化物からなる誘電体層を有するキャパシタと、樹脂材からなる保護絶縁層とを有する薄膜キャパシタにおいて、
前記キャパシタと前記保護絶縁層との間に、非導電性無機質材料からなるバリア層を設けたことを特徴とする薄膜キャパシタ。
【０１５３】
（付記２） 支持基板上に形成され、金属酸化物からなる誘電体層を有するキャパシタと、
非導電性無機質材料からなり、少なくとも前記キャパシタの上面及び側面を覆うバリア層と、
樹脂材からなり前記バリア層上に形成された保護絶縁層とを備えたことを特徴とする薄膜キャパシタ。
【０１５４】
（付記３） 前記バリア層が、前記誘電体層と熱膨張係数が同じ材料であることを特徴とする付記１又は付記２に記載の薄膜キャパシタ。
【０１５５】
（付記４） 前記バリア層が、前記誘電体層と同一組成であることを特徴とする付記１又は付記２に記載の薄膜キャパシタ。
【０１５６】
（付記５） 前記バリア層が、酸化アルミニウム又は酸化シリコン又は窒化シリコンのいずれかであることを特徴とする付記１又は付記２に記載の薄膜キャパシタ。
【０１５７】
（付記６） 前記バリア層が、非晶質であることを特徴とする付記１から付記５のいずれかに記載の薄膜キャパシタ。
【０１５８】
（付記７） 前記誘電体層の材料として、ストロンチウム、バリウム、鉛、 亜鉛、ビスマス、タンタル、チタン、マグネシウム、及びニオブの少なくとも一つを含む複合酸化物を使用することを特徴とする付記１から付記６のいずれかに記載の薄膜キャパシタ。
【０１５９】
（付記８） 前記キャパシタの側面が、上の層の端部よりも下の層の端部が張り出した階段状であることを特徴とする付記１から付記７のいずれかに記載の薄膜キャパシタ。
【０１６０】
（付記９） 外部との電気的接続を行なう端子を、少なくとも、パッケージの一面の端部以外に設けたことを特徴とする付記１から付記８のいずれかに記載の薄膜キャパシタ。
【０１６１】
（付記１０） 前記端子と前記キャパシタを接続する電極パッドが、前記保護絶縁層にて支持されていることを特徴とする付記９に記載の薄膜キャパシタ。
【０１６２】
（付記１１） １つの薄膜キャパシタ内に、異なる容量の複数のキャパシタを設けたことを特徴とする付記１から付記１０のいずれかに記載の薄膜キャパシタ。
【０１６３】
（付記１２） 金属酸化物からなる誘電体層を有するキャパシタと、樹脂材からなる保護絶縁層とを有する薄膜キャパシタの製造方法において、
前記キャパシタ形成工程と、
前記キャパシタと前記保護絶縁層との間に配置されるとともに、非導電性無機質材料からなるバリア層の形成工程と、
前記バリア層上に配置される保護絶縁膜形成工程とを備えた
ことを特徴とする薄膜キャパシタの製造方法。
【０１６４】
（付記１３） 支持基板上に形成され、金属酸化物からなる誘電体層を有するキャパシタ形成工程と、
非導電性無機質材料からなり、少なくとも少なくとも前記キャパシタの上面及び側面を覆うバリア層形成工程と、
樹脂材からなり前記バリア層上に配置される保護絶縁層形成工程とを備えたことを特徴とする薄膜キャパシタの製造方法。
【０１６５】
（付記１４） 前記誘電体層を形成する工程は、スパッタ法にて行なうことを特徴とする付記１３に記載の薄膜キャパシタの製造方法。
【０１６６】
（付記１５） 前記キャパシタは、支持基板上に、前記バリア層と同じ材料組成からなる密着層を介して形成されることを特徴とする請求項１〜６のいずれかに記載の薄膜キャパシタ。
【０１６７】
（付記１６） 前記密着層およびバリア層は、アルミナまたはＴｉＯｘを主成分とする材料からなることを特徴とする付記１５に記載の薄膜キャパシタ。
【０１６８】
（付記１７） 前記密着層が多結晶ＴｉＯｘを主成分とする材料からなり、且つ前記バリア層が非晶質ＴｉＯｘを主成分とする材料からなることを特徴とする付記１５に記載の薄膜キャパシタ。
【０１６９】
（付記１８） 前記密着層およびバリア層が、非晶質ペロブスカイト酸化物を主成分とする材料からなることを特徴とする付記１５に記載の薄膜キャパシタ。
【０１７０】
（付記１９） 前記誘電体層が、結晶質のペロブスカイト酸化物を主成分とする材料からなることを特徴とする付記１８に記載の薄膜キャパシタ。
【０１７１】
（付記２０） 前記ペロブスカイト酸化物が、ＢａＳｒＴｉＯ3を主成分とすることを特徴とする付記１８に記載の薄膜キャパシタ
（付記２１） 前記支持基板上に、アルミナまたはＢＳＴを主成分とする材料からなる密着層を形成する工程を更に備えるとともに、該密着層を、非結晶状態で形成することを特徴とする付記１２または付記１３に記載の薄膜キャパシタの製造方法。
【０１７２】
（付記２２） 前記支持基板上に、ＴｉＯｘを主成分とする密着層を室温で形成する工程を更に備えることを特徴とする付記１２または付記１３に記載の薄膜キャパシタの製造方法
【０１７３】
【発明の効果】
以上のように、本発明の薄膜キャパシタは、金属酸化物からなる誘電体層を有するキャパシタと、樹脂材からなる保護絶縁層とを有し、前記キャパシタと前記保護絶縁層との間に、非導電性無機質材料からなるバリア層を設けた構成をしている。
【０１７４】
このような構成を備えることにより、保護絶縁層として、バンプからの機械的応力を吸収するポリイミド等の樹脂材を使用したままで、該樹脂材から放出される水分が金属酸化物からなる誘電体層材料を還元することを防止することができる。その結果、優れた高周波追随特性が得られるとともに特性劣化の少ない薄膜キャパシタを提供することが可能となる。
【０１７５】
更に、支持基板と内臓キャパシタとの密着性を高める密着層と、バリア層との材料組成を同じものにすることにより、製造に必要となるスパッタリング装置の種類が少なくて済むため、設備投資を大幅に抑えることができ、薄膜キャパシタの製造コストを大幅に下げることが可能になる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る薄膜キャパシタの断面図である。
【図２】本発明の第１の実施形態に係る薄膜キャパシタの製造方法の各工程を示す断面図である。
【図３】本発明の第１の実施形態に係る薄膜キャパシタの製造方法の各工程を示す断面図である。
【図４】本発明の薄膜キャパシタに関するキャパシタ特性の測定実験における測定回路図である。
【図５】本発明の薄膜キャパシタに関するキャパシタ特性の測定実験における測定結果のグラフである。
【図６】本発明の第３の実施形態に係る薄膜キャパシタの外観図及び断面図である。
【図７】本発明の第４の実施形態に係る薄膜キャパシタを上面から見た全体構成図である。
【図８】本発明の第５の実施形態に係る薄膜キャパシタの断面図である。
【図９】本発明の第５の実施形態に係る薄膜キャパシタの製造方法の各工程を示す断面図である。
【図１０】スパッタリング装置の概略構成図である。
【図１１】従来の薄膜キャパシタの製造方法の各工程を示す断面図である。
【図１２】従来の薄膜キャパシタの製造方法の各工程を示す断面図である。
【符号の説明】
１：半導体基板
２：下部電極
３：容量絶縁膜
４：上部電極
６：保護絶縁層
９：コンタクトホール
１０：レジストマスク
１１：シリコン基板
１２：下部電極層
１３：誘電体層
１４：上部電極層
１５：バリア層
１６：保護絶縁層
１７：電極パッド
１８：バンプ
１８ａ：電源ラインに接続されたバンプ
１８ｂ：ＧＮＤラインに接続されたバンプ
１９：コンタクトホール
２０：薄膜キャパシタ
２１：電極引き出し用穴
３０：キャパシタ
３０ａ：キャパシタａ
３０ｂ：キャパシタｂ
３０ｃ：キャパシタｃ
３１：キャパシタエリア
４０：密着層
５０：スパッタリング装置
５１：ターゲット電極
５２：ターゲット
５３：ウエハ
５４：試料台
５５：吸入
５６：排気
５７：陽イオン
【発明の属する技術分野】
本発明は、キャパシタに関し、より詳細には、半導体基板上に薄膜製造プロセスにてキャパシタを形成した薄膜キャパシタに関する。
【０００２】
【従来の技術】
近年のＬＳＩの処理高速化により、高周波ノイズの拡散防止策としてデカップリング処理が行なわれ、そこで使用されるデカップリングキャパシタの高周波追随性能の向上が望まれている。
【０００３】
このデカップリングキャパシタの高周波追随性能を向上させるためには、該デカップリングキャパシタが、高容量且つ分離された回路内で低インダクタンス接続が可能であること等の特性を有することが必要であり、この要望に答えたものとして、半導体基板上に、薄膜製造プロセスにてキャパシタを形成した薄膜キャパシタが知られている。
【０００４】
この薄膜キャパシタは、小型高容量で且つ微細加工性に優れるため、回路基板との接続を、端子間ピッチが狭いバンプ接続の形態とすることが可能であり、それによって相互インダクタンスを減らし、ＬＳＩとの低インダクタンス接続に対して有効に作用する。
【０００５】
しかしながら、この薄膜キャパシタは、誘電体の材料として金属酸化物を使用することで小型且つ高容量化を達成しているため、その製造工程時に、該金属酸化物が還元されて特性劣化を起こすという問題がある。
【０００６】
この誘電体材料の劣化に関する問題を解決するために、例えば、特許文献１として示した特開２０００−４９３１１号公報において、以下の提案がなされている。
【０００７】
図１１及び図１２は、上記公報で紹介されている従来の薄膜キャパシタの製造方法を、工程別に詳しく図示したものである。
【０００８】
先ず図１１（Ａ）及び（Ｂ）に示すように、半導体基板１上に白金Ｐｔからなる下部電極２を形成する。そして、図１１（Ｃ）及び（Ｄ）に示すように、その上に絶縁性金属酸化物からなる容量絶縁膜３と白金Ｐｔからなる上部電極４を順次堆積する。
【０００９】
次に、図１１（Ｅ）に示すようなエッチング工程を経て、図１２（Ｆ）に示すように、前記上部電極４の上に、上部電極４を全面的に覆うように保護絶縁膜６を堆積する。
【００１０】
そして、図１２（Ｇ）に示すような、レジストマスク９を形成するレジストマスク形成工程、及び図示しないドライエッチング工程を経て、最終的に、図１２（Ｈ）に示すようなコンタクトホール９を形成する。
【００１１】
上記の容量素子では、レジストマスク１０の除去工程で発生する水素により容量絶縁膜が還元してしまうという問題を、保護絶縁膜６のコンタクトホール９の開口部面積を５μｍ2以下にすること等の手段によって防止している。
【００１２】
【特許文献１】
特開２０００−４９３１１号公報（主に、段落［００３３］−［００３６］、図３）
【００１３】
【発明が解決しようとする課題】
上述した従来の薄膜キャパシタでは、容量絶縁膜３を構成する絶縁性金属酸化物の還元を、保護絶縁膜６で遮断することにより防止している。
【００１４】
しかしながら、本発明に係る薄膜キャパシタは、端子部に（低インダクタンス化を実現するための）バンプ或いはそれに類似した高密度実装が可能な接続形態を使用する。
【００１５】
このような接続形態では、薄膜キャパシタを実装する回路基板と該薄膜キャパシタとの熱膨張係数の違い等により発生する機械的ストレスが、リード等の緩衝部材を介さずに、薄膜キャパシタの端子部に直接加わることになる。
【００１６】
非常に薄い薄膜層からなる内部のキャパシタは、上記の機械的ストレスによる層間剥離等の問題が生じ易く、それを回避するために、保護絶縁膜として、バンプ等からの機械的応力を吸収するポリイミド等の樹脂材を使用することが必須となる。
【００１７】
このために、以下のような問題が新たに発生する。
【００１８】
第１に、保護絶縁膜の形成工程における誘電体の還元である。例えば、ポリイミド樹脂ワニスは約４００℃で硬化しポリイミド樹脂となるが、保護絶縁膜としてのポリイミドワニスが硬化する際に、酸無水物とジアミンが脱水縮重合反応してH2Oを放出して硬化するため、そのH2Oが水素イオンに分解され、誘電体材料へ到達して誘電体材料を還元する。
【００１９】
これは、上記H2Oが、キャパシタの電極を構成する白金Ｐｔの触媒作用により水素イオンの状態で該電極に浸入し、その後、拡散現象等により水素イオンが該電極と誘電体との界面に到達し、誘電体部の酸素欠損を生じさせるためである。
【００２０】
第２に、従来例で示したような製造工程時における問題ではないが、フィールドでの実使用時における問題である。
【００２１】
これは、樹脂材が有する吸湿性により生じるものであり、薄膜キャパシタの周囲が高温になった場合、ポリイミド樹脂が吸収した空気中の水分が、高温下で内部のキャパシタへ移動し、誘電体材料を還元する。
【００２２】
本発明の目的は、保護絶縁層として、バンプからの機械的応力を吸収するポリイミド等の樹脂材を使用したことに起因する、このような誘電体材料の還元に関する問題点を解決し、優れた高周波追随特性が得られるとともに特性劣化の少ない薄膜キャパシタを提供することにある。
【００２３】
更に、本発明では、半導体基板と下部電極との間の密着性を高めるとともに、製造時に必要なスパッタリング装置の数を増やすことなく、製造コストを抑えることを目的とする。
【００２４】
【課題を解決するための手段】
上記課題の目的を達成させるため、請求項１に係る発明の薄膜キャパシタは、基板上に形成され、金属酸化物からなる誘電体層と金属からなる電極とを有するキャパシタと、前記キャパシタを覆うように形成され、非導電性無機質材料からなるバリア層と、前記バリア層上に形成され、樹脂材からなる保護絶縁層と、外部との電気的な接続を行う端子と、前記電極と前記端子とを接続する電極パッドとを有し、前記キャパシタの誘電体層及び電極が、前記保護絶縁層と離間していることを特徴としている。
【００２６】
上記請求項１の構成によれば、保護絶縁層と内部のキャパシタとは、バリア層によって物理的に分離される。すなわち、保護絶縁層を構成する樹脂材から放出された水分が、キャパシタの誘電体層を構成する金属酸化膜に到達することが阻止される。
【００２７】
その結果、保護絶縁層として、バンプからの機械的応力を吸収するポリイミド等の樹脂材を使用したままで、該樹脂材から放出される水分が金属酸化物からなる誘電体層材料を還元することを防止することが可能となる。
【００２８】
また、請求項３に係る発明は、請求項２に係る発明の薄膜キャパシタにおいて、 バリア層が、誘電体層と同一組成であることを特徴としている。
【００２９】
上記請求項３の構成によれば、バリア層を構成する材料の組成と、誘電体層を構成する材料の組成とを同じものにすることで、良好な膜密着性が確保出来る。そして、誘電体層とバリア層間の接合面に関して、機械的なストレスに対して（剥がれ等の問題が発生し難い）高い信頼性を有する薄膜キャパシタを得ることが可能となる。
【００３０】
また、請求項４に係る発明は、請求項１又は３のいずれかに係る発明の薄膜キャパシタにおいて、前記バリア層が、非晶質であることを特徴としている。
【００３１】
上記請求項４の構成によれば、バリア層としての高い耐還元性を得ることが可能となる。
【００３２】
誘電体層の材料としては、高誘電率を得るために結晶化した金属酸化物を使用するが、結晶を構成する各結晶粒（グレイン）間に隙間が発生し、該結晶中を水素イオンが移動し易くなる。そのため、水素イオンの移動を阻止するバリア層としては、水素イオンが移動し難い非結晶材料を使用することが有効であり、そのような材料構成にすることにより、水素イオンに対する高い遮断効果を得ることが可能となる。
【００３３】
また、請求項５に係る発明は、請求項１から４のいずれかに係る発明の薄膜キャパシタにおいて、外部との電気的接続を行なう端子を、少なくとも、パッケージの一面の端部以外に設けたことを特徴としている。
【００３４】
上記請求項５の構成によれば、薄膜キャパシタ内部のキャパシタが大きな形状を有する場合であっても、パッケージ中央の任意の場所に端子を設けることにより、端子間隔を小さくするができる。
【００３５】
すなわち、高容量であり、且つ低インダクタンス接続が可能な薄膜キャパシタを提供することが可能となる。
【００３６】
また、請求項６に係る発明は、請求項１から５のいずれかに係る発明の薄膜キャパシタにおいて、１つの薄膜キャパシタ内に、異なる容量の複数のキャパシタを設けたことを特徴としている。
【００３７】
上記請求項６の構成によれば、例えば、異なる容量を有する複数のキャパシタが必要になった場合に、複数の薄膜キャパシタを実装せずに１つのパッケージを実装すれば済むため、薄膜キャパシタ２０が実装される回路基板内の実装面積の効率化が図れる。
【００３８】
併せて、部品コストの低減化、及び部品実装工程における実装工数の削減も可能となる。
【００３９】
また、請求項８に係る発明の薄膜キャパシタの製造方法は、基板上に、金属酸化物からなる誘電体層と金属からなる電極とを有するキャパシタを形成する工程と、前記キャパシタを覆うように、非導電性無機質材料からなるバリア層を形成する工程と、前記キャパシタの誘電体層及び電極から離間された状態で、前記バリア層上に樹脂材からなる保護絶縁層を形成する工程と、前記保護絶縁層と前記バリア層とを穴明け加工し、コンタクトホールを形成する工程と、前記コンタクトホール内に、前記電極と、外部との電気的な接続を行う端子とを接続する電極パッドを形成する工程と有することを特徴としている。
【００４１】
上記請求項８の構成によれば、保護絶縁層と内部のキャパシタとは、バリア層によって物理的に分離される。すなわち、保護絶縁層を構成する樹脂材から放出された水分が、キャパシタの誘電体層を構成する金属酸化物に到達することが阻止される。
【００４２】
その結果、保護絶縁層として、バンプからの機械的応力を吸収するポリイミド等の樹脂材を使用したままで、該樹脂材から放出される水分による金属酸化物からなる誘電体層材料の還元を防止できる薄膜キャパシタを製造することが可能となる。
【００４３】
また、本発明の一態様によれば、前記バリア層と密着層とが、同じ材料組成であることより、薄膜キャパシタを製造する際に使用するスパッタリング装置の数が少なくで済むというメリットがある。
【００４４】
更に、前記密着層として、アルミナまたはＢＳＴを主成分とする材料を、非結晶状態で形成することにより、ＳｉＯ2またはＳｉからなる支持基板と、ＰｔまたはＡｕからなる下部電極との間で、良好な密着性が得られるというメリットがある。
【００４５】
尚、本バリア層は、水素や水のバリアとなるため、樹脂材以外の保護絶縁層を有する構造や、保護絶縁層がない構造においても有効であることは言うまでもない。
【００４６】
【発明の実施の形態】
（第１の実施形態）以下、本発明の第１の実施形態に係る薄膜キャパシタについて、図１〜図３を参照しながら、薄膜キャパシタの製造方法を示した図２及び図３の各工程（Ａ）〜（Ｊ）の順に説明する。
【００４７】
（i）キャパシタの形成工程
図２（Ａ）〜（Ｄ）に示すように、支持基板としてのシリコン基板１１上に、白金からなる下部電極層１２、複合酸化物からなる誘電体層１３、白金Ｐｔからなる上部電極層１４を順次形成し、キャパシタ３０を形成する。
【００４８】
ここで、誘電体層１３の材料としては、小型で且つ大容量を実現するために、高い比誘電率をもつ（ＢＳＴ等の）金属酸化物が使用されている。
【００４９】
また、キャパシタ３０の電極（下部電極層１２及び上部電極層１４）材料としては、高温環境下における耐酸化性に優れ、且つ誘電体層１３形成時における良好な結晶配向制御が可能な、白金ＰｔやイリジウムＩｒ等の貴金属が使用される。
【００５０】
これらの一連の製造工程は、具体的に以下のように行なう。
【００５１】
図２（Ｂ）に示した下部電極層１２の形成工程としては、先ず、シリコン基板１１としてシリコンウェハを使用し、該シリコンウェハ上に、スパッタリング法を使用して、酸化チタンＴｉＯ2（２０ｎｍ）及び白金Ｐｔ（１００ｎｍ）を順次成膜させる。酸化チタンＴｉＯ2（２０ｎｍ）は、シリコンＳｉと白金Ｐｔとの接着層としての役割を果たす。
【００５２】
この時、酸化チタンＴｉＯ2のスパッタ条件は、基板温度５００℃、ＲＦパワー２００Ｗ、誘導コイルパワー３０W、ガス圧力０．１Ｐａ、及びＡｒ／Ｏ2比７／１である。
【００５３】
また、白金Ｐｔのスパッタ条件は、基板温度４００℃、ＤＣパワー１００Ｗ、誘導コイルパワー３０W、ガス圧力０．１Ｐａである。
【００５４】
図２（Ｃ）に示した誘電体層１３の形成工程では、誘電体層１３として、バリウムＢａ、ストロンチウムＳｒ、チタンＴｉから構成される酸化物（ＢａX、Ｓｒ1-X）ＴｉＯ3（以下、「ＢＳＴ」という。）を使用し、該ＢＳＴ膜をゾル・ゲル法により形成する。ＢＳＴ材はバルクで１５００という比較的大きな比誘電率を有し、小型で大容量のキャパシタを実現するのに有効な材料である。
【００５５】
具体的には、先ず、アルコキシドからなる出発溶液をスピンコート法（２０００ｒｐｍ／３０秒）によりＢＳＴ膜を成膜する。尚、本スピンコートでは、１回のスピンコートにつき約１００ｎｍの膜厚が得られる。
【００５６】
その後、４００℃の温度で１０分間の仮焼成（プリベーク）、及び７００℃の温度で１０分間の本焼成（本ベーク）を行なうことによりＢＳＴを結晶化させ、膜厚１００ｎｍ、比誘電率３００、及び損失２％以下のＢＳＴ薄膜を形成する。
【００５７】
図２（Ｄ）に示した上部電極層１４の形成工程では、ＢＳＴからなる誘電体層１３上に、前述と同じスパッタ法を使用して、上部電極層１４としての白金Ｐｔ層を１００ｎｍ成膜する。
【００５８】
尚、キャパシタ３０の側面は、図１に示すように、下の層の端部が、上の層の端部よりも外側に張り出した、階段状に形成される。
【００５９】
このように、階段状にして張り出し部を設けることにより、製造過程で白金材の断片（パーティクル）が発生した場合、その張り出し部で断片を受け止め、断片が誘電体層の側面に付着し、電極間のショートを引き起こすことを防止する。
【００６０】
（ii）下部電極引き出し工程
図２（Ｅ）に示すように、下部電極層１２からの電極引き出し用穴２１を形成する。
【００６１】
具体的には、フォトリソグラフィ法によりレジストマスクを形成した後、アルゴンＡｒイオンミリング法により、上部電極層１４を構成するＰｔ膜、及び、誘電体層１３を構成するＢＳＴ膜を、順次ドライエッチングすることにより行なう。
【００６２】
（iii）バリア層形成工程
図２（Ｆ）に示すように、前記キャパシタ３０（の上面及び側面）を覆うように、バリア層１５を形成する。
【００６３】
具体的には、バリア層１５の材料として使用する窒化シリコンＳｉ3Ｎ4を、スパッタ法により約１５０μｍ成膜する。窒化シリコンＳｉ3Ｎ4の他には、酸化アルミニウムＡｌ2Ｏ3、酸化シリコンＳｉＯ2等も、バリア層１５の材料として使用可能である。
【００６４】
このときのスパッタ条件は、基板温度２００℃、ＲＦパワー５００Ｗ、ガス圧力０．１Ｐａ、及びＡｒ／Ｎ2比５／１である。
【００６５】
このように、バリア層１５としては、非導電性無機質材料に属する酸化アルミニウムＡｌ2Ｏ3、酸化シリコンＳｉＯ2、及び窒化シリコンＳｉ3Ｎ4等が使用可能であるが、フィールド中で激しい温度変化に曝された際の機械的なストレスによる層間剥離等の問題が発生しないように、誘電体層１３と熱膨張係数が等しい材料であることが望ましい。
【００６６】
バリア層１５を構成する材料の熱膨張係数と、誘電体層１３を構成する材料の熱膨張係数とを同じものにすることで、熱膨張の差により発生する層間の歪みによる剥がれ等を防止し、高い信頼性を有する薄膜キャパシタを得ることが可能となる。
【００６７】
また、前記バリア層１５の材料は、キャパシタを構成する誘電体層１３との密着性を良好にするために、キャパシタを構成する誘電体層１３の材料と同一組成であることが望ましい。
【００６８】
バリア層１５を構成する材料の組成を、誘電体層１３を構成する材料の組成とを同じものにすることで、良好な膜密着性が確保出来る。そして、誘電体層１３とバリア層１５間の接合面に関して、機械的なストレスに対して高い信頼性を有する薄膜キャパシタ２０を得ることが可能となる。
【００６９】
更に、バリア層１５の材料は、非晶質の材料であることが望ましい。
【００７０】
一般に、誘電体層１３は、高誘電率を得るために結晶化した金属酸化物を使用するが、結晶中には、結晶を構成する各結晶粒（グレイン）間に隙間が発生し、該結晶中を水素イオンが移動し易くなる。そのため、水素イオンの移動を阻止するバリア層１５としては、水素イオンが移動し難い非結晶材料を使用することが有効である。そのような材料構成にすることにより、水素イオンに対する高い遮断効果を得ることが可能となる。
【００７１】
（iv）保護絶縁層形成工程
図３（Ｇ）に示すように、バリア層１５の上から、例えばポリイミド樹脂からなる保護絶縁層１６を形成する。
【００７２】
先ず、感光性ポリイミドワニスを、３０００ｒｐｍで３０秒間、スピンコートを行ない、４μｍ成膜する。そして、６０℃の温度で１０分間、加熱（プリベーク）し、その後、露光、現像工程を経て、４００℃の温度で２時間、加熱（本ベーク）を行ない、２μm厚のポリイミドＰＩ膜を形成する。
【００７３】
（v）コンタクトホール形成工程
図３（Ｈ）に示すように、コンタクトホール１９を形成して、下部電極層１２及び上部電極層１４を露出させる。
【００７４】
具体的にはフォトリソグラフィ法により図示しないレジストマスクを形成した後、アルゴンＡｒイオンミリング法により、窒化シリコンＳｉ3Ｎ4膜をドライエッチングすることにより、キャパシタの上部および下部電極を露出させる。
【００７５】
（vi）電極パッド・バンプ形成工程
図３（Ｉ）に示すように、アンダーバンプメタル（ＵＢＭ）として、キャパシタ３０の各電極とバンプとを接続する電極パッド１７を、スパッタ及びめっきにより形成する。そして、最後に、図３（Ｊ）に示すように、該電極パッド１７上に、回路基板と電気的な接続を行なう端子としてのバンプ１８を形成する。
【００７６】
尚、バンプ１８の材料としては、一般に半田が使用されるが、半田材料が電極パッド１７中に拡散して、電極層を構成する白金Ｐｔと反応し、該白金の抵抗値を変えてしまう等の問題が起こり得る。そのため、電極パッド１７の材料としては、上記半田侵食の回避、及び半田濡れ性の向上等を考慮して、クロムＣｒ、チタンＴｉ、銅Ｃｕ、ニッケルＮｉ等を使用することが望ましい。
【００７７】
以上の製造工程により、図１に示す薄膜キャパシタ２０が形成される。
【００７８】
図１の薄膜キャパシタ２０において、吸湿性を有し所定の条件下で水分を放出するポリイミド樹脂（保護絶縁層１６）と、キャパシタ３０とは、物理的に分離される。すなわち、ポリイミド樹脂から放出される水分がイオン化されていない状態で、触媒作用を有する電極部に到達する前に遮断するため、ポリイミド樹脂から放出された水分が、触媒作用を有する白金Ｐｔ（上部電極層１４）表面に到達することが阻止される。
【００７９】
従って、上部電極層１４と誘電体層１３との界面で、誘電体層１３を構成する金属酸化物が還元されるという問題は回避される。
【００８０】
このように、保護絶縁層１６として、バンプからの機械的応力を吸収するポリイミド等の樹脂材を使用したままで、該樹脂材から放出される水分が金属酸化物からなる誘電体層材料を還元することを防止することができる。その結果、優れた高周波追随特性が得られるとともに特性劣化の少ない薄膜キャパシタ２０を提供することが可能となる。
【００８１】
（キャパシタ特性の比較実験）以下に、バリア層１５を使用しない場合と、バリア層１５を使用した場合における、薄膜キャパシタのキャパシタ特性を比較した実験結果を示す。
【００８２】
図４は本実験の測定回路、図５は本実験の測定結果を示したグラフである。
【００８３】
尚、本実験では、バリア層１５として窒化シリコンＳｉ3Ｎ4、下部電極層１２及び上部電極層１４の材料としては白金Ｐｔ、誘電体材料としてはＢＳＴを使用した。
【００８４】
先ず、シリコン基板１１上にキャパシタ３０を形成し、キャパシタ３０の下部電極層１２を引き出すための引き出し部２１を作成し、その状態を初期状態とした。そして、その（保護絶縁層１６としてのポリイミド樹脂を形成する前の）初期状態のキャパシタ特性を測定するとともに、バリア層１５を形成した場合とバリア層１５を形成しない場合における（保護絶縁層１６としてのポリイミド樹脂を形成した後の）キャパシタの各特性を測定した。
【００８５】
測定には、図４のような回路構成を使用し、キャパシタ３０の各電極に、５０ｍＶppの交流電圧を印加することにより行なう。このとき、所定の直流電圧も同時に印加している。
【００８６】
図５（Ａ）及び図５（Ｂ）は、本実験における実験結果を示したグラフである。図５（Ａ）は印加電圧（Ｖ）に対する容量（μＦ／ｃｍ2）特性、図５（Ｂ）は印加電圧（Ｖ）に対する誘電損失（％）特性を示す。
【００８７】
これらの各グラフにおいて、点線のグラフ（ａ）は、保護絶縁層１６としてのポリイミド樹脂が形成される前の初期特性である。
【００８８】
実線のグラフ（ｂ）は、バリア層１５を使用していない薄膜キャパシタについて、保護絶縁層１６としてのポリイミド樹脂が形成された後の特性である。
【００８９】
実線のグラフ（ｃ）は、バリア層１５を使用した薄膜キャパシタについて、保護絶縁層１６としてのポリイミド樹脂が形成された後の特性である。
【００９０】
図５（Ｂ）のように、バリア層１５を使用していない薄膜キャパシタの方は、保護絶縁層１６としてのポリイミド樹脂が形成された後に、誘電損失（ｔａｎδ）の上昇が観察される。その結果として、図５（Ａ）の（ｂ）のように、バリア層１５を使用していない薄膜キャパシタの方は、保護絶縁層１６としてのポリイミド樹脂が形成された後に、容量の劣化が観察される。
【００９１】
それに対して、バリア層１５を使用している薄膜キャパシタの方は、ポリイミド樹脂が形成された後であっても、（ポリイミド樹脂が形成される前の）初期状態と比較した誘電損失の上昇、及び容量劣化は観察されない。
【００９２】
このように、キャパシタ３０をバリア層１５で覆い、上部電極層１４への水素の進入を防ぐことにより、誘電体材料の特性劣化を抑制することができる。
【００９３】
（第２の実施形態）以下、本発明の第２の実施形態に係る薄膜キャパシタの製造方法について説明する。
【００９４】
本実施形態を示した図としては、第１の実施形態と同じもの（図２及び図３）を使用する。
【００９５】
本実施形態は、第１の実施形態に対して、図２（Ｃ）に示した誘電体層１３の形成工程を、（ゾルゲル法では無く、）スパッタリング法を使用して行なったものである。そして、更に、図２（Ｆ）に示したバリア層１５形成工程において、バリア層１５として、誘電体層１３と同一組成のＢＳＴ材であって、非結晶状態のものを使用した。
【００９６】
先ず、第１の実施形態と同様に、図２（Ａ）〜（Ｄ）に示すように、シリコン基板１１としてシリコンウェハを使用し、該シリコンウェハ上に、スパッタリング法を使用して、酸化チタンＴｉＯ2（２０ｎｍ）及び白金Ｐｔ（１００ｎｍ）を順次成膜させる。尚、ここで、下部電極材料としてイリジウムＩｒを使用してもよい。
【００９７】
尚、誘電体層１３形成工程におけるＢＳＴのスパッタは、具体的に以下の条件で行なう。
【００９８】
基板温度６００℃、Ａｒ／Ｏ2比８／１、ガス圧力０．４Ｐａ、ＲＦパワー８００Wで成膜を行ない、ＢＳＴ膜厚１００ｎｍ、誘電率４００、誘電損失１％以下の誘電体膜を形成する。
【００９９】
ＢＳＴ誘電体層１３の上には、前述と同じスパッタ法（基板温度４００℃）で、上部電極層１４としての白金Ｐｔ膜（１００ｎｍ）を形成する。
【０１００】
次に、図２（Ｅ）に示す下部電極引き出し工程では、下部電極層１２を引き出すために、アルゴンＡｒイオンミリング法により、上部電極層１４としての白金Ｐｔ膜及び誘電体層１５としてのＢＳＴ膜に対して、順次ドライエッチングを実施する。
【０１０１】
図２（Ｆ）に示すバリア層形成工程では、バリア層１５として、アモルファスＢＳＴ薄膜をスパッタ法により１５０ｎｍ成膜する。条件は、基板温度２００℃、Ａｒ／O2比８／１、ガス圧力０．２Ｐａ、ＲＦパワー８００Wで行なう。低温で成膜を行なうことにより、ＢＳＴは結晶化せず、アモルファス状態のＢＳＴを得ることができる。
【０１０２】
以下、図２（Ｇ）〜（Ｊ）に示した工程では、第２の実施形態と同様に、感光性ポリイミド樹脂を使用して保護絶縁膜１６を形成した後、電極パッド１７及びバンプ１８を形成することにより、薄膜キャパシタ２０を生成する。
【０１０３】
本実施形態によれば、バリア層１５と誘電体層１３とを同一組成とし、更に、バリア層１５の材料をアモルファス状態のものとしたにより、バリア層１５と誘電体層１３とが高密着性を有し、且つバリア層１５が高い水素イオン遮断効果（すなわち、高い耐還元性の効果）を有する薄膜キャパシタ２０を製造することが可能となる。
【０１０４】
また、誘電体層１３を形成するＢＳＴ材をスパッタ法で行なっていることにより、キャパシタ３０の形成が全て真空中で行なわれることになるため、薄膜キャパシタ２０を簡易な工程で製造することが可能となる。
【０１０５】
（第３の実施形態）以下、本発明の第３の実施形態に係る薄膜キャパシタについて、図６（Ａ）、図６（Ｂ）を参照しながら説明する。
【０１０６】
図６（Ａ）は、薄膜キャパシタの外観図であり、図６（Ｂ）は、図６（Ａ）のＸ−Ｘ’線断面図である。
【０１０７】
本実施形態は、第１の実施形態における薄膜キャパシタの応用例であり、図６（Ａ）のように、薄膜キャパシタの一方の面上に、薄膜キャパシタの端子として、複数のバンプが縦横に並んだ状態に配置されている。そして、それら複数のバンプ１８は、隣り合うバンプが、キャパシタ３０の異なる電極に接続される構成になっている。
【０１０８】
すなわち、各バンプは、１つおきに同じ電極と電気的に接続されており、その接続先のキャパシタ３０は、図６（Ｂ）のように、内部で共通になっている。
【０１０９】
各バンプの外部との接続に関しては、バンプ１８ａが（図示しない）回路基板の電源ラインに接続され、バンプ１８ｂが該回路基板のＧＮＤラインに、それぞれ電気的に接続される。そして、その回路基板の電源、ＧＮＤラインは、回路基板上に実装される（図示しない）ＬＳＩ等に接続される。
【０１１０】
このように、薄膜キャパシタ２０は、本薄膜キャパシタ２０が実装される回路基板との端子が、そのパッケージの端部に限定されず、その（パッケージの）中央部にも設けられている。
【０１１１】
このため、薄膜キャパシタ２０内部のキャパシタ３０が大きな形状を有する場合であっても、パッケージ中央の任意の場所に端子を設けることにより、電源−ＧＮＤ間の端子間隔を小さくし、ＬＳＩと薄膜キャパシタとを接続する電源及びＧＮＤの配線の全範囲に亘って、狭配線間隔にすることができる。
【０１１２】
すなわち、薄膜キャパシタ２０は、高容量であり、且つ低インダクタンス接続が可能であり（高周波特性が改善される）という、デカップリングキャパシタとして最適な条件を備えることになる。
【０１１３】
以上のように、本実施形態によれば、高容量で且つ高周波特性の優れた薄膜キャパシタを提供することが可能となる。
【０１１４】
（第４の実施形態）以下、本発明の第４の実施形態に係る薄膜キャパシタについて、図７を参照しながら説明する。
【０１１５】
図７は、薄膜キャパシタを上面から見た図であり、図中の符号３１はキャパシタ３０が存在するキャパシタエリアを示したものである。
【０１１６】
本実施形態は、第３の実施形態における薄膜キャパシタの応用例であり、図７に示すように、１つの薄膜キャパシタ２０に、大きさの異なる複数のキャパシタ３０ａ、３０ｂ、３０ｃが並べて配置されている。
【０１１７】
ここでの各キャパシタの容量は、該キャパシタが占める面積に大略比例して決定する。例えば、キャパシタｂは、キャパシタａの２倍の面積を占めており、キャパシタａの略２倍の容量を有している。
【０１１８】
このような構成にすることにより、例えば、異なる容量を有する複数のキャパシタが必要になった場合に、複数の薄膜キャパシタを実装せずに１つのパッケージを実装すれば済むため、薄膜キャパシタ２０が実装される（図示しない）回路基板内の実装面積の効率化が可能になる。
【０１１９】
また、本実施形態による他の効果としては、デカップリングキャパシタに関する部品の低コスト化、及び部品実装時における実装工数の削減、等の効果が期待できる。
（第５の実施形態）
以下、本発明の第５の実施形態に係る薄膜キャパシタについて、図８、および図９を参照しながら説明する。
【０１２０】
（i）キャパシタの形成工程
最初に、図９（Ａ）及び（Ｂ）に示すように、ＳｉＯ2またはＳｉからなる半導体基板１１を、マルチターゲットＤＣ−ＲＦマグネトロンスパッタリング装置にセットし、ＲＦスパッタにより、密着層４０としての非晶質アルミナを、２００℃の条件下で５０ｎｍ成膜する。
【０１２１】
続けて、図９（Ｃ）に示すように、下部電極層１２としてのＡｕの膜を、DCスパッタ法により、２００℃の条件下で１００ｎｍ成膜する。
【０１２２】
更に、図９（Ｄ）に示すように、ＲＦスパッタにより、誘電体層１３としてのＢＳＴ膜を、４００℃の条件下で１００ｎｍ成膜し、続いて、図９（Ｅ）に示すように、ＤＣスパッタ法により、上部電極層１４としてのＡｕの膜を、４００℃の条件下で１００ｎｍ成膜する。
【０１２３】
（ii）下部電極引き出し工程
図９（Ｆ）に示すように、下部電極層１２からの電極引き出し用穴２１を、ドライエッチングにより形成する。具体的には、レジストマスクを形成した後、アルゴンＡｒイオンミリング法により、上部電極層１４、及び誘電体層１３を、順次パターニングする。
【０１２４】
そして、その後、３５０℃の高温酸素中で、ポストアニール処理を行なう。尚、ポストアニール処理とは、酸素が欠乏した対象物（ここでは、誘電体層１３を構成する金属酸化物ＢＳＴ膜）を高温の酸素中に曝して、欠乏した誘電体層１３中の酸素を補う処理である。
【０１２５】
（iii）バリア層形成工程
図９（Ｇ）に示すように、前記キャパシタ３０の上面および側面を含む全面を覆うように、バリア層１５を形成する。具体的には、バリア層１５として、非晶質の酸化アルミニウムＡｌ2Ｏ3（アルミナ）を、（i）の密着層４０形成時のスパッタリング装置と同じ装置を使用して、室温条件下で、厚さ０．１μｍ成膜する。
【０１２６】
（iv）保護絶縁層形成工程以降
以下、本実施形態においては、保護絶縁層１６および電極パッド１７等の形成を、第１の実施形態と同様に行なう。
【０１２７】
そして、最後に、上記薄膜キャパシタ２０に必要な層等を形成し終えた半導体基板１１を、ダイシングにより個別の薄膜キャパシタ２０に分割し、図８に示すような薄膜キャパシタ２０を形成する。
【０１２８】
本実施形態では、実際に、上記製造方法により薄膜キャパシタ２０を形成し、その諸特性を測定した。その結果、容量は１μＦ／ｃｍ2以上、ＥＳＲ（等価直列抵抗）は０．０１Ω以下、ＥＳＬ（等価直列インダクタンス）は２０ｐＨ以下、および、絶縁耐圧は２０Ｖ以上の値が得られた。また、絶縁抵抗では、温度８５℃、湿度８５％ＲＨ、および印加電圧３Ｖの環境条件下で、５００時間動作させる高温高湿負荷試験を行い、その結果、１０ＭΩ以上の値が得られた。
【０１２９】
以下、本実施形態で使用したスパッタリング装置について簡単に説明する。
【０１３０】
スパッタリング装置５０の内部は、図１０のように、その上方と下方に、ターゲット電極５１と試料台５４とが対向して配置され、下方の試料台５４上には、試料となるウエハ５３が載せられ、上方のターゲット電極５１の下面には、図のように、ターゲット５２が取り付けられている。
【０１３１】
また、スパッタリング装置５０は、不活性ガスが吸入５５及び排気５６され、内部は、図示しない真空ポンプにより減圧される。そして、ターゲット電極５１と試料台５４間に数千Ｖの高電圧が印加され、スパッタリング装置５０の内部には、プラズマ化した陽イオン５７（例えばＡｒ＋）が存在する。
【０１３２】
そして、上記陽イオンがターゲット５２に衝突し、衝突により弾き出されたターゲット５２の分子が、試料台５４上のウエハ５３表面に被着して、ウエハ５３上に薄膜を形成する。
【０１３３】
このように、スパッタリング装置５０は、密閉された真空槽であり、ターゲット５２を交換することが容易では無いため、量産性を考慮した場合、１つのスパッタリング装置５０では、１種類の材料組成からなる薄膜しか形成できない。
【０１３４】
したがって、多種類の材料組成の層（薄膜）を形成するためには、その種類の数だけスパッタリング装置を用意しなければならないため、設備投資がかさみ、製造コストを下げることが出来なくなる。
【０１３５】
このような問題に対して、本実施形態においては、密着層４０とバリア層１５が同じ材料組成（酸化アルミニウムＡｌ2Ｏ3）であるため、必要なスパッタリング装置の種類は、密着層、電極層及びＢＳＴの各用途について、３種類で済み、スパッタリング装置に要する費用は抑えられる。その結果、製造コストが少なくて済むという効果がある。
（第６の実施形態）
以下、本発明の第６の実施形態に係る薄膜キャパシタについて説明する。
【０１３６】
本実施形態は、第５の実施形態と同様の図（図８および図９）を参照しながら説明する。
【０１３７】
尚、本実施形態は、第５の実施形態と略同じ工程であるため、以下、第５の実施形態との相違点のみを示す。（以下に示す以外の条件等は、全て、第５の実施形態と同じである。）
（i）キャパシタの形成工程
図９（Ａ）及び（Ｂ）において、本実施形態では、密着層４０として、酸化チタンＴｉＯ2を、３００℃の条件下で成膜する。（第５の実施形態においては、密着層４０として、非晶質アルミナを、２００℃の条件下で成膜している。）
また、図９（Ｃ）〜（Ｅ）においては、本実施形態では、下部電極層１２として、白金Ｐｔの膜を、３００℃の条件下で成膜する。（第５の実施形態においては、下部電極層１２として、Ａｕの膜を２００℃の条件下で成膜している。）
更に、本実施形態では、上部電極層１４として、白金Ｐｔの膜を、３００℃の条件下で成膜する。（第５の実施形態においては、上部電極層１４として、Ａｕの膜を、４００℃の条件下で成膜している。）
（ii）下部電極引き出し工程
図９（Ｆ）に示す本工程は、第５の実施形態と同じであるため、省略する。
【０１３８】
（iii）バリア層形成工程
図９（Ｇ）において、本実施形態では、バリア層１５として、非晶質の酸化チタンＴｉＯｘを成膜する。（第５の実施形態においては、バリア層１５として、非晶質の酸化アルミニウムＡｌ2Ｏ3（アルミナ）を成膜している。）尚、スパッタリング装置は、第５の実施形態と同様、（i）の密着層４０形成時のスパッタリング装置と同じ装置を使用する。
【０１３９】
（iv）保護絶縁層形成工程以降
以下、本実施形態においては、保護絶縁層１６および電極パッド１７等の形成を、第１の実施形態と同様に行なう。
【０１４０】
そして、最後に、上記薄膜キャパシタ２０に必要な層等を形成し終えた半導体基板１１を、ダイシングにより個別の薄膜キャパシタ２０に分割し、図８に示すような薄膜キャパシタ２０を形成する。
【０１４１】
本実施形態で、実際に、上記製造方法により薄膜キャパシタ２０を形成し、その諸特性を測定した結果、容量は１μＦ／ｃｍ2以上、ＥＳＲは０．０２Ω以下、ＥＳＬは２０ｐＨ以下、および、絶縁耐圧は２０Ｖ以上の値が得られた。また、絶縁抵抗では、温度８５℃、湿度８５％ＲＨ、および印加電圧３Ｖの環境条件下で、５００時間動作させる高温高湿負荷試験を行い、その結果、１０ＭΩ以上の値が得られた。
【０１４２】
このように、本実施形態においては、密着層４０とバリア層１５が同じ材料組成（酸化チタンＴｉＯｘ）であるため、必要なスパッタリング装置の種類は、密着層、電極層及びＢＳＴの各用途について、３種類で済むというメリットがある。
【０１４３】
（第７の実施形態）
以下、本発明の第７の実施形態に係る薄膜キャパシタについて説明する。
【０１４４】
本実施形態は、第５の実施形態と同様の図（図８および図９）を参照しながら説明する。
【０１４５】
尚、本実施形態においても、第５の実施形態と略同じ工程であるため、第６の実施形態同様、第５の実施形態との相違点のみを示す。（以下に示す以外の条件等は、全て、第５の実施形態と同じである。）
（i）キャパシタの形成工程
図９（Ａ）及び（Ｂ）において、本実施形態では、密着層４０として、非晶質ＢＳＴを、室温条件下で成膜する。（第５の実施形態においては、密着層４０として、非晶質アルミナを、２００℃の条件下で成膜している。）
また、図９（Ｃ）〜（Ｅ）においては、本実施形態では、下部電極層１２として、白金Ｐｔの膜を、３００℃の条件下で成膜する。（第５の実施形態においては、下部電極層１２として、Ａｕの膜を２００℃の条件下で成膜している。）
更に、本実施形態では、誘電体層１３として、アモルファスＢＳＴを、成膜する。（第５の実施形態においては、誘電体層１３として、ＢＳＴを、成膜している。）
更に、本実施形態では、上部電極層１４として、白金Ｐｔの膜を、３００℃の条件下で成膜する。（第５の実施形態においては、上部電極層１４として、Ａｕの膜を、４００℃の条件下で成膜している。）
（ii）下部電極引き出し工程
図９（Ｆ）に示す本工程は、第５の実施形態と同じであるため、省略する。
【０１４６】
（iii）バリア層形成工程
図９（Ｇ）において、本実施形態では、バリア層１５として、非晶質ＢＳＴを、成膜する。（第５の実施形態においては、バリア層１５として、非晶質の酸化アルミニウムＡｌ2Ｏ3（アルミナ）を成膜している。）尚、スパッタリング装置は、第５の実施形態と同様、（i）の密着層４０及び誘電体層１３形成時のスパッタリング装置と同じ装置を使用する。
【０１４７】
（iv）保護絶縁層形成工程以降
以下、本実施形態においては、保護絶縁層１６および電極パッド１７等の形成を、第１の実施形態と同様に行なう。
【０１４８】
そして、最後に、上記薄膜キャパシタ２０に必要な層等を形成し終えた半導体基板１１を、ダイシングにより個別の薄膜キャパシタ２０に分割し、図８に示すような薄膜キャパシタ２０を形成する。
【０１４９】
本実施形態で、実際に、上記製造方法により薄膜キャパシタ２０を形成し、その諸特性を測定した結果、容量は１μＦ／ｃｍ2以上、ＥＳＲは０．０２Ω以下、ＥＳＬは２０ｐＨ以下、および、絶縁耐圧は２０Ｖ以上の値が得られた。また、絶縁抵抗では、温度８５℃、湿度８５％ＲＨ、および印加電圧３Ｖの環境条件下で、５００時間動作させる高温高湿負荷試験を行い、その結果、１０ＭΩ以上の値が得られた。
【０１５０】
このように、本実施形態においては、密着層４０、誘電体層１３及びバリア層１５が同じ材料組成（ＢＳＴ）であるため、必要なスパッタリング装置の種類は、電極層とＢＳＴの各用途について、２種類で済むというメリットがある。
【０１５１】
以下本発明の諸形態を付記としてまとめて記載する。
【０１５２】
（付記１） 金属酸化物からなる誘電体層を有するキャパシタと、樹脂材からなる保護絶縁層とを有する薄膜キャパシタにおいて、
前記キャパシタと前記保護絶縁層との間に、非導電性無機質材料からなるバリア層を設けたことを特徴とする薄膜キャパシタ。
【０１５３】
（付記２） 支持基板上に形成され、金属酸化物からなる誘電体層を有するキャパシタと、
非導電性無機質材料からなり、少なくとも前記キャパシタの上面及び側面を覆うバリア層と、
樹脂材からなり前記バリア層上に形成された保護絶縁層とを備えたことを特徴とする薄膜キャパシタ。
【０１５４】
（付記３） 前記バリア層が、前記誘電体層と熱膨張係数が同じ材料であることを特徴とする付記１又は付記２に記載の薄膜キャパシタ。
【０１５５】
（付記４） 前記バリア層が、前記誘電体層と同一組成であることを特徴とする付記１又は付記２に記載の薄膜キャパシタ。
【０１５６】
（付記５） 前記バリア層が、酸化アルミニウム又は酸化シリコン又は窒化シリコンのいずれかであることを特徴とする付記１又は付記２に記載の薄膜キャパシタ。
【０１５７】
（付記６） 前記バリア層が、非晶質であることを特徴とする付記１から付記５のいずれかに記載の薄膜キャパシタ。
【０１５８】
（付記７） 前記誘電体層の材料として、ストロンチウム、バリウム、鉛、 亜鉛、ビスマス、タンタル、チタン、マグネシウム、及びニオブの少なくとも一つを含む複合酸化物を使用することを特徴とする付記１から付記６のいずれかに記載の薄膜キャパシタ。
【０１５９】
（付記８） 前記キャパシタの側面が、上の層の端部よりも下の層の端部が張り出した階段状であることを特徴とする付記１から付記７のいずれかに記載の薄膜キャパシタ。
【０１６０】
（付記９） 外部との電気的接続を行なう端子を、少なくとも、パッケージの一面の端部以外に設けたことを特徴とする付記１から付記８のいずれかに記載の薄膜キャパシタ。
【０１６１】
（付記１０） 前記端子と前記キャパシタを接続する電極パッドが、前記保護絶縁層にて支持されていることを特徴とする付記９に記載の薄膜キャパシタ。
【０１６２】
（付記１１） １つの薄膜キャパシタ内に、異なる容量の複数のキャパシタを設けたことを特徴とする付記１から付記１０のいずれかに記載の薄膜キャパシタ。
【０１６３】
（付記１２） 金属酸化物からなる誘電体層を有するキャパシタと、樹脂材からなる保護絶縁層とを有する薄膜キャパシタの製造方法において、
前記キャパシタ形成工程と、
前記キャパシタと前記保護絶縁層との間に配置されるとともに、非導電性無機質材料からなるバリア層の形成工程と、
前記バリア層上に配置される保護絶縁膜形成工程とを備えた
ことを特徴とする薄膜キャパシタの製造方法。
【０１６４】
（付記１３） 支持基板上に形成され、金属酸化物からなる誘電体層を有するキャパシタ形成工程と、
非導電性無機質材料からなり、少なくとも少なくとも前記キャパシタの上面及び側面を覆うバリア層形成工程と、
樹脂材からなり前記バリア層上に配置される保護絶縁層形成工程とを備えたことを特徴とする薄膜キャパシタの製造方法。
【０１６５】
（付記１４） 前記誘電体層を形成する工程は、スパッタ法にて行なうことを特徴とする付記１３に記載の薄膜キャパシタの製造方法。
【０１６６】
（付記１５） 前記キャパシタは、支持基板上に、前記バリア層と同じ材料組成からなる密着層を介して形成されることを特徴とする請求項１〜６のいずれかに記載の薄膜キャパシタ。
【０１６７】
（付記１６） 前記密着層およびバリア層は、アルミナまたはＴｉＯｘを主成分とする材料からなることを特徴とする付記１５に記載の薄膜キャパシタ。
【０１６８】
（付記１７） 前記密着層が多結晶ＴｉＯｘを主成分とする材料からなり、且つ前記バリア層が非晶質ＴｉＯｘを主成分とする材料からなることを特徴とする付記１５に記載の薄膜キャパシタ。
【０１６９】
（付記１８） 前記密着層およびバリア層が、非晶質ペロブスカイト酸化物を主成分とする材料からなることを特徴とする付記１５に記載の薄膜キャパシタ。
【０１７０】
（付記１９） 前記誘電体層が、結晶質のペロブスカイト酸化物を主成分とする材料からなることを特徴とする付記１８に記載の薄膜キャパシタ。
【０１７１】
（付記２０） 前記ペロブスカイト酸化物が、ＢａＳｒＴｉＯ3を主成分とすることを特徴とする付記１８に記載の薄膜キャパシタ
（付記２１） 前記支持基板上に、アルミナまたはＢＳＴを主成分とする材料からなる密着層を形成する工程を更に備えるとともに、該密着層を、非結晶状態で形成することを特徴とする付記１２または付記１３に記載の薄膜キャパシタの製造方法。
【０１７２】
（付記２２） 前記支持基板上に、ＴｉＯｘを主成分とする密着層を室温で形成する工程を更に備えることを特徴とする付記１２または付記１３に記載の薄膜キャパシタの製造方法
【０１７３】
【発明の効果】
以上のように、本発明の薄膜キャパシタは、金属酸化物からなる誘電体層を有するキャパシタと、樹脂材からなる保護絶縁層とを有し、前記キャパシタと前記保護絶縁層との間に、非導電性無機質材料からなるバリア層を設けた構成をしている。
【０１７４】
このような構成を備えることにより、保護絶縁層として、バンプからの機械的応力を吸収するポリイミド等の樹脂材を使用したままで、該樹脂材から放出される水分が金属酸化物からなる誘電体層材料を還元することを防止することができる。その結果、優れた高周波追随特性が得られるとともに特性劣化の少ない薄膜キャパシタを提供することが可能となる。
【０１７５】
更に、支持基板と内臓キャパシタとの密着性を高める密着層と、バリア層との材料組成を同じものにすることにより、製造に必要となるスパッタリング装置の種類が少なくて済むため、設備投資を大幅に抑えることができ、薄膜キャパシタの製造コストを大幅に下げることが可能になる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る薄膜キャパシタの断面図である。
【図２】本発明の第１の実施形態に係る薄膜キャパシタの製造方法の各工程を示す断面図である。
【図３】本発明の第１の実施形態に係る薄膜キャパシタの製造方法の各工程を示す断面図である。
【図４】本発明の薄膜キャパシタに関するキャパシタ特性の測定実験における測定回路図である。
【図５】本発明の薄膜キャパシタに関するキャパシタ特性の測定実験における測定結果のグラフである。
【図６】本発明の第３の実施形態に係る薄膜キャパシタの外観図及び断面図である。
【図７】本発明の第４の実施形態に係る薄膜キャパシタを上面から見た全体構成図である。
【図８】本発明の第５の実施形態に係る薄膜キャパシタの断面図である。
【図９】本発明の第５の実施形態に係る薄膜キャパシタの製造方法の各工程を示す断面図である。
【図１０】スパッタリング装置の概略構成図である。
【図１１】従来の薄膜キャパシタの製造方法の各工程を示す断面図である。
【図１２】従来の薄膜キャパシタの製造方法の各工程を示す断面図である。
【符号の説明】
１：半導体基板
２：下部電極
３：容量絶縁膜
４：上部電極
６：保護絶縁層
９：コンタクトホール
１０：レジストマスク
１１：シリコン基板
１２：下部電極層
１３：誘電体層
１４：上部電極層
１５：バリア層
１６：保護絶縁層
１７：電極パッド
１８：バンプ
１８ａ：電源ラインに接続されたバンプ
１８ｂ：ＧＮＤラインに接続されたバンプ
１９：コンタクトホール
２０：薄膜キャパシタ
２１：電極引き出し用穴
３０：キャパシタ
３０ａ：キャパシタａ
３０ｂ：キャパシタｂ
３０ｃ：キャパシタｃ
３１：キャパシタエリア
４０：密着層
５０：スパッタリング装置
５１：ターゲット電極
５２：ターゲット
５３：ウエハ
５４：試料台
５５：吸入
５６：排気
５７：陽イオン
Claims (10)
- 基板上に形成され、金属酸化物からなる誘電体層と金属からなる電極とを有するキャパシタと、
前記キャパシタを覆うように形成され、非導電性無機質材料からなるバリア層と、
前記バリア層上に形成され、樹脂材からなる保護絶縁層と
外部との電気的な接続を行う端子と、
前記電極と前記端子とを接続する電極パッドと
を有し、
前記キャパシタの誘電体層及び電極が、前記保護絶縁層と離間している
ことを特徴とする薄膜キャパシタ。 - 前記電極は貴金属からなり、
前記電極パッドがクロム、チタン、銅又はニッケルからなる
ことを特徴とする請求項１に記載の薄膜キャパシタ。 - 前記バリア層が、前記誘電体層と同一組成であることを特徴とする請求項１又は２に記載の薄膜キャパシタ。
- 前記バリア層が、非晶質であることを特徴とする請求項１乃至３のいずれかに記載の薄膜キャパシタ。
- 前記端子が、前記保護絶縁層の一面のうち、その端部を除く部分に設けられている
ことを特徴とする請求項１乃至４のいずれかに記載の薄膜キャパシタ。 - １つの薄膜キャパシタ内に、異なる容量の複数のキャパシタを設けたことを特徴とする請求項１乃至５のいずれかに記載の薄膜キャパシタ。
- 前記基板と前記キャパシタとの間に、前記バリア層と同じ材料からなる密着層を有することを特徴とする請求項１乃至６のいずれかに記載の薄膜キャパシタ。
- 基板上に、金属酸化物からなる誘電体層と金属からなる電極とを有するキャパシタを形成する工程と、
前記キャパシタを覆うように、非導電性無機質材料からなるバリア層を形成する工程と、
前記キャパシタの誘電体層及び電極から離間された状態で、前記バリア層上に樹脂材からなる保護絶縁層を形成する工程と、
前記保護絶縁層と前記バリア層とを穴明け加工し、コンタクトホールを形成する工程と、
前記コンタクトホール内に、前記電極と、外部との電気的な接続を行う端子とを接続する電極パッドを形成する工程と
を有することを特徴とする薄膜キャパシタの製造方法。 - 前記電極は貴金属からなり、
前記電極パッドがクロム、チタン、銅又はニッケルからなる
ことを特徴とする請求項８に記載の薄膜キャパシタの製造方法。 - 前記キャパシタを形成する工程の前に、
前記基板上に、アルミナまたはＢＳＴを主成分とする材料からなる密着層を、非結晶状態で形成する
ことを特徴とする請求項８又は９に記載の薄膜キャパシタの製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003094732A JP3966208B2 (ja) | 2002-11-14 | 2003-03-31 | 薄膜キャパシタおよびその製造方法 |
| US10/706,288 US7161793B2 (en) | 2002-11-14 | 2003-11-13 | Layer capacitor element and production process as well as electronic device |
| US11/486,001 US7405921B2 (en) | 2002-11-14 | 2006-07-14 | Layer capacitor element and production process as well as electronic device |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002330578 | 2002-11-14 | ||
| JP2003094732A JP3966208B2 (ja) | 2002-11-14 | 2003-03-31 | 薄膜キャパシタおよびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004214589A JP2004214589A (ja) | 2004-07-29 |
| JP3966208B2 true JP3966208B2 (ja) | 2007-08-29 |
Family
ID=32828443
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003094732A Expired - Fee Related JP3966208B2 (ja) | 2002-11-14 | 2003-03-31 | 薄膜キャパシタおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3966208B2 (ja) |
Families Citing this family (36)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006261328A (ja) * | 2005-03-16 | 2006-09-28 | Fujitsu Ltd | 容量素子、半導体装置、及び容量素子の製造方法 |
| JP4525947B2 (ja) * | 2005-04-27 | 2010-08-18 | 株式会社村田製作所 | 薄膜キャパシタの製造方法 |
| KR100755603B1 (ko) * | 2005-06-30 | 2007-09-06 | 삼성전기주식회사 | 내장형 박막 캐패시터, 적층구조물 및 제조방법 |
| JP2008294008A (ja) * | 2005-07-15 | 2008-12-04 | Murata Mfg Co Ltd | 薄膜キャパシタおよびその製造方法 |
| JP4956947B2 (ja) * | 2005-09-16 | 2012-06-20 | 株式会社村田製作所 | 薄膜キャパシタ |
| WO2007046173A1 (ja) | 2005-10-18 | 2007-04-26 | Murata Manufacturing Co., Ltd. | 薄膜キャパシタ |
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| JP2007227874A (ja) * | 2006-01-30 | 2007-09-06 | Fujitsu Ltd | 薄膜キャパシタ及びその製造方法 |
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| JP6519112B2 (ja) | 2014-07-24 | 2019-05-29 | Tdk株式会社 | 薄膜キャパシタ |
| JP2016046454A (ja) | 2014-08-26 | 2016-04-04 | 太陽誘電株式会社 | 薄膜電子部品 |
| JP6454107B2 (ja) | 2014-09-05 | 2019-01-16 | 太陽誘電株式会社 | 薄膜キャパシタ |
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| JP6805703B2 (ja) * | 2016-10-11 | 2020-12-23 | Tdk株式会社 | 薄膜コンデンサ |
| JP6822192B2 (ja) | 2017-02-13 | 2021-01-27 | Tdk株式会社 | 電子部品内蔵基板 |
| JP6862886B2 (ja) | 2017-02-13 | 2021-04-21 | Tdk株式会社 | 電子部品内蔵基板 |
| JP2018137311A (ja) | 2017-02-21 | 2018-08-30 | Tdk株式会社 | 薄膜キャパシタ |
| JP2018137310A (ja) | 2017-02-21 | 2018-08-30 | Tdk株式会社 | 薄膜キャパシタ |
| JP7238771B2 (ja) | 2017-05-31 | 2023-03-14 | Tdk株式会社 | 薄膜コンデンサ及び薄膜コンデンサの製造方法 |
| CN110945643B (zh) | 2017-07-25 | 2024-01-05 | 株式会社村田制作所 | 电容器 |
| CN110800098B (zh) * | 2017-07-31 | 2023-09-22 | 株式会社村田制作所 | 薄膜电容器及其制造方法 |
| JP6954208B2 (ja) | 2018-03-30 | 2021-10-27 | Tdk株式会社 | 薄膜キャパシタ |
| JP7087618B2 (ja) * | 2018-04-17 | 2022-06-21 | 大日本印刷株式会社 | 受動素子 |
| GB2576194A (en) * | 2018-08-08 | 2020-02-12 | Xaar Technology Ltd | Electrical component comprising a lead-free thin film ceramic member and an alumina barrier layer |
| CN114503260A (zh) * | 2019-09-17 | 2022-05-13 | 株式会社村田制作所 | 半导体装置 |
-
2003
- 2003-03-31 JP JP2003094732A patent/JP3966208B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2004214589A (ja) | 2004-07-29 |
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|
| A977 | Report on retrieval |
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|
| A131 | Notification of reasons for refusal |
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|
| A521 | Written amendment |
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|
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
| A61 | First payment of annual fees (during grant procedure) |
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|
| R150 | Certificate of patent or registration of utility model |
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