KR100755603B1 - 내장형 박막 캐패시터, 적층구조물 및 제조방법 - Google Patents

내장형 박막 캐패시터, 적층구조물 및 제조방법 Download PDF

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Abstract

본 발명은 박막캐패시터와 이를 포함한 적층구조물에 관한 것으로서, 제1 및 제2 금속전극막과 그 사이에 BiZnNb계 비정질 금속산화물을 이루어지며, 유전율이 15이상인 유전체막을 포함하는 박막 캐패시터를 제공한다. 또한, 본 발명은 폴리머기반 복합체 기재 상에 형성된 제1 금속전극막과, 상기 제1 금속전극막 상에 형성되며, BiZnNb계 비정질 금속산화물을 이루어지며, 유전율이 15이상인 유전체막과, 상기 유전체막 상에 형성된 제2 금속전극막을 포함하는 적층구조물을 제공한다.
본 발명에서 유전체막으로 채용되는 BiZnNb계 비정질 금속산화물은 결정화를 위한 고온의 열처리공정없이도, 높은 유전율을 나타내므로, 인쇄회로기판과 같은 폴리머기반의 적층구조물의 박막 캐패시터에 유익하게 사용될 수 있다.
내장형 캐패시터(embeddied capacitor), 박막 캐패시터(film capacitor), BiZnNb

Description

내장형 박막 캐패시터, 적층구조물 및 제조방법{EMBEDDIED THIN FILM TYPE CAPACITOR, LAMINATED STRUCTURE AND METHODS OF FABRICATING THE SAME}
도1은 본 발명의 일실시형태에 따른 내장형 박막 캐패시터를 포함한 적층구조물을 나타내는 단면도이다.
도2a 내지 도2d는 본 발명에 따른 적층구조물 제조방법을 나타내는 공정단면도이다.
도3은 본 발명의 다른 실시형태에 따른 내장형 박막캐패시터를 포함한 적층구조물을 나타내는 단면도이다.
도4a 내지 도4d는 본 발명에서 유전체층으로 채용되는 (Bi,Zn,Nb)계 산화물과 종래의 유전체층인 (Ba,Sr,Ti)계 산화물의 유전율 및 고주파 손실을 측정한 그래프이다.
도5는 본 발명에서 유전체층으로 채용되는 (Bi,Zn,Nb)계 산화물의 XRD분석결과를 나타내는 그래프이다.
<도면의 주요부분에 대한 부호설명>
31a,31b: 폴리머 복합체 기반 기재 32a,32b: 금속전극막
34a,34b: 버퍼층 35: BiZnNb계 유전체막
본 발명은 내장형 캐패시터에 관한 것으로서, 보다 상세하게 저온 성막조건에서도 높은 유전율을 갖는 유전체막과, 이를 포함한 내장형 캐패시터 및 인쇄회로기판에 관한 것이다.
일반적으로, 인쇄회로기판 상에 탑재되던 각종 수동소자는 전자장치를 소형화는데 큰 장애요인으로 인식되고 있다. 특히, 반도체 능동소자가 점차 내장화되고, 그 입출력단자수가 증가함에 따라, 그 능동소자 주위에 보다 많은 수동소자의 확보공간이 요구되고 있으나, 이는 간단히 해결될 수 있는 문제가 아니다.
대표적인 수동소자로는 캐패시터가 있다. 캐패시터는 운용주파수의 고주파화에 따라 인덕턴스를 감소시키기 위한 적절한 배치가 요구된다. 예를 들어, 안정적인 전원공급에 사용되는 디커플링용 캐패시터는 고주파화에 따른 유도인덕턴스를 저감시키기 위해 입력단자와 최근접 거리에 배치되는 것이 요구된다.
이러한 소형화와 고주파화의 요구에 충족시키기 위해, 다양한 형태의 저ESL 적층형 캐패시터가 개발되어 왔으나, 종래의 MLCC는 디스크리트 소자로서 상기 문제를 극복하는데 근본적인 한계가 있다. 이 대안으로서, 최근에 내장형 캐패시터 구현방안이 활발히 연구되고 있다.
내장형 캐패시터는 메모리카드, PC 메인보드 및 각종 RF모듈에 사용되는 인 쇄회로기판에 내장된 형태로서, 제품의 크기를 획기적으로 감소시킬 수 있다. 또한, 능동소자의 입력단자에 근접거리에 배치할 수 있으므로, 도선길이를 최소화하여 유도인덕턴스를 크게 저감시킬 수 있다는 장점이 있다.
인쇄회로기판은 낮은 유전율을 갖는 폴리머기반 복합체를 포함하므로, 높은 유전율을 갖는 층을 구현하기 어렵다. 인쇄회로기판에 사용되는 FR4와 같은 폴리머층에 BaTiO3와 같은 강유전체분말을 분산시켜 유전율을 다소 향상시키는 기술이 있으나, 이는 믹싱룰(mixing rule)에 따른 유전율향상에 한계가 있다.
이와 달리, 인쇄회로기판에 높은 유전율을 갖는 유전체막과 금속전극막을 포함한 박형 캐패시터를 적층구조로서 삽입하는 방안이 있다. 이 방안에서, 폴리머기반 복합체인 기재는 고온에 약하므로, 금속전극막과 유전체막은 저온 스퍼터링과 같은 저온 성막공정에 의해 형성된다. 또한, 일반적으로 저온에서 성막된 유전체막은 결정성을 갖지 못하므로, 낮은 유전율(예, 5이하)을 갖는다.
따라서, 특히, 유전체막은 성막후에 유전율 향상을 위해 열처리공정이 추가적으로 요구된다. 하지만, 이러한 열처리공정은 통상적으로 400℃이상의 고온에서 이루어지므로, 폴리머 복합체 기반인 기재인 인쇄회로기판 등에 적용될 수 없는 문제가 있다.
따라서, 당기술분야에서는 저온, 특히 상온에서 유전체막을 형성하여도 충분 한 유전율을 가질 수 있는 새로운 유전체 개발이 요구되어 왔다. 특히, 이러한 유전체 기술은 인쇄회로기판과 같은 적층구조물에 채용될 수 있는 박막 캐패시터 제조기술을 실용화시킬 수 있는 가장 중요한 선결과제이다.
본 발명은 상기한 종래 기술의 문제를 해결하기 위한 것으로서, 그 목적은 저온의 성막공정에서도 충분한 유전율을 가질 수 있는 유전체막을 갖는 박막 캐패시터 및 그 제조방법을 제공하는데 있다.
본 발명의 다른 목적은, 저온의 성막공정에서도 충분한 유전율을 갖는 박막 캐패시터를 포함한 적층구조물 및 그 제조방법을 제공하는데 있다.
상기한 기술적 과제를 해결하기 위해서, 본 발명의 일 측면은
제1 및 제2 금속전극막과 그 사이에 BiZnNb계 비정질 금속산화물로 이루어지며, 유전율이 15이상인 유전체막을 포함하는 박막 캐패시터를 제공한다.
바람직하게, 상기 BiZnNb계 금속산화물은 BixZnyNbzO7으로 표현할 때에, 1.3<x<2.0, 0.8<y<1.5, 1.4<z<1.6일 수 있다. 특히, 상기 유전체막은 30이상, 나아 가 40이상의 고유전율을 갖는 것을 특징으로 한다. 상기 유전체막은 바람직하게는 50㎚∼1㎛, 보다 바람직하게는 200∼500㎚의 두께를 가질 수 있다.
바람직하게, 상기 제1 및 제2 금속전극막 중 적어도 하나는 Cu, Ni, Al, Pt, Ta 및 Ag로 구성된 그룹으로부터 선택된 적어도 하나의 금속으로 이루어질 수 있다.
추가적으로, 상기 제1 및 제2 금속전극막 중 적어도 하나의 전극막과 상기 유전체막 사이에 두 막의 접착강도를 향상시키기 위한 버퍼층을 더 포함할 수 있다. 이러한 버퍼층은 Ni일 수 있다.
본 발명의 다른 측면은 폴리머기반 복합체 기재 상에 형성된 제1 금속전극막과, 상기 제1 금속전극막 상에 형성되며, BiZnNb계 비정질 금속산화물로 이루어지며, 유전율이 15이상인 유전체막과, 상기 유전체막 상에 형성된 제2 금속전극막을 포함하는 적층구조물을 제공한다.
상기 폴리머기반 복합체 기재는 폴리이미드 또는 에폭시를 포함할 수 있으며, 이러한 적층구조물의 대표적인 예로서, 인쇄회로기판이 있을 수 있다.
본 발명의 또 다른 측면은, 제1 금속전극막 상에 BiZnNb계 비정질 금속산화물로 이루어진 유전율이 15이상인 유전체막을 형성하는 단계와, 상기 유전체막 상에 제2 금속막을 형성하는 단계를 포함하는 박막 캐패시터 제조방법을 제공한다.
바람직하게, 상기 유전체막을 형성하는 단계는 100℃이하의 저온성막공정을 이용하여 실시되며, 보다 바람직하게는 상온에서의 성막공정으로 실시될 수 있다.이러한 저온성막공정으로는 저온 스퍼터링, PLD 또는 CVD공정이 있을 수 있다.
특정 실시형태에서는, 상기 유전체막을 형성하는 단계 후에, 유전율의 추가적인 향상을 위해서, 상기 금속산화물이 결정화되지 않는 범위에서 열처리하는 단계를 더 포함할 수 있다. 이러한 유전체막의 열처리온도는 100∼200℃범위일 수 있다.
상기 제2 금속전극막을 형성하는 단계는, 저온에서 실행가능한 스퍼터링, 증발법 및 무전해도금법으로 구성된 방법 중 하나에 의해 실시될 수 있다.
본 발명의 다른 측면은 박막캐패시터를 포함한 적층구조물의 제조방법을 제공한다. 상기 방법은, 폴리머기반 복합체 기재 상에 제1 금속전극막을 형성하는 단계와, 상기 제1 금속전극막 상에 BiZnNb계 비정질 금속산화물을 이루어지며, 유전율이 15이상인 유전체막을 형성하는 단계와, 상기 유전체막 상에 제2 금속전극막을 형성하는 단계를 포함한다.
인쇄회로기판과 같은 적층구조물을 제조하기 위해서, 상기 제2 금속전극막 상에 추가적인 폴리머 기반 복합체 기재를 압착시키는 단계를 더 포함할 수 있다.
본 발명자는 저온 스퍼터링과 같은 성막공정에 의해 형성된 BiZnNb계 비정질 금속산화물이 결정화를 위한 열처리공정 없이도, 캐패시터로서 실용화될 수 있는 유전특성(유전율 15이상)을 나타내는 사실을 확인할 수 있었다. 통상적으로 BiZnNb계 금속산화물은 파이로클로르(pyrochlore)상을 갖는 것으로 알려져 있다. 하지만, 본 발명에서 채용하는 BiZnNb계 금속산화물은 저온에서 성막된 상태에서 파이로클로르상을 형성하기 위한 열처리공정없이 사용되며, 파이로클로로상에 가까운 비정질상으로 정의될 수 있다.
이와 같이, BiZnNb계 비정질 금속산화물은 결정화를 위한 고온 열처리공정없는 조건에서 15이상, 바람직하게는 30이상, 가장 바람직하게는 45이상의 높은 유전율을 나타내는 것으로 확인되었다. 따라서, 폴리머 복합체 기반인 인쇄회로기판과 같은 적층구조물에도 본 발명에서 제시한 BiZnNb계 유전체박막을 이용하여 박막캐패시터를 유익하게 구현할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명을 보다 상세히 설명한다.
도1은 본 발명의 일실시형태에 따른 내장형 박막 캐패시터를 포함한 적층구조물을 나타내는 단면도이다.
도1을 참조하면, 박막캐패시터가 포함된 적층구조물이 도시되어 있다.
상기 적층구조물은 폴리머 복합체 기반 기재(11a,11b)를 포함한 인쇄회로기판일 수 있다. 상기 기재(11a,11b)는 인쇄회로기판에 주로 사용되는 폴리이미드 또는 에폭시일 수 있다.
본 실시형태에 따른 박막 캐패시터는 제1 및 제2 금속전극막(12a,12b)과 그 사이에 BiZnNb계 유전체막(15)을 포함한다. 상기 유전체막(15)은 BiZnNb계 비정질 금속산화물으로 이루어진다. 비정질인 BiZnNb계 금속산화물은 적어도 15의 유전율을 가지며, 바람직하게는 30이상의 유전율을 가질 수 있다. 바람직하게, 본 발명에서 채용되는 유전체막(15)은 BixZnyNbzO7으로 표현되는 금속산화물이며, 여기서, 1.3<x<2.0, 0.8<y<1.5, 1.4<z<1.6일 수 있다. 상기 유전체막(15)은 인쇄회로기판 등에 내장형 캐패시터로서 적용되기 위해서, 바람직하게는 50㎚∼1㎛, 보다 바람직하게는 200∼500㎚의 두께를 가질 수 있다.
상기 유전체막(15)은 스퍼터링, PLD 또는 CVD와 같은 저온 성막공정으로 형성될 수 있다. 상기 유전체막(15)은 바람직하게는 100℃이하, 보다 바람직하게는 상온에서 형성될 수 있다.
상기 제1 및 제2 금속전극막(12a,12b) 중 적어도 하나는 Cu, Ni, Al, Pt, Ta 및 Ag로 구성된 그룹으로부터 선택된 적어도 하나의 금속으로 이루어질 수 있다. 상기 제1 및 제2 금속전극막(12a,12b)은 저온스퍼터링, 증발법 또는 무전해도금공정을 통해 형성될 수 있다.
본 발명에서 채용된 유전체막(15)은 결정화를 위한 고온의 열처리공정없이 저온 성막공정으로도 충분한 유전율을 나타내므로, 인쇄회로기판과 같은 폴리머기반인 적층구조물에 효과적으로 채용될 수 있다.
도2a 내지 도2d는 본 발명에 따른 내장형 박막 캐패시터 제조방법을 나타내 는 공정단면도이다.
도2a와 같이, 본 공정은 폴리머복합체 기반인 기재(21a)를 마련하는 단계로 시작된다. 상기 기재(21a)를 구성하는 폴리머복합체는 폴리이미드 또는 에폭시 수지를 포함할 수 있다.
이어, 도2b와 같이, 상기 폴리머 기재(21a)상에 제1 금속전극막(22a)을 형성한다. 상기 제1 금속전극막(22a)은 Cu, Ni, Al, Pt, Ta 및 Ag로 구성된 그룹으로부터 선택된 적어도 하나의 금속일 수 있다. 상기 제1 금속전극막(22a)은 열에 약한 폴리머 기재 상에 형성되므로, 저온성막공정을 이용하여 형성된다. 이러한 공정으로는 저온스퍼터링, 증발법 또는 무전해도금법이 이용될 수 있다.
다음으로, 도2c와 같이, 상기 제1 금속전극막(22a) 상에 상기 유전체막(25)을 형성한다. 본 발명에서 채용되는 유전체막(25)은 BiZnNb계 비정질 금속산화물이다. 상기 유전체막(25)은 100℃이하, 나아가 상온에서 실시가능한 저온성막공정을 사용하여 형성하는 것이 바람직하다. 이러한 공정으로는, BiZnNb 금속복합체타겟을 이용하는 스퍼터링 또는 PLD공정, 혹은 각 금속소스를 이용하는 CVD이 적용될 수 있다. 상기 저온성막공정에 의해 얻어진 유전체막(25)은 비정질 금속산화물이며, 이는 충분한 유전율을 나타내므로, 결정화를 위한 고온의 열처리공정이 요구되지 않는다.
다만, 필요에 따라, 상기 유전체막(25)을 결정화되지 않는 온도범위에서 추가적으로 열처리할 수 있다. 이 경우에, 파이로클로로상으로 결정화되지 않으나, 45이상의 보다 높은 유전율을 나타내는 것을 확인할 수 있었다(실시예3 참조). 이러한 열처리온도는 고온의 결정화를 위한 열처리온도보다 훨씬 낮은 온도범위이며, 본 실시형태와 같이, 폴리머복합체 기반 기재(21a)를 사용할 경우에는, 기재(21a)의 변형을 가하지 않는 온도를 고려하여 열처리하는 것이 바람직하다. 본 발명에서 채용되는 바람직한 열처리온도범위는 100∼200℃이다.
이어, 도2d와 같이, 상기 유전체막(25) 상에 제2 금속전극막(22b)을 형성한다. 상기 제2 금속전극막(22b)은 제1 금속전극막(22a)과 유사한 물질과 공정으로 형성될 수 있다. 이어, 통상의 인쇄회로기판 제조공정과 같이, 추가적인 폴리머 복합체 기반 기재(21b)를 제2 금속전극막(22b) 상에 압착시킬 수 있다.
본 공정에서 설명된 바와 같이, BiZnNb계 비정질 금속산화물은 결정화를 위한 고온의 열처리공정없이 높은 유전율을 나타내며, FR4 또는 폴리이미드, 에폭시와 같은 기재를 포함한 적층구조물에도 형성될 수 있다. 즉, 결정화되지 않은 상태에서 15이상의 높은 유전율을 나타내며, 조성범위와 저온의 열처리에 의해 유전율이 30이상, 45이상까지도 나타낼 수 있다. 이와 같은 고유전율은 높은 용량의 디커플링 캐패시터에서 요구되는 유전율에 해당하며, 이러한 BiZnNb계 비정질 금속산화물은 실제 내장형 박막 캐패시터와 이를 포함한 인쇄회로기판을 실용화할 수 있는 새로운 유전체막으로서 유익하게 사용될 수 있다.
도3은 본 발명의 다른 실시형태에 따른 내장형 박막캐패시터를 나타내는 단면도이다.
도3을 참조하면, 박막캐패시터가 포함된 적층구조물이 도시되어 있다. 도1에 도시된 적층구조물과 유사하게, 상기 적층구조물은 폴리머 복합체 기반 기재(31a)를 포함한 인쇄회로기판일 수 있다.
상기 유전체막(35)은 BiZnNb계 비정질 금속산화물로서, 적어도 15의 유전율을 가지며, 바람직하게는 30이상의 유전율을 가질 수 있다. 상기 BiZnNb계 금속산화물인 유전체막은 BixZnyNbzO7으로 표현할 때에, 1.3<x<2.0, 0.8<y<1.5, 1.4<z<1.6인 것이 바람직하다.
본 실시형태에 따른 박막 캐패시터는 제1 및 제2 금속전극막(32a,32b)과 BiZnNb계 유전체막(35) 사이에 버퍼층(34a,34b)을 추가로 포함한다. 상기 버퍼층(34a,34b)은 상기 제1 및 제2 금속전극막(32a,32b)과 BiZnNb계 유전체막(35) 사이에 높은 결합강도를 유지하면서, 열응력에 의한 문제를 해소하기 위해 제공된다. 상기 버퍼층(34a,34b)은 인접한 두층간의 열응력 해소에 유리하고 캐패시터로 작용하지 않는 금속이라면 유익하게 사용될 수 있으며, 바람직하게는 니켈(Ni)로 형성할 수 있다. 채용되는 물질에 따라, 상기 버퍼층(34a,34b)은 열응력을 해소할 수 있는 적절한 두께로 형성될 수 있다.
이하, 본 발명의 구체적인 실시예를 참조하여 본 발명의 효과를 보다 상세히 설명한다.
(실시예1)
본 실시예에서는 RF 스퍼터링공정을 이용하여 기판 상에 상온에서 BiZnNb계 산화물로 이루어진 200㎚의 유전체박막을 형성하였다. 스퍼터링 타겟은 Bi1.5Zn1.0Nb1.5조성을 갖는 타겟을 사용하였다. 본 스퍼터링공정은 10%의 Ar을 함유한 산소분위기에서 3 ×10-6Torr압력조건으로 실시되었으며, 타겟으로부터 기판과의 거리를 약 10㎝로 설정하였다.
이와 같이 얻어진 BiZnNb계 유전체박막을 열처리하지 않은 채, 고주파영역에서 유전율과 유전손실을 측정하였다. 그 측정 결과를 도4a의 그래프로 도시하였다.
(실시예2)
본 실시예에서는 실시예1과 유사하게 RF 스퍼터링공정을 이용하여 기판 상에 상온에서 200㎚의 BiZnNb계 유전체박막을 형성하되, 스퍼터링 타겟의 조성을 달리하여 유전체박막의 조성범위를 달리하였다. 즉, 본 스퍼터링은 10%의 Ar을 함유한 산소분위기에서 3 ×10-6Torr압력조건으로 실시되었으며, 타겟으로부터 기판과의 거리를 약 10㎝로 설정하였으나, 본 실시예에 사용된 타겟은 Bi1.59Zn1.0Nb1.5조성을 갖 는 타겟을 사용하였다.
이와 같이 얻어진 BiZnNb계 유전체박막을 열처리하지 않은 채, 고주파영역에서 유전율과 유전손실을 측정하였다. 그 결과를 도4b의 그래프로 도시하였다.
(실시예3)
본 실시예에서는 PLD공정을 이용하여 기판 상에 상온에서 BiZnNb계 산화물로 이루어진 200㎚의 유전체박막을 형성하였다. 타겟조성은 실시예1과 동일한 Bi1.5Zn1.0Nb1.5인 것을 사용하였다. 본 PLD 공정은 10%의 Ar을 함유한 산소분위기에서 50mTorr압력조건으로 실시되었으며, 타겟으로부터 기판과의 거리를 약 10㎝로 설정하였다.
이와 같이 얻어진 BiZnNb계 유전체박막을 120℃의 저온에서 열처리한 후에, 고주파영역에서 유전율과 유전손실을 측정하였다. 그 측정 결과를 도4c의 그래프로 도시하였다.
(비교예)
본 실험에서는 RF 스퍼터링공정을 이용하여 기판 상에 상온에서 BaSrTi계 산화물로 이루어진 200㎚의 유전체박막을 형성하였다. 스퍼터링 타겟은 Ba1.0Sr1.5Ti1.2조성을 갖는 타겟을 사용하였다. 본 스퍼터링공정은 10%의 Ar을 함유한 산소분위기에서 3 ×10-6Torr압력조건으로 실시되었으며, 타겟으로부터 기판과의 거리를 약 10 ㎝로 설정하였다.
이와 같이 얻어진 BST계 유전체박막을 열처리하지 않은 채, 고주파영역에서 유전율과 유전손실을 측정하였다. 그 측정 결과를 도4d의 그래프로 도시하였다.
도4a 내지 도4c를 참조하면, 본 발명에 따른 실시예1 내지 3으로부터 얻어진 유전체막이 고주파영역에서 높은 유전율과 낮은 유전손실을 나타내는 것을 확인할 수 있다. 즉, 실시예1 내지 실시예3에서 얻어진 유전체막은 고주파영역(수㎒대역)에서 각각 유전율이 약 15,30,47로 나타났으며, 유전손실은 전체적으로 낮게 나타났다 이에 반해, 강유전체로 알려진 BaSrTi계 산화물을 열처리하지 않은 유전체막의 경우(비교예)에는 도4d와 같이, 2미만의 낮은 유전율을 나타냈으며, 손실도 비교적 크게 나타났다.
이와 같이, 높은 유전율을 얻기 위해서 열처리를 필수적으로 요구하는 종래의 강유전성물질과 달리, 본 발명에서 채용하는 BiZnNb계 금속산화물은 저온성막후 비정질상태에서 박막캐패시터로서 실용가능한 높은 수준의 유전율을 갖는 것을 확인할 수 있었다.
또한, 실시예1 내지 3에서 사용된 타겟의 조성범위와 비정질인 산화물형성과정에 고려하여, BixZnyNbzO7으로 표현할 때에, 1.3<x<2.0, 0.8<y<1.5, 1.4<z<1.6인 것이 바람직한 범위임을 확인할 수 있다.
도5는 상기한 실시예1에서 얻어진 (Bi,Zn,Nb)계 유전체막의 XRD분석결과를 나타내는 그래프이다.
도5에서 확인될 수 있는 바와 같이, 실시예1에서 얻어진 BiZnNb계 유전체막은 20°영역에서 100이하의 강도를 나타내며, 그 영역은 4정도로서 넓은 2θ영역에 걸쳐 나타난다. 도5의 XRD분석결과, 본 실시예에서 얻어진 BiZnNb계 유전체막은 파이로클로로상과 같은 결정성이 없는 비정질상이라는 것을 확인할 수 있었다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
상술한 바와 같이, 본 발명에 따르면, 결정화를 위한 고온 열처리공정없이도 15이상, 바람직하게는 30이상, 보다 바람직하게는 45이상의 높은 유전율을 나타내는 BiZnNb계 비정질 금속산화물을 제공한다. 이와 같이, BiZnNb계 비정질 금속산화물인 유전체막은 고온의 공정조건이 요구되지 않으므로, 인쇄회로기판 등에 적용되는 박막캐패시터 및 폴리머 복합체 기반 적층구조물에 매우 유익하게 적용될 수 있다.

Claims (45)

  1. 제1 및 제2 금속전극막과 그 사이에 BiZnNb계 비정질 금속산화물로 이루어지며, 유전율이 15이상인 유전체막을 포함하는 박막 캐패시터.
  2. 제1항에 있어서,
    상기 BiZnNb계 금속산화물은 BixZnyNbzO7으로 표현할 때에, 1.3<x<2.0, 0.8<y<1.5, 1.4<z<1.6인 것을 특징으로 하는 박막 캐패시터.
  3. 제1항에 있어서,
    상기 유전체막의 유전율은 30이상인 것을 특징으로 하는 박막 캐패시터.
  4. 제1항에 있어서,
    상기 유전체막은 50㎚∼1㎛의 두께를 갖는 것을 특징으로 하는 박막 캐패시터.
  5. 제1항에 있어서,
    상기 제1 및 제2 금속전극막 중 적어도 하나는 Cu, Ni, Al, Pt, Ta 및 Ag로 구성된 그룹으로부터 선택된 적어도 하나의 금속으로 이루어진 것을 특징으로 하는 박막 캐패시터.
  6. 제1항에 있어서,
    상기 제1 및 제2 금속전극막 중 적어도 하나의 전극막과 상기 유전체막 사이에 두 막의 결합력을 향상시키기 위한 버퍼층을 더 포함하는 것을 특징으로 하는 박막 캐패시터.
  7. 제6항에 있어서
    상기 버퍼층은 니켈(Ni)인 것을 특징으로 하는 박막 캐패시터.
  8. 폴리머기반 복합체 기재 상에 형성된 제1 금속전극막;
    상기 제1 금속전극막 상에 형성되며, BiZnNb계 비정질 금속산화물로 이루어지며, 유전율이 15이상인 유전체막; 및
    상기 유전체막 상에 형성된 제2 금속전극막을 포함하는 적층구조물.
  9. 제8항에 있어서,
    상기 BiZnNb계 금속산화물은 BixZnyNbzO7으로 표현할 때에, 1.3<x<2.0, 0.8<y<1.5, 1.4<z<1.6인 것을 특징으로 하는 적층 구조물.
  10. 제8항에 있어서,
    상기 유전체막의 유전율은 30이상인 것을 특징으로 하는 적층구조물.
  11. 제8항에 있어서,
    상기 유전체막은 50㎚∼1㎛의 두께를 갖는 것을 특징으로 하는 적층구조물.
  12. 제8항에 있어서,
    상기 제1 및 제2 금속전극막 중 적어도 하나는 Cu, Ni, Al, Pt, Ta 및 Ag로 구성된 그룹으로부터 선택된 적어도 하나의 금속으로 이루어진 것을 특징으로 하는 적층구조물.
  13. 제8항에 있어서,
    상기 제1 및 제2 금속전극막 중 적어도 하나의 전극막과 상기 유전체막 사이에 두 막의 결합력을 향상시키기 위한 버퍼층을 더 포함하는 것을 특징으로 하는 적층구조물.
  14. 제13항에 있어서
    상기 버퍼층은 니켈(Ni)인 것을 특징으로 하는 적층구조물.
  15. 제8항에 있어서,
    상기 폴리머기반 복합체 기재는 폴리이미드 또는 에폭시를 포함하는 것을 특징으로 하는 적층 구조물.
  16. 제8항에 있어서,
    상기 적층구조물은 인쇄회로기판인 것을 특징으로 하는 적층구조물.
  17. 제1 금속전극막 상에 BiZnNb계 비정질 금속산화물로 이루어진 유전율이 15이상인 유전체막을 형성하는 단계; 및
    상기 유전체막 상에 제2 금속막을 형성하는 단계를 포함하는 박막 캐패시터 제조방법.
  18. 제17항에 있어서,
    상기 유전체막을 형성하는 단계는 100℃이하의 저온성막공정을 이용하여 실시되는 것을 특징으로 하는 박막 캐패시터 제조방법.
  19. 제17항 또는 제18항에 있어서,
    상기 유전체막을 형성하는 단계는 저온 스퍼터링, PLD 또는 CVD공정을 이용하여 실시되는 것을 특징으로 하는 박막 캐패시터 제조방법.
  20. 제17항 또는 제18항에 있어서,
    상기 유전체막을 형성하는 단계 후에, 상기 금속산화물이 결정화되지 않는 범위에서 열처리하는 단계를 더 포함하는 것을 특징으로 하는 박막 캐패시터 제조방법.
  21. 제20항에 있어서,
    상기 유전체막의 열처리온도는 100∼200℃범위인 것을 특징으로 하는 박막 캐패시터 제조방법.
  22. 제17항에 있어서,
    상기 BiZnNb계 금속산화물은 BixZnyNbzO7으로 표현할 때에, 1.3<x<2.0, 0.8<y<1.5, 1.4<z<1.6인 것을 특징으로 하는 박막 캐패시터 제조방법.
  23. 제17항에 있어서,
    상기 유전체막의 유전율은 30이상인 것을 특징으로 하는 박막 캐패시터 제조방법.
  24. 제17항에 있어서,
    상기 유전체막은 50㎚∼1㎛의 두께를 갖는 것을 특징으로 하는 박막 캐패시터 제조방법.
  25. 제17항에 있어서,
    상기 제2 금속전극막을 형성하는 단계는, 저온에서 실행가능한 스퍼터링, 증발법 및 무전해도금법으로 구성된 방법 중 하나에 의해 실시되는 것을 특징으로 하는 박막 캐패시터 제조방법.
  26. 제17항에 있어서
    상기 제1 및 제2 금속전극막 중 적어도 하나는 Cu, Ni, Al, Pt, Ta 및 Ag로 구성된 그룹으로부터 선택된 적어도 하나의 금속으로 이루어진 것을 특징으로 하는 박막 캐패시터 제조방법.
  27. 제17항에 있어서,
    상기 유전체막을 형성하는 단계 전에, 상기 제1 금속전극막 상에 상기 유전체막과 접착강도를 향상시키기 위한 버퍼층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 박막 캐패시터 제조방법.
  28. 제17항에 있어서,
    상기 유전체막을 형성하는 단계와 상기 제2 금속전극막을 형성하는 단계 사이에, 상기 유전체막 상에 상기 제2 금속전극막과의 접착강도를 향상시키기 위한 버퍼층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 박막 캐패시터 제조방 법.
  29. 제27항 또는 제28항에 있어서
    상기 버퍼층은 니켈(Ni)인 것을 특징으로 하는 박막 캐패시터 제조방법.
  30. 폴리머기반 복합체 기재 상에 제1 금속전극막을 형성하는 단계;
    상기 제1 금속전극막 상에 BiZnNb계 비정질 금속산화물을 이루어지며, 유전율이 15이상인 유전체막을 형성하는 단계; 및
    상기 유전체막 상에 제2 금속전극막을 형성하는 단계를 포함하는 적층구조물 제조방법.
  31. 제30항에 있어서,
    상기 유전체막을 형성하는 단계는 100℃이하의 저온성막공정을 이용하여 실시는 것을 특징으로 하는 적층구조물 제조방법.
  32. 제30항 또는 제31항에 있어서,
    상기 유전체막을 형성하는 단계는 저온 스퍼터링, PLD 또는 CVD공정을 이용하여 실시되는 것을 특징으로 하는 적층구조물 제조방법.
  33. 제30항 또는 제31항에 있어서,
    상기 유전체막을 형성하는 단계 후에, 상기 금속산화물이 결정화되지 않으면서 상기 기재가 변형되지 않는 조건에서 열처리하는 단계를 더 포함하는 것을 특징으로 하는 적층구조물 제조방법.
  34. 제33항에 있어서,
    상기 유전체막의 열처리온도는 100∼200℃범위인 것을 특징으로 하는 적층구조물 제조방법.
  35. 제30항에 있어서,
    상기 BiZnNb계 금속산화물은 BixZnyNbzO7으로 표현할 때에, 1.3<x<2.0, 0.8<y<1.5, 1.4<z<1.6인 것을 특징으로 하는 적층구조물 제조방법.
  36. 제30항에 있어서,
    상기 유전체막의 유전율은 30이상인 것을 특징으로 하는 적층구조물 제조방법.
  37. 제30항에 있어서,
    상기 유전체막은 50㎚∼1㎛의 두께를 갖는 것을 특징으로 하는 적층구조물 제조방법.
  38. 제30항에 있어서,
    상기 제1 또는 제2 금속전극막을 형성하는 단계는, 저온에서 실행가능한 스퍼터링, 증발법 및 무전해도금법으로 구성된 방법 중 하나에 의해 실시되는 것을 특징으로 하는 적층구조물 제조방법.
  39. 제30항에 있어서
    상기 제1 및 제2 금속전극막 중 적어도 하나는 Cu, Ni, Al, Pt, Ta 및 Ag로 구성된 그룹으로부터 선택된 적어도 하나의 금속으로 이루어진 것을 특징으로 하는 적층구조물 제조방법.
  40. 제30항에 있어서,
    상기 유전체막을 형성하는 단계 전에, 상기 제1 금속전극막 상에 상기 유전체막과 접착강도를 향상시키기 위한 버퍼층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 적층구조물 제조방법.
  41. 제30항에 있어서,
    상기 유전체막을 형성하는 단계와 상기 제2 금속전극막을 형성하는 단계 사이에, 상기 유전체막 상에 상기 제2 금속전극막과의 접착강도를 향상시키기 위한 버퍼층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 적층구조물 제조방법.
  42. 제40항 또는 제41항에 있어서
    상기 버퍼층은 니켈(Ni)인 것을 특징으로 하는 적층구조물 제조방법.
  43. 제30항에 있어서,
    상기 폴리머기반 복합체 기재는 폴리이미드 또는 에폭시를 포함하는 것을 특징으로 하는 적층 구조물 제조방법.
  44. 제30항에 있어서,
    상기 적층구조물은 인쇄회로기판인 것을 특징으로 하는 적층구조물 제조방법.
  45. 제30항에 있어서,
    상기 제2 금속전극막 상에 추가적인 폴리머 기반 복합체 기재를 압착시키는 단계를 더 포함하는 것을 특징으로 하는 적층구조물 제조방법.
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