KR102642908B1 - 적층형 커패시터 및 그 제조 방법 - Google Patents

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Abstract

본 발명은, 커패시터 바디의 유전체층이, 강유전체를 포함하는 코어(core)-쉘(shell) 구조로 이루어지고, 쉘부 상에 1 내지 2 nm 두께의 코팅막이 더 형성되는 복수의 블록형 세라믹 조성물을 적어도 2층 이상 적층하여 이루어지는 적층형 커패시터 및 그 제조 방법을 제공한다.

Description

적층형 커패시터 및 그 제조 방법{Multilayered Capacitor and Manufacturing Method the Same}
본 발명은 적층형 커패시터 및 그 제조 방법에 관한 것이다.
적층형 커패시터(MLCC: Multilayered Capacitor)는 소형이면서 고용량이 보장되고 실장이 용이한 장점을 갖는 전자 부품이며, 액정 표시 장치(LCD: Liquid Crystal Display) 및 플라즈마 표시 장치 패널(PDP: Plasma Display Panel) 등의 영상 기기, 컴퓨터, 개인 휴대용 단말기(PDA: Personal Digital Assistants) 및 휴대폰 등 여러 전자 제품의 회로 기판에 장착되어 전기를 충전시키거나 또는 방전시키는 역할을 하는 칩 형태의 콘덴서이다.
상기 적층형 커패시터는 최근 전자 제품의 소형화 및 고속화 추세에 따라 초소형화, 초고용량화 및 DC 전압 인가시 용량 저하를 방지할 수 있도록 우수한 DC 특성 및 내전압 특성을 가지는 고신뢰성이 요구되고 있다.
따라서, 상기 적층형 커패시터의 고신뢰성을 구현하기 위해서는, 유전체층 및 내부 전극의 박층화가 요구될 뿐만 아니라, 제품 제조 공정상 소성할 때 저온/급속 소성 공정이 필요하므로, 위와 같은 저온/급속 소성에 적합한 재료의 개발이 요구된다.
한국특허공개공보 제10-2007-0023228호 일본공개특허공보 제2011-256091호
본 발명의 목적은 저온 및 급속 소성이 가능하도록 구성되어 고유전율과 고신뢰성을 동시에 확보할 수 있는 적층형 커패시터 및 그 제조 방법을 제공하는 것이다.
본 발명의 일 측면은, 커패시터 바디의 유전체층이, 강유전체를 포함하는 코어(core)-쉘(shell) 구조로 이루어지고, 쉘부 상에 1 내지 2 nm 두께의 코팅막이 더 형성되는 복수의 블록형 세라믹 조성물을 적어도 2층 이상 적층하여 이루어지는 적층형 커패시터를 제공한다.
본 발명의 또 다른 측면은, 유전체층을 형성하기 위한 세라믹 시트에 사용되는 세라믹 조성물을 제조하되, 상기 세라믹 조성물은, Ba(OH)2에 금속 이물질과 TiO2를 첨가하여 시드를 합성하는 단계; 상기 시드에 입성장 억제제를 첨가한 후 입성장시켜 시드를 코어-쉘 구조로 만드는 단계; 상기 시드의 몰비를 조절하는 단계; 상기 시드의 표면에 단분자형 흡착제를 패치시킨 후, 질산염 또는 염산형 형태의 금속 이온을 첨가한 후 반응시켜 1 내지 2 nm의 코팅막을 형성하는 단계; 및 상기 코팅막이 형성된 시드를 건조하여 블록형 파우더를 마련하는 단계; 를 포함하여 제조되는 적층형 커패시터의 제조 방법을 제공한다.
본 발명의 일 실시 형태에 따르면, 적층형 커패시터의 고유전율과 고신뢰성을 동시에 확보할 수 있는 효과가 있다.
도 1은 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터의 개략적인 구조를 나타낸 사시도이다.
도 2는 도 1의 I-I'선 단면도이다.
도 3은 도 2에서 A 부분을 확대하여 나타낸 단면도이다.
도 4는 도 1에서 내부 전극의 적층 구조를 나타낸 분리사시도이다.
도 5는 본 발명의 일 실시 형태에 따른 세라믹 조성물을 STEM-EDS로 나타낸 사진이다.
도 6은 본 발명의 일 실시 형태에 따른 세라믹 조성물을 제조하는 방법을 순서대로 나타낸 플로우차트이다.
도 7은 본 발명의 일 실시 형태에 따른 적층형 커패시터를 제조하는 방법을 순서대로 나타낸 플로우차트이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태를 설명한다.
그러나, 본 발명의 실시 형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다.
또한, 본 발명의 실시 형태는 당해 기술분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다.
도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다.
또한, 각 실시 형태의 도면에서 나타난 동일한 사상의 범위 내의 기능이 동일한 구성 요소는 동일한 참조 부호를 사용하여 설명한다.
덧붙여, 명세서 전체에서 어떤 구성요소를 포함한다 것은 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있다는 것을 의미한다.
도 1 및 도 2를 참조하면, 본 실시 형태에 따른 적층 세라믹 커패시터(100)는 바디(110)와 제1 및 제2 외부 전극(131, 132)을 포함한다.
본 실시 형태를 명확하게 설명하기 위해 바디(110)의 방향을 정의하면, 도면 상에 표시된 L, W 및 T는 각각 길이 방향, 폭 방향 및 두께 방향을 나타낸다.
여기서, 두께 방향은 유전체층(111)이 적층된 적층 방향과 동일한 개념으로 사용될 수 있다.
또한, 바디(110)의 형상은 특별히 제한되지 않으며, 예를 들어 대체로 육면체 형상을 가질 수 있다.
또한, 본 실시 형태에서는, 설명의 편의를 위해, 바디(110)의 유전체층(111)이 적층된 두께 방향(T)의 서로 마주보는 면을 제1 및 제2 면으로, 상기 제1 및 제2 면을 연결하며 서로 대향되는 길이 방향의 면을 제3 및 제4 면으로, 이와 수직으로 교차되며 서로 대향되는 폭 방향의 면을 제5 및 제6 면으로 정의하기로 한다.
바디(110)는 액티브영역(115)과 마진부인 상하부 커버(112, 113)로 이루어진다.
액티브영역(115)은 커패시터의 용량 형성에 기여하는 부분으로서 복수의 유전체층(111)과 복수의 제1 및 제2 내부 전극(121, 122)을 포함한다.
이러한 액티브영역(115)은 복수의 유전체층(111)과 유전체층(111)을 사이에 두고 제1 및 제2 내부 전극(121, 122)을 번갈아 배치되도록 두께 방향(T)으로 적층한 다음 소성한 것이다.
유전체층(111)은 소결된 상태로서, 인접하는 유전체층(111) 사이의 경계는 주사전자현미경(SEM: Scanning Electron Microscope)를 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다.
도 3을 참조하면, 유전체층(111)은 강유전체를 포함하는 고유전률의 세라믹 분말(111a)이 적어도 2층 이상, 바람직하게는 3 내지 5층으로 적층되어 이루어진다.
세라믹 분말(111a)은, 예를 들어 BaTiO3(티탄산바륨)계로서, BaTiO3에 Ca(칼슘), Zr(지르코늄) 등이 일부 고용된 (Ba1 - xCax)TiO3, Ba(Ti1 - yCay)O3, (Ba1 - xCax)(Ti1 -yZry)O3 또는 Ba(Ti1 - yZry)O3 등으로 이루어질 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
또한, 세라믹 분말(111a)은, 내측의 코어부(core)와 표층부인 쉘부(shell)로 이루어진 코어-쉘 구조로서, 도 5에서와 같이, 상기 쉘부 상에 1 내지 2 nm 두께의 코팅막이 더 형성되어 대체로 사면체로 된 블록형으로 각각 구성된다.
이때, 상기 코팅막의 두께가 2 nm를 초과하면 각 분말의 코팅막들이 서로 뭉치면서 막 형태를 유지하지 못하고 아일랜드(island) 형상이 되는 문제가 발생할 수 있고, 상기 코팅막의 두께가 1 nm 미만이면 층 형태를 안정적으로 유지하지 못하고 오히려 소성시 소결성을 저해하는 원인이 될 수 있다.
또한, 상기 코팅막은 원자 알칼리 금속을 동반한 단분자형 흡착제와 질산염 또는 염산염 형태의 첨가제를 반응시켜 형성할 수 있다.
이때, 상기 단분자형 흡착제는 예를 들어 분자형 전해질 또는 케톤계일 수 있으며, 상기 알칼리 금속은 원자번호 20 이전의 알칼리금속으로서 예컨대 Na(나트륨), K(칼륨) 또는 Li(리튬) 중 적어도 하나일 수 있다.
한편, 세라믹 분말(111a)은 크기가 모두 상이하게 제작되므로 상하로 적층시 각각의 세라믹 분말(111a) 사이에는 보이드(void)가 발생할 수 있다. 이에, 상기 보이드를 제거하고, 세라믹 분말(111a) 적층시 높이를 설계대로 맞추기 위해서 유전체층(111)에는 글라스(glass; 111b)가 더 포함될 수 있다.
이때, 글라스(111b)는 세라믹 분말(111a) 100몰에 대하여 1 내지 5몰%가 포함될 수 있다. 글라스(111b)의 함량이 1몰% 미만이면 바디(110) 소성시 유전체층의 소결이 제대로 이루어지지 않는 문제가 발생할 수 있고, 글라스(111b)의 함량이 5몰%를 초과하면 바디(110)의 유전체 특성이 제대로 나타나지 않는 문제가 발생할 수 있다.
도 4를 참조하면, 제1 및 제2 내부 전극(121, 122)은 서로 다른 극성을 갖는 전극으로서, 유전체층(111)의 적층 방향을 따라 서로 대향되게 배치되며, 중간에 배치된 유전체층(111)에 의해 서로 전기적으로 절연될 수 있다.
제1 및 제2 내부 전극(121, 122)은 그 일단이 바디(110)의 길이 방향의 제3 및 제4 면을 통하여 각각 노출될 수 있다.
또한, 바디(110)의 길이 방향의 제3 및 제4 면을 통해 노출된 제1 및 제2 내부 전극(121, 122)의 단부는 바디(110)의 길이 방향의 제3 및 제4 면에서 제1 및 제2 외부 전극(131, 132)에 각각 접속되어 전기적으로 연결될 수 있다.
위와 같은 구성에 따라, 제1 및 제2 외부 전극(131, 132)에 소정의 전압을 인가하면 서로 대향하는 제1 및 제2 내부 전극(121, 122) 사이에 전하가 축적된다. 이때, 적층형 커패시터(100)의 정전 용량은 유전체층(111)의 적층 방향을 따라 서로 오버랩 되는 제1 및 제2 내부 전극(121, 122)의 오버랩 면적과 비례하게 된다.
또한, 제1 및 제2 내부 전극(121, 122)의 두께는 용도에 따라 결정될 수 있는데, 예를 들어 바디(110)의 크기를 고려하여 0.05 내지 2.5 ㎛의 범위 내에 있도록 결정될 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
또한, 제1 및 제2 내부 전극(121, 122)은 도전성 금속으로 형성되며, 본 실시 예에서는 니켈(Ni) 또는 니켈(Ni) 합금 등의 재료를 사용할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
상기 도전성 금속의 인쇄 방법은 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
상기 커버는 상부 커버(112) 및 하부 커버(113)를 포함한다.
상부 커버(112)는 도면 상으로 액티브영역(115)에서 최상부에 배치된 제1 내부 전극(121)의 상면 위에 소정 두께로 형성된 부분이고, 하부 커버(113)는 액티브영역(115)에서 최하부에 배치된 제2 내부 전극(122)의 하면에 소정 두께로 형성된 부분이다.
이러한 상부 커버(112) 및 하부 커버(113)는 예컨대 액티브영역(115)에 포함되는 유전체층(111)을 커패시터 바디(110)의 액티브영역(115)의 상하 부에 각각 적어도 하나 이상 적층하여 형성할 수 있다.
제1 및 제2 외부 전극(131, 132)은 바디(110)의 길이 방향의 제3 및 제4 면에 배치되며, 제1 및 제2 내부 전극(121, 122)의 노출된 부분과 각각 접촉되어 전기적으로 연결된다.
이때, 제1 및 제2 외부 전극(131, 132)은 바디(110)의 두께 방향의 제1 및 제2 면의 일부까지 연장될 수 있다.
또한, 제1 및 제2 외부 전극(131, 132)은 필요시 바디(110)의 폭 방향의 제5 및 제6 면의 일부까지 연장되어, 바디(110)에 대한 고착 강도를 향상시킬 수 있다.
이러한, 제1 및 제2 외부 전극(131, 132)은 도전성 금속을 포함하는 도전성 페이스트에 의해 형성될 수 있다.
상기 도전성 금속은 니켈(Ni), 구리(Cu), 팔라듐(Pd), 금(Au) 또는 이들의 합금일 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
한편, 제1 및 제2 외부 전극(131, 132)은 필요시 그 표면에 니켈(Ni) 또는 주석(Sn) 등으로 도금층(미도시)을 더 형성할 수 있다.
적층형 커패시터의 제조 방법
이하, 본 발명의 일 실시 형태에 따른 적층형 커패시터의 제조 방법을 설명한다.
먼저, 본 발명의 유전체층에 적용되는 세라믹 조성물을 제조하는 방법에 대해 설명한다.
본 실시 형태의 세라믹 조성물은, 먼저 Ba(OH)2를 마련하고(S10), 이 Ba(OH)2에 결정축비 값을 높이기 위해 금속 이물질을 첨가하고(S21) TiO2를 첨가하여(S22) 시드를 합성한다(S20).
다음으로, 상기 시드에 입성장 억제제를 첨가하여(S31) 유전체 파우더의 결정성을 상승시키면서 입성장시켜 시드를 코어-쉘 구조로 만든다(S30).
다음으로, 상기 입성장된 시드의 몰비를 조절한다(S40).
상기 몰비가 조절된 시드는 수계에서 약 20~40중량%의 고형분으로 슬러리 분산되어 있다.
따라서, 상기 시드에 단분자형 흡착제를 첨가하여 시드 표면에 패치를 시킨 후, 질산염 또는 염산형 형태의 금속 이온을 첨가하고 반응시켜(S51), 도 5에 도시된 바와 같이, 시드의 쉘부에 1 내지 2 nm 두께의 코팅막을 형성한다(S50).
이때, 상기 단분자형 흡착제는 분자형 전해질 또는 케톤계일 수 있으며, 상기 원자 알칼리 금속은 Na(나트륨) 또는 K(칼륨)일 수 있다.
다음으로, 상기 코팅막이 형성된 시드를 건조하여(S60) 블록형의 파우더 형태로 된 세라믹 조성물을 완성한다.
본 실시 형태의 적층형 커패시터를 제조하기 위해서는, 먼저 위와 같은 방법으로 제조된 세라믹 조성물로 복수의 세라믹 시트를 마련한다(S110).
상기 세라믹 시트는 바디(110)의 액티브영역(115)과 상하부 커버(112, 113)에 에 포함되는 유전체층(111)을 형성하기 위한 것이다.
상기 세라믹 시트는, 세라믹 분말, 폴리머 및 용제 등을 혼합하여 슬러리를 제조하고, 상기 슬러리를 닥터 블레이드 등의 공법을 통해 캐리어 필름 상에 도포 및 건조하여 수 ㎛ 두께의 시트(sheet) 형상으로 제작한다.
이때, 추가 재료로서 세라믹 조성물 사이에 배치되도록 글라스(glass)가 더 첨가될 수 있다.
상기 글라스는 세라믹 조성물 100몰에 대하여 1 내지 5몰%가 포함될 수 있다.
다음으로, 상기 각각의 세라믹 시트의 적어도 일면에 소정의 두께로 니켈 등의 도전성 분말을 포함하는 도전성 페이스트를 인쇄하여 제1 및 제2 내부 전극(121, 122)을 형성한다(S120).
또한, 제1 및 제2 내부 전극(121, 122)은 세라믹 시트의 길이 방향의 양 면을 통해 각각 노출되도록 형성할 수 있다.
이때, 상기 도전성 페이스트의 인쇄 방법으로는 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
다음으로, 제1 및 제2 내부 전극(121, 122)이 형성된 복수의 세라믹 시트를 각각의 세라믹 시트를 사이에 두고 제1 및 제2 내부 전극(121, 122)이 서로 대향하여 배치되도록 적층한다. 그리고, 그 상하 면에 내부 전극이 형성되지 않은 세라믹 시트를 배치하고 가압하여 적층체를 마련한다(S130).
다음으로, 상기 적층체를 1개의 커패시터에 대응하는 영역마다 절단하여 칩화하고 소성하여, 서로 대향하는 두께 방향의 제1 및 제2 면, 제1 및 제2 내부 전극(121, 122)이 번갈아 노출되는 길이 방향의 제3 및 제4 면 및 폭 방향의 제5 및 제6 면을 갖는 바디(110)를 마련한다(S140).
이때, 상기 적층체를 이루는 세라믹 시트 내의 세라믹 조성물은 블록형 구조로서 상호 접촉이 점 접촉이 아닌 면 접촉으로 된 상태에서 소성이 이루어지므로, 소성 속도를 빠르게 할 수 있다.
또한, 이러한 세라믹 조성물 간의 상호 면 접촉은, 세라믹 시트의 첨가제가 그레인 내에서 전체적으로 확산되는 것을 억제하는 작용을 하므로, 세라믹 조성물에서 코어 부분에는 고유전율 영역이 확보될 수 있다.
따라서, 이러한 세라믹 시트의 특성에 의해, 적층형 커패시터의 유전율과 신뢰성을 동시에 향상시키는 효과를 기대할 수 있는 것이다
다음으로, 바디(110)의 길이 방향의 제3 및 제4 면에 제1 및 제2 내부 전극(121, 122)의 노출된 부분과 각각 접속되어 전기적으로 연결되도록 도전성 페이스트를 이용하여 제1 및 제2 외부 전극(131, 132)을 형성한다(S150).
이때, 제1 및 제2 외부 전극(131, 132)은 디핑 또는 롤러 등의 방법으로 형성할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
그리고, 소성하여 적층형 커패시터(100)를 완성한다(S160).
종래의 유전체층 제조 방법은, 모재로서 구형의 BaTiO3와 첨가제로서 무정형의 금속 산화물 파우더를 혼합하고 유기 용제를 용매로 하여 균일하게 분산시킨 후 이를 시트 형태로 성형하고 건조하여 제조한다.
그러나, 상기 유전체층은 첨가제로 사용되는 금속 산화물 파우더의 높은 활성화 에너지(activation energy)로 인해 과도한 입성장이 발생되어 신뢰성이 저하되므로, 저속 및 고온 조건에서의 소성은 가능하지만, 급속 및 저온 조건에서의 소성이나, 박층화된 상태에서의 소성이 곤란한 문제가 있다.
상기 문제를 해소하기 위해, 첨가제로 사용되는 금속 산화물 파우더를 20 nm 이하의 나노 금속 산화물로 제조하거나, 또는 첨가제를 BaTiO3의 표면에 코팅하는 기술이 개시되어 있다.
그러나, 상기 나노 금속 산화물의 경우, 미립 분산의 한계로 인해 급속 및 저온 조건에서의 소성이나 박층화된 상태에서의 소성 효과가 높지 않다.
또한, 상기 첨가제를 BaTiO3의 표면에 코팅하는 기술의 경우, 과도한 입성장의 발생은 일부 억제할 수 있지만, 입자간 점접촉의 소결 특성을 보이는 기하학적(Geometric) 특성으로 인해 여전히 긴 소성 시간이 요구된다.
본 실시 형태에 따르면, 유전체층을 이루는 세라믹 조성물이 코어-쉘 구조로 이루어지고, 이 중 쉘부 상에 1 내지 2 nm 두께의 코팅막이 형성됨으로써, 질산염 또는 염산염 등의 첨가제가 모재와는 빠르게 반응하지만 대체로 쉘부에서만 부분적으로 반응하여 코어부까지 풀 확산되는 것은 최소화되므로, 저온 및 급속 소성이 가능해진다.
따라서, 이러한 재료로 유전체층 및 커패시터의 바디를 제조하게 되면, 적층형 커패시터의 고유전율과 고신뢰성을 동시에 확보할 수 있게 된다.
이상에서 본 발명의 실시 형태에 대하여 상세하게 설명하였지만 본 발명의 권리 범위는 이에 한정되는 것은 아니고, 청구 범위에 기재된 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 다양한 수정 및 변형이 가능하다는 것은 당 기술 분야의 통상의 지식을 가진 자에게는 자명할 것이다.
100: 적층형 커패시터
110: 세라믹 바디
111: 유전체층
111a: 세라믹 조성물
111b: 글라스
112, 113: 상부 및 하부 커버
115: 액티브영역
121, 122: 제1 및 제2 내부 전극
131, 132: 제1 및 제2 외부 전극

Claims (9)

  1. 복수의 유전체층과 상기 유전체층을 사이에 두고 번갈아 배치되는 제1 및 제2 내부 전극을 포함하는 포함하는 바디; 및
    상기 바디에 상기 제1 및 제2 내부 전극의 노출된 부분과 각각 전기적으로 연결되도록 배치되는 제1 및 제2 외부 전극; 을 포함하며,
    상기 유전체층은, 강유전체를 포함하는 코어(core)-쉘(shell) 구조로 이루어지고, 쉘부 상에 1 내지 2 nm 두께의 코팅막이 더 형성되는 복수의 블록형 세라믹 조성물이 적어도 2층 이상 코팅막이 서로 면 접촉된 상태로 적층되어 이루어지고,
    상기 코팅막이 원자 알칼리 금속을 동반한 단분자형 흡착제와 질산염 또는 염산염 형태의 첨가제를 반응시켜 형성되는 적층형 커패시터.
  2. 삭제
  3. 제1항에 있어서,
    상기 단분자형 흡착제가 분자형 전해질 또는 케톤계이고, 상기 원자 알칼리 금속이 Na(나트륨) 또는 K(칼륨)인 적층형 커패시터.
  4. 제1항에 있어서,
    상기 유전체층은 상기 세라믹 조성물 사이에 배치되는 글라스(glass)를 더 포함하는 적층형 커패시터.
  5. 제4항에 있어서,
    상기 유전체층은, 상기 세라믹 조성물 100몰에 대하여 1 내지 5몰의 글라스를 포함하는 적층형 커패시터.
  6. 블록형 세라믹 조성물을 적어도 2층 이상 적층하여 세라믹 시트를 마련하는 단계;
    상기 세라믹 시트에 도전성 페이스트로 제1 및 제2 내부 전극 패턴을 각각 형성하는 단계;
    상기 제1 및 제2 내부 전극 패턴이 형성된 세라믹 시트를 번갈아 적층한 후 가압하여 적층체를 마련하는 단계;
    상기 제1 및 제2 내부 전극 패턴의 일부가 각각 노출되도록 상기 적층체를 절단한 후 소성하여 제1 및 제2 내부 전극을 포함하는 바디를 마련하는 단계;
    상기 바디에, 상기 제1 및 제2 내부 전극의 노출된 부분과 각각 전기적으로 연결되도록, 도전성 페이스트로 제1 및 제2 외부 전극을 형성하는 단계; 및
    상기 제1 및 제2 외부 전극이 형성된 바디를 소성하는 단계; 를 포함하며,
    상기 세라믹 조성물은,
    Ba(OH)2에 금속 이물질과 TiO2를 첨가하여 시드를 합성하는 단계;
    상기 시드에 입성장 억제제를 첨가한 후 입성장시켜 시드를 코어-쉘 구조로 만드는 단계;
    상기 시드의 몰비를 조절하는 단계;
    상기 시드의 표면에 단분자형 흡착제를 패치시킨 후, 질산염 또는 염산형 형태의 금속 이온을 첨가한 후 반응시켜 1 내지 2 nm의 코팅막을 형성하는 단계; 및
    상기 코팅막이 형성된 시드를 건조하여 블록형 파우더를 마련하는 단계; 를 포함하여 제조되고,
    상기 세라믹 시트를 마련하는 단계에서, 상기 세라믹 시트는 복수의 세라믹 조성물을 코팅막이 서로 면 접촉된 상태로 적층하여 마련하는 적층형 커패시터의 제조 방법.
  7. 제6항에 있어서,
    상기 세라믹 조성물 제조 방법에서, 상기 단분자형 흡착제가 분자형 전해질 또는 케톤계이고, 원자 알칼리 금속이 Na(나트륨) 또는 K(칼륨)인 적층형 커패시터의 제조 방법.
  8. 제6항에 있어서,
    상기 세라믹 시트를 마련하는 단계에서, 상기 세라믹 시트는 적층된 세라믹 조성물 사이에 글라스를 더 배치하여 마련되는 적층형 커패시터의 제조 방법.
  9. 제8항에 있어서,
    상기 세라믹 시트는, 상기 세라믹 조성물 100몰에 대하여 1 내지 5몰의 글라스를 포함하는 적층형 커패시터의 제조 방법.
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