JP2019071468A - ディスクリートキャパシタおよびその製造方法 - Google Patents

ディスクリートキャパシタおよびその製造方法 Download PDF

Info

Publication number
JP2019071468A
JP2019071468A JP2019003392A JP2019003392A JP2019071468A JP 2019071468 A JP2019071468 A JP 2019071468A JP 2019003392 A JP2019003392 A JP 2019003392A JP 2019003392 A JP2019003392 A JP 2019003392A JP 2019071468 A JP2019071468 A JP 2019071468A
Authority
JP
Japan
Prior art keywords
film
electrode
diffusion layer
impurity diffusion
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2019003392A
Other languages
English (en)
Inventor
山本　浩貴
Hirotaka Yamamoto
浩貴 山本
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Rohm Co Ltd
Original Assignee
Rohm Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Rohm Co Ltd filed Critical Rohm Co Ltd
Publication of JP2019071468A publication Critical patent/JP2019071468A/ja
Pending legal-status Critical Current

Links

Images

Landscapes

  • Fixed Capacitors And Capacitor Manufacturing Machines (AREA)
  • Ceramic Capacitors (AREA)

Abstract

【課題】優れた直流バイアス特性を実現できるディスクリートキャパシタおよびその製造方法を提供する。【解決手段】基板３の表面部に形成された不純物拡散層１３と、基板３上に形成され、不純物拡散層１３を選択的に露出させる第１開口１５を有するシリコン酸化膜１４と、シリコン酸化膜１４から露出した不純物拡散層１３上に形成された誘電体膜１７と、基板３上に形成され、誘電体膜１７を挟んで不純物拡散層１３と対向する上部電極膜２２とを含み、不純物拡散層１３の表面部の不純物濃度が５×１０１９ｃｍ−３を超えている、ディスクリートキャパシタ１を形成する。【選択図】図３

Description

本発明は、ディスクリートキャパシタおよびその製造方法に関する。
特許文献１は、基板と、基板上に形成されたＯＮＯ膜と、ＯＮＯ膜を挟んで基板と対向する上部電極と、上部電極と間隔を空けて基板上に形成され、当該基板に直接接続された下部電極とを含む、チップキャパシタを開示している。
特開２０１３−１６８６３３号公報
本発明の目的は、優れた直流バイアス特性を実現できるディスクリートキャパシタおよびその製造方法を提供することである。
本発明の一局面に係るディスクリートキャパシタは、基板と、前記基板の表面部に形成された不純物拡散層と、前記基板上に形成され、前記不純物拡散層を選択的に露出させる第１開口を有する酸化膜と、前記酸化膜から露出した前記不純物領域上に形成された誘電体膜と、前記基板上に形成され、前記誘電体膜を挟んで前記不純物拡散層と対向する第１電極とを含み、前記不純物拡散層の表面部における不純物濃度が、５×１０１９ｃｍ−３以上である。
ディスクリートキャパシタの電気的特性の一つに、直流バイアス特性がある。直流バイアス特性とは、直流バイアスに対する容量値変動率のことをいう。ディスクリートキャパシタの信頼性上、直流バイアスに対する容量値変動率が小さい方が好ましい。そこで、本発明のように、不純物拡散層の表面部における不純物濃度を５×１０１９ｃｍ−３以上にすることにより、直流バイアスに対する容量値変動率を小さくできる。たとえば、本発明によれば、直流バイアスに対する容量値変動率の絶対値の範囲として、−１０Ｖ〜＋１０Ｖの直流バイアスの範囲において｜０．１｜％／Ｖ以下を実現できる。
本発明の他の局面に係るディスクリートキャパシタは、基板と、前記基板の表面部に形成された不純物拡散層と、前記基板上に形成され、前記不純物拡散層を選択的に露出させる第１開口を有する酸化膜と、前記酸化膜から露出した前記不純物領域上に形成された誘電体膜と、前記基板上に形成され、前記誘電体膜を挟んで前記不純物拡散層と対向する第１電極とを含み、直流バイアスに対する容量値変動率の絶対値の範囲が、−１０Ｖ〜＋１０Ｖの直流バイアスの範囲において｜０．１｜％／Ｖ以下である。
この構成によれば、直流バイアスに対する容量値変動率の絶対値の範囲が、−１０Ｖ〜＋１０Ｖの直流バイアスの範囲において｜０．１｜％／Ｖ以下であるので、優れた直流バイアス特性を実現できるディスクリートキャパシタを提供できる。
前記ディスクリートキャパシタにおいて、前記誘電体膜が、ボトム酸化膜／窒化膜／トップ酸化膜の順に積層されたＯＮＯ膜であってもよい。
前記ディスクリートキャパシタにおいて、前記ＯＮＯ膜の総厚さは、３９０Å〜４６０Åであってもよい。
前記ディスクリートキャパシタにおいて、前記ボトム酸化膜の厚さは、１００Å〜１３０Åであり、前記窒化膜の厚さは、１００Å〜１１０Åであり、前記トップ酸化膜の厚さは、１９０Å〜２２０Åであってもよい。
前記ディスクリートキャパシタにおいて、前記第１電極は、前記第１開口上に形成され、外部電極が接続されるパッド領域を含んでいてもよい。
この構成によれば、第１開口上に外部接続電極が接続されるパッド領域が形成されているので、第１開口上の領域を有効活用できる。
前記ディスクリートキャパシタにおいて、前記酸化膜の厚さが、８０００Å〜１２０００Åであってもよい。
この構成によれば、第１電極の一部が酸化膜上にオーバラップして、不純物拡散層との間に寄生容量が形成されたとしても、第１電極のオーバラップ部と、不純物拡散層とを十分に離間させることができる。キャパシタの容量値は、距離（つまり、不純物拡散層と、第１電極のオーバラップ部との間の距離）に反比例するため、これにより、寄生容量の容量成分を効果的に低減できる。その結果、設計値と測定値との間に誤差の少ない容量値を有するディスクリートキャパシタを提供できる。
前記ディスクリートキャパシタにおいて、前記酸化膜は、前記第１開口から間隔を空けて形成された第２開口をさらに有し、前記不純物拡散層は、前記第２開口の直下の領域に延びており、前記第１電極と同一の導電材料で形成され、かつ前記第２開口を介して前記不純物拡散層と直接接続された第２電極をさらに含んでいてもよい。
前記ディスクリートキャパシタにおいて、前記基板が、ｎ型の半導体基板であり、前記不純物拡散層が、ｎ型不純物が導入された領域であってもよい。
前記ディスクリートキャパシタにおいて、前記基板が、ｐ型の半導体基板であり、前記不純物拡散層が、ｎ型不純物が導入された領域であってもよい。
前記ディスクリートキャパシタにおいて、前記ｎ型不純物が、燐であることが好ましい。
前記ディスクリートキャパシタにおいて、前記不純物拡散層が、前記基板の表面部全域に形成されていてもよい。
この構成によれば、下部電極を兼ねる不純物拡散層が基板の表面部全域に形成されている。したがって、製造時に、第１電極が設計した位置に対してずれて形成されても、第１電極全体を確実に不純物拡散層に対向させることができる。そのため、位置ずれ等の設計ばらつきに強いディスクリートキャパシタを提供できる。
本発明の一局面に係るディスクリートキャパシタの製造方法は、基板の表面部に不純物を導入して、不純物拡散層を形成する第１不純物導入工程と、９５０℃〜１０００℃の温度での熱酸化処理によって、前記基板上に酸化膜を形成する工程と、前記酸化膜を選択的に除去して、前記不純物拡散層の表面を選択的に露出させる工程と、露出した前記不純物拡散層上に誘電体膜を形成する工程と、前記誘電体膜を挟んで前記不純物拡散層と対向する第１電極を形成する工程とを含む。
熱酸化処理時間の短縮の観点から、基板上の熱酸化膜は、比較的に高い温度で形成される。たとえば、熱酸化処理温度が１１００℃であれば２時間５０分程度で十分な厚さを有する酸化膜を形成できる。しかし、比較的に高い熱酸化処理温度で酸化膜を形成すると、酸化膜の形成前に基板の表面部に導入された不純物が広く拡散する場合がある。そのため、熱酸化処理後では、不純物拡散層の表面部における不純物濃度が低下し、それに伴って直流バイアスに対する容量値変動率が増加する。
そこで、本発明の方法のように、９５０℃〜１０００℃という比較的に低い温度で酸化膜を形成することによって、熱酸化処理工程時における不純物の拡散を抑制できる。その結果、不純物拡散層の表面部における不純物濃度の低下を抑制できるので、優れた直流バイアス特性を実現できるディスクリートキャパシタを提供できる。
本発明の他の局面に係るディスクリートキャパシタの製造方法は、基板の表面部に不純物を導入して、不純物拡散層を形成する第１不純物導入工程と、熱酸化処理によって、前記基板上に酸化膜を形成する工程と、前記酸化膜を選択的に除去して、前記不純物拡散層の表面を選択的に露出させる工程と、前記不純物拡散層の表面部に、前記不純物と同一導電型の不純物を導入する第２不純物導入工程と、露出した前記不純物拡散層上に誘電体膜を形成する工程と、前記誘電体膜を挟んで前記不純物拡散層と対向する第１電極を形成する工程とを含む。
この方法によれば、第２不純物導入工程によって不純物拡散層の表面部に不純物が補填されるので、当該第２不純物導入工程よりも前に不純物拡散層の表面部における不純物濃度を低下させる要因があっても、不純物拡散層の表面部における不純物濃度の低下を抑制できる。よって、優れた直流バイアス特性を実現できるディスクリートキャパシタを提供できる。
本発明のさらに他の局面に係るディスクリートキャパシタの製造方法は、基板の表面部に不純物を導入して、不純物拡散層を形成する第１不純物導入工程と、９５０℃〜１０００℃の温度での熱酸化処理によって、前記基板上に酸化膜を形成する工程と、前記酸化膜を選択的に除去して、前記不純物拡散層の表面を選択的に露出させる工程と、前記不純物拡散層の表面部に、前記不純物と同一導電型の不純物を導入する第２不純物導入工程と、露出した前記不純物拡散層上に誘電体膜を選択的に形成する工程と、前記誘電体膜を挟んで前記不純物拡散層と対向する第１電極を形成する工程とを含む。
この方法によれば、比較的に低い温度で酸化膜が形成される上に、第１不純物導入工程に加えて、第２不純物導入工程が実行される。したがって、不純物拡散層の表面部における不純物濃度の低下を効果的に抑制できる。これにより、一層優れた直流バイアス特性を実現できるディスクリートキャパシタを提供できる。
前記ディスクリートキャパシタの製造方法において、前記誘電体膜を形成する工程は、ボトム酸化膜／窒化膜／トップ酸化膜を順に積層して、ＯＮＯ膜を形成する工程を含むことが好ましい。
前記ディスクリートキャパシタの製造方法において、前記ＯＮＯ膜を形成する工程は、１００Å〜１３０Å厚のボトム酸化膜を形成する工程と、１００Å〜１１０Å厚の窒化膜を形成する工程と、１９０Å〜２２０Å厚のトップ酸化膜を形成する工程とを含むことが好ましい。
前記ディスクリートキャパシタの製造方法において、前記基板が、ｎ型の半導体基板であり、前記第１不純物導入工程は、前記基板の表面部にｎ型の不純物を導入する工程を含んでいてもよい。
前記ディスクリートキャパシタの製造方法において、前記基板が、ｐ型の半導体基板であり、前記第１不純物導入工程は、前記基板の表面部にｎ型の不純物を導入する工程を含んでいてもよい。
前記ディスクリートキャパシタの製造方法において、前記第１不純物導入工程が、前記基板の表面に燐を堆積させる工程と、前記基板に対してドライブイン処理を施して前記不純物を拡散させる工程とを含むことが好ましい。
この方法によれば、不純物拡散層は、いわゆるリンデポ工程により形成される。第１不純物導入工程が、リンデポ工程であれば、基板の表面から不純物を拡散させることができるので、不純物拡散層の表面部における不純物濃度の低下を抑制できる。
前記ディスクリートキャパシタの製造方法において、前記第２不純物導入工程が、前記基板の表面に燐を堆積させる工程と、前記基板に対してドライブイン処理を施して前記不純物を拡散させる工程とを含むことが好ましい。
この方法によれば、第２不純物導入工程が、リンデポ工程である。つまり、酸化膜の形成後においても、基板の表面から不純物を拡散させることができるので、不純物を良好に不純物拡散層の表面部に補填できる。これにより、不純物拡散層の表面部における不純物濃度の低下を効果的に抑制できる。
前記ディスクリートキャパシタの製造方法において、前記第１不純物導入工程が、前記基板の表面部全域に不純物を導入する工程を含むことが好ましい。
この構成によれば、下部電極を兼ね不純物拡散層が基板の表面部全域に形成されている。したがって、製造時に、第１電極が設計した位置に対してずれて形成されても、第１電極全体を確実に不純物拡散層に対向させることができる。これにより、位置ずれ等の設計ばらつきに強いディスクリートキャパシタを提供できる。
図１は、本発明の第１実施形態に係るディスクリートキャパシタの模式的な斜視図である。 図２は、図１に示すディスクリートキャパシタの模式的な平面図である。 図３は、図２に示す切断面線III-IIIから見た断面図である。 図４は、図３に示す誘電体膜を含む領域を拡大した断面図である。 図５は、図１に示すディスクリートキャパシタの第１製造方法を説明するためのフローチャートである。 図６は、図５の第１製造方法に適用される半導体ウエハの模式的な平面図である。 図７Ａは、図５の第１製造方法の一工程を説明するための模式的な断面図である。 図７Ｂは、図７Ａの次の工程を示す図である。 図７Ｃは、図７Ｂの次の工程を示す図である。 図７Ｄは、図７Ｃの次の工程を示す図である。 図７Ｅは、図７Ｄの次の工程を示す図である。 図７Ｆは、図７Ｅの次の工程を示す図である。 図７Ｇは、図７Ｆの次の工程を示す図である。 図７Ｈは、図７Ｇの次の工程を示す図である。 図８は、一参考例に係るディスクリートキャパシタの直流バイアス対容量値変動率を示すグラフである。 図９は、他の参考例に係るディスクリートキャパシタの直流バイアス対容量値変動率を示すグラフである。 図１０は、図５に示す第１製造方法を経て製造されたディスクリートキャパシタの直流バイアス対容量値変動率を示すグラフである。 図１１は、図１に示すディスクリートキャパシタの第２製造方法を説明するためのフローチャートである。 図１２Ａは、図１１の第２製造方法の一工程を説明するための模式的な断面図である。 図１２Ｂは、図１２Ａの次の工程を示す図である。 図１３は、図１１に示す第２製造方法を経て製造されたディスクリートキャパシタの直流バイアス対容量値変動率を示すグラフである。 図１４は、半導体ウエハ（基板）の濃度プロファイルを説明するためのグラフである。 図１５は、図１４に示す不純物拡散層の表面部における不純物濃度を説明するためのグラフである。 図１６は、本発明の第２実施形態に係るディスクリートキャパシタの模式的な平面図である。 図１７は、図１６に示すディスクリートキャパシタの電気回路図である。 図１８は、図１６に示すディスクリートキャパシタの製造方法を説明するためのフローチャートである。 図１９は、変形例に係るディスクリートキャパシタの直流バイアス対容量値変動率を示すグラフである。 図２０は、第１参考例に係るディスクリートキャパシタの模式的な斜視図である。 図２１は、図２０に示すディスクリートキャパシタの模式的な平面図である。 図２２は、図２１に示す切断面線XXII-XXIIから見た断面図である。 図２３は、図２２に示す誘電体膜を含む領域を拡大した断面図である。 図２４は、図２０に示す誘電体膜における窒化膜対ＨＢＭ試験におけるＥＳＤ耐量を示すグラフである。 図２５は、図２０に示す誘電体膜における窒化膜対誘電体膜の温度係数を示すグラフである。 図２６は、図２５に示すグラフを温度対容量値変動率に変更したグラフである。 図２７は、図２０に示すディスクリートキャパシタの製造方法を説明するためのフローチャートである。 図２８は、図２７に示す製造方法に適用される半導体ウエハの模式的な平面図である。 図２９Ａは、図２８に示す製造方法の一工程を説明するための模式的な断面図である。 図２９Ｂは、図２９Ａの次の工程を示す図である。 図２９Ｃは、図２９Ｂの次の工程を示す図である。 図２９Ｄは、図２９Ｃの次の工程を示す図である。 図２９Ｅは、図２９Ｄの次の工程を示す図である。 図２９Ｆは、図２９Ｅの次の工程を示す図である。 図２９Ｇは、図２９Ｆの次の工程を示す図である。 図２９Ｈは、図２９Ｇの次の工程を示す図である。 図３０は、第２参考例に係るディスクリートキャパシタの模式的な平面図である。 図３１は、図３０に示すディスクリートキャパシタの電気回路図である。 図３２は、図３０に示すディスクリートキャパシタの製造方法を説明するためのフローチャートである。 図３３は、第３参考例に係るディスクリートキャパシタの模式的な斜視図である。 図３４は、図３３に示すディスクリートキャパシタの模式的な平面図である。 図３５は、図３４に示す切断面線XXXV-XXXVから見た断面図である。 図３６は、図３５に示す誘電体膜を含む領域を拡大した断面図である。 図３７は、図３３に示すディスクリートキャパシタの製造方法を説明するためのフローチャートである。 図３８は、図３７に示す製造方法に適用される半導体ウエハの模式的な平面図である。 図３９Ａは、図３７に示す製造方法の一工程を説明するための模式的な断面図である。 図３９Ｂは、図３９Ａの次の工程を示す図である。 図３９Ｃは、図３９Ｂの次の工程を示す図である。 図３９Ｄは、図３９Ｃの次の工程を示す図である。 図３９Ｅは、図３９Ｄの次の工程を示す図である。 図３９Ｆは、図３９Ｅの次の工程を示す図である。 図３９Ｇは、図３９Ｆの次の工程を示す図である。 図３９Ｈは、図３９Ｇの次の工程を示す図である。 図４０は、参考例に係るディスクリートキャパシタの電気回路図である。 図４１は、図３３に示すディスクリートキャパシタの電気回路図である。 図４２は、第４参考例に係るディスクリートキャパシタの模式的な平面図である。 図４３は、図４２に示すディスクリートキャパシタの電気回路図である。 図４４は、図４２に示すディスクリートキャパシタの製造方法を説明するためのフローチャートである。
以下では、本発明の実施の形態および参考例（第１〜第４参考例）に係る形態を、添付図面を参照して詳細に説明する。
＜第１実施形態＞
図１は、本発明の第１実施形態に係るディスクリートキャパシタ１の模式的な斜視図である。図２は、図１に示すディスクリートキャパシタ１の模式的な平面図である。図３は、図２に示す切断面線III-IIIから見た断面図である。図４は、図３に示す誘電体膜１７を含む領域を拡大した断面図である。
ディスクリートキャパシタ１は、ウエハから切り出されたチップのサイズをパッケージのサイズとして有するウエハレベルチップサイズパッケージからなる微小なチップ部品であり、本体部を構成する基板３を含む。基板３は、半導体基板である。基板３としては、ｎ−型のシリコン基板、ｎ＋型のシリコン基板、ｐ−型のシリコン基板、またはｐ＋型のシリコン基板を採用できる。本実施形態では、基板３として、ｐ＋型のシリコン基板が採用された例について説明する。抵抗値に関して、ｎ−型のシリコン基板の抵抗値は２Ω〜３Ωであり、ｎ＋型のシリコン基板の抵抗値は１．３ｍΩであり、ｐ−型のシリコン基板の抵抗値は２５Ω〜３０Ωであり、ｐ＋型のシリコン基板の抵抗値は３ｍΩであることが好ましい。
基板３は、一端部および他端部を有する略長方体形状に形成されている。基板３の平面形状は、長手方向に沿う長辺６の長さＬ１が、０．３ｍｍ〜０．６ｍｍであり、短手方向に沿う短辺７の長さＤ１が、０．１５ｍｍ〜０．３ｍｍである。また、基板３の厚さＴ１は、たとえば０．１ｍｍである。つまり、基板３としては、いわゆる０６０３チップ、０４０２チップ、０３０１５チップ等が適用される。
基板３の各コーナー部８は、平面視で面取りされたラウンド形状であってもよい。ラウンド形状であれば、製造工程や実装時におけるチッピングを抑制できる構造となる。基板３の表面の内方部にキャパシタが形成されている。以下では、キャパシタが形成されている側の表面を素子形成面４といい、その反対側の面を裏面５という。
基板３の表面部には、ｎ＋型の不純物拡散層１３が形成されている。本実施形態では、不純物拡散層１３が、基板３の表面部の全域に形成され、基板３の側面から露出している。不純物拡散層１３は、たとえばｎ型不純物の一例としてのリン（Ｐ）が導入された領域であり、特に、不純物拡散層１３の表面部の不純物濃度は、５×１０１９ｃｍ−３を超えている。不純物拡散層１３の表面部の不純物濃度は、より具体的には、５×１０１９ｃｍ−３を超えて２×１０２０ｃｍ−３以下である。不純物拡散層１３の表面部とは、基板３の素子形成面４から深さ方向に０μｍ〜３μｍ程度（より具体的には、１μｍ程度）の深さまでの範囲のことをいう。
基板３が、ｎ＋型のシリコン基板の場合、ｎ＋型の不純物拡散層１３は、ｎ＋型のシリコン基板の不純物濃度と等しい不純物濃度を有している。この場合、ｎ＋型のシリコン基板は、その表面部から深さ方向に向けて、同一の不純物濃度プロファイル（たとえば、１×１０２０ｃｍ−３）を有している。
基板３の素子形成面４には、シリコン酸化膜１４が形成されている。シリコン酸化膜１４の厚さは、たとえば８０００Å〜１２０００Å（本実施形態では、１００００Å）である。シリコン酸化膜１４は、不純物拡散層１３を選択的に露出させる第１開口１５と、第１開口１５から間隔を空けて形成された第２開口１６とを有する。
第１開口１５は、基板３の長辺６および短辺７に沿って、基板３の一端部側から基板３の他端部側に向けて延びるように平面視長方形状に形成されている（図２の破線部参照）。一方、第２開口１６は、基板３の他端部側において、基板３の短辺７に沿って平面視長方形状に形成されている（図２の破線部参照）。
基板３上には、誘電体膜１７と、本発明の第１電極の一例としての上部電極膜２２と、本発明の第２電極の一例としてのコンタクト電極膜２５とが形成されている。
誘電体膜１７は、第１開口１５から露出する不純物拡散層１３の表面に接しており、基板３の一端部側から他端部側に向けて延びるように平面視四角形状に形成されている。より具体的に、誘電体膜１７は、不純物拡散層１３を覆うように当該不純物拡散層１３の表面からシリコン酸化膜１４の側部に沿って形成されており、シリコン酸化膜１４の側部および上部の一部を覆うオーバラップ部１７ａを含む。本実施形態における誘電体膜１７は、複数の絶縁膜が積層された積層構造を有している。
図４に示すように、誘電体膜１７は、ボトム酸化膜１９／窒化膜２０／トップ酸化膜２１の順に積層されたＯＮＯ膜である。ボトム酸化膜１９およびトップ酸化膜２１は、ＳｉＯ２膜からなり、窒化膜２０は、ＳｉＮ膜からなる。誘電体膜１７の総厚さは、３９０Å〜４６０Åであってもよい。ボトム酸化膜１９の厚さは、たとえば１００Å〜１３０Åであり、窒化膜２０の厚さは、たとえば１００Å〜１１０Åであり、トップ酸化膜２１の厚さは、たとえば１９０Å〜２２０Åである。
また、誘電体膜１７は、ＯＮＯ膜に代えて、酸化膜であってもよい。誘電体膜１７が酸化膜からなる場合、厳密には、ＯＮＯ膜から窒化膜２０が取り除かれたボトム酸化膜１９／トップ酸化膜２１であり、各酸化膜１９，２１の厚さは、いずれも２００Å〜２６０Åである。
上部電極膜２２は、誘電体膜１７の平面形状に倣って形成されている、つまり、上部電極膜２２は、当該誘電体膜１７を挟んで不純物拡散層１３と対向しており、シリコン酸化膜１４の側部および上部の一部を覆うオーバラップ部２２ａを含む。より具体的に、上部電極膜２２は、誘電体膜１７を挟んで不純物拡散層１３と対向するパッド領域２３およびベース領域２４を有している。
パッド領域２３およびベース領域２４は、コンタクト電極膜２５に対して、パッド領域２３およびベース領域２４の順に配置されている。つまり、基板３の表面に沿って、パッド領域２３とコンタクト電極膜２５との間に、ベース領域２４が配置されている。これにより、基板３の表面方向に沿って、パッド領域２３およびコンタクト電極膜２５間における電極干渉を抑制できる。
本実施形態では、下部電極としての不純物拡散層１３、誘電体膜１７、ならびにパッド領域２３およびベース領域２４が一体となった上部電極膜２２によって、一つのキャパシタ要素Ｃ０が構成されている。
コンタクト電極膜２５は、第２開口１６を介して、当該第２開口１６の直下の領域に延びる不純物拡散層１３と直接接続されている。コンタクト電極膜２５は、不純物拡散層１３を覆うように当該不純物拡散層１３の表面に沿って形成されており、シリコン酸化膜１４の側部および上部の一部を覆うオーバラップ部２５ａを含む。
上部電極膜２２およびコンタクト電極膜２５は同一の導電材料からなっており、たとえば、Ａｌ，ＡｌＣｕ，ＡｌＳｉＣｕ等の導電材料を例示できる。上部電極膜２２およびコンタクト電極膜２５は、シリコン酸化膜１４上において、上部電極膜２２およびコンタクト電極膜２５の各周縁部を縁取るスリット３０によって、電気的に分離されている。
シリコン酸化膜１４上には、上部電極膜２２およびコンタクト電極膜２５を覆うようにパッシベーション膜３１および樹脂膜３２がこの順に形成されている。また、パッシベーション膜３１は、基板３の側面にも形成されている。基板３の側面を被覆するパッシベーション膜３１は、基板３の側面において不純物拡散層１３を被覆している。パッシベーション膜３１は、たとえば窒化シリコン、またはＵＳＧ（Undoped Silica Glass）を含み、樹脂膜３２は、たとえばポリイミドからなる。パッシベーション膜３１および樹脂膜３２は、保護膜を構成しており、上部電極膜２２およびコンタクト電極膜２５、ならびに素子形成面４への水分の浸入を抑制または防止すると共に、外部からの衝撃等を吸収し、ディスクリートキャパシタ１の耐久性の向上に寄与している。
パッシベーション膜３１および樹脂膜３２には、上部電極膜２２のパッド領域２３、およびコンタクト電極膜２５を選択的に露出させるパッド開口３３，３４が形成されている。パッド開口３３，３４を埋め戻すように第１接続電極２８（第１外部電極）および第２接続電極２９（第２外部電極）が形成されている。
第１および第２接続電極２８，２９は、基板３上において、互いに間隔を空けて形成されている。第１接続電極２８は、基板３の一端部側において、上部電極膜２２のパッド領域２３と接続されている。また、第２接続電極２９は、基板３の他端部側において、コンタクト電極膜２５と接続されている。第１および第２接続電極２８，２９は、基板３の短辺７に沿って、平面視略長方形状に形成されている。第１および第２接続電極２８，２９は、樹脂膜３２の表面から突出していて、樹脂膜３２よりも高い位置（基板３から遠い位置）に表面を有しており、パッド開口３３，３４の開口端から樹脂膜３２の表面に跨るオーバラップ部を有している。図３では図示を省略しているが、第１および第２接続電極２８，２９は、Ｎｉ層、Ｐｄ層およびＡｕ層を素子形成面４側からこの順で有している。
第１および第２接続電極２８，２９のそれぞれにおいて、Ｎｉ層は各接続電極の大部分を占めており、Ｐｄ層およびＡｕ層は、Ｎｉ層に比べて格段に薄く形成されている。Ｎｉ層は、ディスクリートキャパシタ１が実装基板に実装された際に、第１および第２接続電極２８，２９の導電材料と、はんだとを中継する役割を有している。なお、第１および第２接続電極２８，２９は、樹脂膜３２の表面よりも低い位置（基板３に近い位置）に表面を有していてもよい。
以上のように、ディスクリートキャパシタ１によれば、ベース領域２４に加えて、パッド領域２３も誘電体膜１７を挟んで不純物拡散層１３と対向している。したがって、第１開口１５上の領域を有効活用できると同時に、限られた面積の範囲でキャパシタ要素Ｃ０の容量値を効果的に増加させることができる。
また、キャパシタ要素Ｃ０における容量値は、不純物拡散層１３と対向するベース領域２４の面積を変更することによって調節できる。したがって、たとえば、不純物拡散層１３と対向するベース領域２４の面積を半分にすることにより、ベース領域２４における容量値も半分にすることができる。さらに、ベース領域２４の面積をゼロにすることにより、キャパシタ要素Ｃ０における容量値をパッド領域２３と不純物拡散層１３との間の容量値に設定できる。よって、種々の容量値を有するディスクリートキャパシタ１を容易に製造し、提供できる。なお、ベース領域２４の面積は、後述するステップＳ１２のレジストマスク形成工程（図５参照）におけるレジストマスクのレイアウトを変更することにより調節可能である。
また、ディスクリートキャパシタ１によれば、不純物拡散層１３と、シリコン酸化膜１４上における上部電極膜２２およびコンタクト電極膜２５の各オーバラップ部２２ａ，２５ａとの間に寄生容量が形成される。前述の通り、シリコン酸化膜１４の厚さが８０００Å〜１２０００Åであれば、不純物拡散層１３と、各オーバラップ部２２ａ，２５ａとを十分に離間させることができる。キャパシタの容量値は、距離（つまり、不純物拡散層１３と、各オーバラップ部２２ａ，２５ａとの間の距離）に反比例するため、寄生容量の容量成分を効果的に低減できる。その結果、設計値と測定値との間に誤差の少ない容量値を有するディスクリートキャパシタ１を提供できる。
＜第１製造方法＞
図５は、図１に示すディスクリートキャパシタ１の第１製造方法を説明するためのフローチャートである。図６は、図５の第１製造方法に適用される半導体ウエハ３８の模式的な平面図である。図７Ａ〜図７Ｈは、図５に示す第１製造方法の一工程を説明するための模式的な断面図である。
まず、図６および図７Ａに示すように、基板３の元基板としての半導体ウエハ３８が用意される（ステップＳ１：半導体ウエハ用意）。半導体ウエハ３８は、ｎ＋型のシリコンウエハ、ｎ−型のシリコンウエハ、ｐ＋型のシリコンウエハ、またはｐ−型のシリコンウエハであってもよい。本製造方法では、ｐ＋型のシリコンウエハの例を示している。
半導体ウエハ３８の表面３９は基板３の素子形成面４に対応しており、半導体ウエハ３８の裏面４０は基板３の裏面５に対応している。半導体ウエハ３８の表面３９には、複数のディスクリートキャパシタ１が形成されるチップ領域４１が行列状に配列されて設定されている。互いに隣り合うチップ領域４１の間には、境界領域４２が設けられている。境界領域４２は、略一定の幅を有する帯状の領域であり、直交する２方向に延びて格子状に形成されている。
次に、図７Ｂに示すように、半導体ウエハ３８の表面部にｎ型不純物が導入される。ｎ型不純物の導入は、ｎ型不純物としてのリン（Ｐ）を半導体ウエハ３８の表面３９に堆積させる、いわゆるリンデポ工程によって行う（ステップＳ２：第１リンデポ）。リンデポ工程とは、半導体ウエハ３８を拡散炉内に搬入し、拡散炉内でＰＯＣｌ３ガスを流して行う熱処理によって、半導体ウエハ３８の表面３９にリンを堆積させる処理である。本実施形態では、このようなリンデポ工程が、９２０℃の温度下で、３０分間実行される。
次に、リンデポ工程を経て半導体ウエハ３８の表面３９に形成された酸化膜（図示せず）が、ウエットエッチングにより除去される（ステップＳ３：酸化膜除去）。エッチング液は、たとえばフッ酸である。
次に、半導体ウエハ３８に導入されたｎ型不純物を活性化するための熱処理（ドライブイン処理）が行われる（ステップＳ４：熱処理（ドライブ））。ドライブイン処理は、９００℃の温度下で１０分間ドライ処理が実行され、１０００℃の温度下で４０分間ウェット処理が実行され、１０５０℃の温度下で２時間、窒素ガス雰囲気中で熱処理される。これにより、半導体ウエハ３８の表面部に所定深さの不純物拡散層１３が形成される。
次に、図７Ｃに示すように、半導体ウエハ３８の表面３９に熱酸化処理が施される（ステップＳ５：熱酸化処理）。熱酸化処理は、９５０℃〜１０００℃の温度下で、１０時間〜４時間（本製造工程では、１０００℃で４時間）実行される。これにより、半導体ウエハ３８の表面３９に所定厚さ（たとえば厚さ１００００Å）のシリコン酸化膜１４が形成される。次に、シリコン酸化膜１４上にレジストマスク（図示せず）が形成される（ステップＳ６：レジストマスク形成）。レジストマスクを用いたエッチングによって、第１および第２開口１５，１６がシリコン酸化膜１４に形成される（ステップＳ７：開口形成）。
次に、図７Ｄに示すように、半導体ウエハ３８の表面３９全域にボトム酸化膜１９／窒化膜２０／トップ酸化膜２１（図４も併せて参照）がこの順に堆積されて誘電体膜１７（ＯＮＯ膜）が形成される（ステップＳ８：誘電体膜形成）。ボトム酸化膜１９およびトップ酸化膜２１は、熱酸化処理によって形成され、窒化膜２０は、ＣＶＤ法によって形成される。このとき、ボトム酸化膜１９の厚さが１００Å〜１３０Å、窒化膜２０の厚さが１００Å〜１１０Å、トップ酸化膜２１の厚さが１９０Å〜２２０Åとなるように、誘電体膜１７が形成される。
次に、第２開口１６を露出させる開口を選択的に有するレジストマスク（図示せず）が誘電体膜１７上に形成される（ステップＳ９：レジストマスク形成）。レジストマスクを介するエッチング（たとえば反応性イオンエッチング）によって、誘電体膜１７の不要な部分が選択的に除去される（ステップＳ１０：ドライエッチング）。誘電体膜１７が除去された後、必要に応じて、半導体ウエハ３８の表面３９が洗浄される。
次に、図７Ｅに示すように、スパッタリングによって、上部電極膜２２およびコンタクト電極膜２５を構成する電極膜が半導体ウエハ３８上に形成される（ステップＳ１１：電極膜形成）。本実施形態では、ＡｌＳｉＣｕからなる電極膜（たとえば厚さ１００００Å）が形成される。そして、電極膜上に、スリット３０に対応する開口パターンを有するレジストマスク（図示せず）が形成される（ステップＳ１２：レジストマスク形成）。レジストマスクを介するエッチング（たとえば反応性イオンエッチング）によって、電極膜にスリット３０が形成される（ステップＳ１３：電極膜パターニング）。これにより、電極膜が、上部電極膜２２およびコンタクト電極膜２５に分離される。
次に、図７Ｆに示すように、レジストマスクを剥離した後、たとえばＣＶＤ法によって窒化膜のパッシベーション膜３１が形成される（ステップＳ１４：パッシベーション膜形成）。次に、感光性ポリイミド等を塗布することにより樹脂膜３２が形成される（ステップＳ１５：ポリイミド塗布）。
次に、パッド開口３３，３４に対応するパターンで樹脂膜３２を露光する。その後、樹脂膜３２が現像される（ステップＳ１６：露光・現像）。次に、必要に応じて、樹脂膜３２をキュアするための熱処理が行われる（ステップＳ１７：ポリイミドキュア）。そして、樹脂膜３２をマスクとしたドライエッチング（たとえば反応性イオンエッチング）によってパッシベーション膜３１が除去される（ステップＳ１８：パッド開口形成）。これにより、パッド開口３３，３４が形成される。
次に、図７Ｇに示すように、境界領域４２（図６も併せて参照）に切断用の溝４３を形成するためのレジストパターン４４が形成される（ステップＳ１９：レジストマスク形成）。レジストパターン４４は、境界領域４２に整合する格子状の開口４４ａを有している。レジストパターン４４を介してプラズマエッチングが行われる（ステップＳ２０：溝形成）。これにより、半導体ウエハ３８が表面３９から所定の深さまでエッチングされて、境界領域４２に沿った切断用の溝４３が形成される。溝４３の内壁面からは、不純物拡散層１３が露出している。
切断用の溝４３に取り囲まれたチップ領域４１に半製品４５が１つずつ位置している。これらの半製品４５は、行列状に整列配置されている。このように切断用の溝４３を形成することによって、半導体ウエハ３８を複数のチップ領域４１毎に分離可能にする。切断用の溝４３が形成された後、レジストパターン４４は、剥離される。
次に、図７Ｈに示すように、ＣＶＤ法によって、ＵＳＧからなるパッシベーション膜３１が、切断用の溝４３の内周面（底面および側面）に形成される。次に、パッド開口３３，３４を埋め戻すように、Ｎｉ層、Ｐｄ層およびＡｕ層がこの順でめっき成膜される（ステップＳ２１：接続電極形成）。これにより、第１および第２接続電極２８，２９が形成される。次に、半導体ウエハ３８が裏面４０側から、切断用の溝４３の底面に到達するまで研削される（ステップＳ２２：裏面研削／個片化）。これにより、複数のチップ領域４１が個片化され、ディスクリートキャパシタ１を得ることができる。
以上のように、切断用の溝４３を形成してから半導体ウエハ３８を裏面５側から研削すれば、半導体ウエハ３８に形成された複数のチップ領域４１を一斉に個片化できる。これにより、半導体ウエハ３８から切り出されたチップのサイズをパッケージのサイズとして有するウエハレベルチップサイズパッケージからなるディスクリートキャパシタ１を製造できる。よって、製造時間の短縮によってディスクリートキャパシタ１の生産性の向上を図ることができる。なお、完成した基板３の裏面５を研磨やエッチングすることによって鏡面化して裏面５を綺麗にしてもよい。
また、下部電極を兼ねる不純物拡散層１３が基板３の表面部全域に形成されている。したがって、製造時に、上部電極膜２２が設計した位置に対してずれて形成されても、上部電極膜２２全体を確実に不純物拡散層１３に対向させることができる。そのため、位置ずれ等の設計ばらつきに強いディスクリートキャパシタ１を提供できる。
＜第１製造方法の特性＞
次に、図８および図９を参照して、一参考例および他の参考例に係るディスクリートキャパシタの特性を説明した後、図１０を参照して、第１製造方法を経て製造されたディスクリートキャパシタ１の特性について説明する。
図８は、一参考例に係るディスクリートキャパシタの直流バイアス対容量値変動率を示すグラフである。図８において、横軸は直流バイアス（Ｖ）を示し、縦軸は直流バイアスが０Ｖ時を１００％とした容量値変動率を示している。
一参考例に係るディスクリートキャパシタは、第１製造方法（図５参照）の一部を変更して製造されたものである。より具体的に、一参考例に係るディスクリートキャパシタは、ステップＳ４の熱処理（ドライブ）工程における窒素ガス雰囲気中の熱処理条件を１１５０℃の温度下で１４時間とし、ステップＳ５における熱酸化処理条件を１１００℃の温度下で２時間５０分として製造されている。その他の工程は、第１製造方法と同一である。
図８のグラフにおける曲線ＬＡ１は、ｐ＋型シリコン基板を使用した場合の特性を示しており、直流バイアスが０Ｖ時における容量値は６８．５ｐＦである。また、曲線ＬＡ２は、ｐ−型シリコン基板を使用した場合の特性を示しており、直流バイアスが０Ｖ時における容量値は６８．４ｐＦである。曲線ＬＡ３は、ｎ−型シリコン基板を使用した場合の特性を示しており、直流バイアスが０Ｖ時における容量値は６７．８ｐＦである。曲線ＬＡ４は、ｎ＋型シリコン基板を使用した場合の特性を示しており、直流バイアスが０Ｖ時における容量値は６３．２ｐＦである。
曲線ＬＡ１〜曲線ＬＡ４を参照すれば、直流バイアスが−１０Ｖにおける容量値変動率は、いずれも−２％を超えており、直流バイアスが＋１０Ｖにおける容量値変動率は、いずれも＋１％を超えている。
図９は、他の参考例に係るディスクリートキャパシタの直流バイアス対容量値変動率を示すグラフである。図９において、横軸は直流バイアス（Ｖ）を示し、縦軸は直流バイアスが０Ｖ時を１００％とした容量値変動率を示している。
他の参考例に係るディスクリートキャパシタは、ステップＳ５における熱酸化処理条件を１１００℃の温度下で２時間５０分として製造されている。その他の工程は、第１製造方法と同一である。
図９のグラフにおける曲線ＬＢ１は、ｐ＋型シリコン基板を使用した場合の特性を示しており、直流バイアスが０Ｖ時における容量値は６４．４ｐＦである。また、曲線ＬＢ２は、ｐ−型シリコン基板を使用した場合の特性を示しており、直流バイアスが０Ｖ時における容量値は６３．０ｐＦである。曲線ＬＢ３は、ｎ−型シリコン基板を使用した場合の特性を示しており、直流バイアスが０Ｖ時における容量値は６３．７ｐＦである。曲線ＬＢ４は、ｎ＋型シリコン基板を使用した場合の特性を示しており、直流バイアスが０Ｖ時における容量値は５６．１ｐＦである。
曲線ＬＢ１〜曲線ＬＢ４を参照すれば、直流バイアスが−１０Ｖにおける容量値変動率は、いずれも−０．８％を超えており、直流バイアスが＋１０Ｖにおける容量値変動率は、いずれも＋０．６％を超えている。
このことから、他の参考例に係るディスクリートキャパシタのように、ステップＳ４の熱処理（ドライブ）工程における窒素ガス雰囲気中の熱処理条件を緩和することにより、前述の図８における一参考例に係るディスクリートキャパシタと比較して、容量値変動率が改善されるのが分かる。
つまり、一参考例に係るディスクリートキャパシタでは、ステップＳ４およびステップＳ５において、比較的に高い熱処理（ドライブイン）温度および熱酸化処理温度が加えられている。そのため、ステップＳ２の第１リンデポ工程において半導体ウエハ３８の表面３９に堆積された不純物が広く拡散する。その結果、不純物拡散層１３の表面部における不純物濃度が低下（当該表面部における抵抗値が増加）し、図８に示すように、直流バイアスに対する容量値変動率が増加する。
本発明のディスクリートキャパシタ１では、他の参考例に係るディスクリートキャパシタに対して、ステップＳ５における熱酸化処理条件がさらに緩和されている。したがって、直流バイアス特性が一層改善されると考えられる。以下、図１０を参照して、ディスクリートキャパシタ１に係る直流バイアス特性についてより具体的に説明する。
図１０は、図５に示す第１製造方法を経て製造されたディスクリートキャパシタ１の直流バイアス対容量値変動率を示すグラフである。図１０において、横軸は直流バイアス（Ｖ）を示し、縦軸は直流バイアスが０Ｖ時を１００％とした容量値変動率を示している。
図１０のグラフにおける曲線ＬＣ１は、ｐ＋型シリコン基板を使用した場合の特性を示しており、直流バイアスが０Ｖ時における容量値は５８．２ｐＦである。また、曲線ＬＣ２は、ｐ−型シリコン基板を使用した場合の特性を示しており、直流バイアスが０Ｖ時における容量値は５５．３ｐＦである。曲線ＬＣ３は、ｎ−型シリコン基板を使用した場合の特性を示しており直流バイアスが０Ｖ時における容量値は５５．４ｐＦである。曲線ＬＣ４は、ｎ＋型シリコン基板を使用した場合の特性を示しており、直流バイアスが０Ｖ時における容量値は４９．６ｐＦである。
曲線ＬＣ１〜曲線ＬＣ４を参照すれば、−１０Ｖ〜＋１０Ｖの直流バイアスの範囲における容量値変動率が−１．２％以上＋０．８％以下を達成しているのが分かる。また、−５Ｖ〜＋５Ｖの直流バイアスの範囲における容量値変動率が−０．６％以上＋０．４％以下を達成しているのが分かる。
より具体的に、曲線ＬＣ１（ｐ＋型のシリコン基板）について見れば、直流バイアスに対する容量値変動率の絶対値の範囲が、−１０Ｖ〜＋１０Ｖの直流バイアスの範囲において、｜（１００．８−９８．８）／２０｜＝｜０．１｜％／Ｖ以下を達成している。また、−５Ｖ〜＋５Ｖの直流バイアスの範囲では、｜（１００．４−９９．４）／１０｜＝｜０．１｜％／Ｖ以下を達成している。
また、曲線ＬＣ２（ｐ−型のシリコン基板）および曲線ＬＣ３（ｎ−型のシリコン基板）について見れば、直流バイアスに対する容量値変動率の絶対値の範囲が、−１０Ｖ〜＋１０Ｖの直流バイアスの範囲において、｜（１００．６−９９．２）／２０｜＝｜０．０７｜％／Ｖ以下を達成している。また、−５Ｖ〜＋５Ｖの直流バイアスの範囲では、｜（１００．４−９９．６）／１０｜＝｜０．０８｜％／Ｖ以下を達成している。
また、曲線ＬＣ４（ｎ＋型のシリコン基板）について見れば、直流バイアスに対する容量値変動率の絶対値の範囲が、−１０Ｖ〜＋１０Ｖの直流バイアスの範囲において、｜（１００．４−９９．４）／２０｜＝｜０．０５｜％／Ｖ以下を達成している。また、−５Ｖ〜＋５Ｖの直流バイアスの範囲では、｜（１００．２−９９．６）／１０｜＝｜０．０６｜％／Ｖ以下を達成している。
以上のように、第１製造方法によれば、直流バイアスに対する容量値変動率の絶対値の範囲が、−１０Ｖ〜＋１０Ｖの直流バイアスの範囲において、｜（１００．８−９８．８）／２０｜＝｜０．１｜％／Ｖ以下を達成できることが確認できた。また、−５Ｖ〜＋５Ｖの直流バイアスの範囲では、｜（１００．４−９９．４）／１０｜＝｜０．１｜％／Ｖ以下を達成できることが確認できた。特に、曲線ＬＣ４に示すように、ｎ＋型のシリコン基板が最もよい特性を達成できることが確認できた。
また、第１製造方法によれば、図５に示すように、ステップＳ５の熱酸化処理工程において、９５０℃〜１０００℃の温度の下、１０時間〜４時間かけて半導体ウエハ３８に熱酸化処理が施される。この工程によれば、比較的に低い温度で酸化膜を形成するので、熱酸化処理工程時における不純物の拡散を抑制できる。これにより、不純物拡散層１３の表面部における不純物濃度の低下を抑制できるので、図１０に示すように、優れた直流バイアス特性を有するディスクリートキャパシタ１を提供できる。
第１製造方法に代えて、以下に説明する第２製造方法を採用してもよい。
＜第２製造方法＞
図１１は、図１に示すディスクリートキャパシタ１の第２製造方法を説明するためのフローチャートである。図１２Ａおよび図１２Ｂは、図１１の第２製造方法の一工程を説明するための模式的な断面図である。
第２製造方法が前述の第１製造方法と異なる点は、ステップＳ８の誘電体膜形成工程に代えて、ステップＳ２５の誘電体膜形成工程が実行される点、およびステップＳ２５の誘電体膜形成工程に先立って、ステップＳ２４の第２リンデポ工程が追加されている点である。その他の工程は、前述の第１製造方法と同様である。
図１２Ａに示すように、第２製造方法では、ステップＳ１〜Ｓ７を経て第１および第２開口１５，１６を有するシリコン酸化膜１４が半導体ウエハ３８上に形成された後、不純物拡散層１３の表面部にｎ型不純物がさらに導入される（ステップＳ２４：第２リンデポ）。ｎ型不純物の導入は、ｎ型不純物としてのリンを半導体ウエハ３８の表面３９に堆積させるいわゆるリンデポ工程によって行う。
第２リンデポ工程におけるドライブイン処理の条件（温度、時間）は、９００℃の温度下で１０分間ドライ処理が実行され、１０００℃の温度下で４０分間ウェット処理が実行され、１０５０℃の温度下で２時間、窒素ガス雰囲気中で熱処理される。これにより、半導体ウエハ３８の表面部に不純物拡散層１３が形成される。次に、ステップＳ２４の第２リンデポ工程を経て半導体ウエハ３８の表面３９に形成された酸化膜(図示せず)が、ウエットエッチングにより形成される。エッチング液は、たとえばフッ酸である。
次に、図１２Ｂに示すように、熱酸化処理によって、半導体ウエハ３８の表面３９全域にボトム酸化膜１９／トップ酸化膜２１が順に積層されて誘電体膜１７が形成される（ステップＳ２５：誘電体膜形成）。各酸化膜の厚さは、いずれも２４０Å〜２６０Åである。ボトム酸化膜１９の厚さ（＝２４０Å〜２６０Å）は、前述の第１製造方法におけるボトム酸化膜１９の厚さ（＝１００Å〜１３０Å）と異なっている。これは、同条件の熱酸化処理であっても、第２リンデポ工程の追加によって半導体ウエハ３８の表面３９の酸化膜の成長速度が加速されるためである。
そして、ステップＳ９〜ステップＳ２２の工程が順に実行されて、ディスクリートキャパシタ１が製造される。
＜第２製造方法の特性＞
次に、図１３を参照して、第２製造方法を経て製造されたディスクリートキャパシタ１の特性について具体的に説明する。図１３は、図８に示す第２製造方法を経て製造されたディスクリートキャパシタ１の直流バイアス対容量値変動率を示すグラフである。図１３において、横軸は直流バイアス（Ｖ）を示し、縦軸は直流バイアスが０Ｖ時を１００％とした容量値変動率を示している。
図１３のグラフにおける曲線ＬＤ１は、ｐ＋型シリコン基板を使用した場合の特性を示しており、直流バイアスが０Ｖ時における容量値は４２．１ｐＦである。また、曲線ＬＤ２は、ｐ−型シリコン基板を使用した場合の特性を示しており、直流バイアスが０Ｖ時における容量値は４３．５ｐＦである。曲線ＬＤ３は、ｎ−型シリコン基板を使用した場合の特性を示しており、直流バイアスが０Ｖ時における容量値は４３．４ｐＦである。曲線ＬＤ４は、ｎ＋型シリコン基板を使用した場合の特性を示しており、直流バイアスが０Ｖ時における容量値は４２．４ｐＦである。
図１３のグラフに示すように、曲線ＬＤ１〜曲線ＬＤ４は、いずれも概ね同一の曲線を描いており、−１０Ｖ〜＋１０Ｖの直流バイアスの範囲における容量値変動率が、−０．４％以上＋０．４％以下を達成している。また、−５Ｖ〜＋５Ｖの直流バイアスの範囲における容量値変動率が、−０．２％以上＋０．３％以下を達成している。
より具体的に、曲線ＬＤ１〜曲線ＬＤ４は、いずれも直流バイアスに対する容量値変動率の絶対値の範囲が、−１０Ｖ〜＋１０Ｖの直流バイアスの範囲において｜（１００．４−９９．６）／２０｜＝｜０．０４｜％／Ｖ以下を達成している。また、−５Ｖ〜＋５Ｖの直流バイアスの範囲では｜（１００．３−９９．８）／１０｜＝｜０．０５｜％／Ｖ以下を達成している。より具体的には、｜（１００．２−９９．８）／１０｜＝｜０．０４｜％／Ｖ以上であるので、｜０．０４｜％／Ｖ＜容量値変動率＜｜０．０５｜％／Ｖである。
以上のように、第２製造方法によれば、ステップＳ５の熱酸化処理時において、比較的に低い温度（９５０℃〜１０００℃）でシリコン酸化膜１４が形成されている。これにより、不純物拡散層１３の表面部における不純物濃度の低下を抑制できる。
さらに、第２製造方法によれば、ステップＳ２５の誘電体膜形成工程に先立って、ステップＳ２の第１リンデポ工程に加えて、ステップＳ２４の第２リンデポ工程が実行される。したがって、ステップＳ２４の第２リンデポ工程によって不純物拡散層１３の表面部に不純物が補填されるので、当該第２リンデポ工程よりも前に不純物拡散層１３の表面部における不純物濃度を低下させる要因があっても、不純物拡散層１３の表面部における不純物濃度の低下を抑制できる。その結果、図１３のグラフに示すように、一層優れた直流バイアス特性を実現できるディスクリートキャパシタ１を提供できる。
むろん、ステップＳ５の熱酸化処理時において、比較的に高い温度（たとえば、１０００℃以上）でシリコン酸化膜１４が形成されたとしても、ステップＳ２４の第２リンデポ工程が実行によって不純物拡散層１３の表面部に不純物を補填すれば、不純物拡散層１３の表面部における不純物濃度の低下を抑制できる。その結果、直流バイアスに特性が優れたディスクリートキャパシタ１を提供できる。
＜不純物拡散領域の濃度＞
次に、図１４および図１５を参照して、第１製造方法および第２製造方法において形成された不純物拡散層１３の濃度について説明する。
図１４は、半導体ウエハ３８（基板３）の濃度プロファイルを説明するためのグラフである。なお、図１４は、ステップＳ４の熱処理（ドライブ）工程後に、拡がり抵抗測定法（Spreading Resistance Analysis：SRA）によって、半導体ウエハ３８（基板３）における深さに応じた不純物濃度を調べてグラフ化したものである。なお、ｐ＋型のシリコンウエハ（基板）の濃度プロファイルについては、図示および説明を省略する。
曲線Ｌ１および曲線Ｌ２は、ｎ＋型のシリコンウエハ（基板）の濃度プロファイルを示している。曲線Ｌ１は、図５に示す第１製造方法に係る半導体ウエハ３８（基板３）であり、曲線Ｌ２は、図１１に示す第２製造方法に係る半導体ウエハ３８（基板３）である。
曲線Ｌ１および曲線Ｌ２に示すように、半導体ウエハ３８（基板３）がｎ＋型のシリコンウエハ（基板）の場合、当該半導体ウエハ３８（基板３）は、表面から厚さ方向に向けて略同一の濃度プロファイルを有している。
曲線Ｌ３および曲線Ｌ４は、ｎ−型のシリコンウエハ（基板）の濃度プロファイルを示している。曲線Ｌ３は、図５に示す第１製造方法に係る半導体ウエハ３８（基板３）であり、曲線Ｌ４は、図１１に示す第２製造方法に係る半導体ウエハ３８（基板３）である。
曲線Ｌ３および曲線Ｌ４に示すように、半導体ウエハ３８（基板３）がｎ−型のシリコンウエハ（基板）の場合、当該半導体ウエハ３８（基板３）は、表面から厚さ方向４μｍ〜５μｍ程度の位置にかけて、不純物濃度勾配が形成されているのが分かる。つまり、ｎ−型のシリコン基板の場合、この深さまで、不純物拡散層１３が分布している。
曲線Ｌ５および曲線Ｌ６は、ｐ−型のシリコンウエハ（基板）の濃度プロファイルを示している。曲線Ｌ５は、図５に示す第１製造方法に係る半導体ウエハ３８（基板３）であり、曲線Ｌ６は、図１１に示す第２製造方法に係る半導体ウエハ３８（基板３）である。
曲線Ｌ５および曲線Ｌ６に示すように、半導体ウエハ３８（基板３）がｐ−型のシリコンウエハ（基板）の場合、当該半導体ウエハ３８（基板３）は、表面から厚さ方向４μｍ〜５μｍ程度の位置にかけて、不純物濃度勾配が形成されているのが分かる。ｐ−型のシリコンウエハ（基板）の場合、不純物拡散層１３の分布によって、ｎ−型のシリコンウエハ（基板）と比較して、大きい不純物濃度勾配が形成されている。なお、ｐ＋型のシリコンウエハ（基板）の場合、ｐ−型のシリコンウエハ（基板）の場合よりも、さらに大きい不純物濃度勾配が形成される。
図１５は、図１４に示す不純物拡散層１３の表面部における不純物濃度を説明するためのグラフである。
図１５における直線Ｌ７は、図８および図９で説明した一参考例および他の参考例に係るディスクリートキャパシタの不純物拡散層１３の表面部における不純物濃度を示している。一方、折れ線Ｌ８は、図５に示す第１製造方法を経たディスクリートキャパシタ１の不純物拡散層１３の表面部における不純物濃度を示している。また、折れ線Ｌ９は、図１０に示す第２製造方法を経たディスクリートキャパシタ１の不純物拡散層１３の表面部における不純物濃度を示している。図１５において、紙面左側から順にｐ−型シリコンウエハ（基板）、ｎ−型シリコンウエハ（基板）、ｎ＋型シリコンウエハ（基板）の不純物濃度を示している。
直線Ｌ７に示すように。一参考例および他の参考例に係るディスクリートキャパシタの不純物拡散層１３の表面部における不純物濃度は５×１０１９ｃｍ−３である。一方、折れ線Ｌ８および折れ線Ｌ９に示すように、第１および第２製造方法を経たディスクリートキャパシタ１の不純物拡散層１３の表面部における不純物濃度は、いずれも５×１０１９ｃｍ−３を超えて２×１０２０ｃｍ−３以下を達成している。特に、折れ線Ｌ９に示すように、第２リンデポ工程を追加した第２製造方法であれば、１×１０２０ｃｍ−３以上２×１０２０ｃｍ−３以下の不純物濃度を達成できることが分かる。
＜第２実施形態＞
図１６は、本発明の第２実施形態に係るディスクリートキャパシタ２の模式的な平面図である。
ディスクリートキャパシタ２が、前述の第１実施形態に係るディスクリートキャパシタ１と異なる点は、上部電極膜２２に代えて、上部電極膜４９が形成されている点である。その他の構成は、前述のディスクリートキャパシタ１と同様である。図１６において、前述の図２に示された各部と対応する部分には同一の参照符号を付して、説明を省略する。
図１６に示すように、上部電極膜４９は、パッド領域５０と、パッド領域５０に電気的に接続されたベース領域５１と、パッド領域５０の一つの長辺（素子形成面４の内方領域側の長辺）に沿って形成され、パッド領域５０およびベース領域５１を接続するための複数のヒューズ５２とを有している。
パッド領域５０は、基板３の一端部側において、当該３の短辺７に沿って長方形状に形成されており、前述の誘電体膜１７（ＯＮＯ膜）を挟んで不純物拡散層１３と対向している。パッド領域５０に、第１接続電極２８が接続されている。
ベース領域５１は、複数の電極膜部分５３〜６０に分割（分離）されている。各電極膜部分５３〜６０は、いずれも矩形形状に形成されていて、ヒューズ５２からコンタクト電極膜２５に向かって帯状に延びている。電極膜部分５６〜６０は、ヒューズ５２を介してパッド領域５０の端縁からコンタクト電極膜２５の端縁までの範囲に渡って延びて形成されており、電極膜部分５３〜５５は、それよりも短く形成されている。つまり、複数の電極膜部分５３〜６０は、複数種類の対向面積で、誘電体膜１７を挟んで不純物拡散層１３に対向している。
より具体的には、電極膜部分５３〜６０の不純物拡散層１３に対する対向面積は、１：２：４：８：１６：３２：６４：６４となるように定められていてもよい。すなわち、複数の電極膜部分５３〜６０は、公比が２の等比数列をなすように設定された対向面積を有している。より具体的に、電極膜部分５３〜５６は、基板３の短辺７に沿う長手方向の幅が等しく、長さの比を１：２：４：８に設定した帯状に形成されている。また、電極膜部分５６〜６０は、基板３の長辺６に沿う長手方向の長さが等しく、幅の比を１：２：４：８：８に設定した帯状に形成されている。むろん、このような等比数列は、公比が２以外の数であってもよい。また、ベース領域５１は、電極膜部分５３〜６０よりも多い電極膜部分に分割されていてもよい。
このようにして、各電極膜部分５３〜６０と誘電体膜１７を挟んで対向する不純物拡散層１３とによって、互いに異なる容量値を有する複数のキャパシタ要素Ｃ１〜Ｃ９が形成されている。キャパシタ要素Ｃ１は、パッド領域５０が誘電体膜１７を挟んで不純物拡散層１３と対向することにより形成されている。一方、キャパシタ要素Ｃ２〜Ｃ９は、電極膜部分５３〜６０が誘電体膜１７を挟んで不純物拡散層１３と対向することにより形成されている。
複数の電極膜部分５３〜６０は、１つまたは複数個のヒューズ５２と一体的に形成されており、当該ヒューズ５２およびパッド領域５０を介して第１接続電極２８に電気的に接続されている。面積の比較的小さな電極膜部分５３〜５６は、一つのヒューズ５２によってパッド領域５０に接続されており、面積の比較的大きな電極膜部分５７〜６０は複数個のヒューズ５２を介してパッド領域５０に接続されている。全てのヒューズ５２が用いられる必要はなく、本実施形態では、一部のヒューズ５２は未使用である。
ヒューズ５２は、パッド領域５０との接続のための第１幅広部６１と、電極膜部分５３〜６０との接続のための第２幅広部６２と、第１および第２幅広部６１，６２の間を接続する幅狭部６３とを含む。幅狭部６３は、レーザ光によって切断（溶断）できるように構成されている。それによって、電極膜部分５３〜６０のうち不要な電極膜部分５３〜６０を、ヒューズ５２の切断によって第１および第２接続電極２８，２９から電気的に分離できる。
図１７は、図１６に示すディスクリートキャパシタ２の電気回路図である。
図１７に示すように、第１および第２接続電極２８，２９間に複数のキャパシタ要素Ｃ１〜Ｃ９が並列に接続されている。各キャパシタ要素Ｃ１〜Ｃ９と第１接続電極２８との間には、一つまたは複数のヒューズ５２でそれぞれ構成されたヒューズＦ１〜Ｆ８が直列に介装されている。一方、キャパシタ要素Ｃ１と第１接続電極２８との間には、ヒューズが介装されておらず、キャパシタ要素Ｃ１は、第１接続電極２８に対して直接接続されている。
ヒューズＦ１〜Ｆ８が全て接続されているときは、ディスクリートキャパシタ２の容量値は、キャパシタ要素Ｃ１〜Ｃ９の容量値の総和に等しい。複数のヒューズＦ１〜Ｆ８から選択した１つまたは２つ以上のヒューズ５２を切断すると、当該切断されたヒューズ５２に対応するキャパシタ要素が切り離され、当該切り離されたキャパシタ要素の容量値だけディスクリートキャパシタ２の容量値が減少する。ヒューズＦ１〜Ｆ８の全てを切断した場合、ディスクリートキャパシタ２の容量値は、キャパシタ要素Ｃ１の容量値となる。
そこで、不純物拡散層１３とパッド領域５０との間の容量値（キャパシタ要素Ｃ１〜Ｃ９の総容量値）を測定し、その後に所望の容量値に応じてヒューズＦ１〜Ｆ８から適切に選択した一つまたは複数のヒューズ５２をレーザ光で溶断すれば、所望の容量値への合わせ込み（レーザトリミング）を行うことができる。特に、キャパシタ要素Ｃ２〜Ｃ９の容量値が、公比２の等比数列をなすように設定されていれば、最小の容量値（当該等比数列の初項の値）であるキャパシタ要素Ｃ２の容量値に対応する精度で目標の容量値へと合わせ込む微調整が可能である。また、ヒューズＦ１〜Ｆ８から切断すべきヒューズ５２を適切に選択することで、任意の容量値のディスクリートキャパシタ２を提供できる。
＜ディスクリートキャパシタ２の製造方法＞
図１８は、図１６に示すディスクリートキャパシタ２の製造方法を説明するためのフローチャートである。
ディスクリートキャパシタ２を製造するには、図５および図１１に示すステップＳ１２のレジストマスク形成工程およびステップＳ１３の電極膜パターニング工程に代えて、図１８に示すステップＳ３１〜ステップＳ３５の工程を実行すれば良い。
つまり、ステップＳ１１において電極膜が形成された後、電極膜の表面に上部電極膜４９の最終形状に対応したレジストマスクが形成される（ステップＳ３１：レジストマスク形成）。レジストマスクを介するエッチングにより、電極膜が、上部電極膜４９およびコンタクト電極膜２５に整形される（ステップＳ３２：電極膜パターニング）。電極膜のパターニングのためのエッチングは、燐酸等のエッチング液を用いたウエットエッチングによって行ってもよいし、反応性イオンエッチングによって行ってもよい。
次に、上部電極膜４９とコンタクト電極膜２５とに検査用プローブを押し当てて、複数のキャパシタ要素Ｃ１〜Ｃ９の総容量値が測定される（ステップＳ３３：総容量値測定）。測定された総容量値に基づき、目的とするディスクリートキャパシタ２の容量値に応じて、切り離すべきキャパシタ要素、すなわち切断すべきヒューズ５２が選択される（ステップＳ３４：切断対象のヒューズ選択）。
次に、半導体ウエハ３８上の全面にたとえば窒化膜からなるカバー膜が形成される。カバー膜の形成は、プラズマＣＶＤ法によって行われてもよい。カバー膜は、パターニングされた上部電極膜４９を覆い、上部電極膜４９が形成されていない領域では誘電体膜１７を覆う。カバー膜は、ヒューズ５２領域においてはヒューズ５２を覆う。
この状態から、ヒューズ５２を溶断するためのレーザトリミングが行われる（ステップＳ３５：レーザトリミング）。すなわち、キャパシタの総容量値の測定結果に応じて選択されたヒューズ５２にレーザ光を当てて、そのヒューズ５２の幅狭部６３が溶断される。これにより、対応するキャパシタ要素がパッド領域５０から切り離される。ヒューズ５２にレーザ光を当てるとき、カバー膜の働きによって、ヒューズ５２の近傍にレーザ光のエネルギーが蓄積され、それによって、ヒューズ５２が溶断する。
以上のように、ディスクリートキャパシタ２によれば、図１６および図１７に示すように、第１接続電極２８の直下には、第１接続電極２８に直接接続されたキャパシタ要素Ｃ１が設けられている。さらに、第１および第２接続電極２８，２９の間に、ヒューズＦ１〜Ｆ８によって切り離し可能な複数のキャパシタ要素Ｃ２〜Ｃ９が設けられている。キャパシタ要素Ｃ２〜Ｃ９は、異なる容量値を有する複数のキャパシタ要素、より具体的には等比数列をなすように容量値が設定された複数のキャパシタ要素を含む。これにより、ヒューズＦ１〜Ｆ８から１つまたは複数のヒューズ５２を選択してレーザ光で溶断することにより、設計を変更することなく複数種類の容量値に対応でき、かつ所望の容量値に正確に合わせ込むことができるディスクリートキャパシタ２を提供できる。
＜変形例＞
前述の第１および第２実施形態では、比較的に薄いＯＮＯ膜（３９０Å〜４６０Å。第２製造方法では酸化膜）からなる誘電体膜１７の例について説明したが、誘電体膜１７は、厚さが８００Å〜３０００Åの酸化膜（ＳｉＯ２膜）一層のみからなっていてもよい。このような厚さを有する誘電体膜１７であれば、図１９に示す特性を得ることができる。
図１９は、変形例に係るディスクリートキャパシタの直流バイアス対容量値変動率を示すグラフである。なお、図１９のグラフでは、誘電体膜１７の厚さが８８０Å，１７２０Å，２７９０Åの３つの特性を示している。また、半導体ウエハ３８（基板３）は、いずれもｎ＋型のシリコンウエハ（基板）である。
図１９のグラフから理解されるように、厚さが８００Å〜３０００Åの酸化膜一層のみで誘電体膜１７を構成することにより、直流バイアスに対する容量値変動率を０％に近づけることができる。この場合、ディスクリートキャパシタの容量値は、誘電体膜１７の厚さが２７９０Åの時、４．４ｐＦであり、誘電体膜１７の厚さが１７２０Åの時、６．６２ｐＦであり、誘電体膜１７の厚さが８８０Åの時、１１．９ｐＦである。以上より、直流バイアスに対する容量値変動率の特性に優れた小容量のディスクリートキャパシタを提供できる。
＜第１参考例＞
図２０は、第１参考例に係るディスクリートキャパシタ１０１の模式的な斜視図である。図２１は、図２０に示すディスクリートキャパシタ１０１の模式的な平面図である。図２２は、図２１に示す切断面線XXII-XXIIから見た断面図である。
ディスクリートキャパシタ１０１は、ウエハから切り出されたチップのサイズをパッケージのサイズとして有するウエハレベルチップサイズパッケージからなる微小なチップ部品であり、本体部を構成する基板１０３を含む。基板１０３は、半導体基板である。基板１０３としては、ｎ−型のシリコン基板、ｎ＋型のシリコン基板、ｐ−型のシリコン基板、またはｐ＋型のシリコン基板を採用できる。本参考例では、基板１０３として、ｐ＋型のシリコン基板が採用された例について説明する。抵抗値に関して、ｎ−型のシリコン基板の抵抗値は２Ω〜３Ωであり、ｎ＋型のシリコン基板の抵抗値は１．３ｍΩであり、ｐ−型のシリコン基板の抵抗値は２５Ω〜３０Ωであり、ｐ＋型のシリコン基板の抵抗値は３ｍΩであることが好ましい。
基板１０３は、一端部および他端部を有する略長方体形状に形成されている。基板１０３の平面形状は、長手方向に沿う長辺１０６の長さＬ１０１が、０．３ｍｍ〜０．６ｍｍであり、短手方向に沿う長辺１０７の長さＤ１０１が、０．１５ｍｍ〜０．３ｍｍである。また、基板１０３の厚さＴ１０１は、たとえば０．１ｍｍである。つまり、基板１０３としては、いわゆる０６０３チップ、０４０２チップ、０３０１５チップ等が適用される。
基板１０３の各コーナー部１０８は、平面視で面取りされたラウンド形状であってもよい。ラウンド形状であれば、製造工程や実装時におけるチッピングを抑制できる構造となる。基板１０３の表面の内方部にキャパシタが形成されている。以下では、キャパシタが形成されている側の表面を素子形成面１０４といい、その反対側の面を裏面１０５という。
基板１０３の表面部には、ｎ＋型の不純物拡散層１１３が形成されている。本参考例では、不純物拡散層１１３が、基板１０３の表面部の全域に形成され、基板１０３の側面から露出している。不純物拡散層１１３は、たとえばｎ型不純物の一例としてのリン（Ｐ）が導入された領域である。特に、不純物拡散層１１３の表面部の不純物濃度は、５×１０１９ｃｍ−３以上（より具体的には、５×１０１９ｃｍ−３〜２×１０２０ｃｍ−３）である。不純物拡散層１１３の表面部とは、基板１０３の素子形成面１０４から深さ方向に０μｍ〜３μｍ程度（より具体的には、１μｍ程度）の深さまでの範囲のことをいう。
基板１０３が、ｎ＋型のシリコン基板の場合、ｎ＋型の不純物拡散層１１３は、ｎ＋型のシリコン基板の不純物濃度と等しい不純物濃度を有していることが好ましい。つまり、この場合、ｎ＋型のシリコン基板およびｎ＋型の不純物拡散層１１３は、見かけ上、１つのｎ型の半導体基板を構成している。このとき、ｎ型の半導体基板（ｎ＋型のシリコン基板）は、その表面部から深さ方向に向けて、同一の不純物濃度プロファイル（たとえば、１×１０２０ｃｍ−３）を有していることが好ましい。
基板１０３の素子形成面１０４には、表面絶縁膜の一例としてのシリコン酸化膜１１４が形成されている。シリコン酸化膜１１４の厚さは、たとえば８０００Å〜１２０００Å（本参考例では、１００００Å）である。シリコン酸化膜１１４は、不純物拡散層１１３を選択的に露出させる第１開口１１５と、第１開口１１５から間隔を空けて形成された第２開口１１６とを有する。
第１開口１１５は、基板１０３の長辺１０６および長辺１０７に沿って、基板１０３の一端部側から基板１０３の他端部側に向けて延びるように平面視長方形状に形成されている（図２１の破線部参照）。一方、第２開口１１６は、基板１０３の他端部側において、基板１０３の長辺１０７に沿って平面視長方形状に形成されている（図２１の破線部参照）。
基板１０３上には、誘電体膜１１７と、第１電極の一例としての上部電極膜１２２と、第２電極の一例としてのコンタクト電極膜１２５とが形成されている。
誘電体膜１１７は、第１開口１１５から露出する不純物拡散層１１３の表面に接しており、基板１０３の一端部側から他端部側に向けて延びるように平面視四角形状に形成されている。より具体的に、誘電体膜１１７は、不純物拡散層１１３を覆うように当該不純物拡散層１１３の表面からシリコン酸化膜１１４の側部に沿って形成されており、シリコン酸化膜１１４の側部および上部の一部を覆うオーバラップ部１１７ａを含む。本参考例における誘電体膜１１７は、複数の絶縁膜が積層された積層構造を有している。
図２３は、図２２に示す誘電体膜１１７を含む領域を拡大した断面図である。図２３に示すように、誘電体膜１１７は、ボトム酸化膜１１９／窒化膜１２０／トップ酸化膜１２１の順に積層されたＯＮＯ膜である。ボトム酸化膜１１９およびトップ酸化膜１２１は、ＳｉＯ２膜からなり、窒化膜１２０は、ＳｉＮ膜からなる。
上部電極膜１２２は、誘電体膜１１７の平面形状に倣って形成されている、つまり、上部電極膜１２２は、当該誘電体膜１１７を挟んで不純物拡散層１１３と対向しており、シリコン酸化膜１１４の側部および上部の一部を覆うオーバラップ部１２２ａを含む。より具体的に、上部電極膜１２２は、誘電体膜１１７を挟んで不純物拡散層１１３と対向するパッド領域１２３およびベース領域１２４を有している。
パッド領域１２３およびベース領域１２４は、コンタクト電極膜１２５に対して、パッド領域１２３およびベース領域１２４の順に配置されている。つまり、基板１０３の表面に沿って、パッド領域１２３とコンタクト電極膜１２５との間に、ベース領域１２４が配置されている。これにより、基板１０３の表面方向に沿って、パッド領域１２３およびコンタクト電極膜１２５間における電極干渉を抑制できる。
本参考例では、下部電極としての不純物拡散層１１３、誘電体膜１１７、ならびにパッド領域１２３およびベース領域１２４が一体となった上部電極膜１２２によって、一つのキャパシタ要素Ｃ１０１が構成されている。
コンタクト電極膜１２５は、第２開口１１６を介して、当該第２開口１１６の直下の領域に延びる不純物拡散層１１３と直接接続されている。コンタクト電極膜１２５は、不純物拡散層１１３を覆うように当該不純物拡散層１１３の表面に沿って形成されており、シリコン酸化膜１１４の側部および上部の一部を覆うオーバラップ部１２５ａを含む。
上部電極膜１２２およびコンタクト電極膜１２５は同一の導電材料からなっており、たとえば、Ａｌ，ＡｌＣｕ，ＡｌＳｉＣｕ等の導電材料を例示できる。上部電極膜１２２およびコンタクト電極膜１２５は、シリコン酸化膜１１４上において、上部電極膜１２２およびコンタクト電極膜１２５の各周縁部を縁取るスリット１３０によって、電気的に分離されている。
シリコン酸化膜１１４上には、上部電極膜１２２およびコンタクト電極膜１２５を覆うようにパッシベーション膜１３１および樹脂膜１３２がこの順に形成されている。また、パッシベーション膜１３１は、基板１０３の側面にも形成されている。基板１０３の側面を被覆するパッシベーション膜１３１は、基板１０３の側面において不純物拡散層１１３を被覆している。パッシベーション膜１３１は、たとえば窒化シリコン、またはＵＳＧ（Undoped Silicate Glass）を含み、樹脂膜１３２は、たとえばポリイミドからなる。パッシベーション膜１３１および樹脂膜１３２は、保護膜を構成しており、上部電極膜１２２およびコンタクト電極膜１２５、ならびに素子形成面１０４への水分の浸入を抑制または防止すると共に、外部からの衝撃等を吸収し、ディスクリートキャパシタ１０１の耐久性の向上に寄与している。
パッシベーション膜１３１および樹脂膜１３２には、上部電極膜１２２のパッド領域１２３、およびコンタクト電極膜１２５を選択的に露出させるパッド開口１３３，１３４が形成されている。パッド開口１３３，１３４を埋め戻すように第１および第２接続電極１２８，１２９が形成されている。
第１および第２接続電極１２８，１２９は、基板１０３上において、互いに間隔を空けて形成されている。第１接続電極１２８は、基板１０３の一端部側において、上部電極膜１２２のパッド領域１２３と接続されている。また、第２接続電極１２９は、基板１０３の他端部側において、コンタクト電極膜１２５と接続されている。第１および第２接続電極１２８，１２９は、基板１０３の長辺１０７に沿って、平面視略長方形状に形成されている。第１および第２接続電極１２８，１２９は、樹脂膜１３２の表面から突出していて、樹脂膜１３２よりも高い位置（基板１０３から遠い位置）に表面を有しており、パッド開口１３３，１３４の開口端から樹脂膜１３２の表面に跨るオーバラップ部を有している。図２２では、図示を省略しているが、第１および第２接続電極１２８，１２９は、Ｎｉ層、Ｐｄ層およびＡｕ層を素子形成面１０４側からこの順で有している。
第１および第２接続電極１２８，１２９のそれぞれにおいて、Ｎｉ層は各接続電極の大部分を占めており、Ｐｄ層およびＡｕ層は、Ｎｉ層に比べて格段に薄く形成されている。Ｎｉ層は、ディスクリートキャパシタ１０１が実装基板に実装された際に、第１および第２接続電極１２８，１２９の導電材料と、はんだとを中継する役割を有している。なお、第１および第２接続電極１２８，１２９は、樹脂膜１３２の表面よりも低い位置（基板１０３に近い位置）に表面を有していてもよい。
以上のように、ディスクリートキャパシタ１０１によれば、ベース領域１２４に加えて、パッド領域１２３も誘電体膜１１７を挟んで不純物拡散層１１３と対向している。したがって、第１開口１１５上の領域を有効活用できると同時に、限られた面積の範囲でキャパシタ要素Ｃ１０１の容量値を効果的に増加させることができる。
また、キャパシタ要素Ｃ１０１における容量値は、不純物拡散層１１３と対向するベース領域１２４の面積を変更することによって調節できる。したがって、たとえば、不純物拡散層１１３と対向するベース領域１２４の面積を半分にすることにより、ベース領域１２４における容量値も半分にすることができる。さらに、ベース領域１２４の面積をゼロにすることにより、キャパシタ要素Ｃ１０１における容量値をパッド領域１２３と不純物拡散層１１３との間の容量値に設定できる。よって、種々の容量値を有するディスクリートキャパシタ１０１を容易に製造し、提供できる。なお、ベース領域１２４の面積は、後述するステップＳ１１２のレジストマスク形成工程（図２７参照）におけるレジストマスクのレイアウトを変更することにより調節可能である。
また、ディスクリートキャパシタ１０１によれば、不純物拡散層１１３と、シリコン酸化膜１１４上における上部電極膜１２２およびコンタクト電極膜１２５の各オーバラップ部１２２ａ，１２５ａとの間に寄生容量が形成される。前述の通り、シリコン酸化膜１１４の厚さが８０００Å〜１２０００Åであれば、不純物拡散層１１３と、各オーバラップ部１２２ａ，１２５ａとを十分に離間させることができる。キャパシタの容量値は、距離（つまり、不純物拡散層１１３と、各オーバラップ部１２２ａ，１２５ａとの間の距離）に反比例するため、寄生容量の容量成分を効果的に低減できる。その結果、設計値と測定値との間に誤差の少ない容量値を有するディスクリートキャパシタ１０１を提供できる。
＜ＥＳＤ耐量＞
ディスクリートキャパシタ１０１の電気的特性の一つに、ＨＢＭ（Human Body Model：人体モデル）試験におけるＥＳＤ（Electrostatic Discharge）耐量（以下、単に「ＥＳＤ耐量」という。）がある。ＨＢＭ試験とは、帯電によって人体に蓄積された静電気がデバイスに放電する状態を試験するモデルである。信頼性の観点から、ディスクリートキャパシタ１０１では、高いＥＳＤ耐量を有していることが望ましい。以下、図２４を参照して、ディスクリートキャパシタ１０１のＥＳＤ耐量について説明する。
図２４は、図２０に示す誘電体膜１１７における窒化膜１２０の厚さ［Å］対ＨＢＭ試験におけるＥＳＤ耐量［Ｖ］を示すグラフである。以下では、窒化膜１２０の厚さの値をｘ、ＥＳＤ耐量の値をｙ（ｙ１〜ｙ４）、ボトム酸化膜１１９の厚さの値をｚとして説明する。なお、トップ酸化膜１２１の厚さは、５０Åで一定である。
図２４のグラフに示すｙ１は、ｚ＝１１０Å，５０Å≦ｘ≦２７０ÅにおけるＥＳＤ耐量を示している。また、ｙ２は、ｚ＝５５Å，５０Å≦ｘ≦１６５ÅにおけるＥＳＤ耐量を示している。また、ｙ３は、ｚ＝５５Å，１６５Å＜ｘ≦２７０ÅにおけるＥＳＤ耐量を示している。また、ｙ４は、ｚ＝２００Å，５０Å≦ｘ≦２７０ÅにおけるＥＳＤ耐量を示している。ｙ１〜ｙ４は、次の関係式（１）〜（４）で表される。
ｙ１＝３．１６ｘ＋４４７．２・・・・・（１）
ｙ２＝４．７１ｘ＋１２２３．５・・・・（２）
ｙ３＝−５．７１４ｘ＋２９４３・・・・（３）
ｙ４＝８０・・・・・・・・・・・・・・（４）
図２４のグラフに示すように、ボトム酸化膜１１９の厚さの値ｚが２００Å、１１０Å，５５Åの順に小さくなるにつれてＥＳＤ耐量の値ｙが向上しているのが分かる。このことから、５０Å≦ｘ≦２７０Åの範囲において、ｚ≦１１０Åであれば、関係式（１）より、ｙ≧７００Ｖ以上を達成できることが分かる。また、５０Å≦ｘ≦１６５Åの範囲において、５５Å≦ｚ≦１１０Åであれば、関係式（１）および関係式（２）より７００Ｖ≦ｙ≦２０００Ｖを達成できることが分かる。さらに、１６５Å＜ｘ≦２７０Åの範囲において、５５Å≦ｚ≦１１０Åであれば、関係式（１）および関係式（３）より１０００Ｖ≦ｙ≦２０００Ｖを達成できることが分かる。
以上のことから、次の関係式（５）〜（９）が導き出せる。
５０Å（≦５５Å）≦ｚ≦１１０Å・・・（５）
５０Å≦ｘ≦２７０Å・・・・・・・・・（６）
ｙ１≧３．１６ｘ＋４４７．２・・・・・（７）
ｙ２≦４．７１ｘ＋１２２３．５・・・・（８）
ｙ３≦−５．７１４ｘ＋２９４３・・・・（９）
上記関係式（５）〜（９）を全て具備するとき、ＥＳＤ耐量の値ｙは、ｘ＝５０Åの直線およびｘ＝２７０Åの直線、ならびにｙ１、ｙ２およびｙ３に取り囲まれた領域Ｓの範囲内に位置し、これにより、良好なＥＳＤ耐量を実現できることが分かる。
ここで、ボトム酸化膜１１９の厚さｚに関して、ｚ＝５５Å時のグラフを参照すれば、ＥＳＤ耐量の値ｙは、ｘ＝１６５Åを境界に減少しているのが分かる。つまり、窒化膜１２０の厚さの値ｘに関して、ｘ≦１６５Åにおいては、窒化膜１２０の厚さの増加がＥＳＤ耐量の増加に寄与しているが、ｘ＞１６５Åにおいては、窒化膜１２０の厚さの増加がＥＳＤ耐量の増加に寄与していない（つまり、ＥＳＤ耐量の減少に寄与している）ことが分かる。
したがって、窒化膜１２０の厚さの値ｘに関して、上記関係式（６）に代えて、ＥＳＤ耐量の増加に寄与する５０Å≦ｘ≦１６５Åを具備することにより、窒化膜１２０の厚化を抑制しつつ効率的に７００Ｖ≦ｙ≦２０００Ｖを達成できることが分かる。しかも、窒化膜１２０の厚化を抑制できるので、誘電体膜１１７全体の厚化も抑制できる。これにより、上部電極膜１２２と不純物拡散層との間の距離が離間して、キャパシタ要素Ｃ１０１（図２１および図２２参照）における容量値が低減することも抑制できる。
なお、上記関係式（４）から、ボトム酸化膜１１９の厚さを２００Å以上にすると、ＥＳＤ耐量が減少することが分かる。また、ボトム酸化膜１１９の厚さが２００Å以上の時、窒化膜１２０の厚さｘを変更しても、ＥＳＤ耐量の値ｙは一定（ｙ４＝８０Ｖ）であり、ＥＳＤ耐量の増減に寄与していないことが分かる。したがって、たとえば、２００Å以上の酸化膜のみ（つまり、窒化膜１２０の厚さｘ＝０Å）で誘電体膜１１７を形成すると、良好なＥＳＤ耐量を得ることができないことが分かる。
＜温度特性＞
ディスクリートキャパシタ１０１の電気的特性の一つに、温度特性がある。温度特性とは、温度変化に対する容量値の変動率のことを示す。ディスクリートキャパシタ１０１では、温度が高くなると、容量値が増加する方向に変動する。したがって、優れた信頼性を有するディスクリートキャパシタ１０１を提供するには、温度変化に対して、容量値の変動率が少ない方が好ましい。以下、図２５を参照して、ディスクリートキャパシタ１０１の温度特性について説明する。
図２５は、図２０に示す誘電体膜１１７における窒化膜１２０の厚さ［Å］対誘電体膜１１７の温度係数ＴＣＲ（Temperature Coefficient of Resistance）［ｐｐｍ／℃］を示すグラフである。図２６は、図２５に示すグラフを温度対容量値変動率ΔＣｐに変更したグラフである。以下では、前述の図２４に引き続いて、窒化膜１２０の厚さの値をｘ、ＥＳＤ耐量の値をｙ、ボトム酸化膜１１９の厚さの値をｚとして説明する。なお、トップ酸化膜１２１の厚さは、５０Åで一定である。誘電体膜１１７の温度係数ＴＣＲとは、１℃当たりにおける容量値の変化量の百万分率で定義される。
図２５のグラフを参照すれば、誘電体膜１１７の温度係数ＴＣＲは、窒化膜１２０の厚さｘの増加に応じてリニアに増加しているのが確認できる。このグラフから、窒化膜１２０の厚さｘに関して、２０Å≦ｘ≦１００Åを具備することにより、２５ｐｐｍ／℃≦温度係数ＴＣＲ≦４０ｐｐｍ／℃を達成できることが分かる。
図２６では、上記温度係数ＴＣＲの一例として、３６ｐｐｍ／℃時における温度［℃］対容量値変動率ΔＣｐ［％］のグラフを示し、常温時におけるディスクリートキャパシタ１０１の容量値変動率ΔＣｐを０％としている。
図２６のグラフにおける直線Ｌ１は、ｐ＋型シリコン基板を使用した場合の特性を示しており、常温時における容量値は５８．２ｐＦである。また、直線Ｌ２は、ｐ−型シリコン基板を使用した場合の特性を示しており、常温時における容量値は５５．３ｐＦである。直線Ｌ３は、ｎ−型シリコン基板を使用した場合の特性を示しており、常温時における５５．４ｐＦである。直線Ｌ４は、ｎ＋型シリコン基板を使用した場合の特性を示しており、常温時における容量値は４９．６ｐＦである。
直線Ｌ１〜Ｌ４から理解されるように、温度が上昇するに応じて、容量値変動率ΔＣｐがリニアに増加している。温度が１５０℃時では、容量値が、常温時よりも０．４％〜０．５％増加しているのが分かる。
以上のように、ＯＮＯ膜における窒化膜１２０の厚さｘに関して、２０Å≦ｘ≦１００Åを具備することにより、２５ｐｐｍ／℃≦温度係数ＴＣＲ≦４０ｐｐｍ／℃を達成できる。この数値の範囲であれば、常温〜１５０℃における容量値変動率ΔＣｐを０．５％以下に抑えることができる。
さらに、前述の図２４のグラフから、関係式（６）の５０Å≦ｘ≦２７０Åを参照して、窒化膜１２０の厚さｘの範囲を、５０Å≦ｘ≦１００Åと設定することにより、ＥＳＤ耐量の値ｙに関して、７００Ｖ≦ｙ≦１４００Ｖを実現できる。これにより、温度変化に強く、優れた信頼性を有するディスクリートキャパシタ１０１を提供できる。
＜ディスクリートキャパシタ１０１の製造方法＞
図２７は、図２０に示すディスクリートキャパシタ１０１の第１製造方法を説明するためのフローチャートである。図２８は、図２７の製造方法に適用される半導体ウエハ１３８の模式的な平面図である。図２９Ａ〜図２９Ｈは、図２７に示す製造方法の一工程を説明するための模式的な断面図である。
まず、図２８および図２９Ａに示すように、基板１０３の元基板としての半導体ウエハ１３８が用意される（ステップＳ１０１：半導体ウエハ用意）。半導体ウエハ１３８は、ｎ＋型のシリコンウエハ、ｎ−型のシリコンウエハ、ｐ＋型のシリコンウエハ、またはｐ−型のシリコンウエハであってもよい。本製造方法では、ｐ＋型のシリコンウエハの例を示している。
半導体ウエハ１３８の表面１３９は基板１０３の素子形成面１０４に対応しており、半導体ウエハ１３８の裏面１４０は基板１０３の裏面１０５に対応している。半導体ウエハ１３８の表面１３９には、複数のディスクリートキャパシタ１０１が形成されるチップ領域１４１が行列状に配列されて設定されている。互いに隣り合うチップ領域１４１の間には、境界領域１４２が設けられている。境界領域１４２は、略一定の幅を有する帯状の領域であり、直交する２方向に延びて格子状に形成されている。
次に、図２９Ｂに示すように、半導体ウエハ１３８の表面部にｎ型不純物が導入される。ｎ型不純物の導入は、ｎ型不純物としてのリン（Ｐ）を半導体ウエハ１３８の表面１３９に堆積させる、いわゆるリンデポ工程によって行う（ステップＳ１０２：リンデポ）。リンデポ工程とは、半導体ウエハ１３８を拡散炉内に搬入し、拡散炉内でＰＯＣｌ３ガスを流して行う熱処理によって、半導体ウエハ１３８の表面１３９にリンを堆積させる処理である。本参考例では、このようなリンデポ工程が、９２０℃の温度下で、３０分間実行される。次に、リンデポ工程を経て半導体ウエハ１３８の表面１３９に形成された酸化膜（図示せず）が、ウエットエッチングにより除去される（ステップＳ１０３：酸化膜除去）。エッチング液は、たとえばフッ酸である。
次に、半導体ウエハ１３８に導入されたｎ型不純物を活性化するための熱処理（ドライブイン処理）が行われる（ステップＳ１０４：熱処理（ドライブ））。ドライブイン処理は、９００℃の温度下で１０分間ドライ処理が実行され、１０００℃の温度下で４０分間ウェット処理が実行され、１０５０℃の温度下で２時間、窒素ガス雰囲気中で熱処理される。これにより、半導体ウエハ１３８の表面部に所定深さの不純物拡散層１１３が形成される。
次に、図２９Ｃに示すように、半導体ウエハ１３８の表面１３９に熱酸化処理が施される（ステップＳ１０５：熱酸化処理）。熱酸化処理は、９５０℃〜１０００℃の温度下で、１０時間〜４時間（本参考例では、１０００℃で４時間）実行される。これにより、半導体ウエハ１３８の表面１３９に所定厚さ（たとえば厚さ１００００Å）のシリコン酸化膜１１４が形成される。次に、シリコン酸化膜１１４上にレジストマスク（図示せず）が形成される（ステップＳ１０６：レジストマスク形成）。レジストマスクを用いたエッチングによって、第１および第２開口１１５，１１６がシリコン酸化膜１１４に形成される（ステップＳ１０７：開口形成）。
次に、図２９Ｄに示すように、半導体ウエハ１３８の表面１３９全域にボトム酸化膜１１９／窒化膜１２０／トップ酸化膜１２１（図２３も併せて参照）がこの順に堆積されて誘電体膜１１７（ＯＮＯ膜）が形成される（ステップＳ１０８：誘電体膜形成）。ボトム酸化膜１１９およびトップ酸化膜１２１は、熱酸化処理によって形成され、窒化膜１２０は、ＣＶＤ法によって形成される。このとき、たとえば、ボトム酸化膜１１９の厚さが５０Å〜１１０Å、窒化膜１２０の厚さが２０Å〜１００Å、トップ酸化膜１２１の厚さが５０Åとなるように、誘電体膜１１７が形成される。
次に、第２開口１１６を露出させる開口を選択的に有するレジストマスク（図示せず）が誘電体膜１１７上に形成される（ステップＳ１０９：レジストマスク形成）。レジストマスクを介するエッチング（たとえば反応性イオンエッチング）によって、第２開口１１６およびシリコン酸化膜１１４上に形成された誘電体膜１１７が選択的に除去される（ステップＳ１１０：ドライエッチング）。誘電体膜１１７が除去された後、必要に応じて、半導体ウエハ１３８の表面１３９が洗浄される。
次に、図２９Ｅに示すように、スパッタリングによって、上部電極膜１２２およびコンタクト電極膜１２５を構成する電極膜が半導体ウエハ１３８上に形成される（ステップＳ１１１：電極膜形成）。本参考例では、ＡｌＳｉＣｕからなる電極膜（たとえば厚さ１００００Å）が形成される。そして、電極膜上に、スリット１３０に対応する開口パターンを有するレジストマスク（図示せず）が形成される（ステップＳ１１２：レジストマスク形成）。レジストマスクを介するエッチング（たとえば反応性イオンエッチング）によって、電極膜にスリット１３０が形成される（ステップＳ１１３：電極膜パターニング）。これにより、電極膜が、上部電極膜１２２およびコンタクト電極膜１２５に分離される。
次に、図２９Ｆに示すように、レジストマスクを剥離した後、たとえばＣＶＤ法によって窒化膜のパッシベーション膜１３１が形成される（ステップＳ１１４：パッシベーション膜形成）。次に、感光性ポリイミド等を塗布することにより樹脂膜１３２が形成される（ステップＳ１１５：ポリイミド塗布）。次に、パッド開口１３３，１３４に対応するパターンで樹脂膜１３２を露光する。その後、樹脂膜１３２が現像される（ステップＳ１１６：露光・現像）。次に、必要に応じて、樹脂膜１３２をキュアするための熱処理が行われる（ステップＳ１１７：ポリイミドキュア）。そして、樹脂膜１３２をマスクとしたドライエッチング（たとえば反応性イオンエッチング）によってパッシベーション膜１３１が除去される（ステップＳ１１８：パッド開口形成）。これにより、パッド開口１３３，１３４が形成される。
次に、図２９Ｇに示すように、境界領域１４２（図２７も併せて参照）に切断用の溝１４３を形成するためのレジストパターン１４４が形成される（ステップＳ１１９：レジストマスク形成）。レジストパターン１４４は、境界領域１４２に整合する格子状の開口１４４ａを有している。レジストパターン１４４を介してプラズマエッチングが行われる（ステップＳ１２０：溝形成）。これにより、半導体ウエハ１３８が表面１３９から所定の深さまでエッチングされて、境界領域１４２に沿った切断用の溝１４３が形成される。溝１４３の内壁面からは、不純物拡散層１１３が露出している。
切断用の溝１４３に取り囲まれたチップ領域１４１に半製品１４５が１つずつ位置している。これらの半製品１４５は、行列状に整列配置されている。このように切断用の溝１４３を形成することによって、半導体ウエハ１３８を複数のチップ領域１４１毎に分離可能にする。切断用の溝１４３が形成された後、レジストパターン１４４は、剥離される。
次に、図２９Ｈに示すように、ＣＶＤ法によって、ＵＳＧからなるパッシベーション膜１３１が、切断用の溝１４３の内周面（底面および側面）に形成される。次に、パッド開口１３３，１３４を埋め戻すように、Ｎｉ層、Ｐｄ層およびＡｕ層がこの順でめっき成膜される（ステップＳ１２１：接続電極形成）。これにより、第１および第２接続電極１２８，１２９が形成される。次に、半導体ウエハ１３８が裏面１４０側から、切断用の溝１４３の底面に到達するまで研削される（ステップＳ１２２：裏面研削／個片化）。これにより、複数のチップ領域１４１が個片化され、ディスクリートキャパシタ１０１を得ることができる。
以上のように、切断用の溝１４３を形成してから半導体ウエハ１３８を裏面１０５側から研削すれば、半導体ウエハ１３８に形成された複数のチップ領域１４１を一斉に個片化できる。これにより、半導体ウエハ１３８から切り出されたチップのサイズをパッケージのサイズとして有するウエハレベルチップサイズパッケージからなるディスクリートキャパシタ１０１を製造できる。よって、製造時間の短縮によってディスクリートキャパシタ１０１の生産性の向上を図ることができる。なお、完成した基板１０３の裏面１０５を研磨やエッチングすることによって鏡面化して裏面１０５を綺麗にしてもよい。
また、下部電極を兼ねる不純物拡散層１１３が基板１０３の表面部全域に形成されている。したがって、製造時に、上部電極膜１２２が設計した位置に対してずれて形成されても、上部電極膜１２２全体を確実に不純物拡散層１１３に対向させることができる。そのため、位置ずれ等の設計ばらつきに強いディスクリートキャパシタ１０１を提供できる。
＜第２参考例＞
図３０は、第２参考例に係るディスクリートキャパシタ１０２の模式的な平面図である。
ディスクリートキャパシタ１０２が、前述の第１参考例に係るディスクリートキャパシタ１０１と異なる点は、上部電極膜１２２に代えて、上部電極膜１４９が形成されている点である。その他の構成は、前述のディスクリートキャパシタ１０１と同様である。図３０において、前述の図２１に示された各部と対応する部分には同一の参照符号を付して、説明を省略する。
上部電極膜１４９は、パッド領域１５０と、パッド領域１５０に電気的に接続されたベース領域１５１と、パッド領域１５０の一つの長辺（素子形成面１０４の内方領域側の長辺）に沿って形成され、パッド領域１５０およびベース領域１５１を接続するための複数のヒューズ１５２とを有している。
パッド領域１５０は、基板１０３の一端部側において、当該基板１０３の長辺１０７に沿って長方形状に形成されており、前述の誘電体膜１１７（ＯＮＯ膜）を挟んで不純物拡散層１１３と対向している。パッド領域１５０に、第１接続電極１２８が接続されている。
ベース領域１５１は、複数の電極膜部分１５３〜１６０に分割（分離）されている。各電極膜部分１５３〜１６０は、いずれも矩形形状に形成されていて、ヒューズ１５２からコンタクト電極膜１２５に向かって帯状に延びている。電極膜部分１５６〜１６０は、ヒューズ１５２を介してパッド領域１５０の端縁からコンタクト電極膜１２５の端縁までの範囲に渡って延びて形成されており、電極膜部分１５３〜１５５は、それよりも短く形成されている。つまり、複数の電極膜部分１５３〜１６０は、複数種類の対向面積で、誘電体膜１１７を挟んで不純物拡散層１１３に対向している。
より具体的には、電極膜部分１５３〜１６０の不純物拡散層１１３に対する対向面積は、１：２：４：８：１６：３２：６４：６４となるように定められていてもよい。すなわち、複数の電極膜部分１５３〜１６０は、公比が２の等比数列をなすように設定された対向面積を有している。より具体的に、電極膜部分１５３〜１５６は、基板１０３の長辺１０７に沿う長手方向の幅が等しく、長さの比を１：２：４：８に設定した帯状に形成されている。また、電極膜部分１５６〜１６０は、基板１０３の長辺１０６に沿う長手方向の長さが等しく、幅の比を１：２：４：８：８に設定した帯状に形成されている。むろん、このような等比数列は、公比が２以外の数であってもよい。また、ベース領域１５１は、電極膜部分１５３〜１６０よりも多い電極膜部分に分割されていてもよい。
このように、各電極膜部分１５３〜１６０と、誘電体膜１１７を挟んで対向する不純物拡散層１１３とによって、互いに異なる容量値を有する複数のキャパシタ要素Ｃ１１１〜Ｃ１１９が形成されている。キャパシタ要素Ｃ１１１は、パッド領域１５０が誘電体膜１１７を挟んで不純物拡散層１１３と対向することにより形成されている。一方、キャパシタ要素Ｃ１１２〜Ｃ１１９は、電極膜部分１５３〜１６０が誘電体膜１１７を挟んで不純物拡散層１１３と対向することにより形成されている。
複数の電極膜部分１５３〜１６０は、１つまたは複数個のヒューズ１５２と一体的に形成されており、当該ヒューズ１５２およびパッド領域１５０を介して第１接続電極１２８に電気的に接続されている。面積の比較的小さな電極膜部分１５３〜１５６は、一つのヒューズ１５２によってパッド領域１５０に接続されており、面積の比較的大きな電極膜部分１５７〜１６０は複数個のヒューズ１５２を介してパッド領域１５０に接続されている。全てのヒューズ１５２が用いられる必要はなく、本参考例では、一部のヒューズ１５２は未使用である。
ヒューズ１５２は、パッド領域１５０との接続のための第１幅広部１６１と、電極膜部分１５３〜１６０との接続のための第２幅広部１６２と、第１および第２幅広部１６１，１６２の間を接続する幅狭部１６３とを含む。幅狭部１６３は、レーザ光によって切断（溶断）できるように構成されている。それによって、電極膜部分１５３〜１６０のうち不要な電極膜部分１５３〜１６０を、ヒューズ１５２の切断によって第１および第２接続電極１２８，１２９から電気的に分離できる。
図３１は、図３０に示すディスクリートキャパシタ１０２の電気回路図である。
図３１に示すように、第１および第２接続電極１２８，１２９間に複数のキャパシタ要素Ｃ１１１〜Ｃ１１９が並列に接続されている。各キャパシタ要素Ｃ１１１〜Ｃ１１９と第１接続電極１２８との間には、一つまたは複数のヒューズ１５２でそれぞれ構成されたヒューズＦ１１１〜Ｆ１１８が直列に介装されている。一方、キャパシタ要素Ｃ１１１と第１接続電極１２８との間には、ヒューズが介装されておらず、キャパシタ要素Ｃ１１１は、第１接続電極１２８に対して直接接続されている。
ヒューズＦ１１１〜Ｆ１１８が全て接続されているときは、ディスクリートキャパシタ１０２の容量値は、キャパシタ要素Ｃ１１１〜Ｃ１１９の容量値の総和に等しい。複数のヒューズＦ１１１〜Ｆ１１８から選択した１つまたは２つ以上のヒューズ１５２を切断すると、当該切断されたヒューズ１５２に対応するキャパシタ要素が切り離され、当該切り離されたキャパシタ要素の容量値だけディスクリートキャパシタ１０２の容量値が減少する。ヒューズＦ１１１〜Ｆ１１８の全てを切断した場合、ディスクリートキャパシタ１０２の容量値は、キャパシタ要素Ｃ１１１の容量値となる。
そこで、不純物拡散層１１３とパッド領域１５０との間の容量値（キャパシタ要素Ｃ１１１〜Ｃ１１９の総容量値）を測定し、その後に所望の容量値に応じてヒューズＦ１１１〜Ｆ１１８から適切に選択した一つまたは複数のヒューズ１５２をレーザ光で溶断すれば、所望の容量値への合わせ込み（レーザトリミング）を行うことができる。特に、キャパシタ要素Ｃ１１２〜Ｃ１１９の容量値が、公比２の等比数列をなすように設定されていれば、最小の容量値（当該等比数列の初項の値）であるキャパシタ要素Ｃ１１２の容量値に対応する精度で目標の容量値へと合わせ込む微調整が可能である。また、ヒューズＦ１１１〜Ｆ１１８から切断すべきヒューズ１５２を適切に選択することで、任意の容量値のディスクリートキャパシタ１０２を提供できる。
＜ディスクリートキャパシタ１０２の製造方法＞
図３２は、図３０に示すディスクリートキャパシタ１０２の製造方法を説明するためのフローチャートである。
ディスクリートキャパシタ１０２を製造するには、図２７に示すステップＳ１１２のレジストマスク形成工程およびステップＳ１１３の電極膜パターニング工程に代えて、図３２に示すステップＳ１３１〜ステップＳ１３５の工程を実行すれば良い。
つまり、ステップＳ１１１において電極膜が形成された後、電極膜の表面に上部電極膜１４９の最終形状に対応したレジストマスクが形成される（ステップＳ１３１：レジストマスク形成）。レジストマスクを介するエッチングにより、電極膜が、上部電極膜１４９およびコンタクト電極膜１２５に整形される（ステップＳ１３２：電極膜パターニング）。電極膜のパターニングのためのエッチングは、燐酸等のエッチング液を用いたウエットエッチングによって行ってもよいし、反応性イオンエッチングによって行ってもよい。
次に、上部電極膜１４９とコンタクト電極膜１２５とに検査用プローブを押し当てて、複数のキャパシタ要素Ｃ１１１〜Ｃ１１９の総容量値が測定される（ステップＳ１３３：総容量値測定）。測定された総容量値に基づき、目的とするディスクリートキャパシタ１０２の容量値に応じて、切り離すべきキャパシタ要素、すなわち切断すべきヒューズ１５２が選択される（ステップＳ１３４：切断対象のヒューズ選択）。
次に、半導体ウエハ１３８上の全面にたとえば窒化膜からなるカバー膜が形成される。カバー膜の形成は、プラズマＣＶＤ法によって行われてもよい。カバー膜は、パターニングされた上部電極膜１４９を覆い、上部電極膜１４９が形成されていない領域では誘電体膜１１７を覆う。カバー膜は、ヒューズ１５２領域においてはヒューズ１５２を覆う。
この状態から、ヒューズ１５２を溶断するためのレーザトリミングが行われる（ステップＳ１３５：レーザトリミング）。すなわち、キャパシタの総容量値の測定結果に応じて選択されたヒューズ１５２にレーザ光を当てて、そのヒューズ１５２の幅狭部１６３が溶断される。これにより、対応するキャパシタ要素がパッド領域１５０から切り離される。ヒューズ１５２にレーザ光を当てるとき、カバー膜の働きによって、ヒューズ１５２の近傍にレーザ光のエネルギーが蓄積され、それによって、ヒューズ１５２が溶断する。
以上のように、ディスクリートキャパシタ１０２によれば、図３０および図３１に示すように、第１接続電極１２８の直下には、第１接続電極１２８に直接接続されたキャパシタ要素Ｃ１１１が設けられている。さらに、第１および第２接続電極１２８，１２９の間に、ヒューズＦ１１１〜Ｆ１１８によって切り離し可能な複数のキャパシタ要素Ｃ１１２〜Ｃ１１９が設けられている。キャパシタ要素Ｃ１１２〜Ｃ１１９は、異なる容量値を有する複数のキャパシタ要素、より具体的には等比数列をなすように容量値が設定された複数のキャパシタ要素を含んでいる。これにより、ヒューズＦ１１１〜Ｆ１１８から１つまたは複数のヒューズ１５２を選択してレーザ光で溶断することにより、設計を変更することなく複数種類の容量値に対応でき、かつ所望の容量値に正確に合わせ込むことができるディスクリートキャパシタ１０２を提供できる。
＜第３参考例＞
図３３は、第３参考例に係るディスクリートキャパシタ２０１の模式的な斜視図である。図３４は、図３３に示すディスクリートキャパシタ２０１の模式的な平面図である。図３５は、図３４に示す切断面線XXXV-XXXVから見た断面図である。
ディスクリートキャパシタ２０１は、ウエハから切り出されたチップのサイズをパッケージのサイズとして有するウエハレベルチップサイズパッケージからなる微小なチップ部品であり、本体部を構成する基板２０３を含む。基板２０３は、半導体基板である。基板２０３としては、ｎ−型のシリコン基板、ｎ＋型のシリコン基板、ｐ−型のシリコン基板、またはｐ＋型のシリコン基板を採用できる。本参考例では、基板２０３として、ｐ＋型のシリコン基板が採用された例について説明する。抵抗値に関して、ｎ−型のシリコン基板の抵抗値は２Ω〜３Ωであり、ｎ＋型のシリコン基板の抵抗値は１．３ｍΩであり、ｐ−型のシリコン基板の抵抗値は２５Ω〜３０Ωであり、ｐ＋型のシリコン基板の抵抗値は３ｍΩであることが好ましい。
基板２０３は、一端部および他端部を有する略長方体形状に形成されている。基板２０３の平面形状は、長手方向に沿う長辺２０６の長さＬ２０１が、０．３ｍｍ〜０．６ｍｍであり、短手方向に沿う短辺２０７の長さＤ２０１が、０．１５ｍｍ〜０．３ｍｍである。また、基板２０３の厚さＴ２０１は、たとえば０．１ｍｍである。つまり、基板２０３としては、いわゆる０６０３チップ、０４０２チップ、０３０１５チップ等が適用される。
基板２０３の各コーナー部２０８は、平面視で面取りされたラウンド形状であってもよい。ラウンド形状であれば、製造工程や実装時におけるチッピングを抑制できる構造となる。基板２０３の表面の内方部にキャパシタが形成されている。以下では、キャパシタが形成されている側の表面を素子形成面２０４といい、その反対側の面を裏面２０５という。
基板２０３の表面部には、ｎ＋型の不純物拡散層２１３が形成されている。本参考例では、不純物拡散層２１３が、基板２０３の表面部の全域に形成され、基板２０３の側面から露出している。不純物拡散層２１３は、たとえばｎ型不純物の一例としてのリン（Ｐ）が導入された領域である。特に、不純物拡散層２１３の表面部の不純物濃度は、５×１０１９ｃｍ−３以上（より具体的には、５×１０１９ｃｍ−３〜２×１０２０ｃｍ−３）である。不純物拡散層２１３の表面部とは、基板２０３の素子形成面２０４から深さ方向に０μｍ〜３μｍ程度（より具体的には、１μｍ程度）の深さまでの範囲のことをいう。
基板２０３が、ｎ＋型のシリコン基板の場合、ｎ＋型の不純物拡散層２１３は、ｎ＋型のシリコン基板の不純物濃度と等しい不純物濃度を有していることが好ましい。つまり、この場合、ｎ＋型のシリコン基板およびｎ＋型の不純物拡散層２１３は、見かけ上、１つのｎ型の半導体基板を構成している。このとき、ｎ型の半導体基板（ｎ＋型のシリコン基板）は、その表面部から深さ方向に向けて、同一の不純物濃度プロファイル（たとえば、１×１０２０ｃｍ−３）を有していることが好ましい。
基板２０３上において、第１および第２接続電極２２８，２２９が互いに間隔を空けて形成されている。第１接続電極２２８は、基板２０３の一端部側に形成されている。また、第２接続電極２２９は、基板２０３の他端部側に形成されている。第１および第２接続電極２２８，２２９は、基板２０３の短辺２０７に沿って、平面視略長方形状に形成されている。
基板２０３の素子形成面２０４には、第１および第２接続電極２２８，２２９間の対向方向の中央部を横切る横断線Ａを境に、第１キャパシタ領域２０４ａおよび第２キャパシタ領域２０４ｂが、それぞれ平面視四角形状に区画されている。
基板２０３の素子形成面２０４には、表面絶縁膜の一例としてのシリコン酸化膜２１４が形成されている。シリコン酸化膜２１４は、第１キャパシタ領域２０４ａにおける不純物拡散層２１３を選択的に露出させる第１開口２１５と、第２キャパシタ領域２０４ｂにおける不純物拡散層２１３を選択的に露出させる第２開口２１６とを有している。シリコン酸化膜２１４の厚さは、たとえば８０００Å〜１２０００Å（本参考例では、１００００Å）である。
第１開口２１５は、基板２０３の長辺２０６および短辺２０７に沿って、基板２０３の一端部側から基板２０３の他端部側に向けて延びるように平面視略四角形状に形成されている（図３４の破線部参照）。
第２開口２１６は、第１開口２１５から間隔を空けて、第１開口２１５と同一形状および同一面積で形成されている。つまり、第２開口２１６は、基板２０３の長辺２０６および短辺２０７に沿って、基板２０３の他端部側から基板２０３の一端部側に向けて延びるように平面視略四角形状に形成されている（図３４の破線部参照）。第１および第２開口２１５，２１６は、横断線Ａを挟んで互いに対向している。
基板２０３上には、第１開口２１５から露出する不純物拡散層２１３の表面を覆う第１誘電体膜２１７と、第２開口２１６から露出する不純物拡散層２１３の表面を覆う第２誘電体膜２１８と、第１誘電体膜２１７を覆う第１電極の一例としての第１上部電極膜２２２と、第２誘電体膜２１８を覆う第２電極の一例としての第２上部電極膜２２５とが形成されている。
第１誘電体膜２１７は、不純物拡散層２１３の表面に接しており、基板２０３の一端部側から他端部側に向けて延びるように平面視略四角形状に形成されている。より具体的に、第１誘電体膜２１７は、当該不純物拡散層２１３の表面からシリコン酸化膜２１４の側部に沿って形成されており、シリコン酸化膜２１４の側部および上部の一部を覆うオーバラップ部２１７ａを含む。
第２誘電体膜２１８は、第１誘電体膜２１７と同一形状および同一面積で形成されている。つまり、第２誘電体膜２１８は、不純物拡散層２１３の表面に接しており、基板２０３の他端部側から一端部側に向けて延びるように平面視略四角形状に形成されている。より具体的に、第２誘電体膜２１８は、当該不純物拡散層２１３の表面からシリコン酸化膜２１４の側部に沿って形成されており、シリコン酸化膜２１４の側部および上部の一部を覆うオーバラップ部２１８ａを含む。本参考例における第１および第２誘電体膜２１７，２１８は、複数の絶縁膜が積層された積層構造を有している。以下、図３６を参照して、第１および第２誘電体膜２１７，２１８の構成を具体的に説明する。
図３６は、図３５に示す第１誘電体膜２１７を含む領域を拡大した断面図である。なお、第２誘電体膜２１８の構成は、第１誘電体膜２１７の構成と同等であるので、図３６では、第２誘電体膜２１８の説明を包含するものとして、第１誘電体膜２１７の構成について説明する。
図３６に示すように、第１誘電体膜２１７（第２誘電体膜２１８）は、ボトム酸化膜２１９／窒化膜２２０／トップ酸化膜２２１の順に積層されたＯＮＯ膜である。ボトム酸化膜２１９およびトップ酸化膜２２１は、ＳｉＯ２膜からなり、窒化膜２２０は、ＳｉＮ膜からなる。第１誘電体膜２１７（第２誘電体膜２１８）の総厚さは、１２０Å〜７００Åであることが好ましい。より具体的に、ボトム酸化膜２１９の厚さは、たとえば５０Å〜２００Åであり、窒化膜２２０の厚さは、たとえば２０Å〜３００Åであり、トップ酸化膜２２１の厚さは、たとえば５０Å〜２００Åであってもよい。
また、第１誘電体膜２１７（第２誘電体膜２１８）は、ＯＮＯ膜に代えて、酸化膜であってもよい。第１誘電体膜２１７（第２誘電体膜２１８）が酸化膜からなる場合、厳密には、前述のＯＮＯ膜から窒化膜２２０が取り除かれたボトム酸化膜２１９／トップ酸化膜２２１であり、各酸化膜２１９，２２１の厚さは、いずれも２００Å〜２６０Åである。
第１上部電極膜２２２は、第１誘電体膜２１７の平面形状に倣って形成されている。つまり、第１上部電極膜２２２は、平面視において、第１誘電体膜２１７と同一形状および同一面積で形成されている。第１上部電極膜２２２は、第１誘電体膜２１７を挟んで不純物拡散層２１３と対向しており、シリコン酸化膜２１４の側部および上部の一部を覆うオーバラップ部２２２ａを含む。
また、第１上部電極膜２２２は、第１誘電体膜２１７を挟んで不純物拡散層２１３と対向する第１パッド領域２２３および第１ベース領域２２４を有している。つまり、本参考例では、第１パッド領域２２３および第１ベース領域２２４が一体となった第１上部電極膜２２２と、第１誘電体膜２１７と、下部電極としての不純物拡散層２１３とによって、第１キャパシタ要素Ｃ２０１が構成されている。
第２上部電極膜２２５は、第１上部電極膜２２２と同一形状および同一面積で形成されている。つまり、第２上部電極膜２２５は、第２誘電体膜２１８の平面形状に倣って、第２誘電体膜２１８と同一形状および同一面積で形成されている。第２上部電極膜２２５は、当該第２誘電体膜２１８を挟んで不純物拡散層２１３と対向しており、シリコン酸化膜２１４の側部および上部の一部を覆うオーバラップ部２２５ａを含む。
また、第２上部電極膜２２５は、第２誘電体膜２１８を挟んで不純物拡散層２１３と対向する第２パッド領域２２６および第２ベース領域２２７を有している。つまり、本参考例では、第２パッド領域２２６および第２ベース領域２２７が一体となった第２上部電極膜２２５と、第２誘電体膜２１８と、下部電極としての不純物拡散層２１３とによって、第２キャパシタ要素Ｃ２０２が構成されている。第２キャパシタ要素Ｃ２０２は、第１キャパシタ要素Ｃ２０１の容量値と等しい容量値を有している。
第１および第２上部電極膜２２２，２２５は同一の導電材料からなっており、たとえば、Ａｌ，ＡｌＣｕ，ＡｌＳｉＣｕ等の導電材料を例示できる。第１および第２上部電極膜２２２，２２５は、シリコン酸化膜２１４上において、第１および第２上部電極膜２２２，２２５の各周縁部を縁取るスリット２３０によって、電気的に分離されている。
シリコン酸化膜２１４上には、第１および第２上部電極膜２２２，２２５を覆うようにパッシベーション膜２３１および樹脂膜２３２がこの順に形成されている。また、パッシベーション膜２３１は、基板２０３の側面にも形成されている。基板２０３の側面を被覆するパッシベーション膜２３１は、基板２０３の側面において不純物拡散層２１３を被覆している。パッシベーション膜２３１は、たとえば窒化シリコン、またはＵＳＧ（Undoped Silicate Glass）を含み、樹脂膜２３２は、たとえばポリイミドからなる。パッシベーション膜２３１および樹脂膜２３２は、保護膜を構成しており、第１および第２上部電極膜２２２，２２５、ならびに素子形成面２０４への水分の浸入を抑制または防止すると共に、外部からの衝撃等を吸収し、ディスクリートキャパシタ２０１の耐久性の向上に寄与している。
パッシベーション膜２３１および樹脂膜２３２には、第１および第２パッド領域２２３，２２６を選択的に露出させるパッド開口２３３，２３４が形成されている。パッド開口２３３，２３４を埋め戻すように第１および第２接続電極２２８，２２９が形成されている。
第１接続電極２２８は、基板２０３の一端部側において、第１上部電極膜２２２の第１パッド領域２２３と接続されている。また、第２接続電極２２９は、基板２０３の他端部側において、第２上部電極膜２２５の第２パッド領域２２６と接続されている。第１および第２接続電極２２８，２２９は、樹脂膜２３２の表面から突出していて、樹脂膜２３２よりも高い位置（基板２０３から遠い位置）に表面を有しており、パッド開口２３３，２３４の開口端から樹脂膜２３２の表面に跨るオーバラップ部を有している。図３５では、図示を省略しているが、第１および第２接続電極２２８，２２９は、Ｎｉ層、Ｐｄ層およびＡｕ層を素子形成面２０４側からこの順で有している。
第１および第２接続電極２２８，２２９のそれぞれにおいて、Ｎｉ層は各接続電極の大部分を占めており、Ｐｄ層およびＡｕ層は、Ｎｉ層に比べて格段に薄く形成されている。Ｎｉ層は、ディスクリートキャパシタ２０１が実装基板に実装された際に、第１および第２接続電極２２８，２２９の導電材料と、はんだとを中継する役割を有している。なお、第１および第２接続電極２２８，２２９は、樹脂膜２３２の表面よりも低い位置（基板２０３に近い位置）に表面を有していてもよい。
＜ディスクリートキャパシタ２０１の製造方法＞
図３７は、図３３に示すディスクリートキャパシタ２０１の製造方法を説明するためのフローチャートである。図３８は、図３７の製造方法に適用される半導体ウエハ２３８の模式的な平面図である。図３９Ａ〜図３９Ｈは、図３７に示す製造方法の一工程を説明するための模式的な断面図である。
まず、図３８および図３９Ａに示すように、基板２０３の元基板としての半導体ウエハ２３８が用意される（ステップＳ２０１：半導体ウエハ用意）。半導体ウエハ２３８は、ｎ＋型のシリコンウエハ、ｎ−型のシリコンウエハ、ｐ＋型のシリコンウエハ、またはｐ−型のシリコンウエハであってもよい。本製造方法では、ｐ＋型のシリコンウエハの例を示している。
半導体ウエハ２３８の表面２３９は基板２０３の素子形成面２０４に対応しており、半導体ウエハ２３８の裏面２４０は基板２０３の裏面２０５に対応している。半導体ウエハ２３８の表面２３９には、複数のディスクリートキャパシタ２０１が形成されるチップ領域２４１が行列状に配列されて設定されている。互いに隣り合うチップ領域２４１の間には、境界領域２４２が設けられている。境界領域２４２は、略一定の幅を有する帯状の領域であり、直交する２方向に延びて格子状に形成されている。
次に、図３９Ｂに示すように、半導体ウエハ２３８の表面部にｎ型不純物が導入される。ｎ型不純物の導入は、ｎ型不純物としてのリン（Ｐ）を半導体ウエハ２３８の表面２３９に堆積させる、いわゆるリンデポ工程によって行う（ステップＳ２０２：リンデポ）。リンデポ工程とは、半導体ウエハ２３８を拡散炉内に搬入し、拡散炉内でＰＯＣｌ３ガスを流して行う熱処理によって、半導体ウエハ２３８の表面２３９にリンを堆積させる処理である。本参考例では、このようなリンデポ工程が、９２０℃の温度下で、３０分間実行される。次に、リンデポ工程を経て半導体ウエハ２３８の表面２３９に形成された酸化膜（図示せず）が、ウエットエッチングにより除去される（ステップＳ２０３：酸化膜除去）。エッチング液は、たとえばフッ酸である。
次に、半導体ウエハ２３８に導入されたｎ型不純物を活性化するための熱処理（ドライブイン処理）が行われる（ステップＳ２０４：熱処理（ドライブ））。ドライブイン処理は、９００℃の温度下で１０分間ドライ処理が実行され、１０００℃の温度下で４０分間ウェット処理が実行され、１０５０℃の温度下で２時間、窒素ガス雰囲気中で熱処理される。これにより、半導体ウエハ２３８の表面部に所定深さの不純物拡散層２１３が形成される。
次に、図３９Ｃに示すように、半導体ウエハ２３８の表面２３９に熱酸化処理が施される（ステップＳ２０５：熱酸化処理）。熱酸化処理は、９５０℃〜１０００℃の温度下で、４時間〜１０時間（本参考例では、１０００℃で４時間）実行される。これにより、半導体ウエハ２３８の表面２３９に所定厚さ（たとえば厚さ１００００Å）のシリコン酸化膜２１４が形成される。次に、シリコン酸化膜２１４上にレジストマスク（図示せず）が形成される（ステップＳ２０６：レジストマスク形成）。レジストマスクを用いたエッチングによって、第１および第２開口２１５，２１６がシリコン酸化膜２１４に形成される（ステップＳ２０７：開口形成）。
次に、図３９Ｄに示すように、半導体ウエハ２３８の表面２３９全域にボトム酸化膜２１９／窒化膜２２０／トップ酸化膜２２１（図３６も併せて参照）がこの順に堆積されて第１および第２誘電体膜２１７，２１８を構成する誘電体膜（ＯＮＯ膜）が形成される（ステップＳ２０８：誘電体膜形成）。ボトム酸化膜２１９およびトップ酸化膜２２１は、熱酸化処理によって形成され、窒化膜２２０は、ＣＶＤ法によって形成される。
次に、図３９Ｅに示すように、スパッタリングによって、第１および第２上部電極膜２２２，２２５を構成する電極膜が半導体ウエハ２３８上に形成される（ステップＳ２０９：電極膜形成）。本参考例では、ＡｌＳｉＣｕからなる電極膜（たとえば厚さ１００００Å）が形成される。そして、電極膜上に、スリット２３０に対応する開口パターンを有するレジストマスク（図示せず）が形成される（ステップＳ２１０：レジストマスク形成）。レジストマスクを介するエッチング（たとえば反応性イオンエッチング）によって、電極膜および誘電体膜が一括除去されて、スリット２３０が形成される（ステップＳ２１１：電極膜パターニング）。これにより、電極膜が、第１および第２上部電極膜２２２，２２５に分離されると共に、誘電体膜が、第１および第２誘電体膜２１７，２１８に分離される。
次に、図３９Ｆに示すように、レジストマスクを剥離した後、たとえばＣＶＤ法によって窒化膜のパッシベーション膜２３１が形成される（ステップＳ２１２：パッシベーション膜形成）。次に、感光性ポリイミド等を塗布することにより樹脂膜２３２が形成される（ステップＳ２１３：ポリイミド塗布）。次に、パッド開口２３３，２３４に対応するパターンで樹脂膜２３２を露光する。その後、樹脂膜２３２が現像される（ステップＳ２１４：露光・現像）。次に、必要に応じて、樹脂膜２３２をキュアするための熱処理が行われる（ステップＳ２１５：ポリイミドキュア）。
そして、樹脂膜２３２をマスクとしたドライエッチング（たとえば反応性イオンエッチング）によってパッシベーション膜２３１が除去される（ステップＳ２１６：パッド開口形成）。これにより、パッド開口２３３，２３４が形成される。
次に、図３９Ｇに示すように、境界領域２４２（図３８も併せて参照）に切断用の溝２４３を形成するためのレジストマスク２４４が形成される（ステップＳ２１７：レジストマスク形成）。レジストマスク２４４は、境界領域２４２に整合する格子状の開口２４４ａを有している。レジストマスク２４４を介してプラズマエッチングが行われる（ステップＳ２１８：溝形成）。これにより、半導体ウエハ２３８が表面２３９から所定の深さまでエッチングされて、境界領域２４２に沿った切断用の溝２４３が形成される。溝２４３の内壁面からは、不純物拡散層２１３が露出している。
切断用の溝２４３に取り囲まれたチップ領域２４１に半製品２４５が１つずつ位置している。これらの半製品２４５は、行列状に整列配置されている。このように切断用の溝２４３を形成することによって、半導体ウエハ２３８を複数のチップ領域２４１毎に分離可能にする。切断用の溝２４３が形成された後、レジストマスク２４４は、剥離される。
次に、図３９Ｈに示すように、ＣＶＤ法によって、ＵＳＧからなるパッシベーション膜２３１が、切断用の溝２４３の内周面（底面および側面）に形成される。次に、パッド開口２３３，２３４を埋め戻すように、Ｎｉ層、Ｐｄ層およびＡｕ層がこの順でめっき成膜される（ステップＳ２１９：接続電極形成）。これにより、第１および第２接続電極２２８，２２９が形成される。次に、半導体ウエハ２３８が裏面２４０側から、切断用の溝２４３の底面に到達するまで研削される（ステップＳ２２０：裏面研削／個片化）。これにより、複数のチップ領域２４１が個片化されて、ディスクリートキャパシタ２０１を得ることができる。
このように、切断用の溝２４３を形成してから半導体ウエハ２３８を裏面２０５側から研削すれば、半導体ウエハ２３８に形成された複数のチップ領域２４１を一斉に個片化できる。これにより、半導体ウエハ２３８から切り出されたチップのサイズをパッケージのサイズとして有するウエハレベルチップサイズパッケージからなるディスクリートキャパシタ２０１を製造できる。よって、製造時間の短縮によってディスクリートキャパシタ２０１の生産性の向上を図ることができる。なお、完成した基板２０３の裏面２０５を研磨やエッチングすることによって鏡面化して裏面２０５を綺麗にしてもよい。
また、ステップＳ２１１の電極膜パターニング工程において、電極膜が、第１および第２上部電極膜２２２，２２５に分離されると同時に、誘電体膜が、第１および第２誘電体膜２１７，２１８に分離される。したがって、半導体ウエハ２３８に第１キャパシタ要素Ｃ２０１および第２キャパシタ要素Ｃ２０２が一括して形成されるので、製造工程が煩雑化することがない。
また、このような第１キャパシタ要素Ｃ２０１および第２キャパシタ要素Ｃ２０２の各容量値は、不純物拡散層２１３と対向する第１および第２ベース領域２２４，２２７の各面積を変更することによって調節できる。第１および第２ベース領域２２４，２２７の各面積は、ステップＳ２１０のレジストマスク形成工程におけるレジストマスクのレイアウトを変更することにより調節可能である。したがって、たとえば、不純物拡散層２１３と対向する第１および第２ベース領域２２４，２２７の各面積を半分にすることにより、第１および第２ベース領域２２４，２２７の各容量値を半分にできる。さらに、第１および第２ベース領域２２４，２２７の面積をゼロにすることにより、第１キャパシタ要素Ｃ２０１および第２キャパシタ要素Ｃ２０２の各容量値を第１および第２パッド領域２２３，２２６と不純物拡散層２１３との間の容量値に設定できる。
また、下部電極を兼ねる不純物拡散層２１３が半導体ウエハ２３８の表面部全域に形成されている。したがって、製造時に、第１および第２上部電極膜２２２，２２５が設計した位置に対してずれて形成されても、確実に第１および第２上部電極膜２２２，２２５の全体を不純物拡散層２１３に対向させることができる。よって、位置ずれ等の設計ばらつきに強く、種々の容量値を有するディスクリートキャパシタ２０１を容易に製造し、提供できる。
＜ディスクリートキャパシタ２０１の電気的特性＞
次に、図４０および図４１を参照して、参考例に係るディスクリートキャパシタ２１０および第３参考例に係るディスクリートキャパシタ２０１の各電気的特性について説明する。図４０は、参考例に係るディスクリートキャパシタ２１０の電気回路図である。図４１は、図３３に示すディスクリートキャパシタ２０１の電気回路図である。
参考例に係るディスクリートキャパシタ２１０が、ディスクリートキャパシタ２０１と異なる点は、第２誘電体膜２１８が取り除かれて、第２上部電極膜２２５と不純物拡散層２１３とが直接接続されている点である。参考例に係るディスクリートキャパシタ２１０によれば、第１誘電体膜２１７を挟んで不純物拡散層２１３と対向する第１上部電極膜２２２を上部電極とし、不純物拡散層２１３を下部電極とする第１キャパシタ要素Ｃ２０１が形成されている。
図４０の電気回路図に示すように、参考例に係るディスクリートキャパシタ２１０の場合、第１キャパシタ要素Ｃ２０１に対して、一方の電極（図４０では、第２接続電極２２９）のみに、不純物拡散層２１３の内部抵抗Ｒが接続されている。したがって、第１および第２接続電極２２８，２２９間の構成は、電気回路的に対称ではない。
つまり、第１接続電極２２８を正極（＋）とし、第２接続電極２２９を負極（−）とした場合、電子は、第２接続電極２２９から内部抵抗Ｒを通過して、第１キャパシタ要素Ｃ２０１の負極側に帯電する。一方、第１接続電極２２８を負極（−）とし、第２接続電極２２９を正極（＋）とした場合、電子は、内部抵抗Ｒを通過することなく、第１接続電極２２８から第１キャパシタ要素Ｃ２０１の負極側に帯電する。したがって、第１および第２接続電極２２８，２２９の極性（＋／−）を反転した場合、当該反転前後において、電子（または正孔）が第１キャパシタ要素Ｃ２０１の負極側（または正極側）に帯電する際の移動経路に異なりが生じている。
そのため、直流バイアス特性に関して、第１接続電極２２８を正極（＋）とし、第２接続電極２２９を負極（−）とした場合の直流バイアスに対する容量値変動率と、第１接続電極２２８を負極（−）とし、第２接続電極２２９を正極（＋）とした場合の直流バイアスに対する容量値変動率とが大きく異なってしまう場合がある。
これに対して、ディスクリートキャパシタ２０１は、第１キャパシタ要素Ｃ２０１に加えて、第２誘電体膜２１８を挟んで不純物拡散層２１３と対向する第２上部電極膜２２５を上部電極とし、不純物拡散層２１３を下部電極とする第２キャパシタ要素Ｃ２０２を含む。
図４１の電気回路図に示すように、ディスクリートキャパシタ２０１の場合、第１キャパシタ要素Ｃ２０１および第２キャパシタ要素Ｃ２０２が、不純物拡散層２１３の内部抵抗Ｒを中心として、第１および第２接続電極２２８，２２９にそれぞれ接続されている。
ここで、図３４および図３５を参照すれば、第１および第２誘電体膜２１７，２１８、ならびに第１および第２上部電極膜２２２，２２５がそれぞれ同一形状および同一面積（対向面積）で不純物拡散層２１３と対向することによって、第１キャパシタ要素Ｃ２０１および第２キャパシタ要素Ｃ２０２が構成されている。また、第１および第２誘電体膜２１７，２１８は、同一の厚さで形成されている。さらに、第１および第２誘電体膜２１７，２１８、ならびに第１および第２上部電極膜２２２，２２５は、素子形成面２０４の中央部（たとえば、重心）に対して点対称に構成されており、かつ、横断線Ａに対して線対称に形成されている。
つまり、第１キャパシタ要素Ｃ２０１および第２キャパシタ要素Ｃ２０２は、実質的に等しい容量値を有しており、第１および第２接続電極２２８，２２９間の構成は、電気回路的に対称であるといえる。したがって、第１および第２接続電極２２８，２２９の極性（＋／−）を反転したとしても、電子（または正孔）が第１キャパシタ要素Ｃ２０１および第２キャパシタ要素Ｃ２０２の負極側（または正極側）に帯電する際の移動経路に異なりが生じることがない。
これにより、直流バイアス特性に関して、第１接続電極２２８を正極（＋）とし、第２接続電極２２９を負極（−）とした場合の直流バイアスに対する容量値変動率と、第１接続電極２２８を負極（−）とし、第２接続電極２２９を正極（＋）とした場合の直流バイアスに対する容量値変動率とを、実質的に等しくできる。その結果、印加電圧の極性を反転させても、反転前後で容量値変動率が大きく異なることを防止できるディスクリートキャパシタ２０１を提供できる。
また、図３５に示すように、第１ベース領域２２４に加えて、第１パッド領域２２３も第１誘電体膜２１７を挟んで不純物拡散層２１３と対向している。同様に、第２ベース領域２２７に加えて、第２パッド領域２２６も第２誘電体膜２１８を挟んで不純物拡散層２１３と対向している。したがって、第１および第２開口２１５，２１６上の領域を有効活用できると同時に、限られた面積の範囲で第１キャパシタ要素Ｃ２０１および第２キャパシタ要素Ｃ２０２の各容量値を効果的に増加させることができる。
また、不純物拡散層２１３と、シリコン酸化膜２１４上における第１および第２上部電極膜２２２，２２５の各オーバラップ部２２２ａ，２２５ａとの間に寄生容量が形成される。前述の通り、シリコン酸化膜２１４の厚さが８０００Å〜１２０００Åであれば、不純物拡散層２１３と、各オーバラップ部２２２ａ，２２５ａとを十分に離間させることができる。キャパシタの容量値は、距離（つまり、不純物拡散層２１３と、各オーバラップ部２２２ａ，２２５ａとの間の距離）に反比例するため、寄生容量の容量成分を効果的に低減できる。これにより、設計値と測定値との間に誤差の少ない容量値を有するディスクリートキャパシタ２０１を提供できる。
＜第４参考例＞
図４２は、第４参考例に係るディスクリートキャパシタ２０２の模式的な平面図である。
ディスクリートキャパシタ２０２が、前述の第３参考例に係るディスクリートキャパシタ２０１と異なる点は、第１上部電極膜２２２に代えて、第１上部電極膜２４９が形成されている点、および第２上部電極膜２２５に代えて、第２上部電極膜２６４が形成されている点である。その他の構成は、前述のディスクリートキャパシタ２０１と同様である。図４２において、前述の図３３〜図４１に示された各部と対応する部分には同一の参照符号を付している。
第１上部電極膜２４９は、第１パッド領域２５０と、第１パッド領域２５０に電気的に接続された第１ベース領域２５１と、第１パッド領域２５０の一つの長辺（横断線Ａ側の長辺）に沿って形成され、第１パッド領域２５０および第１ベース領域２５１を接続するための複数の第１ヒューズ２５２とを有している。
第１パッド領域２５０は、基板２０３の一端部側において、当該基板２０３の短辺２０７に沿って長方形状に形成されており、前述の第１誘電体膜２１７（ＯＮＯ膜）を挟んで不純物拡散層２１３と対向している。第１パッド領域２５０に、第１接続電極２２８が接続されている。
第１ベース領域２５１は、複数の第１電極膜部分２５３〜２５８に分割（分離）されている。各第１電極膜部分２５３〜２５８は、いずれも矩形形状に形成されていて、第１ヒューズ２５２から第２接続電極２２９に向かって帯状に延びている。第１電極膜部分２５３〜２５８は、第１ヒューズ２５２を介して第１パッド領域２５０の端縁から、横断線Ａに近接する位置まで延びるように形成されている。複数の第１電極膜部分２５３〜２５８は、複数種類の対向面積で、第１誘電体膜２１７を挟んで不純物拡散層２１３に対向している。
複数の第１電極膜部分２５３〜２５８は、等比数列をなすように設定された対向面積を有している。より具体的に、第１電極膜部分２５３〜２５８の不純物拡散層２１３に対する対向面積は、本参考例では、１：２：３：４：５：６となるように定められている。第１電極膜部分２５３〜２５８は、基板２０３の長辺２０６に沿う長手方向の長さ（幅）が等しく、基板２０３の短辺２０７に沿う短手方向の長さの比を１：２：３：４：５：６に設定した帯状に形成されている。
むろん、第１電極膜部分２５３〜２５８の不純物拡散層２１３に対する対向面積は、公比を２以上とする等比数列であってもよい。また、第１ベース領域２５１は、第１電極膜部分２５３〜２５８よりも多い電極膜部分に分割されていてもよい。第１電極膜部分２５３〜２５８の公比は、第１電極膜部分２５３〜２５８の基板２０３の長辺２０６に沿う長手方向の長さ、および第１電極膜部分２５３〜２５８の基板２０３の短辺２０７に沿う長手方向の長さ（幅）を調節することにより変更できる。
複数の第１電極膜部分２５３〜２５８は、１つまたは複数個の第１ヒューズ２５２と一体的に形成されており、第１ヒューズ２５２および第１パッド領域２５０を介して第１接続電極２２８に電気的に接続されている。第１電極膜部分２５３〜２５８と第１パッド領域２５０との接続に関して、全ての第１ヒューズ２５２が用いられる必要はなく、一部の第１ヒューズ２５２は未使用であってもよい。
第１ヒューズ２５２は、第１パッド領域２５０との接続のための第１幅広部２６１と、第１電極膜部分２５３〜２５８との接続のための第２幅広部２６２と、第１および第２幅広部２６１，２６２の間を接続する幅狭部２６３とを含む。幅狭部２６３は、レーザ光によって切断（溶断）できるように構成されている。それによって、第１電極膜部分２５３〜２５８のうち不要な第１電極膜部分２５３〜２５８を、第１ヒューズ２５２の切断によって第１および第２接続電極２２８，２２９から電気的に分離できる。
第２上部電極膜２６４は、第１上部電極膜２４９と同一形状および同一面積で形成されている。より具体的には、第２上部電極膜２６４は、第２パッド領域２６５と、第２パッド領域２６５に電気的に接続された第２ベース領域２６６と、第２パッド領域２６５の一つの長辺（基板２０３の周縁に対して内方側の長辺）に沿って形成され、第２パッド領域２６５および第２ベース領域２６６を接続するための複数の第２ヒューズ２６７とを有している。
第２パッド領域２６５は、基板２０３の他端部側において、当該基板２０３の短辺２０７に沿って長方形状に形成されており、前述の第２誘電体膜２１８（ＯＮＯ膜）を挟んで不純物拡散層２１３と対向している。第２パッド領域２６５に、第２接続電極２２９が接続されている。
第２ベース領域２６６は、複数の第２電極膜部分２６８〜２７３に分割（分離）されている。各第２電極膜部分２６８〜２７３は、いずれも矩形形状に形成されていて、第２ヒューズ２６７から第２接続電極２２９に向かって帯状に延びている。第２電極膜部分２６８〜２７３は、第２ヒューズ２６７を介して第２パッド領域２６５の端縁から、横断線Ａに近接する位置まで延びるように形成されている。複数の第２電極膜部分２６８〜２７３は、複数種類の対向面積で、前述の第２誘電体膜２１８（ＯＮＯ膜）を挟んで不純物拡散層２１３に対向している。
複数の第２電極膜部分２６８〜２７３は、等比数列をなすように設定された対向面積を有している。より具体的に、第２電極膜部分２６８〜２７３の不純物拡散層２１３に対する対向面積は、本参考例では、１：２：３：４：５：６となるように定められている。第２電極膜部分２６８〜２７３は、基板２０３の長辺２０６に沿う長手方向の長さが等しく、基板２０３の短辺２０７に沿う短手方向の長さ（幅）の比を１：２：３：４：５：６に設定した帯状に形成されている。
むろん、第２電極膜部分２６８〜２７３は、公比を２以上とする等比数列であってもよい。また、第２ベース領域２６６は、第２電極膜部分２６８〜２７３よりも多い電極膜部分に分割されていてもよい。第２電極膜部分２６８〜２７３の公比は、第２電極膜部分２６８〜２７３の基板２０３の長辺２０６に沿う長手方向の長さ、および第２電極膜部分２６８〜２７３の基板２０３の短辺２０７に沿う長手方向の長さ（幅）を調節することにより変更できる。
複数の第２電極膜部分２６８〜２７３は、１つまたは複数個の第２ヒューズ２６７と一体的に形成されており、当該第２ヒューズ２６７および第２パッド領域２６５を介して第２接続電極２２９に電気的に接続されている。第２電極膜部分２６８〜２７３と第２パッド領域２６５との接続に関して、全ての第２ヒューズ２６７が用いられる必要はなく、一部の第２ヒューズ２６７は未使用であってもよい。
第２ヒューズ２６７は、第２パッド領域２６５との接続のための第１幅広部２７４と、第２電極膜部分２６８〜２７３との接続のための第２幅広部２７５と、第１および第２幅広部２７４，２７５の間を接続する幅狭部２７６とを含む。幅狭部２７６は、レーザ光によって切断（溶断）できるように構成されている。それによって、第２電極膜部分２６８〜２７３のうち不要な第２電極膜部分２６８〜２７３を、第２ヒューズ２６７の切断によって第２接続電極２２９から電気的に分離できる。
このようにして、第１および第２上部電極膜２４９，２６４と第１および第２誘電体膜２１７，２１８を挟んで対向する不純物拡散層２１３とによって、互いに異なる容量値を有する複数のキャパシタ要素Ｃ２１１〜Ｃ２１７が形成されている。キャパシタ要素Ｃ２１１は、第１および第２上部電極膜２４９，２６４の第１および第２パッド領域２２３，２２６と、第１および第２誘電体膜２１７，２１８と、不純物拡散層２１３とによって構成されている。一方、キャパシタ要素Ｃ２１２〜Ｃ２１７は、第１電極膜部分２５３〜２５８および第２電極膜部分２６８〜２７３と、第１および第２誘電体膜２１７，２１８とによって構成されている。
図４３は、図４２に示すディスクリートキャパシタ２０２の電気回路図である。
図４３に示すように、第１接続電極２２８に複数のキャパシタ要素Ｃ２１１〜Ｃ２１７が並列に接続されている。同様に、第２接続電極２２９に複数のキャパシタ要素Ｃ２１１〜Ｃ２１７が並列に接続されている。第１接続電極２２８に接続された複数のキャパシタ要素Ｃ２１１〜Ｃ２１７、および第２接続電極２２９に接続された複数のキャパシタ要素Ｃ２１１〜Ｃ２１７は、不純物拡散層２１３の内部抵抗Ｒを中心として、第１および第２接続電極２２８，２２９にそれぞれ接続されている。
第１接続電極２２８と各キャパシタ要素Ｃ２１１〜Ｃ２１７との間には、一つまたは複数の第１ヒューズ２５２でそれぞれ構成されたヒューズＦ２１１〜Ｆ２１６が直列に介装されている。同様に、第２接続電極２２９と各キャパシタ要素Ｃ２１１〜Ｃ２１７との間には、一つまたは複数の第２ヒューズ２６７でそれぞれ構成されたヒューズＦ２１１〜Ｆ２１６が直列に介装されている。
他方、キャパシタ要素Ｃ２１１と第１接続電極２２８との間、およびキャパシタ要素Ｃ２１１と第２接続電極２２９との間には、ヒューズが介装されておらず、キャパシタ要素Ｃ２１１は、第１および第２接続電極２２８，２２９に対して直接接続されている。
ヒューズＦ２１１〜Ｆ２１６が全て接続されているとき、ディスクリートキャパシタ２０２の容量値は、キャパシタ要素Ｃ２１１〜Ｃ２１７の容量値の総和の１／２である。複数のヒューズＦ２１１〜Ｆ２１６から選択した１つまたは２つ以上の第１および第２ヒューズ２５２，２６７を切断すると、当該切断された第１および第２ヒューズ２５２，２６７に対応するキャパシタ要素が切り離される。この場合、第１接続電極２２８側のキャパシタ要素Ｃ２１１〜Ｃ２１７と第２接続電極２２９側のキャパシタ要素Ｃ２１１〜Ｃ２１７とが対称になるように、切断対象が選択される。たとえば、第１接続電極２２８側のヒューズＦ２１２，Ｆ２１４が切断対象であれば、第２接続電極２２９側のヒューズＦ２１２，Ｆ２１４が切断対象となる。キャパシタ要素の切断に応じて、ディスクリートキャパシタ２０２の容量値が減少する。ヒューズＦ２１１〜Ｆ２１６の全てを切断した場合、ディスクリートキャパシタ２０２の容量値は、キャパシタ要素Ｃ２１１の容量値の１／２である。
そこで、第１および第２上部電極膜２４９，２６４間の容量値（キャパシタ要素Ｃ２１１〜Ｃ２１７の総容量値）を測定し、その後に所望の容量値に応じてヒューズＦ２１１〜Ｆ２１６から適切に選択した一つまたは複数の第１および第２ヒューズ２５２，２６７をレーザ光で溶断すれば、所望の容量値への合わせ込み（レーザトリミング）を行うことができる。特に、キャパシタ要素Ｃ２１２〜Ｃ２１７の容量値が、等比数列をなすように設定されていれば、最小の容量値（当該等比数列の初項の値）であるキャパシタ要素Ｃ２１２の容量値に対応する精度で目標の容量値へと合わせ込む微調整が可能である。また、ヒューズＦ２１１〜Ｆ２１６から切断すべき第１および第２ヒューズ２５２，２６７を適切に選択することで、任意の容量値のディスクリートキャパシタ２０２を提供できる。
＜ディスクリートキャパシタ２０２の製造方法＞
図４４は、図４２に示すディスクリートキャパシタ２０２の製造方法を説明するためのフローチャートである。
ディスクリートキャパシタ２０２を製造するには、図３７に示すステップＳ２１０のレジストマスク形成工程およびステップＳ２１１の電極膜パターニング工程に代えて、図４４に示すステップＳ２３１〜ステップＳ２３５の工程を実行すれば良い。
つまり、ステップＳ２０９において電極膜が形成された後、電極膜の表面に第１および第２上部電極膜２４９，２６４の最終形状に対応したレジストマスクが形成される（ステップＳ２３１：レジストマスク形成）。レジストマスクを介するエッチングにより、電極膜が、第１および第２上部電極膜２４９，２６４に整形される（ステップＳ２３２：電極膜パターニング）。電極膜のパターニングのためのエッチングは、燐酸等のエッチング液を用いたウエットエッチングによって行ってもよいし、反応性イオンエッチングによって行ってもよい。
次に、第１および第２上部電極膜２４９，２６４に検査用プローブを押し当てて、複数のキャパシタ要素Ｃ２１１〜Ｃ２１７の総容量値が測定される（ステップＳ２３３：総容量値測定）。測定された総容量値に基づき、目的とするディスクリートキャパシタ２０２の容量値に応じて、切り離すべきキャパシタ要素、すなわち切断すべき第１および第２ヒューズ２５２，２６７が選択される（ステップＳ２３４：切断対象のヒューズ選択）。
次に、半導体ウエハ２３８上の全面にたとえば窒化膜からなるカバー膜が形成される。カバー膜の形成は、プラズマＣＶＤ法によって行われてもよい。カバー膜は、パターニングされた第１および第２上部電極膜２４９，２６４を覆い、第１および第２上部電極膜２４９，２６４が形成されていない領域では第１および第２誘電体膜２１７，２１８を覆う。
この状態から、第１および第２ヒューズ２５２，２６７を溶断するためのレーザトリミングが行われる（ステップＳ２３５：レーザトリミング）。すなわち、キャパシタの総容量値の測定結果に応じて選択された第１および第２ヒューズ２５２，２６７にレーザ光を当てて、その第１および第２ヒューズ２５２，２６７の各幅狭部２６３，２７６が溶断される。これにより、対応するキャパシタ要素が第１および第２パッド領域２２３，２２６から切り離される。第１および第２ヒューズ２５２，２６７にレーザ光を当てるとき、カバー膜の働きによって、第１および第２ヒューズ２５２，２６７の近傍にレーザ光のエネルギーが蓄積され、それによって、第１および第２ヒューズ２５２，２６７が溶断する。
以上のように、ディスクリートキャパシタ２０２によれば、図４２および図４３に示すように、第１および第２接続電極２２８，２２９の直下には、第１および第２接続電極２２８，２２９に直接接続されたキャパシタ要素Ｃ２１１が設けられている。さらに、第１および第２接続電極２２８，２２９の間に、ヒューズＦ２１１〜Ｆ２１６によって切り離し可能な複数のキャパシタ要素Ｃ２１２〜Ｃ２１７がそれぞれ設けられている。キャパシタ要素Ｃ２１２〜Ｃ２１７は、異なる容量値を有する複数のキャパシタ要素、より具体的には等比数列をなすように容量値が設定された複数のキャパシタ要素を含んでいる。これにより、ヒューズＦ２１１〜Ｆ２１６から１つまたは複数の第１および第２ヒューズ２５２，２６７を選択してレーザ光で溶断することにより、設計を変更することなく複数種類の容量値に対応でき、かつ所望の容量値に正確に合わせ込むことができるディスクリートキャパシタ２０２を提供できる。
以上、本発明の実施形態および参考例に係る形態を説明したが、本発明の実施形態および参考例に係る形態は、さらに他の形態で実施することもできる。
たとえば、前述の第１および第２実施形態に係る第１および第２製造方法において、ステップＳ２の第１リンデポ工程にかえて、半導体ウエハ３８の表面にｎ型不純物を注入（ドーピング）するイオン注入法を採用してもよい。また、同様に、前述の第２製造方法におけるステップＳ２４の第２リンデポ工程に代えて、半導体ウエハ３８の表面にｎ型不純物を注入（ドーピング）するイオン注入法を採用してもよい。
なお、イオン注入法と比較すると、第１および第２リンデポ工程であれば、半導体ウエハ３８の表面３９から不純物を拡散させることができるので、不純物拡散層１３の表面部における不純物濃度を増加させ易い。そのため、第１および第２リンデポ工程の方が好ましいといえる。
また、前述の第１および第２実施形態に係る第２製造方法において、ステップＳ２５の誘電体膜形成工程で、ボトム酸化膜１９／トップ酸化膜２１膜からなる誘電体膜１７が形成される例について説明したが、第１製造方法と同様の厚さを有するＯＮＯ膜が形成されてもよい。
また、前述の第１および第２実施形態では、基板３の表面部全域に亘って、不純物拡散層１３が形成されている例について説明したが、不純物拡散層１３は少なくとも、上部電極膜２２，４９およびコンタクト電極膜２５の全域と対向する領域に形成されていればよい。
また、前述の第１および第２実施形態では、Ｎｉ層／Ｐｄ層／Ａｕ層からなる第１および第２接続電極２８，２９の例について説明したが、第１および第２接続電極２８，２９は、Ｎｉ層、Ｐｄ層、およびＡｕ層のいずれか一層からなっていてもよい。
また、前述の第１および第２実施形態において、上部電極膜２２，４９およびコンタクト電極膜２５の各オーバラップ部２２ａ，２５ａを利用して、第１および第２接続電極２８，２９と、上部電極膜２２，４９およびコンタクト電極膜２５とを、シリコン酸化膜１４上で電気的に接続させるようにしてもよい。このような構成であっても、前述の第１および第２実施形態で述べた効果と同様の効果を奏することができる。
また、前述の第１および第２参考例では、表面絶縁膜の一例としてシリコン酸化膜１１４が基板１０３上に形成されている例について説明したが、シリコン酸化膜１１４に代えて、ＳｉＮ等の窒化膜、酸化アルミニウム（Ａｌ２Ｏ３）膜等を採用してもよい。この場合、ステップＳ１０５の熱酸化処理に代えてＣＶＤ法等によって、絶縁材料を基板１０３上に堆積させればよい。
また、前述の第１および第２参考例では、シリコン酸化膜１１４が形成されている例について説明したが、上部電極膜１２２およびコンタクト電極膜１２５を電気的に分離させる態様であれば、シリコン酸化膜１１４を形成しなくてもよい。この場合、たとえば、上部電極膜１２２およびコンタクト電極膜１２５を分離するスリット１３０間にパッシベーション膜１３１を埋設することにより、上部電極膜１２２およびコンタクト電極膜１２５を電気的に分離してもよい。
また、前述の第１および第２参考例では、基板１０３の表面部全域に亘って、不純物拡散層１１３が形成されている例について説明したが、不純物拡散層１１３は少なくとも、上部電極膜１２２およびコンタクト電極膜１２５の全域と対向する領域に形成されていればよい。
また、前述の第１および第２参考例では、Ｎｉ層／Ｐｄ層／Ａｕ層からなる第１および第２接続電極１２８，１２９の例について説明したが、第１および第２接続電極１２８，１２９は、Ｎｉ層、Ｐｄ層、およびＡｕ層のいずれか一層からなっていてもよい。
また、前述の第１および第２参考例において、上部電極膜１２２，１４９およびコンタクト電極膜１２５のオーバラップ部１２２ａ，１２５ａを利用して、第１および第２接続電極１２８，１２９と、上部電極膜１２２，１４９およびコンタクト電極膜１２５とを、シリコン酸化膜１１４上で電気的に接続させるように構成してもよい。このような構成であっても、前述の第１および第２参考例で述べた効果と同様の効果を奏することができる。
また、前述の第３および第４参考例では、表面絶縁膜の一例としてシリコン酸化膜２１４が基板２０３上に形成されている例について説明したが、シリコン酸化膜２１４に代えて、ＳｉＮ等の窒化膜、酸化アルミニウム（Ａｌ２Ｏ３）膜等を採用してもよい。この場合、ステップＳ２０５の熱酸化処理に代えて、ＣＶＤ法等によって、絶縁材料を基板２０３上に堆積させればよい。
また、前述の第３および第４参考例では、シリコン酸化膜２１４が形成されている例について説明したが、第１および第２上部電極膜２２２，２２５を電気的に分離される態様であれば、シリコン酸化膜２１４を形成しなくてもよい。たとえば、第１および第２上部電極膜２２２，２２５を分離するスリット２３０間にパッシベーション膜２３１を埋設することにより、第１および第２上部電極膜２２２，２２５を電気的に分離できる。
また、前述の第３および第４参考例では、基板２０３の表面部全域に亘って、不純物拡散層２１３が形成されている例について説明したが、不純物拡散層２１３は少なくとも、第１および第２上部電極膜２２２，２２５（第１および第２上部電極膜２４９，２６４）の全域と対向する領域に形成されていればよい。
また、前述の第３および第４参考例では、Ｎｉ層／Ｐｄ層／Ａｕ層からなる第１および第２接続電極２２８，２２９の例について説明したが、第１および第２接続電極２２８，２２９は、Ｎｉ層、Ｐｄ層、およびＡｕ層のいずれか一層からなっていてもよい。
また、前述の第３および第４参考例では、第１および第２誘電体膜２１７，２１８、ならびに第１および第２上部電極膜２２２，２２５（第１および第２上部電極膜２４９，２６４）が横断線Ａ（図３４および図４２参照）に対して線対称に形成されている例について説明したが、第１および第２誘電体膜２１７，２１８、ならびに第１および第２上部電極膜２２２，２２５（第１および第２上部電極膜２４９，２６４）は、横断線Ａに対して線対称でなくてもよい。
すなわち、第１および第２誘電体膜２１７，２１８、ならびに第１および第２上部電極膜２２２，２２５（第１および第２上部電極膜２４９，２６４）は、第１接続電極２２８側のキャパシタ要素Ｃ２０１，Ｃ２１１〜Ｃ２１７および第２接続電極２２９側のキャパシタ要素Ｃ２０２，Ｃ２１１〜Ｃ２１７が対称となる限りにおいて、どのような形状で形成されていてもよい。
たとえば、第１および第２誘電体膜２１７，２１８、ならびに第１および第２上部電極膜２２２，２２５（第１および第２上部電極膜２４９，２６４）は、横断線Ａを横切るように形成されていてもよい。この場合、第１および第２誘電体膜２１７，２１８、ならびに第１および第２上部電極膜２２２，２２５（第１および第２上部電極膜２４９，２６４）は、横断線Ａを横切るように基板２０３の長辺２０６に沿う長手方向に延び、当該長手方向に直交する方向に関して、互いに隣り合うように形成されていてもよい。さらにこの場合、第１および第２誘電体膜２１７，２１８、ならびに第１および第２上部電極膜２２２，２２５（第１および第２上部電極膜２４９，２６４）は、当該長手方向に関して、平行になるように形成されていてもよい。
また、前述の第３および第４参考例において、第１および第２上部電極膜２２２，２２５（第１および第２上部電極膜２４９，２６４）の各オーバラップ部２２２ａ，２２５ａを利用して、第１および第２接続電極２２８，２２９と、第１および第２上部電極膜２２２，２２５（第１および第２上部電極膜２４９，２６４）とを、シリコン酸化膜２１４上で電気的に接続させるように構成してもよい。このような構成であっても、前述の第３および第４参考例で述べた効果と同様の効果を奏することができる。
前述のディスクリートキャパシタ１，２，１０１，１０２，２０１，２０２は、電子機器、たとえば携帯電子機器等のモバイル端末に、電源回路用、高周波回路用、デジタル回路用等の素子として組み込むことができる。この場合、電子機器は、ディスクリートキャパシタ１，２，１０１，１０２，２０１，２０２が実装された回路アセンブリを収容した筐体を含む。すなわち、電子機器に採用される回路アセンブリには、実装基板と、実装基板に実装されたディスクリートキャパシタ１，２，１０１，１０２，２０１，２０２が含まれる。このとき、ディスクリートキャパシタ１，２，１０１，１０２，２０１，２０２は、実装基板にワイヤレスボンディングによって接続（表面実装）されていてもよい。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。この明細書および図面の記載から抽出される特徴を以下に示す。
たとえば、図１９を参照すれば、以下のＡ１に示すような特徴を有するディスクリートキャパシタが抽出され得る。
Ａ１：基板と、前記基板の表面部に形成された不純物拡散層と、前記基板上に形成され、前記不純物拡散層を選択的に露出させる第１開口を有する酸化膜と、前記酸化膜から露出した前記不純物領域上に形成された誘電体膜と、前記基板上に形成され、前記誘電体膜を挟んで前記不純物拡散層と対向する第１電極とを含み、前記誘電体膜の厚さが、８００Å以上である、ディスクリートキャパシタ。
この構成によれば、直流バイアスに対する容量値変動率を０％に近づけることができる。また、ディスクリートキャパシタの容量値は、誘電体膜の厚さが８００Å〜３０００Åにおいて、４ｐＦ〜１２ｐＦであってもよい。この構成によれば、直流バイアスに対する容量値変動率の特性に優れた小容量のディスクリートキャパシタを提供できる。
また、図２０〜図３２を参照して、ＨＢＭ（Human Body Model：人体モデル）試験において、優れたＥＳＤ（Electrostatic Discharge）耐量を実現できるディスクリートキャパシタを提供することを目的とする場合、以下のＢ１〜Ｂ１８に示すような特徴を有するディスクリートキャパシタが抽出され得る。
Ｂ１：基板と、前記基板の表面部に形成された不純物拡散層と、前記不純物拡散層上に形成され、ボトム酸化膜／窒化膜／トップ酸化膜の順に積層されたＯＮＯ膜と、前記基板上に形成され、前記ＯＮＯ膜を挟んで前記不純物拡散層と対向する第１電極とを含み、前記ＯＮＯ膜における前記ボトム酸化膜の厚さが、１１０Å以下である、ディスクリートキャパシタ。
この構成によれば、誘電体膜としてのＯＮＯ膜を挟んで不純物拡散層と対向する第１電極を上部電極とし、不純物拡散層を下部電極とするディスクリートキャパシタが形成されている。
ディスクリートキャパシタの電気的特性の一つに、ＨＢＭ（Human Body Model：人体モデル）試験におけるＥＳＤ（Electrostatic Discharge）耐量（以下、単に「ＥＳＤ耐量」という。）がある。ＨＢＭ試験とは、帯電によって人体に蓄積された静電気がデバイスに放電する状態を試験するモデルである。当該試験に適用されるデバイスは、高いＥＳＤ耐量を有しているのが望ましい。
ディスクリートキャパシタのＥＳＤ耐量は、ＯＮＯ膜中のボトム酸化膜の厚さに大きく依存している。つまり、ボトム酸化膜の厚さを変化させることにより、ＥＳＤ耐量の値も変化する。そこで、Ｂ１に記載の構成のように、ボトム酸化膜の厚さを１１０Å以下に設定することにより、７００Ｖ以上のＥＳＤ耐量を実現できるディスクリートキャパシタを提供できる。
Ｂ２：前記ＯＮＯ膜における前記ボトム酸化膜の厚さが、５０Å以上である、Ｂ１に記載のディスクリートキャパシタ。
Ｂ３：前記ＯＮＯ膜の厚さが、１５０Å〜４３０Åであり、前記ＯＮＯ膜における前記窒化膜の厚さが、５０Å〜２７０Åである、Ｂ１またはＢ２に記載のディスクリートキャパシタ。
ＥＳＤ耐量は、ＯＮＯ膜における窒化膜の厚さにも依存している。たとえば、ＯＮＯ膜におけるボトム酸化膜の厚さを１１０Åとし、窒化膜の厚さを１６５Åとした場合、１０００ＶのＥＳＤ耐量を実現できる。一方、ＯＮＯ膜におけるボトム酸化膜の厚さを１１０Åとし、窒化膜の厚さを２７０Åとした場合、ＥＳＤ耐量は１３００Ｖを実現できる。また、ＯＮＯ膜におけるボトム酸化膜の厚さを５５Åとし、窒化膜の厚さを１６５Åとした場合、２０００ＶのＥＳＤ耐量を実現できる。一方、ＯＮＯ膜におけるボトム酸化膜の厚さを５５Åとし、窒化膜の厚さを２７０Åとした場合、ＥＳＤ耐量は１４００Ｖとなる。つまり、窒化膜の厚さには、ＥＳＤ耐量の増加に寄与する厚さ範囲と、ＥＳＤ耐量の増加に寄与しない厚さ範囲とが存在している。
他方、キャパシタの容量値は、不純物拡散層と第１電極との間の距離（すなわち、ＯＮＯ膜の厚さ）に反比例するので、ＯＮＯ膜が厚くなると、容量値が低下する。そこで、Ｂ３に記載の構成のように、ＯＮＯ膜を１５０Å〜４３０Åに設定し、前記窒化膜の厚さを５０Å〜２７０Åに設定することにより、キャパシタの容量値の低下を抑制できると同時に、７００Ｖ〜２０００ＶのＥＳＤ耐量を実現できる。
Ｂ４：ＨＢＭ（Human Body Model：人体モデル）試験におけるＥＳＤ耐量が、７００Ｖ〜２０００Ｖである、Ｂ１〜Ｂ３のいずれか一つに記載のディスクリートキャパシタ。
Ｂ５：前記ＯＮＯ膜における前記窒化膜の厚さが、２０Å〜１００Åである、Ｂ１に記載のディスクリートキャパシタ。
ディスクリートキャパシタの電気的特性の一つに、温度特性がある。温度特性とは、温度変化に対する容量値の変動率のことを示す。ディスクリートキャパシタでは、温度の上昇に伴って、容量値が増加する方向に変動する。したがって、優れた信頼性を有するディスクリートキャパシタを提供するには、温度変化に対して、容量値の変動率が少ない方が好ましい。
そこで、Ｂ５に記載の構成ように、ＯＮＯ膜における窒化膜の厚さを２０Å〜１００Åとすることにより、２５ｐｐｍ／℃〜４０ｐｐｍ／℃の温度係数を有するＯＮＯ膜を形成できる。この数値の範囲であれば、常温〜１５０℃における容量値の変動率ΔＣｐを０．５％以下に抑えることができる。これにより、優れた温度特性を有するディスクリートキャパシタを提供できる。なお、ＯＮＯ膜の温度係数とは、１℃当たりにおける容量値の変化量の百万分率である。
Ｂ６：前記ＯＮＯ膜における前記窒化膜の厚さが、５０Å以上である、Ｂ５に記載のディスクリートキャパシタ。
この構成によれば、７００Ｖ〜１４００ＶのＥＳＤ耐量を達成できる。したがって、温度変化に強く、優れた信頼性を有するディスクリートキャパシタを提供できる。
Ｂ７：前記ＯＮＯ膜の温度係数が、２５ｐｐｍ／℃〜４０ｐｐｍ／℃である、Ｂ１，Ｂ５およびＢ６のいずれか一つに記載のディスクリートキャパシタ。
Ｂ８：前記基板上に形成され、前記不純物拡散層を選択的に露出させる第１開口を有する表面絶縁膜をさらに含む、Ｂ１〜Ｂ７のいずれか一つに記載のディスクリートキャパシタ。
Ｂ９：前記第１電極が、前記第１開口上に形成され、外部電極が接続されるパッド領域を含む、Ｂ８に記載のディスクリートキャパシタ。
この構成によれば、第１開口上に外部電極が接続されるパッド領域が形成されているので、第１開口上の領域を有効活用できる。
Ｂ１０：前記表面絶縁膜の厚さが、８０００Å〜１２０００Åである、Ｂ８またはＢ９に記載のディスクリートキャパシタ。
この構成によれば、第１電極の一部が表面絶縁膜上にオーバラップして、不純物拡散層との間に寄生容量が形成されたとしても、第１電極のオーバラップ部と、不純物拡散層とを十分に離間させることができる。キャパシタの容量値は、距離（つまり、不純物拡散層と、第１電極のオーバラップ部との間の距離）に反比例するため、これにより、寄生容量の容量成分を効果的に低減できる。その結果、設計値と測定値との間に誤差の少ない容量値を有するディスクリートキャパシタを提供できる。
Ｂ１１：前記表面絶縁膜は、前記第１開口から間隔を空けて形成された第２開口をさらに有し、前記不純物拡散層は、前記第２開口の直下の領域に延びており、前記第１電極と同一の導電材料で形成され、かつ前記第２開口を介して不純物拡散層と直接接続された第２電極をさらに含む、Ｂ８〜Ｂ１０のいずれか一つに記載のディスクリートキャパシタ。
Ｂ１２：前記基板が、ｎ型の半導体基板であり、前記不純物拡散層が、ｎ型不純物が導入された領域である、Ｂ１〜Ｂ１１のいずれか一つに記載のディスクリートキャパシタ。
Ｂ１３：前記基板が、ｐ型の半導体基板であり、前記不純物拡散層が、ｎ型不純物が導入された領域である、Ｂ１〜Ｂ１１のいずれか一つに記載のディスクリートキャパシタ。
Ｂ１４：前記不純物拡散層が、前記基板の表面部全域に形成されている、Ｂ１〜Ｂ１３のいずれか一つに記載のディスクリートキャパシタ。
この構成によれば、不純物拡散層がコンタクト電極膜を兼ねているので、製造時に、第１電極が設計した位置に対してずれて形成されても、第１電極全体を確実に不純物拡散層に対向させることができる。そのため、位置ずれ等の設計ばらつきに強いディスクリートキャパシタを提供できる。
Ｂ１５：ｎ型の半導体基板と、前記半導体基板上に形成され、ボトム酸化膜／窒化膜／トップ酸化膜の順に積層されたＯＮＯ膜と、前記ＯＮＯ膜を挟んで前記半導体基板と対向する第１電極とを含み、前記ＯＮＯ膜における前記ボトム酸化膜の厚さが、１１０Å以下である、ディスクリートキャパシタ。
この構成によれば、誘電体膜としてのＯＮＯ膜を挟んでｎ型の半導体基板と対向する第１電極を上部電極とし、ｎ型の半導体基板を下部電極とするディスクリートキャパシタが形成されている。このような構成によっても、Ｂ１に係るディスクリートキャパシタの効果と同様の効果を奏することができる。
Ｂ１６：前記半導体基板は、その表面部から深さ方向に向けて同一の不純物濃度プロファイルを有している、Ｂ１５に記載のディスクリートキャパシタ。
Ｂ１７：基板と、前記基板の表面部に形成された不純物拡散層と、前記不純物拡散層上に形成され、ボトム酸化膜／窒化膜／トップ酸化膜の順に積層されたＯＮＯ膜と、前記基板上に形成され、前記ＯＮＯ膜を挟んで前記不純物拡散層と対向する第１電極とを含み、ＨＢＭ（Human Body Model：人体モデル）試験におけるＥＳＤ耐量が、７００Ｖ以上である、ディスクリートキャパシタ。
Ｂ１８：前記ＯＮＯ膜における前記ボトム酸化膜の厚さが、１１０Å以下である、Ｂ１７に記載のディスクリートキャパシタ。
また、図２０〜図３２を参照して、優れた温度特性を有するディスクリートキャパシタを提供することを目的とする場合、以下のＣ１〜Ｃ１８に示すような特徴を有するディスクリートキャパシタが抽出され得る。
Ｃ１：基板と、前記基板の表面部に形成された不純物拡散層と、前記不純物拡散層上に形成され、ボトム酸化膜／窒化膜／トップ酸化膜の順に積層されたＯＮＯ膜と、前記基板上に形成され、前記ＯＮＯ膜を挟んで前記不純物拡散層と対向する第１電極とを含み、前記ＯＮＯ膜における前記窒化膜の厚さが、２０Å〜１００Åである、ディスクリートキャパシタ。
この構成によれば、誘電体膜としてのＯＮＯ膜を挟んで不純物拡散層と対向する第１電極を上部電極とし、不純物拡散層を下部電極とするディスクリートキャパシタが形成されている。
ディスクリートキャパシタの電気的特性の一つに、温度特性がある。温度特性とは、温度変化に対する容量値の変動率のことを示す。ディスクリートキャパシタでは、温度が常温よりも高くなると、容量値が増加する方向に変動する。したがって、温度変化に対して容量値の変動率が少ないディスクリートキャパシタが望まれる。
そこで、Ｃ１に記載の構成のようにＯＮＯ膜における窒化膜の厚さを２０Å〜１００Åとすることにより、ＯＮＯ膜に関して、２５ｐｐｍ／℃〜４０ｐｐｍ／℃の温度係数（ＴＣＲ：Temperature Coefficient of Resistance）を有するディスクリートキャパシタを提供できる。この数値の範囲であれば、常温〜１５０℃における容量値変動率ΔＣｐを０．５％以下に抑えることができる。これにより、温度変化に強く、優れた信頼性を有するディスクリートキャパシタを提供できる。なお、ＯＮＯ膜の温度係数とは、１℃当たりにおける容量値の変化量の百万分率である。
Ｃ２：前記ＯＮＯ膜の温度係数が、２５ｐｐｍ／℃〜４０ｐｐｍ／℃である、Ｃ１に記載のディスクリートキャパシタ。
Ｃ３：前記ＯＮＯ膜における前記窒化膜の厚さが、５０Å以上である、Ｃ１またはＣ２に記載のディスクリートキャパシタ。
この構成によれば、ＨＢＭ（Human Body Model：人体モデル）試験におけるＥＳＤ（Electrostatic Discharge）耐量に関して、７００Ｖ〜１４００ＶのＥＳＤ耐量を有しながらも、優れた温度特性を有するディスクリートキャパシタを提供できる。
Ｃ４：前記ＯＮＯ膜の総厚さが、１２０Å〜３５０Åである、Ｃ１〜Ｃ３のいずれか一Ｃに記載のディスクリートキャパシタ。
Ｃ５：前記基板上に形成され、前記不純物拡散層を選択的に露出させる第１開口を有する表面絶縁膜をさらに含む、Ｃ１〜Ｃ４のいずれか一つに記載のディスクリートキャパシタ。
Ｃ６：前記表面絶縁膜の厚さが、８０００Å〜１２０００Åである、Ｃ５に記載のディスクリートキャパシタ。
この構成によれば、第１電極の一部が表面絶縁膜上にオーバラップして、不純物拡散層との間に寄生容量が形成されたとしても、第１電極のオーバラップ部と、不純物拡散層とを十分に離間させることができる。キャパシタの容量値は、距離（つまり、不純物拡散層と、第１電極のオーバラップ部との間の距離）に反比例するため、これにより、寄生容量の容量成分を効果的に低減できる。その結果、設計値と測定値との間に誤差の少ない容量値を有するディスクリートキャパシタを提供できる。
Ｃ７：前記第１電極が、前記第１開口上に形成され、外部電極が接続されるパッド領域を含む、Ｃ５またはＣ６に記載のディスクリートキャパシタ。
この構成によれば、第１開口上に外部電極が接続されるパッド領域が形成されているので、第１開口上の領域を有効活用できる。
Ｃ８：前記表面絶縁膜は、前記第１開口から間隔を空けて形成された第２開口をさらに有し、前記不純物拡散層は、前記第２開口の直下の領域に延びており、前記第１電極と同一の導電材料で形成され、かつ前記第２開口を介して前記不純物拡散層と直接接続された第２電極をさらに含む、Ｃ５〜Ｃ７のいずれか一つに記載のディスクリートキャパシタ。
Ｃ９：前記基板が、ｎ型の半導体基板であり、前記不純物拡散層が、ｎ型不純物が導入された領域である、Ｃ１〜Ｃ８のいずれか一つに記載のディスクリートキャパシタ。
Ｃ１０．前記基板が、ｐ型の半導体基板であり、前記不純物拡散層が、ｎ型不純物が導入された領域である、Ｃ１〜Ｃ８のいずれか一つに記載のディスクリートキャパシタ。
Ｃ１１：前記基板のコーナー部が、平面視で面取りされたラウンド形状である、Ｃ１〜Ｃ１０のいずれか一つに記載のディスクリートキャパシタ。
この構成によれば、基板のコーナー部がラウンド形状であるので、製造工程や実装時におけるチッピングを抑制できる。
Ｃ１２：前記不純物拡散層が、前記基板の表面部全域に形成されている、Ｃ１〜Ｃ１１のいずれか一つに記載のディスクリートキャパシタ。
この構成によれば、下部電極を兼ねる不純物拡散層が基板の表面部全域に形成されている。したがって、製造時に、第１電極が設計した位置に対してずれて形成されても、第１電極全体を確実に不純物拡散層に対向させることができる。そのため、位置ずれ等の設計ばらつきに強いディスクリートキャパシタを提供できる。
Ｃ１３：ｎ型の半導体基板と、前記半導体基板上に形成され、ボトム酸化膜／窒化膜／トップ酸化膜の順に積層されたＯＮＯ膜と、前記ＯＮＯ膜を挟んで前記半導体基板と対向する第１電極とを含み、前記ＯＮＯ膜における前記窒化膜の厚さが、２０Å〜１００Åである、ディスクリートキャパシタ。
この構成によれば、誘電体膜としてのＯＮＯ膜を挟んでｎ型の半導体基板と対向する第１電極を上部電極とし、ｎ型の半導体基板を下部電極とするディスクリートキャパシタが形成されている。このような構成によっても、前述のＣ１に係るディスクリートキャパシタの効果と同様の効果を奏することができる。
Ｃ１４：前記半導体基板は、その表面部から深さ方向に向けて同一の不純物濃度プロファイルを有している、Ｃ１３に記載のディスクリートキャパシタ。
Ｃ１５：基板と、前記基板の表面部に形成された不純物拡散層と、前記不純物拡散層上に形成され、ボトム酸化膜／窒化膜／トップ酸化膜の順に積層されたＯＮＯ膜と、前記基板上に形成され、前記ＯＮＯ膜を挟んで前記不純物拡散層と対向する第１電極とを含み、温度係数（ＴＣＲ：Temperature Coefficient of Resistance）が、２５ｐｐｍ／℃〜４０ｐｐｍ／℃である、ディスクリートキャパシタ。
Ｃ１６：１５０℃以下における容量値変動率ΔＣｐが０．５％以下である、Ｃ１５に記載のディスクリートキャパシタ。
Ｃ１７：ｎ型の半導体基板と、前記半導体基板上に形成され、ボトム酸化膜／窒化膜／トップ酸化膜の順に積層されたＯＮＯ膜と、前記ＯＮＯ膜を挟んで前記半導体基板と対向する第１電極とを含み、温度係数（ＴＣＲ：Temperature Coefficient of Resistance）が、２５ｐｐｍ／℃〜４０ｐｐｍ／℃である、ディスクリートキャパシタ。
Ｃ１８：前記半導体基板は、その表面部から深さ方向に向けて同一の不純物濃度プロファイルを有している、Ｃ１７に記載のディスクリートキャパシタ。
また、図３３〜図４４を参照して、印加電圧の極性を反転させても、反転前後で容量値変動率が大きく異なることを防止できるディスクリートキャパシタを提供することを目的とする場合、以下のＤ１〜Ｄ１７に示すような特徴を有するディスクリートキャパシタが抽出され得る。
Ｄ１：不純物拡散層が形成された基板と、前記不純物拡散層と、前記不純物拡散層上に形成された第１誘電体膜と、前記第１誘電体膜上に形成された第１電極とを含む第１キャパシタ要素と、前記不純物拡散層と、前記不純物拡散層上に形成された第２誘電体膜と、前記第２誘電体膜上に形成された第２電極とを含む第２キャパシタ要素とを含み、前記第１キャパシタ要素および前記第２キャパシタ要素が対称に形成されている、ディスクリートキャパシタ。
ディスクリートキャパシタの電気的特性の一つに、直流バイアス特性がある。直流バイアス特性とは、直流バイアスに対する容量値変動率のことをいう。直流バイアス特性に関して、第１電極を正極とし、第２電極を負極とした場合の直流バイアスに対する容量値変動率と、第１電極を負極とし、第２電極を正極とした場合の直流バイアスに対する容量値変動率とが異なる場合がある。このように、印加電圧の極性によって直流バイアス特性が異なるのは、ディスクリートキャパシタの信頼性上、好ましいとはいえない。
この構成によれば、第１キャパシタ要素および第２キャパシタ要素が対称に形成されているので、第１電極を正極とし、第２電極を負極とした場合の直流バイアスに対する容量値変動率と、第１電極を負極とし、第２電極を正極とした場合の直流バイアスに対する容量値変動率とを実質的に等しくできる。これにより、印加電圧の極性を反転させても、反転前後で容量値変動率が大きく異なることを防止できるディスクリートキャパシタを提供できる。
なお、対称には、物理的および機械的な構造上の対称形でなくても、電気的特性が対称となる限りにおいて、実質的に対称とみなせる形態も含まれる。
Ｄ２：前記第１電極を正極とし、前記第２電極を負極とした場合の直流バイアスに対する容量値変動率と、前記第１電極を負極とし、前記第２電極を正極とした場合の直流バイアスに対する容量値変動率とが、実質的に等しい、Ｄ１に記載のディスクリートキャパシタ。
Ｄ３：前記第１キャパシタ要素における容量値および前記第２キャパシタ要素における容量値が、実質的に等しい、Ｄ１またはＤ２に記載のディスクリートキャパシタ。
Ｄ４：前記第１誘電体膜および前記第２誘電体膜が、同一の面積で形成されている、Ｄ１〜Ｄ３のいずれか一つに記載のディスクリートキャパシタ。
Ｄ５：前記第１誘電体膜および前記第２誘電体膜が、同一の厚さで形成されている、Ｄ１〜Ｄ４のいずれか一つに記載のディスクリートキャパシタ。
Ｄ６：前記第１誘電体膜および前記第２誘電体膜が、同一の誘電体材料で形成されている、Ｄ１〜Ｄ５のいずれか一つに記載のディスクリートキャパシタ。
Ｄ７：前記第１誘電体膜および前記第２誘電体膜が、ボトム酸化膜／窒化膜／トップ酸化膜の順に積層されたＯＮＯ膜である、Ｄ１〜Ｄ６のいずれか一つに記載のディスクリートキャパシタ。
Ｄ８：前記第１電極および前記第２電極が、前記第１誘電体膜および前記第２誘電体膜と同一の面積で形成されている、Ｄ１〜Ｄ７のいずれか一つに記載のディスクリートキャパシタ。
Ｄ９：前記第１電極および前記第２電極が、同一の導電材料で形成されている、Ｄ１〜Ｄ８のいずれか一つに記載のディスクリートキャパシタ。
Ｄ１０：前記基板上に形成され、前記不純物拡散層を選択的に露出させる第１開口および第２開口を有する表面絶縁膜をさらに含み、前記第１誘電体膜および前記第２誘電体膜は、それぞれ、前記第１開口内および前記第２開口内に配置されている、Ｄ１〜Ｄ９のいずれか一つに記載のディスクリートキャパシタ。
Ｄ１１：前記第１電極が、前記第１開口上に形成され、第１外部電極が接続される第１パッド領域を含み、前記第２電極が、前記第２開口上に形成され、第２外部電極が接続される第２パッド領域を含む、Ｄ１０に記載のディスクリートキャパシタ。
この構成によれば、第１開口上に第１外部電極が接続される第１パッド領域が形成されているので、第１開口上の領域を有効活用できる。同様に、第２開口上に第２外部電極が接続される第２パッド領域が形成されているので、第２開口上の領域を有効活用できる。
Ｄ１２：前記表面絶縁膜の厚さが、８０００Å〜１２０００Åである、Ｄ１０またはＤ１１に記載のディスクリートキャパシタ。
この構成によれば、第１電極および第２電極の一部が表面絶縁膜上にオーバラップして、不純物拡散層との間に寄生容量が形成されたとしても、第１電極および第２電極の各オーバラップ部と、不純物拡散層とを十分に離間させることができる。キャパシタの容量値は、距離（つまり、不純物拡散層と、第１電極および第２電極の各オーバラップ部との間の距離）に反比例するため、これにより、寄生容量の容量成分を効果的に低減できる。その結果、設計値と測定値との間に誤差の少ない容量値を有するディスクリートキャパシタを提供できる。
Ｄ１３：前記基板が、ｎ型の半導体基板であり、前記不純物拡散層が、ｎ型不純物が導入された領域である、Ｄ１〜Ｄ１２のいずれか一つに記載のディスクリートキャパシタ。
Ｄ１４：前記基板が、ｐ型の半導体基板であり、前記不純物拡散層が、ｎ型不純物が導入された領域である、Ｄ１〜Ｄ１２のいずれか一つに記載のディスクリートキャパシタ。
Ｄ１５：前記不純物拡散層が、前記基板の表面部全域に形成されている、Ｄ１〜Ｄ１４のいずれか一つに記載のディスクリートキャパシタ。
この構成によれば、下部電極を兼ねる不純物拡散層が基板の表面部全域に形成されている。したがって、製造時に、第１電極および第２電極が設計した位置に対してずれて形成されても、第１電極の全体および第２電極の全体を確実に不純物拡散層に対向させることができる。そのため、位置ずれ等の設計ばらつきに強いディスクリートキャパシタを提供できる。
Ｄ１６：ｎ型の半導体基板と、前記半導体基板と、前記半導体基板上に形成された第１誘電体膜と、前記第１誘電体膜上に形成された第１電極とを含む第１キャパシタ要素と、前記半導体基板と、前記半導体基板上に形成された第２誘電体膜と、前記第２誘電体膜上に形成された第２電極とを含む第２キャパシタ要素とを含み、前記第１キャパシタ要素および前記第２キャパシタ要素が対称に形成されている、ディスクリートキャパシタ。
この構成によれば、第１キャパシタ要素および第２キャパシタ要素が対称に形成されているので、第１電極を正極とし、第２電極を負極とした場合の直流バイアスに対する容量値変動率と、第１電極を負極とし、第２電極を正極とした場合の直流バイアスに対する容量値変動率とを、実質的に等しくできる。これにより、印加電圧の極性を反転させても、反転前後で容量値変動率が大きく異なることを防止できるディスクリートキャパシタを提供できる。
Ｄ１７：前記半導体基板は、その表面部から深さ方向に向けて同一の不純物濃度プロファイルを有している、Ｄ１６に記載のディスクリートキャパシタ。
１ ディスクリートキャパシタ
２ ディスクリートキャパシタ
３ 基板
１３ 不純物拡散層
１４ シリコン酸化膜
１５ 第１開口
１６ 第２開口
１７ 誘電体膜
１９ ボトム酸化膜
２０ 窒化膜
２１ トップ酸化膜
２２ 上部電極膜
２３ パッド領域
２５ コンタクト電極膜
３８ 半導体ウエハ
４９ 上部電極膜
５０ パッド領域

Claims (24)

  1. ウエハから切り出されたチップのサイズをパッケージのサイズとして有するウエハレベルチップサイズパッケージからなるディスクリートキャパシタであって、
    表面、裏面、ならびに、前記表面および前記裏面を接続する側面を有する基板と、
    前記基板の前記側面から露出するように前記基板の前記表面の表面部の全域に形成され、５×１０１９ｃｍ−３を超える不純物濃度に形成された表面部を有する不純物拡散層と、
    前記不純物拡散層を露出させる第１開口、および、前記第１開口から間隔を空けて前記不純物拡散層を露出させる第２開口を有し、前記基板の前記表面の上に形成された酸化膜と、
    前記第１開口内において前記不純物拡散層の上に形成された誘電体膜と、
    前記第１開口内において前記誘電体膜を挟んで前記不純物拡散層と対向する第１電極と、
    前記第２開口内において前記不純物拡散層に電気的に接続された第２電極と、
    平面視において前記第１開口に取り囲まれた領域内において前記第１電極に電気的に接続され、外部接続される第１外部電極と、
    平面視において前記第２開口に取り囲まれた領域内において前記第２電極に電気的に接続され、外部接続される第２外部電極と、を含む、ディスクリートキャパシタ。
  2. 前記不純物拡散層の表面部の不純物濃度は、２×１０２０ｃｍ−３以下である、請求項１に記載のディスクリートキャパシタ。
  3. 直流バイアスに対する容量値変動率の絶対値の範囲が、−１０Ｖ〜＋１０Ｖの直流バイアスの範囲において｜０．１｜％／Ｖ以下である、請求項１または２に記載のディスクリートキャパシタ。
  4. 前記第１電極は、前記酸化膜の上に引き出され、前記酸化膜を被覆する第１オーバラップ電極部を有し、
    前記第２電極は、前記酸化膜の上に引き出され、前記酸化膜を被覆する第２オーバラップ電極部を有している、請求項１〜３のいずれか一項に記載のディスクリートキャパシタ。
  5. 前記誘電体膜は、ボトム酸化膜／窒化膜／トップ酸化膜の順に積層されたＯＮＯ膜を含む、請求項１〜４のいずれか一項に記載のディスクリートキャパシタ。
  6. 前記ＯＮＯ膜の総厚さは、３９０Å〜４６０Åである、請求項５に記載のディスクリートキャパシタ。
  7. 前記ボトム酸化膜の厚さは、１００Å〜１３０Åであり、前記窒化膜の厚さは、１００Å〜１１０Åであり、前記トップ酸化膜の厚さは、１９０Å〜２２０Åである、請求項５または６に記載のディスクリートキャパシタ。
  8. 前記酸化膜の厚さが、８０００Å〜１２０００Åである、請求項１〜７のいずれか一項に記載のディスクリートキャパシタ。
  9. 前記第２電極は、前記第１電極と同一の導電材料によって形成されている、請求項１〜８のいずれか一項に記載のディスクリートキャパシタ。
  10. 前記基板が、ｎ型の半導体基板であり、
    前記不純物拡散層が、ｎ型不純物が導入された領域である、請求項１〜９のいずれか一項に記載のディスクリートキャパシタ。
  11. 前記基板が、ｐ型の半導体基板であり、
    前記不純物拡散層が、ｎ型不純物が導入された領域である、請求項１〜９のいずれか一項に記載のディスクリートキャパシタ。
  12. 前記ｎ型不純物が、燐である、請求項１０または１１に記載のディスクリートキャパシタ。
  13. 前記第１電極および前記第２電極を被覆する保護膜をさらに含み、
    前記第１外部電極は、前記保護膜を貫通して前記第１電極に接続されており、
    前記第２外部電極は、前記保護膜を貫通して前記第２電極に接続されている、請求項１〜１２のいずれか一項に記載のディスクリートキャパシタ。
  14. 前記第１外部電極は、前記保護膜の表面から突出した第１突出部を有しており、
    前記第２外部電極は、前記保護膜の表面から突出した第２突出部を有している、請求項１３に記載のディスクリートキャパシタ。
  15. 前記第１外部電極は、前記保護膜の表面を被覆する第１オーバラップ部を有しており、 前記第２外部電極は、前記保護膜の表面を被覆する第２オーバラップ部を有している、請求項１３または１４に記載のディスクリートキャパシタ。
  16. 前記保護膜は、樹脂膜を含み、
    前記第１外部電極は、前記樹脂膜を貫通して前記第１電極に接続されており、
    前記第２外部電極は、前記樹脂膜を貫通して前記第２電極に接続されている、請求項１３〜１５のいずれか一項に記載のディスクリートキャパシタ。
  17. 前記不純物拡散層において前記基板の前記側面から露出する部分を被覆するように前記基板の前記側面を被覆する絶縁膜をさらに含む、請求項１〜１６のいずれか一項に記載のディスクリートキャパシタ。
  18. ウエハから切り出されたチップのサイズをパッケージのサイズとして有するウエハレベルチップサイズパッケージからなるディスクリートキャパシタの製造方法であって、
    表面および裏面を有するウエハを用意する工程と、
    前記ウエハの前記表面にディスクリートキャパシタに対応したチップ領域を設定し、前記チップ領域の表面部の全域に不純物を導入し、前記チップ領域の全域に５×１０１９ｃｍ−３を超える不純物濃度を有する不純物拡散層を形成する第１不純物導入工程と、
    前記不純物拡散層の表面部の不純物濃度が５×１０１９ｃｍ−３を超える不純物濃度に維持される条件で熱酸化処理を施すことにより、前記チップ領域の全域を被覆する酸化膜を形成する工程と、
    前記酸化膜を選択的に除去して、前記不純物拡散層を露出させる第１開口、および、前記第１開口から間隔を空けて前記不純物拡散層を露出させる第２開口を前記チップ領域に形成する工程と、
    前記第１開口内において前記不純物拡散層の上に誘電体膜を形成する工程と、
    前記第１開口内において前記誘電体膜を挟んで前記不純物拡散層と対向する第１電極を形成する工程と、
    前記第２開口内において前記第１電極から間隔を空けて前記不純物拡散層に直接接続される第２電極を形成する工程と、
    平面視において前記第１開口に取り囲まれた領域内において前記第１電極に接続され、外部接続される第１外部電極を形成する工程と、
    平面視において前記第２開口に取り囲まれた領域内において前記第２電極に接続され、外部接続される第２外部電極を形成する工程と、
    前記チップ領域に沿って前記ウエハを切断することにより、ディスクリートキャパシタを切り出す個片化工程と、を含む、ディスクリートキャパシタの製造方法。
  19. ウエハから切り出されたチップのサイズをパッケージのサイズとして有するウエハレベルチップサイズパッケージからなるディスクリートキャパシタの製造方法であって、
    表面および裏面を有するウエハを用意する工程と、
    前記ウエハの前記表面にディスクリートキャパシタに対応したチップ領域を設定し、前記チップ領域の表面部の全域に不純物を導入し、前記チップ領域の全域に不純物拡散層を形成する第１不純物導入工程と、
    熱酸化処理によって、前記ウエハの上に前記チップ領域の全域を被覆する酸化膜を形成する工程と、
    前記酸化膜を選択的に除去して、前記不純物拡散層を露出させる第１開口、および、前記第１開口から間隔を空けて前記不純物拡散層を露出させる第２開口を前記チップ領域に形成する工程と、
    前記不純物拡散層の表面部の不純物濃度が５×１０１９ｃｍ−３を超えるように、前記第１開口から露出する前記不純物拡散層の表面部および前記第２開口から露出する前記不純物拡散層の表面部に前記不純物と同一導電型の不純物をそれぞれ導入する第２不純物導入工程と、
    前記第１開口内において前記不純物拡散層の上に誘電体膜を形成する工程と、
    前記第１開口内において前記誘電体膜を挟んで前記不純物拡散層と対向する第１電極を形成する工程と、
    前記第２開口内において前記第１電極から間隔を空けて前記不純物拡散層に直接接続される第２電極を形成する工程と、
    平面視において前記第１開口に取り囲まれた領域内において前記第１電極に接続され、外部接続される第１外部電極を形成する工程と、
    平面視において前記第２開口に取り囲まれた領域内において前記第２電極に接続され、外部接続される第２外部電極を形成する工程と、
    前記チップ領域に沿って前記ウエハを切断することにより、ディスクリートキャパシタを切り出す個片化工程と、を含む、ディスクリートキャパシタの製造方法。
  20. 前記酸化膜を形成する工程は、９５０℃〜１０００℃の処理温度で前記酸化膜を形成する工程を含む、請求項１８または１９に記載のディスクリートキャパシタの製造方法。
  21. 前記ウエハが、ｎ型の半導体ウエハであり、
    前記第１不純物導入工程は、前記チップ領域の表面部にｎ型の不純物を導入する工程を含む、請求項１８〜２０のいずれか一項に記載のディスクリートキャパシタの製造方法。
  22. 前記ウエハが、ｐ型の半導体ウエハであり、
    前記第１不純物導入工程は、前記チップ領域の表面部にｎ型の不純物を導入する工程を含む、請求項１８〜２０のいずれか一項に記載のディスクリートキャパシタの製造方法。
  23. 前記個片化工程に先立って、前記チップ領域を取り囲み、前記不純物拡散層が露出する内壁面を有する溝を前記ウエハの前記表面に形成する工程をさらに含み、
    前記個片化工程は、前記溝に連通するまで前記ウエハの前記裏面を研削する工程を含む、請求項１８〜２２のいずれか一項に記載のディスクリートキャパシタの製造方法。
  24. 前記個片化工程に先立って、前記不純物拡散層を被覆するように前記溝の前記内壁面を被覆する絶縁膜を形成する工程をさらに含む、請求項２３に記載のディスクリートキャパシタの製造方法。
JP2019003392A 2014-03-28 2019-01-11 ディスクリートキャパシタおよびその製造方法 Pending JP2019071468A (ja)

Applications Claiming Priority (8)

Application Number Priority Date Filing Date Title
JP2014070418 2014-03-28
JP2014070419 2014-03-28
JP2014070417 2014-03-28
JP2014070417 2014-03-28
JP2014070418 2014-03-28
JP2014070416 2014-03-28
JP2014070416 2014-03-28
JP2014070419 2014-03-28

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2014225235A Division JP2015195337A (ja) 2014-03-28 2014-11-05 ディスクリートキャパシタおよびその製造方法

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2020177504A Division JP7141435B2 (ja) 2014-03-28 2020-10-22 ディスクリートキャパシタおよびその製造方法

Publications (1)

Publication Number Publication Date
JP2019071468A true JP2019071468A (ja) 2019-05-09

Family

ID=66441350

Family Applications (2)

Application Number Title Priority Date Filing Date
JP2019003392A Pending JP2019071468A (ja) 2014-03-28 2019-01-11 ディスクリートキャパシタおよびその製造方法
JP2020177504A Active JP7141435B2 (ja) 2014-03-28 2020-10-22 ディスクリートキャパシタおよびその製造方法

Family Applications After (1)

Application Number Title Priority Date Filing Date
JP2020177504A Active JP7141435B2 (ja) 2014-03-28 2020-10-22 ディスクリートキャパシタおよびその製造方法

Country Status (1)

Country Link
JP (2) JP2019071468A (ja)

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05326313A (ja) * 1992-05-22 1993-12-10 Alps Electric Co Ltd コンデンサおよびその製造方法
JPH07273281A (ja) * 1994-03-30 1995-10-20 Kawasaki Steel Corp 半導体装置の製造方法
JPH08306863A (ja) * 1995-05-09 1996-11-22 Asahi Chem Ind Co Ltd キャパシタの製造方法
JPH11145392A (ja) * 1997-11-04 1999-05-28 Nec Corp 半導体容量素子及びその製造方法
WO2001054199A1 (fr) * 2000-01-24 2001-07-26 Sony Corporation Dispositif a semiconducteur et procede de fabrication correspondant
JP2003158002A (ja) * 2001-11-22 2003-05-30 Matsushita Electric Ind Co Ltd チップ型電子部品とその製造方法
JP2004214589A (ja) * 2002-11-14 2004-07-29 Fujitsu Ltd 薄膜キャパシタおよびその製造方法
JP2005260163A (ja) * 2004-03-15 2005-09-22 Fujitsu Ltd 容量素子及びその製造方法並びに半導体装置及びその製造方法
JP2013168633A (ja) * 2012-01-17 2013-08-29 Rohm Co Ltd チップコンデンサおよびその製造方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6020552A (ja) * 1983-07-14 1985-02-01 Seiko Epson Corp 半導体装置
JPH0851185A (ja) * 1994-08-05 1996-02-20 Sony Corp 半導体装置
JP5044930B2 (ja) 2006-01-13 2012-10-10 富士電機株式会社 Ｍｉｓ型コンデンサの製造方法

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05326313A (ja) * 1992-05-22 1993-12-10 Alps Electric Co Ltd コンデンサおよびその製造方法
JPH07273281A (ja) * 1994-03-30 1995-10-20 Kawasaki Steel Corp 半導体装置の製造方法
JPH08306863A (ja) * 1995-05-09 1996-11-22 Asahi Chem Ind Co Ltd キャパシタの製造方法
JPH11145392A (ja) * 1997-11-04 1999-05-28 Nec Corp 半導体容量素子及びその製造方法
WO2001054199A1 (fr) * 2000-01-24 2001-07-26 Sony Corporation Dispositif a semiconducteur et procede de fabrication correspondant
JP2003158002A (ja) * 2001-11-22 2003-05-30 Matsushita Electric Ind Co Ltd チップ型電子部品とその製造方法
JP2004214589A (ja) * 2002-11-14 2004-07-29 Fujitsu Ltd 薄膜キャパシタおよびその製造方法
JP2005260163A (ja) * 2004-03-15 2005-09-22 Fujitsu Ltd 容量素子及びその製造方法並びに半導体装置及びその製造方法
JP2013168633A (ja) * 2012-01-17 2013-08-29 Rohm Co Ltd チップコンデンサおよびその製造方法

Also Published As

Publication number Publication date
JP7141435B2 (ja) 2022-09-22
JP2021007184A (ja) 2021-01-21

Similar Documents

Publication Publication Date Title
TWI407548B (zh) 積體有感應電晶體的分立功率金屬氧化物半導體場效應電晶體
US10964781B2 (en) High voltage resistor device
US10319718B2 (en) Discrete capacitor and manufacturing method thereof
US10269987B2 (en) Bidirectional Zener diode
US7589392B2 (en) Filter having integrated floating capacitor and transient voltage suppression structure and method of manufacture
US10534045B2 (en) Vertical hall-effect sensor for detecting two-dimensional in-plane magnetic fields
US20210183849A1 (en) Power mos device having an integrated current sensor and manufacturing process thereof
US8722475B2 (en) Method and structure for high Q varactor
CN113644116B (zh) 栅极与源极并联可调电阻型超结功率器件及其制造方法
JP7141435B2 (ja) ディスクリートキャパシタおよびその製造方法
US8736003B2 (en) Integrated hybrid hall effect transducer
CN103035613A (zh) 半导体器件
KR101779588B1 (ko) 과도 전압 억제 소자 및 그 제조 방법
JP2018056214A (ja) ダイオード素子およびその製造方法
JP6595060B2 (ja) 双方向ツェナーダイオード
KR100537321B1 (ko) 반도체 장치 및 그 제조 방법
CN106997880A (zh) 一种半导体结构及其制备方法
JP2011124502A (ja) 抵抗素子及びその製造方法
CN110678979B (zh) 用于沟槽dmos的沟槽内集成堆叠esd网络
CN114429952A (zh) 静电放电保护ggnmos结构及其制备方法
KR20040002120A (ko) 인덕터 및 그 제조방법
KR20030002748A (ko) 정전기 방전 소자의 그 제조 방법
JPH0569957U (ja) 光静電誘導サイリスタ
TW200301908A (en) Method for producing a capacitor

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20190116

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20200220

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20200403

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20200730