CN114429952A - 静电放电保护ggnmos结构及其制备方法 - Google Patents
静电放电保护ggnmos结构及其制备方法 Download PDFInfo
- Publication number
- CN114429952A CN114429952A CN202210096922.1A CN202210096922A CN114429952A CN 114429952 A CN114429952 A CN 114429952A CN 202210096922 A CN202210096922 A CN 202210096922A CN 114429952 A CN114429952 A CN 114429952A
- Authority
- CN
- China
- Prior art keywords
- lightly doped
- drain region
- doped drain
- substrate
- region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000002360 preparation method Methods 0.000 title claims description 8
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 95
- 229920005591 polysilicon Polymers 0.000 claims abstract description 82
- 239000000758 substrate Substances 0.000 claims abstract description 57
- 230000000903 blocking effect Effects 0.000 claims abstract description 23
- 230000004888 barrier function Effects 0.000 claims description 41
- 239000000463 material Substances 0.000 claims description 41
- 150000002500 ions Chemical class 0.000 claims description 28
- 238000005468 ion implantation Methods 0.000 claims description 15
- 229910021332 silicide Inorganic materials 0.000 claims description 11
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 11
- 239000002184 metal Substances 0.000 claims description 10
- 239000004065 semiconductor Substances 0.000 claims description 9
- 238000005530 etching Methods 0.000 claims description 8
- 238000002955 isolation Methods 0.000 claims description 8
- 239000002210 silicon-based material Substances 0.000 claims description 3
- 230000003647 oxidation Effects 0.000 abstract 1
- 238000007254 oxidation reaction Methods 0.000 abstract 1
- 238000000034 method Methods 0.000 description 16
- 238000000206 photolithography Methods 0.000 description 5
- 238000002347 injection Methods 0.000 description 3
- 239000007924 injection Substances 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 230000000717 retained effect Effects 0.000 description 2
- 239000000243 solution Substances 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 229910021645 metal ion Inorganic materials 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0296—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices involving a specific disposition of the protective devices
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
本发明提供一种静电放电保护GGNMOS结构，包括：衬底、源极、m个间隔设置的重掺杂区、栅氧化层、多晶硅栅极、阻挡氧化层和多晶硅阻挡层，所述衬底中形成有阱区和间隔设置在所述阱区上的两个轻掺杂漏区，m个所述重掺杂区间隔设置于一所述轻掺杂漏区中，其中，所述重掺杂区与间隔中的所述轻掺杂漏区构成重掺杂和轻掺杂交替的漏极；m为大于或者等于2的整数。本申请通过在所述轻掺杂漏区中间隔设置m个重掺杂区，使得所述重掺杂区与间隔中的所述轻掺杂漏区构成重/轻掺杂交替的漏极(N‑/N+交替的结构)，这样可以增加漏极的导通电阻，使得ESD器件阵列的开启更加均匀以及更加稳定，从而提升ESD器件阵列的均匀导通性和鲁棒性。
Description
技术领域
本申请涉及ESD器件技术领域，具体涉及一种静电放电保护GGNMOS结构及其制备方法。
背景技术
MOS ESD(Electro-Static discharge)器件是半导体制造工艺中常用的保护器件结构，以GGNMOS ESD器件结构为例，单个GGNMOS ESD器件与常规NMOS器件差别不大。
现有的GGNMOS ESD器件中，静电电流经过漏极，使得漏极/阱区的交界处发生碰撞电离，形成基底电流(Isub)经过阱区到达P型重掺杂区(P型重掺杂区接地)，阱区的电位抬高，使得NPN(漏极-阱区-源极)寄生管导通，较佳的，需要在靠近栅极的漏极表面定义RPO区(氧化层)作为无金属硅化物(non-silicide)区以确保一定的电阻防止电流集中流过最先导通的中心GGNMOS器件而烧毁。虽然现有的GGNMOS ESD器件通过设置RPO区(起到增大电阻的作用)可以在一定程度上提高器件的电学参数，但是器件本身高掺杂的漏端导通电阻还是很小，从而导致ESD器件开启不均匀的问题。
发明内容
本申请提供了一种静电放电保护GGNMOS结构及其制备方法，可以解决现有的GGNMOS ESD器件因导通电阻较小导致开启不稳定的问题。
一方面，本申请实施例提供了一种静电放电保护GGNMOS结构，包括：
衬底，所述衬底中形成有阱区和间隔设置在所述阱区上的第一轻掺杂漏区和第二轻掺杂漏区；
源极，所述源极位于所述第一轻掺杂漏区中；
m个间隔设置的重掺杂区，m个所述重掺杂区间隔设置于所述第二轻掺杂漏区中，其中，所述重掺杂区与间隔中的所述第二轻掺杂漏区构成重掺杂和轻掺杂交替的漏极；
栅氧化层，所述栅氧化层覆盖所述第一轻掺杂漏区和所述第二轻掺杂漏区之间的所述衬底以及覆盖所述第一轻掺杂漏区和所述第二轻掺杂漏区的部分表面；
多晶硅栅极，所述多晶硅栅极位于所述栅氧化层上；
阻挡氧化层，所述阻挡氧化层位于m个所述重掺杂区的间隔中的所述第二轻掺杂漏区上；以及，
多晶硅阻挡层，所述多晶硅阻挡层位于所述阻挡氧化层上；
其中，m为大于或者等于2的整数。
可选的，在所述的静电放电保护GGNMOS结构中，所述重掺杂区的离子浓度为1E14atoms/cm2～1E16atoms/cm2。
可选的，在所述的静电放电保护GGNMOS结构中，所述第一轻掺杂漏区的离子浓度和所述第二轻掺杂漏区的离子浓度均为1E13atoms/cm2～1E14atoms/cm2。
可选的，在所述的静电放电保护GGNMOS结构中，所述多晶硅阻挡层在宽度上的尺寸为0.1μm～0.3μm。
可选的，在所述的静电放电保护GGNMOS结构中，位于所述栅氧化层底部的所述第一轻掺杂漏区和所述第二轻掺杂漏区在宽度上的尺寸为0.1μm～0.15μm。
可选的，在所述的静电放电保护GGNMOS结构中，所述静电放电保护GGNMOS结构还包括：介质层，所述介质层覆盖所述多晶硅栅极、所述多晶硅阻挡层和靠近所述多晶硅栅极的m-1个所述重掺杂区。
可选的，在所述的静电放电保护GGNMOS结构中，所述静电放电保护GGNMOS结构还包括：硅化金属层，所述硅化金属层覆盖所述源极、远离所述多晶硅栅极的一所述重掺杂区。
可选的，在所述的静电放电保护GGNMOS结构中，所述静电放电保护GGNMOS结构还包括：位于所述衬底中的环形浅沟槽隔离结构，所述环形浅沟槽隔离结构环绕所述源极和所述漏极设置。
可选的，在所述的静电放电保护GGNMOS结构中，所述阱区的掺杂离子的导电类型为P型；所述第一轻掺杂漏区和所述第二轻掺杂漏区的掺杂离子的导电类型为N型；所述重掺杂区的掺杂离子的导电类型为N型。
另一方面，本申请实施例还提供了一种静电放电保护GGNMOS结构的制备方法，包括：
提供一衬底，所述衬底中形成有阱区；
形成氧化材料层，所述氧化材料层覆盖所述衬底；
形成多晶硅材料层，所述多晶硅材料层覆盖所述氧化材料层；
刻蚀所述氧化材料层、所述多晶硅材料层至所述衬底表面以得到栅氧化层、阻挡氧化层、位于所述栅氧化层的多晶硅栅极和位于所述阻挡氧化层上的多晶硅阻挡层；
对所述衬底进行第一次离子注入，以在所述阱区上方形成第一轻掺杂漏区和第二轻掺杂漏区；以及，
对所述衬底进行第二次离子注入，以在所述第一轻掺杂漏区中形成源极、在所述第二轻掺杂漏区中形成m个间隔设置的重掺杂区，其中，所述重掺杂区与间隔中的所述第二轻掺杂漏区构成重掺杂和轻掺杂交替结构的漏极，其中，m为大于或者等于2的整数。
本申请技术方案，至少包括如下优点：
本申请通过在所述轻掺杂漏区中间隔设置m个重掺杂区，使得所述重掺杂区与间隔中的所述轻掺杂漏区构成重掺杂和轻掺杂交替的漏极(N-/N+交替的结构)，这样可以增加漏极的导通电阻，使得ESD器件阵列的开启更加均匀以及更加稳定，从而提升ESD器件阵列的均匀导通性和鲁棒性。
进一步的，本申请中，m个重掺杂区之间的间隔的数量为m-1个，各间隔的衬底表面均形成有堆叠的阻挡氧化层和多晶硅阻挡层，所述多晶硅阻挡层在宽度上的尺寸(PolyCD)可以根据实际工艺需求做得很小，从而可以根据实际的所述漏极区域的宽度尺寸在所述漏极上形成较多的多晶硅阻挡层，从而提高inline可控性。
附图说明
为了更清楚地说明本申请具体实施方式或现有技术中的技术方案，下面将对具体实施方式或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本申请的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1-图7是本发明实施例一的制备静电放电保护GGNMOS结构的各工艺步骤中的半导体结构示意图；
图8-图14是本发明实施例二的制备静电放电保护GGNMOS结构的各工艺步骤中的半导体结构示意图；
其中，附图标记说明如下：
10-衬底，11-阱区，12-环形浅沟槽隔离结构，13-第一轻掺杂漏区，131-源极，14-第二轻掺杂漏区，141-重掺杂区，142-漏极，20-氧化材料层，21-栅氧化层，22-阻挡氧化层，30-多晶硅材料层，31-多晶硅栅极，32-多晶硅阻挡层，40-介质层，50-硅化金属层。
具体实施方式
下面将结合附图，对本申请中的技术方案进行清楚、完整的描述，显然，所描述的实施例是本申请的一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在不做出创造性劳动的前提下所获得的所有其它实施例，都属于本申请保护的范围。
在本申请的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。此外，术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性。
在本申请的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电气连接；可以是直接相连，也可以通过中间媒介间接相连，还可以是两个元件内部的连通，可以是无线连接，也可以是有线连接。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本申请中的具体含义。
此外，下面所描述的本申请不同实施方式中所涉及的技术特征只要彼此之间未构成冲突就可以相互结合。
实施例一
本申请实施例提供了一种静电放电保护GGNMOS结构的制备方法，所述静电放电保护GGNMOS结构的制备方法包括：
提供一衬底，所述衬底中形成有阱区；
形成氧化材料层，所述氧化材料层覆盖所述衬底；
形成多晶硅材料层，所述多晶硅材料层覆盖所述氧化材料层；
刻蚀所述氧化材料层、所述多晶硅材料层至所述衬底表面以得到栅氧化层、阻挡氧化层、位于所述栅氧化层的多晶硅栅极和位于所述阻挡氧化层上的多晶硅阻挡层；
对所述衬底进行第一次离子注入，以在所述阱区上方形成轻掺杂漏区；以及，
对所述衬底进行第二次离子注入，以在一所述轻掺杂漏区中形成源极、在另一所述轻掺杂漏区中形成m个间隔设置的重掺杂区，其中，所述重掺杂区与间隔中的所述轻掺杂漏区构成重掺杂和轻掺杂(N+/N-)交替结构的漏极，其中，m为大于或者等于2的整数。
具体的，请参考图1-图7，图1-图7是本发明实施例一的制备静电放电保护GGNMOS结构的各工艺步骤中的半导体结构示意图。
首先，如图1所示，提供一衬底10，所述衬底10中形成有阱区11。具体的，所述阱区11的掺杂离子的导电类型为P型。所述静电放电保护GGNMOS结构包括一位于所述衬底10中的环形浅沟槽隔离结构12，所述环形浅沟槽隔离结构12环绕一区域设置，该区域为器件后续形成的有源区。
然后，如图2所示，形成氧化材料层20，所述氧化材料层20覆盖所述衬底10。进一步的，形成多晶硅材料层30，所述多晶硅材料层30覆盖所述氧化材料层20。
接着，如图3所示，利用光罩对已形成的半导体结构进行光刻以及刻蚀，具体的，刻蚀所述氧化材料层20、所述多晶硅材料层30至所述衬底10的表面以得到栅氧化层21、阻挡氧化层22、位于所述栅氧化层21的多晶硅栅极31和位于所述阻挡氧化层22上的多晶硅阻挡层32。较佳的，所述多晶硅阻挡层32在宽度上的尺寸可以为0.1μm～0.3μm。
较佳的，在形成所述栅氧化层21、所述阻挡氧化层22、所述多晶硅栅极31和所述多晶硅阻挡层32之后，所述静电放电保护GGNMOS结构的制备方法还可以包括：形成侧墙结构(未图示)。具体的，首先可以先沉积侧墙材料层，所述侧墙材料层覆盖衬底10表面以及所述多晶硅栅极31和所述多晶硅阻挡层32；然后再利用光刻工艺、刻蚀工艺去除所述衬底10表面以及所述多晶硅栅极31和所述多晶硅阻挡层32顶端的侧墙材料层，仅保留所述多晶硅栅极31和所述多晶硅阻挡层32两侧的侧墙材料层以得到侧墙结构，该侧墙结构可以阻挡后续轻掺杂注入、S/D(源极/漏极)重掺杂注入以及可以阻挡注入的导电离子后续扩散进所述多晶硅栅极31和所述多晶硅阻挡层32中，从而起到保护所述栅氧化层21、所述阻挡氧化层22、所述多晶硅栅极31和所述多晶硅阻挡层32的作用。
进一步的，如图4所示，对所述衬底10进行第一次离子注入，以在所述阱区11上方形成第一轻掺杂漏区13和第二轻掺杂漏区14。具体的，在对所述衬底10进行第一次离子注入时，是需要一定的离子注入角度以使所述第一轻掺杂漏区13和所述第二轻掺杂漏区14均延伸至所述栅氧化层的底部，其中，位于所述栅氧化层底部的各所述轻掺杂漏区在宽度上的尺寸为0.1μm～0.15μm，即所述第一轻掺杂漏区13/所述第二轻掺杂漏区14延伸至所述栅氧化层的底部的那部分结构在宽度上的尺寸为0.1μm～0.15μm。较佳的，所述第一轻掺杂漏区13和所述第二轻掺杂漏区14的掺杂离子的导电类型为N型，所述第一轻掺杂漏区13的离子浓度和所述第二轻掺杂漏区14的离子浓度均可以为1E13atoms/cm2～1E14atoms/cm2。
接着，如图5所示，对所述衬底10进行第二次离子注入，以在所述第一轻掺杂漏区13中形成源极131、在第二所述轻掺杂漏区14中形成m个间隔设置的重掺杂区141，其中，所述重掺杂区141与间隔中的所述轻掺杂漏区14构成N+/N-交替结构的漏极142，其中，m为大于或者等于2的整数。具体的，本实施例中所述重掺杂区141的掺杂离子的导电类型为N型，所述重掺杂区141的离子浓度可以为1E14 atoms/cm2～1E16atoms/cm2。
在本实施例中，形成所述阻挡氧化层22和所述多晶硅阻挡层32是为了在后续的第二次离子注入工艺中起到阻挡的作用，避免其下的第二轻掺杂漏区14因离子注入而增加离子掺杂浓度的情况。
晶圆上形成多个本申请提供的ESD器件以组成ESD器件阵列，本申请通过在所述第二轻掺杂漏区14中间隔设置m个重掺杂区141，使得所述重掺杂区141与间隔中的所述轻掺杂漏区14构成重掺杂和轻掺杂交替的漏极142(N-/N+交替的结构)，这样可以增加所述漏极142的导通电阻，使得ESD器件阵列的开启更加均匀以及更加稳定，从而提升ESD器件阵列的均匀导通性和鲁棒性。进一步的，本申请中，m个重掺杂区141之间的间隔的数量为m-1个，各间隔的衬底表面均形成有堆叠的阻挡氧化层22和多晶硅阻挡层32，所述多晶硅阻挡层32在宽度上的尺寸(Poly CD)可以根据实际工艺需求准确控制尺寸和均匀性，从而可以根据实际的漏极142的宽度尺寸在所述漏极142上形成均匀可控的的多晶硅阻挡层32，从而提高inline可控性。
进一步的，如图6所示，形成介质层40，所述介质层40首先覆盖所述源极131、所述多晶硅栅极31、所述多晶硅阻挡层32、m个所述重掺杂区141以及所述浅沟槽隔离结构12，然后再利用光刻工艺、刻蚀工艺去除所述源极131和远离所述多晶硅栅极31的一个所述重掺杂区141表面的介质层40以露出所述源极131和远离所述多晶硅栅极31的一个所述重掺杂区141(图6最右侧的一个所述重掺杂区141)。具体的，形成所述介质层40是为了避免其下的所述重掺杂区141与后续工艺中的金属离子发生反应，防止靠近所述多晶硅栅极31的m-1个所述重掺杂区141表面形成硅化金属层50。
最后，如图7所示，形成硅化金属层50，所述硅化金属层50覆盖所述源极131以及远离所述多晶硅栅极31的一所述重掺杂区141。
基于同一发明构思，本申请实施例还提供了一种静电放电保护GGNMOS结构，如图7所示，所述静电放电保护GGNMOS结构包括：
衬底10，所述衬底10中形成有阱区11和间隔设置在所述阱区11上的第一轻掺杂漏区13和第二轻掺杂漏区14；
源极131，所述源极131位于所述第一轻掺杂漏区13中；
m个间隔设置的重掺杂区141，m个所述重掺杂区141间隔设置于所述第二轻掺杂漏区14中，其中，所述重掺杂区141与间隔中的所述轻掺杂漏区14构成重掺杂和轻掺杂交替的漏极142；
栅氧化层21，所述栅氧化层21覆盖所述第一轻掺杂漏区13和所述第二轻掺杂漏区14之间的所述衬底10以及覆盖所述第一轻掺杂漏区13和所述第二轻掺杂漏区14的部分表面；
多晶硅栅极31，所述多晶硅栅极31位于所述栅氧化层21上；
阻挡氧化层22，所述阻挡氧化层22位于m个所述重掺杂区141的间隔中的所述轻掺杂漏区14上；以及，
多晶硅阻挡层32，所述多晶硅阻挡层32位于所述阻挡氧化层22上；
其中，m为大于或者等于2的整数。
进一步的，所述静电放电保护GGNMOS结构还包括：介质层40，所述介质层40覆盖所述多晶硅栅极31、所述多晶硅阻挡层32和靠近所述多晶硅栅极31的m-1个所述重掺杂区141。
较佳的，所述静电放电保护GGNMOS结构还包括：硅化金属层50，所述硅化金属层50覆盖所述源极131、远离所述多晶硅栅极31的一所述重掺杂区141。
在本实施例中，所述静电放电保护GGNMOS结构还包括：位于所述衬底10中的环形浅沟槽隔离结构12，所述环形浅沟槽隔离结构12环绕所述源极13和所述漏极142设置。
实施例二
本申请实施例二提供了一种静电放电保护GGNMOS结构的制备方法，请参考图8-图14，图8-图14是本发明实施例二的制备静电放电保护GGNMOS结构的各工艺步骤中的半导体结构示意图。具体的，所述静电放电保护GGNMOS结构的制备方法包括：
首先，如图8所示，提供一衬底10，所述衬底10中形成有阱区11。所述阱区11的掺杂离子的导电类型为P型。
然后，如图9所示，对所述衬底10进行第一次离子注入，以在所述阱区11上方形成第一轻掺杂漏区13和第二轻掺杂漏区14。具体的，在对所述衬底10进行第一次离子注入过程中，因所述衬底10上没有其余膜层(例如氧化材料层20和多晶硅材料层30)，所以可以直接对所述衬底10垂直注入离子。其中，所述第一轻掺杂漏区13和所述第二轻掺杂漏区14的掺杂离子的导电类型为N型，所述第一轻掺杂漏区13的离子浓度和所述第二轻掺杂漏区14的离子浓度均可以为1E13 atoms/cm2～1E14atoms/cm2。
接着，如图10所示，形成氧化材料层20，所述氧化材料层20覆盖所述衬底10。进一步的，形成多晶硅材料层30，所述多晶硅材料层30覆盖所述氧化材料层20。
进一步的，如图11所示，利用光罩对已形成的半导体结构进行光刻以及刻蚀，具体的，刻蚀所述氧化材料层20、所述多晶硅材料层30至所述衬底10的表面以得到栅氧化层21、阻挡氧化层22、位于所述栅氧化层21的多晶硅栅极31和位于所述阻挡氧化层22上的多晶硅阻挡层32。具体的，所述栅氧化层21可以覆盖部分所述第一轻掺杂漏区13和部分所述第二轻掺杂漏区14。
较佳的，在形成所述栅氧化层21、所述阻挡氧化层22、所述多晶硅栅极31和所述多晶硅阻挡层32之后，所述静电放电保护GGNMOS结构的制备方法还可以包括：形成侧墙结构(未图示)。具体的，首先可以先沉积侧墙材料层，所述侧墙材料层覆盖衬底10表面以及所述多晶硅栅极31和所述多晶硅阻挡层32；然后再利用光刻工艺、刻蚀工艺去除所述衬底10表面以及所述多晶硅栅极31和所述多晶硅阻挡层32顶端的侧墙材料层，仅保留所述多晶硅栅极31和所述多晶硅阻挡层32两侧的侧墙材料层以得到侧墙结构，该侧墙结构可以阻挡后续S/D(源极/漏极)重掺杂注入以及可以阻挡注入的导电离子后续扩散进所述多晶硅栅极31和所述多晶硅阻挡层32中，从而起到保护所述栅氧化层21、所述阻挡氧化层22、所述多晶硅栅极31和所述多晶硅阻挡层32的作用。
接着，如图12所示，对所述衬底10进行第二次离子注入，以在所述第一轻掺杂漏区13中形成源极131、在第二所述轻掺杂漏区14中形成m个间隔设置的重掺杂区141，其中，所述重掺杂区141与间隔中的所述轻掺杂漏区14构成N+/N-交替结构的漏极142，其中，m为大于或者等于2的整数。具体的，本实施例中所述重掺杂区141的掺杂离子的导电类型为N型，所述重掺杂区141的离子浓度可以为1E14 atoms/cm2～1E16atoms/cm2。
接着，如图13所示，形成介质层40，所述介质层40覆盖所述多晶硅栅极31、所述多晶硅阻挡层32和靠近所述多晶硅栅极31的m-1个所述重掺杂区141。
最后，如图14所示，形成硅化金属层50，所述硅化金属层50覆盖所述源极131以及远离所述多晶硅栅极31的一所述重掺杂区141。
需要说明的是，本说明书中每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可，此外，各个实施例之间不同的部分也可互相组合使用，本发明对此不作限定。
显然，上述实施例仅仅是为清楚地说明所作的举例，而并非对实施方式的限定。对于所属领域的普通技术人员来说，在上述说明的基础上还可以做出其它不同形式的变化或变动。这里无需也无法对所有的实施方式予以穷举。而由此所引伸出的显而易见的变化或变动仍处于本申请创造的保护范围之中。
Claims (10)
1.一种静电放电保护GGNMOS结构，其特征在于，包括：
衬底，所述衬底中形成有阱区和间隔设置在所述阱区上的第一轻掺杂漏区和第二轻掺杂漏区；
源极，所述源极位于所述第一轻掺杂漏区中；
m个间隔设置的重掺杂区，m个所述重掺杂区间隔设置于所述第二轻掺杂漏区中，其中，所述重掺杂区与间隔中的所述第二轻掺杂漏区构成重掺杂和轻掺杂交替的漏极；
栅氧化层，所述栅氧化层覆盖所述第一轻掺杂漏区和所述第二轻掺杂漏区之间的所述衬底以及覆盖所述第一轻掺杂漏区和所述第二轻掺杂漏区的部分表面；
多晶硅栅极，所述多晶硅栅极位于所述栅氧化层上；
阻挡氧化层，所述阻挡氧化层位于m个所述重掺杂区的间隔中的所述第二轻掺杂漏区上；以及，
多晶硅阻挡层，所述多晶硅阻挡层位于所述阻挡氧化层上；
其中，m为大于或者等于2的整数。
2.根据权利要求1所述的静电放电保护GGNMOS结构，其特征在于，所述重掺杂区的离子浓度为1E14 atoms/cm2～1E16atoms/cm2。
3.根据权利要求1所述的静电放电保护GGNMOS结构，其特征在于，所述第一轻掺杂漏区的离子浓度和所述第二轻掺杂漏区的离子浓度均为1E13atoms/cm2～1E14atoms/cm2。
4.根据权利要求1所述的静电放电保护GGNMOS结构，其特征在于，所述多晶硅阻挡层在宽度上的尺寸为0.1μm～0.3μm。
5.根据权利要求1所述的静电放电保护GGNMOS结构，其特征在于，位于所述栅氧化层底部的所述第一轻掺杂漏区和所述第二轻掺杂漏区在宽度上的尺寸为0.1μm～0.15μm。
6.根据权利要求1所述的静电放电保护GGNMOS结构，其特征在于，所述静电放电保护GGNMOS结构还包括：介质层，所述介质层覆盖所述多晶硅栅极、所述多晶硅阻挡层和靠近所述多晶硅栅极的m-1个所述重掺杂区。
7.根据权利要求6所述的静电放电保护GGNMOS结构，其特征在于，所述静电放电保护GGNMOS结构还包括：硅化金属层，所述硅化金属层覆盖所述源极、远离所述多晶硅栅极的一所述重掺杂区。
8.根据权利要求1所述的静电放电保护GGNMOS结构，其特征在于，所述静电放电保护GGNMOS结构还包括：位于所述衬底中的环形浅沟槽隔离结构，所述环形浅沟槽隔离结构环绕所述源极和所述漏极设置。
9.根据权利要求1所述的静电放电保护GGNMOS结构，其特征在于，所述阱区的掺杂离子的导电类型为P型；所述第一轻掺杂漏区和所述第二轻掺杂漏区的掺杂离子的导电类型为N型；所述重掺杂区的掺杂离子的导电类型为N型。
10.一种静电放电保护GGNMOS结构的制备方法，其特征在于，包括：
提供一衬底，所述衬底中形成有阱区；
形成氧化材料层，所述氧化材料层覆盖所述衬底；
形成多晶硅材料层，所述多晶硅材料层覆盖所述氧化材料层；
刻蚀所述氧化材料层、所述多晶硅材料层至所述衬底表面以得到栅氧化层、阻挡氧化层、位于所述栅氧化层的多晶硅栅极和位于所述阻挡氧化层上的多晶硅阻挡层；
对所述衬底进行第一次离子注入，以在所述阱区上方形成第一轻掺杂漏区和第二轻掺杂漏区；以及，
对所述衬底进行第二次离子注入，以在所述第一轻掺杂漏区中形成源极、在所述第二轻掺杂漏区中形成m个间隔设置的重掺杂区，其中，所述重掺杂区与间隔中的所述第二轻掺杂漏区构成重掺杂和轻掺杂交替结构的漏极，其中，m为大于或者等于2的整数。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202210096922.1A CN114429952A (zh) | 2022-01-27 | 2022-01-27 | 静电放电保护ggnmos结构及其制备方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202210096922.1A CN114429952A (zh) | 2022-01-27 | 2022-01-27 | 静电放电保护ggnmos结构及其制备方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN114429952A true CN114429952A (zh) | 2022-05-03 |
Family
ID=81312384
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202210096922.1A Pending CN114429952A (zh) | 2022-01-27 | 2022-01-27 | 静电放电保护ggnmos结构及其制备方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN114429952A (zh) |
-
2022
- 2022-01-27 CN CN202210096922.1A patent/CN114429952A/zh active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7777258B2 (en) | Recessed gate transistor structure and method of forming the same | |
| EP1610372B1 (en) | Fabrication method of a self aligned contact in a semiconductor device | |
| KR100246349B1 (ko) | 모스페트 소자 및 그 제조방법 | |
| KR101144025B1 (ko) | 반도체 장치 및 그 제조 방법 | |
| US12074215B2 (en) | Semiconductor device and semiconductor device manufacturing method | |
| US7371632B2 (en) | Semiconductor device having high-voltage transistor and PIP capacitor and method for fabricating the same | |
| KR20140019913A (ko) | 반도체 소자 및 그 소자의 제조 방법 | |
| KR20020076738A (ko) | 소이형 반도체 장치 및 그 형성 방법 | |
| US9443943B2 (en) | Semiconductor device and fabrication method thereof | |
| US6835624B2 (en) | Semiconductor device for protecting electrostatic discharge and method of fabricating the same | |
| US20070212842A1 (en) | Manufacturing method of high-voltage MOS transistor | |
| CN114429952A (zh) | 静电放电保护ggnmos结构及其制备方法 | |
| KR20200000031A (ko) | 반도체 장치, 반도체 장치의 제조 방법 및 반도체 장치의 레이아웃 디자인 방법 | |
| US10529705B2 (en) | Integrated transistor and protection diode and fabrication method | |
| CN113471197A (zh) | 金属氧化物半导体场效晶体管装置及其制造方法 | |
| US20060220155A1 (en) | Semiconductor device | |
| JP2007324507A (ja) | 半導体装置及びその製造方法 | |
| US7195982B2 (en) | Method for manufacturing anti-punch through semiconductor device | |
| JPH08162472A (ja) | バイポーラトランジスタ，バイポーラトランジスタを有する半導体装置およびその製造方法 | |
| TW589716B (en) | Method of fabricating memory device having a deep trench capacitor | |
| US6541325B2 (en) | Method for fabricating a capacitor device with BiCMOS process and the capacitor device formed thereby | |
| CN114078764B (zh) | 半导体器件及其制备方法 | |
| CN115394771A (zh) | Ggnmos结构及其制备方法 | |
| US7655524B2 (en) | Method for manufacturing isolation layer having barrier layer formed thereon | |
| JP2004006480A (ja) | 電界効果トランジスタのゲート電極保護ダイオードの製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination |