KR20040002120A - 인덕터 및 그 제조방법 - Google Patents
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Abstract
본 발명은 인덕턴스 값을 향상시키도록 한 인덕터 및 그 제조방법에 관한 것으로서, 반도체 기판에 소정깊이로 일정한 간격을 갖는 형성되는 복수개의 트랜치와, 상기 각 트랜치의 양측면 및 하부면의 반도체 기판 표면내에 형성되는 불순물 영역과, 상기 각 트랜치의 내부에 형성되는 제 1 절연막과, 상기 제 1 절연막 양측의 불순물 영역이 노출되도록 제 1 콘택홀을 갖고 반도체 기판의 전면에 형성되는 제 2 절연막과, 상기 제 1 콘택홀을 통해 상기 불순물 영역에 연결되면서 상기 제 1 절연막 상부의 제 2 절연막상에 형성되는 복수개의 제 1 도전성 라인과, 상기 이웃하는 제 1 도전성 라인 양단의 일측과 타측을 전기적으로 연결하기 위해 형성되는 복수개의 제 2 도전성 라인을 포함하여 구성됨을 특징으로 한다.
Description
본 발명은 반도체 소자의 인덕터(inductor)에 관한 것으로, 특히 인덕턴스(inductance) 값을 향상시키는데 적당한 인덕터 및 그 제조방법에 관한 것이다.
일반적으로 회로를 구성하는 요소에는 트랜지스터, 저항, 캐패시터 및 인덕터가 있는데, 이들 중 인덕터는 코일 구조를 가지므로 트랜지스터, 저항 및 캐패시터와 동일한 반도체기판 상에 형성하기 어렵다.
그럼에도 불구하고, 회로 및 반도체칩을 설계하는 많은 디자이너들에 의해 인덕터를 트랜지스터, 저항 및 캐패시터와 함께 동일한 반도체기판 상에 형성하는 기술을 연구되고 있다.
종래의 인덕터를 트랜지스터, 저항 및 캐패시터와 함께 동일한 반도체기판 상에 형성하는 기술이 Chan M. Desaigoudar 등에 의해 미국 특허 제 5,370,766 호(1994. 12. 6 등록)에 개시되어 있다.
종래 기술에 따른 인덕터는 기판 상에 절연막이 형성되고, 이 절연막 평면 상에 알루미늄(Al), 금(Au), 은(Ag) 또는 다른 적당한 도전물질로 인덕터가 형성된다.
상기에서 인덕터는 절연막상에 도전 물질을 증착하고 포토리쏘그래피 방법으로 패터닝하여 코일 형상으로 형성된다. 그리고, 비아(via)를 통해 인덕터의 일측끝단과 접촉되어 이 인덕터를 인접하는 커패시터 또는 트랜지스터 등의 소자와 연결시켜 회로를 구성하는 인덕터 코일 터미널 패드가 형성된다.
상기에서 인덕터 코일 터미널 패드는 기판과 인덕터 사이에 형성되며, 인덕터 코일 터미널 패드와 인덕터는 사이에 비아(Via)가 형성된 절연막이 형성된다.
상술한 바와 같이 종래 기술은 반도체기판 상에 트랜지스터, 저항 및 캐패시터를 형성하는 공정으로 인덕터를 형성하였다.
도 1은 종래의 인덕터를 나타낸 평면도이다.
도 1에 도시한 바와 같이, 기판(도시되지 않음)상의 절연막을 사이에 두고 금속(metal) 또는 폴리 실리콘(poly silicon)이 패터닝되어 전기적으로 연결된 나선 구조의 인덕터(10)가 형성되어 있다.
상기 나선 구조의 인덕터(10)를 형성하였을 때, 인덕턴스(inductance)는 코일(coil)의 권선 수에 비례한다.
그러나 상기와 같은 종래의 인덕터에 있어서 다음과 같은 문제점이 있었다.
즉, 나선 구조의 인덕터의 인덕턴스는 코일의 권선 수에 비례하기 때문에 고집적 반도체 소자 제조공정에서 면적 측면에서 그 한계가 있다.
본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출한 것으로 0.25㎛이하의 고집적 반도체 제조 공정상 소자 격리를 위한 STI(Shallow Trench Isolation) 구조로 인덕터를 형성함으로써 높은 인덕턴스 값을 갖기 위해 작은 면적에서 보다 많은 권선 수를 확보하도록 한 인덕터 및 그 제조방법을 제공하는데그 목적이 있다.
도 1은 종래의 인덕터를 나타낸 평면도
도 2는 본 발명에 의한 인덕터를 나타낸 평면도
도 3은 도 2의 Ⅱ-Ⅱ선에 따른 본 발명의 제 1 실시예에 의한 인덕터의 구조 단면도
도 4는 본 발명의 제 2 실시예에 의한 인덕터의 구조 단면도
도 5a 내지 도 5g는 본 발명의 제 1 실시예에 의한 인덕터의 제조방법을 나타낸 공정단면도
도 6a 내지 도 6g는 본 발명의 제 2 실시예에 의한 인덕터의 제조방법을 나타낸 공정단면도
도면의 주요 부분에 대한 부호의 설명
21 : 반도체 기판 22 : 버퍼 산화막
23 : 질화막 24 : 트랜치
25 : n+영역 26 : 제 1 절연막
27 : 제 2 절연막 28 : 제 1 콘택홀
29 : 폴리 실리콘 패턴 30 : 층간 절연막
31 : 제 2 콘택홀 32 : 금속패턴
상기와 같은 목적을 달성하기 위한 본 발명에 의한 인덕터는 반도체 기판에 소정깊이로 일정한 간격을 갖는 형성되는 복수개의 트랜치와, 상기 각 트랜치의 양측면 및 하부면의 반도체 기판 표면내에 형성되는 불순물 영역과, 상기 각 트랜치의 내부에 형성되는 제 1 절연막과, 상기 제 1 절연막 양측의 불순물 영역이 노출되도록 제 1 콘택홀을 갖고 반도체 기판의 전면에 형성되는 제 2 절연막과, 상기 제 1 콘택홀을 통해 상기 불순물 영역에 연결되면서 상기 제 1 절연막 상부의 제 2 절연막상에 형성되는 복수개의 제 1 도전성 라인과, 상기 이웃하는 제 1 도전성 라인 양단의 일측과 타측을 전기적으로 연결하기 위해 형성되는 복수개의 제 2 도전성 라인을 포함하여 구성됨을 특징으로 한다.
또한, 상기와 같은 목적을 달성하기 위한 본 발명에 의한 인덕터의 제조방법은 반도체 기판에 소정깊이로 일정한 간격을 갖는 복수개의 트랜치를 형성하는 단계와, 상기 각 트랜치의 양측면 및 하부면의 반도체 기판 표면내에 불순물 영역을 형성하는 단계와, 상기 각 트랜치의 내부에 제 1 절연막을 매립하는 단계와, 상기 제 1 절연막 양측의 불순물 영역이 노출되도록 제 1 콘택홀을 갖는 제 2 절연막을 반도체 기판의 전면에 형성하는 단계와, 상기 제 1 콘택홀을 통해 상기 불순물 영역에 연결되면서 상기 제 1 절연막 상부의 제 2 절연막상에 복수개의 제 1 도전성 라인을 형성하는 단계와, 상기 이웃하는 제 1 도전성 라인 양단의 일측과 타측을 전기적으로 연결하는 복수개의 제 2 도전성 라인을 형성하는 단계를 포함하여 형성함을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 의한 인덕터 및 그 제조방법을 상세히 설명하면 다음과 같다.
본 발명은 0.25㎛이하의 고집적 반도체 제조 공정상 소자 격리를 위한 STI(Shallow Trench Isolation) 구조를 사용하여 인덕터를 형성한다.
도 2는 본 발명에 의한 인덕터를 나타낸 평면도이고, 도 3은 도 2의 Ⅱ-Ⅱ선에 따른 본 발명의 제 1 실시예에 의한 인덕터의 구조 단면도이다.
도 2 및 도 3에 도시한 바와 같이, 반도체 기판(21)에 일정한 간격을 갖고 형성되는 복수개의 트랜치(24)들과, 상기 각 트랜치(24)의 내부에 형성되는 SOG(Spin On Glass) 계열의 제 1 절연막(26)과, 상기 제 1 절연막(26)의 양측면 및 저면의 반도체 기판(21) 표면내에 형성되는 n+영역(25)과, 상기 제 1 절연막(26) 양측면에 형성된 n+영역(25)이 노출되도록 제 1 콘택홀을 갖고 반도체 기판(21)의 전면에 형성되는 제 2 절연막(27)과, 상기 제 1 콘택홀을 통해 상기 n+영역(25) 및 상기 트랜치(24)에 대응하는 제 2 절연막(27)상에 형성되는 복수개의 폴리 실리콘 패턴(29)들과, 상기 폴리 실리콘 패턴(29)의 양단이 노출되도록 제 2 콘택홀을 갖고 반도체 기판(21)의 전면에 형성되는 층간 절연막(30)과, 상기 제 2 콘택홀을 통해 상기 이웃하는 폴리 실리콘 패턴(29) 양단의 일측과 타측을 전기적으로 연결하기 위해 형성되는 복수개의 금속패턴(32)들을 포함하여 구성되어 있다.
도 4는 본 발명의 제 2 실시예에 의한 인덕터를 나타낸 구조단면도이다.
도 4에 도시한 바와 같이, 반도체 기판(41)에 일정한 간격을 갖고 형성되는복수개의 트랜치(44)들과, 상기 각 트랜치(44)의 내부에 차례로 형성되는 제 1 폴리 실리콘막(45) 및 SOG(Spin On Glass) 계열의 제 1 절연막(46)과, 상기 제 1 절연막(46) 양측면에 형성된 제 1 폴리 실리콘막(45)이 노출되도록 제 1 콘택홀을 갖고 반도체 기판(41)의 전면에 형성되는 제 2 절연막(47)과, 상기 제 1 콘택홀을 통해 상기 제 1 폴리 실리콘막(45) 및 상기 제 1 절연막(46)과 대응하는 제 2 절연막(47)상에 형성되는 복수개의 제 2 폴리 실리콘 패턴(49)들과, 상기 제 2 폴리 실리콘 패턴(49)의 양단이 노출되도록 제 2 콘택홀을 갖고 반도체 기판(41)의 전면에 형성되는 층간 절연막(50)과, 상기 제 2 콘택홀을 통해 상기 이웃하는 제 2 폴리 실리콘 패턴(49) 양단의 일측과 타측을 전기적으로 연결하기 위해 형성되는 복수개의 금속패턴(52)들을 포함하여 구성되어 있다.
도 5a 내지 도 5g는 본 발명의 제 1 실시예에 의한 인덕터의 제조방법을 나타낸 공정단면도이다.
도 5a에 도시한 바와 같이, 반도체 기판(21)상에 버퍼 산화막(22)과 질화막(23)을 차례로 형성하고, 포토 및 식각 공정을 통해 상기 질화막(23) 및 버퍼 산화막(22)을 선택적으로 제거하여 반도체 기판(21)의 표면을 일부 노출시킨다.
이어, 상기 선택적으로 제거된 질화막(23) 및 버퍼 산화막(22)을 마스크로 이용하여 상기 노출된 반도체 기판(21)을 선택적으로 제거하여 소정깊이를 갖는 트랜치(24)를 형성한다.
여기서 상기 트랜치(24)는 소자 형성 공정시에 소자간 격리를 위해 형성하는 STI(Shallow Trench Isolation)를 형성할 때 함께 형성한다.
도 5b에 도시한 바와 같이, 상기 반도체 기판(21)에 형성된 트랜치(24)의 양측면 및 저면에 일정한 틸트(tilt) 각도를 주면서 고농도 n형 불순물 이온을 주입하여 n+영역(25)을 형성한다.
여기서 상기 n+영역(25)을 형성하기 전에 상기 트랜치(24)를 형성할 때 반도체 기판(21)에 가해지는 데미지(damage)를 보상하기 위해 반도체 기판(21)에 열산화 공정을 실시하여 상기 트랜치(24)의 표면에 열산화막(도시되지 않음)을 형성할 수도 있다.
도 5c에 도시한 바와 같이, 상기 트랜치(24)를 포함한 반도체 기판(21)의 전면에 SOG(Spin On Glass) 계열의 제 1 절연막(26)을 형성한다.
이어, 상기 반도체 기판(21)을 앤드 포인트(end point)로 하여 전면에 CMP(Chemical Mechanical Polishing) 공정을 실시하여 상기 제 1 절연막(26)이 상기 트랜치(24)의 내부에만 잔류시킨다.
여기서 상기 CMP 공정에 의해 제 1 절연막(26)을 트랜치(24)의 내부에 잔류시킬 때 상기 반도체 기판(21)상에 형성된 버퍼 산화막(22)을 제거하지 않고 반도체 기판(21)의 손상을 방지하기 위한 보호막으로 사용한 후에 제거할 수도 있다.
도 5d에 도시한 바와 같이, 상기 제 1 절연막(26)을 포함한 반도체 기판(21)의 전면에 제 2 절연막(27)을 형성하고, 포토 및 식각 공정을 통해 상기 제 1 절연막(26)의 양측면에 형성된 상기 n+영역(25)의 표면이 노출되도록 상기 제 2 절연막(27)을 선택적으로 제거하여 제 1 콘택홀(28)을 형성한다.
여기서 상기 제 2 절연막(27)은 게이트 산화막이다.
도 5e에 도시한 바와 같이, 상기 제 1 콘택홀(28)을 포함한 반도체 기판(21)의 전면에 불순물이 도핑된 폴리 실리콘막을 형성하고, 포토 및 식각 공정을 통해 상기 제 1 콘택홀(28)을 통해 상기 n+영역(25) 및 상기 트랜치(24)와 대응되는 제 2 절연막(27)상에 폴리 실리콘 패턴(29)을 형성한다.
여기서 상기 폴리 실리콘막은 게이트 전극용 폴리 실리콘막이다.
도 5f에 도시한 바와 같이, 상기 폴리 실리콘 패턴(29)을 포함한 반도체 기판(21)의 전면에 층간 절연막(30)을 형성하고, 상기 폴리 실리콘 패턴(29)의 양단이 노출되도록 포토 및 식각 공정을 통해 상기 층간 절연막(30)을 선택적으로 제거하여 제 2 콘택홀(31)을 형성한다.
여기서 상기 층간 절연막(30)은 HLD(High temperature Low pressure Deposition)막, BPSG(Boron Phosphorus Silicate Glass), TEOS(Tetra Ethyl Ortho Silicate) 등 중에서 어느 하나를 사용할 수 있다.
도 5g에 도시한 바와 같이, 상기 제 2 콘택홀(31)을 포함한 반도체 기판(21)의 전면에 금속막을 증착하고, 포토 및 식각 공정을 통해 상기 금속막을 선택적으로 제거하여 상기 제 2 콘택홀(31)을 통해 상기 이웃하는 폴리 실리콘 패턴(29) 양단의 일측과 타측을 전기적으로 연결하는 금속패턴(32)을 형성한다.
도 6a 내지 도 6g는 본 발명의 제 2 실시예에 의한 인덕터의 제조방법을 나타낸 공정단면도이다.
도 6a에 도시한 바와 같이, 반도체 기판(41)상에 버퍼 산화막(42)과 질화막(43)을 차례로 형성하고, 포토 및 식각 공정을 통해 상기 질화막(43) 및 버퍼 산화막(42)을 선택적으로 제거하여 반도체 기판(41)의 표면을 일부 노출시킨다.
이어, 상기 선택적으로 제거된 질화막(43) 및 버퍼 산화막(42)을 마스크로 이용하여 상기 노출된 반도체 기판(41)을 선택적으로 제거하여 소정깊이를 갖는 트랜치(44)를 형성한다.
여기서 상기 트랜치(44)는 소자 형성 공정시에 소자간 격리를 위해 형성하는 STI(Shallow Trench Isolation)를 형성할 때 함께 형성한다.
도 6b에 도시한 바와 같이, 상기 트랜치(44)를 포함한 반도체 기판(41)의 전면에 제 1 폴리 실리콘막(45) 및 SOG 계열의 제 1 절연막(46)을 차례로 형성한다.
여기서 상기 제 1 폴리 실리콘막(45)을 형성하기 전에 상기 트랜치(44)를 형성할 때 반도체 기판(41)에 가해지는 데미지(damage)를 보상하기 위해 반도체 기판(41)에 열산화 공정을 실시하여 상기 트랜치(44)의 표면에 열산화막(도시되지 않음)을 형성할 수도 있다.
도 6c에 도시한 바와 같이, 상기 반도체 기판(41)을 앤드 포인트(end point)로 하여 전면에 CMP(Chemical Mechanical Polishing) 공정을 실시하여 상기 제 1 절연막(46) 및 제 1 폴리 실리콘막(45)이 트랜치(44)의 내부에만 잔류시킨다.
여기서 상기 CMP 공정에 의해 제 1 절연막(46) 및 제 1 폴리 실리콘막(45)을 트랜치(44)의 내부에 잔류시킬 때 상기 반도체 기판(41)상에 형성된 버퍼 산화막(42)을 제거하지 않고 반도체 기판(41)의 손상을 방지하기 위한 보호막으로 사용한 후에 제거할 수도 있다.
도 6d에 도시한 바와 같이, 상기 제 1 절연막(46)을 포함한 반도체 기판(41)의 전면에 제 2 절연막(47)을 형성하고, 포토 및 식각 공정을 통해 상기 제 1 절연막(46)의 양측면에 형성된 상기 제 1 폴리 실리콘막(45)의 표면이 노출되도록 상기 제 2 절연막(47)을 선택적으로 제거하여 제 1 콘택홀(48)을 형성한다.
도 6e에 도시한 바와 같이, 상기 제 1 콘택홀(48)을 포함한 반도체 기판(41)의 전면에 불순물이 도핑된 제 2 폴리 실리콘막을 형성하고, 포토 및 식각 공정을 통해 상기 제 1 콘택홀(48)을 통해 상기 제 1 폴리 실리콘막(45) 및 상기 트랜치(44)와 대응되는 제 2 절연막(47)상에 제 2 폴리 실리콘 패턴(49)을 형성한다.
여기서 상기 제 2 폴리 실리콘막은 게이트 전극용 폴리 실리콘막이다.
도 6f에 도시한 바와 같이, 상기 제 2 폴리 실리콘 패턴(49)을 포함한 반도체 기판(41)의 전면에 층간 절연막(50)을 형성하고, 상기 제 2 폴리 실리콘 패턴(49)의 양단이 노출되도록 포토 및 식각 공정을 통해 상기 층간 절연막(50)을 선택적으로 제거하여 제 2 콘택홀(51)을 형성한다.
여기서 상기 층간 절연막(50)은 HLD(High temperature Low pressure Deposition)막, BPSG(Boron Phosphorus Silicate Glass), TEOS(Tetra Ethyl Ortho Silicate) 등 중에서 어느 하나를 사용할 수 있다.
도 6g에 도시한 바와 같이, 상기 제 2 콘택홀(51)을 포함한 반도체 기판(41)의 전면에 금속막을 증착하고, 포토 및 식각 공정을 통해 상기 금속막을 선택적으로 제거하여 상기 제 2 콘택홀(51)을 통해 상기 이웃하는 제 2 폴리 실리콘 패턴(49) 양단의 일측과 타측을 전기적으로 연결하는 금속패턴(52)을 형성한다.
이상에서와 같이 본 발명에 의한 인덕터 및 그 제조방법은 다음과 같은 효과가 있다.
즉, 0.25㎛이하의 고집적 반도체 제조 공정상 소자 격리를 위한 STI 구조를 사용하여 인덕터를 형성함으로써 높은 인덕턴스 값을 가지기 위한 인덕터의 권선 수를 작은 면적에서도 극대화시킬 수 있다.
Claims (7)
- 반도체 기판에 소정깊이로 일정한 간격을 갖는 형성되는 복수개의 트랜치와,상기 각 트랜치의 양측면 및 하부면의 반도체 기판 표면내에 형성되는 불순물 영역과,상기 각 트랜치의 내부에 형성되는 제 1 절연막과,상기 제 1 절연막 양측의 불순물 영역이 노출되도록 제 1 콘택홀을 갖고 반도체 기판의 전면에 형성되는 제 2 절연막과,상기 제 1 콘택홀을 통해 상기 불순물 영역에 연결되면서 상기 제 1 절연막 상부의 제 2 절연막상에 형성되는 복수개의 제 1 도전성 라인과,상기 이웃하는 제 1 도전성 라인 양단의 일측과 타측을 전기적으로 연결하기 위해 형성되는 복수개의 제 2 도전성 라인을 포함하여 구성됨을 특징으로 하는 인덕터.
- 제 1 항에 있어서, 상기 제 1 도전성 라인은 폴리 실리콘이고, 상기 제 2 도전성 라인은 금속인 것을 특징으로 하는 인덕터.
- 제 1 항에 있어서, 상기 불순물 영역은 고농도 n형 불순물 이온인 것을 특징으로 하는 인덕터.
- 반도체 기판에 소정깊이로 일정한 간격을 갖는 형성되는 복수개의 트랜치와,상기 각 트랜치의 내부에 차례로 형성되는 제 1 폴리 실리콘막 및 제 1 절연막과,상기 제 1 절연막 양측의 제 1 폴리 실리콘막이 노출되도록 제 1 콘택홀을 갖고 반도체 기판의 전면에 형성되는 제 2 절연막과,상기 제 1 콘택홀을 통해 상기 제 1 폴리 실리콘막에 연결되면서 상기 제 1 절연막에 대응하는 제 2 절연막상에 형성되는 복수개의 제 2 폴리 실리콘 패턴과,상기 이웃하는 제 2 폴리 실리콘 패턴 양단의 일측과 타측을 전기적으로 연결하기 위해 형성되는 복수개의 금속패턴을 포함하여 구성됨을 특징으로 하는 인덕터.
- 반도체 기판에 소정깊이로 일정한 간격을 갖는 복수개의 트랜치를 형성하는 단계;상기 각 트랜치의 양측면 및 하부면의 반도체 기판 표면내에 불순물 영역을 형성하는 단계;상기 각 트랜치의 내부에 제 1 절연막을 매립하는 단계;상기 제 1 절연막 양측의 불순물 영역이 노출되도록 제 1 콘택홀을 갖는 제 2 절연막을 반도체 기판의 전면에 형성하는 단계;상기 제 1 콘택홀을 통해 상기 불순물 영역에 연결되면서 상기 제 1 절연막 상부의 제 2 절연막상에 복수개의 제 1 도전성 라인을 형성하는 단계;상기 이웃하는 제 1 도전성 라인 양단의 일측과 타측을 전기적으로 연결하는 복수개의 제 2 도전성 라인을 형성하는 단계를 포함하여 형성함을 특징으로 하는 인덕터의 제조방법.
- 제 5 항에 있어서, 상기 불순물 영역은 고농도 n형 불순물 이온을 틸티 이온 주입하여 형성하는 것을 특징으로 하는 인덕터의 제조방법.
- 반도체 기판에 소정깊이로 일정한 간격을 갖는 복수개의 트랜치를 형성하는 단계;상기 각 트랜치의 내부에 제 1 폴리 실리콘막 및 제 1 절연막을 차례로 형성하는 단계;상기 제 1 절연막 양측의 제 1 폴리 실리콘막이 노출되도록 제 1 콘택홀을 갖는 제 2 절연막을 반도체 기판의 전면에 형성하는 단계;상기 제 1 콘택홀을 통해 상기 제 1 폴리 실리콘막에 연결되면서 상기 제 1 절연막과 대응하는 상기 제 2 절연막상에 복수개의 제 1 도전성 라인을 형성하는 단계;상기 이웃하는 제 1 도전성 라인 양단의 일측과 타측을 전기적으로 연결하는 복수개의 제 2 도전성 라인을 형성하는 단계를 포함하여 형성함을 특징으로 하는 인덕터의 제조방법.
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|---|---|---|---|
| KR1020020037550A KR20040002120A (ko) | 2002-06-29 | 2002-06-29 | 인덕터 및 그 제조방법 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| KR20180001365U (ko) | 2016-10-31 | 2018-05-10 | 가톨릭대학교 산학협력단 | 조립식 꽃모양 조명등 |
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