KR20010057117A - 연결 배선과 금속 전극의 쇼트를 방지하는 반도체 소자의제조 방법 - Google Patents

Abstract

본 발명은 반도체 소자의 제조 방법에 있어서, 열처리 과정을 거치는 동안 층간 절연막 상에 형성되는 연결 배선이 이동하여 금속 전극과 쇼트되는 것을 방지할 수 있도록 하는 방법에 관한 것이다.

본 발명의 반도체 소자 제조 방법은 트랜지스터, 층간 절연막, 연결 배선 및 금속 전극 등이 형성된 반도체 소자에 있어서, 열처리 공정에 의하여 상기 연결 배선이 이동될 것으로 예상되는 곳에 더미 패턴을 형성함으로써, 연결 배선의 이동을 감소시킨다.

Description

연결 배선과 금속 전극의 쇼트를 방지하는 반도체 소자의 제조 방법{METHOD OF FABRICATING SEMICONDUCTOR DEVICE FOR PREVENTING INTERCONNECTION LINE FROM BEING SHORTED TO METAL CONTACT}

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 보다 구체적으로는 더미 패턴(Dummy pattern)을 이용하여 열처리 공정에 의한 연결 배선의 이동을 감소시킬 수 있는 방법에 관한 것이다.

최근에 반도체 소자의 집적도가 크게 증가함에 따라 트랜지스터 등의 제조 공정을 보다 용이하게 수행하고, 집적도를 향상시키기 위하여 층간 절연막을 평탄하게 하기 위한 공정 기술의 중요성이 크게 대두되고 있다.

상기 층간 절연막의 평탄화를 목적으로 사용되는 대표적인 것이 BPSG(Boro Phospho Silicate Glass) 막으로서, 평탄화 특성을 극대화시키기 위하여 고온에서의 플로우(Flow) 공정을 수행한 후에, 식각 공정을 통하여 평탄화 특성을 개선시키는 방법을 주로 사용한다. 그러나, 상기 고온의 플로우 공정을 주로 820 ℃ 이상에서 수행하는 경우에 BPSG 막의 평탄화 특성을 향상시킬 수는 있지만, 고온의 열처리 공정에서 불순물이 게이트 전극으로 확산되어 유입됨으로써 반도체 소자의 특성을 저하시키게 되는 문제점이 있다.

상기와 같은 불순물 확산의 문제점을 해결하기 위하여, BPSG 막의 플로우 공정을 가능한 낮은 온도(820 ℃ 이하)에서 수행하는 것이 요구되는데, 이러한 경우에는 BPSG 막의 플로우에 의한 평탄화가 제대로 이루어지지 않는다. 따라서, 평탄화 특성이 좋지 않은 층간 절연막 상에 형성되는 연결 배선이 후속 열처리 공정에의해 상기 층간 절연막 상을 이동하게 되고, 그에 따라 인접하는 금속 전극과 쇼트되는 문제점이 발생한다.

특히, 상기와 같은 문제점은 820 ℃이상의 온도에서 BPSG 막의 플로우 공정을 수행하여 평탄화 특성을 향상시키는 경우에도, 연결 배선의 이동을 완전히 방지할 수 없기 때문에 반도체 소자의 특성을 저하시키는 요인이 되고 있다.

도 1에는 종래의 제조 방법에 따른 반도체 소자의 단면도를 도시한 것이다. 도 1을 참조하면, 종래의 반도체 소자의 제조 방법은 반도체 기판(1) 상에 소자 분리막(2)을 형성하여 액티브 영역을 한정한다. 소자 분리막(2)이 형성되지 않은 액티브 영역에는 게이트 산화막(3)과 게이트용 도전막(4) 및 하드 마스크막(5)을 순차적으로 적층하고, 포토 리소그라피(Photo Lithography) 공정을 통하여 일정 모양으로 패터닝한다. 그리고, 측면에는 스페이서(7)를 형성함으로써 게이트 전극을 완성한다.

반면에, 소자 분리막(2)이 형성된 영역은 게이트 산화막 없이, 게이트용 도전막(4)과 하드 마스크막(5)을 적층하여 일정 모양으로 패터닝한 후에, 측면에 스페이서(7)를 형성함으로써 게이트 전극을 완성한다.

상기에서 액티브 영역의 반도체 기판(1)에는 저농도 불순물 도핑 영역(6a)과 고농도 불순물 도핑 영역(6b)이 형성하여 각각 소오스(Source) 영역과 드레인(Drain) 영역을 한정한다.

게이트 산화막(3), 게이트용 도전막(4), 하드 마스크막(5) 및 스페이서(7)로 형성된 게이트 전극 상에 TEOS(Tetra Ethyl Ortho Silicate) 산화막(8)/BPSG 막(9)의 적층 구조로 제 1 층간 절연막을 형성하고, 상기 게이트 전극과 연결하기 위한 연결 배선으로서, 폴리 실리콘 전극(10)을 형성한다. 그리고 나서, 상기 폴리 실리콘 전극(10)이 덮이도록 제 1 층간 절연막 상에 제 2 층간 절연막(11)을 형성한다. 그리고 나서, 콘택홀을 형성한 후에, 액티브 영역의 소오스/드레인 영역(6b)에 접촉되도록 금속 전극(12)을 형성한다.

연결 배선으로 사용되는 것은 폴리 실리콘 전극 이외에도 WSix, PtSix, CoSix, TiSix, WSix/폴리 실리콘의 적층 구조 등이 형성될 수 있으나, 상기 도 1에는 폴리 실리콘 전극을 예로 들어 나타낸 것이다.

제 1 층간 절연막은 평탄화 특성을 개선시키기 위하여 고온의 플로우 공정을 거치게 된다.

그러나, 상기에서 기술한 바와 같이 TEOS 산화막(8)/BPSG 막(9)을 제 1 층간 절연막으로 사용하는 경우에도, 도 2에 도시된 바와 같이 후속 열처리 공정을 거치면서 폴리 실리콘 전극(10)이 BPSG 막(9)을 따라 이동(실선 모양)하게 되고, 금속 전극(12)과 쇼트되는 경우가 자주 나타난다. 특히, 820 ℃이하로 열처리하는 경우에 BPSG 막(9)의 평탄화가 제대로 이루어지지 않아서 패턴 밀도가 낮은 주변 영역에서는 폴리 실리콘 전극(10)의 이동이 자주 발생한다.

도 3에는 상기 도 2와 같이 폴리 실리콘 전극이 금속 전극과 쇼트된 경우를 주사 전자 현미경(Scanning Electron Microscope: SEM)으로 관찰한 사진을 나타낸 것이다. 도 3을 참조하면, 폴리 실리콘 전극이 제 1 층간 절연막 상에서 이동하여 금속 전극과 쇼트되는 현상(A)을 관찰할 수 있다.

도 4a 및 도 4b는 여러 가지 패턴이 형성된 반도체 기판에 있어서, 폴리 실리콘 전극과 금속 전극이 쇼트되는 경우의 평면도를 도시한 것이다.

도 4a를 참조하면, 패턴이 밀하게 구성된 부분은 열처리 공정에 의하여 폴리 실리콘 전극의 이동이 크게 발생하지 않지만(B2), 주변 영역(B1)의 폴리 실리콘 전극(41)은 좌측 부분으로 크게 이동하여 금속 전극(42)과 쇼트되는 것을 볼 수 있다.

또한, 도 4b의 경우는, 열처리 공정으로 폴리 실리콘 전극이 우측으로 이동하는 경우를 나타낸 것인데, 상기 폴리 실리콘 전극이 적게 이동하여 금속 전극과 쇼트되지 않는 경우(C1)와, 폴리 실리콘 전극이 크게 이동하여 금속 전극과 쇼트되는 경우(C2)를 각각 볼 수 있다.

결국, 고온의 열처리 공정에서 발생하는 측면 확산을 방지하기 위하여 820 ℃ 이하의 온도에서 열처리 공정을 수행하는 경우뿐만 아니라, 820 ℃ 이상으로 플로우 공정을 수행하여 BPSG 막을 평탄화 시키는 경우에도 수 차례의 열처리 공정에 의해서 폴리 실리콘 전극이 0.3 ㎛ 이상 크게 이동되는 것을 알 수 있다.

특히, 상기와 같은 폴리 실리콘 전극의 이동에 의한 반도체 소자의 불량은 반도체 소자의 제조 공정이 완전히 끝날 때까지 미리 모니터링할 수 없고, 테스트 패턴을 이용한 확인도 불가능하기 때문에 반도체 소자의 제조 공정에 있어서, 매우 치명적인 문제라 할 수 있다.

상기와 같은 문제점을 해결하기 위한 종래의 제조 방법으로 형성된 반도체 소자의 단면도를 도 5 및 도 6에 도시하였다.

먼저, 도 5를 참조하면, 상기 도 1에 도시된 바와 마찬가지로, 액티브 영역 및 소자 분리막(2) 상에 형성된 게이트 전극이 덮이도록 TEOS 산화막(8)/BPSG 막(9)의 제 1 층간 절연막을 형성한다. 그런 다음, 상기 제 1 층간 절연막(8, 9)을 고정시키기 위한 실리콘 산화막/질화막(20)을 증착하고, 그 상부에 폴리 실리콘 전극(10)을 형성한다. 이후의 공정은 도 1에 도시된 경우와 동일하다.

상기 실리콘 산화막/질화막(20)은 제 1 층간 절연막의 불순물이 폴리 실리콘 전극(10)으로 확산되는 것을 방지하고, 폴리 실리콘 전극(10)의 고착성을 증가시켜 폴리 실리콘 전극(10)의 이동도를 감소시킬 수 있다.

도 6에 도시된 경우는, 상기 도 5에 도시된 바와 같이 액티브 영역과 소자 분리막(2) 상에 형성된 게이트 전극이 덮이도록 TEOS 산화막(8)/BPSG 막(9)의 제 1 층간 절연막을 형성한 후에 제 1 실리콘 산화막/질화막(20)을 증착하고 그 상부에 폴리 실리콘 전극(10)을 형성한다. 그런 다음, 상기 폴리 실리콘 전극(10)이 덮이도록 제 1 실리콘 산화막/질화막(20) 상에 제 2 실리콘 산화막/질화막(30)을 형성한다. 이후의 공정은 상기 도 1에 도시된 제조 공정과 동일하다.

상기 제 1 실리콘 산화막/질화막(20)의 역할은 상기 도 4a에 도시된 실리콘 산화막/질화막의 역할과 동일한 것으로서, 불순물이 폴리 실리콘 전극(10)으로 확산되는 것을 방지하고, 상기 폴리 실리콘 전극(10)의 고착성을 증가시키기 위한 것이다. 여기에 더하여, 제 2 실리콘 산화막/질화막(20)은 폴리 실리콘 전극(10)의 제 1 실리콘 산화막/질화막(20)에 대한 고착성을 증가시켜서 열처리 공정에 의한 이동을 감소시키고, 열처리 공정에서 제 2 층간 절연막(11)에서 불순물이 폴리 실리콘 전극(10)으로 유입되는 것을 차단하는 역할을 한다.

그러나, 상기와 같이 실리콘 산화막/질화막을 폴리 실리콘 전극의 하부 또는 상부에 사용하는 경우에도, 후속 열처리 공정에 의한 폴리 실리콘 전극의 이동을 완전히 차단할 수는 없다. 따라서, 후속 열처리 공정이 계속해서 수행되는 경우에는 상기 폴리 실리콘 전극의 이동 거리가 점차로 증가하게 되고, 설계 규격이 0.2 ㎛ 이하인 반도체 소자의 경우에는 금속 전극과 쇼트되는 경우가 발생하게 된다.

또한, 상기 실리콘 산화막/질화막을 폴리 실리콘 전극의 하부 또는 상부에 형성한 경우에는, 820 ℃ 이상의 온도로 열처리하는 경우에 하부의 BPSG막으로 이루어진 층간 절연막의 플로우에 의하여 폴리 실리콘 전극도 이동되기 때문에, 820 ℃ 이하의 온도로 열처리 공정을 수행해야 하는 문제점이 있다.

그리고, 폴리 실리콘 전극과 금속 전극의 쇼트를 방지하기 위하여, 상기와 같은 쇼트 현상이 예상되는 부분에 대해 설계 마진을 충분히 해서 제조할 수도 있지만, 이렇게 하면 칩 사이즈가 증가하게 되고, 고집적 회로에서는 설계 규격이 더욱 정밀해지기 때문에 이로 인한 소자의 불량을 피할 수 없게 된다.

상기의 방법 외에, 금속 전극이 형성될 콘택홀 내부에 스페이서를 형성하여 폴리 실리콘 전극이 열처리 공정에 의하여 이동하더라도, 금속 전극과 쇼트되는 것을 방지하는 방법이 있다. 그러나, 이 경우는 콘택홀 내부의 스페이서를 형성하기 위하여 10 단계 이상의 많은 공정이 추가로 필요로 하고, 선택적인 P+ 영역과 N+ 영역에 대해 각각 플러그 이온 주입 공정을 수행해야 하는 문제점이 있다.

본 발명은 상기와 같은 문제점을 해결하기 위한 것으로, 열처리 공정에 의하여 연결 배선이 빈번하게 이동하는 영역에 더미 패턴을 형성하여, 패턴 밀도를 조밀하게 형성함으로써, 도전층의 이동을 최소화하는 방법을 제공하는데 그 목적이 있다.

도 1은 종래의 제조 방법에 따른 반도체 소자의 단면도,

도 2는 상기 도 1에 있어서, 열처리 공정에 의하여 폴리 실리콘 전극이 금속 전극과 쇼트된 경우를 도시한 단면도,

도 3은 상기 도 2의 경우를 주사 전자 현미경으로 촬영한 사진,

도 4a 및 도 4b는 여러 가지 패턴이 형성된 반도체 기판에 있어서, 폴리 실리콘 전극과 금속 전극이 쇼트되는 경우를 나타낸 평면도,

도 5는 폴리 실리콘 전극이 금속 전극과 쇼트되는 문제를 해결하기 위한 종래의 방법을 나타내기 위한 반도체 소자의 단면도,

도 6은 폴리 실리콘 전극이 금속 전극과 쇼트되는 문제를 해결하기 위한 종래의 또 다른 방법을 나타내기 위한 반도체 소자의 단면도,

도 7a 및 도 7b는 웨이퍼 상의 종래의 레이 아웃과 본 발명의 레이 아웃을 나타낸 평면도.

(도면의 주요 부분에 대한 부호의 명칭)

71: 더미 패턴 72: 연결 배선

상기한 목적을 달성하기 위하여, 본 발명은 트랜지스터, 층간 절연막, 연결 배선 및 금속 전극 등이 형성된 반도체 소자에 있어서, 열처리 공정에 의하여 상기 연결 배선이 이동될 수 있는 곳에 더미 패턴을 형성하는 것을 특징으로 한다.

상기 더미 패턴은 하나의 연결된 형태 또는 일정 간격을 두고 형성된 다수의 패턴인 것을 특징으로 한다.

상기 더미 패턴은 가장 하부에 형성된 전도 배선을 이용하여 형성하거나, 반도체 소자의 제조 공정의 각 단계에서 각각 형성하는 것을 특징으로 한다.

이하, 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 자세히 설명하도록 한다.

본 발명에서는 열처리 공정에 의하여 층간 절연막 상에 형성된 연결 배선이 이동되어 금속 전극과 쇼트될 만한 곳에 더미 패턴을 미리 형성함으로써, 연결 배선의 이동 현상을 감소시키는 방법을 사용한다.

도 7a 및 도 7b는 각각, 더미 패턴이 형성되기 이전의 레이 아웃과, 본 발명의 더미 패턴이 형성된 경우의 웨이퍼 레이 아웃을 도시한 것이다.

도 7a와 같이, 종래의 방법으로 레이 아웃을 형성하는 경우에는 상기 도 4a또는 도 4b의 경우와 같이, 패턴의 밀도가 소한 부분의 연결 배선이 이동되어 금속 전극과 쇼트되는 경우가 발생할 수 있다.

그러나, 도 7b에 도시된 바와 같이, 열처리 공정에 의한 연결 배선의 이동이 예상되는 부분에 더미 패턴(71)을 형성하는 경우에는, 상기 더미 패턴(71)에 의하여 인접한 연결 배선(72)이 주위의 패턴과 더욱 밀한 구조로 형성되기 때문에, 열처리 공정을 진행하는 경우에도 이동을 최소화시킬 수 있다.

상기 도 7b의 경우는, 도 4b에 도시된 것과 같이 주변 영역에서 발생할 수 있는 연결 배선의 이동을 감소시키기 위하여, 더미 패턴을 형성하는 경우를 나타낸 것이다.

따라서, 상기 도 7b와 반대로 도 4a에서 보는 바와 같은 연결 배선의 이동을 감소시키기 위해서는 연결 배선의 이동이 발생한 영역에 더미 패턴을 형성할 수도 있다.

또한, 상기 더미 패턴은 반도체 소자의 제조 공정 중에서 가장 하층에 형성된 도전막을 형성하는 과정, 예를 들어 제 1 폴리 실리콘 공정에서 형성함으로써 이후의 열처리 공정에서 나타나는 연결 배선의 이동을 감소시킬 수도 있고, 연결 배선을 형성하는 각 공정에서 마다 인접한 영역에 더미 패턴을 형성함으로써, 연결 배선의 이동을 보다 확실하게 감소시킬 수도 있다.

상기에서는 연결된 바(Bar) 형태의 더미 패턴을 예로 들었으나, 일정 간격으로 형성된 격자 형태의 더미 패턴으로 형성하는 것도 가능하다.

이상에서 자세히 설명한 바와 같이, 본 발명의 반도체 소자의 제조 방법에 따르면, 층간 절연막 상의 연결 배선이 열처리 공정에 의하여 이동하여 금속 전극과 쇼트되는 것을 방지할 수 있다.

따라서, 연결 배선과 금속 전극이 쇼트되어 누설 전류가 흐르는 것을 막을 수 있고, 그에 따라 반도체 소자의 특성을 향상시킬 수 있다.

또한, 다수의 추가 공정 없이 더미 패턴을 형성하는 공정만을 추가하여 상기 연결 배선이 이동되는 것을 차단함으로써, 제조 공정에 수반되는 경비 및 장치 등의 효율성을 증대시키는 것이 가능하다.

또한, 연결 배선과 금속 전극의 쇼트 유무를 미리 모니터링할 수 없었던 문제점을 해결하고, 상기 쇼트를 미연에 방지함으로써 반도체 소자의 수율을 증가시키고, 안정적인 제조 공정의 수행이 가능하다.

이하, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.

Claims (3)

1. 트랜지스터, 층간 절연막, 연결 배선 및 금속 전극 등이 형성된 반도체 소자에 있어서,

   열처리 공정에 의하여 상기 연결 배선이 이동될 것으로 예상되는 곳에 더미 패턴을 형성함으로써, 연결 배선의 이동을 감소시키는 것을 특징으로 하는 반도체 소자의 제조 방법.
2. 제 1 항에 있어서, 상기 더미 패턴은

   하나의 연결된 형태 또는 일정 간격을 두고 격자 형태로 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
3. 제 2 항에 있어서, 상기 더미 패턴은

   반도체 기판 상에서 가장 먼저 형성되는 도전층을 이용하여 형성하거나, 또는

   연결 배선의 제조 공정에서 각각 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.