KR0159011B1 - 반도체소자의 제조방법 - Google Patents

Abstract

본 발명은 반도체소자의 제조방법에 관한것으로서, 비트라인등의 도전배선을 형성할 때 평탄화막의 상측 표면에서 도전배선으로 예정되어있는 부분에 도전배선의 두께와 같은 깊이의 홈을 형성하고, 상기 도전배선의 콘택홀을 형성한 후, 상기 콘택홀 및 홈을 메우는 다결정실리콘층으로된 도전배선으로 평탄화된 도전배선을 형성하거나, 상기 도전배선을 얇게 형성하고, 상기 도전배선의 상측에 저항이 낮은 금속층을 다시 성장시켜 도전배선을 형성하였으므로, 난반사등을 방지하기 위한 별도의 공정이나 평탄화 공정이 불필요하여 도전배선의 제조 공정이 간단하고, 제조단가가 감소된다.

Description

반도체소자의 제조방법

제1a도 및 제1b도는 종래 기술에 따른 반도체소자의 제조 공정도.

제2a도 내지 제2d도는 본 발명에 따른 반도체소자의 제조 공정도.

* 도면의 주요부분에 대한 부호의 설명

1 : 반도체기판 2 : 소자분리 산화막

3 : 게이트 산화막 4 : 게이트전극

5 : 소오스/드레인전극 6,9 : 평탄화막

7 : 콘택홀 8 : 다결정실리콘층

10,11 : 감광막패턴 15 : 홈

20 : 선택적 다결정실리콘층

본 발명은 반도체소자의 제조방법에 관한 것으로서, 특히, 다결정실리콘층으로 형성되는 비트라인의 측벽에 실리사이막을 형성하여 비트라인 형성시 빛의 난반사에 의한 불량 발생을 고려할 필요가 없고, 비트라인의 저항이 감소되어 소자의 동작 속도가 증가되며, 비트라인 콘택홀 형성시의 공정마진이 증가되어 공정수율 및 소자 동작의 신뢰성을 향상시킬 수 있는 반도체소자의 제조방법에 관한 것이다.

반도체소자의 고집적화에 따라 게이트 전극이나 비트라인등의 도전배선의 폭이 줄어들고 있으나, 도전배선의 폭이 N배 줄어들면 전기 저항이 N베 증가되어 반도체소자의 동작속도를 떨어뜨리는 문제점이 있다.

일반적인 반도체 소자의 도전배선으로 주로 사용되는 도핑된 다결정 실리콘층의 면저항은 약 30∼700Ω/정도이며, 콘택저항이 하나의 콘택당 약 30∼70Ω/정도이다.

이와 같이 높은 면저항 및 콘택저항을 감소시키기 위하여 살리사이드(salicide; self-aligned silicide) 방법이나 선택적 금속막 증착 방법으로 도전배선의 상부에만 금속 실리사이드막이나 선택적 금속막을 형성하여 면저항 및 콘택 저항을 감소시켰다.

예를들어 다결정실리콘층 패턴의 상측에 Ti 실리사이드나 선택적 W을 형성하면, 면저항은 약 5Ω/, 콘택저항은 콘택택당 약 3Ω/이하로 현저하게 감소되어 소자의 동작 시간 지연을 방지하고, 고집적화가 가능하다.

또한 상하의 배선을 연결하는 콘택의 크기와 주변배선과의 간격이 감소되고, 콘택홀의 지름과 깊이의 비인 에스팩트비(aspect ratio)는 증가되어 공정마진을 감소시킨다.

상기 콘택홀은 간격 유지를 위하여 마스크 정렬시의 오배열 여유(misalignment tolerance), 노광공정시의 렌즈 왜곡(lens distortion), 마스크 제작 및 사진식각 공정시의 임계크기 변화(critical dimension variation), 마스크간의 정합(registration)등과 같은 여러 가지 요인들을 고려하여야 하므로, 콘택홀 자체의 크기 및 간격이 넓어져 소자의 고집적화가 어려워져 현재의 장비로는 어느 정도 이하 크기의 미세패턴, 예를 들어 0.4㎛ 이하의 미세 콘택홀 형성이 매우 어렵다.

제1a도 및 제1b도는 종래 기술에 따른 반도체소자의 제조공정도로서, 비트라인 및 비트라인 콘택의 예이다.

먼저, 실리콘 웨이퍼로된 반도체기판(1)상에 소자분리 산화막(2)과, 게이트산화막(3) 및 게이트전극(4) 및 소오스/드레인전극(5)을 형성하여 MOS 트랜지스터를 구성하고, 상기 구조의 전표면에 절연 재질의 제1평 탄화막(6)을 형성한다.

그다음 상기 소오스/드레인전극(5)에서 비트라인 콘택으로 예정되어있는 부분 상측의 평탄화막(6)을 제거하여 비트라인 콘택홀(7)을 형성한 후, 상기 구조의 전표면에 불순물이 도핑된 다결정실리콘층(8)을 형성한다. (제1a도 참조)

그후, 상기 다결정실리콘층(8)에서 비트라인으로 예정되어있는 부분이 남도록 패터닝하여 상기 비트라인 콘택홀(7)을 메우는 다결정실리콘층(8) 패턴으로된 비트라인을 형성하고, 후속 공정을 위한 제2평탄화막(9)을 형성하여 평탄화한다. (제1b도 참조).

상기와 같은 종래 기술에 따른 반도체소자의 제조방법은 상기 하부 구조물이나 도전배선의 단차에 의해 후속 금속배선 형성을 위한 노광 공정시 경사진 부분에서 광의 난반사가 일어나 나칭등의 불량이 발생되므로, 이를 방지하기 위하여 별도의 반사 방지막등을 형성하거나, 상기 비트라인의 상측에 평탄화막을 형성하여야 하므로 공정이 복잡해지는 문제점이 있다.

또한 상기 도전배선의 저항을 감소시키기 위하여 상기 다결정실리콘층의 상측에 금속-실리사이드막을 형성하여야 하며, 실리사이드를 위한 금속층의 난반사를 방지하기 위한 반사방지막이 필요하여 공정이 복잡하므로 공정수율이 떨어지고, 제조단가가 상승하는 다른 문제점이 있다.

본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 본 발명의 목적은 편탄화막의 상측에서 도전배선이 형성되기로 예정되어있는 부분상에 홈을 형성하고, 콘택홀도 형성한 후, 선택적 도전층 형성 방법으로 상기 콘택홀과 홈을 메우는 도전 배선을 형성하여 난반사에 따른 제반 불량 발생을 방지하고. 상기 도전배선의 상측에 별도로 낮은 저항을 갖는 물질층을 형성하여 소자의 동작 속도를 용이하게 증가시킬 수 있어 공정이 간단하여 공정수율이 향상되고, 제조 단가를 절감할 수 있는 반도체소자의 제조방법을 제공함에 있다.

상기와 같은 목적을 달성하기 위한 본발명에 따른 반도체소자의 제조방법의 특징은, 반도체 기판상에 절연막을 형성하는 공정과, 상기 절연막의 상측에서 도전배선이 형성되는 부분을 예정된 두께만큼 제거하여 홈을 형성하는 공정과, 상기 절연막의 콘택홀로 예정된 부분을 제거하여 콘택홀을 형성하는 공정과, 상기 콘택홀 및 홈을 메우는 도전배선을 형성하는 공정을 구비함에 있다.

이하, 본발명에 따른 반도체소자의 제조방법에 관하여 첨부 도면을 참조하여 상세히 설명한다.

제2a도 내지 제2d도는 본 발명의 일실시예에 따른 반도체소자의 제조 공정도로서, 비트라인 및 콘택 형성의 예이다.

먼저, 반도체기판(1)상에 소자분리를 위한 소자분리 산화막(2)과, 게이트산화막(3)과, 일련의 게이트전극(4)을 형성하고, 상기 게이트전극(4) 양측의 반도체기판(1)에 상기 반도체기판(1)과는 반대 도전형의 불순물 확산영역인 소오스/드레인전극(5)을 형성하여 MOS 트랜지스터를 구성하고, 상기 구조의 전표면에 평탄화층(6)을 형성한다. 상기 평탄화막(6)은 산화막, 비.피.에스.지(Boro Phospho Silicate Glass; 이하 BPSG라 칭함) 또는 테오스(Tetra etchy orthor silicate; 이하 TEOS라 칭함)등 계열의 단일막이나 TEOS막-저온 산화막-BPSG막, 산화막-BPSG-산화막의 적층 구조로 형성하기도 한다.

그다음 상기 평탄화막(6)에서 도전배선이 형성되기로 예정되어있는 부분을 노출시키는 제1감광막패턴(10)을 도전배선 마스크를 사용하여 상기 평탄화막(6) 상에 형성한다. (제2a도 참조)

그후, 상기 제1감광막패턴(10)에 의해 노출되어있는 상기 평탄화막(6)을 도전배선의 두께 만큼 식각하여 홈(15)을 형성하고, 상기 제1감광막패턴(10)을 제거한 후, 상기 반도체기판(1)의 소오스/드레인전극(5)에서 비트라인 콘택으로 예정되어있는 부분 상측의 평탄화막(6)을 노축시키는 제2감광막패턴(11)을 형성한다.(제2b도 참조)

그다음 상기 제2감광막패턴(11)에 의해 노출되어있는 층간절연막(6)을 제거하여 상기 비트라인 콘택으로 예정되어있는 소오스/드레인전극(5)을 노출시키는 비트라인 콘택홀(7)을 형성한다. (제 2c도 참조).

그후, 상기 제2감광막패턴(11)을 제거하고, 상기 비트라인 콘택홀(8) 및 홈(15)을 메우는 도전층을 도전층의 상부에만 증착되는 방법, 예를들어 선택적 CVD방법에 의한 다결정실리콘층(20)으로된 비트라인을 형성한다.(제 2d도 참조).

상기에서는 선택적 다결정실리콘층으로만 비트라인을 형성한 경우이고, 상기 비트라인을 저압CVD 방법으로 250∼400℃ 정도의 온도에서 WF₆, SiH₂, H₂(Ar)등의 반응가스를 사용하여 형성되는 선택적 텅스텐층만으로 형성할 수도 있으며, 또는 상기 선택적 다결정실리콘층을 층간절연막상에 형성된 홈을 완전히 메운지 못하는 정도, 예를들어 70∼80％ 정도의 두께만을 형성하고, 그 상측에 나머지 두께, 예를들어 20∼30％ 정도 두께를 선택적 텅스텐층으로 형성하여 도전배선의 저항을 감소시킬수도 있다.

또한 상기에서는 공정을 간단하게 하기 위하여 선택적 도전층 형성방법을 사용하여 도전배선을 사용하였으나, 도전층의 전면 도포 및 식각공정으로 도전배선을 형성할 수도 있다.

이상에서 설명한 바와 같이, 본발명에 따른 반도체소자의 제조방법은 평탄화막의 상측 표면에서 도전배선으로 예정되어있는 부분에 도전배선의 두께와 같은 깊이의 홈을 형성하고, 상기 도전배선의 콘택홀을 형성한 후 상기 콘택홀 및 홈을 메우는 다결정실리콘층으로된 도전배선으로 평탄화된 도전배선을 형성하거나, 상기 도전배선을 얇게 형성하고, 상기 도전배선의 상측에 저항이 낮은 금속층을 다시 성장시켜 도전배선을 형성하였으므로, 난반사등을 방지하기 위한 별도의 공정이나 평탄화 공정이 불필요하여 도전배선의 제조 공정이 간단하고, 제조단가가 감소되는 등의 이점이 있다.

Claims (4)

1. 반도체 기판상에 절연막을 형성하는 공정과, 상기 절연막의 상측에서 도전배선이 형성되는 부분을 예정된 두께만큼 제거하여 홈을 형성하는 공정과, 상기 절연막의 콘택홀로 예정된 부분을 제거하여 콘택홀을 형성하는 공정과, 상기 콘택홀 및 홈을 메우는 도전배선을 형성하는 공정을 구비하는 반도체소자의 제조방법.
2. 제1항에 있어서, 상기 도전배선을 선택적 다결정실리콘층으로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
3. 제1항에 있어서, 상기 도전배선을 선택적 텅스텐층으로 형성하는 것을 특징으로하는 반도체소자의 제조방법.
4. 제1항에 있어서, 상기 도전배선을 선택적 다결정실리콘층과 선택적 텅스텐층의 적층구조로 형성하는 것을 특징으로하는 반도체소자의 제조방법.