KR20000060947A - 반도체장치의 제조방법 - Google Patents

반도체장치의 제조방법 Download PDF

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Abstract

본 발명은 반도체장치의 제조방법에 관한 것으로서 기판 상에 절연층을 형성하고 상기 절연층 상에 도전물질층과 캡절연층을 순차적으로 형성하는 공정과, 상기 캡절연층의 표면이 요철(凹凸)되도록 소정 부분을 소정 두께 식각하는 공정과, 상기 캡절연층을 상기 요(凹) 부분은 상기 도전물질층을 노출하고 상기 철(凸) 부분은 상부가 둥글게 잔류하도록 에치백하는 공정과, 상기 캡절연층을 마스크로하여 상기 도전물질층을 식각하여 배선을 형성하는 공정을 구비한다. 따라서, 배선 및 캡층 사이의 소정 부분을 노출시키는 접촉홀 내에 플러그를 형성할 때 과도식각되어 배선 및 캡층 사이에만 잔류하게 되어도 플러그 상부의 표면적이 증가되어 이 후의 접촉 공정시 정렬 마진(align margin)을 증가시켜 오정렬을 감소할 수 있다.

Description

반도체장치의 제조방법{A method for fabricating semiconductor device}
본 발명은 반도체장치의 제조방법에 관한 것으로서, 특히, 배선 상의 캡절연층을 상부를 둥글게 형성하여 콘택 공정시 정렬 여유도를 향상시킬 수 있는 반도체장치의 제조방법에 관한 것이다.
일반적으로, 반도체장치의 집적도가 증가함에 따라 셀의 크기가 감소되므로 게이트라인, 워드라인 및 회로 배선의 폭이 미세화될 뿐만 아니라 배선 사이의 공간도 좁아지게 된다. 이에 의해, 배선을 사이에 두고 하부 도전영역과 상부 배선을 연결하거나, 또는, 하부 배선과 상부 배선을 연결하는 플러그를 형성하기 위한 접촉홀을 형성할 때 오정렬에 의해 배선이 쉽게 노출되기 쉽다.
그러므로, 접촉홀을 형성할 때 배선이 노출되는 것을 방지하기 위해 배선의 측면과 상부에 절연물질로 측벽과 캡층을 형성하는 방법이 이용되고 있다.
도 1a 내지 도 1d는 종래 기술에 따른 반도체장치의 제조방법을 도시하는 공정도이다.
도 1a를 참조하면, 기판(11) 상에 제 1 절연층(13)을 형성하고, 이 제 1 절연층(13) 상에 도전물질층(15) 및 캡절연층(17)을 순차적으로 형성한다.
상기에서 기판(11)은 반도체기판 또는 하부의 배선일 수도 있다. 기판(11)이 반도체기판이라면 제 1 절연층(13)은 게이트절연층으로 열산화에 의해 형성되고, 하부의 배선이라면 제 1 절연층(13)은 층간절연층으로 산화실리콘 또는 질화실리콘을 화학기상증착(Chemical Vapor Deposition : 이하, CVD라 칭함) 방법으로 증착하므로써 형성된다.
또한, 도전물질층(15)은 다결정실리콘, 다결정실리콘 및 실리사이드의 2층으로 이루어진 폴리사이드, 또는, 금속으로 형성된다. 그리고, 캡절연층(17)은 제 1 절연층(13)과 식각 선택비가 다른 질화실리콘 또는 산화실리콘을 CVD 방법으로 증착하므로써 형성된다.
캡절연층(17) 상에 감광막(19)을 도포하고 소정 부분이 노출되도록 패터닝한다.
도 1b를 참조하면, 잔류하는 감광막(19)을 마스크로 사용하여 캡절연층(17)의 노출된 부분을 반응성이온식각(Reactive Ion Etching : 이하, RIE라 칭함) 등의 이방성 식각 방법으로 도전물질층(15)이 노출되도록 패터닝한다.
감광막(19)을 제거한다. 그리고, 패터닝된 캡절연층(17)을 마스크로 사용하여 도전물질층(15)의 노출된 부분을 RIE 등의 이방성 식각 방법으로 패터닝하여 배선(16)을 형성한다. 상기에서 배선(16)이 게이트라면 다결정실리콘 또는 폴리사이드의 2층으로 형성되고, 비트라인이나 회로 배선이면 금속으로 형성된다.
도 1c를 참조하면, 도선(16) 및 캡절연층(17)의 측면에 측벽(21)을 형성한다. 상기에서 측벽(21)은 상술한 구조의 전 표면에 제 1 절연층(13)과 식각 선택비가 다른 절연 물질, 즉, 질화실리콘 또는 산화실리콘을 CVD 방법으로 증착하여 에치백하므로써 형성된다. 이 때, 제 1 절연층(13)도 제거되어 기판(11)이 노출되도록 한다.
도 1d를 참조하면, 기판(11) 상에 캡절연층(17) 및 측벽(21)을 덮는 제 2 절연층(23)을 형성한다. 상기에서 제 2 절연층(23)은 캡절연층(17) 및 측벽(21)과 식각 선택비가 다른 산화실리콘 또는 질화실리콘을 CVD 방법으로 증착하므로써 형성된다.
제 2 절연층(23)의 소정 부분을 포토리쏘그래피 방법으로 패터닝하여 기판(11)의 배선(16) 사이 소정 부분을 노출시키는 접촉홀(25)을 형성한다. 이 때, 제 2 절연층(23)은 캡절연층(17) 및 측벽(21)과 식각 선택비가 다르므로 마스크가 오정렬되어도 배선이 노출되지 않고 접촉홀(25)이 자기 정렬되게 형성된다. 상기에서 기판(11)의 접촉홀(25)에 의해 노출된 부분은 기판(11)이 반도체기판인 경우에는 불순물영역이고, 하부 배선인 경우 절연층이 아닌 하부 배선이다.
제 2 절연층(23) 상에 접촉홀(25)을 채우도록 다결정실리콘 또는 금속 등의 도전 물질을 증착한다. 그리고, 도전 물질을 제 2 절연층(23)이 노출되어 접촉홀(25) 내에만 잔류하도록 에치백하여 플러그(27)를 형성한다.
플러그(27)는 이 후 공정에 의해 형성되는 커패시터의 하부 전극, 비트라인, 또는, 회로배선과 전기적으로 연결된다.
그러나, 상술한 종래 기술에 따른 반도체장치의 제조방법은 배선 사이의 간격이 좁으므로 플러그가 과도식각되어 배선 사이에만 잔류하게 되면 표면적이 작아 이 후의 접촉 공정시 정렬 마진(align margin)을 감소되어 오정렬이 발생되기 쉬운 문제점이 있었다.
따라서, 본 발명의 목적은 플러그의 표면적을 배선 사이의 간격 보다 크게 형성하여 이 후의 접촉 공정시 정렬 마진을 증가시킬 수 있는 반도체장치의 제조방법을 제공함에 있다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체장치의 제조방법은 기판 상에 절연층을 형성하고 상기 절연층 상에 도전물질층과 캡절연층을 순차적으로 형성하는 공정과, 상기 캡절연층의 표면이 요철(凹凸)되도록 소정 부분을 소정 두께 식각하는 공정과, 상기 캡절연층을 상기 요(凹) 부분은 상기 도전물질층을 노출하고 상기 철(凸) 부분은 상부가 둥글게 잔류하도록 에치백하는 공정과, 상기 캡절연층을 마스크로하여 상기 도전물질층을 식각하여 배선을 형성하는 공정을 구비한다.
도 1a 내지 도 1d는 종래 기술에 따른 반도체장치의 제조방법을 도시하는 공정도
도 2a 내지 도 2e는 본 발명에 따른 반도체장치의 제조방법을 도시하는 공정도
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.
도 2a 내지 도 2e는 본 발명에 따른 반도체장치의 제조방법을 도시하는 공정도이다.
도 2a를 참조하면, 기판(31) 상에 제 1 절연층(33)을 형성하고, 이 제 1 절연층(33) 상에 도전물질층(35) 및 캡절연층(37)을 순차적으로 형성한다.
상기에서 기판(31)은 반도체기판 또는 하부의 배선일 수도 있다. 기판(31)이 반도체기판이라면 제 1 절연층(33)은 게이트절연층으로 열산화에 의해 형성되고, 하부의 배선이라면 제 1 절연층(33)은 층간절연층으로 산화실리콘 또는 질화실리콘을 CVD 방법으로 증착하므로써 형성된다.
또한, 도전물질층(35)은 다결정실리콘, 다결정실콘 및 실리사이드의 2층으로 이루어진 폴리사이드, 또는, 금속으로 형성된다. 그리고, 캡절연층(37)은 제 1 절연층(33)과 식각 선택비가 다른 질화실리콘 또는 산화실리콘을 CVD 방법으로 증착하므로써 형성된다.
캡절연층(37) 상에 감광막(39)을 도포하고 소정 부분이 노출되도록 패터닝한다.
도 2b를 참조하면, 잔류하는 감광막(39)을 마스크로 사용하여 캡절연층(37)의 노출된 부분을 RIE 등의 이방성 식각 방법으로 소정 두께, 예를 들면, 30∼70% 정도의 두께를 식각한다. 그러므로, 캡절연층(37)의 표면은 식각된 요(凹)부분과 식각되지 않은 철(凸)부분이 단차를 갖게 된다. 상기에서 캡절연층(37)을 CF 계열의 가스에 아르곤(Ar), 질소(N2) 또는 산소(O2)를 혼합한 가스로 300∼1500mT의 압력이 되도록하고 200∼2000WmT의 전력을 인가하여 식각한다.
그리고, 감광막(19)을 제거한다.
도 2c를 참조하면, 마스크를 사용하지 않고 캡절연층(37)을 도전물질층(35)이 노출되도록 RIE 등의 이방성 식각 방법으로 에치백하여 패터닝한다. 상기에서 캡절연층(37)을 일부 두께 식각하는 방법과 동일하게 CF 계열의 가스에 아르곤(Ar), 질소(N2) 또는 산소(O2)를 혼합한 가스로 300∼1500mT의 압력이 되도록하고 200∼2000WmT의 전력을 인가하여 식각한다. 이 때, 캡절연층(37)을 마스크 없이 전면 식각하므로 동일한 속도로 식각된다. 그러므로, 캡절연층(37)은 요(凹)부분이 모두 식각되어 도전물질층(35)이 노출되고 철(凸)부분이 남게된다.
상기에서 요철(凹凸) 표면을 갖는 캡절연층(37)을 식각할 때 철(凸)부분의 모서리가 빠르게 식각되므로 잔류하는 캡절연층(37)은 상부가 둥글게 된다.
잔류하는 캡절연층(37)을 마스크로 사용하여 도전물질층(35)의 노출된 부분을 RIE 등의 이방성 식각 방법으로 패터닝하여 배선(36)을 형성한다. 이 때, 캡절연층(37)은 제거되지 않고 도전물질층(35)의 노출된 부분만 제거된다. 그러므로, 배선(36)의 폭은 도 1에 도시된 감광막(39)의 폭 만큼의 크기를 갖는다. 따라서, 캡절연층(37)들의 상부의 간격은 배선(36)들의 간격 보다 크게 된다.
도 2d를 참조하면, 도선(36) 및 캡절연층(37)의 측면에 측벽(41)을 형성한다. 상기에서 측벽(41)은 상술한 구조의 전 표면에 제 1 절연층(33)과 식각 선택비가 다른 절연 물질, 즉, 질화실리콘 또는 산화실리콘을 CVD 방법으로 증착하여 에치백하므로써 형성된다. 이 때, 제 1 절연층(33)도 제거되어 기판(31)이 노출되도록 한다.
도 2e를 참조하면, 기판(31) 상에 캡절연층(37) 및 측벽(41)을 덮는 제 2 절연층(43)을 형성한다. 상기에서 제 2 절연층(43)은 캡절연층(37) 및 측벽(41)과 식각 선택비가 다른 산화실리콘 또는 질화실리콘을 CVD 방법으로 증착하므로써 형성된다.
제 2 절연층(43)의 소정 부분을 포토리쏘그래피 방법으로 패터닝하여 기판(31)의 배선(36) 사이 소정 부분을 노출시키는 접촉홀(45)을 형성한다. 이 때, 제 2 절연층(43)은 캡절연층(37) 및 측벽(41)과 식각 선택비가 다르므로 마스크가 오정렬되어도 배선이 노출되지 않고 접촉홀(45)이 자기 정렬되게 형성된다. 상기에서 기판(31)의 접촉홀(45)에 의해 노출된 부분은 기판(31)이 반도체기판인 경우에는 불순물영역이고, 하부 배선인 경우 절연층이 아닌 하부 배선이다.
제 2 절연층(43) 상에 접촉홀(45)을 채우도록 다결정실리콘 또는 금속 등의 도전 물질을 증착한다. 그리고, 도전 물질을 제 2 절연층(43)이 노출되어 접촉홀(45) 내에만 잔류하도록 에치백하여 플러그(47)를 형성한다. 상기에서 플러그(47)는 이 후 공정에 의해 형성되는 커패시터의 하부 전극, 비트라인, 또는, 회로배선과 전기적으로 연결되는 것으로 에치백할 때 과도식각되어 배선(36) 및 캡층(37) 사이에만 잔류하게 되어도 캡층(37) 사이의 간격이 넓으므로 표면적이 증가한다. 그러므로, 플러그(47) 상부의 표면적이 증가되어 이 후의 접촉 공정시 정렬 마진(align margin)을 증가시켜 오정렬을 감소할 수 있다.
상술한 바와 같이 본 발명에 따른 반도체장치의 제조방법은 캡층을 30∼70% 정도의 두께만 식각하여 표면이 요철(凹凸)되어 단차를 갖도록 한 후, 다시, 캡절연층을 마스크 없이 이방성 식각하여 요(凹)부분이 모두 식각되어 도전물질층이 노출되고 철(凸)부분에만 잔류하되 철(凸)부분은 중간 부분 보다 모서리가 빠르게 식각된다. 그러므로, 캡절연층은 상부가 둥글게 되어 간격이 증가된다.
따라서, 본 발명은 배선 및 캡층 사이의 소정 부분을 노출시키는 접촉홀 내에 플러그를 형성할 때 과도식각되어 배선 및 캡층 사이에만 잔류하게 되어도 플러그 상부의 표면적이 증가되어 이 후의 접촉 공정시 정렬 마진(align margin)을 증가시켜 오정렬을 감소할 수 있다.

Claims (3)

  1. 기판 상에 절연층을 형성하고 상기 절연층 상에 도전물질층과 캡절연층을 순차적으로 형성하는 공정과,
    상기 캡절연층의 표면이 요철(凹凸)되도록 소정 부분을 소정 두께 식각하는 공정과,
    상기 캡절연층을 상기 요(凹) 부분은 상기 도전물질층을 노출하고 상기 철(凸) 부분은 상부가 둥글게 잔류하도록 에치백하는 공정과,
    상기 캡절연층을 마스크로하여 상기 도전물질층을 식각하여 배선을 형성하는 공정을 구비하는 반도체장치의 제조방법.
  2. 청구항 1에 있어서 상기 캡절연층을 상기 절연층과 식각 선택비가 다른 절연물질로 형성하는 반도체장치의 제조방법.
  3. 청구항 1에 있어서 상기 캡절연층을 30∼70% 정도의 두께만 식각하는 반도체장치의 제조방법.
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