KR20010068951A - 메모리 콘택홀 형성방법 - Google Patents

메모리 콘택홀 형성방법 Download PDF

Info

Publication number
KR20010068951A
KR20010068951A KR1020000001103A KR20000001103A KR20010068951A KR 20010068951 A KR20010068951 A KR 20010068951A KR 1020000001103 A KR1020000001103 A KR 1020000001103A KR 20000001103 A KR20000001103 A KR 20000001103A KR 20010068951 A KR20010068951 A KR 20010068951A
Authority
KR
South Korea
Prior art keywords
contact hole
conductive
forming
memory contact
insulating layer
Prior art date
Application number
KR1020000001103A
Other languages
English (en)
Inventor
채두원
Original Assignee
박종섭
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 박종섭, 주식회사 하이닉스반도체 filed Critical 박종섭
Priority to KR1020000001103A priority Critical patent/KR20010068951A/ko
Publication of KR20010068951A publication Critical patent/KR20010068951A/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/482—Bit lines
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/485—Bit line contacts

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명은 소오스/드레인(source/drain)으로 이용되는 불순물영역과 전기적으로 연결되는 도전플러그(conductive plug)를 노출시키는 메모리 콘택홀(contact hole)을 형성하는 데 있어서, 비트라인(bit line)과의 어라인 마진(align margin)을 확보할 수 있는 메모리 콘택홀 형성방법에 관한 것이다.
본 발명의 메모리 콘택홀 형성방법은 반도체기판 상에 게이트전극 및 게이트전극 양측 하부에 소오스/드레인인 불순물영역을 형성하는 공정과, 반도체기판 상에 불순물영역을 노출시키는 콘택홀을 갖도록 제 1절연막을 형성하는 공정과, 콘택홀을 채우도록 도전플러그를 형성하는 공정과, 제 1절연막 상에 각각의 비트라인을 형성하는 공정과, 비트라인 측면에 측벽 형상의 도전기둥을 형성하는 공정과, 제 1절연막 상에 도전기둥을 포함한 비트라인을 덮도록 제 2절연막을 형성하는 공정과, 제 2절연막 상에 도전플러그와 대응되는 부위를 노출시키는 도전패턴을 형성하는 공정과, 도전패턴을 마스크로 하여 도전플러그가 노출되는 시점까지 제 2절연막과 제 1절연막을 식각함으로써 메모리 콘택홀을 형성시키는 공정을 구비한 것이 특징이다.
따라서, 상기 특징을 갖는 본 발명에서는 비트라인 측면에 측벽 형상의 도전기둥을 형성함으로써, 메모리 콘택홀 형성을 위한 식각 공정 시, 도전기둥 폭 만큼의 어라인 마진을 확보할 수 있다.
또한, 본 발명에서는 도전측벽 폭 만큼 어라인 마진을 확보 가능함에 따라, 메모리 콘택홀 형성을 위한 식각 공정 시, 미스어라인(misalign)이 발생해도 비트라인이메모리 콘택홀로부터 노출되지 않으므로 이 후 도전플러그와 비트라인이 도통되는 것이 방지된다.

Description

메모리 콘택홀 형성방법{Method of forming memory contact hole}
본 발명은 메모리 콘택홀(contact hole) 형성방법에 관한 것으로, 특히, 소오스/드레인(source/drain)인 불순물영역과 전기적으로 연결되는 도전플러그(conductive plug)를 노출시키는 메모리 콘택홀(contact hole) 패터닝(patterning) 시, 비트라인(bit line)과의 어라인 마진(align margin)을 확보할 수 있는 메모리 콘택홀 형성방법에 관한 것이다.
도 1a 내지 도 1d는 종래기술에 따른 메모리 콘택홀 형성과정을 보인 공정단면도이다.
도면번호 100은 소오스/드레인(source/drain)인 불순물영역(미도시) 및 게이트전극을 포함한 게이트라인(gate line)(미도시)이 형성된 트랜지스터(transistor)(미도시)가 제조되어 있으며, 그 상부에 상기 트랜지스터를 덮으며, 상기 불순물영역을 노출시키는 콘택홀을 갖는 절연막 및 콘택홀을 채워 불순물영역과 전기적으로 연결되는 도전플러그(conductive plug)(102)가 형성되어 있는 반도체기판을 뜻한다.
도 1a와 같이, 상기 반도체기판(100) 상에 도전플러그(102)를 덮도록 산화실리콘을 화학기상증착하여 제 1절연막(104)을 형성한다.
그리고 제 1절연막(104) 상에 금속을 스퍼터한 후, 게이트라인과 수직으로 교차되도록 식각하여 비트라인(bit line)(106)을 형성한다.
이 후, 제 1절연막(104) 상에 비트라인(106)을 덮도록 TEOS(TetraEthyl OrthSilicate)를 이용하여 제 2절연막(108)을 형성한다.
도 1b와 같이, 제 2절연막(108) 상에 USG(Undoped Silicate Glass)를 증착하여 제 3절연막(110)을 형성하고, 그 상부에 다결정실리콘을 증착하여 도전막(112)을 형성한다.
그리고 도전막(112) 상에 감광막(photoresist)을 도포한 후, 도전플러그(202)와 대응되는 부위를 노출시키도록 패턴 식각하여 감광막패턴(120)을 형성한다.
도 1c와 같이, 감광막패턴을 마스크로 하여 도전막을 식각한다.
식각 결과, 잔류된 도전막은 이하에서 도전패턴(112a)이라 칭한다.
이 후, 감광막패턴을 제거한다.
도 1d와 같이, 도전패턴(112a)를 마스크로 하여 도전플러그(102)가 노출되는 시점까지 제 3절연막(110), 제 2절연막(108) 및 제 1절연막(104)를 식각함으로써, 메모리 콘택홀(c1)이 형성된다.
그러나, 종래의 기술에서는 메모리 콘택홀 형성을 위한 식각 공정 시, 어라인 마진(align margin)을 확보하기가 어려움에 따라, 메탈라인인 비트라인의 일부가 노출되었다.
따라서, 종래의 기술에서는 이 후의 공정에서, 메모리 콘택홀을 통해 도전플러그와 비트라인이 도통된 문제점이 있었다.
상기의 문제점을 해결하고자, 본 발명의 목적은 비트라인과의 어라인 마진을 확보할 수 있는 메모리 콘택홀 형성방법을 제공하려는 것이다.
상기 목적을 달성하고자, 본 발명의 메모리 콘택홀 형성방법은 반도체기판 상에 게이트전극 및 게이트전극 양측 하부에 소오스/드레인인 불순물영역을 형성하는 공정과, 반도체기판 상에 불순물영역을 노출시키는 콘택홀을 갖도록 제 1절연막을 형성하는 공정과, 콘택홀을 채우도록 도전플러그를 형성하는 공정과, 제 1절연막 상에 각각의 비트라인을 형성하는 공정과, 비트라인 측면에 측벽 형상의 도전기둥을 형성하는 공정과, 제 1절연막 상에 도전기둥을 포함한 비트라인을 덮도록 제 2절연막을 형성하는 공정과, 제 2절연막 상에 도전플러그와 대응되는 부위를 노출시키는 도전패턴을 형성하는 공정과, 도전패턴을 마스크로 하여 도전플러그가 노출되는 시점까지 제 2절연막과 제 1절연막을 식각함으로써 메모리 콘택홀을 형성시키는 공정을 구비한 것이 특징이다.
도 1a 내지 도 1d는 종래기술에 따른 메모리 콘택홀 형성과정을 보인 공정단면도이고,
도 2a 내지 도 2e는 본 발명에 따른 메모리 콘택홀 형성과정을 보인 공정단면도이다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하겠다.
도 2a 내지 도 2e는 본 발명에 따른 메모리 콘택홀 형성과정을 보인 공정단면도이다.
도면번호 200은 게이트전극을 포함한 게이트라인(미도시)과, 게이트전극 양측 하부에 소오스/드레인으로 이용되는 불순물영역(미도시)이 형성된 트랜지스터(미도시)가 제조되어 있으며, 상기 트랜지스터를 덮고 불순물영역을 노출시키는 콘택홀을 갖는 절연막 및 콘택홀을 채워 불순물영역과 전기적으로 연결되는 도전플러그(202)가 각각 형성된 반도체기판을 뜻한다.
도 2a와 같이, 상기 반도체기판(200) 상에 도전플러그(202)를 덮도록 산화실리콘을 화학기상증착하여 제 1절연막(204)을 형성한다.
그리고 제 1절연막(204) 상에 금속을 스퍼터한 후, 게이트라인과 수직으로 교차되도록 식각하여 비트라인(206)을 형성한다.
이어, 제 1절연막(204) 상에 비트라인(206)을 덮도록 TEOS를 화학기상 증착하여 제 2절연막(208)을 형성한다.
도 2b와 같이, 제 2절연막(204) 상에 다결정실리콘을 증착한 후, 제 2절연막(208) 표면이 노출되는 시점까지 에치백(etch back)하여 비트라인(206)과 대응되는 부위의 측면에 측벽 형상의 도전기둥(230)을 형성한다.
이 도전기둥(230)은 이 후의 메모리 콘택홀 형성을 위한 식각 공정 시, 어라인 마진을 확보하기 위한 것이다.
도 2c와 같이, 제 2절연막(208) 상에 도전기둥(230)을 덮도록 USG를 증착하여 제 3절연막(210)을 형성한다.
그리고 제 3절연막(210) 상에 다결정실리콘을 증착하여 도전막(212)을 형성한다.
이 후, 도전막(212) 상에 감광막을 도포한 후, 도전플러그(202)와 대응되는 부위가 노출되도록 패턴 식각하여 감광막패턴(220)을 형성한다.
도 2d와 같이, 감광막패턴을 마스크로 하여 도전막을 식각한다.
이 때, 잔류된 도전막은 도전패턴(212a)이 된다.
이 후, 감광막패턴을 제거한다.
도 2e와 같이, 도전패턴(212a)을 마스크로 하여 도전플러그(202)가 노출되는 시점까지 제 3절연막(210), 제 2절연막(208) 및 제 1절연막(204)을 식각함으로써 메모리 콘택홀(c2)을 형성한다.
상술한 바와 같이, 본 발명에서는 비트라인 측면에 측벽 형상의 도전기둥을 형성함으로써, 메모리 콘택홀 형성 공정 시, 도전기둥 폭 만큼의 어라인 마진을 확보할 수 있다.
상술한 바와 같이, 본 발명에서는 비트라인 측면에 측벽 형상의 도전기둥을 형성함으로써, 메모리 콘택홀 형성을 위한 식각 공정 시, 도전기둥 폭 만큼의 어라인 마진을 확보할 수 있다.
또한, 본 발명에서는 도전기둥에 의한 어라인 마진을 확보 가능함에 따라, 메모리 콘택홀 형성을 위한 식각 공정 시, 미스어라인(misalign)이 발생해도 비트라인이 메모리 콘택홀로부터 노출되지 않는다. 따라서, 이 후 도전플러그와 비트라인이 도통되는 것이 방지된다.

Claims (2)

  1. 반도체기판 상에 게이트전극 및 상기 게이트전극 양측 하부에 소오스/드레인인 불순물영역을 형성하는 공정과,
    상기 반도체기판 상에 상기 불순물영역을 노출시키는 콘택홀을 갖도록 제 1절연막을 형성하는 공정과,
    상기 콘택홀을 채우도록 도전플러그를 형성하는 공정과,
    상기 제 1절연막 상에 각각의 비트라인을 형성하는 공정과,
    상기 비트라인 측면에 측벽 형상의 도전기둥을 형성하는 공정과,
    상기 제 1절연막 상에 상기 도전기둥을 포함한 비트라인을 덮도록 제 2절연막을 형성하는 공정과,
    상기 제 2절연막 상에 상기 도전플러그와 대응되는 부위를 노출시키는 도전패턴을 형성하는 공정과,
    상기 도전패턴을 마스크로 하여 상기 도전플러그가 노출되는 시점까지 상기 제 2절연막과 제 1절연막을 식각함으로써 메모리 콘택홀을 형성시키는 공정을 구비한 메모리 콘택홀 형성방법.
  2. 청구항 1에 있어서,
    상기 도전기둥과 상기 도전패턴은 다결정실리콘막을 이용한 것이 특징인 메모리 콘택홀 형성방법.
KR1020000001103A 2000-01-11 2000-01-11 메모리 콘택홀 형성방법 KR20010068951A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020000001103A KR20010068951A (ko) 2000-01-11 2000-01-11 메모리 콘택홀 형성방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020000001103A KR20010068951A (ko) 2000-01-11 2000-01-11 메모리 콘택홀 형성방법

Publications (1)

Publication Number Publication Date
KR20010068951A true KR20010068951A (ko) 2001-07-23

Family

ID=19637712

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020000001103A KR20010068951A (ko) 2000-01-11 2000-01-11 메모리 콘택홀 형성방법

Country Status (1)

Country Link
KR (1) KR20010068951A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100418588B1 (ko) * 2001-11-27 2004-02-14 주식회사 하이닉스반도체 반도체 소자 및 그 제조 방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100418588B1 (ko) * 2001-11-27 2004-02-14 주식회사 하이닉스반도체 반도체 소자 및 그 제조 방법

Similar Documents

Publication Publication Date Title
KR20010068951A (ko) 메모리 콘택홀 형성방법
KR100231598B1 (ko) 반도체소자의 콘택홀 형성방법
KR100324933B1 (ko) 반도체 소자의 자기정합 콘택홀 형성방법
KR100396685B1 (ko) 반도체소자의배선및그제조방법
KR100277905B1 (ko) 반도체 메모리 소자의 제조 방법
KR100226753B1 (ko) 반도체 소자의 금속배선 형성방법
KR20010068950A (ko) 메모리 콘택홀 형성방법
KR100506050B1 (ko) 반도체소자의 콘택 형성방법
KR100198637B1 (ko) 반도체 소자의 제조 방법
KR100235960B1 (ko) 반도체소자의 도전 라인 형성방법
KR100546122B1 (ko) 반도체소자의 캐패시터 형성방법
KR100365748B1 (ko) 반도체소자의콘택형성방법
KR970007821B1 (ko) 반도체 장치의 콘택 제조방법
KR100248624B1 (ko) 반도체소자의 제조방법
KR100258368B1 (ko) 반도체 소자의 콘택 형성방법
KR100314738B1 (ko) 반도체소자의게이트전극형성방법
KR100386625B1 (ko) 반도체 소자의 제조방법
KR100329750B1 (ko) 반도체소자제조방법
KR100280528B1 (ko) 반도체 장치의 내부배선 형성방법
KR19990085433A (ko) 반도체소자 제조방법
KR20030001079A (ko) 불화아르곤용 포토레지스트를 이용한 비트라인 형성 방법
KR20010056069A (ko) 반도체 메모리 제조방법
KR19980026842A (ko) 반도체 소자의 제조방법
KR20000051805A (ko) 반도체 메모리 제조방법
KR20040008675A (ko) 반도체 메모리 소자의 형성방법

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid