KR20010068950A - 메모리 콘택홀 형성방법 - Google Patents

메모리 콘택홀 형성방법 Download PDF

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Abstract

본 발명은 소오스/드레인(source/drain)으로 이용되는 불순물영역과 전기적으로 연결되는 도전플러그(conductive plug)를 노출시키는 메모리 콘택홀(memory contact hole)을 형성하는 데 있어서, 비트라인(bit line)과의 어라인 마진(align margin)을 확보할 수 있는 메모리 콘택홀 형성방법에 관한 것이다.
본 발명의 메모리 콘택홀 형성방법은 반도체기판 상에 게이트전극 및 소오스/드레인인 불순물영역을 갖는 트랜지스터를 형성하는 공정과, 반도체기판 상에 불순물영역을 노출시키는 콘택홀을 갖는 제 1절연막을 형성하는 공정과, 콘택홀을 덮도록 도전플러그를 형성하는 공정과, 제 1절연막 상에 비트라인을 형성하는 공정과, 제 1절연막 상에 비트라인을 덮도록 제 2절연막과, 제 2절연막과 식각선택성이 다른 제 3절연막을 순차적으로 형성하는 공정과, 제 3절연막 상에 도전플러그와 대응되는 부위를 노출시키는 감광막패턴을 형성하는 공정과, 감광막패턴을 마스크로 하여 제 3절연막 및 제 2절연막의 일부를 식각하여 제 1메모리 콘택홀을 형성하는 공정과, 감광막패턴을 제거하는 공정과, 제 1메모리 콘택홀 측면에 측벽 형상을 갖으며, 제 3절연막과 식각선택성이 같은 절연기둥을 형성하는 공정과, 절연기둥을 포함한 잔류된 제 3절연막을 마스크로 이용하여 도전플러그가 노출되도록 제 1절연막까지 식각하여 제 1메모리 콘택홀과 연결되는 제 2메모리 콘택홀을 형성하는 공정을 구비한 것을 특징으로 한다.
따라서, 상기 특징을 갖는 본 발명에서는 메모리 콘택홀 형성부위의 절연막 코너에절연기둥을 형성하고, 이를 마스크로 메모리 콘택홀을 형성으로써, 절연기둥 폭만큼의 어라인 마진을 확보할 수 있다.
그러므로, 본 발명에서는 어라인 마진을 확보가능함에 따라, 메모리 콘택홀 형성을 위한 식각 공정 시, 미스어라인(misalign)이 발생해도 비트라인이 메모리 콘택홀로부터 노출되지 않으므로 이 후 비트라인이 도통되는 것이 방지된다.

Description

메모리 콘택홀 형성방법{Method of forming memory contact hole}
본 발명은 메모리 콘택홀(memory contact hole) 형성방법에 관한 것으로, 특히, 소오스/드레인(source/drain)인 불순물영역과 전기적으로 연결되는 도전플러그(conductive plug)를 노출시키는 메모리 콘택홀(contact hole) 패터닝(patterning) 시, 비트라인(bit line)과의 어라인 마진(align margin)을 확보할 수 있는 메모리 콘택홀 형성방법에 관한 것이다.
도 1a 내지 도 1c는 종래기술에 따른 메모리 콘택홀 형성과정을 보인 공정단면도이다.
도면번호 100은 소오스/드레인(source/drain)인 불순물영역 및 게이트전극을 포함한 게이트라인(gate line)이 형성된 트랜지스터(transistor)가 제조되어 있으며, 그 상부에 상기 트랜지스터를 덮으며, 상기 불순물영역을 노출시키는 콘택홀을 갖는 절연막 및 콘택홀을 채워 불순물영역과 전기적으로 연결되는 도전플러그(conductive plug)가 각각 형성되어 있는 반도체기판을 뜻한다.
도 1a와 같이, 상기 반도체기판(100) 상에 도전플러그(102)를 덮도록 산화실리콘을 화학기상증착하여 제 1절연막(104)을 형성한다.
그리고 제 1절연막(104) 상에 다결정실리콘을 증착한 후, 게이트라인과 수직으로 교차되도록 식각하여 비트라인(bit line)(106)을 형성한다.
도 1b와 같이, 제 1절연막(104) 상에 비트라인(106)을 덮도록 제 2절연막(110)을 형성한다.
그리고 제 2절연막(110) 상에 감광막(photoresist)을 도포한 후, 도전플러그(202)와 대응되는 부위를 노출시키도록 패턴 식각하여 감광막패턴(112)을 형성한다.
도 1c와 같이, 감광막패턴을 마스크로 하여 도전플러그(102)가 노출되도록 제 2절연막(110) 및 제 1절연막(104)을 식각함으로써, 메모리 콘택홀(c1)이 형성된다.
이 후, 감광막패턴을 제거한다.
그러나, 종래의 기술에서는 메모리 콘택홀 형성을 위한 식각 공정 시, 어라인마진(align margin)을 확보하기가 어려움에 따라, 메탈라인인 비트라인의 일부가 노출되었다.
따라서, 종래의 기술에서는 메모리 콘택홀을 통해 비트라인이 도통된 문제점이 있었다.
상기의 문제점을 해결하고자, 본 발명의 목적은 비트라인과의 어라인 마진을 확보할 수 있는 메모리 콘택홀 형성방법을 제공하려는 것이다.
상기 목적을 달성하고자, 본 발명의 메모리 콘택홀 형성방법은 반도체기판 상에 게이트전극 및 소오스/드레인인 불순물영역을 갖는 트랜지스터를 형성하는 공정과, 반도체기판 상에 불순물영역을 노출시키는 콘택홀을 갖는 제 1절연막을 형성하는 공정과, 콘택홀을 덮도록 도전플러그를 형성하는 공정과, 제 1절연막 상에 비트라인을 형성하는 공정과, 제 1절연막 상에 비트라인을 덮도록 제 2절연막과, 제 2절연막과 식각선택성이 다른 제 3절연막을 순차적으로 형성하는 공정과, 제 3절연막 상에 도전플러그와 대응되는 부위를 노출시키는 감광막패턴을 형성하는 공정과, 감광막패턴을 마스크로 하여 제 3절연막 및 제 2절연막의 일부를 식각하여 제 1메모리 콘택홀을 형성하는 공정과, 감광막패턴을 제거하는 공정과, 제 1메모리 콘택홀 측면에 측벽 형상을 갖으며, 제 3절연막과 식각선택성이 같은 절연기둥을 형성하는 공정과, 절연기둥을 포함한 잔류된 제 3절연막을 마스크로 이용하여 도전플러그가 노출되도록 제 1절연막까지 식각하여 제 1메모리 콘택홀과 연결되는 제 2메모리 콘택홀을 형성하는 공정을 구비한 것을 특징으로 한다.
도 1a 내지 도 1c는 종래기술에 따른 메모리 콘택홀 형성과정을 보인 공정단면도이고,
도 2a 내지 도 2e는 본 발명에 따른 메모리 콘택홀 형성과정을 보인 공정단면도이다.
* 도면의 주요 부분에 대한 부호의 설명 *
100, 200. 반도체기판 102, 202. 도전플러그
106, 206. 비트라인 112, 214. 감광막패턴
220. 절연기둥 c1, t1, t2. 메모리 콘택홀
104, 110, 204, 210, 212. 절연막
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하겠다.
도 2a 내지 도 2e는 본 발명에 따른 메모리 콘택홀 형성과정을 보인 공정단면도이다.
도면번호 200은 게이트전극을 포함한 게이트라인(미도시)과, 게이트전극 양측 하부에 소오스/드레인으로 이용되는 불순물영역이 형성된 트랜지스터가 제조되어 있으며, 상기 트랜지스터를 덮고 불순물영역을 노출시키는 콘택홀을 갖는 절연막 및 콘택홀을 채워 불순물영역과 전기적으로 연결되는 도전플러그가 각각 형성된 반도체기판을 뜻한다.
도 2a와 같이, 상기 반도체기판(200) 상에 도전플러그(202)를 덮도록 산화실리콘을 화학기상증착하여 제 1절연막(204)을 형성한다.
그리고 제 1절연막(204) 상에 다결정실리콘을 증착한 후, 게이트라인과 수직으로 교차되도록 식각하여 비트라인(206)을 형성한다.
도 2b와 같이, 제 1절연막(204) 상에 비트라인(206)을 덮도록 제 2절연막(210)과, 제 3절연막(212)을 순차적으로 형성한다.
본 발명에서는 제 2절연막(210)으로는 산화실리콘막이 이용되고, 제 3절연막(212)으로는 제 2절연막(210)과 식각선택비가 서로 다른 질화실리콘막 등의 절연물질이 이용된다.
그리고 제 3절연막(212) 상에 감광막을 도포한 후, 도전플러그(202)와 대응되는 부분이 노출되도록 패턴 식각하여 감광막패턴(214)을 형성한다.
도 2c와 같이, 감광막패턴을 마스크로 하여 제 3절연막을 식각한다.
이 때, 잔류된 제 3절연막은 이하에서 제 3절연패턴(212a)이라 칭한다.
이 후, 감광막패턴을 제거한다.
그리고 제 3절연패턴(212a)을 마스크로 하여 제 2절연막의 일부를 1차 식각하여 제 1메모리 콘택홀(t1)을 형성한다.
도 2d와 같이, 제 3절연패턴(212a) 상에 제 1메모리 콘택홀(t1)을 덮도록 질화실리콘을 증착한 후, 제 3절연패턴(212a) 표면이 노출되도록 에치백함으로써 제 1메모리 콘택홀(t1) 측면에 측벽형상의 절연기둥(220)이 형성된다.
도 2e와 같이, 절연기둥(220)을 포함한 제 3절연패턴(212a)을 마스크로 하여 도전플러그(202)가 노출되는 시점까지 제 2절연막(210), 제 1절연막(204)을 식각하여 제 2메모리 콘택홀(t2)이 형성된다.
제 2메모리 콘택홀(t2)은 제 1메모리 콘택홀과 연결되며, 제 1메모리 콘택홀의 크기보다 절연기둥(220) 폭 만큼 감소된다.
상기에서 살펴본 바와 같이, 본 발명에서는 메모리 콘택홀이 형성될 절연막 코너 부위에 측벽 형상의 절연기둥을 형성한 후, 이 절연기둥을 마스크로 하여 식각함으로써 메모리 콘택홀을 형성하는 방법이 이용된다.
따라서, 본 발명에서는 메모리 콘택홀 코너 부위에 형성된 절연기둥에 의해 비트라인과 메모리 콘택홀 간의 어라인 마진을 확보할 수 있다.
상술한 바와 같이, 본 발명에서는 메모리 콘택홀이 형성될 절연막의 코너 부위에절연기둥을 형성하고, 이를 마스크로 절연막을 식각하여 메모리 콘택홀을 형성으로써, 메모리 콘택홀은 비트라인과 절연기둥 폭만큼의 어라인 마진을 확보할 수 있다.
따라서, 본 발명에서는 어라인 마진을 확보가능함에 따라, 메모리 콘택홀 형성을 위한 식각 공정 진행 시, 미스어라인(misalign)이 발생해도 비트라인이 메모리 콘택홀로부터 노출되지 않으므로 이 후 비트라인이 도통되는 것이 방지된다.

Claims (3)

  1. 반도체기판 상에 게이트전극 및 소오스/드레인인 불순물영역을 갖는 트랜지스터를 형성하는 공정과,
    상기 반도체기판 상에 상기 불순물영역을 노출시키는 콘택홀을 갖는 제 1절연막을 형성하는 공정과,
    상기 콘택홀을 덮도록 도전플러그를 형성하는 공정과,
    상기 제 1절연막 상에 비트라인을 형성하는 공정과,
    상기 제 1절연막 상에 상기 비트라인을 덮도록 제 2절연막과, 상기 제 2절연막과 식각선택성이 다른 제 3절연막을 순차적으로 형성하는 공정과,
    상기 제 3절연막 상에 상기 도전플러그와 대응되는 부위를 노출시키는 감광막패턴을 형성하는 공정과,
    상기 감광막패턴을 마스크로 하여 상기 제 3절연막 및 상기 제 2절연막의 일부를 식각하여 제 1메모리 콘택홀을 형성하는 공정과,
    상기 감광막패턴을 제거하는 공정과,
    상기 제 1메모리 콘택홀 측면에 측벽 형상을 갖으며, 상기 제 3절연막과 식각선택성이 같은 절연기둥을 형성하는 공정과,
    상기 절연기둥을 포함한 잔류된 상기 제 3절연막을 마스크로 이용하여 상기 도전플러그가 노출되도록 상기 제 1절연막까지 식각하여 상기 제 1메모리 콘택홀과 연결되는 제 2메모리 콘택홀을 형성하는 공정을 구비한 메모리 콘택홀 형성방법.
  2. 청구항 1에 있어서,
    상기 제 2절연막은 산화실리콘막인 것이 특징인 메모리 콘택홀 형성방법.
  3. 청구항 1에 있어서,
    상기 제 3절연막과 상기 절연기둥은 질화실리콘막인 것이 특징인 메모리 콘택홀 형성방법.
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