JPS6020552A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS6020552A JPS6020552A JP12820183A JP12820183A JPS6020552A JP S6020552 A JPS6020552 A JP S6020552A JP 12820183 A JP12820183 A JP 12820183A JP 12820183 A JP12820183 A JP 12820183A JP S6020552 A JPS6020552 A JP S6020552A
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- JP
- Japan
- Prior art keywords
- electrode
- capacitance value
- insulating film
- film
- effective
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発ＦＪＡは、ＭＩＳ半導体装置、特に容量性半導体装
置（以下、ＭＩＳ容量という）ＶＣ関する。
置（以下、ＭＩＳ容量という）ＶＣ関する。
本発明の目的は、λＡＩ８半導体装置の製造過程におは
る製造条件の変化に対する容量値の調整が可能で、高集
積化に適したＭｘｓ３量を実現することにある。
る製造条件の変化に対する容量値の調整が可能で、高集
積化に適したＭｘｓ３量を実現することにある。
第１図は、二酸化珪素Ｃ以下、ｓｉｏ□という）を絶縁
膜として用いる従来のＭＩＥ！容量の上部からみた電極
形状図、第２図は、第１図におけるＡ−Ａ′方向の構造
断面図を示す。
膜として用いる従来のＭＩＥ！容量の上部からみた電極
形状図、第２図は、第１図におけるＡ−Ａ′方向の構造
断面図を示す。
第１図において、図中斜線部分が前記ＭＩＳ容量の有効
な電極面積として、前記面積をＳとすれば、第２図に示
す半導体基板１とは異極性の不純物拡散層２を第１’Ｆ
ｔ極として、絶縁ゲート型電界効果トランジスタ（以下
、ＭＩ８ＦＩｊ；Ｔとｒう）のゲー）ｆｌＥ極材料によ
るＭ（以下、ゲート電極材料層という）５を第２１ｇ、
・極とする前記ＭＩＳ容預の容量値Ｃは、第１式により
弄伊される。
な電極面積として、前記面積をＳとすれば、第２図に示
す半導体基板１とは異極性の不純物拡散層２を第１’Ｆ
ｔ極として、絶縁ゲート型電界効果トランジスタ（以下
、ＭＩ８ＦＩｊ；Ｔとｒう）のゲー）ｆｌＥ極材料によ
るＭ（以下、ゲート電極材料層という）５を第２１ｇ、
・極とする前記ＭＩＳ容預の容量値Ｃは、第１式により
弄伊される。
Ｃ＝６０＠ε、 −Ｐ／ｌ （Ｆ）−・−’・（１）た
だ［２、Ｃ０は真空の誘電率、Ｃ８は前記第１電極上に
形成された絶縁膜（以下、酸化絶縁膜という）４の比誘
電率、ｔは前記酸化絶縁膜の実効膜厚を意味する。
だ［２、Ｃ０は真空の誘電率、Ｃ８は前記第１電極上に
形成された絶縁膜（以下、酸化絶縁膜という）４の比誘
電率、ｔは前記酸化絶縁膜の実効膜厚を意味する。
第１式において、６ｏは定数であるが、Ｃ８およびｔけ
酸化絶縁膜４を形成する製造過程の製造条件（以下、酸
化絶縁膜の形成条件と略す）により、また、Ｓけゲート
電極拐料層５を形成する製造溝稈の製造条件（以下、第
２［ＷＬの形成条件と略す）により変化［７、上述ｌま
た各にの形成条件による変化が、前記容部値Ｃπ与える
影響は一般的に第２式および第３式によって近似できる
ことが確められている。
酸化絶縁膜４を形成する製造過程の製造条件（以下、酸
化絶縁膜の形成条件と略す）により、また、Ｓけゲート
電極拐料層５を形成する製造溝稈の製造条件（以下、第
２［ＷＬの形成条件と略す）により変化［７、上述ｌま
た各にの形成条件による変化が、前記容部値Ｃπ与える
影響は一般的に第２式および第３式によって近似できる
ことが確められている。
ただし、Ｃｏ、Ｓｏ、ｉｏは第１式におけるＣ、Ｓ。
ｔの期待値、△Ｓ、△ｔけ各々Ｓｏ、ｔｏからの変化量
を意味し、Ｃ８の変化量については、Ｎの中に含めて考
知ることにより、定数として取扱っている。
を意味し、Ｃ８の変化量については、Ｎの中に含めて考
知ることにより、定数として取扱っている。
また、第２式および第３式の左辺は、各々第２電極５の
形成条件および酸化絶縁膜４の形成条件の変化による前
記容量値の変化率を表わす。
形成条件および酸化絶縁膜４の形成条件の変化による前
記容量値の変化率を表わす。
上述１斤第２式および第５式は、第２電極５の形成条件
の変化による前記容量値Ｃの変化が、電極面積を小さく
することにより犬きくなり、酸化絶縁膜４の形成条件の
変化による前記容量値Ｃの変化は、半導体装置の製造工
程能力に強く依存することを示している。従って半導体
集積回路において、前記ＭＩＳ容量を用いる場合には、
予め前記容量値の変化を許容するか、または、期待値に
対する前記容量値の変化量を小さくするための調整手段
が必要である。具体的な前記調整手段としては、前Ｋｔ
’Ｍ’ＩＳ容量と同一構造を有する、電極面積の異なっ
た調整用キャパシタの選択接続による方法が一般的であ
る。しか（７、上述の方法では前記調整用キャパシタも
第２電袷５の形成条件による影響を受けるため；微小面
積の調整を行なう場合には、同程度の１！を榛面積を有
するＭＩＳ五縫を複数個用意するか、あるいけ調整用キ
ャパシタを含む全体の電接面積を犬きくするかしないと
、調整の精度を確ダすることはできず、いずれにしても
、集積化という面では大変不利となっていた。
の変化による前記容量値Ｃの変化が、電極面積を小さく
することにより犬きくなり、酸化絶縁膜４の形成条件の
変化による前記容量値Ｃの変化は、半導体装置の製造工
程能力に強く依存することを示している。従って半導体
集積回路において、前記ＭＩＳ容量を用いる場合には、
予め前記容量値の変化を許容するか、または、期待値に
対する前記容量値の変化量を小さくするための調整手段
が必要である。具体的な前記調整手段としては、前Ｋｔ
’Ｍ’ＩＳ容量と同一構造を有する、電極面積の異なっ
た調整用キャパシタの選択接続による方法が一般的であ
る。しか（７、上述の方法では前記調整用キャパシタも
第２電袷５の形成条件による影響を受けるため；微小面
積の調整を行なう場合には、同程度の１！を榛面積を有
するＭＩＳ五縫を複数個用意するか、あるいけ調整用キ
ャパシタを含む全体の電接面積を犬きくするかしないと
、調整の精度を確ダすることはできず、いずれにしても
、集積化という面では大変不利となっていた。
本発明は、従来のかかる欠点を第１１１ｔ！と電気的に
接続ｊまた容量値調整用の第３電極を、絶縁膜を介し、
第２電極上に設けることによって、大幅に改善すること
が可能なＭＩＳ容量を提供するものであり、以下、実施
例に基づき詳細に説明する。
接続ｊまた容量値調整用の第３電極を、絶縁膜を介し、
第２電極上に設けることによって、大幅に改善すること
が可能なＭＩＳ容量を提供するものであり、以下、実施
例に基づき詳細に説明する。
第３図は、本発明によるＭＸｓＢ景の上部からみた電優
形状図、第４図は、第３図におけるＢ−Ｂ′方向の構造
断面図を示す。また第４図は、化学蒸着法で形成した酸
化膜（以下、ＣＶＤ膜と略す）６を介し、金属配線材料
７Ｖｃより第２電極５上に選択形成さノ１．た第３＠極
８を除き第２図六回じである。ここで、第１電極２と第
２電罹５の電極間容量値をＯ＋、第２電極５と第６■極
８の電極間容量値をＣ２）−シ、Ｃ′をＣＩ ＋！：
０２によって実現する容量値とすれば＝ Ｃ７は第５式
によって表わすことができる。
形状図、第４図は、第３図におけるＢ−Ｂ′方向の構造
断面図を示す。また第４図は、化学蒸着法で形成した酸
化膜（以下、ＣＶＤ膜と略す）６を介し、金属配線材料
７Ｖｃより第２電極５上に選択形成さノ１．た第３＠極
８を除き第２図六回じである。ここで、第１電極２と第
２電罹５の電極間容量値をＯ＋、第２電極５と第６■極
８の電極間容量値をＣ２）−シ、Ｃ′をＣＩ ＋！：
０２によって実現する容量値とすれば＝ Ｃ７は第５式
によって表わすことができる。
Ｃ・−０＋ ＋ Ｏｘ ＝’ム五十ｇｇ ｇｇ ”’＝
＝ ｅ Ｑｇ ｌ ｉ■１＋飢夙竺）ｔ１ｔ２ｔ＋ Ｅ
’ｈ ｔ２ｓ Ｍ５式において゛、εＩＴ １１．Ｊは、各々第１電極
２上に形成された酸化絶縁膜４の比誘軍、率、酸化絶縁
膜４の実効膜厚、第１電極２と第２電極５の有効電極面
積を意味し、Ｃ２，Ｃ２，Ｓ２け、各々第２電極５上に
形成されたＯＶＤ膜６の比誘電率、ＣＶＤ膜６の実効膜
厚、第２電極５と第３電極８の有効電極面積を意味する
。従って、第５式の第２項から、第３電極８の電極面積
を変化させることにより、Ｃ′を調整できることが示さ
れ、理論的な誤差解析や実験あるいは試作により得られ
た結果を用いて前記Ｎ極面積８２を決定すると七により
、前記容量値Ｃ′の期待に対する変化計を十分小さくす
ることが可能となる。また、この場合、第４式のｍの値
は、一般的なＭＩ８半導体装置の製造条件では、０．１
〜０．２１’ｊ°度であるため、前１Ｍ１８客量に対す
る調整の精度が、容易に確保される。
＝ ｅ Ｑｇ ｌ ｉ■１＋飢夙竺）ｔ１ｔ２ｔ＋ Ｅ
’ｈ ｔ２ｓ Ｍ５式において゛、εＩＴ １１．Ｊは、各々第１電極
２上に形成された酸化絶縁膜４の比誘軍、率、酸化絶縁
膜４の実効膜厚、第１電極２と第２電極５の有効電極面
積を意味し、Ｃ２，Ｃ２，Ｓ２け、各々第２電極５上に
形成されたＯＶＤ膜６の比誘電率、ＣＶＤ膜６の実効膜
厚、第２電極５と第３電極８の有効電極面積を意味する
。従って、第５式の第２項から、第３電極８の電極面積
を変化させることにより、Ｃ′を調整できることが示さ
れ、理論的な誤差解析や実験あるいは試作により得られ
た結果を用いて前記Ｎ極面積８２を決定すると七により
、前記容量値Ｃ′の期待に対する変化計を十分小さくす
ることが可能となる。また、この場合、第４式のｍの値
は、一般的なＭＩ８半導体装置の製造条件では、０．１
〜０．２１’ｊ°度であるため、前１Ｍ１８客量に対す
る調整の精度が、容易に確保される。
以上、実施例において述べたように、本発明によれ・ば
、従来のＭ工Ｓ半導体装置の製造法において構造的な変
更を加先ることなく、高集積化に適した容量値の調整が
可能なＭＩＳ容量を実現することができる。従って、本
発明によるＭＩＳ容量を半導体集積回路に用いれば、発
掘回路や時定数回路などのように、Ｍ工Ｓ容量値の変化
により、発振周波むや時定数が変化する回路では、安定
な回路特性の実駅が可能となり、近年注目されているス
イッチドキャパシタ回路など、回路特性がＭＩｓ容量の
相対的な容量値に依存する回路では、電極面積の形状的
な誤差による回路特性の劣化を改善することが可能なた
め、回路特性の安定化、あるいは、前記回路に使用され
る総容量値の削減による。前記回路の低電力化・高速化
が可能となる。なお、本発明は前述の実施例にのみ限定
されるものではなく、第１電極２がフィールド酸化膜３
上に選択形成された不純物層である場合にも適用される
ものである。
、従来のＭ工Ｓ半導体装置の製造法において構造的な変
更を加先ることなく、高集積化に適した容量値の調整が
可能なＭＩＳ容量を実現することができる。従って、本
発明によるＭＩＳ容量を半導体集積回路に用いれば、発
掘回路や時定数回路などのように、Ｍ工Ｓ容量値の変化
により、発振周波むや時定数が変化する回路では、安定
な回路特性の実駅が可能となり、近年注目されているス
イッチドキャパシタ回路など、回路特性がＭＩｓ容量の
相対的な容量値に依存する回路では、電極面積の形状的
な誤差による回路特性の劣化を改善することが可能なた
め、回路特性の安定化、あるいは、前記回路に使用され
る総容量値の削減による。前記回路の低電力化・高速化
が可能となる。なお、本発明は前述の実施例にのみ限定
されるものではなく、第１電極２がフィールド酸化膜３
上に選択形成された不純物層である場合にも適用される
ものである。
・第１図は、従来のＭＩＳ餐惜の上部からみた電極形状
図。 第２図は、第１図におけるＡ −Ａ’方向の構造断面図
。 第３図は１本発明によるＭＩＳ容量の上部から入た電極
形状図。 第４図は、ｗ、３図におけるＢ−Ｂ’丈方向構造断面図
。 １・・・・・・半導体基板 ２・・・・・・基板１と異部性の不純物拡散層３・・・
・・・フィールド酸化膜 ４・・・・・・酸化絶縁膜 ５・・・・・・ＭＩＳＦＥＴのゲート電極材料からなる
層６・・・・・・化学蒸着法により形成さｈた絶縁膜７
・・・・・・金属材料からなる層 ８・・・・・・６と同じ金属材料からなる層以 −ト 出願人 株式会社 諏訪精工舎 代理人 弁理士 最Ｊ： 務 第１図 グ 党 ２図 ／ｇ ３ ＦｊＩ 第４回
図。 第２図は、第１図におけるＡ −Ａ’方向の構造断面図
。 第３図は１本発明によるＭＩＳ容量の上部から入た電極
形状図。 第４図は、ｗ、３図におけるＢ−Ｂ’丈方向構造断面図
。 １・・・・・・半導体基板 ２・・・・・・基板１と異部性の不純物拡散層３・・・
・・・フィールド酸化膜 ４・・・・・・酸化絶縁膜 ５・・・・・・ＭＩＳＦＥＴのゲート電極材料からなる
層６・・・・・・化学蒸着法により形成さｈた絶縁膜７
・・・・・・金属材料からなる層 ８・・・・・・６と同じ金属材料からなる層以 −ト 出願人 株式会社 諏訪精工舎 代理人 弁理士 最Ｊ： 務 第１図 グ 党 ２図 ／ｇ ３ ＦｊＩ 第４回
Claims (1)
- 半導体基板の一生表面上に選択形成された、前記基板と
は異極性の不純物拡散層または、フィールド酸化膜上に
選択形成された半導体層からなる第１電権と、絶縁ゲー
ト型電界効果トランジスタのゲート絶縁膜の形成と同時
に形成された絶縁膜を介し、前記トランジスタのゲルト
電極形成と同時に、前記第口■上に選択形成された第２
ｇ！極により構成される半導体装ｔにおいて、前記ｗＪ
１電極と電気的に接続し、前記第１Ｎ極と前記第２電極
の’ｉｓ間容量を評整する第３電極を、絶縁膜を介し、
前記第２１バ１極上に金属層により設けたことを特徴と
する半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12820183A JPS6020552A (ja) | 1983-07-14 | 1983-07-14 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12820183A JPS6020552A (ja) | 1983-07-14 | 1983-07-14 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6020552A true JPS6020552A (ja) | 1985-02-01 |
Family
ID=14978963
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12820183A Pending JPS6020552A (ja) | 1983-07-14 | 1983-07-14 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6020552A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0548972U (ja) * | 1991-12-09 | 1993-06-29 | ダイワゴルフ株式会社 | ゴルフクラブヘッド |
| WO1997030326A1 (en) * | 1996-02-14 | 1997-08-21 | Bicc Public Limited Company | Capacitive gap measurement device |
| KR100370131B1 (ko) * | 2000-10-17 | 2003-02-05 | 주식회사 하이닉스반도체 | Ｍｉｍ 캐패시터 및 그의 제조방법 |
| JP2021007184A (ja) * | 2014-03-28 | 2021-01-21 | ローム株式会社 | ディスクリートキャパシタおよびその製造方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5748731B2 (ja) * | 1974-03-30 | 1982-10-18 |
-
1983
- 1983-07-14 JP JP12820183A patent/JPS6020552A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5748731B2 (ja) * | 1974-03-30 | 1982-10-18 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0548972U (ja) * | 1991-12-09 | 1993-06-29 | ダイワゴルフ株式会社 | ゴルフクラブヘッド |
| WO1997030326A1 (en) * | 1996-02-14 | 1997-08-21 | Bicc Public Limited Company | Capacitive gap measurement device |
| KR100370131B1 (ko) * | 2000-10-17 | 2003-02-05 | 주식회사 하이닉스반도체 | Ｍｉｍ 캐패시터 및 그의 제조방법 |
| JP2021007184A (ja) * | 2014-03-28 | 2021-01-21 | ローム株式会社 | ディスクリートキャパシタおよびその製造方法 |
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