JP3092160B2 - 高速素子及び高速メモリ素子 - Google Patents
高速素子及び高速メモリ素子Info
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/437—Superconductor materials
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- G—PHYSICS
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、超伝導トランジスタ、共鳴トンネル効果ト
ランジスタ等の高速素子及びこの高速素子を利用した高
速メモリ素子に関する。
ランジスタ等の高速素子及びこの高速素子を利用した高
速メモリ素子に関する。
本発明は、高速素子、特に超伝導トランジスタにおい
て、貼り合わせ方式のSOI基板に形成された島状の単結
晶シリコン半導体薄膜をチャネル部とし、このチャネル
部の膜厚方向の上下面に超伝導体によるソース部及びド
レイン部を設け、チャネル部の両側面に絶縁膜を介して
半導体膜によるゲート電極を形成して構成することによ
り、超伝導動作の制御性を良好にし、高速素子の微細
化、高集積化を可能にしたものである。
て、貼り合わせ方式のSOI基板に形成された島状の単結
晶シリコン半導体薄膜をチャネル部とし、このチャネル
部の膜厚方向の上下面に超伝導体によるソース部及びド
レイン部を設け、チャネル部の両側面に絶縁膜を介して
半導体膜によるゲート電極を形成して構成することによ
り、超伝導動作の制御性を良好にし、高速素子の微細
化、高集積化を可能にしたものである。
本発明は高速メモリ素子において、半導体による柱状
チャネル部の両側に超伝導体によるソース部及びドレイ
ン部を有し、柱状チャネル部の上面に絶縁膜を介してゲ
ート電極を形成して成る超伝導トランジスタと、ドレイ
ン部の外側に誘電体膜を介して超伝導体を配して形成し
た容量とから構成することにより、低消費電力で、超高
速動作すると共に高集積化を可能にしたものである。
チャネル部の両側に超伝導体によるソース部及びドレイ
ン部を有し、柱状チャネル部の上面に絶縁膜を介してゲ
ート電極を形成して成る超伝導トランジスタと、ドレイ
ン部の外側に誘電体膜を介して超伝導体を配して形成し
た容量とから構成することにより、低消費電力で、超高
速動作すると共に高集積化を可能にしたものである。
超高速素子として、超伝導体と半導体を用いた超伝導
トランジスタの研究、開発が進められてきている。第９
図は従来の超伝導トランジスタの例を示す。この超伝導
トランジスタ（１）は、単結晶シリコン基板（２）の表
面上に所定間隔Ｌを置いて超伝導体によるソース部
（３）及びドレイン部（４）を被着形成し、基板裏面に
絶縁膜（５）を介してゲート電極（６）を形成して構成
される。（７）は絶縁膜である。
トランジスタの研究、開発が進められてきている。第９
図は従来の超伝導トランジスタの例を示す。この超伝導
トランジスタ（１）は、単結晶シリコン基板（２）の表
面上に所定間隔Ｌを置いて超伝導体によるソース部
（３）及びドレイン部（４）を被着形成し、基板裏面に
絶縁膜（５）を介してゲート電極（６）を形成して構成
される。（７）は絶縁膜である。
この超伝導トランジスタ（１）では、第10図Ａ及びＢ
に示すように超伝導体のソース部（３）及びドレイン部
（４）からシリコン基板（２）へ超伝導電子対（８）
（第９図参照）が染み出して形成される準超伝導部（9
S），（9D）の広がりをゲート電圧によって制御して超
伝導電流をオン、オフ制御するようになされる。即ち、
第10図Ａのソース部（３）及びドレイン部（４）からの
準超伝導部（9S），（9D）が交わる状態において、ソー
ス部（３）からの超伝導電子対（８）が準超伝導部（9
S），（9D）を通ってドレイン部（４）に流れ（所謂超
伝導電流が流れ）トランジスタはオン状態となる。第10
図Ｂの準超伝導部（9S），（9D）が交わらない状態では
ソース部（３）からの超伝導電子対（８）が準超伝導部
（9S）及び（9D）の交わらない部分（10）で電子対の結
合が壊れ、その結果、超伝導電流が流れずトランジスタ
はオフ状態となる。
に示すように超伝導体のソース部（３）及びドレイン部
（４）からシリコン基板（２）へ超伝導電子対（８）
（第９図参照）が染み出して形成される準超伝導部（9
S），（9D）の広がりをゲート電圧によって制御して超
伝導電流をオン、オフ制御するようになされる。即ち、
第10図Ａのソース部（３）及びドレイン部（４）からの
準超伝導部（9S），（9D）が交わる状態において、ソー
ス部（３）からの超伝導電子対（８）が準超伝導部（9
S），（9D）を通ってドレイン部（４）に流れ（所謂超
伝導電流が流れ）トランジスタはオン状態となる。第10
図Ｂの準超伝導部（9S），（9D）が交わらない状態では
ソース部（３）からの超伝導電子対（８）が準超伝導部
（9S）及び（9D）の交わらない部分（10）で電子対の結
合が壊れ、その結果、超伝導電流が流れずトランジスタ
はオフ状態となる。
ところで、所謂超伝導トランジスタにおいて、そのソ
ース部（３）及びドレイン部（４）間のチャネル長Ｌ
は、0.2μｍ以下の微小長さである必要がある。しか
し、第９図の従来構造の場合、現行の微細加工技術を用
いてソース部（３）及びドレイン部（４）間の距離Ｌ
（所謂チャネル長）を制御するのは、極めて難しいとさ
れている。また、この従来構造では、ソース部（３）及
びドレイン部（４）より染み出してくる準超伝導部（9
S）及び（9D）の交わりは横方向の一側でしか構成され
ないため、超伝導電流を流すチャネル部の動作が悪く、
且つ素子自体小型化されにくいという欠点があった。
ース部（３）及びドレイン部（４）間のチャネル長Ｌ
は、0.2μｍ以下の微小長さである必要がある。しか
し、第９図の従来構造の場合、現行の微細加工技術を用
いてソース部（３）及びドレイン部（４）間の距離Ｌ
（所謂チャネル長）を制御するのは、極めて難しいとさ
れている。また、この従来構造では、ソース部（３）及
びドレイン部（４）より染み出してくる準超伝導部（9
S）及び（9D）の交わりは横方向の一側でしか構成され
ないため、超伝導電流を流すチャネル部の動作が悪く、
且つ素子自体小型化されにくいという欠点があった。
本発明は、上述の点に鑑み、超伝導動作の制御性が良
く、微細化、高集積化に適した高速素子即ち超伝導トラ
ンジスタを提供するものである。
く、微細化、高集積化に適した高速素子即ち超伝導トラ
ンジスタを提供するものである。
また、この超伝導トランジスタを利用した高速メモリ
素子を提供するものである。
素子を提供するものである。
本発明に係る高速素子即ち超伝導トランジスタは、第
１図及び第３図に示すように、貼り合わせ方式のSOI基
板に形成された島状の単結晶シリコン半導体薄膜（14）
をチャネル部とし、このチャネル部（14）の膜厚方向の
上下面に超伝導体によるソース部（15）及びドレイン部
（13）を有し、チャネル部（14）の両側面に絶縁膜（1
6）を介して半導体膜によるゲート電極（17），（18）
を形成して構成する。
１図及び第３図に示すように、貼り合わせ方式のSOI基
板に形成された島状の単結晶シリコン半導体薄膜（14）
をチャネル部とし、このチャネル部（14）の膜厚方向の
上下面に超伝導体によるソース部（15）及びドレイン部
（13）を有し、チャネル部（14）の両側面に絶縁膜（1
6）を介して半導体膜によるゲート電極（17），（18）
を形成して構成する。
また、本発明に係る高速メモリ素子即ちダイナミック
RAMセルは、図７に示すように、半導体による柱状チャ
ネル部（25）の両側に超伝導体によるソース部（26）及
びドレイン部（27）を有し、柱状チャネル部（25）の上
面に絶縁膜（28）を介してゲート電極（29）を形成して
なる超伝導トランジスタ（30）と、上記ドレイン部（2
7）の外側に誘電体膜（38）を介して超伝導体（37）を
配して形成した容量（39）とから構成する。
RAMセルは、図７に示すように、半導体による柱状チャ
ネル部（25）の両側に超伝導体によるソース部（26）及
びドレイン部（27）を有し、柱状チャネル部（25）の上
面に絶縁膜（28）を介してゲート電極（29）を形成して
なる超伝導トランジスタ（30）と、上記ドレイン部（2
7）の外側に誘電体膜（38）を介して超伝導体（37）を
配して形成した容量（39）とから構成する。
第１の発明においては、単結晶シリコン半導体薄膜に
よるチャネル部（14）の上下面に相対向して超伝導体に
よるソース部（15）及びドレイン部（13）が形成される
ので、ソース部（15）及びドレイン部（13）からの準超
伝導部（22S）及び（22D）が互いに向い合う形でひろが
り、チャネル部（14）側面のゲート電極（17），（18）
によって超伝導電流がオン、オフ制御される。そして、
半導体に接するソース部（15）及びドレイン部（13）の
全幅が有効に作用し、ソース部（15）及びドレイン部
（13）からの準超伝導部（22S）及び（22D）が互いに向
い合った形で広がるため、超伝導動作を効率よく行うこ
とができる。また、貼り合わせ方式のSOI基板に形成さ
れた島状の単結晶シリコン半導体薄膜をチャネル部（1
4）とし、このチャネル部（14）の膜厚方向がチャネル
長となる。即ち、ソース部（15）及びドレイン部（13）
間のチャネル長Ｌはチャネル部を構成する単結晶シリコ
ン半導体薄膜（14）の膜厚で決まるため、0.2μｍ以下
のチャネル長Ｌを容易に実現できる。貼り合わせ方式の
SOI構造によって、チャネル部（14）を結晶性の良好な
単結晶シリコンで形成できるので、超伝導体によるソー
ス部（15）及びドレイン部（13）からの染み出しで形成
される準超伝導部の広がり（したがって、コヒーレンス
長さ）を大きくすることができ、超伝導デバイスを容易
に実現できる。
よるチャネル部（14）の上下面に相対向して超伝導体に
よるソース部（15）及びドレイン部（13）が形成される
ので、ソース部（15）及びドレイン部（13）からの準超
伝導部（22S）及び（22D）が互いに向い合う形でひろが
り、チャネル部（14）側面のゲート電極（17），（18）
によって超伝導電流がオン、オフ制御される。そして、
半導体に接するソース部（15）及びドレイン部（13）の
全幅が有効に作用し、ソース部（15）及びドレイン部
（13）からの準超伝導部（22S）及び（22D）が互いに向
い合った形で広がるため、超伝導動作を効率よく行うこ
とができる。また、貼り合わせ方式のSOI基板に形成さ
れた島状の単結晶シリコン半導体薄膜をチャネル部（1
4）とし、このチャネル部（14）の膜厚方向がチャネル
長となる。即ち、ソース部（15）及びドレイン部（13）
間のチャネル長Ｌはチャネル部を構成する単結晶シリコ
ン半導体薄膜（14）の膜厚で決まるため、0.2μｍ以下
のチャネル長Ｌを容易に実現できる。貼り合わせ方式の
SOI構造によって、チャネル部（14）を結晶性の良好な
単結晶シリコンで形成できるので、超伝導体によるソー
ス部（15）及びドレイン部（13）からの染み出しで形成
される準超伝導部の広がり（したがって、コヒーレンス
長さ）を大きくすることができ、超伝導デバイスを容易
に実現できる。
第２の発明においては、所謂柱状チャネル型の超伝導
トランジスタ（30）のドレイン部（27）の外側に容量
（39）を構成するように誘電体膜（38）を介して超伝導
体（37）を配して構成することにより、低消費電力で、
超高速動作すると共に高集積化に適した１トランジスタ
及び１容量型のダイナミックRAMセルが得られる。
トランジスタ（30）のドレイン部（27）の外側に容量
（39）を構成するように誘電体膜（38）を介して超伝導
体（37）を配して構成することにより、低消費電力で、
超高速動作すると共に高集積化に適した１トランジスタ
及び１容量型のダイナミックRAMセルが得られる。
以下、図面を参照して本発明の実施例を説明する。
第１図は、本発明に係る超伝導トランジスタの一例を
示す。本例においては、SOI（Semiconductor On Insula
tor）構造の特徴を利用して構成した場合である。
示す。本例においては、SOI（Semiconductor On Insula
tor）構造の特徴を利用して構成した場合である。
即ち、SiO2等による絶縁体（12）上に所定幅の超伝導
体によるドレイン部（13）を形成し、その上にチャネル
部を構成する所要の不純物濃度の第１導電形半導体薄膜
例えば不純物濃度が1019cm-3程度のｐ形の単結晶シリコ
ン薄膜（14）を形成し、このシリコン薄膜（14）の上面
にドレイン部（13）と対向するように超伝導体によるソ
ース部（15）を形成する。チャネル部であるシリコン薄
膜（14）の横方向の幅はソース部（15）及びドレイン部
（13）の幅より大となる。さらに、チャネル部であるシ
リコン薄膜（14）の両外側面に夫々例えばSiO2等による
絶縁膜（16）を介してゲート電極の一部を構成する低抵
抗のシリコン薄膜即ちｐ形又はｎ形本例ではｐ形の高濃
度不純物領域（17）及び（18）を形成し、夫々の高濃度
不純物領域（17），（18）上にゲート電極を構成するAl
電極（19），（20）を形成して超伝導トランジスタ（2
1）を構成する。チャネル長Ｌとなるシリコン薄膜（1
4）の膜厚は0.1μｍ以下とするを可とする。なお、シリ
コン薄膜による高濃度不純物領域（17）及び（18）の外
側もSiO2による絶縁体（21）で囲われるように構成する
を可とする。
体によるドレイン部（13）を形成し、その上にチャネル
部を構成する所要の不純物濃度の第１導電形半導体薄膜
例えば不純物濃度が1019cm-3程度のｐ形の単結晶シリコ
ン薄膜（14）を形成し、このシリコン薄膜（14）の上面
にドレイン部（13）と対向するように超伝導体によるソ
ース部（15）を形成する。チャネル部であるシリコン薄
膜（14）の横方向の幅はソース部（15）及びドレイン部
（13）の幅より大となる。さらに、チャネル部であるシ
リコン薄膜（14）の両外側面に夫々例えばSiO2等による
絶縁膜（16）を介してゲート電極の一部を構成する低抵
抗のシリコン薄膜即ちｐ形又はｎ形本例ではｐ形の高濃
度不純物領域（17）及び（18）を形成し、夫々の高濃度
不純物領域（17），（18）上にゲート電極を構成するAl
電極（19），（20）を形成して超伝導トランジスタ（2
1）を構成する。チャネル長Ｌとなるシリコン薄膜（1
4）の膜厚は0.1μｍ以下とするを可とする。なお、シリ
コン薄膜による高濃度不純物領域（17）及び（18）の外
側もSiO2による絶縁体（21）で囲われるように構成する
を可とする。
かかる超伝導トランジスタ（21）は貼り合方式SOI基
板の製造方法を利用して構成する。この製法例を第３図
に示す。先ず、第３図Ａに示すように一主面に選択エッ
チング等によって凸状部（101）を形成した第１導電形
（例えばｐ形）の単結晶シリコン基板（102）を設け、
この表面を酸化してSiO2膜（16）を形成する（第３図Ｂ
参照）。次に、第３図Ｃに示すように、凸状部（101）
上のSiO2膜（16）のみを選択的にエッチング除去する。
次に、第３図Ｄに示すように、凸状部（102）の両側に
夫々SiO2膜（16）を介してゲート電極の一部を構成する
多結晶シリコンによるｐ形高濃度不純物領域（17）及び
（18）を形成すると共に、凸状部（101）上に超伝導体
によるドレイン部（13）を形成する。次に、第３図Ｅに
示すように凸状部（101）を覆うように全面にSiO2等の
絶縁膜（12）を被着形成した後、第３図Ｆに示すよう
に、平坦化処理して絶縁膜（12）の表面を平坦にする。
次に、第３図Ｇに示すように、絶縁膜（12）上に別のシ
リコン基板（103）を貼り合せる。図は貼り合せ後、反
転した状態である。次いで、一方のシリコン基板（10
2）をゲート電極となるｐ形高濃度不純物領域（17）及
び（18）が露出するように研削、研磨する。これより、
凸状部（101）はチャネル長Ｌのシリコン薄膜（14）と
なる。しかる後、第３図Ｉに示すように、シリコン薄膜
（14）の上面に超伝導体によるソース部（15）を形成す
ると共に、ｐ形高濃度不純物領域（17）及び（18）の上
面にゲート電極を構成するAl電極（19）及び（20）を形
成し、第１図に示す目的の超伝導トランジスタ（21）を
得る。
板の製造方法を利用して構成する。この製法例を第３図
に示す。先ず、第３図Ａに示すように一主面に選択エッ
チング等によって凸状部（101）を形成した第１導電形
（例えばｐ形）の単結晶シリコン基板（102）を設け、
この表面を酸化してSiO2膜（16）を形成する（第３図Ｂ
参照）。次に、第３図Ｃに示すように、凸状部（101）
上のSiO2膜（16）のみを選択的にエッチング除去する。
次に、第３図Ｄに示すように、凸状部（102）の両側に
夫々SiO2膜（16）を介してゲート電極の一部を構成する
多結晶シリコンによるｐ形高濃度不純物領域（17）及び
（18）を形成すると共に、凸状部（101）上に超伝導体
によるドレイン部（13）を形成する。次に、第３図Ｅに
示すように凸状部（101）を覆うように全面にSiO2等の
絶縁膜（12）を被着形成した後、第３図Ｆに示すよう
に、平坦化処理して絶縁膜（12）の表面を平坦にする。
次に、第３図Ｇに示すように、絶縁膜（12）上に別のシ
リコン基板（103）を貼り合せる。図は貼り合せ後、反
転した状態である。次いで、一方のシリコン基板（10
2）をゲート電極となるｐ形高濃度不純物領域（17）及
び（18）が露出するように研削、研磨する。これより、
凸状部（101）はチャネル長Ｌのシリコン薄膜（14）と
なる。しかる後、第３図Ｉに示すように、シリコン薄膜
（14）の上面に超伝導体によるソース部（15）を形成す
ると共に、ｐ形高濃度不純物領域（17）及び（18）の上
面にゲート電極を構成するAl電極（19）及び（20）を形
成し、第１図に示す目的の超伝導トランジスタ（21）を
得る。
かかる構成の超伝導トランジスタ（21）においては、
ｐ形シリコン薄膜によるチャネル部（14）上の上下面に
超伝導体によるソース部（15）及びドレイン部（13）が
形成されていることにより、第２図に示すように超伝導
近接効果によって、そのチャネル部（14）中の上下側に
夫々ソース部（15）及びドレイン部（13）からの超伝導
電子対が染み出して互いに向う形で広がる準超伝導部
（22S）及び（22D）が形成される。この準超伝導部（22
S）及び（22D）がチャネル部（14）の両側に配された高
濃度不純物領域（17）及び（18）に与えられるゲート電
圧によって制御され、超伝導電流がオン、オフ制御され
る。従って、このトランジスタ（21）は超伝導動作のた
め、消費電力が非常に小さく且つ電気抵抗がほとんど零
のために超高速動作が可能となる。そして、SOI構造の
特徴を生かして、チャネル部であるシリコン薄膜（14）
の上下に相対向するソース部（15）及びドレイン部（1
3）を配することにより、ゲート電圧によってソース側
及びドレイン側の準超伝導部（22S）及び（22D）が互い
にそのシリコン薄膜（14）に接するソース部（15）及び
ドレイン部（13）の全幅にわたって向い合った形で広が
るため、小さい面積で両準超伝導部（22S）及び（22D）
の重なりを十分とることができ、ソース部及びドレイン
部間の超伝導電流の制御をし易くすることができる。ま
た、SOI構造を利用するため、シリコン薄膜（14）の膜
厚は0.1μｍ以下とすることが可能なため、超伝導トラ
ンジスタとして要求される0.2μｍ以下のチャネル長Ｌ
を容易に実現することができる。チャネル部（14）が単
結晶シリコンで形成されるので、超伝導体によるソース
部（15）及びドレイン部（13）からの染み出しで形成さ
れる準超伝導部の広がり（したがって、コヒーレンス長
さ）を大きくすることができる。このように、本例では
超伝導動作の制御性を良好にし、この種の超伝導トラン
ジスタの微細化、高集積化を図ることができる。
ｐ形シリコン薄膜によるチャネル部（14）上の上下面に
超伝導体によるソース部（15）及びドレイン部（13）が
形成されていることにより、第２図に示すように超伝導
近接効果によって、そのチャネル部（14）中の上下側に
夫々ソース部（15）及びドレイン部（13）からの超伝導
電子対が染み出して互いに向う形で広がる準超伝導部
（22S）及び（22D）が形成される。この準超伝導部（22
S）及び（22D）がチャネル部（14）の両側に配された高
濃度不純物領域（17）及び（18）に与えられるゲート電
圧によって制御され、超伝導電流がオン、オフ制御され
る。従って、このトランジスタ（21）は超伝導動作のた
め、消費電力が非常に小さく且つ電気抵抗がほとんど零
のために超高速動作が可能となる。そして、SOI構造の
特徴を生かして、チャネル部であるシリコン薄膜（14）
の上下に相対向するソース部（15）及びドレイン部（1
3）を配することにより、ゲート電圧によってソース側
及びドレイン側の準超伝導部（22S）及び（22D）が互い
にそのシリコン薄膜（14）に接するソース部（15）及び
ドレイン部（13）の全幅にわたって向い合った形で広が
るため、小さい面積で両準超伝導部（22S）及び（22D）
の重なりを十分とることができ、ソース部及びドレイン
部間の超伝導電流の制御をし易くすることができる。ま
た、SOI構造を利用するため、シリコン薄膜（14）の膜
厚は0.1μｍ以下とすることが可能なため、超伝導トラ
ンジスタとして要求される0.2μｍ以下のチャネル長Ｌ
を容易に実現することができる。チャネル部（14）が単
結晶シリコンで形成されるので、超伝導体によるソース
部（15）及びドレイン部（13）からの染み出しで形成さ
れる準超伝導部の広がり（したがって、コヒーレンス長
さ）を大きくすることができる。このように、本例では
超伝導動作の制御性を良好にし、この種の超伝導トラン
ジスタの微細化、高集積化を図ることができる。
第４図は超伝導トランジスタの参考例を示す。本例に
おいては、第１導電形の半導体基体例えばｐ形のシリコ
ン基体（24）の一主面上に之と一体のｐ形シリコンから
なる、所定幅の柱状チャネル部（25）を形成し、この柱
状チャネル部（25）の両側面に超伝導体によるソース部
（26）及びドレイン部（27）を被着形成し、さらに柱状
チャネル部（25）の上面にSiO2等の絶縁膜（28）を介し
てAl、半導体等によるゲート電極（29）を形成して超伝
導トランジスタ（30）を構成する。チャネル部（25）は
適当な不純物濃度（例えば1019cm-3程度）のｐ形シリコ
ンで構成され、チャネル長Ｌは0.2μｍ以下とする。
おいては、第１導電形の半導体基体例えばｐ形のシリコ
ン基体（24）の一主面上に之と一体のｐ形シリコンから
なる、所定幅の柱状チャネル部（25）を形成し、この柱
状チャネル部（25）の両側面に超伝導体によるソース部
（26）及びドレイン部（27）を被着形成し、さらに柱状
チャネル部（25）の上面にSiO2等の絶縁膜（28）を介し
てAl、半導体等によるゲート電極（29）を形成して超伝
導トランジスタ（30）を構成する。チャネル部（25）は
適当な不純物濃度（例えば1019cm-3程度）のｐ形シリコ
ンで構成され、チャネル長Ｌは0.2μｍ以下とする。
この超伝導トランジスタの製法例を第６図に示す。先
ず、第６図Ａに示すようにｐ形の単結晶シリコン基板
（２）の一主面に1019cm-3程度の不純物拡散領域（24
a）を形成し、その一主面にSiO2等の絶縁膜32を介して
パターニングされた多結晶シリコン膜（33）を形成す
る。次で、全面にSiO2膜34を例えばCVD（化学気相成
長）により被着形成する。次に、異方性エッチング（例
えば反応性イオンエッチング等）によりSiO2膜34を全面
エッチングし、第６図Ｂに示すように多結晶シリコン膜
（33）の端面にSiO2によるサイドウォール部（34a）を
形成する。このサイドウォール部（34a）はその幅ｄ
（＝チャネル長Ｌ）が例えば0.15μｍ程度となるように
形成する。次に、第６図に示すように、多結晶シリコン
膜34を除去し、さらにサイドウォール部（34a）をマス
クにシリコン基板（24）をエッチング除去し、その後、
サイドウォール部（34a）を除去して、第６図Ｄに示す
幅0.1μｍの柱状チャネル部（25）を形成する。
ず、第６図Ａに示すようにｐ形の単結晶シリコン基板
（２）の一主面に1019cm-3程度の不純物拡散領域（24
a）を形成し、その一主面にSiO2等の絶縁膜32を介して
パターニングされた多結晶シリコン膜（33）を形成す
る。次で、全面にSiO2膜34を例えばCVD（化学気相成
長）により被着形成する。次に、異方性エッチング（例
えば反応性イオンエッチング等）によりSiO2膜34を全面
エッチングし、第６図Ｂに示すように多結晶シリコン膜
（33）の端面にSiO2によるサイドウォール部（34a）を
形成する。このサイドウォール部（34a）はその幅ｄ
（＝チャネル長Ｌ）が例えば0.15μｍ程度となるように
形成する。次に、第６図に示すように、多結晶シリコン
膜34を除去し、さらにサイドウォール部（34a）をマス
クにシリコン基板（24）をエッチング除去し、その後、
サイドウォール部（34a）を除去して、第６図Ｄに示す
幅0.1μｍの柱状チャネル部（25）を形成する。
これ以後は、柱状チャネル部（25）の両側面に超伝導
体によるソース部（26）及びドレイン部（27）を形成
し、さらに全体を覆うSiO2膜（28）を形成して柱状チャ
ネル部（25）の上面にゲート電圧（29）を形成して第６
図Ｅに示す超伝導トランジスタ（30）を得る。
体によるソース部（26）及びドレイン部（27）を形成
し、さらに全体を覆うSiO2膜（28）を形成して柱状チャ
ネル部（25）の上面にゲート電圧（29）を形成して第６
図Ｅに示す超伝導トランジスタ（30）を得る。
かかる構成の超伝導トランジスタ（30）においては、
ｐ形シリコンによる柱状チャネル部（25）の両面に相対
向する超伝導体によるソース部（26）及びドレイン部
（27）を形成することにより、第４図に示すように、超
伝導近接効果によって柱状チャネル部（25）中の左右側
に互いに向い合う形で広がる準超伝導部（35S）及び（3
5D）が形成される。この準超伝導部（35S）及び（35D）
が柱状チャネル部（25）の上面に配されたゲート電極
（29）に与えられるゲート電圧によって制御され、超伝
導電流がオン、オフ制御される。このように、このトラ
ンジスタ（30）では超伝導動作のため、消費電力が非常
に低く、且つ電気抵抗がほとんど零のために超高速動作
が可能となる。そして本構成では柱状チャネル部（25）
の両側面に相対向するソース部（26）及びドレイン部
（27）を配することにより、ゲート電圧によってソース
側及びドレイン側の準超伝導部（35S）及び（35D）が互
いにその柱状チャネル部（25）に接するソース部（26）
及びドレイン部（27）の全面積にわたって向い合った形
で広がるため、小さい面積で両準超伝導部（35S）及び
（35D）の重なりを十分にとることができ、ソース部（2
6）及びドレイン部（27）間の超伝導電流の制御をし易
くすることができる。また、柱状チャネル部（25）の幅
を0.1μｍ程度にすることが可能なため、超伝導トラン
ジスタとして要求される0.2μｍ以下のチャネル長Ｌを
容易に実現することができる。柱状チャネル部（25）
が、サイドウォール部をマスクにこのサイドウォール部
下が残るような選択エッチングで形成されるのでサイド
ウォールの幅に相当した微小チャネル長Ｌが容易に得ら
れる。従って本参考例でも超伝導トランジスタの微細
化、高集積化を図ることができる。
ｐ形シリコンによる柱状チャネル部（25）の両面に相対
向する超伝導体によるソース部（26）及びドレイン部
（27）を形成することにより、第４図に示すように、超
伝導近接効果によって柱状チャネル部（25）中の左右側
に互いに向い合う形で広がる準超伝導部（35S）及び（3
5D）が形成される。この準超伝導部（35S）及び（35D）
が柱状チャネル部（25）の上面に配されたゲート電極
（29）に与えられるゲート電圧によって制御され、超伝
導電流がオン、オフ制御される。このように、このトラ
ンジスタ（30）では超伝導動作のため、消費電力が非常
に低く、且つ電気抵抗がほとんど零のために超高速動作
が可能となる。そして本構成では柱状チャネル部（25）
の両側面に相対向するソース部（26）及びドレイン部
（27）を配することにより、ゲート電圧によってソース
側及びドレイン側の準超伝導部（35S）及び（35D）が互
いにその柱状チャネル部（25）に接するソース部（26）
及びドレイン部（27）の全面積にわたって向い合った形
で広がるため、小さい面積で両準超伝導部（35S）及び
（35D）の重なりを十分にとることができ、ソース部（2
6）及びドレイン部（27）間の超伝導電流の制御をし易
くすることができる。また、柱状チャネル部（25）の幅
を0.1μｍ程度にすることが可能なため、超伝導トラン
ジスタとして要求される0.2μｍ以下のチャネル長Ｌを
容易に実現することができる。柱状チャネル部（25）
が、サイドウォール部をマスクにこのサイドウォール部
下が残るような選択エッチングで形成されるのでサイド
ウォールの幅に相当した微小チャネル長Ｌが容易に得ら
れる。従って本参考例でも超伝導トランジスタの微細
化、高集積化を図ることができる。
第７図は本発明に係る超伝導素子によるダイナミック
RAMセルの実施例を示す。本例は上述の第４図の柱状チ
ャネル構造の超伝導トランジスタ（30）を利用するもの
である。即ち、本例においては、第１導電形の半導体基
体例えばｐ形のシリコン基板（24）の一主面上に之と一
体のｐ形シリコンからなるチャネル長Ｌを0.2μｍ以下
とした柱状チャネル部（25）を設け、この柱状チャネル
部（25）の両側に超伝導体によるソース部（26）及びド
レイン部（27）を形成し、チャネル部（25）の上面に絶
縁膜（28）を介してAl等によるゲート電極（29）を形成
して超伝導トランジスタ（30）を形成する。さらに、こ
の超伝導トランジスタ（30）のドレイン部（27）の外側
にSiO2等の誘電体膜（38）を介してドレイン部（27）に
対向するように超伝導体による電極（37）を形成し、超
伝導体のドレイン部（27）と誘電体膜（38）と超伝導体
による電極（37）とにより容量（39）を構成する。な
お、図示せざるも超伝導体電極（37）と基板（24）との
間は絶縁膜等によって電気的に絶縁分離するを可とす
る。このようにして所謂１トランジスタ及び１容量型の
超伝導ダイナミックRAMセル（40）を構成する。尚、通
常の金属配線は電流を流す必要のないところ、即ち電圧
をオン、オフさせる所（例えばゲート部）に使用する。
第８図はこのダイナミックRAMセル（40）の等価回路図
である。
RAMセルの実施例を示す。本例は上述の第４図の柱状チ
ャネル構造の超伝導トランジスタ（30）を利用するもの
である。即ち、本例においては、第１導電形の半導体基
体例えばｐ形のシリコン基板（24）の一主面上に之と一
体のｐ形シリコンからなるチャネル長Ｌを0.2μｍ以下
とした柱状チャネル部（25）を設け、この柱状チャネル
部（25）の両側に超伝導体によるソース部（26）及びド
レイン部（27）を形成し、チャネル部（25）の上面に絶
縁膜（28）を介してAl等によるゲート電極（29）を形成
して超伝導トランジスタ（30）を形成する。さらに、こ
の超伝導トランジスタ（30）のドレイン部（27）の外側
にSiO2等の誘電体膜（38）を介してドレイン部（27）に
対向するように超伝導体による電極（37）を形成し、超
伝導体のドレイン部（27）と誘電体膜（38）と超伝導体
による電極（37）とにより容量（39）を構成する。な
お、図示せざるも超伝導体電極（37）と基板（24）との
間は絶縁膜等によって電気的に絶縁分離するを可とす
る。このようにして所謂１トランジスタ及び１容量型の
超伝導ダイナミックRAMセル（40）を構成する。尚、通
常の金属配線は電流を流す必要のないところ、即ち電圧
をオン、オフさせる所（例えばゲート部）に使用する。
第８図はこのダイナミックRAMセル（40）の等価回路図
である。
このダイナミックRAMセル（40）によれば、超伝導ト
ランジスタ（30）及び超伝導体電極（37）を有する容量
（39）で構成されるので、消費電力が非常に低く、且つ
電気抵抗がほとんど零であるため超高速動作が可能とな
る。また、構造としては前述した柱状チャネル型の超伝
導トランジスタ（30）のドレイン電極（27）を覆う絶縁
膜に直接超伝導体電極（37）を形成する構造であるの
で、製造し易く且つ微細化、高集積化に適するものであ
る。
ランジスタ（30）及び超伝導体電極（37）を有する容量
（39）で構成されるので、消費電力が非常に低く、且つ
電気抵抗がほとんど零であるため超高速動作が可能とな
る。また、構造としては前述した柱状チャネル型の超伝
導トランジスタ（30）のドレイン電極（27）を覆う絶縁
膜に直接超伝導体電極（37）を形成する構造であるの
で、製造し易く且つ微細化、高集積化に適するものであ
る。
本発明の超伝導体を利用した高速素子によれば、超高
速動作が可能となると共に、チャネル部における超伝導
動作の制御性が良好となる。さらに貼り合わせ方式のSO
I構造による単結晶シリコン半導体薄膜をチャネル部と
することにより、0.2μｍ以下のチャネル長を有し、か
つ準超伝導部の広がりの大きい超伝導デバイスを容易に
実現できる。従って、微細化、高集積化に適した高速素
子を提供することができる。
速動作が可能となると共に、チャネル部における超伝導
動作の制御性が良好となる。さらに貼り合わせ方式のSO
I構造による単結晶シリコン半導体薄膜をチャネル部と
することにより、0.2μｍ以下のチャネル長を有し、か
つ準超伝導部の広がりの大きい超伝導デバイスを容易に
実現できる。従って、微細化、高集積化に適した高速素
子を提供することができる。
また本発明の高速メモリ素子によれば、消費電力を極
めて低減することができると共に、非常な超高速動作を
可能にする。しかも、製造が容易であり、メモリ素子の
微細化、高集積化に適するものである。
めて低減することができると共に、非常な超高速動作を
可能にする。しかも、製造が容易であり、メモリ素子の
微細化、高集積化に適するものである。
第１図は本発明に係る高速素子の例（超伝導トランジス
タ）を示す断面図、第２図はその動作説明に供する断面
図、第３図Ａ〜Ｉはその製法例を示す製造工程図、第４
図は高速素子の参考例（超伝導トランジスタ）を示す断
面図、第５図はその動作説明に供する断面図、第６図Ａ
〜Ｅはその製法例を示す製造工程図、第７図は本発明に
係る高速メモリ素子（ダイナミックRAMセル）の例を示
す断面図、第８図はその等価回路図、第９図は従来の超
伝導トランジスタの例を示す断面図、第10図Ａ及びＢは
その動作説明に供する断面図である。 （14）はチャネル部、（13），（15）は超伝導体による
ドレイン部及びソース部、（17），（18），（19），
（20）はゲート電極、（25）は柱状チャネル部、（2
6），（27）は超伝導体によるソース部及びドレイン
部、（29）はゲート電極、（37）は超伝導体電極であ
る。
タ）を示す断面図、第２図はその動作説明に供する断面
図、第３図Ａ〜Ｉはその製法例を示す製造工程図、第４
図は高速素子の参考例（超伝導トランジスタ）を示す断
面図、第５図はその動作説明に供する断面図、第６図Ａ
〜Ｅはその製法例を示す製造工程図、第７図は本発明に
係る高速メモリ素子（ダイナミックRAMセル）の例を示
す断面図、第８図はその等価回路図、第９図は従来の超
伝導トランジスタの例を示す断面図、第10図Ａ及びＢは
その動作説明に供する断面図である。 （14）はチャネル部、（13），（15）は超伝導体による
ドレイン部及びソース部、（17），（18），（19），
（20）はゲート電極、（25）は柱状チャネル部、（2
6），（27）は超伝導体によるソース部及びドレイン
部、（29）はゲート電極、（37）は超伝導体電極であ
る。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 39/22 H01L 27/10 451 H01L 39/00 H01L 39/24
Claims (2)
- 【請求項１】貼り合わせ方式のSOI基板に形成された島
状の単結晶シリコン半導体薄膜をチャネル部とし、該チ
ャネル部の膜厚方向の上下面に超伝導体によるソース部
及びドレイン部が形成され、 上記チャネル部の両側面に絶縁膜を介して半導体膜によ
るゲート電極が形成されて成る高速素子。 - 【請求項２】半導体による柱状チャネル部の両側に超伝
導体によるソース部及びドレイン部を有し、上記柱状チ
ャネル部の上面に絶縁膜を介してゲート電極が形成され
てなる超伝導トランジスタと、 上記ドレイン部の外側に誘電体膜を介して超伝導体を配
して形成された容量とから成る高速メモリ素子。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02338350A JP3092160B2 (ja) | 1990-11-30 | 1990-11-30 | 高速素子及び高速メモリ素子 |
| KR1019910018553A KR920010985A (ko) | 1990-11-30 | 1991-10-22 | 고속소자 및 고속메모리 소자 |
| EP91118551A EP0487922B1 (en) | 1990-11-30 | 1991-10-30 | High speed switching electron device |
| DE69124476T DE69124476T2 (de) | 1990-11-30 | 1991-10-30 | Ultraschnelle elektronische Schalteinrichtung |
| TW080109242A TW303514B (ja) | 1990-11-30 | 1991-11-25 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02338350A JP3092160B2 (ja) | 1990-11-30 | 1990-11-30 | 高速素子及び高速メモリ素子 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11373833A Division JP2000150863A (ja) | 1999-01-01 | 1999-12-28 | 高速素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04206975A JPH04206975A (ja) | 1992-07-28 |
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Family
ID=18317325
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02338350A Expired - Fee Related JP3092160B2 (ja) | 1990-11-30 | 1990-11-30 | 高速素子及び高速メモリ素子 |
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| Country | Link |
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| JP (1) | JP3092160B2 (ja) |
| KR (1) | KR920010985A (ja) |
| DE (1) | DE69124476T2 (ja) |
| TW (1) | TW303514B (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JPS6257260A (ja) * | 1985-09-06 | 1987-03-12 | Hitachi Ltd | 超電導トランジスタ |
| JPS62131588A (ja) * | 1985-12-04 | 1987-06-13 | Hitachi Ltd | 超伝導トランジスタの製法 |
| KR910002311B1 (ko) * | 1987-02-27 | 1991-04-11 | 가부시기가이샤 히다찌세이사꾸쇼 | 초전도 디바이스 |
| JPH01308086A (ja) * | 1988-06-07 | 1989-12-12 | Fujitsu Ltd | 固体電子装置 |
-
1990
- 1990-11-30 JP JP02338350A patent/JP3092160B2/ja not_active Expired - Fee Related
-
1991
- 1991-10-22 KR KR1019910018553A patent/KR920010985A/ko not_active Application Discontinuation
- 1991-10-30 DE DE69124476T patent/DE69124476T2/de not_active Expired - Fee Related
- 1991-10-30 EP EP91118551A patent/EP0487922B1/en not_active Expired - Lifetime
- 1991-11-25 TW TW080109242A patent/TW303514B/zh active
Also Published As
| Publication number | Publication date |
|---|---|
| EP0487922A2 (en) | 1992-06-03 |
| JPH04206975A (ja) | 1992-07-28 |
| EP0487922B1 (en) | 1997-01-29 |
| TW303514B (ja) | 1997-04-21 |
| EP0487922A3 (en) | 1992-10-21 |
| KR920010985A (ko) | 1992-06-27 |
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| DE69124476D1 (de) | 1997-03-13 |
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