JPH04206975A - 高速素子及び高速メモリ素子 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、超伝導トランジスタ、共鳴トンネル効果トラ
ンジスタ等の高速素子及びこの高速素子を利用した高速
メモリ素子に関する。

〔発明の概要〕

本発明は、高速素子、特に超伝導トランジスタにおいて
、半導体によるチャネル部の上下面に超伝導体によるソ
ース部及びドレイン部を設け、チ千矛ル部の側面に絶縁
膜を介してゲート電極を形成して構成することにより、
超伝導動作の制御性を良好にし、高速素子の微細化、高
集積化を可能にしたものである。

本発明は、高速素子、特に超伝導トランジスタにおいて
、半導体による柱状チャネル部の両側に超伝導体による
ソース部及びドレイン部を有し、柱状チャネル部の上面
に絶縁膜を介してゲート電極を形成して構成することに
より、超伝導動作の制御性を良好にし、高速素子の微細
化、高集積化を可能にしたものである。

本発明は高速メモリ素子において、半導体による柱状チ
、トネル部の両側に超伝導体によるソース部及びドレイ
ン部を有し、柱状チャネル部の上面に絶縁膜を介してゲ
ート電極を形成して成る超伏ｓ１．ランジスタと、ドレ
イン部の外側に誘電体膜を介して超伝導体を配して形成
した容量とから構成するごとにより、低消費電力で、超
高速動作すると共に高集積化を可能にしたものである。

本発明は、高速素子、特に共鳴トンネル効果ダイオード
において、量子井戸を構成する領域を挟んで両側にポテ
ンシャル障壁を構成する厚さが電子の波長程度以下の絶
縁薄膜を設け、両絶縁薄膜の外側に夫々端子部を設けて
構成することにより、高速素子の微細化、高集積化を可
能にし、且つ容易に製造できるようにしたものである。

また、本発明は、高速素子、特に共鳴ｌ・ンネル効果Ｉ
・ランジスクにおいて、量子井戸を構成する領域を挟ん
で両側にポテンシャル障壁を構成する厚さが電子の波長
程度以下の絶縁薄膜を設け、両絶縁薄膜の外側にソース
部及びドレイン部を設けると共に、上記領域上にゲート
部を設けて構成することにより、高速素子の微細化、高
集積化を可能にし、且つ容易に製造できるようにしたも
のである。

〔従来の技術〕

超高速素子として、超伝導体と半導体を用いた超伝導ト
ランジスタの研究、開発が進められてきている。第１３
図は従来の超伝導トランジスタの例を示す。この超伝導
１〜ランジスタ（１）は、単結晶シリコン基板（２）の
表面上に所定間隔りを置いて超伝導体によるソース部（
３）及びドレイン部（４）を被着形成し、基板裏面に絶
縁膜（５）を介してゲート電極（６）を形成して構成さ
れる。（７）は絶縁膜である。

この超伝導トランジスタ（１）では、第１３図Ａ及びＢ
Ｇこ示ずように超伝導体のソース部（３）及びドレイン
部（４）からシリコン基板（２）へ超伝導電子対（８）
（第１３図参照）が染み出して形成される準超伝導部（
９Ｓ）　、　（９Ｄ）の広がりをゲート電圧によって制
御して超伝導電流をオン、オフ制御するようになされる
。即ち、第１４図Ａのソース部（３）及びドレイン部（
４）からの準超伝導部（９Ｓ）　、　（９Ｄ）が交わる
状態において、ソース部（３）からの超伝導電子対（８
）が準超伝導部（９Ｓ）　、　（９Ｄ）を通ってドレイ
ン部（４）に流れ（所謂超伝導電流が流れ）トランジス
タはオン状態となる。第１４図Ｂの準超伝導部（９Ｓ）
　、　（９Ｄ）が交わらない状態ではソース部（３）か
らの超伝導電子対（８）が準超伝導部（９Ｓ）及び（９
Ｄ）の交わらない部分（１０）で電子対の結合が壊ねれ
、その結果、超伝導電流が流れずＩ・ランジスタはオフ
状態となる。

一方、従来技術による半導体素子は、古典的な物理動作
の上に立脚したものが中心であった。しかし、素子が微
細化されてくるに従ってポテンシャル障壁の厚さが電子
の波長程度の長さ（〜１００人程度以下）になってくる
と、量子論的トンネル効果が起りはしめ、従来と同様の
原理での素子動作が難しくなってくる。そこで、高速素
子として量子論的トンネル効果、即ちある特定の波長を
もった電子だけが２重のポテンシャル障壁を通り抜ける
所謂共鳴トンネル効果を利用した素子が種々提案されて
きている。

〔発明が解決しようとする課題〕

ところで、所謂超伝導トランジスタにおいて、そのソー
ス部（３）及びドレイン部（４）間のチャネル長りは、
０．２μｍ以下の微小長さである必要がある。

しかし、第１３図の従来構造の場合、現行の微細加工技
術を用いてソース部（３）及びドレイン部（４）間の距
離Ｌ（所謂チャネル長）を制御するのは、極めて難しい
とされている。また、この従来構造では、ソース部（３
）及びドレイン部（４）より染み出してくる準超伝導部
（９Ｓ）及び（９Ｄ）の交わりは横方向の一例でしか構
成されないため、超伝導電流を流すチャネル部の動作が
悪く、且つ素子自体小型化されにくいという欠点があっ
た。

一方、」−述の量子論的トンネル効果を利用した半導体
素子は、化合物半導体によるものが多く、Ｓｉ系のもの
はほとんど提案されていない。

本発明は、上述の点に鑑み、超伝導動作の制御性が良く
、微細化、高集積化に適した高速素子即ち超伝導トラン
ジスタを提供するものである。

また、この超伝導トランジスタを利用した高速メモリ素
子を提供するものである。

さらに、Ｓｌ系等の使用をも可能にし、微細化、高集積
化に適した共鳴トンネル効果型の高速素子を提供するも
のである。

〔課題を解決するための手段〕

本発明に係る高速素子即ち超伝導ｌ・ランジスタは、第
１図に示すように、半導体によるチャネル部（１４）の
上下面に超伝導体によるソース部（１５）及びドレイン
部（１３）を有し、チャネル部（１４）の側面に絶縁膜
（１６）を介してゲート電極（１７）　、　（１８）を
形成して構成する。

また、本発明に係る高速素子即ち超伝導トランジスタは
、第４図に示すように、半導体による柱状チャネル部（
２５）の両側に超伝導体によるソース部（２６）及びド
レイン部（２７）を有し、柱状チャネル部（２５）の上
面に絶縁膜（２８）を介してゲート電極（２９）を形成
して構成する。

また、本発明に係る高速メモリ素子即ちダイナミックＲ
ＡＭセルは、第７図に示すように、半導体による柱状チ
ャネル部（２５）の両側に超伝導体によるソース部（２
６）及びドレイン部（２７）を有し、柱状チャネル部（
２５）の上面に絶縁膜（２８）を介してゲート電極（２
９）を形成してなる超伝導Ｉ−ランジスタ（３０）と、
上記ドレイン部（２７）の外側に誘電体膜（３８）を介
して超伝導体（３７）を配して形成した容量（３９）と
から構成する。

また、本発明に係る高速素子即ち共鳴トンネル効果ダイ
オードは、第９図に示すように、量子井戸を構成する領
域（５２）を挟んで両側にポテンシャル障壁を構成する
厚さが電子の波長程度の絶縁薄膜（５３）及び（５４）
を設４ノ、この両絶縁薄膜（５３）及び（５４）の外側
に夫々端子部（５５）及び（５６）を設けて構成する。

さらに、本発明に係る高速素子即ち共鳴トンネル効果ト
ランジスタは、第１２図に示すように、量子井戸を構成
する領域（７２）を挟んで両側にポテンシャル障壁を構
成する厚さが電子の波長程度の絶縁薄膜（７３）及び（
７４）を設け、この両絶縁薄膜（７３）及び（７４）の
外側にソース部（７５）及びドレイン部（７６）を設け
ると共に、領域（７２）上に絶縁膜（７７）を介してゲ
ーＩ・電極（７８）を設けて構成する。

〔作用〕

第１の発明においては、半導体によるチャネル部（１４
）の上下面に相対向して超伝導体によるソース部（１５
）及びドレイン部（１３）が形成されるので、ソース部
（１５）及びドレイン部（１３）からの準超伝導部（２
２Ｓ）及び（２２Ｄ）が互に向い合う形でひろがり、チ
ャネル部（１４）側面のゲート電極（１７）　、　（１
８）によって超伝導電流がオン、オフ制御される。そし
て、半導体に接するソース部（１５）及びドレイン部（
１３）の全幅が有効に作用し、ソース部（１５）及びド
レイン部（１３）からの準超伝導部（２２Ｓ）及び（２
２Ｄ）が互に向い合った形で広がるため、超伝導動作を
効率よく行うことができる。また、ソース部（１５）及
びドレイン部（１３）間のチャネル長しはチャネル部を
構成する半導体領域（１４）の膜厚で決まるため、０．
２μｗ以下のチャネル長りを容易に実現できる。

第２の発明においては、半導体による柱状チャネル部（
２５）の両側に相対向して超伝導体によるソース部（２
６）及びドレイン部（２７）が形成されるので、ソース
部（２６）及びドレイン部（２７）からの準超伝導部（
３５Ｓ）及び（３５Ｄ）が互いに向い合う形でひろがり
、チャネル部（２５）上面のデー１〜電極（２９）によ
って超伝導電流がオン、オフ制御される。そして、半導
体に接するソース部（２６）及びドレイン部（２７）の
全幅が有効に作用し、ソース部（２６）及びドレイン部
（２７）からの準超伝導部（３５Ｓ）及び（３５１１）
が互に向い合う形で広がるため、超伝導動作を効率よく
行うことができる。また、ソース部（２６）及びドレイ
ン部（２７）間のチャネル長りは柱状チャネル部（２５
）の幅で決まるため、０．２μｍ以下のチャネル長りを
容易に実現できる。

第３の発明においては、所謂柱状チャネル型の超伝導ト
ランジスタ（３０）のドレイン部（２７）の外側に容量
（３９）を構成するように誘電体膜（３８）を介して超
伝導体（３７）を配して構成することにより、低消費電
力で、超高速動作すると共に高集積化に適した１トラン
ジスタ及び１容量型のグイナミノクＲＡＭセルが得られ
る。

第４の発明においては、量子井戸を構成する領域（５２
）の両側に電子の波長程度の厚さの絶縁膜（５３）及び
（５４）を介して端子（５５）及び（５６）を形成する
ことにより、両端子（５５）及び（５６）間の印加電圧
によって共鳴トンネル電流が流れ、ダイオード動作が行
われる。そして、ここでは電子波として動作するので、
高速動作が可能となる。また、本構成では、量子井戸を
構成する領域（５２）及び端子（５５）　、　（５６）
を、化合物半導体以外の例えばＳｉ系半導体或は金属等
によっても構成することが可能となり、微細化、高集積
化と共に、製造の容易さを図ることができる。

第５の発明においては、量子井戸を構成する領域（７２
）の両側に電子の波長程度の厚さの絶縁膜（７３）及び
（７４）を介してソース部（７５）及びドレイン部（７
６）を形成すると共に、領域（７２）の上面に絶縁膜（
７７）を介してゲート電極（７８）を形成することによ
り、ゲート電極（７８）の印加電圧によって量子井戸内
の量子準位が制御され、ソース部及びドレイン部間に共
鳴トンネル電流が流れ、トランジスタ動作が行われる。

そして、この場合も、電子波として動作するので高速動
作が可能となる。また、本構成も、量子井戸を構成する
領域（７２）、ソース部（７５）、ドレイン部（７６）
及びゲート電極（７８）等を化合物半導体以外の例えば
Ｓｉ系半導体、或は金属等によって構成することが可能
となり、微細化、高集積化と共に、製造の容易さを図る
ことができる。

〔実施例〕

以下、図面を参照して本発明の詳細な説明する。

第１図は、本発明に係る超伝導トランジスタの一例を示
す。本例においては、Ｓ　０１　（Ｓｅｍｉｃｏｎｄｕ
ｃｔｏｒＯｎ　Ｉｎ’５ｕｌａｔｏｒ）構造の特徴を利
用して構成した場合である。

即ち、５ｊ０２等による絶縁体（１２）上に所定幅の超
伝導体によるドレイン部（１３）を形成し、その上にチ
ャネル部を構成する所要の不純物濃度の第１導電形半導
体薄膜例えば不純物濃度が１０１９ＣＩＩ＋−３程度の
ｐ形の単結晶シリコン薄膜（１４）を形成し、このシリ
コン薄膜（１４）の上面にドレイン部（１３）と対向す
るように超伝導体によるソース部（１５）を形成する。

チャネル部であるシリコン薄膜（１４）の横方向の幅は
ソース部（１５）及びドレイン部（１３）の幅より大と
なる。さらに、チャネル部であるシリコン薄膜（１４）
の両外側面に夫々例えば５ｉＯｚ等による絶縁膜（１６
）を介してゲート電極の一部を構成する低抵抗のシリコ
ン薄膜即ちｐ形又はｎ形本例ではｐ形の高濃度不純物領
域（１７）及び（ｊ８）を形成し、夫々の高濃度不純物
領域（１７）　、　（１，８）上にゲート電極を構成す
るＡ！電極（１９）　、　（２０）を形成して超伝導ｌ
・ランジスタ（２１）を構成する。チャネル長りとなる
シリコン薄膜（１４）の膜厚は０．１μｍ以下とするを
可とする。なお、シリコン薄膜による高濃度不純物領域
（１７）及び（１８）の外側も５ｉＯｚによる絶縁体（
２１）で囲われるように構成するを可とする。かかる超
伝導トランジスタ（２１）は例えば貼り合方式のＳＯＩ
基板の製造方法を利用して構成することが可能であるン
この製法例を第３図に示す。先ず、第３図Ａに示すよう
に一生面に選択エツチング等によって凸状部（１０１）
を形成した第１導電形（例えばｐ形）の単結晶シリコン
基板（１０２）を設け、その表面を酸化してＳｉＯ□膜
（１６）を形成する（第３図Ｂ参照）。次に、第３図Ｃ
に示すように、凸状部（１０１）上のＳｔＯ□膜（１６
）のみを選択的にエッチング除去する。次に、第３図り
に示すように、凸状部（１，０２）の両側に夫々５ｉＯ
７膜（１６）を介してゲート電極の一部を構成する多結
晶シリコンによるＰ形高濃度不純物領域（１７）及び（
１８）を形成すると共に、凸状部（１０１）上に超伝導
体によるドレイン部（１３）を形成する。次に、第３図
已に示すように凸状部（１，０１）を覆うように全面に
５ｉＯｚ等の絶縁膜（１２）を被着形成した後、第３図
Ｆに示すように、平坦化処理して絶縁膜（１２）の表面
を平坦にする。次に、第３図Ｇに示すように、絶縁膜（
１２）上に別のシリコン基板（１０３）を貼り合せる。

図は貼り合せ後、反転した状態である。次いで、一方の
シリコン基板（１０２）をゲート電極となるｐ形高濃度
不純物領域（１７）及び（１８）が露出するように研削
、研磨する。

これより、凸状部（１０１）はチャネル長しのシリコン
薄膜（１４）となる。しかる後、第３図Ｉに示すように
、シリコン薄膜（１４）の上面に超伝導体によるソース
部（１５）を形成すると共に、ｐ形高濃度不純物領域（
１７）及び（１日）の上面にゲート電極を構成するＡｔ
電極（Ｉ９）及び（２０）を形成し、第１図に示す目的
の超伝導トランジスタ（２１）を得る。

かかる構成の超伝導トランジスタ（２１）においては、
Ｐ形シリコン薄膜によるチャネル部（１４）の上下面に
超伝導体によるソース部（１５）＆びドレイン部（１３
）が形成されていることにより、第２図に示すように超
伝導近接効果によって、そのチャネル部（１４）中の上
下側に夫々ソース部（］５）及びドレイン部（１３）か
らの超伝導電子対が染み出して互いに向う形で広がる準
超伝導部（２２Ｓ）及び（２２Ｄ）が形成される。この
準超伝導部（２２Ｓ）及び（２２Ｄ）がチャネル部（１
４）の両側に配された高濃度不純物領域り１７）及び（
１８）に与えられるゲート電圧によって制御され、超伝
導電流がオン、オフ制御される。従って、このトランジ
スタ（２１）は超伝導動作のため、消費電力が非常に小
さく且つ電気抵抗がほとんど零のために超高速動作が可
能となる。そして、ＳＯ■構造の特徴を生かして、チャ
ネル部であるシリコン薄膜（１４）の上下に相対向する
ソース部（１５）及びドレイン部（１３）を配すること
により、ゲート電圧によってソース側及びドレイン側の
準超伝導部（２２Ｓ）及び（２２Ｄ）が互にそのシリコ
ン薄膜（１４）に接するソース部（１５）及びドレイン
部（１３）の全幅にわたって向い合った形で広がるため
、小さい面積で両型超伝導部（２２Ｓ）及び（２２１）
）の重なりを十分とることができ、ソース部及びドレイ
ン部間の超伝導電流の制御をし易くすることができる。

また、Ｓｏｌ構造を利用するため、シリコン薄膜（１４
）の））り厚は０．１μｍ以下とするごどが可能なため
、超伝導トランジスタとして要求される０、２７１ｍ以
下のチャネル長Ｉ、を容易に実現することができる。こ
のように、本例では超伝導動作の制御性を良好にし、こ
の種の超伝導トランジスタの微細化、高集積化を図るこ
とができる。

第４図は本発明に係る超伝導トランジスタの他の実施例
である。本例においては、第１導電形の半導体基体例え
ばｐ形のシリコン基体（２４）の−主面上に之と一体の
ｐ形シリコンからなる、所定幅の柱状チャネル部（２５
）を形成し、この柱状チャネル部（２５）の両側面に超
伝導体によるソース部（２６）及びドレイン部（２７）
を被着形成し、さらに柱状ヂヤネル部（２５）の上面に
５ｉ０２等の絶縁膜（２８）を介してＡｔ、半導体等に
よるゲート電極（２９）を形成して超伝導トランジスタ
（３０）を構成する。チャネル部（２５）は適当な不純
物濃度（例えば１０１９ＣＩＩ＋−３程度）のｐ形シリ
コンで構成され、チャネル長りは０．２μｍ以下とする
。

この超伝導トランジスタの製法例を第６図に示す。先ず
、第６図Ａに示すようにｐ形の単結晶シリコン基板（２
４）の−主面に１．０Ｉ９ｃ＋＋ｒ’程度の不純物拡散
領域（２４ａ）を形成し、その−主面にＳｉＯ□等の絶
縁膜（３２）を介してバターニングされた多結晶シリコ
ン膜（３３）を形成する。次で、全面にＳｉＯ□膜（３
４）を例えばＣＶＤ　（化学気相成長）により被着形成
する。次に、異方性エツチング（例えば反応性イオンエ
ツチング等）によりＳｉＯ□膜（３４）を全面エツチン
グし、第６図Ｂに示すように多結晶シリコン膜（３３）
の端面に５ｉ０２によるサイドウオール部（３４ａ）を
形成する。このサイドウオール部（３４ａ）はその幅ｄ
（−チャネル長し）が例えば０．１５μｍ程度となるよ
うに形成する。次に、第６１１ａＣに示ずように、多結
晶シリコン膜（３４）を除去し、さらにザイドウォール
部（３４ａ）をマスクにシリコン基板（２４）をエツチ
ング除去し、その後、ザイドウノ一ル部（３４ａ）を除
去して、第６図りに示す幅０．１μｍの柱状チャネル部
（２５）を形成する。

これ以後は、柱状チャネル部（２５）の両側面に超伝導
体によるソース部（２６）及びドレイン部（２７）を形
成し、さらに全体を覆う５ｉ０２膜（２８）を形成して
柱状チャネル部（２５）の上面にゲート電圧（２９）を
形成して第６図Ｅに示す超伝導ｌ・ランジスタ（３０）
を得る。

かかる構成の超伝導トランジスタ（３０）においては、
ｐ形シリコンによる柱状チャネル部（２５）の両面に相
対向する超伝導体によるソース部（２６）及びドレイン
部（２７）を形成することにより、第４図に示すように
、超伝導近接効果によって柱状チャネル部（２５）中の
左右両側に互に向う形で広がる準用伝導部（３５Ｓ）及
び（３５Ｄ）が形成される。この準用伝導部（３５Ｓ）
及び（３５Ｄ）が柱状チャネル部（２５）の上面に配さ
れたゲート電圧（２９）に与えられるゲート電圧によっ
て制御され、超伝導電流がオン、オフ制御される。この
ように、このトランジスタ（３０）では超伝導動作のた
め、消費電力が非常に低く、且つ電気抵抗がほとんど零
のために超高速動作が可能となる。そして本構成では柱
状チャネル部（２５）の両側面に相対向するソース部（
２６）及びドレイン部（２７）を配することにより、ゲ
ート電圧によってソース側及びドレイン側の準用伝導部
（３５５）及び（３５Ｄ）が互にその柱状チャネル部（
２５）に接するソース部（２６）及びドレイン部（２７
）の全面積にわたって向い合った形で広がるため、小さ
い面積で両準超伝導部（３５Ｓ）及び（３５Ｄ）の重な
りを十分にとることができ、ソース部（２６）及びドレ
イン部（２７）間の超伝導電流の制御をし易くすること
ができる。また、柱状チャネル部（２５）の幅を０．１
μｍ程度にすることが可能なため、超伝導トランジスタ
として要求される０、２７１ｍ以下のチャネル長りを容
易に実現することができる。従って本例でも超伝導トラ
ンジスタの微細化、高集積化を図ることができる。

第７図は本発明に係る超伝導素子によるダイナミンクＲ
ＡＭセルの実施例を示す。本例は上述の第４図の柱状ヂ
ャネル構造の超伝導トランジスタ（３０）、を利用する
ものである。即ち、本例においては、第１導電形の半導
体基体例えばｐ形のシリコン基板（２４）の−主面上に
之と一体のｐ形シリコンからなるチャネル長りを０．２
μｍ以下とした柱状チャネル部（２５）を設け、この柱
状チャネル部（２５）の両側に超伝導体によるソース部
（２６）及びドレイン部（２７）を形成し、チャネル部
（２５）の上面に絶縁膜（２８）を介してＡＩ等による
ゲート電極（２９）を形成して超伝導トランジスタ（３
０）を形成する。さらに、この超伝導１−ランジスタ（
３０）のドレイン部（２７）の外側にＳｉＯ□等の誘電
体膜（３８）を介してドレイン部（２７）に対向するよ
うに超伝導体による電極（３７）を形成し、超伝導体の
ドレイン部（２７）と誘電体膜（３８）と超伝導体によ
る電極（３７）とにより容量（３９）を構成する。なお
、図示せざるも超伝導体電極（３７）と基板（２４）と
の間は絶縁膜等によって電気的に絶縁分離するを可とす
る。このようにして所謂１１−ランジスタ及び１容量型
の超伝導ダイナミックＲＡＭセル　（４０）を構成する
。尚、通常の金属配線は電流を流す必要のないところ、
即ち電圧をオン、オフさせる所（例えばゲート部）に使
用する。第８図はこのダイナミックＲＡＭモノｂ（４０
）の等価回路図である。

このダイナミンクＲＡＭセル（４０）によれば超伝導ト
ランジスタ（３０）及び超伝導体電極（３７）を有する
容量（３９）で構成されるので、消費電力が非常に低（
、且つ電気抵抗がほとんど零であるため超高速動作が可
能となる。また、構造としては前述した柱状チャネル型
の超伝導トランジスタ（３０）のドレイン電極（２７）
を覆う絶縁膜に直接超伝導体電極（３７）を形成する構
造であるので、製造し易く且つ微細化、高集積化に適す
るものである。

第９図は本発明に係る共鳴トンネル効果を利用したダイ
オードの実施例を示す。

本例においては、基板（５１）上に量子井戸を構成する
例えばシリコン半導体領域（５２）を形成し、この領域
（５２）を挟んで両側に２重のポテンシャル障壁を構成
する絶縁薄膜、例えばＳｉＯ□薄膜（５３）　、　（５
４）を形成し、さらに、このＳｉＯ□薄膜（５３）、　
（５４）の外側に端子（５５）及び（５６）を形成して
成る。量子井戸を構成するシリコン半導体領域（５２）
は、高不純物濃度を有する第１導電形（ｎ”又はｐ’）
領域からなり、その幅！は電子の量子力学的波長程度例
えば５０人程度となす。この量子井戸を挟む５ｉＯｚＦ
Ｉ膜（５３）及び（５４）の膜厚Ｔ１及びＴ２ば電子の
量子力学的波長程度例えば２０人程度とする。端子（５
５）及び（５６）は、高不純物濃度の例えばｎ４又はｐ
゛シリコン領域形成することができる。また、基板（５
１）は例えばシリコン基板で構成することができ、この
ときは、基板（５１）と量子井戸を構成するシリコン半
導体領域（５２）とは一体的に構成される。

基板（５１）と端子（５５）、　（５６）との間はＳｉ
Ｏ□等の絶縁層（５７）によって電気的に分離する。

尚、量子井戸を構成する領域（５２）、端子（５５）　
。

（５６）はシリコン系半導体以外にも、金属、或は他の
半導体（化合物半導体を含む）で構成することも可能で
ある。

かかる構成の共鳴トンネル効果ダイオード（５８）にお
いては、第１０図の電圧印加状態でのエネルギーバンド
図で示すように、端子（５５）及び（５６）間が零電圧
で端子（５５）側の伝導帯（６１）より量子井戸（５２
）内の量子準位（６２）の方が高い場合（第１０図Ｃ参
照）、或は印加電圧が高く（所謂谷電圧）端子（５５）
便１の伝導帯（６１）が量子井戸（５２）内の量子準位
（６２）間に対応したような場合（第１０図Ｃ参照）に
は共鳴ｌ・ンネル効果が起らず、電子は流れない。

端子（５５）及び（５６）間に適度の電圧（所謂共鳴電
圧）が印加されて端子（５５）側の伝導帯（６１）に量
子井戸（５２）の量子準位（６２）が対応した場合（第
１０図Ｃ参照）には端子（５５）側の電子が共鳴トンネ
ル効果によって２重のポテンシャル障壁（６３）　（６
４）を通り抜けて端子（５６）側に流れる。このときの
電流−電圧特性を第１１図に示す。従って、上述の共鳴
トンネル効果ダイオード（５８）によれば、わずかに異
なる２つのゲート電圧により全く違った応答を引き起す
ので、半導体素子のスイッチングを精密に制御すること
ができる。そして、電子波として動作するので高速化を
達成することができる。また、今後の素子の微細化に対
応でき高集積化に通ずるものであり、また微細素子であ
るため、低電圧化、低消費電力化を可能にする。また、
量子井戸はシリコン系半導体、金属、又は化合物半導体
等を用い得るので、製造を容易にするものである。

第１２図は本発明に係る共鳴トンネル効果を利用したト
ランジスタの実施例を示す。本例においては、基板（７
１）上に量子井戸を構成する例えばシリコン半導体領域
（７２）を形成し、この領域（７２）を挟んで両側に２
重のポテンシャル障壁を構成する絶縁膜例えば５ｔｏｚ
ｌ膜（７３）　（７４）を形成し、この５ｉ０２薄膜（
７３）、　（７４）の外側に例えば高不純物濃度のシリ
コン半導体（ｎ”又はｐ’）よりなるソース部（７５）
及びドルイン部（７６）を形成すると共に、領域（７２
）の上面に８１０２等の絶縁膜（７７）を介して例えば
高不純物濃度のシリコン半導体（ｎ’又はｐ’）よりな
るゲート電極（７８）を形成して成る。ここでも、上側
と同様に量子井戸を構成するシリコン半導体領域（７２
）は高不純物濃度を有する第１導電形（ｎ”又はｐ”）
領域からなり、その幅！は電子の量子力学的波長程度、
例えば５０人程度となす。

また、このシリコン半導体領域（７２）を挾むＳｉＯ□
薄膜（７３）及び（７４）の膜厚Ｔ、及び′ｒ２も電子
の電子力学的波長程度、例えば２０人程度とする。

基板（７１）は例えばシリコン基板で構成することがで
き、このときは基板（７１）を量子井戸を構成するシリ
コン半導体領域（５２）と一体的に構成される。

基板（５１）とソース部（７５）及びドレイン部（７６
）との間にはＳｉＯ□等の絶縁膜（７９）によって電気
的に分離する。尚、量子井戸を構成する領域（７２）、
ソース部（７５）、ドレイン部（７４）、ゲート電極（
７８）は、シリコン系半導体以外にも金属、或は他の半
導体（化合物半導体を含む）で構成することも可能であ
る。

かかる構成の共鳴トンネル効果ｌ・ランジスタ（８０）
においては、量子井戸（７２）の上面に配したゲート電
極（７８）のゲート電圧によって量子井戸（７２）での
量子準位が制御され、トランジスタ動作する。

従って、このトランジスタ（８０）によれば、わずかに
異なる２つのゲート電圧により、全く違った応答を引き
起すので、半導体素子のスイッチングを精密に制御する
ことができ、且つ電子波として動作するので高速化を達
成することができる。また、３端子素子であるために、
効率的で使い易い。

さらに、今後の素子の微細化に対応でき、高集積化に適
すると共に、微細素子であるため、低電圧化、低消費電
力化を可能にするものである。また、量子井戸はシリコ
ン系半導体、金属又は化合物半導体等を用い得るので、
製造を容易にするものである。

（発明の効果） 本発明の超伝導体を利用した高速素子によれば、超高速
動作が可能となると共に、チャネル部における超伝導動
作の制御性が良好となり、さらに０．２μｍ以下のチャ
ネル長を容易に実現できる。

従って、微細化、高集積化に適した高速素子を提供する
ことができる。

また本発明の高速メモリ素子によれば、消費電極を極め
て低減することができると共に、非常な超高速動作を可
能にする。しかも、製造が容易であり、メモリ素子の微
細化、高集積化に適するものである。

さらに、本発明の共鳴トンネル効果を利用した高速素子
によれば、高速動作に優れ、且つ製造が容易で、素子の
微細化、高集積化に適するものである。

【図面の簡単な説明】

第１図は本発明に係る高速素子の例（超伝導ｌ・ランジ
スタ）を示す断面図、第２図はその動作説明に供する断
面図、第３図Ａ〜■はその製法例を示す製造工程図、第
４図は本発明に係る高速素子の他の例（超伝導トランジ
スタ）を示す断面図、第５図はその動作説明に供する断
面図、第６図Ａ〜Ｅはその製法例を示す製造工程図、第
７図は本発明に係る高速メモリ素子（ダイナミックＲＡ
Ｍセル）の例を示す断面図、第８回はその等価回路図、
第９図は本発明に係る高速素子の他の例（共鳴トンネル
効果ダイオード）を示す断面図、第１０図Ａ−Ｃはその
動作説明に供する電圧印加状態でのエネルギーバンド図
、第１１図はその電流−電圧特性図、第１２図は本発明
に係る高速素子の他の例（共鳴トンネル効果トランジス
タ）の断面図、第１３図は従来の超伝導トランジスタの
例を示す断面図、第１４図Ａ及びＢはその動作説明に供
する断面図である。 （１４）はチャネル部、（１３）及び（１５）は超伝導
体によるドレイン部及びソース部、（１７）　、　（１
８）　、　（１９）　。 （２０）はゲート電極、（２５）は柱状チャネル部、（
２６）及び（２７）は超伝導体によるソース部及びドレ
イン部、（２９）はゲート電極、（３７）は超伝導体電
極、（５２）　、　（７２）は量子井戸を構成する領域
、（５３）　、　（５４）　。 （７３）　、　（７／Ｉ）はポテンシャル障壁を構成す
る絶縁薄膜、（５５）、　（５６）は端子、（７５）は
ソース部、（７６）はｌルー４フ部、（７８）はゲート
電極である。

Claims (1)

1. 【特許請求の範囲】 １、半導体によるチャネル部の上下面に超伝導体による
   ソース部及びドレイン部を有し、 上記チャネル部の側面に絶縁膜を介してゲート電極が形
   成されて成る高速素子。 ２、半導体による柱状チャネル部の両側に超伝導体によ
   るソース部及びドレイン部を有し、 上記柱状チャネル部の上面に絶縁膜を介してゲート電極
   が形成されて成る高速素子。 ３、半導体による柱状チャネル部の両側に超伝導体によ
   るソース部及びドレイン部を有し、上記柱状チャネル部
   の上面に絶縁膜を介してゲート電極が形成されてなる超
   伝導トランジスタと、上記ドレイン部の外側に誘電体膜
   を介して超伝導体を配して形成された容量とからなる高
   速メモリ素子。 ４、量子井戸を構成する領域を挟んで両側にポテンシャ
   ル障壁を構成する厚さが電子の波長程度の絶縁薄膜を設
   け、 該両絶縁薄膜の外側に夫々端子部を設けて成る高速素子
   。 ５、量子井戸を構成する領域を挟んで両側にポテンシャ
   ル障壁を構成する厚さが電子の波長程度の絶縁薄膜を設
   け、 該両絶縁薄膜の外側にソース部及びドレイン部を設ける
   と共に、 上記領域上に絶縁膜を介してゲート電極を設けて成る高
   速素子。