JP3534394B2 - 相補型電界効果トランジスタ構造およびその製造方法 - Google Patents

相補型電界効果トランジスタ構造およびその製造方法

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  • Thin Film Transistor (AREA)

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、一般に、集積回
路関し、特に、モット（Ｍｏｔｔ）材料酸化物チャネル
を有する相補型電界効果トランジスタ構造に関する。
【０００２】
【従来の技術】シリコンをベースとする金属−酸化膜−
半導体の電界効果トランジスタ（ＭＯＳＦＥＴ）は、特
に、ドーピングおよび二重の空乏効果のために、スケー
リング（例えば、サイズの減少）の限界に達している。
言い換えれば、半導体デバイスはサイズが減少するにつ
れて、空乏領域が互いに近接して配置される。これは、
しばしば、近接した空乏領域の合流すなわち短絡を生じ
る。
【０００３】シリコンのＭＯＳＦＥＴ技術は、２０００
年以降には、０．１ミクロンのチャネル長デバイスにス
ケーリングすることが期待されている。しかし、０．１
ミクロン未満では、短チャネル効果，ドーパント数の変
動，バリスティック輸送，薄いゲート酸化物を経るトン
ネリングを含む、シリコンＭＯＳＦＥＴ技術を制限する
基本的な物理的効果が存在する。これらの効果は、シリ
コンＭＯＳＦＥＴ技術における最短チャネル長を、推定
３０ｎｍに制限する。
【０００４】スケーリング問題に対する解決の１つは、
モット転移として既知の金属−絶縁体転移を経ることの
できるチャネル酸化物で形成された電界効果トランジス
タ（ＦＥＴ）である（例えば、ＭｏｔｔＦＥＴまたはＭ
ＴＦＥＴ）。
【０００５】ＭｏｔｔＦＥＴは、酸化物材料で作られた
ソリッドステート・スイッチング・デバイスであり、
“Ｍｏｔｔ Ｔｒａｎｓｉｔｉｏｎ Ｆｉｅｌｄ Ｅｆ
ｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ” Ａｐｐｌｉｅｄ
Ｐｈｙｓｉｃｓ ＬｅｔｔｅｒＶｏｌ７３，Ｎｕｍｂｅ
ｒ６，ｐａｇｅｓ ７８０−７８２，Ａｕｇｕｓｔ１
０，１９９８により詳細に検討されている。この文献の
内容は、明細書の内容として引用される。ＭｏｔｔＦＥ
Ｔデバイスは、ソース電極とドレイン電極とを接続する
チャネル，ゲート酸化物，およびゲート電極を有してい
る。
【０００６】例えば、図１３に、ＭｏｔｔＦＥＴデバイ
スを示す。このデバイスは、ゲート電極を形成する導電
基板１３０１（例えば、Ｎｂ−ＳＴＯの（１００）面切
断の結晶），基板１３０１上にエピタキシャル成長した
ゲート酸化物層１３００（例えば、チタン酸ストロンチ
ウム（ＳＴＯ）），モット導電体−絶縁体転移チャネル
１３０２（例えば、Ｙ1-xＰｒxＢａ2Ｃｕ3Ｏ7-δ （Ｙ
ＰＢＣＯ，ＬＣＯ）のようなエピタキシャル成長した銅
酸塩（ｃｕｐｒａｔｅ）材料），ソース電極およびドレ
イン電極１３０３，および分離トレンチ１３０４を有し
ている。図１３に示された構造によれば、電界がゲート
１３００に印加されると、チャネル１３０２は、絶縁体
から導電体に（または、逆に）変化して、ソースおよび
ドレイン１３０３間の接続を形成、または切断する。
【０００７】ＭｏｔｔＦＥＴデバイスは、チャネルが、
モット絶縁体、すなわち、特性可制御の導電体−絶縁体
転移を有する材料であり、これが半導体の代りに用いら
れるという点で、通常のシリコン−金属−酸化膜−電界
効果トランジスタとは全く異なっている。ＭｏｔｔＦＥ
Ｔデバイスは、不揮発性記憶の役割における強誘電体材
料との集積化のため、および多層デバイス構造の作製の
ために、ナノメータ寸法にスケールできるかなりの可能
性を与える。ＭｏｔｔＦＥＴデバイスは、シリコンＭＯ
ＳＦＥＴスケーリングの現在示されている限界をはるか
に越える、ナノスコピック（ｎａｎａｏｓｃｏｐｉｃ）
のスケーリングを与え得る。
【０００８】しかし、上述のＭｏｔｔＦＥＴは、多数の
制限を有している。特に、図１３に示されている構造
は、チャネル層１３０２が、以降の処理工程にさらされ
るので、これがチャネル層１３０２を損傷し、または不
所望に変化させることがある。また、従来のＭｏｔｔＦ
ＥＴデバイスは、チャネル層が保護されないという欠点
に苦しんでいる。さらに、従来のＭｏｔｔＦＥＴは、相
補型セルの形成を許さない共通ゲート電極を有してい
る。
【０００９】
【発明が解決しようとする課題】この発明の目的は、モ
ット材料酸化物のチャネルを有する相補型電界効果トラ
ンジスタ構造、およびその製造方法を提供することにあ
る。
【００１０】
【課題を解決するための手段】この発明は、相補型電界
効果トランジスタの構造およびその製造方法を提供す
る。製造方法は、第１のタイプのモット・チャネル層を
形成する工程、および第１のタイプのモット・チャネル
層に近接した第２のタイプのモット・チャネル層を形成
する工程を含む。この場合に、第１のタイプのモット・
チャネル層は、第２のタイプのモット・チャネル層に相
補的である。
【００１１】また、製造方法は、第１のタイプのモット
・チャネル層に近接した第１のソース領域，第１のドレ
イン領域，および第１のゲート導電体領域を形成する工
程と、第２のタイプのモット・チャネル層に近接した第
２のソース領域，第２のドレイン領域，および第２のゲ
ート導電体領域を形成する工程とを含む。第１のソース
領域，第１のドレイン領域，第１のゲート導電体領域，
および第１のタイプのモット・チャネル層は、第１のタ
イプの電界効果トランジスタであり、第２のソース領
域，第２のドレイン領域，第２のゲート導電体領域，お
よび第２のモット・チャネル層は、第１のタイプの電界
効果トランジスタに電気的に接続される第２のタイプの
電界効果トランジスタである。
【００１２】第１のソース領域および第１のドレイン領
域を形成する工程は、第１のタイプのモット・チャネル
層に近接した第１の導電層を形成する工程、および第１
のゲート導電体に対向する第１の導電層内に第１の絶縁
体領域を形成する工程を含む。第１のソース領域および
第１のドレイン領域は、第１の絶縁体領域の反対側の第
１の導電層内の領域である。
【００１３】同様に、第２のソース領域および第２のド
レイン領域を形成する工程は、第２のタイプのモット・
チャネル層に近接した第２の導電層を形成する工程、お
よび第２のゲート導電体に対向する第２の導電層内に第
２の絶縁体領域を形成する工程を含む。第２のソース領
域および第２のドレイン領域は、第２の絶縁体領域の反
対側の第２の導電層内の領域である。
【００１４】また、第１のゲート導電体領域を形成する
工程、および第２のゲート導電体領域を形成する工程
は、第１のタイプのモット・チャネル層および第２のタ
イプのモット・チャネル層から絶縁され、それらの間に
配置されるゲート導電体層を形成する工程（第１の導電
層および第２の導電層の各々は、第１のタイプのモット
・チャネル層および第２のタイプのモット・チャネル
の、ゲート導電体層とは反対側にある）、およびゲート
導電体層内に複数の絶縁体を形成する工程を含む。第１
のゲート導電体領域は、２つの絶縁体領域間のゲート導
電体層の領域であり、第１のソース領域および第１のド
レイン領域に対向し、およびそれらの間に配置される。
同様に、第２のゲート導電体領域は、２つの絶縁体領域
間のゲート導電体層の領域であり、第２のソース領域お
よび第２のドレイン領域に対向し、およびそれらの間に
配置される。
【００１５】また、製造方法は、第１の導電層として第
１の導電性酸化物層を形成する工程、第１の導電性酸化
物層上に第１のタイプのモット・チャネル層を形成する
工程、第１のタイプのモット・チャネル層上に第１のゲ
ート絶縁体層を形成する工程、第１のゲート絶縁体層上
にゲート導電体層として第２の導電性酸化物層を形成す
る工程、第２の導電性酸化物層上に第２のゲート絶縁体
層を形成する工程、第２のゲート絶縁体層上に第２のタ
イプのモット・チャネル層を形成する工程、および第２
のタイプのモット・チャネル層上に第２の導電層として
第３の導電性酸化物層を形成する工程を含む。
【００１６】第１のタイプのモット・チャネル層および
第２のタイプのモット・チャネル層は、電界の存在下で
導電率を変える。相補型電界効果トランジスタを形成す
るために、第１のタイプの電界効果トランジスタと第２
のタイプの電界効果トランジスタとを接続することがで
きる。
【００１７】相補型電界効果トランジスタ構造を製造す
る他の方法は、第１のサイドおよび第２のサイドを有す
る積層構造を形成する工程（第１のサイドは、第１のタ
イプのモット・チャネル層を有し、第２のサイドは、第
２のタイプのモット・チャネル層を有する）、第１のサ
イドの第１の導電層内に第１のソース領域と第１のドレ
イン領域とを形成する工程、第２のサイドの第２の導電
層内に第２のソース領域および第２のドレイン領域を形
成する工程、および第１のタイプのモット・チャネル層
と２のタイプのモット・チャネル層との間に配置され、
それらから絶縁されたゲート導電体層内に第１のゲート
導電体領域および第２のゲート導電体領域を形成する工
程を含む。第１のソース領域，第１のドレイン領域，第
１のゲート導電体領域，および第１のタイプのモット・
チャネル層は、第１のタイプの電界効果トランジスタを
構成し、第２のソース領域，第２のドレイン領域，第２
のゲート導電体領域，および第２のタイプのモット・チ
ャネル層は、第２のタイプの電界効果トランジスタを構
成する。
【００１８】この発明の他の実施の形態は、基板の第１
の部分を覆う第１のタイプのモット・チャネル層を形成
する工程、および基板の第２の部分を覆う第２のタイプ
のモット・チャネル層を形成する工程を含む相補型電界
効果トランジスタ構造を製造する方法である。第１のタ
イプのモット・チャネル層は、第２のタイプのモット・
チャネル層に相補的である。
【００１９】さらに、この発明は、相補型電界効果トラ
ンジスタの製造方法を含んでいる。この製造方法は、基
板上に剥離層を形成する工程、基板の第１の部分を露出
させ、および基板の第２の部分を残すために剥離層の第
１の部分を除去する工程、基板の第１の部分を覆う第１
のタイプのモット・チャネル層の第１の部分と剥離層の
第２の部分とを覆う第１のタイプのモット・チャネル層
の第２の部分を形成する工程、第１のタイプのモット・
チャネル層の第１の部分を覆う第１の絶縁体層の第１の
部分と第１のタイプのモット・チャネル層の第２部分を
覆う第１の絶縁体層の第２の部分とを形成する工程、第
１のタイプのモット・チャネル層の第２部分および第１
の絶縁体層の第２の部分を剥離し、基板の第２の部分を
露出するために剥離層の第２の部分を除去する工程、第
１の絶縁体層の第１の部分を覆う第２のタイプのモット
・チャネル層の第１の部分と、基板の第２の部分を覆う
第２のタイプのモット・チャネル層の第２部分を形成す
る工程、第２のタイプのモット・チャネル層の第１の部
分を覆う第２の絶縁体層の第１の部分と、第２のタイプ
のモット・チャネル層の第２の部分を覆う第２の絶縁体
層の第２の部分とを形成する工程、および第２の絶縁体
の第１の部分と第２のタイプのモット・チャネル層の第
１の部分とを除去する工程を含む。
【００２０】剥離層の第２の部分を除去する前に、第１
の絶縁体の第１の部分および第１のタイプのモット・チ
ャネル層の第１の部分と、第１の絶縁体の第２の部分，
第１のモット・チャネル層の第２の部分，および剥離層
の第２の部分との間にバイアを形成する。第２の絶縁体
の第１の部分および第２のタイプのモット・チャネル層
の第１の部分を除去する工程は、ドライ・リソグラフィ
・パターン・エッチング，ウエット・リソグラフィ・パ
ターン・エッチング，および化学機械研磨のうちの１つ
の方法を含む。
【００２１】この発明による相補型電界効果トランジス
タ構造は、第１のタイプのモット・チャネル層および第
１のタイプのモット・チャネル層に近接した第２のタイ
プのモット・チャネル層を含む。第１のタイプのモット
・チャネル層は、第２のタイプのモット・チャネル層に
相補的である。
【００２２】また、このトランジスタ構造は、第１のタ
イプのモット・チャネル層に近接した第１のソース領
域，第１のドレイン領域，および第１のゲート導電体領
域と、第２のタイプのモット・チャネル層に近接した第
２のソース領域，第２のドレイン領域，および第２のゲ
ート導電体領域とを有する。第１のソース領域，第１の
ドレイン領域，第１のゲート導電体領域，および第１の
モット・チャネル層は、第１のタイプの電界効果トラン
ジスタを構成する。第２のソース領域，第２のドレイン
領域，第２のゲート導電体領域，および第２のタイプの
モット・チャネル層は、第１のタイプの電界効果トラン
ジスタに電気的に接続される第２のタイプの電界効果ト
ランジスタを構成する。
【００２３】第１のソース領域および第１のドレイン領
域は、第１のタイプのモット・チャネル層に近接した第
１の導電層、および第１のゲート導電体領域に対向する
第１の導電層内の第１の絶縁体領域を含む。第１のソー
ス領域および第１のドレイン領域は、第１の絶縁体領域
の反対側の第１の導電層内の領域である。
【００２４】同様に、第２のソース領域および第２のド
レイン領域は、第２のタイプのモット・チャネル層に近
接した第２の導電層、および第２のゲート導電体領域に
対向する第２の導電層内の第２の絶縁体領域を含む。第
２のソース領域およびドレイン領域は、第２の絶縁体領
域の反対側の第２の導電層内の領域である。
【００２５】また、第１のゲート導電体領域および第２
のゲート導電体領域は、第１のタイプのモット・チャネ
ル層および第２のタイプのモット・チャネル層から絶縁
され、それらの間に配置されたゲート導電体層（第１の
導電層および第２の導電層の各々は、ゲート導電層か
ら、第１のタイプのモット・チャネル層および第２のタ
イプのモット・チャネル層の反対側にある）、およびゲ
ート導電体層内の複数の絶縁体領域を備えることができ
る。第１のゲート導電体領域は、２つの絶縁体領域間の
ゲート導電体層の領域であり、第１のソース領域および
第１のドレイン領域に対向し、およびそれらの間に配置
される。第２のゲート導電体領域は、２つの絶縁体領域
間のゲート導電体層の領域であり、第２のソース領域お
よび第２のドレイン領域に対向し、およびそれらの間に
配置される。
【００２６】第１の導電層，第２の導電層，およびゲー
ト導電体層は、導電性酸化物層であり、第１のタイプの
モット・チャネル層は、第１の導電層上に配置される。
また、トランジスタ構造は、第１のタイプのモット・チ
ャネル層上に配置された第１のゲート絶縁体層（ゲート
導電体層は、第１のゲート絶縁体層上に配置されてい
る）、およびゲート導電体層上に配置された第２のゲー
ト絶縁体層（第２のタイプのモット・チャネル層は、第
２のゲート絶縁体層上に配置され、第２の導電層は、第
２のタイプのモット・チャネル層上に配置されている）
を備える。
【００２７】第１のタイプのモット・チャネル層および
第２のタイプのモット・チャネル層は、電界の存在下で
導電率を変化する。相補型電界効果トランジスタを形成
するために、第１のタイプの電界効果トランジスタおよ
び第２のタイプの電界効果トランジスタは接続すること
ができる。
【００２８】この発明の他の実施の形態は、相補型電界
効果トランジスタ構造であり、このトランジスタ構造
は、第１のサイドおよび第２のサイドを有する積層構造
と（第１のサイドは、第１のタイプのモット・チャネル
層を有し、第２のサイドは、第２のタイプのモット・チ
ャネル層を有する）、第１のソース領域および第１のド
レイン領域を有する第１のサイドの第１の導電層と、第
２のソース領域および第２のドレイン領域を有する第２
のサイドの第２の導電層と、第１のタイプのモット・チ
ャネル層および第２のタイプのモット・チャネル層間に
配置され、それらから絶縁されたゲート導電体層（ゲー
ト導電体層は、第１のゲート導電体領域および第２のゲ
ート導電体領域を有する）とを備えている。第１のソー
ス領域，第１のドレイン領域，第１のゲート導電体領
域，および第１のタイプのモット・チャネル層は、第１
のタイプの電界効果トランジスタを形成し、第２のソー
ス領域，第２のドレイン領域，第２のゲート導電体領
域，および第２のタイプのモット・チャネル層は、第２
のタイプの電界効果トランジスタを形成する。
【００２９】この発明のさらに他の実施の形態は、第１
および第２の部分を有する基板，基板の第１の部分を覆
って配置された第１のタイプのモット・チャネル層，お
よび基板の第２の部分を覆って配置された第２のタイプ
のモット・チャネル層を含む相補型電界効果トランジス
タ構造である。第１のタイプのモット・チャネル層は、
第２のタイプのモット・チャネル層に相補的である。
【００３０】この発明は、ドープされた拡散領域を含ま
ず、従って、通常の半導体デバイスよりも非常に小さく
作製することができる相補型金属−酸化膜−電界効果ト
ランジスタ・デバイスを製造するために、図１〜図９に
示される積層構造を用いることにより、従来の半導体構
造に関する問題を克服している。
【００３１】
【発明の実施の形態】この発明は、エピタキシャル成長
のための理想状態を保持しながら、モット・ＦＥＴデバ
イスを作製する前述の問題を克服し、最新式のリソグラ
フィ技術の使用を可能にする。
【００３２】モット転移チャネル層のエピタキシャル成
長のための理想状態を保持することは、重要である。と
いうのは、原子の制御が、現在の酸化物−チャネル・デ
バイスを作製するために必要とされるためである。特
に、チャネル層は、最高度の特性、および最低密度の欠
陥を要求する１つの素子である。チャネル層の良好なエ
ピタキシャル成長に望ましい状態は、良好な格子整合を
有する平坦な単結晶基板を含んでいる。ゲート絶縁体
は、低度の格子完全性を要求し、チャネル層の後に付着
できる。それ故に、この発明は、チャネルの領域決定
と、埋込みソース領域およびドレイン領域への必要なコ
ンタクトとを与えるために、特別なプロセスを用いる埋
込みモット転移チャネル層を形成する。
【００３３】特に、図１を参照すると、Ｐｔ等のよう
な、薄い非反応性金属材料を付着し（蒸着，スパッタリ
ング，または他の周知の付着プロセスのいずれかによ
り）、パターニングして（例えば、リソグラフィック・
マスキングおよびエッチングのような、通常のパターニ
ング法を用いて）、完全に平担な単結晶ペロブスカイト
酸化物基板１０１（例えば、チタン酸ストロンチウム
（ＳＴＯ），アルミン酸ランタン，または、アルミン酸
ストロンチウムランタン）上にアライメント・マーク１
０２を形成する。
【００３４】技術分野（パルスレーザ付着（ＰＬＤ）の
ような）における当業者に周知の通常の方法（例えば、
エピタキシャル法）を用いて、基板を覆って、以下の材
料が連続的に形成される。すなわち、剥離層１０３（例
えば、１０〜５０ｎｍ厚さのＹＢａ2Ｃｕ3Ｏ7 “ＹＢＣ
Ｏ”等），導電性酸化物１０４（例えば、ルテニウム酸
ストロンチウム），ｎ型モット転移チャネル層１０７
（例えば、Ｎｄ2ＣｕＯ4），ゲート絶縁体１０５（例え
ば、チタン酸ストロンチウム（ＳＴＯ），チタン酸バリ
ウムストロンチウム（ＢＳＴＯ）等のような高誘電率の
酸化物），他の導電性酸化物層１０４，他の高誘電体層
１０５，ｐ型モット転移チャネル層１０６（例えば、Ｌ
ａ2ＣｕＯ4（ＬＣＯ）），および最後のさらに他の導電
性酸化物層１０４である。
【００３５】次に、図２に示すように、例えば、当業者
に周知の通常のマスキング法，およびエッチング法を用
いて、ソース電極およびドレイン電極のためのバイア２
０１が開口される。また、ゲートのためのバイア２０１
０、およびギャップ２０２（ｐ型チャネルのモット転移
層１０６のチャネル領域２０３を定める）が同様に形成
される。好適な実施の形態においては、バイア２０１，
２０２，２０１０は、少なくとも３ステップ手順を用い
て、すなわち図２に示される異なるレベルに到達するた
めに、異なるエッチング・ストップを用いて形成され
る。次に、図２のバイア２０１，２０１０，２０２は、
スパッタリング，蒸着，化学気相成長法等のような通常
の方法を用いて、テトラエチルオルトシリケート（ＴＥ
ＯＳ）等のような低誘電率の材料で充填される。
【００３６】図３においては、新しいバイアが、前の低
誘電体材料２０１，２０１０内に開口され（前述の処理
を用いて）、上述したような通常の付着方法を用いて、
導電体（例えば、金属，合金，半導体等）で充填され、
ｎ型デバイスのゲート電極のための導電路３０１，３０
１０，ｐ型デバイスのドレインのためのメタライゼーシ
ョン３０２，およびｐ型デバイスのソースのためのメタ
ライゼーション３０３を定める。
【００３７】次に、図４に示される構造が、以下のプロ
セスを用いて形成される。バインダ／充填剤４０１（例
えば、ベンゾシクロブテン、または、ワックス（（Ａｐ
ｉｅｚｏｎｅ Ｗ）））が、また、物理的付着のよう
な、通常のプロセスを用いて設けられ、そして、“上
部”基板４０２が、構造に接合され、バインダ／充填剤
４０１によって、保持される。適切なウエット・エッチ
ング（例えば、ＨＣｌまたはＨＦ溶液）により、“剥離
層”１０３を除去することによって、最初の基板１０１
は剥離される。この発明のこの部分が、理想的なところ
である。というのは、ルテニウム酸ストロンチウム１０
４は、ＨＣｌおよびＨＦに対し極めて耐性であり、それ
故に、残りの構造が、剥離層１０３の除去の際に影響さ
れないためである。
【００３８】次に、ギャップ４０３を開口し、絶縁体で
充填して（上述のような通常のマスキング法，エッチン
グ法，および付着法を用いて）、ｎチャネル・モット転
移層１０７のｎチャネル領域４０４を定める。次に、バ
イア４０５を開口し、絶縁体で充填して（上述よう
に）、ｐ型デバイスのゲート幅を定める。同様に、バイ
ア４０６を開口し、絶縁体で充填して、ｐ型デバイスを
定める。
【００３９】上述の付着方法およびパターニング方法の
ような通常の方法を用いて、ｎ型デバイスのゲート３０
１およびソース４０８への金属コンタクト４０７が形成
される。ｐ型デバイスのドレイン４１１およびゲート４
１２へのコンタクトが同様に形成される。図４に示され
るデバイスは、例えば、インバータである。従って、こ
の例においては、図４に示されるように、ｎ型デバイス
のドレイン、およびｐ型デバイスのソースは、１つのコ
ンタクト４０９へ接続され、および２つのゲート３０
１，４１２は、互いに接続される（二次元の図面には示
されない）。
【００４０】動作中、各ゲート３０１，４１２への電圧
の供給は、チャネル層１０６，１０７の導電率に変化を
与え、ソース領域とドレイン領域４０８，４０９；３０
２，３０３との間に、電気的接続を形成することを許容
する（または阻止する）。上述したように、図４に示さ
れた例は、インバータである。従って、図４に示された
相補型電界効果トランジスタ（例えば、接続されたソー
スおよびドレインと、接続されたゲートとを有する）
は、与えられた信号の極性を変える（例えば、反転す
る）であろう。従って、図４に示された構造は、通常の
相補型金属−酸化膜−半導体電界効果トランジスタ（Ｃ
ＭＯＳＦＥＴ）のインバータのような、通常のインバー
タとして機能する。
【００４１】インバーターが図４に示されるが、この開
示から当業者にはわかるように、この発明は、インバー
タに限定されず、あらゆる電界効果トランジスタ、また
はあらゆる相補型ｎ型およびｐ型デバイスのような、あ
らゆる類似の集積回路デバイスに同様に適用できる。
【００４２】しかし、この発明は、酸化物層だけが形成
され（例えば、エピタキシャル法により）、拡散領域が
避けられるという点で、通常の相補型半導体デバイスと
は異なる。従って、ドープされた拡散領域のような、半
導体デバイスのサイズの減少を制限する構造が、この発
明で回避される。従って、この発明を、同様の半導体構
造よりも、非常に小さい寸法にスケーリングすることが
できる。
【００４３】図５〜図９は、互いに隣接した相補型（例
えば、ｐ型およびｎ型）チャネル領域を形成する、この
発明の第２の実施の形態を示す。特に、第２の実施の形
態は、基板（例えば、チタン酸ストロンチウム基板）上
に、相補的なＬａ2ＣｕＯ4（ｐ型）材料およびＮｄ2Ｃ
ｕＯ4（ｎ型）材料を並んで成長させることを含む。こ
の発明では、当業者に既知の簡単なリソグラフィ法を用
いて、ｎ型およびｐ型デバイスの両方が、インバータの
ような低電力の相補型回路用に、容易に作製される。
【００４４】また、図５〜図９は、相補型材料を平坦な
構造で形成する方法を示す。リソグラフィ，バイア，お
よびメタライゼーションを用いて、ソース電極，ドレイ
ン電極，およびゲート電極を付加することは、当業者に
周知であり、これらの電極は、図を明瞭にするために、
図から除かれている。
【００４５】図５に示すように、上述したアライメント
・マーク１０２と同様に、アライメント・マーク５０２
および電極５０４が、基板５０１上に形成される。さら
に、剥離層５０３（例えば、ＹＢＣＯ）が、上述したと
同様に形成される。次に、剥離層５０３の一部およびバ
イア５０５が、リソグラフィ的にマスクされる。例え
ば、ＨＣｌまたはＨＦを用いて、露出された剥離層５０
３をエッチングして、図６に示されるパターニングされ
た剥離層６０１を形成する。
【００４６】ｐ型モット転移チャネル層６０２（例え
ば、Ｌａ2ＣｕＯ4）、およびゲート酸化物層６０３（例
えば、チタン酸ストロンチウム）が、エピタキシャル成
長のような周知の方法を用いて、基板５０１を覆って形
成される。また、図６に示されるように、バイアホール
６０４が、リソグラフィ法により、基板５０１まで形成
され、層６０２，６０３を保護し、パターニングされた
剥離層６０１上の層のリフトオフを容易にする。
【００４７】図７は、パターニングされた剥離層６０１
が除去された後に（例えば、ＨＣｌまたはＨＦ溶液を用
いて）残ったｐ型チャネル層６０２およびゲート酸化物
層６０３を示す。従って、図７に示されるように、露出
された基板領域７０１が、ｎ型材料の成長のために用意
される。
【００４８】次に、図８に示されるように、ｎ型モット
転移チャネル層８０１（例えば、Ｎｄ2ＣｕＯ4）、およ
びゲート層８０２（例えば、チタン酸ストロンチウム）
が、図７に示された構造を覆って形成される。ｐ型領域
６０２を覆う余分なｎ型チャネル層８０１およびゲート
層８０２を、リソグラフィ的に定められたマスクによる
ドライあるいはウエット・エッチング、または化学機械
研磨のような周知の方法を用いて除去して、図９に示す
ように、並んだ相補型のｎ型ＭｏｔｔＦＥＴチャネル材
料８０１およびｐ型ＭｏｔｔＦＥＴチャネル材料６０２
を残す。
【００４９】図１０は、当業者に周知の通常のマスキン
グ・エッチング法および付着法を用いて、ソース・コン
タクトおよびドレイン・コンタクトのために、開口さ
れ、Ｐｔで充填されたバイア１００１を示す。また、ゲ
ート電極１００２が示される。
【００５０】図１１は、この発明の第１の実施の形態の
製造方法の流れ図を示す。ブロック１１００に示される
ように、第１のサイドおよび第２のサイドを有する積層
構造が形成される。第１のサイドは、第１のタイプのモ
ット・チャネル層１０７を有し、第２のサイドは、第２
のタイプのモット・チャネル層１０６を有する。ブロッ
ク１１０１に示されるように、第１のサイドに、第１の
ソース領域４０８および第１のドレイン領域４０９が形
成される。ブロック１１０２は、第２のサイドに形成さ
れる第２のソース領域３０２および第２のドレイン領域
３０３を示す。ブロック１１０３に示されるように、第
１のゲート領域３０１が、第１のソース領域４０８およ
び第１のドレイン領域４０９に対向して、第２のサイド
に形成される。ブロック１１０４に示されるように、第
２のゲート領域４１２が、第２のソース領域３０２およ
び第２のドレイン領域３０３に対向して、第１のサイド
に形成される。
【００５１】図１２は、この発明の第２の実施の形態の
流れ図を示す。ブロック１２００に示されるように、剥
離層５０３が、基板５０１上に形成される。ブロック１
２０１に示されるように、剥離層５０３の第１の部分を
除去して、基板５０１の第１の部分を露出させ、剥離層
５０３の第２の部分を残す。ブロック１２０２において
は、第１のタイプのモット・チャネル層６０２の第１の
部分が、基板５０１の第１の部分を覆って形成され、第
１のタイプのモット・チャネル層の第２の部分が、剥離
層５０３の第２の部分を覆って形成される。ブロック１
２０３に示されるように、第１の絶縁体層６０３の第１
の部分が、第１のタイプのモット・チャネル層６０２の
第１の部分を覆って形成され、第１の絶縁体層６０３の
第２の部分が、第１のタイプのモット・チャネル層６０
２の第２部分を覆って形成される。
【００５２】ブロック１２０４に示されるように、剥離
層の第２の部分６０１を除去して、モット・チャネル層
６０２の第２の部分を剥離し、および第１の絶縁体層６
０３の第２の部分を除去して、基板５０１の第２の部分
を露出させる。ブロック１２０５に示されるように、第
２のタイプのモット・チャネル層８０１が、第１の絶縁
体層６０３の第１の部分を覆って形成され、第２のタイ
プのモット・チャネル層の第２の部分が、基板５０１の
第２の部分を覆って形成される。ブロック１２０６に示
されるように、第２の絶縁体層８０２の第１の部分が、
第２のタイプのモット・チャネル層８０１の第１の部分
を覆って形成され、第２の絶縁体層の第２の部分が、第
２のタイプのモット・チャネル層８０１の第２の部分を
覆って形成される。ブロック１２０７に示されるよう
に、第２の絶縁体８０２の第１の部分、および第２のタ
イプのモット・チャネル層８０１の第１の部分が、除去
される。ブロック１２０８に示されるように、バイア
が、リソグラフフィ・マスクにより開口され、ソース電
極，ドレイン電極，およびゲート電極のためのコンタク
トが付着される。
【００５３】この開示を与えられる当業者に既知である
ように、前述の構造を、多くの種々の方法により、およ
び多くの種々の材料から形成することができ、この発明
は、この明細書で説明された材料および方法に限定され
ないだけでなく、この開示を与えられる当業者に既知で
ある全ての等価なプロセスおよび材料に同じように適応
することができる。
【００５４】上述したように、従来の相補型半導体デバ
イスのサイズの減少は、制限される。というのは、この
ようなデバイスのサイズが減少すると、隣接するド−プ
された拡散領域間に必要な分離を保持することは、非常
に困難であるからである。さらに、従来技術の項で述べ
たモット電界効果トランジスタは、次の処理をする際
に、モット・チャネル層が露出され、損傷することがあ
るという欠点が問題となる。さらに、従来技術の項で述
べたＭｏｔｔＦＥＴは、相補型電界効果トランジスタデ
バイスに用いることができない。
【００５５】この発明は、図１〜図９に示した積層構造
を用いて、ドープされた拡散領域を含まず、それ故に、
通常の半導体デバイスよりも非常に小さく作製すること
ができる相補型金属−酸化膜−電界効果トランジスタデ
バイスを作製することにより、これらの問題を克服す
る。
【００５６】まとめとして、この発明の構成に関して以
下の事項を開示する。 （１） 相補型電界効果トランジスタ構造を製造する方
法において、第１のタイプのモット・チャネル層を形成
する工程と、前記第１のタイプのモット・チャネル層に
近接した第２のタイプのモット・チャネル層を形成する
工程とを含み、前記第１のタイプのモット・チャネル層
は、前記第２のタイプのモット・チャネル層に相補的で
あることを特徴とする製造方法。 （２） 前記第１のタイプのモット・チャネル層に近接
した第１のソース領域，第１のドレイン領域，および第
１のゲート導電体領域を形成する工程と、前記第２のタ
イプのモット・チャネル層に近接した第２のソース領
域，第２のドレイン領域，および第２のゲート導電体領
域を形成する工程とを含み、前記第１のソース領域，前
記第１のドレイン領域，前記第１のゲート導電体領域，
および第１のタイプのモット・チャネル層は、第１のタ
イプの電界効果トランジスタを構成し、前記第２のソー
ス領域，前記第２のドレイン領域，前記第２のゲート導
電体領域，および第２のタイプのモット・チャネル層
は、前記第１のタイプの電界効果トランジスタに電気的
に接続する第２のタイプの電界効果トランジスタを構成
することを特徴とする（１）に記載の製造方法。 （３） 前記第１のソース領域および前記第１のドレイ
ン領域を形成する工程は、前記第１のタイプのモット・
チャネル層に近接した第１の導電層を形成する工程と、
前記第１のゲート導電体領域に対向する前記第１の導電
層内に、第１の絶縁体領域を形成する工程とを含み、前
記第１のソース領域および前記第１のドレイン領域は、
前記第１の絶縁体領域の反対側の前記第１の導電層内の
領域であることを特徴とする（２）に記載の製造方法。 （４） 前記第２のソース領域および前記第２のドレイ
ン領域を形成する工程は、前記第２のタイプのモット・
チャネル層に近接した第２の導電層を形成する工程と、
前記第２のゲート導電体に対向する前記第２の導電層内
に、第２の絶縁体領域を形成する工程とを含み、前記第
２のソース領域および前記第２のドレイン領域は、前記
第２の絶縁体領域の反対側の前記第２の導電層内の領域
であることを特徴とする（３）に記載の製造方法。 （５） 前記第１のゲート導電体領域を形成する工程、
および前記第２のゲート導電体領域を形成する工程は、
前記第１のタイプのモット・チャネル層、および第２の
タイプのモット・チャネル層から絶縁され、それらの間
に配置されるゲート導電体層を形成する工程を含み、前
記第１の導電層および前記第２の導電層の各々は、前記
第１のタイプのモット・チャネル層および前記第２のタ
イプのモット・チャネル層の、前記ゲート導電体層とは
反対側にあり、前記ゲート導電体層内に、複数の絶縁体
領域を形成する工程を含み、前記第１のゲート導電体領
域は、２つの前記絶縁体領域間の前記ゲート導電体層の
領域であり、前記第１のソース領域および前記第１のド
レイン領域に対向し、およびそれらの間に配置され、前
記第２のゲート導電体領域は、２つの前記絶縁体領域間
の前記ゲート導電体層の領域であり、前記第２のソース
領域および前記第２のドレイン領域に対向し、およびそ
れらの間に配置されていることを特徴とする（４）に記
載の製造方法。 （６） 前記第１の導電層として、第１の導電性酸化物
層を形成する工程と、前記第１の導電性酸化物層上に、
前記第１のタイプのモット・チャネル層を形成する工程
と、前記第１のタイプのモット・チャネル層上に第１の
ゲート絶縁体層を形成する工程と、前記第１のゲート絶
縁体層上に、前記ゲート導電体層として第２の導電性酸
化物層を形成する工程と、前記第２の導電性酸化物層上
に、第２のゲート絶縁体層を形成する工程と、前記第２
のゲート絶縁体層上に前記第２のタイプのモット・チャ
ネル層を形成する工程と、前記第２のタイプのモット・
チャネル層上に、前記第２の導電層として第３の導電性
酸化物層を形成する工程とをさらに含むことを特徴とす
る（５）に記載の製造方法。 （７） 前記第１のタイプのモット・チャネル層、およ
び前記第２のタイプのモット・チャネル層は、電界の存
在下で導電率を変えることを特徴とする（１）に記載の
製造方法。 （８） 前記相補型電界効果トランジスタ構造を形成す
るために、前記第１のタイプの電界効果トランジスタと
前記第２のタイプの電界効果トランジスタとを接続する
工程をさらに含むことを特徴とする（２）に記載の製造
方法。 （９） 相補型電界効果トランジスタ構造を製造する方
法において、第１のサイドおよび第２のサイドを有する
積層構造を形成する工程を含み、前記第１のサイドは、
第１のタイプのモット・チャネル層を有し、前記第２の
サイドは、第２のタイプのモット・チャネル層を有し、
前記第１のサイドの第１の導電層内に、第１のソース領
域および第１のドレイン領域を形成する工程と、前記第
２のサイドの第２の導電層内に、第２のソース領域およ
び第２のドレイン領域を形成する工程と、前記第１のタ
イプのモット・チャネル層と前記第２のタイプのモット
・チャネル層との間に配置され、それらから絶縁される
ゲート導電体層内に、第１のゲート導電体領域および第
２のゲート導電体領域を形成する工程とを含み、前記第
１のソース領域，前記第１のドレイン領域，前記第１の
ゲート導電体領域，および前記第１のタイプのモット・
チャネル層は、第１のタイプの電界効果トランジスタを
構成し、前記第２のソース領域，前記第２のドレイン領
域，前記第２のゲート導電体領域，および前記第２のタ
イプのモット・チャネル層は、第２のタイプの電界効果
トランジスタを構成することを特徴とする製造方法。 （１０） 前記第１のソース領域および前記第１のドレ
イン領域を形成する工程は、前記第１のタイプのモット
・チャネル層に近接した第１の導電層を形成する工程
と、前記第１のゲート導電体領域に対向する前記第１の
導電層内に、第１の絶縁体領域を形成する工程とを含
み、前記第１のソース領域および前記第１のドレイン領
域は、前記第１の絶縁体領域の反対側の前記第１の導電
層内の領域であることを特徴とする（９）に記載の製造
方法。 （１１） 前記第２のソース領域および前記第２のドレ
イン領域を形成する工程は、前記第２のタイプのモット
・チャネル層に近接した第２の導電層を形成する工程
と、前記第２のゲート導電体に対向する前記第２の導電
層内に、第２の絶縁体領域を形成する工程とを含み、前
記第２のソース領域および前記第２のドレイン領域は、
前記第２の絶縁体領域の反対側の前記第２の導電層内の
領域であることを特徴とする（９）に記載の製造方法。 （１２） 前記第１のゲート導電体領域を形成する工
程、および前記第２のゲート導電体領域を形成する工程
は、前記第１のタイプのモット・チャネル層および前記
第２のタイプのモット・チャネル層から絶縁され、それ
らの間に配置されるゲート導電体層を形成する工程を含
み、前記第１の導電層および前記第２の導電層の各々
は、前記第１のタイプのモット・チャネル層および前記
第２のタイプのモット・チャネル層の、前記ゲート導電
体層とは反対側にあり、前記ゲート導電体層内に、複数
の絶縁体領域を形成する工程を含み、前記第１のゲート
導電体領域は、２つの前記絶縁体領域間の前記ゲート導
電体層の領域であり、前記第１のソース領域および前記
第１のドレイン領域に対向し、およびそれらの間に配置
され、前記第２のゲート導電体領域は、２つの前記絶縁
体領域間の前記ゲート導電体層の領域であり、前記第２
のソース領域および前記第２のドレイン領域に対向し、
およびそれらの間に配置されていることを特徴とする請
求１１）に記載の製造方法。 （１３） 前記積層構造を形成する工程は、前記第１の
導電層として、第１の導電性酸化物層を形成する工程
と、前記第１の導電性酸化物層上に前記第１のタイプの
モット転移層を形成する工程と、前記第１のタイプのモ
ット・チャネル層上に、第１のゲート絶縁体層を形成す
る工程と、前記第１のゲート絶縁体層上に、前記ゲート
導電体層として第２の導電性酸化物層を形成する工程
と、前記第２の導電性酸化物層上に第２のゲート絶縁体
層を形成する工程と、前記第２のゲート絶縁体層上に、
前記第２のタイプのモット・チャネル層を形成する工程
と、前記第２のタイプのモット・チャネル層上に、前記
第２の導電層として第３の導電性酸化物層を形成する工
程とを含むことを特徴とする（１２）に記載の製造方
法。 （１４） 前記第１のタイプのモット・チャネル層およ
び前記第２のタイプのモット・チャネル層は、電界の存
在下で導電率を変えることを特徴とする（９）に記載の
製造方法。 （１５） 前記相補型電界効果トランジスタ構造を形成
するために、前記第１のタイプの電界効果トランジスタ
と前記第２のタイプの電界効果トランジスタとを接続す
る工程をさらに含むことを特徴とする（９）に記載の製
造方法。 （１６） 相補型電界効果トランジスタ構造を製造する
方法において、基板の第１の部分を覆う第１のタイプの
モット・チャネル層を形成する工程と、基板の第２の部
分を覆う第２のタイプのモット・チャネル層を形成する
工程とを含み、前記第１のタイプのモット・チャネル層
は、前記第２のタイプのモット・チャネル層に相補的で
あることを特徴とする製造方法。 （１７） 前記第１のタイプのモット・チャネル層、お
よび前記第２のタイプのモット・チャネル層は、電界の
存在下で導電率を変えることを特徴とする（１６）に記
載の製造方法。 （１８） 前記第１のタイプのモット・チャネル層、お
よび前記第２のタイプのモット・チャネル層は、相補型
電界効果トランジスタの相補チャネル領域を構成するこ
とを特徴とする（１６）に記載の製造方法。 （１９） 前記第１のタイプのモット・チャネル層に接
続された第１のドレイン領域および第１のソース領域を
形成する工程と、前記第１のタイプのモット・チャネル
層に近接した第１のゲート導電体領域を形成する工程
と、前記第２のタイプのモット・チャネル層に接続され
た第２のドレイン領域および第２のソース領域を形成す
る工程と、前記第２のタイプのモット・チャネル層に近
接した第２のゲート導電体領域を形成する工程とを含
み、前記第１のソース領域，前記第１のドレイン領域，
前記第１のゲート導電体領域，および前記第１のタイプ
のモット・チャネル層は、第１のタイプの電界効果トラ
ンジスタを構成し、前記第２のソース領域，前記第２の
ドレイン領域，前記第２のゲート導電体領域，および前
記第２のタイプのモット・チャネル層は、第２のタイプ
の電界効果トランジスタを構成することを特徴とする
（１６）に記載の製造方法。 （２０） 集積回路デバイスを製造する方法において、
基板上に剥離層を形成する工程と、前記基板の第１の部
分を露出させ、前記基板の第２の部分を残すために、前
記剥離層の第１の部分を除去する工程と、前記基板の前
記第１の部分を覆う第１のタイプのモット・チャネル層
の第１の部分、および前記剥離層の前記第２の部分を覆
う前記第１のタイプのモット・チャネル層の第２の部分
を形成する工程と、前記第１のタイプのモット・チャネ
ル層の前記第１の部分を覆う第１の絶縁体層の第１の部
分、および前記第１のタイプのモット・チャネル層の前
記第２の部分を覆う前記第１の絶縁体層の第２の部分を
形成する工程と、前記第１のタイプのモット・チャネル
層の前記第２の部分と、前記第１の絶縁体層の前記第２
の部分とを剥離し、前記基板の前記第２の部分を露出さ
せるために、前記剥離層の前記第２の部分を除去する工
程と、前記第１の絶縁体層の前記第１の部分を覆う第２
のタイプのモット・チャネル層の第１の部分と、前記基
板の前記第２の部分を覆う前記第２のタイプのモット・
チャネル層の第２の部分とを形成する工程と、前記第２
のタイプのモット・チャネル層の前記第１の部分を覆う
第２の絶縁体層の第１の部分と、前記第２のタイプのモ
ット・チャネル層の前記第２の部分を覆う前記第２の絶
縁体層の第２の部分とを形成する工程と、前記第２の絶
縁体の第１の部分と、前記第２のタイプのモット・チャ
ネル層の前記第１の部分とを除去する工程とを含むこと
を特徴とする製造方法。 （２１） 前記剥離層の前記第２の部分を除去する工程
の前に、前記第１の絶縁体の第１の部分，および前記第
１のタイプのモット・チャネル層の前記第１の部分と、
前記第１の絶縁体の前記第２の部分，前記第１のタイプ
のモット・チャネル層の前記第２の部分，および前記剥
離層の前記第２の部分との間にバイアを形成する工程を
さらに含むことを特徴とする（２０）に記載の製造方
法。 （２２） 前記第１のタイプのモット・チャネル層およ
び前記第２のタイプのモット・チャネル層は、電界の存
在下で導電率を変えることを特徴とする（２０）に記載
の製造方法。 （２３） 前記第１のタイプのモット・チャネル層およ
び前記第２のタイプのモット・チャネル層は、相補型電
界効果トランジスタの相補チャネル領域を構成すること
を特徴とする（２０）に記載の製造方法。 （２４） 前記第２の絶縁体の前記第１の部分、および
前記第２のタイプのモット・チャネル層の前記第１の部
分を除去する工程は、ドライ・リソグラフィ・パターン
・エッチング，ウエット・リソグラフィ・パターン・エ
ッチング，および化学機械研磨のうちの１つの方法より
成ることを特徴とする（２０）に記載の製造方法。 （２５） 第１のタイプのモット・チャネル層と、前記
第１のタイプのモット・チャネル層に近接した第２のタ
イプのモット・チャネル層とを備え、前記第１のタイプ
のモット・チャネル層は、前記第２のタイプのモット・
チャネル層に相補的であることを特徴とする相補型電界
効果トランジスタ構造。 （２６） 前記第１のタイプのモット・チャネル層に近
接した第１のソース領域，第１のドレイン領域，および
第１のゲート導電体領域と、前記第２のタイプのモット
・チャネル層に近接した第２のソース領域，第２のドレ
イン領域，および第２のゲート導電体領域とを備え、前
記第１のソース領域，前記第１のドレイン領域，前記第
１のゲート導電体領域，および第１のタイプのモット・
チャネル層は、第１のタイプの電界効果トランジスタを
構成し、前記第２のソース領域，前記第２のドレイン領
域，前記第２のゲート導電体領域，および第２のタイプ
のモット・チャネル層は、前記第１のタイプの電界効果
トランジスタに電気的に接続する第２のタイプの電界効
果トランジスタを構成することを特徴とする（２５）に
記載の相補型電界効果トランジスタ構造。 （２７） 前記第１のソース領域および前記第１のドレ
イン領域は、前記第１のタイプのモット・チャネル層に
近接した第１の導電層と、前記第１のゲート導電体領域
に対向する前記第１の導電層内の第１の絶縁体領域とを
備え、前記第１のソース領域および前記第１のドレイン
領域は、前記第１の絶縁体領域の反対側の前記第１の導
電層内の領域であることを特徴とする（２６）に記載の
相補型電界効果トランジスタ構造。 （２８） 前記第２のソース領域および前記第２のドレ
イン領域は、前記第２のタイプのモット・チャネル層に
近接した第２の導電層と、前記第２のゲート導電体に対
向する前記第２の導電層内の第２の絶縁体領域とを備
え、前記第２のソース領域および前記第２のドレイン領
域は、前記第２の絶縁体領域の反対側の前記第２の導電
層内の領域であることを特徴とする（２７）に記載の相
補型電界効果トランジスタ構造。 （２９） 前記第１のゲート導電体領域および前記第２
のゲート導電体領域は、前記第１のタイプのモット・チ
ャネル層、および第２のタイプのモット・チャネル層か
ら絶縁され、それらの間に配置されたゲート導電体層を
備え、前記第１の導電層および前記第２の導電層の各々
は、前記第１のタイプのモット・チャネル層および前記
第２のタイプのモット・チャネル層の、前記ゲート導電
体層とは反対側にあり、前記ゲート導電体層内の複数の
絶縁体領域を備え、前記第１のゲート導電体領域は、２
つの前記絶縁体領域間の前記ゲート導電体層の領域であ
り、前記第１のソース領域および前記第１のドレイン領
域に対向し、およびそれらの間に配置され、前記第２の
ゲート導電体領域は、２つの前記絶縁体領域間の前記ゲ
ート導電体層の領域であり、前記第２のソース領域およ
び前記第２のドレイン領域に対向し、およびそれらの間
に配置されていることを特徴とする（２７）に記載の相
補型電界効果トランジスタ構造。 （３０） 前記第１の導電層，前記第２の導電層，およ
び前記ゲート導電体層は、導電性酸化物層から成り、前
記第１のタイプのモット・チャネル層は、前記第１の導
電層上に配置され、前記相補型電界効果トランジスタ構
造は、さらに、前記第１のタイプのモット・チャネル層
上に配置された第１のゲート絶縁体層を備え、前記ゲー
ト導電体層は、前記第１のゲート絶縁体層に配置され、
前記ゲート導電体層上に配置された第２のゲート絶縁体
層を備え、前記第２のタイプのモット・チャネル層は、
前記第２のゲート絶縁体層上に配置され、前記第２の導
電層は、前記第２のタイプのモット・チャネル層上に配
置されていることを特徴とする（２９）に記載の相補型
電界効果トランジスタ構造。 （３１） 前記第１のタイプのモット・チャネル層、お
よび前記第２のタイプのモット・チャネル層は、電界の
存在下で導電率を変えることを特徴とする（２５）に記
載の相補型電界効果トランジスタ構造。 （３２） 前記相補型電界効果トランジスタ構造を形成
するために、前記第１のタイプの電界効果トランジスタ
および前記第２のタイプの電界効型トランジスタは、接
続されていることを特徴とする（２６）に記載の相補型
電界効果トランジスタ構造。 （３３） 第１のサイドおよび第２のサイドを有する積
層構造を備え、前記第１のサイドは、第１のタイプのモ
ット・チャネル層を有し、前記第２のサイドは、第２の
タイプのモット・チャネル層を有し、第１のソース領域
および第１のドレイン領域を有する、前記第１のサイド
の第１の導電層と、第２のソース領域および第２のドレ
イン領域を有する、前記第２のサイドの第２の導電層
と、前記第１のタイプのモット・チャネル層と前記第２
のタイプのモット・チャネル層との間に配置され、それ
らから絶縁されるゲート導電体層とを備え、前記ゲート
導電体層は、第１のゲート導電体領域および第２のゲー
ト導電体領域を有し、前記第１のソース領域，前記第１
のドレイン領域，前記第１のゲート導電体領域，および
前記第１のタイプのモット・チャネル層は、第１のタイ
プの電界効果トランジスタを構成し、前記第２のソース
領域，前記第２のドレイン領域，前記第２のゲート導電
体領域，および前記第２のタイプのモット・チャネル層
は、第２のタイプの電界効果トランジスタを構成するこ
とを特徴とする相補型電界効果トランジスタ構造。 （３４） 前記第１のソース領域および前記第１のドレ
イン領域は、前記第１のタイプのモット・チャネル層に
近接した第１の導電層と、前記第１のゲート導電体領域
に対向する前記第１の導電層内の第１の絶縁体領域とを
備え、前記第１のソース領域および前記第１のドレイン
領域は、前記第１の絶縁体領域の反対側の前記第１の導
電層内の領域であることを特徴とする（３３）に記載の
構造。 （３５） 前記第２のソース領域および前記第２のドレ
イン領域は、前記第２のタイプのモット・チャネル層に
近接した第２の導電層と、前記第２のゲート導電体に対
向する前記第２の導電層内の第２の絶縁体領域とを備
え、前記第２のソース領域および前記第２のドレイン領
域は、前記第２の絶縁体領域の反対側の前記第２の導電
層内の領域であることを特徴とする（３４）に記載の構
造。 （３６） 前記第１のゲート導電体領域および前記第２
のゲート導電体領域は、前記第１のタイプのモット・チ
ャネル層と前記第２のタイプのモット・チャネル層から
絶縁され、それらの間に配置されたゲート導電体層を備
え、前記第１の導電層および前記第２の導電層の各々
は、前記第１のタイプのモット・チャネル層および前記
第２のタイプのモット・チャネル層の、前記ゲート導電
体層とは反対側にあり、前記ゲート導電体層内の複数の
絶縁体領域を備え、前記第１のゲート導電体領域は、２
つの前記絶縁体領域間の前記ゲート導電体層の領域であ
り、前記第１のソース領域および前記第１のドレイン領
域に対向し、およびそれらの間に配置され、前記第２の
ゲート導電体領域は、２つの前記絶縁体領域間の前記ゲ
ート導電体層の領域であり、前記第２のソース領域およ
び前記第２のドレイン領域に対向し、およびそれらの間
に配置されていることを特徴とする（３５）に記載の相
補型電界効果トランジスタ構造。 （３７） 前記第１の導電層，前記第２の導電層，およ
び前記ゲート導電体層は、導電性酸化物層より成り、前
記第１のタイプのモット転移層は、前記第１の導電層上
に配置され、前記相補型電界効果型トランジスタ構造
は、さらに、前記第１のタイプのモット・チャネル層上
に配置された第１のゲート絶縁体層を備え、前記ゲート
導電体層は、前記第１のゲート絶縁体層上に配置され、
前記ゲート導電体層上に配置された第２のゲート絶縁体
層を備え、前記第２のタイプのモット・チャネル層は、
前記第２のゲート絶縁体層上に配置され、前記第２の導
電層は、前記第２のタイプのモット・チャネル層上に配
置されていることを特徴とする（３６）に記載の相補型
電界効果トランジスタ構造。 （３８） 前記第１のタイプのモット・チャネル層、お
よび前記第２のタイプのモット・チャネル層は、電界の
存在下で導電率を変えることを特徴とする（３３）に記
載の相補型電界効果トランジスタ構造。 （３９） 前記相補型電界効果トランジスタ構造を形成
するために、前記第１のタイプの電界効果トランジスタ
および前記第２のタイプの電界効果トランジスタは、接
続されていることを特徴とする（３３）に記載の構造。 （４０） 第１および第２の部分を有する基板と、前記
基板の前記第１の部分を覆って配置された第１のタイプ
のモット・チャネル層とを備え、前記基板の前記第２の
部分を覆って配置された第２のタイプのモット・チャネ
ル層と、前記第１のタイプのモット・チャネル層は、前
記第２のタイプのモット・チャネル層に相補的であるこ
とを特徴とする相補型電界効果トランジスタ構造。 （４１） 前記第１のタイプのモット・チャネル層、お
よび前記第２のタイプのモット・チャネル層は、電界の
存在下で導電率を変えることを特徴とする（４０）に記
載の相補型電界効果トランジスタ構造。 （４２） 前記第１のタイプのモット・チャネル層、お
よび前記第２のタイプのモット・チャネル層は、相補型
電界効果トランジスタの相補チャネル領域を構成するこ
とを特徴とする（４０）に記載の相補型電界効果トラン
ジスタ構造。 （４３） 前記第１のタイプのモット・チャネル層に接
続された第１のドレイン領域および第１のソース領域
と、前記第１のタイプのモット・チャネル層に近接した
第１のゲート導電体領域と、前記第２のタイプのモット
・チャネル層に接続された第２のドレイン領域および第
２のソース領域と、前記第２のタイプのモット・チャネ
ル層に近接した第２のゲート導電体領域とを備え、前記
第１のソース領域，前記第１のドレイン領域，前記第１
のゲート導電体領域，および前記第１のタイプのモット
・チャネル層は、第１のタイプの電界効果トランジスタ
を構成し、前記第２のソース領域，前記第２のドレイン
領域，前記第２のゲート導電体領域，および前記第２の
タイプのモット・チャネル層は、第２のタイプの電界効
果トランジスタを構成することを特徴とする（４０）に
記載の相補型電界効果トランジスタ構造。
【図面の簡単な説明】
【図１】この発明による部分的に完成したトランジスタ
の断面図である。
【図２】この発明による部分的に完成したトランジスタ
の断面図である。
【図３】この発明による部分的に完成したトランジスタ
の断面図である。
【図４】この発明による完成したトランジスタの断面図
である。
【図５】この発明の第２の実施の形態による部分的に完
成したトランジスタの断面図である。
【図６】この発明の第２の実施の形態による部分的に完
成したトランジスタの断面図である。
【図７】この発明の第２の実施の形態による部分的に完
成したトランジスタの断面図である。
【図８】この発明の第２の実施の形態による部分的に完
成したトランジスタの断面図である。
【図９】この発明の第２の実施の形態による部分的に完
成したトランジスタの断面図である。
【図１０】この発明の第２の実施の形態による完成した
トランジスタの断面図である。
【図１１】この発明の好適な製造方法を示す流れ図であ
る。
【図１２】この発明の好適な製造方法を示す流れ図であ
る。
【図１３】従来のＭｏｔｔＦＥＴデバイスの断面図であ
る。
【符号の説明】
１０１ ペロブスカイト酸化物基板 １０２，５０２ アライメント・マーク １０３，５０３，６０１ 剥離層 １０４ 導電性酸化物層 １０５ ゲート絶縁体 １０６，１０７，６０２，８０１ モット転移チャネル
層 ２０１，２０２，４０５，４０６，５０５，６０４，１
００１，２０１０，バイア ２０３ チャネル領域 ３０１，３０１０ 導電路 ３０２，３０３ メタライゼーション ４０１ バインダ／充填剤 ４０２ 上部基板 ４０３ ギャップ ４０４ ｎチャネル領域 ４０７ 金属コンタクト ４０９ コンタクト ４１１ ドレイン ４１２ ゲート ５０１ 基板 ６０３，８０２ 絶縁体層 ７０１ 露出した基板領域 １００２ ゲート電極 １３００ ゲート酸化物層 １３０１ 導電体基板 １３０２ 転移チャネル １３０３ 電極 １３０４ 分離トレンチ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 アレジャンドロ・ジー・シュロット アメリカ合衆国 10011 ニューヨーク 州 ニューヨーク エイピーティー ナ インビー ウェスト トゥエルフス ス トリート 175 (72)発明者 ブルース・エイ・スコット アメリカ合衆国 10570 ニューヨーク 州 プレザントヴィル ディアフィール ド レーン 10 (56)参考文献 特開 平６−151987（ＪＰ，Ａ) 特開 平６−5939（ＪＰ，Ａ) 特開 平４−359562（ＪＰ，Ａ) 特開 平３−79081（ＪＰ，Ａ) 特開 平９−129839（ＪＰ，Ａ) Ａｐｐｌ． Ｐｈｙｓ． Ｌｅｔ ｔ．，Ｖｏｌ．73， Ｎｏ．６, （1998），Ｐ780−782 (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/092 H01L 21/8238 H01L 29/78 H01L 21/336 H01L 39/00

Claims (25)

    (57)【特許請求の範囲】
  1. 【請求項１】相補型電界効果トランジスタ構造を製造す
    る方法において、 基板上に剥離層を形成する工程と、 前記剥離層の上部に第１のタイプのモット・チャネル層
    を形成する工程と、 前記剥離層及び前記基板を剥離する工程と、 前記第１のタイプのモット・チャンネル層の上にバイン
    ダもしくは充填剤を介して基板を接合する工程と、 前記第１のタイプのモット・チャネル層に近接した第２
    のタイプのモット・チャネル層を形成する工程とを含
    み、 前記第１のタイプのモット・チャネル層は、前記第２の
    タイプのモット・チャネル層に相補的である、 ことを特徴とする製造方法。
  2. 【請求項２】前記第１のタイプのモット・チャネル層に
    近接した第１のソース領域，第１のドレイン領域，およ
    び第１のゲート導電体領域を形成する工程と、 前記第２のタイプのモット・チャネル層に近接した第２
    のソース領域，第２のドレイン領域，および第２のゲー
    ト導電体領域を形成する工程とを含み、 前記第１のソース領域，前記第１のドレイン領域，前記
    第１のゲート導電体領域，および第１のタイプのモット
    ・チャネル層は、第１のタイプの電界効果トランジスタ
    を構成し、 前記第２のソース領域，前記第２のドレイン領域，前記
    第２のゲート導電体領域，および第２のタイプのモット
    ・チャネル層は、前記第１のタイプの電界効果トランジ
    スタに電気的に接続する第２のタイプの電界効果トラン
    ジスタを構成することを特徴とする請求項１記載の製造
    方法。
  3. 【請求項３】相補型電界効果トランジスタ構造を製造す
    る方法において、 上側および基板側を有する積層構造を形成する工程を含
    み、前記上側は、第１のタイプのモット・チャネル層を
    有し、前記基板側は、第２のタイプのモット・チャネル
    層を有し、 前記上側の第１の導電層内に、第１のソース領域および
    第１のドレイン領域を形成する工程と、 前記基板側の第２の導電層内に、第２のソース領域およ
    び第２のドレイン領域を形成する工程と、 前記第１のタイプのモット・チャネル層と前記第２のタ
    イプのモット・チャネル層との間に配置され、それらか
    ら絶縁されるゲート導電体層内に、第１のゲート導電体
    領域および第２のゲート導電体領域を形成する工程とを
    含み、 前記第１のソース領域，前記第１のドレイン領域，前記
    第１のゲート導電体領域，および前記第１のタイプのモ
    ット・チャネル層は、第１のタイプの電界効果トランジ
    スタを構成し、前記第２のソース領域，前記第２のドレ
    イン領域，前記第２のゲート導電体領域，および前記第
    ２のタイプのモット・チャネル層は、第２のタイプの電
    界効果トランジスタを構成することを特徴とする製造方
    法。
  4. 【請求項４】前記第１のソース領域および前記第１のド
    レイン領域を形成する工程は、 前記第１のタイプのモット・チャネル層に近接した第１
    の導電層を形成する工程と、 前記第１のゲート導電体領域に対向する前記第１の導電
    層内に、第１の絶縁体領域を形成する工程とを含み、 前記第１のソース領域および前記第１のドレイン領域
    は、前記第１の絶縁体領域の反対側の前記第１の導電層
    内の領域であることを特徴とする請求項１〜３のいずれ
    か１項記載の製造方法。
  5. 【請求項５】前記第２のソース領域および前記第２のド
    レイン領域を形成する工程は、 前記第２のタイプのモット・チャネル層に近接した第２
    の導電層を形成する工程と、 前記第２のゲート導電体に対向する前記第２の導電層内
    に、第２の絶縁体領域を形成する工程とを含み、 前記第２のソース領域および前記第２のドレイン領域
    は、前記第２の絶縁体領域の反対側の前記第２の導電層
    内の領域であることを特徴とする請求項４記載の製造方
    法。
  6. 【請求項６】前記第１のゲート導電体領域を形成する工
    程、および前記第２のゲート導電体領域を形成する工程
    は、 前記第１のタイプのモット・チャネル層、および第２の
    タイプのモット・チャネル層から絶縁され、それらの間
    に配置されるゲート導電体層を形成する工程を含み、前
    記第１の導電層および前記第２の導電層の各々は、前記
    第１のタイプのモット・チャネル層および前記第２のタ
    イプのモット・チャネル層の、前記ゲート導電体層とは
    反対側にあり、 前記ゲート導電体層内に、第１の絶縁体領域の対及び第
    ２の絶縁体領域の対を形成する工程を含み、 前記第１のゲート導電体領域は、前記第１の絶縁体領域
    対の間の前記ゲート導電体層の領域であり、前記第１の
    ソース領域および前記第１のドレイン領域に対向し、お
    よびそれらの間に配置され、 前記第２のゲート導電体領域は、前記第２の絶縁体領域
    対の間の前記ゲート導電体層の領域であり、前記第２の
    ソース領域および前記第２のドレイン領域に対向し、お
    よびそれらの間に配置されていることを特徴とする請求
    項５記載の製造方法。
  7. 【請求項７】前記第１の導電層として、第１の導電性酸
    化物層を形成する工程と、 前記第１の導電性酸化物層上に、前記第１のタイプのモ
    ット・チャネル層を形成する工程と、 前記第１のタイプのモット・チャネル層上に第１のゲー
    ト絶縁体層を形成する工程と、 前記第１のゲート絶縁体層上に、前記ゲート導電体層と
    して第２の導電性酸化物層を形成する工程と、 前記第２の導電性酸化物層上に、第２のゲート絶縁体層
    を形成する工程と、 前記第２のゲート絶縁体層上に前記第２のタイプのモッ
    ト・チャネル層を形成する工程と、 前記第２のタイプのモット・チャネル層上に、前記第２
    の導電層として第３の導電性酸化物層を形成する工程と
    をさらに含むことを特徴とする請求項６記載の製造方
    法。
  8. 【請求項８】前記積層構造を形成する工程の前に、基板
    上に剥離層を形成する工程と、 前記第１のソース領域および第１のドレイン領域を形成
    する工程の後であって前記第２のソース領域および第２
    のドレイン領域を形成する工程の前に、前記剥離層及び
    前記基板を剥離する工程と、第１のタイプのモット・チ
    ャンネル層の上にバインダもしくは充填剤を介して基板
    を接合する工程と、 をさらに含むことを特徴とする請求項３〜７のいずれか
    １項記載の方法。
  9. 【請求項９】相補型電界効果トランジスタ構造を製造す
    る方法において、 基板上に剥離層を形成する工程と、 前記基板の第１の部分を露出させ、前記基板の第２の部
    分を残すために、前記剥離層の第１の部分を除去する工
    程と、 前記基板の第１の部分を覆う第１のタイプのモット・チ
    ャネル層を形成する工程と、 前記基板の前記第２の部分を露出させるために、前記剥
    離層の第２の部分を除去する工程と、 基板の第２の部分を覆う第２のタイプのモット・チャネ
    ル層を形成する工程とを含み、前記第１のタイプのモッ
    ト・チャネル層は、前記第２のタイプのモット・チャネ
    ル層に相補的であることを特徴とする製造方法。
  10. 【請求項１０】前記第１のタイプのモット・チャネル層
    に接続された第１のドレイン領域および第１のソース領
    域を形成する工程と、 前記第１のタイプのモット・チャネル層に近接した第１
    のゲート導電体領域を形成する工程と、 前記第２のタイプのモット・チャネル層に接続された第
    ２のドレイン領域および第２のソース領域を形成する工
    程と、 前記第２のタイプのモット・チャネル層に近接した第２
    のゲート導電体領域を形成する工程とを含み、 前記第１のソース領域，前記第１のドレイン領域，前記
    第１のゲート導電体領域，および前記第１のタイプのモ
    ット・チャネル層は、第１のタイプの電界効果トランジ
    スタを構成し、前記第２のソース領域，前記第２のドレ
    イン領域，前記第２のゲート導電体領域，および前記第
    ２のタイプのモット・チャネル層は、第２のタイプの電
    界効果トランジスタを構成することを特徴とする請求項
    ９記載の製造方法。
  11. 【請求項１１】集積回路デバイスを製造する方法におい
    て、 基板上に剥離層を形成する工程と、 前記基板の第１の部分を露出させ、前記基板の第２の部
    分を残すために、前記剥離層の第１の部分を除去する工
    程と、 前記基板の前記第１の部分を覆う第１のタイプのモット
    ・チャネル層の第１の部分、および前記剥離層の前記第
    ２の部分を覆う前記第１のタイプのモット・チャネル層
    の第２の部分を形成する工程と、 前記第１のタイプのモット・チャネル層の前記第１の部
    分を覆う第１の絶縁体層の第１の部分、および前記第１
    のタイプのモット・チャネル層の前記第２の部分を覆う
    前記第１の絶縁体層の第２の部分を形成する工程と、 前記第１のタイプのモット・チャネル層の前記第２の部
    分と、前記第１の絶縁体層の前記第２の部分とを剥離
    し、前記基板の前記第２の部分を露出させるために、前
    記剥離層の前記第２の部分を除去する工程と、 前記第１の絶縁体層の前記第１の部分を覆う第２のタイ
    プのモット・チャネル層の第１の部分と、前記基板の前
    記第２の部分を覆う前記第２のタイプのモット・チャネ
    ル層の第２の部分とを形成する工程と、 前記第２のタイプのモット・チャネル層の前記第１の部
    分を覆う第２の絶縁体層の第１の部分と、前記第２のタ
    イプのモット・チャネル層の前記第２の部分を覆う前記
    第２の絶縁体層の第２の部分とを形成する工程と、 前記第２の絶縁体の第１の部分と、前記第２のタイプの
    モット・チャネル層の前記第１の部分とを除去する工程
    とを含むことを特徴とする製造方法。
  12. 【請求項１２】前記剥離層の前記第２の部分を除去する
    工程の前に、前記第１の絶縁体の第１の部分，および前
    記第１のタイプのモット・チャネル層の前記第１の部分
    と、前記第１の絶縁体の前記第２の部分，前記第１のタ
    イプのモット・チャネル層の前記第２の部分，および前
    記剥離層の前記第２の部分との間にバイアを形成する工
    程をさらに含むことを特徴とする請求項９〜１１のいず
    れか１項記載の製造方法。
  13. 【請求項１３】前記第２の絶縁体の前記第１の部分、お
    よび前記第２のタイプのモット・チャネル層の前記第１
    の部分を除去する工程は、ドライ・リソグラフィ・パタ
    ーン・エッチング，ウエット・リソグラフィ・パターン
    ・エッチング，および化学機械研磨のうちの１つの方法
    より成ることを特徴とする請求項９〜１２のいずれか１
    項記載の製造方法。
  14. 【請求項１４】前記剥離層を形成する工程の前に、基板
    上にアライメント・マークを形成する工程を含むことを
    特徴とする１〜１３のいずれか１項記載の製造方法。
  15. 【請求項１５】前記剥離層を形成する工程の前に、基板
    上に電極を形成する工程を含むことを特徴とする請求項
    ９〜１４のいずれか１項記載の方法。
  16. 【請求項１６】上側および基板側を有する積層構造を備
    え、前記上側は、第１のタイプのモット・チャネル層を
    有し、前記基板側は、第２のタイプのモット・チャネル
    層を有し、 前記第１のタイプのモット・チャネル層は、前記第２の
    タイプのモット・チャネル層に相補的であり、 前記第１のタイプのモット・チャネル層の領域と前記第
    ２のタイプのモット・チャネル層の領域が、夫々、絶縁
    体が充填された１対のバイアに挟まれた領域に在る、 ことを特徴とする相補型電界効果トランジスタ構造。
  17. 【請求項１７】前記第１のタイプのモット・チャネル層
    に近接した第１のソース領域，第１のドレイン領域，お
    よび第１のゲート導電体領域と、 前記第２のタイプのモット・チャネル層に近接した第２
    のソース領域，第２のドレイン領域，および第２のゲー
    ト導電体領域とを備え、 前記第１のソース領域，前記第１のドレイン領域，前記
    第１のゲート導電体領域，および第１のタイプのモット
    ・チャネル層は、第１のタイプの電界効果トランジスタ
    を構成し、 前記第２のソース領域，前記第２のドレイン領域，前記
    第２のゲート導電体領域，および第２のタイプのモット
    ・チャネル層は、前記第１のタイプの電界効果トランジ
    スタに電気的に接続する第２のタイプの電界効果トラン
    ジスタを構成することを特徴とする請求項１６記載の相
    補型電界効果トランジスタ構造。
  18. 【請求項１８】上側および基板側を有する積層構造を備
    え、前記上側は、第１のタイプのモット・チャネル層を
    有し、前記基板側は、第２のタイプのモット・チャネル
    層を有し、 第１のソース領域および第１のドレイン領域を有する、
    前記上側の第１の導電層と、 第２のソース領域および第２のドレイン領域を有する、
    前記基板側の第２の導電層と、 前記第１のタイプのモット・チャネル層と前記第２のタ
    イプのモット・チャネル層との間に配置され、それらか
    ら絶縁されるゲート導電体層とを備え、前記ゲート導電
    体層は、第１のゲート導電体領域および第２のゲート導
    電体領域を有し、 前記第１のソース領域，前記第１のドレイン領域，前記
    第１のゲート導電体領域，および前記第１のタイプのモ
    ット・チャネル層は、第１のタイプの電界効果トランジ
    スタを構成し、前記第２のソース領域，前記第２のドレ
    イン領域，前記第２のゲート導電体領域，および前記第
    ２のタイプのモット・チャネル層は、第２のタイプの電
    界効果トランジスタを構成することを特徴とする相補型
    電界効果トランジスタ構造。
  19. 【請求項１９】前記第１のソース領域および前記第１の
    ドレイン領域は、 前記第１のタイプのモット・チャネル層に近接した第１
    の導電層と、 前記第１のゲート導電体領域に対向する前記第１の導電
    層内の第１の絶縁体領域とを備え、 前記第１のソース領域および前記第１のドレイン領域
    は、前記第１の絶縁体領域の反対側の前記第１の導電層
    内の領域であることを特徴とする請求項１７〜１８のい
    ずれか１項記載の相補型電界効果トランジスタ構造。
  20. 【請求項２０】前記第２のソース領域および前記第２の
    ドレイン領域は、 前記第２のタイプのモット・チャネル層に近接した第２
    の導電層と、 前記第２のゲート導電体に対向する前記第２の導電層内
    の第２の絶縁体領域とを備え、前記第２のソース領域お
    よび前記第２のドレイン領域は、前記第２の絶縁体領域
    の反対側の前記第２の導電層内の領域であることを特徴
    とする請求項１９記載の相補型電界効果トランジスタ構
    造。
  21. 【請求項２１】前記第１のゲート導電体領域および前記
    第２のゲート導電体領域は、 前記第１のタイプのモット・チャネル層、および第２の
    タイプのモット・チャネル層から絶縁され、それらの間
    に配置されたゲート導電体層を備え、前記第１の導電層
    および前記第２の導電層の各々は、前記第１のタイプの
    モット・チャネル層および前記第２のタイプのモット・
    チャネル層の、前記ゲート導電体層とは反対側にあり、 前記ゲート導電体層内の第１の絶縁体領域の対及び第２
    の絶縁体領域の対を備え、 前記第１のゲート導電体領域は、前記第１の絶縁体領域
    対の間の前記ゲート導電体層の領域であり、前記第１の
    ソース領域および前記第１のドレイン領域に対向し、お
    よびそれらの間に配置され、 前記第２のゲート導電体領域は、前記第２の絶縁体領域
    対の間の前記ゲート導電体層の領域であり、前記第２の
    ソース領域および前記第２のドレイン領域に対向し、お
    よびそれらの間に配置されていることを特徴とする請求
    項１９記載の相補型電界効果トランジスタ構造。
  22. 【請求項２２】前記第１の導電層，前記第２の導電層，
    および前記ゲート導電体層は、導電性酸化物層から成
    り、前記第１のタイプのモット・チャネル層は、前記第
    １の導電層上に配置され、前記相補型電界効果トランジ
    スタ構造は、さらに、 前記第１のタイプのモット・チャネル層上に配置された
    第１のゲート絶縁体層を備え、前記ゲート導電体層は、
    前記第１のゲート絶縁体層に配置され、 前記ゲート導電体層上に配置された第２のゲート絶縁体
    層を備え、前記第２のタイプのモット・チャネル層は、
    前記第２のゲート絶縁体層上に配置され、前記第２の導
    電層は、前記第２のタイプのモット・チャネル層上に配
    置されていることを特徴とする請求項２１記載の相補型
    電界効果トランジスタ構造。
  23. 【請求項２３】基板の第１の部分に形成された第１のド
    レイン電極及びソース電極と、 前記基板の前記第１の部分及び前記第１のドレイン電極
    及びソース電極を覆って配置された第１のタイプのモッ
    ト酸化物層と、 前記第１のドレイン電極及びソース電極に夫々接続さ
    れ、前記第１のタイプのモット酸化物層を貫通して形成
    された第１の導電性ビアの対と、 前記基板の第２の部分に形成された第２のドレイン電極
    及びソース電極と、 前記基板の前記第２の部分及び前記第２のドレイン電極
    及びソース電極を覆って配置された第２のタイプのモッ
    ト酸化物層と、 前記第２のドレイン電極及びソース電極に夫々接続さ
    れ、前記第２のタイプのモット酸化物層を貫通して形成
    された第２の導電性ビアの対と、 を備え、前記第１のタイプのモット酸化物と、前記第２
    のタイプのモット酸化物とは相補型であり、且つ、前記
    第１のタイプのモット酸化物層と、前記第２のタイプの
    モット酸化物層とが互いに隣接していることを特徴とす
    る相補型電界効果トランジスタ構造。
  24. 【請求項２４】前記第１のタイプのモット酸化物層の上
    に形成された第１のゲート導電体層と、 前記第２のタイプのモット酸化物層の上に形成された第
    ２のゲート導電体層とをさらに備え、 前記第１の導電性ビアの対は前記第１のゲート導電体層
    を貫通し、及び前記第２の導電性ビアの対は前記第２の
    ゲート導電体層を貫通していることを特徴とする請求項
    ２３記載の相補型電界効果トランジスタ構造。
  25. 【請求項２５】基板上にアライメント・マークを備える
    請求項１６〜２４のいずれか１項記載の相補型電界効果
    トランジスタ構造。
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