JPH01308086A - 固体電子装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 電子回路装置、特に半導体層を介して超電導体間に流れ
る電流を半導体層に接するゲート電極に印加する電圧に
よって制御する縦型の超電導トランジスタに関し、 高精度の微細加工波４４ｉによらずに、容易に且つ高精
度に微細チャネル領域が形成できる素子構造を提供する
ことを目的とし、 第１の超電導体薄膜と中間絶縁膜と第２の超電導体薄膜
とが順次積層されてなる積層膜の側面に接して、該第１
及び第２の超電導体に対しポテンシャル障壁を有する半
導体よりなる半導体層を設け、且つ該半導体層上に該第
１、第２の超電導体薄膜間に流れる電流を制御するゲー
ト電極を設けて構成する。

〔産業上の利用分野〕

本発明は電子回路装置、特に半導体層を介して超電導体
間に流れる電流を半導体層に接するゲート電極に印加す
る電圧によって制御する縦型の超電導トランジスタに関
する。

近年の情報・通信分野の著しい進歩に対して、より速い
処理速度を有するコンピュータないしは通信システムが
要求されつつあるが、これらの要求を満たすためには従
来の半導体素子では応答速度に限界があり、更に高速な
新たな機能素子が必要になってくる。そして前記高速機
能素子の一つとしてソースとドレインを超電導体で構成
したいわゆる超電導トランジスタが注目されている。

〔従来の技術〕

従来の超電導トランジスタは、例えば第７図に示すよう
に、ソース（Ｓ）となる第１の超電導体５１とドレイン
（０）となる第２の超電導体５２の対向する先端部が、
所定の微小間隔ｌを隔てて半導体層５３上に直に接して
配設され、且つ半導体層５３の背面にゲート（Ｇ）電極
５５が配設されてなり、ゲート電極５５に加える電圧に
より第１、第２の超電導体５１．５２間のギャップｅの
部分に滲み出している波動関数の重なり量を変えて第１
、第２の超電導体５１．５２間に流れる超電導電流を制
御することで３端子動作を実現する構成を有し、図示の
ような横型の構造を有していた。（５４はゲート絶縁膜
、５６はフィールド絶縁膜） 〔発明が解決しようとする課題〕 そのため、上記従来の超電導トランジスタにおいては、
超電導を実現するために平面上にソースとなる超電導体
５１とドレインとなる超電導体５２とを極めて狭い間隔
ｌで離間して配置する必要があり、高精度の微細加工技
術が不可欠であった。また上記ギャップβは超電導体の
量子のコヒーレンス長とほぼ等しい大きさに設定しなけ
ればならないため、量子のコヒーレンス長が極度に小さ
くなるセラミック系やビスマス系の高温超電導材料を用
いる場合、その製造が極めて困難になるという問題があ
った。

そこで本発明は、高精度の微細加工技術によらずに、容
易に且つ高精度に微細チャネル領域が形成できる素子構
造を提供することを目的とする。

〔課題を解決するための手段〕

第１図は本発明の原理図である。

図において、ｌは絶縁基体、２は例えばドレインとなる
第１の超電導体薄膜、３はソース−ドレイン間を分離す
る中間絶縁膜、４は例えばソースとなる第２の超電導体
薄膜、５は上部絶縁膜、６は超電導体のフェルミレベル
をバンドギャップ内に含む半導体層、７はゲート絶縁膜
、８はゲート電極を示す。

上記課題は、第１の超電導体薄膜（２）と中間絶縁膜（
３）と第２の超電導体薄膜（４）とが順次積層されてな
る積層膜の側面に接して、該第１及び第２の超電導体に
対しポテンシャル障壁を有する半導体よりなる半導体層
（６）を設け、且つ該半導体層（６）上に該第１、第２
の超電導体薄膜（２）　、（４）間に流れる電流を制御
するゲート電極（８）を設けてなる本発明による固体電
子装置によって解決される。

〔作　用〕

即ち本発明においては、その原理を示す第１図のように
絶縁基体（１）上に例えばドレインとなる第１の超電導
体薄膜（２）とソース−ドレイン間を分離する中間絶縁
膜（３）とソースとなる第２の超電導体薄膜（４）とを
順次積層し、この積層膜の切断端面に前記超電導体に対
しポテンシャル障壁を形成し、且つ超電導体からの量子
の滲み出しを生ずる半導体層（６）を被着し、この半導
体層（６）の前記絶縁膜（３）の側面に接する領域に超
電導体薄膜（２）　、（４）からの量子の滲み出しによ
るチャネルが形成されるようにした。これによってチャ
ネル長（Ｌ）が実効的に第１、第２の超電導体膜（２）
、（４）間の絶縁膜（３）の厚さ（１）　と等しくなる
。

従って、絶縁膜３の厚さ（仁）によりチャネル長（Ｌ）
が制御できるので、数１００　人レベルの短チャネル長
の実現が可能になり、セラミック等の高温超電導体を用
いた高速超電導トランジスタが実現できる。

（実施例〕 以下本発明を、図示実施例により具体的に説明する。

第２図は本発明の第１の一実施例の模式側断面図、第３
図（ａ）〜（ｅ）は同実施例の製造方法の工程断面図、
第４図は本発明の第２の実施例の要部側断面図、第５図
は本発明の第３の実施例の要部側断面図、第６図は本発
明第４の実施例の要部側断面図である。

全図を通じ同一対象物は同一符合で示す。

本発明の一実施例を示す第２図において、１１は絶縁膜
等よりなる絶縁基体、１２はイツトリウム・バリウム・
銅酸化物（ＹＢａＣｕＯ）を成分とし例えばドレイン領
域となる厚さ０．２〜０．５　μｍ程度の第１のセラミ
ック超電導体膜、１３は二酸化シリコン（ＳｉＯ２）等
よりなる厚さ２００〜１０００人程度の中間線程度膜、
１４はＹＢａＣｕＯを成分とし例えばソース領域となる
厚さ０．２〜０．５μｍ程度の第２のセラミック超電導
体膜、１５はＳｉＯ２等よりなる厚さ０．３〜０．５μ
ｍ程度の上部絶縁膜、１６は上部絶縁膜、第２のセラミ
ック超電導体膜、中間絶縁膜、第１のセラミック超電導
体膜を貫いて絶縁基体１１面に達する開孔、１７は多結
晶または非晶質のｎ型Ｓｉよりなる厚さ０．３〜０．５
μｍ程度の半導体層パターン、Ｉ８はアルミニウム（Ａ
１）等よりなり半導体層との間にショットキバリアを形
成するゲート電極、１９は被覆絶縁膜、２〇八、２０Ｂ
、２０Ｃはコンタクト窓、２１はへＩ等よりなるドレイ
ン配線、２２は同じくゲート配線、２３は同じくソース
配線を示す。

この構造においては、開孔１６の側面に表出している中
間絶縁膜１３の端面に接する領域の半導体層１７内に第
１のセラミック超電導体膜１２及び第２のセラミック超
電導体膜１４から滲み出した量子により超電導チャネル
領域ｃｈが形成され、これによって相互間に電圧が印加
されている第１のセラミック超電導体膜１２と第２のセ
ラミック超電導体膜１４の間に超電導電流が流れる。そ
してゲート電極２２に印加するバイアス電圧により上記
量子の滲み出し量を制御することによって１のセラミッ
ク超電導体膜１２即ちドレインと第２のセラミック超電
導体膜１４即ちソース間に流れる超電導電流の制御がな
され３端子動作の超電導トランジスタが成立する。

次いで上記超電導トランジスタの製造方法を、工程断面
図を参照して説明する。

第３図（ａｌ参照 図示しないＳｉ基板等の上に形成した厚さ１〜２μｍ程
度の５ｉ０２膜等からなる絶縁基体１１上にスパッタ法
、真空蒸着力、イオンクラスタビーム法等により厚さ０
．２〜０．５μｍ程度のＹＢａＣｕＯよりなる第１のセ
ラミック超電導体膜１２を形成し、次いでＣｖＤ法或い
はスパッタ法によりＳｉＯ□等よりなる厚さ２００〜１
０００人程度の中間絶程度１３を形成し、次いで第１の
セラミック超電導体膜１２と同様の方法で厚さ０．２〜
０．５　μｍ程度のＹＢａＣｕＯよりなる第２のセラミ
ック超電導体膜１４を形成し、次いでＣＶＤ法によりＳ
ｉｎｇ等よりなる厚さ０．３〜０．５　μｍ程度の上部
絶縁膜１５を形成する。

第３図（ｂｌ参照 次いでゲート領域となる部分２４に図示しないレジスト
膜をマスクにしアルゴン（八ｒ）イオンによるイオンビ
ームエツチング法等により第２の超電導体膜１４、中間
絶縁膜１３、及び第１のセラミック超電導体膜１２を貫
通し絶縁基体１１面を表出する例えば２μｍ口程度の開
孔１６を形成する。

第３図（Ｃ１参照 次いでＣＶＯ法により上記開孔１６の内面を含む上部絶
縁膜１５上に、チャネルを構成するｎ型の多結晶或いは
非晶質Ｓｉよりなる厚さ０．３〜０．５μｍ程度の半導
体層１１７を形成し、次いでスバ・ツタ法等により該半
導体層１１７上にゲート電極となる厚さ０．５μｍ程度
のＡ１層１１８を形成する。

第３図（ｄｌ参照 次いで通常のフォＩ・リソグラフィ手段により上記Ａ１
層１１８及び半導体層１１７をパターニングし、チャネ
ルを構成する半導体層パターン１７及びゲート電極１８
を形成する。

第３図（ｅ）参照 次いで例えばイオンビームエツチング手段を用いるフォ
トリソグラフィを繰り返して、図示のように第１のセラ
ミック超電導体膜１２、中間絶縁膜１３、第２のセラミ
ック超電導体膜１４、上部絶縁膜１５の端部を図示のよ
うな階段状に形成する。

第２図参照 次いでＣＶＤ法により上記基板上に厚さ１μｍ程度の被
覆絶縁膜１９を形成し、次いでリアクティブイオンエツ
チングを用いる通常のフォトリソグラフィ手段により上
記被覆絶縁膜１９に第１のセラ　・ミンク超電導体膜Ｉ
２を表出するコンタクト窓２ｏＡ、第２のセラミック超
電導体膜１４を表出するコンタクト窓２０Ｃ１及びゲー
ト電極１８を表出するコンタクト窓２０Ｂを形成し、通
常の電極配線の形成手段によりこれらコンタクト窓上に
八１よりなるドレイン配線２１、ソース配線２３、及び
ゲート配線２２をそれぞれ形成する。

第４図はＭＯＳゲートを用い第１の実施例を変形した第
２の実施例の要部を示したもので、図中２５はゲート絶
縁膜、２６ボリＳｉゲート電極を表している。

また第５図はチャネルが構成される半導体層に単結晶Ｓ
ｉ等の単結晶半導体層２７を用いた第３の実施例の要部
を示したもので、図中、１０は半導体基板、１１は絶縁
膜、２５はゲート絶縁膜、２６ポリＳｉゲート電極、１
１６は半導体基板面を表出する開孔、他の符号は第２図
と同一対称物を示している。

この構造はチャネルが構成される半導体層が結晶粒界が
な（均一な不純物濃度を有する単結晶半導体層２７で形
成されるので、超電導体膜と半導体層との界面のエネル
ギーギャップの分布が均一化されるのでより均一な特性
が得られる。なおゲートは第１図の例のようにＡ１電極
を用いたショットキゲートであってもよい。

更にまた第６図に示したのは半導体層に単結晶半導体層
２７を用い且つ簡略構造を有する第４の実施例である。

なお上記第３及び第４の実施例に用いられる単結晶半導
体層２７は開孔１１６の底部に表出している半導体基板
１０上への選択エピタキシャル成長によって形成される
。

また本実施例はＹＢａＣｕＯを基本とした超電導材料に
ついて説明したが、本発明には上記以外に旧５ｒＣａＣ
ｕＯからなる超電導材料や、或いは従来から知られてい
るＮｂＮ等の超電導材料が適用できることはいうまでも
ない。

Ｃ発明の効果〕 以上説明のように本発明によれば、積層された超電導体
薄膜を分離している中間絶縁膜の厚さがチャネル長とな
る縦型の超電導トランジスタが実現でき、従来の横型素
子に比べてよりチャネル長の短いスイッチング速度の速
い超電導トランジスタが得られる。

またチャネル長を安定して短く形成できるので、ソース
及びドレイン領域に量子の浸透長の短いセラミック系の
超電導材料を用いることが可能になり、高温動作が可能
な超電導トランジスタが実現できる。

【図面の簡単な説明】

第１図は本発明の原理図、 第２図は本発明の第１の一実施例の模式側断面図、 第３図（ａｌ〜（ｅｌは第１の実施例の製造方法の工程
断面図、 第４図は本発明の第２の実施例の要部側断面図、第５図
は本発明の第３の実施例の要部側断面図、第６図は本発
明の第４の実施例の要部側断面図、第７図は従来構造の
模式側断面図である。 図において、 ２は第１の超電導ボ膜、 ５は上部絶縁膜、 ６は半導体層、 ７はゲート絶縁膜、 ８はゲート電極、 Ｌはゲート長、 Ｅは中間絶縁膜の厚さ を示す。 木奢四ｎ原理図 第　１　区 しＬｌ＜　ｇ月の嘴５１σつ１１′力仁、ブタ・ｊσ７
オ莫〕入；イノ・ＩＰ［ｍう図番　２　図 木完朝醇１ｎ実枢合・堕製遭方法ｔＬ毘吋面図第　３　
　ｒｂ（でのｊ少 ハ　９月４ｒｎＴ坊セ３イタ１６ワ　埃（遣方３かュ〕
省？酊ｔｉ図第　３　　図　（そり２） 弗　４　図 木全ａ肪う９′ちり・１叫部訪の図 番５　図 木全朗ｆ）第４の賞記仲］ｎギ軒ｒｔｒｒｖ　図番　６
　区 すし未習１１ｎ棟民イ則順面区 第　７　図

Claims (1)

1. 【特許請求の範囲】 　第１の超電導体薄膜（２）と絶縁膜（３）と第２の超
   電導体薄膜（４）とが順次積層されてなる積層膜の側面
   に接して、該第１及び第２の超電導体に対してポテンシ
   ャル障壁を有する半導体よりなる半導体層（６）を設け
   、 且つ該半導体層（６）の前記積層膜に接しない面上に該
   第１、第２の超電導体薄膜（２）、（４）間に流れる電
   流を制御するゲート電極（８）を設けてなることを特徴
   とする固体電子装置。