JPS6123671B2 - - Google Patents
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- JPS6123671B2 JPS6123671B2 JP9350777A JP9350777A JPS6123671B2 JP S6123671 B2 JPS6123671 B2 JP S6123671B2 JP 9350777 A JP9350777 A JP 9350777A JP 9350777 A JP9350777 A JP 9350777A JP S6123671 B2 JPS6123671 B2 JP S6123671B2
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- 239000000758 substrate Substances 0.000 claims description 12
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
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Description
【発明の詳細な説明】
この発明は絶縁ゲート型半導体装置に関するも
のである。
のである。
従来、同一基体上に作製された複数個の絶縁ゲ
ート型半導体装置に於いてこれらの閾値電圧を
個々の各素子において変化させる方法として、例
えばイオン注入法による基体表面における不純物
濃度の制御、あるいはゲート絶縁膜厚の制御、さ
らにゲート絶縁膜物質の変更による誘電率の違い
の利用等の方法が知られている。
ート型半導体装置に於いてこれらの閾値電圧を
個々の各素子において変化させる方法として、例
えばイオン注入法による基体表面における不純物
濃度の制御、あるいはゲート絶縁膜厚の制御、さ
らにゲート絶縁膜物質の変更による誘電率の違い
の利用等の方法が知られている。
しかるにこれらの方法ではいづれも閾値電圧を
変化させる為に特別の工程を必要とし、従つて装
置の製造が難しく歩留り、信頼性面が好ましくな
いという欠点を有していた。
変化させる為に特別の工程を必要とし、従つて装
置の製造が難しく歩留り、信頼性面が好ましくな
いという欠点を有していた。
この発明の目的は先に述べた如き従来技術の欠
点に鑑みてなされたもので、製造工程を何ら変更
することなく、単に装置の設計形状を変化させた
だけで、同一基体内に於いて異なる 値電圧を得
ることを可能ならしめた絶縁ゲート型半導体装置
を提供することにある。
点に鑑みてなされたもので、製造工程を何ら変更
することなく、単に装置の設計形状を変化させた
だけで、同一基体内に於いて異なる 値電圧を得
ることを可能ならしめた絶縁ゲート型半導体装置
を提供することにある。
本願発明の半導体装置は、半導体基体の主平面
上に設けられた第一のゲート絶縁膜と、第一のゲ
ート絶縁膜上に設けられると共にそれより厚いフ
イルード絶縁膜上にまで延在する第一のゲート電
極と、第二のゲート電極に絶縁膜を介して少なく
とも一部立体交叉する部分を有する第二のゲート
電極とを備えることを特徴とする。本発明におい
ては、第一と第二のゲート電極を立体交叉して設
けたことにより所定の閾値電圧を得ることができ
る。とくに第１のゲート電極と第二のゲート電極
とが立体交叉する部分の面積を変化させることで
第二のゲート電極からみた装置の閾値電圧を可変
にするのが好ましいが、両ゲート間の間隔（絶縁
膜の厚さ）又は絶縁膜の性質を変えることによつ
て、またはこれと面積変化とを組み合せることに
よつても閾値電圧は可変にできる。勿論第一のゲ
ート電極をそのままゲート電極とした装置と第一
のゲート電極を浮遊ゲートとしこれも交叉する第
二のゲート電極をゲート電極とした装置との間で
閾値の相違をもたせることもできる。
上に設けられた第一のゲート絶縁膜と、第一のゲ
ート絶縁膜上に設けられると共にそれより厚いフ
イルード絶縁膜上にまで延在する第一のゲート電
極と、第二のゲート電極に絶縁膜を介して少なく
とも一部立体交叉する部分を有する第二のゲート
電極とを備えることを特徴とする。本発明におい
ては、第一と第二のゲート電極を立体交叉して設
けたことにより所定の閾値電圧を得ることができ
る。とくに第１のゲート電極と第二のゲート電極
とが立体交叉する部分の面積を変化させることで
第二のゲート電極からみた装置の閾値電圧を可変
にするのが好ましいが、両ゲート間の間隔（絶縁
膜の厚さ）又は絶縁膜の性質を変えることによつ
て、またはこれと面積変化とを組み合せることに
よつても閾値電圧は可変にできる。勿論第一のゲ
ート電極をそのままゲート電極とした装置と第一
のゲート電極を浮遊ゲートとしこれも交叉する第
二のゲート電極をゲート電極とした装置との間で
閾値の相違をもたせることもできる。
本発明によれば閾値電圧を浮遊（第一の）ゲー
ト電極と取出（第二の）ゲート電極との幾何学的
形状によつて任意に設定できるために同一基板内
に種々の閾値特性の素子を容易に形成することが
可能である。
ト電極と取出（第二の）ゲート電極との幾何学的
形状によつて任意に設定できるために同一基板内
に種々の閾値特性の素子を容易に形成することが
可能である。
以下本発明をその実施例につき図面を参照して
詳細に説明する。
詳細に説明する。
第１図の実施例を参照すると、この実施例の
MOS型電界効果トランジスタは比抵抗約10Ω−
cmのＰ型シリコン単結晶基体１にＮ型のソース領
域３、ドレイン領域４をそれぞれ設け、両領域間
の基体平面に厚さ約1000ÅのSiO2からなる第１
ゲート絶縁膜５を設けその上に多結晶シリコンよ
りなる第１ゲート電極（浮遊ゲート電極）６を設
けている。このトランジスタの活性領域周囲には
厚さ約２μのSiO2からなる厚いフイールド絶縁
膜９が設けられ、ソース、ドレイン領域上の
SiO2膜に設けたソース、ドレインコンタクト孔
１０，１１を通して厚さ約１μのＡからなるソ
ース、ドレイン引き出し電極１２，１３がソー
ス、ドレイン領域３，４にコンタクトするととも
にフイールド絶縁膜９上に伸びている。この構造
は周知の方法により形成できる。本実施例ではさ
らに、やはり周知の方法により浮遊ゲート電極６
がフイールド絶縁膜９上に延在する部分６′をも
つように延長されており、その全体が厚さ約1000
ÅのSiO2からなる第２ゲート絶縁膜７で覆わ
れ、浮遊ゲート電極の延長部６′上に第２ゲート
絶縁膜７を介して多結晶Siよりなる第２ゲート電
極（外部ゲート電極）８が形成されフイールド絶
縁膜９上に延長している。その表面を含め装置表
面はSiO2膜１６で覆われそれに外部ゲート電極
８へのコンタクト孔１４を設けてこの孔１４を通
して外部ゲート電極８とコンタクトする厚さ約１
μのＡからなる外部ゲート引き出し電極１５が
設けられる。
MOS型電界効果トランジスタは比抵抗約10Ω−
cmのＰ型シリコン単結晶基体１にＮ型のソース領
域３、ドレイン領域４をそれぞれ設け、両領域間
の基体平面に厚さ約1000ÅのSiO2からなる第１
ゲート絶縁膜５を設けその上に多結晶シリコンよ
りなる第１ゲート電極（浮遊ゲート電極）６を設
けている。このトランジスタの活性領域周囲には
厚さ約２μのSiO2からなる厚いフイールド絶縁
膜９が設けられ、ソース、ドレイン領域上の
SiO2膜に設けたソース、ドレインコンタクト孔
１０，１１を通して厚さ約１μのＡからなるソ
ース、ドレイン引き出し電極１２，１３がソー
ス、ドレイン領域３，４にコンタクトするととも
にフイールド絶縁膜９上に伸びている。この構造
は周知の方法により形成できる。本実施例ではさ
らに、やはり周知の方法により浮遊ゲート電極６
がフイールド絶縁膜９上に延在する部分６′をも
つように延長されており、その全体が厚さ約1000
ÅのSiO2からなる第２ゲート絶縁膜７で覆わ
れ、浮遊ゲート電極の延長部６′上に第２ゲート
絶縁膜７を介して多結晶Siよりなる第２ゲート電
極（外部ゲート電極）８が形成されフイールド絶
縁膜９上に延長している。その表面を含め装置表
面はSiO2膜１６で覆われそれに外部ゲート電極
８へのコンタクト孔１４を設けてこの孔１４を通
して外部ゲート電極８とコンタクトする厚さ約１
μのＡからなる外部ゲート引き出し電極１５が
設けられる。
すなわち本実施例においてはソース領域３、ド
レイン領域４間のチヤンネル領域２０上の第１絶
縁ゲート膜５上からフイールド絶縁膜９上へ延長
して設けられた浮遊ゲート電極６と、フイルード
絶縁膜９上において浮遊ゲート電極６′と第２ゲ
ート絶縁膜７を介して交叉する如く重なる外部ゲ
ート電極８とが設けられている。外部ゲート電極
８はそのまゝ他の素子へ延長する配線として用い
てもよいが、本実施例のようにこれとコンタクト
する外部ゲート引き出し電極８を設けこれを他の
素子への配線等に用いてもよい。
レイン領域４間のチヤンネル領域２０上の第１絶
縁ゲート膜５上からフイールド絶縁膜９上へ延長
して設けられた浮遊ゲート電極６と、フイルード
絶縁膜９上において浮遊ゲート電極６′と第２ゲ
ート絶縁膜７を介して交叉する如く重なる外部ゲ
ート電極８とが設けられている。外部ゲート電極
８はそのまゝ他の素子へ延長する配線として用い
てもよいが、本実施例のようにこれとコンタクト
する外部ゲート引き出し電極８を設けこれを他の
素子への配線等に用いてもよい。
第１図Ａを参照すると、本実施例のMOSトラ
ンジスタにおいて、浮遊ゲート電極６の第１ゲー
ト絶縁膜上の部分、即ち記号abcdで囲まれた部
分の面積をS1、外部ゲート電極８が浮遊ゲート電
極延長部６′と立体交叉する部分、即ちefghで囲
まれた部分の面積をS2とする。さらに第１ゲート
絶縁膜の厚さをd1、第２ゲート絶縁膜の厚さを
d2、SiO2膜の誘電率をεpxとおけば、浮遊ゲート
電極６と半導体基体１間の静電容量C1外部ゲー
ト電極８と浮遊ゲート電極６′間の静電容量C2は
それぞれ以下の如くになる。
ンジスタにおいて、浮遊ゲート電極６の第１ゲー
ト絶縁膜上の部分、即ち記号abcdで囲まれた部
分の面積をS1、外部ゲート電極８が浮遊ゲート電
極延長部６′と立体交叉する部分、即ちefghで囲
まれた部分の面積をS2とする。さらに第１ゲート
絶縁膜の厚さをd1、第２ゲート絶縁膜の厚さを
d2、SiO2膜の誘電率をεpxとおけば、浮遊ゲート
電極６と半導体基体１間の静電容量C1外部ゲー
ト電極８と浮遊ゲート電極６′間の静電容量C2は
それぞれ以下の如くになる。
C1＝εｐｘＳ１／ｄ１……(1) C2＝εｐｘＳ２／
ｄ２……(2) ただし、(1)式では、フイールド絶縁膜９は第１
ゲート絶縁膜５に比べ十分厚いのでフイールド部
に於ける静電容量を無視してある。
ｄ２……(2) ただし、(1)式では、フイールド絶縁膜９は第１
ゲート絶縁膜５に比べ十分厚いのでフイールド部
に於ける静電容量を無視してある。
ここで浮遊ゲート電極６からみたこのMOSト
ランジスタのゲート閾値電圧ＶTpは基体濃度、第
１ゲート絶縁膜厚、その他のプロセスパラメータ
で決定される。一方、外部ゲート電極８からみた
このMOSトランジスタの閾値電圧ＶTは、C1，
C2，ＶTpを用いて次の如く書けることは明らかで
ある。
ランジスタのゲート閾値電圧ＶTpは基体濃度、第
１ゲート絶縁膜厚、その他のプロセスパラメータ
で決定される。一方、外部ゲート電極８からみた
このMOSトランジスタの閾値電圧ＶTは、C1，
C2，ＶTpを用いて次の如く書けることは明らかで
ある。
ＶT＝Ｃ１＋Ｃ２／Ｃ２ＶTp ……(3)
この(3)式に、前記(1)，(2)式を代入整理すると
ＶT＝（１＋ｄ２Ｓ１／ｄ１Ｓ２）ＶTp ……(4)
となる。
この(4)式から明らかな様に、この発明による絶
縁ゲート型半導体装置では製造工程を何ら変更す
ることなく、単に浮遊ゲート電極と外部ゲート電
極との設計形状、即ちS1／S2を変化させるだけで
異る閾値電圧ＶTを得ることができ、さらに同一
基体内での複数の素子において個々のＶTも可変
できるものである。勿論S1／S2の変化に加えてま
たそれを変化させずにd2／d1を変化させても、第
一ゲート絶縁膜と第二ゲート絶縁膜とに異なる材
料を用いるようにしても異るＶTを得ることがで
きる。さらにあるトランジスタはＶTpを用い、他
のトランジスタはＶTを用いるようにしてこれら
トランジスタ間で閾値の差をもたせるようにして
もよい。
縁ゲート型半導体装置では製造工程を何ら変更す
ることなく、単に浮遊ゲート電極と外部ゲート電
極との設計形状、即ちS1／S2を変化させるだけで
異る閾値電圧ＶTを得ることができ、さらに同一
基体内での複数の素子において個々のＶTも可変
できるものである。勿論S1／S2の変化に加えてま
たそれを変化させずにd2／d1を変化させても、第
一ゲート絶縁膜と第二ゲート絶縁膜とに異なる材
料を用いるようにしても異るＶTを得ることがで
きる。さらにあるトランジスタはＶTpを用い、他
のトランジスタはＶTを用いるようにしてこれら
トランジスタ間で閾値の差をもたせるようにして
もよい。
第２図は本実施例の変形例を示すもので、ソー
ス領域３、ドレイン領域４およびチヤンネル領域
２０からなる素子領域外であつてかつフイールド
絶縁膜９の設けられていない領域上に浮遊ゲート
電極を延在６′させ、この領域上で外部ゲート電
極８を第２ゲート絶縁膜を介して交叉させるよう
にしたものである。
ス領域３、ドレイン領域４およびチヤンネル領域
２０からなる素子領域外であつてかつフイールド
絶縁膜９の設けられていない領域上に浮遊ゲート
電極を延在６′させ、この領域上で外部ゲート電
極８を第２ゲート絶縁膜を介して交叉させるよう
にしたものである。
なお、以上の実施例においては第１ゲート絶縁
膜および第２絶縁ゲート膜のいずれをも二酸化シ
リコン（SiO2）で形成したが、異なる絶縁膜やあ
るいは多層構造の絶縁膜を用いて誘電率を変化さ
せることにより、本発明の効果を一層助長させる
ことも良い。
膜および第２絶縁ゲート膜のいずれをも二酸化シ
リコン（SiO2）で形成したが、異なる絶縁膜やあ
るいは多層構造の絶縁膜を用いて誘電率を変化さ
せることにより、本発明の効果を一層助長させる
ことも良い。
本発明は、製造工程を何ら変更することなく、
単に装置の設計形状を変化させただけで、同一基
体内に於いても異る閾値電圧を得ることを可能な
らしめた絶縁ゲート型半導体装置実現せしめたも
のであり集積回路装置の様に、種々の異なる機能
を有する素子が特に種々の閾値特性の素子が同一
基体内に作製される必要がある場合に適用するこ
とにより性能の向上、素子数の減少等が可能で特
に有効である。ここで注意を要する点は本発明に
類似の構造を有する記憶装置が存在するが、これ
と本発明はその発想、効果、目的の点で全く異つ
たものであることであり、あくまで本発明装置は
設計形状の変化によつて閾値電圧を可変ならしめ
ているという思想を基本とするものである。
単に装置の設計形状を変化させただけで、同一基
体内に於いても異る閾値電圧を得ることを可能な
らしめた絶縁ゲート型半導体装置実現せしめたも
のであり集積回路装置の様に、種々の異なる機能
を有する素子が特に種々の閾値特性の素子が同一
基体内に作製される必要がある場合に適用するこ
とにより性能の向上、素子数の減少等が可能で特
に有効である。ここで注意を要する点は本発明に
類似の構造を有する記憶装置が存在するが、これ
と本発明はその発想、効果、目的の点で全く異つ
たものであることであり、あくまで本発明装置は
設計形状の変化によつて閾値電圧を可変ならしめ
ているという思想を基本とするものである。
上述の実施例は単に例示の為のものであり、本
発明がこれに限定されるものでないことは本文の
説明より明らかである。例えば装置各部の材料や
寸法を変更することもできるし、各部相互間の位
置関係の変更を可能である。又上記実施例ではＮ
チヤンネル型について説明したが、Ｐチヤンネル
型の場合にも全く同様に適用できる。あるいは
又、エンハンスメント形、デイプレツシヨン形の
いづれの動作モードを有する装置にも応用可能な
ことは明らかである。要するにこの明細書の特許
請求の範囲に示された如き本発明の精神と範囲を
逸脱することなく当業者は種々の改変をなすこと
ができる。
発明がこれに限定されるものでないことは本文の
説明より明らかである。例えば装置各部の材料や
寸法を変更することもできるし、各部相互間の位
置関係の変更を可能である。又上記実施例ではＮ
チヤンネル型について説明したが、Ｐチヤンネル
型の場合にも全く同様に適用できる。あるいは
又、エンハンスメント形、デイプレツシヨン形の
いづれの動作モードを有する装置にも応用可能な
ことは明らかである。要するにこの明細書の特許
請求の範囲に示された如き本発明の精神と範囲を
逸脱することなく当業者は種々の改変をなすこと
ができる。
第１図Ａ，ＢおよびＣはそれぞれ本発明の一実
施例による絶縁ゲート型半導体装置の平面図、第
１図Ａ，Ｂ−B′線に沿つた断面図、および第１図
Ａ，Ｃ−C′線に沿つた断面図である。第２図は
第１図Ｃの変形例の断面図である。図に於いて、 １…Si半導体、２…１の−主平面、３，４…ソ
ース，ドレイン領域、５…第１ゲートSiO2膜、
６…浮遊ゲート電極、７…第２ゲートSiO2膜、
８…外部ゲート電極、９…フイールドSiO2膜、
１０，１１，１４…コンタクト孔、１２，１３，
１５…引き出し電極、２０…チヤンネル領域、で
ある。
施例による絶縁ゲート型半導体装置の平面図、第
１図Ａ，Ｂ−B′線に沿つた断面図、および第１図
Ａ，Ｃ−C′線に沿つた断面図である。第２図は
第１図Ｃの変形例の断面図である。図に於いて、 １…Si半導体、２…１の−主平面、３，４…ソ
ース，ドレイン領域、５…第１ゲートSiO2膜、
６…浮遊ゲート電極、７…第２ゲートSiO2膜、
８…外部ゲート電極、９…フイールドSiO2膜、
１０，１１，１４…コンタクト孔、１２，１３，
１５…引き出し電極、２０…チヤンネル領域、で
ある。
Claims (1)
- １ 半導体基体上にゲート絶縁膜と第一のゲート
電極とを有する絶縁ゲート型半導体装置におい
て、前記第一のゲート電極は電気的に絶縁した状
態で前記ゲート絶縁膜より厚い絶縁膜上へ延在さ
せ、そこで絶縁膜を介して第一のゲート電極に交
叉するように第２のゲート電極を設けることによ
つて所定の閾値電圧を得ることを特徴とする絶縁
ゲート型半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9350777A JPS5427777A (en) | 1977-08-03 | 1977-08-03 | Insulated gate type semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9350777A JPS5427777A (en) | 1977-08-03 | 1977-08-03 | Insulated gate type semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5427777A JPS5427777A (en) | 1979-03-02 |
| JPS6123671B2 true JPS6123671B2 (ja) | 1986-06-06 |
Family
ID=14084252
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9350777A Granted JPS5427777A (en) | 1977-08-03 | 1977-08-03 | Insulated gate type semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5427777A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60153167A (ja) * | 1984-01-20 | 1985-08-12 | Matsushita Electronics Corp | 半導体集積回路 |
-
1977
- 1977-08-03 JP JP9350777A patent/JPS5427777A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5427777A (en) | 1979-03-02 |
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