JP4545889B2 - 回路基板及びその製造方法並びに半導体装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、回路基板及びその製造方法並びに半導体装置に関し、特にコンピュータ、ワープロ、通信機器等の高周波で動作するＬＳＩを使用する電子機器において、ＬＳＩと回路基板との間に配置する回路基板（インターポーザ）を主な対象とする。
【０００２】
【従来の技術】
近時におけるＬＳＩの高周波数化の進展により、スイッチングノイズによる誤動作の問題が大きくなっている。このノイズを吸収するため、電源系に、いわゆるデカップリングキャパシタを挿入する技術が案出されており、ＬＳＩの周辺に個別のデカップリングキャパシタを配置する方法が一般に用いられている。
【０００３】
【発明が解決しようとする課題】
しかしながら、動作周波数が数百ＭＨｚにまで高くなると、配線のインダクタンス成分が影響するため、デカップリングキャパシタを更にＬＳＩの近傍に配置する必要がある。また、ＬＳＩの微細化、高密度化の進展により、キャパシタの容量も高い値が要求されている。
【０００４】
更に、配線における信号伝搬遅延を低減させるために、配線を囲む絶縁材に低い誘電率が要求されている。
【０００５】
このような背景の下で、バイパスキャパシタの低インダクタンス化を狙い、ＬＳＩ内部に高誘電率材によるキャパシタを内蔵させるキャパシタ内蔵ＬＳＩが考えられているが（日経エレクトロニクスＮｏ．５８１．１９９３，ｐ．７７）、ＬＳＩプロセスに高誘電率材を取り入れるために製造コストが高く、歩留りの低下を来し、更には充分な容量が得られない等の問題がある。
【０００６】
また、ＬＳＩを実装する基板の内部や表面にキャパシタを内蔵してなるキャパシタ内蔵基板が考えられているが（特開平８−２１３７６０号公報）、製造コストの大幅な増加とともに、基板単位の大面積キャパシタによる信頼性を確保することが困難となる等の問題がある。
【０００７】
また、ＬＳＩと回路基板との間にスルービアを有するインターポーザを配置し、その表面に薄膜キャパシタを設けてなる薄膜キャパシタ内蔵のインターポーザも考えられているが（特開平４−２１１９１号公報）、充分な容量が得られない等の問題がある。
【０００８】
また、厚膜積層型キャパシタにスルービアを通すとともに、信号線の周囲のみを低誘電率材で囲む構造も考えられているが（特開平１１−２５１１７２号公報）、低インダクタンス、大容量が得られるものの、製造プロセスが複雑で高価となる。
【０００９】
このように、高駆動周波数化の進むＬＳＩにおける電源ノイズの低減化を図る様々な工夫がなされているものの、各々無視し得ない欠点を有しており、更なる改善が待たれる現況にある。
【００１０】
そこで本発明は、前記課題に鑑みてなされたものであり、比較的簡易な構成により、駆動周波数の高い、例えば数百ＭＨｚ以上の高性能ＬＳＩにおける電源ノイズを十分に除去するのに有効であり、しかも低コスト、高信頼性の回路基板及び半導体装置、更には極めて容易且つ正確に前記回路基板を作製することを可能とする好適な方法を提供することを目的とする。
【００１１】
【課題を解決するための手段】
本発明者らは、鋭意検討の結果、以下に示す発明の諸態様に想到した。
【００１２】
本発明は、表面から裏面へ貫通する複数のスルービアを有する回路基板を対象とし、前記スルービアのピッチ間に、前記スルービアと略並行して少なくとも２層以上の電極が積層されてなるキャパシタを備えて構成される。この回路基板においては、スルービアのピッチ間という領域を有効利用し、回路基板が小さく、当該領域が狭くとも、スルービアに沿って高さ方向にキャパシタの形成領域を広く確保し、電極を多層に積層することで大容量を得ることができる。
【００１３】
ここで、キャパシタの誘電体を、高誘電率セラミックフィラーを樹脂に分散してなる材料から形成する。これにより、更に大きなキャパシタ容量を得ることができる。
【００１４】
また、回路基板のスルービアを、低誘電率のセラミックスフィラーを分散させた樹脂に形成する。これにより、スルービアの信号伝搬に対するキャパシタの影響が緩和され、信号伝搬遅延が抑制される。
【００１５】
更に本発明は、前記構成の回路基板を、半導体基板上に半導体素子を設ける際のインターポーザとして用い、半導体装置を構成する。この場合、当該インターポーザが小さいものであっても前述の如く大容量を得ることができ、更には半導体素子の近傍にキャパシタが位置することからインダクタンスが低く押さえられるため、高周波駆動の半導体素子を適用してもインピーダンスの増加を招くことなく電源ノイズの発生を抑止し、信頼性の高い半導体装置が実現する。
【００１６】
本発明の回路基板を作製するには、先ず第１の誘電体フィルムの表面に少なくともスルービアとなる配線パターンを形成するとともに、第２の誘電体フィルムの表面に少なくともキャパシタの電極となる電極パターンを形成する。続いて、第１の誘電体フィルムと、少なくとも２層以上の第２の誘電体フィルムとを交互に積層して積層体を形成した後、この積層体をスライス加工して、個々の回路基板を切り出す。
【００１７】
ここで、第１の誘電体フィルムを低誘電率のセラミックスフィラーを分散させた低誘電率樹脂フィルムとし、第２の誘電体フィルムは、高誘電率セラミックフィラーを分散させた高誘電率樹脂フィルムとすることが好適である。
【００１８】
この製造方法においては、１つの前記積層体から複数の回路基板を切り出すため、生産性・量産性が極めて高く、安価に高精度且つ高性能の回路基板を作製することができる。更にこの方法では、通常のビア穴開け工程がなく、フィルムへのパターン形成だけでスルービアを形成するため、単純形状でないスルービアでも容易且つ正確に形成することができ、必要があれば、直線形状のみならず曲線や折れ線等の所望形状とすることも可能である。
【００１９】
【発明の実施の形態】
以下、本発明を適用した具体的な実施形態について図面を参照しながら詳細に説明する。本例では、回路基板をインターポーザとして用いる半導体装置について例示する。
【００２０】
図１は、本実施形態の半導体装置の主要構成を示す概略断面図である。
この半導体装置は、半導体基板１上にインターポーザ２を介して所定の半導体素子の形成された半導体チップ（ＬＳＩ）３が接続されてなるものである。
【００２１】
インターポーザ２は、表面から裏面へ貫通する複数のスルービア１１を有し、半導体基板１上にハンダ１８により接続されており、これらスルービア１１を通じてＬＳＩ３の半導体素子と半導体基板１とが電気的に接続されている。半導体基板１の下部には接続用のピン１９が設けられている。更に、スルービア１１のピッチ間に、スルービア１１と並行して、即ちインターポーザ２の表面と垂直な方向に少なくとも２層以上の電極が誘電体膜を介して積層されてなるキャパシタ１２が形成されている。
【００２２】
インターポーザ２の詳細な構成を図２に示す。ここで、図２（ａ）はインターポーザ２の平面図であり、図２（ｂ）が図２（ａ）中矢印Ａで示すＡ断面、図２（ｃ）が同様にＢ断面、図２（ｄ）が同様にＣ断面、図２（ｅ）が同様にＤ断面、図２（ｆ）が同様にＥ断面、図２（ｇ）が同様にＦ断面をそれぞれ示す。
【００２３】
インターポーザ２において、低誘電率材１３と高誘電率材１４が交互に積層されており、低誘電率材１３にスルービア１１、高誘電率材１４にキャパシタ１２がそれぞれ形成されている（図２（ａ）参照）。
【００２４】
スルービア１１は、信号伝搬用ビア１１Ｓｖ、接地（グランド）用ビア１１Ｇｖ、電源用ビア１１Ｖｖが順次繰り返して形成され、インターポーザ２の表面に信号パッド１１Ｓｐ、グランドパッド１１Ｇｐ、電源パッド１１Ｖｐが形成されてなるものであり、これらにより高誘電率材１４を介して信号伝搬用ビア１１Ｓｖが並ぶＳ列、グランド用ビア１１Ｇｖが並ぶＧ列、電源用ビア１１Ｖｖが並ぶＶ列が形成される（図２（ａ）、図２（ｄ）参照）。
【００２５】
キャパシタ１２は、グランド電極１２Ｇｅ及び電源電極１２Ｖｅが交互に高誘電率材１４からなる誘電体膜を介して積層され、グランド電極１２Ｇｅの引き出し電極１２Ｇｐ、電源電極１２Ｖｅの引き出し電極１２Ｖｐが設けられ、Ｇ列においてはグランド電極１２Ｇｅと引き出し電極１２Ｇｐが（図２（ｃ）参照）、Ｖ列においては電源電極１２Ｖｅと引き出し電極１２Ｖｐが（図２（ｂ）参照）、それぞれ接続されて構成されている。
【００２６】
更に、Ｇ列においてはグランド用ビア１１Ｇｖとグランド電極１２Ｇｅとを接続する上部電極１５が（図２（ｆ）参照）、電源用ビア１１Ｖｖと電源電極１２Ｖｅとを接続する上部電極１６が（図２（ｇ）参照）それぞれ形成され、これにより、各キャパシタ１２が接続されることになる。
【００２７】
そして、信号パッド１１Ｓｐ、グランドパッド１１Ｇｐ、電源パッド１１Ｖｐのみが露出するように、これらパッド上を除くインターポーザ２の表面に絶縁層１７が形成されている。
【００２８】
ここで、本実施形態の他のいくつかの例について説明する。
【００２９】
第１例を図３に示す。ここで、図３（ａ）は図１（ｅ）に、図３（ｂ）は図１（ｆ）、図３（ｃ）は図１（ｇ）にそれぞれ相当する。
ここでは、グランド電極１２Ｇｅ及び電源電極１２Ｖｅの上下に引き出し電極１２Ｇｐ及び引き出し電極１２Ｖｐが設けられ、これに伴ってＧ列においてはグランド用ビア１１Ｇｖとグランド電極１２Ｇｅとを接続する上部電極１５及び下部電極３１が、電源用ビア１１Ｖｖと電源電極１２Ｖｅとを接続する上部電極１６及び下部電極３２がそれぞれ形成されている。
【００３０】
第２例を図４に示す。この図４は、図１（ａ）に相当する。
ここでは、Ｇ列及びＶ列において、上部電極１５，１６が分離しており、これに伴って各キャパシタ１２の接続が分離される。
【００３１】
第３例を図５に示す。ここで、図５（ａ）は図１（ａ）に、図５（ｂ）は図１（ｇ）にそれぞれ相当する。
ここでは、グランド用ビア１１Ｇｖ及び電源用ビア１１Ｖｖを隣接する低誘電率材１３間で千鳥状に配置し、それに伴い、引き出し電極１２Ｇｐ同士及び引き出し電極１２Ｖｐ同士がそれぞれ接続されるように上部電極１５，１６及び絶縁層１７が形成されている。
【００３２】
これら第１〜第３の各例は、ＬＳＩ３の半導体素子の種類やレイアウト、インターポーザ２の設置部位等の様々なバリエーションに応じて適用して好適である。更には、これらの例のみならず、例えばインターポーザ２の表面や裏面に、キャパシタ１２の電極とパッドとを結ぶ表面電極以外の配線層を設けても良い。ここで、信号線を通す場合は、キャパシタ１２の高誘電率材１４の影響を低減するため、グランド層、絶縁層を設けると良い。
【００３３】
本実施形態の半導体装置においては、スルービア１１のピッチ間という領域を有効利用し、インターポーザ２が小さく、当該領域が狭くとも、スルービア１１に沿って高さ方向にキャパシタ１２の形成領域を広く確保し、電極を多層に積層することで大容量を得ることができる。更にはＬＳＩ３の近傍にキャパシタ１２が位置することからインダクタンスが低く押さえられるため、高周波駆動のＬＳＩを適用してもインピーダンスの増加を招くことなく電源ノイズの発生を抑止し、信頼性の高い半導体装置が実現する。
【００３４】
更に、スルービア１１を低誘電率材１３に、キャパシタ１２を高誘電率材１４に形成するため、スルービア１１の信号伝搬に対するキャパシタ１２の影響が緩和されるとともに、更に大きなキャパシタ容量を得ることができる。
【００３５】
ここで、キャパシタ１２を備えたインターポーザ２の製造方法について図６を用いて説明する。
先ず、低誘電率フィルム２１及び高誘電率フィルム２２を用意する。低誘電率フィルム２１は、低誘電率材１３からなるものであり、低誘電率のセラミックス粉末をフィラーとして分散させた樹脂として構成してもよい。他方、高誘電率フィルム２２は、高誘電率のセラミックス粉末をフィラーとして分散させた樹脂フィルムであり、押し出し成形、ロール成形などにより形成する。
【００３６】
続いて、低誘電率フィルム２１の表面の一部又は全面に、蒸着法又はスパッタ法等により、後にスルービア１１となる配線パターン２３を形成する。他方、高誘電率フィルム２２の表面の一部又は全面に、同様に蒸着法又はスパッタ法等により、後にグランド電極１２Ｇｅとなる電極パターン２４又は電源電極１２Ｖｅとなる電極パターン２５を形成する。
【００３７】
続いて、図６（ａ）に示すように、１組の低誘電率フィルム２１間に複数枚の高誘電率フィルム２２を積層して挟み込み、これを１単位として複数単位を重ね合わせる。ここで、前記１単位において、図示の例では、後にＶ列を構成する電極パターン２４の形成された高誘電率フィルム２２と、同様にＧ列を構成する電極パターン２４の形成された高誘電率フィルム２２とを交互に重畳して多層構造とする。
【００３８】
続いて、図６（ｂ）に示すように、積層された低誘電率フィルム２１及び高誘電率フィルム２２をプレスして圧着して積層体２６を作製する。
【００３９】
続いて、図６（ｃ）に示すように、積層体２６に切断（ダイシング）によるスライス加工を施し、個別切断体２７を切り出す。そして、図６（ｄ）に示すように、各々の個別切断体２７の表面に信号パッド１１Ｓｐ、グランドパッド１１Ｇｐ、電源パッド１１Ｖｐを形成するとともに、絶縁層１７及び上部電極１５，１６をそれぞれ形成し、インターポーザ２を完成させる。
【００４０】
なお、低誘電率フィルム２１は、ポリイミド、エポキシ、フェノール樹脂など、通常の回路基板に使用される樹脂で良く、更にシリカフィラーなどのセラミックフィラーを混ぜることにより、誘電率や熱膨張係数、耐熱性、機械強度などを調整しても良い。
【００４１】
他方、高誘電率フィルム２２のフィラー材としては、ＰＭＮ−ＰＴ（ＰｂＭｇＮｂＯ3−ＰｂＴｉＯ3）等のＰｂ系セラミックス、ＢＴＺ（ＢａＴｉＺｒＯ3）、ＢＳＴ（ＢａＳｒＴｉＯ3）、ＳＴＯ（ＳｒＴｉＯ3）、ＢＴ０（ＢａＴｉＯ3）、Ｔａ２Ｏ5等の酸化物セラミックスが適している。樹脂材は、低誘電率フィルムと同じ材料でも良く、より高い誘電率の樹脂でも良い。
【００４２】
キャパシタ１２の電極パターン２４の材料としては、Ｃｕ，Ｃｒ，Ｎｉ等が良く、メッキや蒸着、スパッタ、イオンプレーティングなどで成膜後、パターニングするのが一般的である。
【００４３】
この製造方法においては、１つの積層体２６から複数の個別切断体２６を切り出すため、一枚の積層体２６から多数個のインターポーザ１１を採ることが可能であり、生産性・量産性が極めて高く、安価に高精度且つ高性能のインターポーザ２を作製することができる。更にこの方法では、通常のビア穴開け工程がなく、低誘電体フィルム２１へのパターン形成だけでスルービア１１を形成するため、単純形状でないスルービアでも容易且つ正確に形成することができ、必要があれば、直線形状のみならず曲線や折れ線等の所望形状とすることも可能である。
【００４４】
ところで、キャパシタ１２において大きい容量を得るためには、高誘電率フィルム２２の十分高い誘電率を確保することが重要である。複合材料たる高誘電率材の誘電率は、以下の（１）式及び図７のように表される。
ｌｏｇＥ＝ｖｌｏｇＥｃ＋（１−ｖ）ｌｏｇＥｐ …（１）
Ｅ ：フィルムの誘電率
Ｖ ：高誘電率セラミックスフィラーの体積分率
Ｅｃ：高誘電率セラミックスフィラーの誘電率
Ｅｐ：樹脂の誘電率
【００４５】
このように、高誘電率のセラミックスフィラーの体積分率の増大に伴い、誘電率は指数関数的に増加する傾向にある。従って高い誘電率を得るためには、高誘電率のセラミックスフィラーの体積分率を高くする必要があり、十分な誘電率を確保するには、当該体積分率を５０％以上、好ましくは６０％以上とすることが好ましい。
【００４６】
また、セラミックスフィラーは粒径が小さいほど成形性に優れる一方で、内部歪み等の影響が増加して誘電率が低下してしまう。従って、成形性及び誘電率の双方を確保する観点から、平均粒径は０．１μｍ以上、１０μｍ以下とすることが好ましい。
【００４７】
【実施例】
以下、上述の本実施形態を更に詳細に説明するための諸実施例を例示する。
【００４８】
（実施例１）
図６に示す各工程に従い、インターポーザ２を作製した。
平均粒径１μｍ程度のシリカ粉末とエポキシ樹脂からなる厚み１０μｍ程度のフィルムをフィルム成形機にて成形し、低誘電率フィルム２１とした。他方、平均粒径０．５μｍ程度のＢＴＺ（ＢａＴｉＺｒＯ3）系粉末とエポキシ系樹脂からなる厚み５μｍ程度のフィルムをフィルム成形機にて成形し、高誘電率フィルム２２とした。ＢＴＺの体積分率は６５％である。シリカの体積分率は５５％である。
【００４９】
それぞれのフィルムにＣｕをイオンプレーティングにより０．５μｍ程度の厚みに成膜し、所望のパターンにエッチングした。これらのフィルムを所定の積層順で位置合わせ積層し、熱問ブレスにより一体化した後、ダイシングソーにより切断、個別化した後、Ｃｒ／Ｎｉ／Ａｕの表面電極をイオンプレーティング成膜し、ポリイミドの保護膜を形成して、インターポーザ２とした。
【００５０】
なお、作製したインターポーザ２は、外形が１０×１０×１ｍｍ、スルーホール１１のピッチが２００μｍ程度であり、容量は４．６μＦ、等価インダクタンスは２０ｐＨ以下であった。
【００５１】
そして、図１に示すような実装形態で、ＣＭＯＳ−ＬＳＩを１ＧＨｚで駆動させた場合の電源ノイズを、図８に示す比較形態の半導体装置と比較した。この比較形態の半導体装置は、半導体基板１０１上にスルーホール１１１の形成された従来のインターポーザ１０２を介してＬＳＩ１０３を設け、インターポーザ１０２に対してキャパシタ１１２を外付けしてなるものである。当該比較の結果、本実施例の半導体装置では比較形態に比して実装面積及びスイッチングノイズを共に１／２以下とすることができた。
【００５２】
（実施例２）
高誘電率材にＢＳＴ（ＢａＳｒＴｉＯ3）系セラミックス、電極材にＮｉメッキを用い、実施例１と同様にインターポーザ２を作製した。作製したインターポーザ２は、外形が２０×２０×１ｍｍ、スルーホール１１のピッチが２００μｍ程度、キャパシタ層厚が１０μｍ程度であり、１つのインターポーザ２内にキャパシタ１２が１６個ある構成となっている。容量は各０．５μｍで合計８μＦであった。また、等価インダクタンスは２０ＰＨ以下であった。
【００５３】
そして、図２に示すような実装形態で、ＣＭＯＳ−ＬＳＩを１ＧＨｚで駆動させた場合の電源ノイズを、実施例１と同様に図８に示す半導体装置と比較したところ、実装面積及びスイッチングノイズを共に約１／２以下とすることができた。
【００５４】
以下、本発明の諸態様を付記としてまとめて記載する。
【００５５】
（付記１） 表面から裏面へ貫通する複数のスルービアを有する回路基板であって、
前記スルービアのピッチ間に、前記スルービアと略並行して少なくとも２層以上の電極が積層されてなるキャパシタを備えることを特徴とする回路基板。
【００５６】
（付記２） 前記キャパシタの誘電体は、高誘電率セラミックフィラーを樹脂に分散してなる材料からなることを特徴とする付記１に記載の回路基板。
【００５７】
（付記３） 前記キャパシタの誘電体は、前記高誘電率セラミックフィラーを５０体積％以上含むことを特徴とする付記２に記載の回路基板。
【００５８】
（付記４） 前記高誘電率セラミックフィラーは、Ｐｂ系セラミックス又は酸化物セラミックスであることを特徴とする付記２に記載の回路基板。
【００５９】
（付記５） 前記高誘電率セラミックフィラーの平均粒径が０．１μｍ〜１０μｍであることを特徴とする付記２に記載の回路基板。
【００６０】
（付記６） 前記キャパシタの前記電極は、前記表面、前記裏面又はこれら両面において前記スルービアの一部と接続されていることを特徴とする付記１に記載の回路基板。
【００６１】
（付記７） 半導体素子と半導体基板との間に挿入されるインターポーザとして用いられることを特徴とする付記１に記載の回路基板。
【００６２】
（付記８） 前記キャパシタの前記電極は、Ｃｕ，Ｎｉ，Ｃｒから選ばれた少なくとも１種を主成分とする材料からなることを特徴とする付記１に記載の回路基板。
【００６３】
（付記９） 前記スルービアは、低誘電率のセラミックスフィラーを分散させた樹脂に形成されていることを特徴とする付記１に記載の回路基板。
【００６４】
（付記１０） 第１の誘電体フィルムの表面に少なくともスルービアとなる配線パターンを形成する工程と、
第２の誘電体フィルムの表面に少なくともキャパシタの電極となる電極パターンを形成する工程と、
前記第１の誘電体フィルムと、少なくとも２層以上の前記第２の誘電体フィルムとを交互に積層して積層体を形成する工程と、
前記積層体をスライス加工して、個々の回路基板を切り出す工程とを備え、
前記回路基板は、前記第１の誘電体フィルムに形成され表面から裏面へ貫通する複数の前記スルービアを有し、前記スルービアのピッチ間に、前記スルービアと略並行して少なくとも２層以上の前記電極がそれぞれ前記第２の誘電体フィルムを介して積層されてなるキャパシタを備えるように作製されることを特徴とする回路基板の製造方法。
【００６５】
（付記１１） 前記第１の誘電体フィルムは、低誘電率のセラミックスフィラーを分散させた低誘電率樹脂フィルムであり、前記第２の誘電体フィルムは、高誘電率セラミックフィラーを分散させた高誘電率樹脂フィルムであることを特徴とする付記１０に記載の回路基板の製造方法。
【００６６】
（付記１２） 前記第２の誘電体フィルムは、前記高誘電率セラミックフィラーを５０体積％以上含むことを特徴とする付記１１に記載の回路基板の製造方法。
【００６７】
（付記１３） 前記高誘電率セラミックフィラーは、Ｐｂ系セラミックス又は酸化物セラミックスであることを特徴とする付記１１に記載の回路基板の製造方法。
【００６８】
（付記１４） 前記高誘電率セラミックフィラーの平均粒径が０．１μｍ〜１０μｍであることを特徴とする付記１１に記載の回路基板の製造方法。
【００６９】
（付記１５） 半導体基板上にインターポーザを介して半導体素子が設けられてなる半導体装置であって、
前記インターポーザは、表面から裏面へ貫通する複数のスルービアを有しており、前記スルービアのピッチ間に、前記スルービアと略並行して少なくとも２層以上の電極が積層されてなるキャパシタを備えることを特徴とする半導体装置。
【００７０】
（付記１６） 前記キャパシタの誘電体は、高誘電率セラミックフィラーを樹脂に分散してなる材料からなることを特徴とする付記１５に記載の半導体装置。
【００７１】
（付記１７） 前記キャパシタの誘電体は、前記高誘電率セラミックフィラーを５０体積％以上含むことを特徴とする付記１６に記載の半導体装置。
【００７２】
（付記１８） 前記高誘電率セラミックフィラーは、Ｐｂ系セラミックス又は酸化物セラミックスであることを特徴とする付記１６に記載の半導体装置。
【００７３】
（付記１９） 前記高誘電率セラミックフィラーの平均粒径が０．１μｍ〜１０μｍであることを特徴とする付記１６に記載の半導体装置。
【００７４】
（付記２０） 前記キャパシタの前記電極は、前記表面、前記裏面又はこれら両面において前記スルービアの一部と接続されていることを特徴とする付記１５に記載の半導体装置。
【００７５】
（付記２１） 前記キャパシタの前記電極は、Ｃｕ，Ｎｉ，Ｃｒから選ばれた少なくとも１種を主成分とする材料からなることを特徴とする付記１５に記載の半導体装置。
【００７６】
（付記２２） 前記スルービアは、低誘電率のセラミックスフィラーを分散させた樹脂に形成されていることを特徴とする付記１５に記載の半導体装置。
【００７７】
【発明の効果】
本発明によれば、比較的簡易な構成により、駆動周波数の高い、例えば数百ＭＨｚ以上の高性能ＬＳＩにおける電源ノイズを十分に除去するのに有効であり、しかも低コスト、高信頼性の回路基板及び半導体装置、更には極めて容易且つ正確に前記回路基板を作製する提供することができる。
【図面の簡単な説明】
【図１】本実施形態の半導体装置の主要構成を示す概略断面図である。
【図２】本実施形態の半導体装置の構成要素であるインターポーザの詳細な構造を示す模式図である。
【図３】本実施形態の半導体装置の他の例（第１例）を示す模式図である。
【図４】本実施形態の半導体装置の他の例（第２例）を示す模式図である。
【図５】本実施形態の半導体装置の他の例（第３例）を示す模式図である。
【図６】本実施形態の半導体装置の構成要素であるインターポーザの製造方法を示す概略斜視図である。
【図７】高誘電率フィルムにおける高誘電率のセラミックスフィラーの含有率と高誘電率フィルムの誘電率との関係を示す特性図である。
【図８】本実施形態の比較形態である半導体装置の主要構成を示す概略断面図である。
【符号の説明】
１ 半導体基板
２ インターポーザ
３ 半導体チップ（ＬＳＩ）
１１ スルービア
１１Ｓｖ 信号伝搬用ビア
１１Ｇｖ 接地（グランド）用ビア
１１Ｖｖ 電源用ビア
１１Ｓｐ 信号パッド
１１Ｇｐ グランドパッド
１１Ｖｐ 電源パッド
１２ キャパシタ
１２Ｇｅ グランド電極
１２Ｖｅ 電源電極
１２Ｖｐ，１２Ｇｐ，１２Ｖｐ 引き出し電極
１３ 低誘電率材
１４ 高誘電率材
１５，１６ 上部電極
１７ 絶縁層
１８ ハンダ
１９ ピン
２１ 低誘電率フィルム
２２ 高誘電率フィルム
２３ 配線パターン
２４ グランド電極１２Ｇｅとなる電極パターン
２５ 電源電極１２Ｖｅとなる電極パターン
２６ 積層体
２７ 個別切断体
３１，３２ 下部電極
【発明の属する技術分野】
本発明は、回路基板及びその製造方法並びに半導体装置に関し、特にコンピュータ、ワープロ、通信機器等の高周波で動作するＬＳＩを使用する電子機器において、ＬＳＩと回路基板との間に配置する回路基板（インターポーザ）を主な対象とする。
【０００２】
【従来の技術】
近時におけるＬＳＩの高周波数化の進展により、スイッチングノイズによる誤動作の問題が大きくなっている。このノイズを吸収するため、電源系に、いわゆるデカップリングキャパシタを挿入する技術が案出されており、ＬＳＩの周辺に個別のデカップリングキャパシタを配置する方法が一般に用いられている。
【０００３】
【発明が解決しようとする課題】
しかしながら、動作周波数が数百ＭＨｚにまで高くなると、配線のインダクタンス成分が影響するため、デカップリングキャパシタを更にＬＳＩの近傍に配置する必要がある。また、ＬＳＩの微細化、高密度化の進展により、キャパシタの容量も高い値が要求されている。
【０００４】
更に、配線における信号伝搬遅延を低減させるために、配線を囲む絶縁材に低い誘電率が要求されている。
【０００５】
このような背景の下で、バイパスキャパシタの低インダクタンス化を狙い、ＬＳＩ内部に高誘電率材によるキャパシタを内蔵させるキャパシタ内蔵ＬＳＩが考えられているが（日経エレクトロニクスＮｏ．５８１．１９９３，ｐ．７７）、ＬＳＩプロセスに高誘電率材を取り入れるために製造コストが高く、歩留りの低下を来し、更には充分な容量が得られない等の問題がある。
【０００６】
また、ＬＳＩを実装する基板の内部や表面にキャパシタを内蔵してなるキャパシタ内蔵基板が考えられているが（特開平８−２１３７６０号公報）、製造コストの大幅な増加とともに、基板単位の大面積キャパシタによる信頼性を確保することが困難となる等の問題がある。
【０００７】
また、ＬＳＩと回路基板との間にスルービアを有するインターポーザを配置し、その表面に薄膜キャパシタを設けてなる薄膜キャパシタ内蔵のインターポーザも考えられているが（特開平４−２１１９１号公報）、充分な容量が得られない等の問題がある。
【０００８】
また、厚膜積層型キャパシタにスルービアを通すとともに、信号線の周囲のみを低誘電率材で囲む構造も考えられているが（特開平１１−２５１１７２号公報）、低インダクタンス、大容量が得られるものの、製造プロセスが複雑で高価となる。
【０００９】
このように、高駆動周波数化の進むＬＳＩにおける電源ノイズの低減化を図る様々な工夫がなされているものの、各々無視し得ない欠点を有しており、更なる改善が待たれる現況にある。
【００１０】
そこで本発明は、前記課題に鑑みてなされたものであり、比較的簡易な構成により、駆動周波数の高い、例えば数百ＭＨｚ以上の高性能ＬＳＩにおける電源ノイズを十分に除去するのに有効であり、しかも低コスト、高信頼性の回路基板及び半導体装置、更には極めて容易且つ正確に前記回路基板を作製することを可能とする好適な方法を提供することを目的とする。
【００１１】
【課題を解決するための手段】
本発明者らは、鋭意検討の結果、以下に示す発明の諸態様に想到した。
【００１２】
本発明は、表面から裏面へ貫通する複数のスルービアを有する回路基板を対象とし、前記スルービアのピッチ間に、前記スルービアと略並行して少なくとも２層以上の電極が積層されてなるキャパシタを備えて構成される。この回路基板においては、スルービアのピッチ間という領域を有効利用し、回路基板が小さく、当該領域が狭くとも、スルービアに沿って高さ方向にキャパシタの形成領域を広く確保し、電極を多層に積層することで大容量を得ることができる。
【００１３】
ここで、キャパシタの誘電体を、高誘電率セラミックフィラーを樹脂に分散してなる材料から形成する。これにより、更に大きなキャパシタ容量を得ることができる。
【００１４】
また、回路基板のスルービアを、低誘電率のセラミックスフィラーを分散させた樹脂に形成する。これにより、スルービアの信号伝搬に対するキャパシタの影響が緩和され、信号伝搬遅延が抑制される。
【００１５】
更に本発明は、前記構成の回路基板を、半導体基板上に半導体素子を設ける際のインターポーザとして用い、半導体装置を構成する。この場合、当該インターポーザが小さいものであっても前述の如く大容量を得ることができ、更には半導体素子の近傍にキャパシタが位置することからインダクタンスが低く押さえられるため、高周波駆動の半導体素子を適用してもインピーダンスの増加を招くことなく電源ノイズの発生を抑止し、信頼性の高い半導体装置が実現する。
【００１６】
本発明の回路基板を作製するには、先ず第１の誘電体フィルムの表面に少なくともスルービアとなる配線パターンを形成するとともに、第２の誘電体フィルムの表面に少なくともキャパシタの電極となる電極パターンを形成する。続いて、第１の誘電体フィルムと、少なくとも２層以上の第２の誘電体フィルムとを交互に積層して積層体を形成した後、この積層体をスライス加工して、個々の回路基板を切り出す。
【００１７】
ここで、第１の誘電体フィルムを低誘電率のセラミックスフィラーを分散させた低誘電率樹脂フィルムとし、第２の誘電体フィルムは、高誘電率セラミックフィラーを分散させた高誘電率樹脂フィルムとすることが好適である。
【００１８】
この製造方法においては、１つの前記積層体から複数の回路基板を切り出すため、生産性・量産性が極めて高く、安価に高精度且つ高性能の回路基板を作製することができる。更にこの方法では、通常のビア穴開け工程がなく、フィルムへのパターン形成だけでスルービアを形成するため、単純形状でないスルービアでも容易且つ正確に形成することができ、必要があれば、直線形状のみならず曲線や折れ線等の所望形状とすることも可能である。
【００１９】
【発明の実施の形態】
以下、本発明を適用した具体的な実施形態について図面を参照しながら詳細に説明する。本例では、回路基板をインターポーザとして用いる半導体装置について例示する。
【００２０】
図１は、本実施形態の半導体装置の主要構成を示す概略断面図である。
この半導体装置は、半導体基板１上にインターポーザ２を介して所定の半導体素子の形成された半導体チップ（ＬＳＩ）３が接続されてなるものである。
【００２１】
インターポーザ２は、表面から裏面へ貫通する複数のスルービア１１を有し、半導体基板１上にハンダ１８により接続されており、これらスルービア１１を通じてＬＳＩ３の半導体素子と半導体基板１とが電気的に接続されている。半導体基板１の下部には接続用のピン１９が設けられている。更に、スルービア１１のピッチ間に、スルービア１１と並行して、即ちインターポーザ２の表面と垂直な方向に少なくとも２層以上の電極が誘電体膜を介して積層されてなるキャパシタ１２が形成されている。
【００２２】
インターポーザ２の詳細な構成を図２に示す。ここで、図２（ａ）はインターポーザ２の平面図であり、図２（ｂ）が図２（ａ）中矢印Ａで示すＡ断面、図２（ｃ）が同様にＢ断面、図２（ｄ）が同様にＣ断面、図２（ｅ）が同様にＤ断面、図２（ｆ）が同様にＥ断面、図２（ｇ）が同様にＦ断面をそれぞれ示す。
【００２３】
インターポーザ２において、低誘電率材１３と高誘電率材１４が交互に積層されており、低誘電率材１３にスルービア１１、高誘電率材１４にキャパシタ１２がそれぞれ形成されている（図２（ａ）参照）。
【００２４】
スルービア１１は、信号伝搬用ビア１１Ｓｖ、接地（グランド）用ビア１１Ｇｖ、電源用ビア１１Ｖｖが順次繰り返して形成され、インターポーザ２の表面に信号パッド１１Ｓｐ、グランドパッド１１Ｇｐ、電源パッド１１Ｖｐが形成されてなるものであり、これらにより高誘電率材１４を介して信号伝搬用ビア１１Ｓｖが並ぶＳ列、グランド用ビア１１Ｇｖが並ぶＧ列、電源用ビア１１Ｖｖが並ぶＶ列が形成される（図２（ａ）、図２（ｄ）参照）。
【００２５】
キャパシタ１２は、グランド電極１２Ｇｅ及び電源電極１２Ｖｅが交互に高誘電率材１４からなる誘電体膜を介して積層され、グランド電極１２Ｇｅの引き出し電極１２Ｇｐ、電源電極１２Ｖｅの引き出し電極１２Ｖｐが設けられ、Ｇ列においてはグランド電極１２Ｇｅと引き出し電極１２Ｇｐが（図２（ｃ）参照）、Ｖ列においては電源電極１２Ｖｅと引き出し電極１２Ｖｐが（図２（ｂ）参照）、それぞれ接続されて構成されている。
【００２６】
更に、Ｇ列においてはグランド用ビア１１Ｇｖとグランド電極１２Ｇｅとを接続する上部電極１５が（図２（ｆ）参照）、電源用ビア１１Ｖｖと電源電極１２Ｖｅとを接続する上部電極１６が（図２（ｇ）参照）それぞれ形成され、これにより、各キャパシタ１２が接続されることになる。
【００２７】
そして、信号パッド１１Ｓｐ、グランドパッド１１Ｇｐ、電源パッド１１Ｖｐのみが露出するように、これらパッド上を除くインターポーザ２の表面に絶縁層１７が形成されている。
【００２８】
ここで、本実施形態の他のいくつかの例について説明する。
【００２９】
第１例を図３に示す。ここで、図３（ａ）は図１（ｅ）に、図３（ｂ）は図１（ｆ）、図３（ｃ）は図１（ｇ）にそれぞれ相当する。
ここでは、グランド電極１２Ｇｅ及び電源電極１２Ｖｅの上下に引き出し電極１２Ｇｐ及び引き出し電極１２Ｖｐが設けられ、これに伴ってＧ列においてはグランド用ビア１１Ｇｖとグランド電極１２Ｇｅとを接続する上部電極１５及び下部電極３１が、電源用ビア１１Ｖｖと電源電極１２Ｖｅとを接続する上部電極１６及び下部電極３２がそれぞれ形成されている。
【００３０】
第２例を図４に示す。この図４は、図１（ａ）に相当する。
ここでは、Ｇ列及びＶ列において、上部電極１５，１６が分離しており、これに伴って各キャパシタ１２の接続が分離される。
【００３１】
第３例を図５に示す。ここで、図５（ａ）は図１（ａ）に、図５（ｂ）は図１（ｇ）にそれぞれ相当する。
ここでは、グランド用ビア１１Ｇｖ及び電源用ビア１１Ｖｖを隣接する低誘電率材１３間で千鳥状に配置し、それに伴い、引き出し電極１２Ｇｐ同士及び引き出し電極１２Ｖｐ同士がそれぞれ接続されるように上部電極１５，１６及び絶縁層１７が形成されている。
【００３２】
これら第１〜第３の各例は、ＬＳＩ３の半導体素子の種類やレイアウト、インターポーザ２の設置部位等の様々なバリエーションに応じて適用して好適である。更には、これらの例のみならず、例えばインターポーザ２の表面や裏面に、キャパシタ１２の電極とパッドとを結ぶ表面電極以外の配線層を設けても良い。ここで、信号線を通す場合は、キャパシタ１２の高誘電率材１４の影響を低減するため、グランド層、絶縁層を設けると良い。
【００３３】
本実施形態の半導体装置においては、スルービア１１のピッチ間という領域を有効利用し、インターポーザ２が小さく、当該領域が狭くとも、スルービア１１に沿って高さ方向にキャパシタ１２の形成領域を広く確保し、電極を多層に積層することで大容量を得ることができる。更にはＬＳＩ３の近傍にキャパシタ１２が位置することからインダクタンスが低く押さえられるため、高周波駆動のＬＳＩを適用してもインピーダンスの増加を招くことなく電源ノイズの発生を抑止し、信頼性の高い半導体装置が実現する。
【００３４】
更に、スルービア１１を低誘電率材１３に、キャパシタ１２を高誘電率材１４に形成するため、スルービア１１の信号伝搬に対するキャパシタ１２の影響が緩和されるとともに、更に大きなキャパシタ容量を得ることができる。
【００３５】
ここで、キャパシタ１２を備えたインターポーザ２の製造方法について図６を用いて説明する。
先ず、低誘電率フィルム２１及び高誘電率フィルム２２を用意する。低誘電率フィルム２１は、低誘電率材１３からなるものであり、低誘電率のセラミックス粉末をフィラーとして分散させた樹脂として構成してもよい。他方、高誘電率フィルム２２は、高誘電率のセラミックス粉末をフィラーとして分散させた樹脂フィルムであり、押し出し成形、ロール成形などにより形成する。
【００３６】
続いて、低誘電率フィルム２１の表面の一部又は全面に、蒸着法又はスパッタ法等により、後にスルービア１１となる配線パターン２３を形成する。他方、高誘電率フィルム２２の表面の一部又は全面に、同様に蒸着法又はスパッタ法等により、後にグランド電極１２Ｇｅとなる電極パターン２４又は電源電極１２Ｖｅとなる電極パターン２５を形成する。
【００３７】
続いて、図６（ａ）に示すように、１組の低誘電率フィルム２１間に複数枚の高誘電率フィルム２２を積層して挟み込み、これを１単位として複数単位を重ね合わせる。ここで、前記１単位において、図示の例では、後にＶ列を構成する電極パターン２４の形成された高誘電率フィルム２２と、同様にＧ列を構成する電極パターン２４の形成された高誘電率フィルム２２とを交互に重畳して多層構造とする。
【００３８】
続いて、図６（ｂ）に示すように、積層された低誘電率フィルム２１及び高誘電率フィルム２２をプレスして圧着して積層体２６を作製する。
【００３９】
続いて、図６（ｃ）に示すように、積層体２６に切断（ダイシング）によるスライス加工を施し、個別切断体２７を切り出す。そして、図６（ｄ）に示すように、各々の個別切断体２７の表面に信号パッド１１Ｓｐ、グランドパッド１１Ｇｐ、電源パッド１１Ｖｐを形成するとともに、絶縁層１７及び上部電極１５，１６をそれぞれ形成し、インターポーザ２を完成させる。
【００４０】
なお、低誘電率フィルム２１は、ポリイミド、エポキシ、フェノール樹脂など、通常の回路基板に使用される樹脂で良く、更にシリカフィラーなどのセラミックフィラーを混ぜることにより、誘電率や熱膨張係数、耐熱性、機械強度などを調整しても良い。
【００４１】
他方、高誘電率フィルム２２のフィラー材としては、ＰＭＮ−ＰＴ（ＰｂＭｇＮｂＯ3−ＰｂＴｉＯ3）等のＰｂ系セラミックス、ＢＴＺ（ＢａＴｉＺｒＯ3）、ＢＳＴ（ＢａＳｒＴｉＯ3）、ＳＴＯ（ＳｒＴｉＯ3）、ＢＴ０（ＢａＴｉＯ3）、Ｔａ２Ｏ5等の酸化物セラミックスが適している。樹脂材は、低誘電率フィルムと同じ材料でも良く、より高い誘電率の樹脂でも良い。
【００４２】
キャパシタ１２の電極パターン２４の材料としては、Ｃｕ，Ｃｒ，Ｎｉ等が良く、メッキや蒸着、スパッタ、イオンプレーティングなどで成膜後、パターニングするのが一般的である。
【００４３】
この製造方法においては、１つの積層体２６から複数の個別切断体２６を切り出すため、一枚の積層体２６から多数個のインターポーザ１１を採ることが可能であり、生産性・量産性が極めて高く、安価に高精度且つ高性能のインターポーザ２を作製することができる。更にこの方法では、通常のビア穴開け工程がなく、低誘電体フィルム２１へのパターン形成だけでスルービア１１を形成するため、単純形状でないスルービアでも容易且つ正確に形成することができ、必要があれば、直線形状のみならず曲線や折れ線等の所望形状とすることも可能である。
【００４４】
ところで、キャパシタ１２において大きい容量を得るためには、高誘電率フィルム２２の十分高い誘電率を確保することが重要である。複合材料たる高誘電率材の誘電率は、以下の（１）式及び図７のように表される。
ｌｏｇＥ＝ｖｌｏｇＥｃ＋（１−ｖ）ｌｏｇＥｐ …（１）
Ｅ ：フィルムの誘電率
Ｖ ：高誘電率セラミックスフィラーの体積分率
Ｅｃ：高誘電率セラミックスフィラーの誘電率
Ｅｐ：樹脂の誘電率
【００４５】
このように、高誘電率のセラミックスフィラーの体積分率の増大に伴い、誘電率は指数関数的に増加する傾向にある。従って高い誘電率を得るためには、高誘電率のセラミックスフィラーの体積分率を高くする必要があり、十分な誘電率を確保するには、当該体積分率を５０％以上、好ましくは６０％以上とすることが好ましい。
【００４６】
また、セラミックスフィラーは粒径が小さいほど成形性に優れる一方で、内部歪み等の影響が増加して誘電率が低下してしまう。従って、成形性及び誘電率の双方を確保する観点から、平均粒径は０．１μｍ以上、１０μｍ以下とすることが好ましい。
【００４７】
【実施例】
以下、上述の本実施形態を更に詳細に説明するための諸実施例を例示する。
【００４８】
（実施例１）
図６に示す各工程に従い、インターポーザ２を作製した。
平均粒径１μｍ程度のシリカ粉末とエポキシ樹脂からなる厚み１０μｍ程度のフィルムをフィルム成形機にて成形し、低誘電率フィルム２１とした。他方、平均粒径０．５μｍ程度のＢＴＺ（ＢａＴｉＺｒＯ3）系粉末とエポキシ系樹脂からなる厚み５μｍ程度のフィルムをフィルム成形機にて成形し、高誘電率フィルム２２とした。ＢＴＺの体積分率は６５％である。シリカの体積分率は５５％である。
【００４９】
それぞれのフィルムにＣｕをイオンプレーティングにより０．５μｍ程度の厚みに成膜し、所望のパターンにエッチングした。これらのフィルムを所定の積層順で位置合わせ積層し、熱問ブレスにより一体化した後、ダイシングソーにより切断、個別化した後、Ｃｒ／Ｎｉ／Ａｕの表面電極をイオンプレーティング成膜し、ポリイミドの保護膜を形成して、インターポーザ２とした。
【００５０】
なお、作製したインターポーザ２は、外形が１０×１０×１ｍｍ、スルーホール１１のピッチが２００μｍ程度であり、容量は４．６μＦ、等価インダクタンスは２０ｐＨ以下であった。
【００５１】
そして、図１に示すような実装形態で、ＣＭＯＳ−ＬＳＩを１ＧＨｚで駆動させた場合の電源ノイズを、図８に示す比較形態の半導体装置と比較した。この比較形態の半導体装置は、半導体基板１０１上にスルーホール１１１の形成された従来のインターポーザ１０２を介してＬＳＩ１０３を設け、インターポーザ１０２に対してキャパシタ１１２を外付けしてなるものである。当該比較の結果、本実施例の半導体装置では比較形態に比して実装面積及びスイッチングノイズを共に１／２以下とすることができた。
【００５２】
（実施例２）
高誘電率材にＢＳＴ（ＢａＳｒＴｉＯ3）系セラミックス、電極材にＮｉメッキを用い、実施例１と同様にインターポーザ２を作製した。作製したインターポーザ２は、外形が２０×２０×１ｍｍ、スルーホール１１のピッチが２００μｍ程度、キャパシタ層厚が１０μｍ程度であり、１つのインターポーザ２内にキャパシタ１２が１６個ある構成となっている。容量は各０．５μｍで合計８μＦであった。また、等価インダクタンスは２０ＰＨ以下であった。
【００５３】
そして、図２に示すような実装形態で、ＣＭＯＳ−ＬＳＩを１ＧＨｚで駆動させた場合の電源ノイズを、実施例１と同様に図８に示す半導体装置と比較したところ、実装面積及びスイッチングノイズを共に約１／２以下とすることができた。
【００５４】
以下、本発明の諸態様を付記としてまとめて記載する。
【００５５】
（付記１） 表面から裏面へ貫通する複数のスルービアを有する回路基板であって、
前記スルービアのピッチ間に、前記スルービアと略並行して少なくとも２層以上の電極が積層されてなるキャパシタを備えることを特徴とする回路基板。
【００５６】
（付記２） 前記キャパシタの誘電体は、高誘電率セラミックフィラーを樹脂に分散してなる材料からなることを特徴とする付記１に記載の回路基板。
【００５７】
（付記３） 前記キャパシタの誘電体は、前記高誘電率セラミックフィラーを５０体積％以上含むことを特徴とする付記２に記載の回路基板。
【００５８】
（付記４） 前記高誘電率セラミックフィラーは、Ｐｂ系セラミックス又は酸化物セラミックスであることを特徴とする付記２に記載の回路基板。
【００５９】
（付記５） 前記高誘電率セラミックフィラーの平均粒径が０．１μｍ〜１０μｍであることを特徴とする付記２に記載の回路基板。
【００６０】
（付記６） 前記キャパシタの前記電極は、前記表面、前記裏面又はこれら両面において前記スルービアの一部と接続されていることを特徴とする付記１に記載の回路基板。
【００６１】
（付記７） 半導体素子と半導体基板との間に挿入されるインターポーザとして用いられることを特徴とする付記１に記載の回路基板。
【００６２】
（付記８） 前記キャパシタの前記電極は、Ｃｕ，Ｎｉ，Ｃｒから選ばれた少なくとも１種を主成分とする材料からなることを特徴とする付記１に記載の回路基板。
【００６３】
（付記９） 前記スルービアは、低誘電率のセラミックスフィラーを分散させた樹脂に形成されていることを特徴とする付記１に記載の回路基板。
【００６４】
（付記１０） 第１の誘電体フィルムの表面に少なくともスルービアとなる配線パターンを形成する工程と、
第２の誘電体フィルムの表面に少なくともキャパシタの電極となる電極パターンを形成する工程と、
前記第１の誘電体フィルムと、少なくとも２層以上の前記第２の誘電体フィルムとを交互に積層して積層体を形成する工程と、
前記積層体をスライス加工して、個々の回路基板を切り出す工程とを備え、
前記回路基板は、前記第１の誘電体フィルムに形成され表面から裏面へ貫通する複数の前記スルービアを有し、前記スルービアのピッチ間に、前記スルービアと略並行して少なくとも２層以上の前記電極がそれぞれ前記第２の誘電体フィルムを介して積層されてなるキャパシタを備えるように作製されることを特徴とする回路基板の製造方法。
【００６５】
（付記１１） 前記第１の誘電体フィルムは、低誘電率のセラミックスフィラーを分散させた低誘電率樹脂フィルムであり、前記第２の誘電体フィルムは、高誘電率セラミックフィラーを分散させた高誘電率樹脂フィルムであることを特徴とする付記１０に記載の回路基板の製造方法。
【００６６】
（付記１２） 前記第２の誘電体フィルムは、前記高誘電率セラミックフィラーを５０体積％以上含むことを特徴とする付記１１に記載の回路基板の製造方法。
【００６７】
（付記１３） 前記高誘電率セラミックフィラーは、Ｐｂ系セラミックス又は酸化物セラミックスであることを特徴とする付記１１に記載の回路基板の製造方法。
【００６８】
（付記１４） 前記高誘電率セラミックフィラーの平均粒径が０．１μｍ〜１０μｍであることを特徴とする付記１１に記載の回路基板の製造方法。
【００６９】
（付記１５） 半導体基板上にインターポーザを介して半導体素子が設けられてなる半導体装置であって、
前記インターポーザは、表面から裏面へ貫通する複数のスルービアを有しており、前記スルービアのピッチ間に、前記スルービアと略並行して少なくとも２層以上の電極が積層されてなるキャパシタを備えることを特徴とする半導体装置。
【００７０】
（付記１６） 前記キャパシタの誘電体は、高誘電率セラミックフィラーを樹脂に分散してなる材料からなることを特徴とする付記１５に記載の半導体装置。
【００７１】
（付記１７） 前記キャパシタの誘電体は、前記高誘電率セラミックフィラーを５０体積％以上含むことを特徴とする付記１６に記載の半導体装置。
【００７２】
（付記１８） 前記高誘電率セラミックフィラーは、Ｐｂ系セラミックス又は酸化物セラミックスであることを特徴とする付記１６に記載の半導体装置。
【００７３】
（付記１９） 前記高誘電率セラミックフィラーの平均粒径が０．１μｍ〜１０μｍであることを特徴とする付記１６に記載の半導体装置。
【００７４】
（付記２０） 前記キャパシタの前記電極は、前記表面、前記裏面又はこれら両面において前記スルービアの一部と接続されていることを特徴とする付記１５に記載の半導体装置。
【００７５】
（付記２１） 前記キャパシタの前記電極は、Ｃｕ，Ｎｉ，Ｃｒから選ばれた少なくとも１種を主成分とする材料からなることを特徴とする付記１５に記載の半導体装置。
【００７６】
（付記２２） 前記スルービアは、低誘電率のセラミックスフィラーを分散させた樹脂に形成されていることを特徴とする付記１５に記載の半導体装置。
【００７７】
【発明の効果】
本発明によれば、比較的簡易な構成により、駆動周波数の高い、例えば数百ＭＨｚ以上の高性能ＬＳＩにおける電源ノイズを十分に除去するのに有効であり、しかも低コスト、高信頼性の回路基板及び半導体装置、更には極めて容易且つ正確に前記回路基板を作製する提供することができる。
【図面の簡単な説明】
【図１】本実施形態の半導体装置の主要構成を示す概略断面図である。
【図２】本実施形態の半導体装置の構成要素であるインターポーザの詳細な構造を示す模式図である。
【図３】本実施形態の半導体装置の他の例（第１例）を示す模式図である。
【図４】本実施形態の半導体装置の他の例（第２例）を示す模式図である。
【図５】本実施形態の半導体装置の他の例（第３例）を示す模式図である。
【図６】本実施形態の半導体装置の構成要素であるインターポーザの製造方法を示す概略斜視図である。
【図７】高誘電率フィルムにおける高誘電率のセラミックスフィラーの含有率と高誘電率フィルムの誘電率との関係を示す特性図である。
【図８】本実施形態の比較形態である半導体装置の主要構成を示す概略断面図である。
【符号の説明】
１ 半導体基板
２ インターポーザ
３ 半導体チップ（ＬＳＩ）
１１ スルービア
１１Ｓｖ 信号伝搬用ビア
１１Ｇｖ 接地（グランド）用ビア
１１Ｖｖ 電源用ビア
１１Ｓｐ 信号パッド
１１Ｇｐ グランドパッド
１１Ｖｐ 電源パッド
１２ キャパシタ
１２Ｇｅ グランド電極
１２Ｖｅ 電源電極
１２Ｖｐ，１２Ｇｐ，１２Ｖｐ 引き出し電極
１３ 低誘電率材
１４ 高誘電率材
１５，１６ 上部電極
１７ 絶縁層
１８ ハンダ
１９ ピン
２１ 低誘電率フィルム
２２ 高誘電率フィルム
２３ 配線パターン
２４ グランド電極１２Ｇｅとなる電極パターン
２５ 電源電極１２Ｖｅとなる電極パターン
２６ 積層体
２７ 個別切断体
３１，３２ 下部電極
Claims (5)
- 樹脂フィルムと、
前記樹脂フィルムの表面から裏面へ貫通する複数のスルービアと、
前記スルービアのピッチ間に、前記スルービアと略並行して少なくとも２層以上の電極が積層されてなるキャパシタと
を備えることを特徴とする回路基板。 - 半導体素子と半導体基板との間に挿入されるインターポーザとして用いられることを特徴とする請求項１に記載の回路基板。
- 第１の誘電体フィルムの表面に少なくともスルービアとなる配線パターンを形成する工程と、
第２の誘電体フィルムの表面に少なくともキャパシタの電極となる電極パターンを形成する工程と、
前記第１の誘電体フィルムと、少なくとも２層以上の前記第２の誘電体フィルムとを交互に積層して積層体を形成する工程と、
前記積層体をスライス加工して、個々の回路基板を切り出す工程と
を備え、
前記回路基板は、前記第１の誘電体フィルムに形成され表面から裏面へ貫通する複数の前記スルービアを有し、前記スルービアのピッチ間に、前記スルービアと略並行して少なくとも２層以上の前記電極がそれぞれ前記第２の誘電体フィルムを介して積層されてなるキャパシタを備えるように作製されることを特徴とする回路基板の製造方法。 - 前記第１の誘電体フィルムは、低誘電率のセラミックスフィラーを分散させた低誘電率樹脂フィルムであり、前記第２の誘電体フィルムは、高誘電率セラミックフィラーを分散させた高誘電率樹脂フィルムであることを特徴とする請求項３に記載の回路基板の製造方法。
- 半導体基板と、
前記半導体基板の上方に設けられた半導体素子と、
前記半導体基板と前記半導体素子とを電気的に接続する回路基板と
を備え、
前記回路基板は、
樹脂フィルムと、
前記樹脂フィルムの表面から裏面へ貫通する複数のスルービアと、
前記スルービアのピッチ間に、前記スルービアと略並行して少なくとも２層以上の電極が積層されてなるキャパシタと
を備えることを特徴とする半導体装置。
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