JP2001352004A

JP2001352004A - 回路基板及びその製造方法並びに半導体装置

Info

Publication number: JP2001352004A
Application number: JP2000173910A
Authority: JP
Inventors: Kazuaki Kurihara; 和明栗原; Masao Kondo; 正雄近藤; Mototoshi Nishizawa; 元亨西沢; Keishiro Okamoto; 圭史郎岡本
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2000-06-09
Filing date: 2000-06-09
Publication date: 2001-12-21
Anticipated expiration: 2020-06-09
Also published as: JP4545889B2

Abstract

(57)【要約】【課題】比較的簡易な構成により、駆動周波数の高
い、例えば数百ＭＨｚ以上の高性能ＬＳＩにおける電源
ノイズを十分に除去するのに有効であり、しかも低コス
ト、高信頼性の半導体装置を提供する。【解決手段】インターポーザ２は、表面から裏面へ貫
通する複数のスルービア１１を有し、半導体基板１上に
ハンダ１８により接続されており、スルービア１１のピ
ッチ間に、スルービア１１と並行して、即ちインターポ
ーザ２の表面と垂直な方向に少なくとも２層以上の電極
が誘電体膜を介して積層されてなるキャパシタ１２が形
成されている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、回路基板及びその
製造方法並びに半導体装置に関し、特にコンピュータ、
ワープロ、通信機器等の高周波で動作するＬＳＩを使用
する電子機器において、ＬＳＩと回路基板との間に配置
する回路基板（インターポーザ）を主な対象とする。

【０００２】

【従来の技術】近時におけるＬＳＩの高周波数化の進展
により、スイッチングノイズによる誤動作の問題が大き
くなっている。このノイズを吸収するため、電源系に、
いわゆるデカップリングキャパシタを挿入する技術が案
出されており、ＬＳＩの周辺に個別のデカップリングキ
ャパシタを配置する方法が一般に用いられている。

【０００３】

【発明が解決しようとする課題】しかしながら、動作周
波数が数百ＭＨｚにまで高くなると、配線のインダクタ
ンス成分が影響するため、デカップリングキャパシタを
更にＬＳＩの近傍に配置する必要がある。また、ＬＳＩ
の微細化、高密度化の進展により、キャパシタの容量も
高い値が要求されている。

【０００４】更に、配線における信号伝搬遅延を低減さ
せるために、配線を囲む絶縁材に低い誘電率が要求され
ている。

【０００５】このような背景の下で、バイパスキャパシ
タの低インダクタンス化を狙い、ＬＳＩ内部に高誘電率
材によるキャパシタを内蔵させるキャパシタ内蔵ＬＳＩ
が考えられているが（日経エレクトロニクスＮｏ．５８
１．１９９３，ｐ．７７）、ＬＳＩプロセスに高誘電率
材を取り入れるために製造コストが高く、歩留りの低下
を来し、更には充分な容量が得られない等の問題があ
る。

【０００６】また、ＬＳＩを実装する基板の内部や表面
にキャパシタを内蔵してなるキャパシタ内蔵基板が考え
られているが（特開平８−２１３７６０号公報）、製造
コストの大幅な増加とともに、基板単位の大面積キャパ
シタによる信頼性を確保することが困難となる等の問題
がある。

【０００７】また、ＬＳＩと回路基板との間にスルービ
アを有するインターポーザを配置し、その表面に薄膜キ
ャパシタを設けてなる薄膜キャパシタ内蔵のインターポ
ーザも考えられているが（特開平４−２１１９１号公
報）、充分な容量が得られない等の問題がある。

【０００８】また、厚膜積層型キャパシタにスルービア
を通すとともに、信号線の周囲のみを低誘電率材で囲む
構造も考えられているが（特開平１１−２５１１７２号
公報）、低インダクタンス、大容量が得られるものの、
製造プロセスが複雑で高価となる。

【０００９】このように、高駆動周波数化の進むＬＳＩ
における電源ノイズの低減化を図る様々な工夫がなされ
ているものの、各々無視し得ない欠点を有しており、更
なる改善が待たれる現況にある。

【００１０】そこで本発明は、前記課題に鑑みてなされ
たものであり、比較的簡易な構成により、駆動周波数の
高い、例えば数百ＭＨｚ以上の高性能ＬＳＩにおける電
源ノイズを十分に除去するのに有効であり、しかも低コ
スト、高信頼性の回路基板及び半導体装置、更には極め
て容易且つ正確に前記回路基板を作製することを可能と
する好適な方法を提供することを目的とする。

【００１１】

【課題を解決するための手段】本発明者らは、鋭意検討
の結果、以下に示す発明の諸態様に想到した。

【００１２】本発明は、表面から裏面へ貫通する複数の
スルービアを有する回路基板を対象とし、前記スルービ
アのピッチ間に、前記スルービアと略並行して少なくと
も２層以上の電極が積層されてなるキャパシタを備えて
構成される。この回路基板においては、スルービアのピ
ッチ間という領域を有効利用し、回路基板が小さく、当
該領域が狭くとも、スルービアに沿って高さ方向にキャ
パシタの形成領域を広く確保し、電極を多層に積層する
ことで大容量を得ることができる。

【００１３】ここで、キャパシタの誘電体を、高誘電率
セラミックフィラーを樹脂に分散してなる材料から形成
する。これにより、更に大きなキャパシタ容量を得るこ
とができる。

【００１４】また、回路基板のスルービアを、低誘電率
のセラミックスフィラーを分散させた樹脂に形成する。
これにより、スルービアの信号伝搬に対するキャパシタ
の影響が緩和され、信号伝搬遅延が抑制される。

【００１５】更に本発明は、前記構成の回路基板を、半
導体基板上に半導体素子を設ける際のインターポーザと
して用い、半導体装置を構成する。この場合、当該イン
ターポーザが小さいものであっても前述の如く大容量を
得ることができ、更には半導体素子の近傍にキャパシタ
が位置することからインダクタンスが低く押さえられる
ため、高周波駆動の半導体素子を適用してもインピーダ
ンスの増加を招くことなく電源ノイズの発生を抑止し、
信頼性の高い半導体装置が実現する。

【００１６】本発明の回路基板を作製するには、先ず第
１の誘電体フィルムの表面に少なくともスルービアとな
る配線パターンを形成するとともに、第２の誘電体フィ
ルムの表面に少なくともキャパシタの電極となる電極パ
ターンを形成する。続いて、第１の誘電体フィルムと、
少なくとも２層以上の第２の誘電体フィルムとを交互に
積層して積層体を形成した後、この積層体をスライス加
工して、個々の回路基板を切り出す。

【００１７】ここで、第１の誘電体フィルムを低誘電率
のセラミックスフィラーを分散させた低誘電率樹脂フィ
ルムとし、第２の誘電体フィルムは、高誘電率セラミッ
クフィラーを分散させた高誘電率樹脂フィルムとするこ
とが好適である。

【００１８】この製造方法においては、１つの前記積層
体から複数の回路基板を切り出すため、生産性・量産性
が極めて高く、安価に高精度且つ高性能の回路基板を作
製することができる。更にこの方法では、通常のビア穴
開け工程がなく、フィルムへのパターン形成だけでスル
ービアを形成するため、単純形状でないスルービアでも
容易且つ正確に形成することができ、必要があれば、直
線形状のみならず曲線や折れ線等の所望形状とすること
も可能である。

【００１９】

【発明の実施の形態】以下、本発明を適用した具体的な
実施形態について図面を参照しながら詳細に説明する。
本例では、回路基板をインターポーザとして用いる半導
体装置について例示する。

【００２０】図１は、本実施形態の半導体装置の主要構
成を示す概略断面図である。この半導体装置は、半導体
基板１上にインターポーザ２を介して所定の半導体素子
の形成された半導体チップ（ＬＳＩ）３が接続されてな
るものである。

【００２１】インターポーザ２は、表面から裏面へ貫通
する複数のスルービア１１を有し、半導体基板１上にハ
ンダ１８により接続されており、これらスルービア１１
を通じてＬＳＩ３の半導体素子と半導体基板１とが電気
的に接続されている。半導体基板１の下部には接続用の
ピン１９が設けられている。更に、スルービア１１のピ
ッチ間に、スルービア１１と並行して、即ちインターポ
ーザ２の表面と垂直な方向に少なくとも２層以上の電極
が誘電体膜を介して積層されてなるキャパシタ１２が形
成されている。

【００２２】インターポーザ２の詳細な構成を図２に示
す。ここで、図２（ａ）はインターポーザ２の平面図で
あり、図２（ｂ）が図２（ａ）中矢印Ａで示すＡ断面、
図２（ｃ）が同様にＢ断面、図２（ｄ）が同様にＣ断
面、図２（ｅ）が同様にＤ断面、図２（ｆ）が同様にＥ
断面、図２（ｇ）が同様にＦ断面をそれぞれ示す。

【００２３】インターポーザ２において、低誘電率材１
３と高誘電率材１４が交互に積層されており、低誘電率
材１３にスルービア１１、高誘電率材１４にキャパシタ
１２がそれぞれ形成されている（図２（ａ）参照）。

【００２４】スルービア１１は、信号伝搬用ビア１１Ｓ
ｖ、接地（グランド）用ビア１１Ｇｖ、電源用ビア１１
Ｖｖが順次繰り返して形成され、インターポーザ２の表
面に信号パッド１１Ｓｐ、グランドパッド１１Ｇｐ、電
源パッド１１Ｖｐが形成されてなるものであり、これら
により高誘電率材１４を介して信号伝搬用ビア１１Ｓｖ
が並ぶＳ列、グランド用ビア１１Ｇｖが並ぶＧ列、電源
用ビア１１Ｖｖが並ぶＶ列が形成される（図２（ａ）、
図２（ｄ）参照）。

【００２５】キャパシタ１２は、グランド電極１２Ｇｅ
及び電源電極１２Ｖｅが交互に高誘電率材１４からなる
誘電体膜を介して積層され、グランド電極１２Ｇｅの引
き出し電極１２Ｇｐ、電源電極１２Ｖｅの引き出し電極
１２Ｖｐが設けられ、Ｇ列においてはグランド電極１２
Ｇｅと引き出し電極１２Ｇｐが（図２（ｃ）参照）、Ｖ
列においては電源電極１２Ｖｅと引き出し電極１２Ｖｐ
が（図２（ｂ）参照）、それぞれ接続されて構成されて
いる。

【００２６】更に、Ｇ列においてはグランド用ビア１１
Ｇｖとグランド電極１２Ｇｅとを接続する上部電極１５
が（図２（ｆ）参照）、電源用ビア１１Ｖｖと電源電極
１２Ｖｅとを接続する上部電極１６が（図２（ｇ）参
照）それぞれ形成され、これにより、各キャパシタ１２
が接続されることになる。

【００２７】そして、信号パッド１１Ｓｐ、グランドパ
ッド１１Ｇｐ、電源パッド１１Ｖｐのみが露出するよう
に、これらパッド上を除くインターポーザ２の表面に絶
縁層１７が形成されている。

【００２８】ここで、本実施形態の他のいくつかの例に
ついて説明する。

【００２９】第１例を図３に示す。ここで、図３（ａ）
は図１（ｅ）に、図３（ｂ）は図１（ｆ）、図３（ｃ）
は図１（ｇ）にそれぞれ相当する。ここでは、グランド
電極１２Ｇｅ及び電源電極１２Ｖｅの上下に引き出し電
極１２Ｇｐ及び引き出し電極１２Ｖｐが設けられ、これ
に伴ってＧ列においてはグランド用ビア１１Ｇｖとグラ
ンド電極１２Ｇｅとを接続する上部電極１５及び下部電
極３１が、電源用ビア１１Ｖｖと電源電極１２Ｖｅとを
接続する上部電極１６及び下部電極３２がそれぞれ形成
されている。

【００３０】第２例を図４に示す。この図４は、図１
（ａ）に相当する。ここでは、Ｇ列及びＶ列において、
上部電極１５，１６が分離しており、これに伴って各キ
ャパシタ１２の接続が分離される。

【００３１】第３例を図５に示す。ここで、図５（ａ）
は図１（ａ）に、図５（ｂ）は図１（ｇ）にそれぞれ相
当する。ここでは、グランド用ビア１１Ｇｖ及び電源用
ビア１１Ｖｖを隣接する低誘電率材１３間で千鳥状に配
置し、それに伴い、引き出し電極１２Ｇｐ同士及び引き
出し電極１２Ｖｐ同士がそれぞれ接続されるように上部
電極１５，１６及び絶縁層１７が形成されている。

【００３２】これら第１〜第３の各例は、ＬＳＩ３の半
導体素子の種類やレイアウト、インターポーザ２の設置
部位等の様々なバリエーションに応じて適用して好適で
ある。更には、これらの例のみならず、例えばインター
ポーザ２の表面や裏面に、キャパシタ１２の電極とパッ
ドとを結ぶ表面電極以外の配線層を設けても良い。ここ
で、信号線を通す場合は、キャパシタ１２の高誘電率材
１４の影響を低減するため、グランド層、絶縁層を設け
ると良い。

【００３３】本実施形態の半導体装置においては、スル
ービア１１のピッチ間という領域を有効利用し、インタ
ーポーザ２が小さく、当該領域が狭くとも、スルービア
１１に沿って高さ方向にキャパシタ１２の形成領域を広
く確保し、電極を多層に積層することで大容量を得るこ
とができる。更にはＬＳＩ３の近傍にキャパシタ１２が
位置することからインダクタンスが低く押さえられるた
め、高周波駆動のＬＳＩを適用してもインピーダンスの
増加を招くことなく電源ノイズの発生を抑止し、信頼性
の高い半導体装置が実現する。

【００３４】更に、スルービア１１を低誘電率材１３
に、キャパシタ１２を高誘電率材１４に形成するため、
スルービア１１の信号伝搬に対するキャパシタ１２の影
響が緩和されるとともに、更に大きなキャパシタ容量を
得ることができる。

【００３５】ここで、キャパシタ１２を備えたインター
ポーザ２の製造方法について図６を用いて説明する。先
ず、低誘電率フィルム２１及び高誘電率フィルム２２を
用意する。低誘電率フィルム２１は、低誘電率材１３か
らなるものであり、低誘電率のセラミックス粉末をフィ
ラーとして分散させた樹脂として構成してもよい。他
方、高誘電率フィルム２２は、高誘電率のセラミックス
粉末をフィラーとして分散させた樹脂フィルムであり、
押し出し成形、ロール成形などにより形成する。

【００３６】続いて、低誘電率フィルム２１の表面の一
部又は全面に、蒸着法又はスパッタ法等により、後にス
ルービア１１となる配線パターン２３を形成する。他
方、高誘電率フィルム２２の表面の一部又は全面に、同
様に蒸着法又はスパッタ法等により、後にグランド電極
１２Ｇｅとなる電極パターン２４又は電源電極１２Ｖｅ
となる電極パターン２５を形成する。

【００３７】続いて、図６（ａ）に示すように、１組の
低誘電率フィルム２１間に複数枚の高誘電率フィルム２
２を積層して挟み込み、これを１単位として複数単位を
重ね合わせる。ここで、前記１単位において、図示の例
では、後にＶ列を構成する電極パターン２４の形成され
た高誘電率フィルム２２と、同様にＧ列を構成する電極
パターン２４の形成された高誘電率フィルム２２とを交
互に重畳して多層構造とする。

【００３８】続いて、図６（ｂ）に示すように、積層さ
れた低誘電率フィルム２１及び高誘電率フィルム２２を
プレスして圧着して積層体２６を作製する。

【００３９】続いて、図６（ｃ）に示すように、積層体
２６に切断（ダイシング）によるスライス加工を施し、
個別切断体２７を切り出す。そして、図６（ｄ）に示す
ように、各々の個別切断体２７の表面に信号パッド１１
Ｓｐ、グランドパッド１１Ｇｐ、電源パッド１１Ｖｐを
形成するとともに、絶縁層１７及び上部電極１５，１６
をそれぞれ形成し、インターポーザ２を完成させる。

【００４０】なお、低誘電率フィルム２１は、ポリイミ
ド、エポキシ、フェノール樹脂など、通常の回路基板に
使用される樹脂で良く、更にシリカフィラーなどのセラ
ミックフィラーを混ぜることにより、誘電率や熱膨張係
数、耐熱性、機械強度などを調整しても良い。

【００４１】他方、高誘電率フィルム２２のフィラー材
としては、ＰＭＮ−ＰＴ（ＰｂＭｇＮｂＯ₃−ＰｂＴｉ
Ｏ₃）等のＰｂ系セラミックス、ＢＴＺ（ＢａＴｉＺｒ
Ｏ₃）、ＢＳＴ（ＢａＳｒＴｉＯ₃）、ＳＴＯ（ＳｒＴｉ
Ｏ₃）、ＢＴ０（ＢａＴｉＯ₃）、Ｔａ２Ｏ₅等の酸化物
セラミックスが適している。樹脂材は、低誘電率フィル
ムと同じ材料でも良く、より高い誘電率の樹脂でも良
い。

【００４２】キャパシタ１２の電極パターン２４の材料
としては、Ｃｕ，Ｃｒ，Ｎｉ等が良く、メッキや蒸着、
スパッタ、イオンプレーティングなどで成膜後、パター
ニングするのが一般的である。

【００４３】この製造方法においては、１つの積層体２
６から複数の個別切断体２６を切り出すため、一枚の積
層体２６から多数個のインターポーザ１１を採ることが
可能であり、生産性・量産性が極めて高く、安価に高精
度且つ高性能のインターポーザ２を作製することができ
る。更にこの方法では、通常のビア穴開け工程がなく、
低誘電体フィルム２１へのパターン形成だけでスルービ
ア１１を形成するため、単純形状でないスルービアでも
容易且つ正確に形成することができ、必要があれば、直
線形状のみならず曲線や折れ線等の所望形状とすること
も可能である。

【００４４】ところで、キャパシタ１２において大きい
容量を得るためには、高誘電率フィルム２２の十分高い
誘電率を確保することが重要である。複合材料たる高誘
電率材の誘電率は、以下の（１）式及び図７のように表
される。ｌｏｇＥ＝ｖｌｏｇＥｃ＋（１−ｖ）ｌｏｇＥｐ …（１）Ｅ：フィルムの誘電率Ｖ：高誘電率セラミックスフィラーの体積分率Ｅｃ：高誘電率セラミックスフィラーの誘電率Ｅｐ：樹脂の誘電率

【００４５】このように、高誘電率のセラミックスフィ
ラーの体積分率の増大に伴い、誘電率は指数関数的に増
加する傾向にある。従って高い誘電率を得るためには、
高誘電率のセラミックスフィラーの体積分率を高くする
必要があり、十分な誘電率を確保するには、当該体積分
率を５０％以上、好ましくは６０％以上とすることが好
ましい。

【００４６】また、セラミックスフィラーは粒径が小さ
いほど成形性に優れる一方で、内部歪み等の影響が増加
して誘電率が低下してしまう。従って、成形性及び誘電
率の双方を確保する観点から、平均粒径は０．１μｍ以
上、１０μｍ以下とすることが好ましい。

【００４７】

【実施例】以下、上述の本実施形態を更に詳細に説明す
るための諸実施例を例示する。

【００４８】（実施例１）図６に示す各工程に従い、イ
ンターポーザ２を作製した。平均粒径１μｍ程度のシリ
カ粉末とエポキシ樹脂からなる厚み１０μｍ程度のフィ
ルムをフィルム成形機にて成形し、低誘電率フィルム２
１とした。他方、平均粒径０．５μｍ程度のＢＴＺ（Ｂ
ａＴｉＺｒＯ₃）系粉末とエポキシ系樹脂からなる厚み
５μｍ程度のフィルムをフィルム成形機にて成形し、高
誘電率フィルム２２とした。ＢＴＺの体積分率は６５％
である。シリカの体積分率は５５％である。

【００４９】それぞれのフィルムにＣｕをイオンプレー
ティングにより０．５μｍ程度の厚みに成膜し、所望の
パターンにエッチングした。これらのフィルムを所定の
積層順で位置合わせ積層し、熱問ブレスにより一体化し
た後、ダイシングソーにより切断、個別化した後、Ｃｒ
／Ｎｉ／Ａｕの表面電極をイオンプレーティング成膜
し、ポリイミドの保護膜を形成して、インターポーザ２
とした。

【００５０】なお、作製したインターポーザ２は、外形
が１０×１０×１ｍｍ、スルーホール１１のピッチが２
００μｍ程度であり、容量は４．６μＦ、等価インダク
タンスは２０ｐＨ以下であった。

【００５１】そして、図１に示すような実装形態で、Ｃ
ＭＯＳ−ＬＳＩを１ＧＨｚで駆動させた場合の電源ノイ
ズを、図８に示す比較形態の半導体装置と比較した。こ
の比較形態の半導体装置は、半導体基板１０１上にスル
ーホール１１１の形成された従来のインターポーザ１０
２を介してＬＳＩ１０３を設け、インターポーザ１０２
に対してキャパシタ１１２を外付けしてなるものであ
る。当該比較の結果、本実施例の半導体装置では比較形
態に比して実装面積及びスイッチングノイズを共に１／
２以下とすることができた。

【００５２】（実施例２）高誘電率材にＢＳＴ（ＢａＳ
ｒＴｉＯ₃）系セラミックス、電極材にＮｉメッキを用
い、実施例１と同様にインターポーザ２を作製した。作
製したインターポーザ２は、外形が２０×２０×１ｍ
ｍ、スルーホール１１のピッチが２００μｍ程度、キャ
パシタ層厚が１０μｍ程度であり、１つのインターポー
ザ２内にキャパシタ１２が１６個ある構成となってい
る。容量は各０．５μｍで合計８μＦであった。また、
等価インダクタンスは２０ＰＨ以下であった。

【００５３】そして、図２に示すような実装形態で、Ｃ
ＭＯＳ−ＬＳＩを１ＧＨｚで駆動させた場合の電源ノイ
ズを、実施例１と同様に図８に示す半導体装置と比較し
たところ、実装面積及びスイッチングノイズを共に約１
／２以下とすることができた。

【００５４】以下、本発明の諸態様を付記としてまとめ
て記載する。

【００５５】（付記１）表面から裏面へ貫通する複数
のスルービアを有する回路基板であって、前記スルービ
アのピッチ間に、前記スルービアと略並行して少なくと
も２層以上の電極が積層されてなるキャパシタを備える
ことを特徴とする回路基板。

【００５６】（付記２）前記キャパシタの誘電体は、
高誘電率セラミックフィラーを樹脂に分散してなる材料
からなることを特徴とする付記１に記載の回路基板。

【００５７】（付記３）前記キャパシタの誘電体は、
前記高誘電率セラミックフィラーを５０体積％以上含む
ことを特徴とする付記２に記載の回路基板。

【００５８】（付記４）前記高誘電率セラミックフィ
ラーは、Ｐｂ系セラミックス又は酸化物セラミックスで
あることを特徴とする付記２に記載の回路基板。

【００５９】（付記５）前記高誘電率セラミックフィ
ラーの平均粒径が０．１μｍ〜１０μｍであることを特
徴とする付記２に記載の回路基板。

【００６０】（付記６）前記キャパシタの前記電極
は、前記表面、前記裏面又はこれら両面において前記ス
ルービアの一部と接続されていることを特徴とする付記
１に記載の回路基板。

【００６１】（付記７）半導体素子と半導体基板との
間に挿入されるインターポーザとして用いられることを
特徴とする付記１に記載の回路基板。

【００６２】（付記８）前記キャパシタの前記電極
は、Ｃｕ，Ｎｉ，Ｃｒから選ばれた少なくとも１種を主
成分とする材料からなることを特徴とする付記１に記載
の回路基板。

【００６３】（付記９）前記スルービアは、低誘電率
のセラミックスフィラーを分散させた樹脂に形成されて
いることを特徴とする付記１に記載の回路基板。

【００６４】（付記１０）第１の誘電体フィルムの表
面に少なくともスルービアとなる配線パターンを形成す
る工程と、第２の誘電体フィルムの表面に少なくともキ
ャパシタの電極となる電極パターンを形成する工程と、
前記第１の誘電体フィルムと、少なくとも２層以上の前
記第２の誘電体フィルムとを交互に積層して積層体を形
成する工程と、前記積層体をスライス加工して、個々の
回路基板を切り出す工程とを備え、前記回路基板は、前
記第１の誘電体フィルムに形成され表面から裏面へ貫通
する複数の前記スルービアを有し、前記スルービアのピ
ッチ間に、前記スルービアと略並行して少なくとも２層
以上の前記電極がそれぞれ前記第２の誘電体フィルムを
介して積層されてなるキャパシタを備えるように作製さ
れることを特徴とする回路基板の製造方法。

【００６５】（付記１１）前記第１の誘電体フィルム
は、低誘電率のセラミックスフィラーを分散させた低誘
電率樹脂フィルムであり、前記第２の誘電体フィルム
は、高誘電率セラミックフィラーを分散させた高誘電率
樹脂フィルムであることを特徴とする付記１０に記載の
回路基板の製造方法。

【００６６】（付記１２）前記第２の誘電体フィルム
は、前記高誘電率セラミックフィラーを５０体積％以上
含むことを特徴とする付記１１に記載の回路基板の製造
方法。

【００６７】（付記１３）前記高誘電率セラミックフ
ィラーは、Ｐｂ系セラミックス又は酸化物セラミックス
であることを特徴とする付記１１に記載の回路基板の製
造方法。

【００６８】（付記１４）前記高誘電率セラミックフ
ィラーの平均粒径が０．１μｍ〜１０μｍであることを
特徴とする付記１１に記載の回路基板の製造方法。

【００６９】（付記１５）半導体基板上にインターポ
ーザを介して半導体素子が設けられてなる半導体装置で
あって、前記インターポーザは、表面から裏面へ貫通す
る複数のスルービアを有しており、前記スルービアのピ
ッチ間に、前記スルービアと略並行して少なくとも２層
以上の電極が積層されてなるキャパシタを備えることを
特徴とする半導体装置。

【００７０】（付記１６）前記キャパシタの誘電体
は、高誘電率セラミックフィラーを樹脂に分散してなる
材料からなることを特徴とする付記１５に記載の半導体
装置。

【００７１】（付記１７）前記キャパシタの誘電体
は、前記高誘電率セラミックフィラーを５０体積％以上
含むことを特徴とする付記１６に記載の半導体装置。

【００７２】（付記１８）前記高誘電率セラミックフ
ィラーは、Ｐｂ系セラミックス又は酸化物セラミックス
であることを特徴とする付記１６に記載の半導体装置。

【００７３】（付記１９）前記高誘電率セラミックフ
ィラーの平均粒径が０．１μｍ〜１０μｍであることを
特徴とする付記１６に記載の半導体装置。

【００７４】（付記２０）前記キャパシタの前記電極
は、前記表面、前記裏面又はこれら両面において前記ス
ルービアの一部と接続されていることを特徴とする付記
１５に記載の半導体装置。

【００７５】（付記２１）前記キャパシタの前記電極
は、Ｃｕ，Ｎｉ，Ｃｒから選ばれた少なくとも１種を主
成分とする材料からなることを特徴とする付記１５に記
載の半導体装置。

【００７６】（付記２２）前記スルービアは、低誘電
率のセラミックスフィラーを分散させた樹脂に形成され
ていることを特徴とする付記１５に記載の半導体装置。

【００７７】

【発明の効果】本発明によれば、比較的簡易な構成によ
り、駆動周波数の高い、例えば数百ＭＨｚ以上の高性能
ＬＳＩにおける電源ノイズを十分に除去するのに有効で
あり、しかも低コスト、高信頼性の回路基板及び半導体
装置、更には極めて容易且つ正確に前記回路基板を作製
する提供することができる。

【図面の簡単な説明】

【図１】本実施形態の半導体装置の主要構成を示す概略
断面図である。

【図２】本実施形態の半導体装置の構成要素であるイン
ターポーザの詳細な構造を示す模式図である。

【図３】本実施形態の半導体装置の他の例（第１例）を
示す模式図である。

【図４】本実施形態の半導体装置の他の例（第２例）を
示す模式図である。

【図５】本実施形態の半導体装置の他の例（第３例）を
示す模式図である。

【図６】本実施形態の半導体装置の構成要素であるイン
ターポーザの製造方法を示す概略斜視図である。

【図７】高誘電率フィルムにおける高誘電率のセラミッ
クスフィラーの含有率と高誘電率フィルムの誘電率との
関係を示す特性図である。

【図８】本実施形態の比較形態である半導体装置の主要
構成を示す概略断面図である。

【符号の説明】

１半導体基板２インターポーザ３半導体チップ（ＬＳＩ）１１スルービア１１Ｓｖ信号伝搬用ビア１１Ｇｖ接地（グランド）用ビア１１Ｖｖ電源用ビア１１Ｓｐ信号パッド１１Ｇｐグランドパッド１１Ｖｐ電源パッド１２キャパシタ１２Ｇｅグランド電極１２Ｖｅ電源電極１２Ｖｐ，１２Ｇｐ，１２Ｖｐ引き出し電極１３低誘電率材１４高誘電率材１５，１６上部電極１７絶縁層１８ハンダ１９ピン２１低誘電率フィルム２２高誘電率フィルム２３配線パターン２４グランド電極１２Ｇｅとなる電極パターン２５電源電極１２Ｖｅとなる電極パターン２６積層体２７個別切断体３１，３２下部電極

───────────────────────────────────────────────────── フロントページの続き (72)発明者西沢元亨神奈川県川崎市中原区上小田中４丁目１番１号富士通株式会社内 (72)発明者岡本圭史郎神奈川県川崎市中原区上小田中４丁目１番１号富士通株式会社内

Claims

【特許請求の範囲】

【請求項１】表面から裏面へ貫通する複数のスルービ
アを有する回路基板であって、前記スルービアのピッチ間に、前記スルービアと略並行
して少なくとも２層以上の電極が積層されてなるキャパ
シタを備えることを特徴とする回路基板。
【請求項２】半導体素子と半導体基板との間に挿入さ
れるインターポーザとして用いられることを特徴とする
請求項１に記載の回路基板。
【請求項３】第１の誘電体フィルムの表面に少なくと
もスルービアとなる配線パターンを形成する工程と、第２の誘電体フィルムの表面に少なくともキャパシタの
電極となる電極パターンを形成する工程と、前記第１の誘電体フィルムと、少なくとも２層以上の前
記第２の誘電体フィルムとを交互に積層して積層体を形
成する工程と、前記積層体をスライス加工して、個々の回路基板を切り
出す工程とを備え、前記回路基板は、前記第１の誘電体フィルムに形成され
表面から裏面へ貫通する複数の前記スルービアを有し、
前記スルービアのピッチ間に、前記スルービアと略並行
して少なくとも２層以上の前記電極がそれぞれ前記第２
の誘電体フィルムを介して積層されてなるキャパシタを
備えるように作製されることを特徴とする回路基板の製
造方法。
【請求項４】前記第１の誘電体フィルムは、低誘電率
のセラミックスフィラーを分散させた低誘電率樹脂フィ
ルムであり、前記第２の誘電体フィルムは、高誘電率セ
ラミックフィラーを分散させた高誘電率樹脂フィルムで
あることを特徴とする請求項３に記載の回路基板の製造
方法。
【請求項５】半導体基板上にインターポーザを介して
半導体素子が設けられてなる半導体装置であって、前記インターポーザは、表面から裏面へ貫通する複数の
スルービアを有しており、前記スルービアのピッチ間
に、前記スルービアと略並行して少なくとも２層以上の
電極が積層されてなるキャパシタを備えることを特徴と
する半導体装置。