JP4413375B2 - キャパシタ内蔵インターポーザ及びその製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、コンピュータ、ワード・プロセッサ、通信機器等、高周波で動作するＬＳＩ（ｌａｒｇｅ ｓｃａｌｅ ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ）を用いる電子機器に於いて、ＬＳＩと回路基板との間に介挿するのに好適なキャパシタ内蔵インターポーザ及びその製造方法に関する。
【０００２】
【従来の技術】
ＬＳＩの動作周波数の高周波化の進展につれて、スイッチング・ノイズに起因する誤動作の問題が大きくなりつつあり、そのノイズを吸収する為、電源系統にデカップリング・キャパシタを挿入する手段が採られていて、通常、ＬＳＩの周辺に個別のデカップリング・キャパシタを配設することが行なわれている。
【０００３】
然しながら、動作周波数が５００〔ＭＨｚ〕以上にまで高くなった場合、配線に於けるインダクタンス成分が影響する為、デカップリング・キャパシタはＬＳＩに充分に近接して配設しなければならない。
【０００４】
また、ＬＳＩの微細化、高密度化の進展に依って、キャパシタの容量は大きいものが要求され、更にまた、配線に於ける信号伝搬遅延を低減する為、配線を囲む絶縁材として低い誘電率のものが要求されている。
【０００５】
前記したような背景から、側路キャパシタの低インダクタンス化を目的とし、ＬＳＩ内部に高誘電率材からなるキャパシタを内蔵したキャパシタ内蔵ＬＳＩが提案されているが（要すれば、「日経エレクトロニクス Ｎｏ．５８１，１９９３，ｐ．７７」、を参照）、ＬＳＩプロセスに高誘電率材を導入する為、製造コストが高くなる、製造歩留りが低下する、更に、充分な容量が得られない等の問題がある。
【０００６】
また、ＬＳＩを実装する基板の内部や表面にキャパシタを形成したキャパシタ内蔵基板が提案されているが（要すれば、「特開平８−２１３７６０号公報」、を参照）、製造コストが大幅に増加すると共に基板単位の大面積キャパシタについて信頼性を確保しなければならない旨の問題がある。
【０００７】
更に、ＬＳＩと回路基板との間にスルー・ビアを有するインターポーザを配置し、その表面に薄膜キャパシタを設けた薄膜キャパシタ内蔵インターポーザも提案されているが（要すれば、「特開平４−２１１１９１号公報」、を参照）、この構造では充分な容量が得られない。
【０００８】
更にまた、厚膜積層型キャパシタにスルー・ビアを形成すると共に信号線の周囲のみを低誘電率材で囲む構造も提案されていて（要すれば、「特開平１１−２５１１７２号公報」、を参照）、この構造に依ると、低インダクタンス、大容量のキャパシタが得られるのであるが、製造プロセスはかなり複雑になり、また、コストは高くなる。
【０００９】
【発明が解決しようとする課題】
本発明では、動作周波数が高い高性能ＬＳＩの電源ノイズを低減させるのに有効な低インダクタンス且つ大容量であって、しかも、低コストで信頼性が高いキャパシタを内蔵したインターポーザを実現しようとする。
【００１０】
【課題を解決するための手段】
本発明では、インターポーザ内のスルー・ビア間にインターポーザ表面と垂直方向にキャパシタを形成し、キャパシタ内は高誘電率のセラミックスからなり、そして、キャパシタ外のビア周辺は低誘電率のセラミックスからなることが基本になっている。
【００１１】
この構成に於いて、信号ビアは勿論のこと、電源ビアやグランド・ビアも電源電極面またはグランド電極面との間は低誘電率材で満たされていて、信号伝搬遅延を低く抑えることができる。
【００１２】
上記構成にも拘わらず、キャパシタは、高誘電率セラミックスで構成され、インターポーザの高さ方向に電極面を拡げることで大きな容量を確保することができ、また、キャパシタの電極引き出しをＬＳＩ側表面のＬＳＩ接合部の近接して設けることができる為、インダクタンスを低く抑えることができる。
【００１３】
【発明の実施の形態】
図１は本発明の実施の形態１を説明する為のキャパシタ内蔵インターポーザを表す要部平面図であり、図２は同じく要部切断側面図であり、（Ａ）は図１に見られるＹ１−Ｙ１に、（Ｂ）はＹ２−Ｙ２に、（Ｃ）はＹ３−Ｙ３にそれぞれ沿う要部切断側面であり、図３は同じく要部切断側面図であり、（Ａ）は図１に見られるＸ１−Ｘ１に、（Ｂ）は同じくＸ２−Ｘ２に、（Ｃ）は同じくＸ３−Ｘ３にそれぞれ沿う要部切断側面である。
【００１４】
図に於いて、１１はインターポーザ、１２は低誘電率材、１３は高誘電率材、１４は電源電極面、１５はグランド電極面、１６は電源引き出し、１７はグランド引き出し、１８は表面電源電極、１９は表面グランド電極、２０は電源ビア、２１はグランドビア、２３は信号ビア、２４は表面信号電極、２５は絶縁膜、２６は電源パッド、２７はグランドパッド、２８は信号パッドをそれぞれ示している。尚、図に於ける表記では、低誘電率材を低ε材、また、高誘電率材を高ε材としている。
【００１５】
各図からすると、本発明に於けるキャパシタは、電源電極面１４及びグランド電極面１５、それ等に挟まれた高誘電率材１３からなっていて、該キャパシタはインターポーザ１１の表面と垂直方向に形成されていることが明瞭に看取されよう。
【００１６】
図４は本発明キャパシタ内蔵インターポーザの実装形態を説明する為の回路基板等を表す要部切断側面図であり、図に於いて、３１はＬＳＩ、３２ははんだ、３３はビア、３４はキャパシタ、３５はインターポーザ、３６は回路基板、３７はピンをそれぞれ示している。
【００１７】
図５は図４に見られる実装形態と比較する為の従来のインターポーザの実装形態を説明する為の回路基板等を表す要部切断側面図であり、この従来例が本発明の実施の形態と相違するところは、インターポーザの内容は勿論であるが、ＬＳＩ３１を除去して外付けキャパシタ５１を搭載したところにある。
【００１８】
図６並びに図７は実施の形態１のキャパシタ内蔵インターポーザを製造する工程を実施の形態２として説明する為の工程要所に於けるインターポーザを表す要部斜面図を表し、以下、これ等の図を参照しつつ説明する。
【００１９】
図６参照
（１）
スクリーン印刷法を適用し、低誘電率グリーン・シート４１及び高誘電率グリーン・シート４２に電極ペーストを用いて電極パターン４３を印刷する。
【００２０】
図７（Ａ）参照
（２）
必要とする電極パターン４３がそれぞれ印刷された低誘電率グリーン・シート４１及び高誘電率グリーン・シート４２を選択的に組み合わせて積層し、且つ、プレスすることで一体化し積層体４４を形成する。
【００２１】
図７（Ｂ）参照
（３）
積層体４４を焼成してから必要な厚さにスライスし、且つ、必要な大きさに切断して個別切断体４６とする。尚、個別切断体４６はインターポーザ基板である。
【００２２】
図７（Ｃ）参照
（４）
個別切断体４６の表面及び裏面に絶縁膜を形成し、必要箇所に絶縁膜を形成してインターポーザ４７を完成する。
【００２３】
前記説明した製造方法の特徴は、ビア穴開け工程が不要であって、ライン印刷のみでビアを形成することができ、また、切断（ダイシング）に依って外形形状を整形するので、ダイシングの高い加工精度を利用するので、セラミックス焼結体の加工面でのコスト・アップ要因である研磨が不要である。
【００２４】
また、ダイシングに依るスライス加工で個別切断体４６を切り出すので、一つの積層体４４から多数個のインターポーザ４７を作成することができ、従って、製造性が良好で、量産性が高く、安価に高精度、且つ、高性能のインターポーザ４７を製造することができる。
【００２５】
ところで、前記インターポーザの製造方法に於いて、高品質のインターポーザを製造する鍵になっているのは、高誘電率材と低誘電率材、即ち、材質を異にするセラミックスを一体焼成して欠陥がない焼成体をどのようにして実現するかの点に掛かっている。
【００２６】
本発明者らは、欠陥がない焼成体を製造するのに好適な方法を発明してあるので、ここで、その方法を開示する。
【００２７】
▲１▼ 高誘電率材と低誘電率材の焼成収縮曲線を近似させること。
最適焼成温度が近いことが必要であるのは当然のことであるが、焼成途中に於ける温度／収縮特性が近いことも重要である。
【００２８】
図８は温度／収縮特性を説明する為の線図であり、横軸に温度を、縦軸に収縮率／最終収縮率をそれぞれ採ってある。
【００２９】
図８に見られるように、最適焼成温度の差、及び、温度／収縮特性に於ける高誘電率材と低誘電率材とのミスマッチは２００〔℃〕以下であることが好ましく、温度／収縮特性のずれが大きい場合には、焼成途中にクラックが入ったり、剥離が発生する。
【００３０】
温度／収縮特性を合わせる為には、組成の調整を行ったり、粒径の調整を行うことが有効であるが、温度／収縮特性のずれを小さくできない場合には、高誘電率材の収縮が遅くなるように調整して、体積が少ない高誘電率材に引っ張り応力が働かないようにすると良い。
【００３１】
▲２▼ 緻密な電極膜にすること。
通常、積層セラミック素子は、焼成温度や印刷厚さなどの選択に依って、電極面に穴が開くようにし、この穴の部分で電極の上下のセラミックスを接合して高い密着強度を得ている（要すれば、「精密制御用ニューアクチュエータ便覧、日本工業技術振興協会固体アクチュエータ研究部会編、フジ・テクノシステム、東京、１９９４、ｐ．６６」、を参照）。
【００３２】
然しながら、前記説明した本発明に依るキャパシタ内蔵インターポーザの構造では、電極面に穴がある場合、この部分で低誘電率材と高誘電率材とが拡散や反応を起こし、ガス発生や体積変化に起因するクラックが発生したり、剥離の発生、特性の劣化を引き起こすことになる。
【００３３】
従って、本発明では、穴がない電極膜にする必要があり、穴の面積が全体の２０〔％〕を越えると高誘電率材と低誘電率材との反応に依る影響が大きくなり、容量低下、界面剥離などの問題が発生する率が高くなるので、穴の面積は２０〔％〕以下にしなければならない。
【００３４】
ところが、単純にそのようにした場合、電極の上下に於けるセラミックスの密着強度が劣化してしまう。
【００３５】
そこで、本発明では、電極ペーストに高誘電率材及び低誘電率材と焼結するセラミックス粒子を添加することで密着力の劣化を防止している。その場合のセラミックス粒子としては、同じ高誘電率材や低誘電率材、或いは、組成は異なるが焼成温度が近い酸化物セラミックスなどを用いて良い。尚、界面に於ける拡散、反応の影響が小さい材料の組み合わせでは、前記のような手当ては不要である。
【００３６】
図１乃至図３について説明した実施の形態１のキャパシタ内蔵インターポーザに於けるキャパシタは単層であったが、これは二層、或いは、それ以上の多層であっても良い。
【００３７】
図９は本発明の実施の形態３及び実施の形態４であるキャパシタ内蔵インターポーザを表す要部切断側面図であり、（Ａ）は実施の形態３を、また、（Ｂ）は実施の形態４をそれぞれ示し、（Ａ）は図１に於けるＸ１−Ｘ１での断面に、そして、（Ｂ）は図１に於けるＸ２−Ｘ２での断面にそれぞれ相当する。尚、図１乃至図３に於いて用いた記号と同記号は同部分を示すか或いは同じ意味を持つものとする。
【００３８】
図９（Ａ）に見られるキャパシタでは、一層の電源電極面１４が高誘電率材１３内に埋め込まれた状態にあり、高誘電率材１３の両外側には一対のグランド電極面１５が配設されていて、これに依って二層のキャパシタが構成され、その容量は単層の場合に比較して増大している。
【００３９】
また、この実施の形態３に見られるように、キャパシタが偶数層からなっている場合、高誘電率材１３の両外側にグランド電極面１５を配設することで、信号ビア２３をグランド電極面１５で挟む構成にすることができ、そのようにした場合、信号ビア２３はシールドされることになり、信号が外部から擾乱されるおそれが少なくなる。
【００４０】
図１乃至図３について説明した実施の形態１に於いて、キャパシタのグランド電極面１５を引き出している電極、即ち、グランド電極１９はＬＳＩ側表面に設けてあるが、図９（Ｂ）に見られるように、ＬＳＩ側とは反対の表面、即ち、裏面に形成しても良い。
【００４１】
前記各実施の形態に於ける各電極面や各電極のパターンは、既説明のものに限られず、種々な改変が可能であり、その幾つかを以下に例示する。
【００４２】
図１０は本発明の実施の形態５を説明する為のキャパシタ内蔵インターポーザを表す要部平面図であり、図１乃至図３に於いて用いた記号と同記号は同部分を表すか或いは同じ意味を持つものとする。
【００４３】
実施の形態５に於いては、全てのキャパシタに於ける電源電極面１４を共通に結ぶ表面電源電極１８、また、同じく全てのキャパシタに於けるグランド電極面１５を共通に結ぶ表面グランド電極１９を複数のキャパシタ毎に共通接続するように分断してある。
【００４４】
図１１は本発明の実施の形態６を説明する為のキャパシタ内蔵インターポーザを表す要部平面図であり、図１乃至図３に於いて用いた記号と同記号は同部分を表すか或いは同じ意味を持つものとする。
【００４５】
実施の形態６に於いては、電源パッド２６とグランド・パッド２７とを千鳥配列にしてあり、このように必要に応じて種々なパターンや配置にすることが可能である。尚、実施の形態５及び実施の形態６に依ると、ＬＳＩ内部の素子構成に影響されるキャパシタ設計の自由度が大きくなる。
【００４６】
前記説明したキャパシタ内蔵インターポーザに於いて、キャパシタを構成する電極とパッドとを結ぶ表面の電極以外の配線を表面及び裏面に形成することは任意であり、若し、その配線が信号線であれば、キャパシタに於ける高誘電率材の影響をなくす為、グランド層や絶縁層を設けると良い。
【００４７】
また、前記説明したキャパシタ内蔵インターポーザに於けるビアはスクリーン印刷で形成することができるから、直線状のみでなく、曲線状や折れ線状にすることも容易である。
【００４８】
低誘電率材としては、云うまでもなく、誘電率が低く、熱膨張係数がＳｉ或いはＧａＡｓに近く、機械的強度、化学的安定性、焼結性に優れた材料、即ち、セラミックス、アルミナ、ムライト、結晶化ガラス、珪酸系ガラス、セラミックスとガラスの複合体（ガラス・セラミックス）などを用いることができる。
【００４９】
高誘電率材としては、ＰＭＴ−ＰＴ（ＰｂＭｇＮｂＯ3 −ＰｂＴｉＯ3 ）等のＰｂ系セラミックス、ＢＴＺ（ＢａＴｉＺｒＯ3 ）、ＢＳＴ（ＢａＳｒＴｉＯ3 ）、ＳＴＯ（ＳｒＴｉＯ3 ）、ＢＴＯ（ＢａＴｉＯ3 ）、Ｔａ2 Ｏ5 等の酸化物セラミックスが適している。
【００５０】
電極材としては、Ｗ、Ｍｏ、Ｎｉ、Ｐｔ、Ｐｄ、Ａｇ−Ｐｄ等を用いて良く、また、前記の低誘電率材、高誘電率材、電極材は、例示したもの以外にも適宜選択して使用することができる。
【００５１】
次に、具体的な実施例について説明する。
実施例１
図６及び図７について説明した工程に従ってキャパシタ内蔵インターポーザを作成する。
【００５２】
（１） ＢＴＺ系粉末を原料として厚さ１５〔μｍ〕の高誘電率グリーン・シートを成形する。
（２） ＢＺＴ粉末を５〔容量％〕、ムライト粉末を５〔容量％〕添加したＰｔ系ペーストを材料として前記（１）で成形したグリーン・シートに電極パターンをスクリーン印刷する。
（３） ムライト粉末を原料として厚さ１００〔μｍ〕の低誘電率グリーン・シートを成形する。
（４） ＢＴＺ粉末を５〔容量％〕、ムライト粉末を５〔容量％〕添加したＰｔ系ペーストを材料として前記（３）で成形したグリーン・シートに電極パターンをスクリーン印刷する。
（５） 所定の積層順及び枚数のグリーン・シートを位置合わせして積層し、熱間プレスに依って一体化してから大気中で焼成する。
（６） 焼成体をダイシング・ソーを用いて切断し、個別化した後、スパッタリング法を適用することに依り、Ｃｒ／Ｎｉ／Ａｕからなる表面電極を成膜しする。
（７） ポリイミドからなる保護膜を形成してキャパシタ内蔵インターポーザを完成した。
【００５３】
前記工程を経て作成したキャパシタ内蔵インターポーザの外形は１０〔ｍｍ〕×１０〔ｍｍ〕×１〔ｍｍ〕、スルー・ホール・ピッチは１５０〔μｍ〕、キャパシタ厚さは１０〔μｍ〕であって、この寸法で得られた容量は５．２〔μＦ〕であり、また、等価インダクタンスは２０〔ｐＨ〕以下であった。
【００５４】
また、図４に見られる実装形態で、ＣＭＯＳ（ｃｏｍｐｌｅｍｅｎｔａｒｙ ｍｅｔａｌ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ＬＳＩを１〔ＧＨｚ〕で駆動した場合に於ける電源ノイズを図５に見られる従来の実装形態、即ち、外付けキャパシタを用いる実装形態の場合と比較したところ、実装面積及びスイッチング・ノイズは約１／２に低減することができた。
【００５５】
実施例２
キャパシタを二層とし、電極の材料にＮｉ系を用い、窒素雰囲気中で焼成したキャパシタ内蔵インターポーザを作成した。その外形は１０〔ｍｍ〕×１０〔ｍｍ〕×０．５〔ｍｍ〕、スルー・ホール・ピッチは１５０〔μｍ〕、キャパシタ厚さは１０〔μｍ〕×２層であり、この場合の容量は４．５〔μＦ〕、等価インダクタンスは２０〔ｐＨ〕以下であった。
【００５６】
実施例３
高誘電率材にＢＴＯ系セラミックス、低誘電率材にアルミナ系セラミックス、電極材にアルミナ粉末を１０〔容量％〕添加したＭｏ系金属を用い、還元性雰囲気中での焼成に依り、キャパシタ内蔵インターポーザの焼成体を作成し、個別化した後、Ａｇ−Ｐｄ系ペーストを用いて表面各電極を焼き付け、ポリイミドの絶縁保護膜を形成してキャパシタ内蔵インターポーザを作成した。
【００５７】
このキャパシタ内蔵インターポーザは、外形が１５〔ｍｍ〕×１５〔ｍｍ〕×１〔ｍｍ〕、スルー・ホール・ピッチが１５０〔μｍ〕、キャパシタ厚さは１０〔μｍ〕×４層であり、一つのインターポーザ内に８個のキャパシタが在る構成になっている。
【００５８】
この場合、キャパシタの容量は各々２〔μＦ〕で合計１６〔μＦ〕であり、また、等価インダクタンスは２０〔ｐＨ〕以下であって、図４に見られる実装形態で、ＣＭＯＳＬＳＩを１〔ＧＨｚ〕で駆動した場合に於ける電源ノイズを図５に見られる従来の実装形態、即ち、外付けキャパシタを用いる実装形態の場合と比較したところ、実装面積及びスイッチング・ノイズは約１／２に低減することができた。
【００５９】
本発明に於いては、前記説明した実施の形態を含め、多くの形態で実施することができ、以下、それを付記として例示する。
（付記１）
表面と裏面との間を貫通して形成された複数のスルー・ビア（例えば電源ビア２０、グランド・ビア２１、信号ビア２３など：図１乃至図３参照）及び前記スルー・ビアのピッチ間に形成されて電極面が前記表面と略直交する方向に延在するキャパシタ（例えば高誘電率材１３、電源電極面１４、グランド電極面１５からなるキャパシタ）をもつセラミックからなるインターポーザ基板（例えばインターポーザ１１）
を備えてなることを特徴とするキャパシタ内蔵インターポーザ。
【００６０】
（付記２）
前記キャパシタの誘電体に於ける誘電率がセラミックからなるインターポーザ基板に於ける他の部分（例えば低誘電率材１２）の誘電率に比較して高いこと
を特徴とする（付記１）記載のキャパシタ内蔵インターポーザ。
【００６１】
（付記３）
前記キャパシタの電極は前記セラミックからなるインターポーザ基板の表裏両面或いはその何れか一方の面でスルー・ビアの一部と結合されてなること（例えば電源電極面１４、電源引き出し１６、表面電源電極１８などの結合）、
を特徴とする（付記１）記載のキャパシタ内蔵インターポーザ。
【００６２】
（付記４）
前記キャパシタは複数の積層構造からなること（例えば、図９（Ａ）を参照）
を特徴とする（付記１）記載のキャパシタ内蔵インターポーザ。
【００６３】
（付記５）
セラミックからなるインターポーザ基板内に形成されたキャパシタの全て、或いは、一部が共通に接続（例えば表面電源電極１８或いは表面グランド電極１９に依る接続）されてなること
を特徴とする（付記１）記載のキャパシタ内蔵インターポーザ。
【００６４】
（付記６）
セラミックからなるインターポーザ基板内に形成された電極等がセラミック材を含有してなること
を特徴とする（付記１）記載のキャパシタ内蔵インターポーザ。
【００６５】
（付記７）
セラミックからなるインターポーザ基板とキャパシタの誘電体との界面に在る電極面に於ける穴が電極面積の２０〔％〕以下であること
を特徴とする（付記１）記載のキャパシタ内蔵インターポーザ。
【００６６】
（付記８）
スルー・ビアが直線或いは曲線をなすこと
を特徴とする（付記１）記載のキャパシタ内蔵インターポーザ。
【００６７】
（付記９）
温度−収縮特性に於けるミスマッチが温度にして２００〔℃〕以下であるキャパシタの誘電体とセラミックからなるインターポーザ基板
を備えてなることを特徴とする（付記１）記載のキャパシタ内蔵インターポーザ。
【００６８】
（付記１０）
キャパシタの誘電体とセラミックからなるインターポーザ基板の温度−収縮特性に於いて、
セラミックからなるインターポーザ基板の収縮がキャパシタの誘電体の収縮に比較して低温側に在ること
を特徴とする（付記１）記載のキャパシタ内蔵インターポーザ。
【００６９】
（付記１１）
セラミックからなるインターポーザ基板の表裏両面或いはその何れか一方の面にスルー・ビアとキャパシタとを接続する電極以外の配線が形成されてなることを特徴とする（付記１）記載のキャパシタ内蔵インターポーザ。
【００７０】
（付記１２）
高誘電率材からなるグリーン・シート及び低誘電率材からなるグリーン・シートに少なくともスルー・ビアを構成する為の金属膜及びキャパシタの電極面となる金属膜を各金属のペーストを用いて印刷する工程と、
次いで、前記グリーン・シートから選択された必要なグリーン・シートを積層且つプレスして一体化してから焼成することに依って焼成体を形成する工程と、次いで、前記焼成体をスライスして個別化することで少なくとも表裏を貫通する複数のスルー・ビア及び該スルー・ビアのピッチ間に於いて表面と略直交する方向に延在するキャパシタをもつインターポーザ基板を形成する工程と
が含まれてなることを特徴とするキャパシタ内蔵インターポーザの製造方法。
【００７１】
【発明の効果】
本発明に依るキャパシタ内蔵インターポーザ及びその製造方法に於いては、表面と裏面との間を貫通して複数のスルー・ビアが形成され、また、前記スルー・ビアのピッチ間に電極面が前記表面と略直交する方向に延在するキャパシタが形成されたセラミックからなるインターポーザ基板を実現した。
【００７２】
前記構成を採ることに依り、信号ビアは勿論のこと、電源ビアやグランド・ビアも電源電極面またはグランド電極面との間は低誘電率材で満たされていて、信号伝搬遅延を低く抑えることができる。
【００７３】
上記構成にも拘わらず、キャパシタは、高誘電率セラミックスで構成され、インターポーザの高さ方向に電極面を拡げることで大きな容量を確保することができ、また、キャパシタの電極引き出しをＬＳＩ側表面のＬＳＩ接合部の近接して設けることができる為、インダクタンスを低く抑えることができる。
【図面の簡単な説明】
【図１】実施の形態１を説明する為のキャパシタ内蔵インターポーザを表す要部平面図である。
【図２】実施の形態１を説明する為のキャパシタ内蔵インターポーザを表す要部切断側面図である。
【図３】実施の形態１を説明する為のキャパシタ内蔵インターポーザを表す要部切断側面図である。
【図４】キャパシタ内蔵インターポーザの実装形態を説明する為の回路基板等を表す要部切断側面図である。
【図５】図４に見られる実装形態と比較する為の従来のインターポーザの実装形態を説明する為の回路基板等を表す要部切断側面図である。
【図６】実施の形態１のキャパシタ内蔵インターポーザを製造する工程を実施の形態２として説明する為の工程要所に於けるインターポーザを表す要部斜面図である。
【図７】実施の形態１のキャパシタ内蔵インターポーザを製造する工程を実施の形態２として説明する為の工程要所に於けるインターポーザを表す要部斜面図である。
【図８】温度／収縮特性を説明する為の線図である。
【図９】本発明の実施の形態３及び実施の形態４であるキャパシタ内蔵インターポーザを表す要部切断側面図である。
【図１０】本発明の実施の形態５を説明する為のキャパシタ内蔵インターポーザを表す要部平面図である。
【図１１】本発明の実施の形態６を説明する為のキャパシタ内蔵インターポーザを表す要部平面図である。
【符号の説明】
１１ インターポーザ
１２ 低誘電率材（低ε材）
１３ 高誘電率材（高ε材）
１４ 電源電極面
１５ グランド電極面
１６ 電源引き出し
１７ グランド引き出し
１８ 表面電源電極
１９ 表面グランド電極
２０ 電源ビア
２１ グランドビア
２３ 信号ビア
２４ 表面信号電極
２５ 絶縁膜
２６ 電源パッド
２７ グランドパッド
２８ 信号パッド
【発明の属する技術分野】
本発明は、コンピュータ、ワード・プロセッサ、通信機器等、高周波で動作するＬＳＩ（ｌａｒｇｅ ｓｃａｌｅ ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ）を用いる電子機器に於いて、ＬＳＩと回路基板との間に介挿するのに好適なキャパシタ内蔵インターポーザ及びその製造方法に関する。
【０００２】
【従来の技術】
ＬＳＩの動作周波数の高周波化の進展につれて、スイッチング・ノイズに起因する誤動作の問題が大きくなりつつあり、そのノイズを吸収する為、電源系統にデカップリング・キャパシタを挿入する手段が採られていて、通常、ＬＳＩの周辺に個別のデカップリング・キャパシタを配設することが行なわれている。
【０００３】
然しながら、動作周波数が５００〔ＭＨｚ〕以上にまで高くなった場合、配線に於けるインダクタンス成分が影響する為、デカップリング・キャパシタはＬＳＩに充分に近接して配設しなければならない。
【０００４】
また、ＬＳＩの微細化、高密度化の進展に依って、キャパシタの容量は大きいものが要求され、更にまた、配線に於ける信号伝搬遅延を低減する為、配線を囲む絶縁材として低い誘電率のものが要求されている。
【０００５】
前記したような背景から、側路キャパシタの低インダクタンス化を目的とし、ＬＳＩ内部に高誘電率材からなるキャパシタを内蔵したキャパシタ内蔵ＬＳＩが提案されているが（要すれば、「日経エレクトロニクス Ｎｏ．５８１，１９９３，ｐ．７７」、を参照）、ＬＳＩプロセスに高誘電率材を導入する為、製造コストが高くなる、製造歩留りが低下する、更に、充分な容量が得られない等の問題がある。
【０００６】
また、ＬＳＩを実装する基板の内部や表面にキャパシタを形成したキャパシタ内蔵基板が提案されているが（要すれば、「特開平８−２１３７６０号公報」、を参照）、製造コストが大幅に増加すると共に基板単位の大面積キャパシタについて信頼性を確保しなければならない旨の問題がある。
【０００７】
更に、ＬＳＩと回路基板との間にスルー・ビアを有するインターポーザを配置し、その表面に薄膜キャパシタを設けた薄膜キャパシタ内蔵インターポーザも提案されているが（要すれば、「特開平４−２１１１９１号公報」、を参照）、この構造では充分な容量が得られない。
【０００８】
更にまた、厚膜積層型キャパシタにスルー・ビアを形成すると共に信号線の周囲のみを低誘電率材で囲む構造も提案されていて（要すれば、「特開平１１−２５１１７２号公報」、を参照）、この構造に依ると、低インダクタンス、大容量のキャパシタが得られるのであるが、製造プロセスはかなり複雑になり、また、コストは高くなる。
【０００９】
【発明が解決しようとする課題】
本発明では、動作周波数が高い高性能ＬＳＩの電源ノイズを低減させるのに有効な低インダクタンス且つ大容量であって、しかも、低コストで信頼性が高いキャパシタを内蔵したインターポーザを実現しようとする。
【００１０】
【課題を解決するための手段】
本発明では、インターポーザ内のスルー・ビア間にインターポーザ表面と垂直方向にキャパシタを形成し、キャパシタ内は高誘電率のセラミックスからなり、そして、キャパシタ外のビア周辺は低誘電率のセラミックスからなることが基本になっている。
【００１１】
この構成に於いて、信号ビアは勿論のこと、電源ビアやグランド・ビアも電源電極面またはグランド電極面との間は低誘電率材で満たされていて、信号伝搬遅延を低く抑えることができる。
【００１２】
上記構成にも拘わらず、キャパシタは、高誘電率セラミックスで構成され、インターポーザの高さ方向に電極面を拡げることで大きな容量を確保することができ、また、キャパシタの電極引き出しをＬＳＩ側表面のＬＳＩ接合部の近接して設けることができる為、インダクタンスを低く抑えることができる。
【００１３】
【発明の実施の形態】
図１は本発明の実施の形態１を説明する為のキャパシタ内蔵インターポーザを表す要部平面図であり、図２は同じく要部切断側面図であり、（Ａ）は図１に見られるＹ１−Ｙ１に、（Ｂ）はＹ２−Ｙ２に、（Ｃ）はＹ３−Ｙ３にそれぞれ沿う要部切断側面であり、図３は同じく要部切断側面図であり、（Ａ）は図１に見られるＸ１−Ｘ１に、（Ｂ）は同じくＸ２−Ｘ２に、（Ｃ）は同じくＸ３−Ｘ３にそれぞれ沿う要部切断側面である。
【００１４】
図に於いて、１１はインターポーザ、１２は低誘電率材、１３は高誘電率材、１４は電源電極面、１５はグランド電極面、１６は電源引き出し、１７はグランド引き出し、１８は表面電源電極、１９は表面グランド電極、２０は電源ビア、２１はグランドビア、２３は信号ビア、２４は表面信号電極、２５は絶縁膜、２６は電源パッド、２７はグランドパッド、２８は信号パッドをそれぞれ示している。尚、図に於ける表記では、低誘電率材を低ε材、また、高誘電率材を高ε材としている。
【００１５】
各図からすると、本発明に於けるキャパシタは、電源電極面１４及びグランド電極面１５、それ等に挟まれた高誘電率材１３からなっていて、該キャパシタはインターポーザ１１の表面と垂直方向に形成されていることが明瞭に看取されよう。
【００１６】
図４は本発明キャパシタ内蔵インターポーザの実装形態を説明する為の回路基板等を表す要部切断側面図であり、図に於いて、３１はＬＳＩ、３２ははんだ、３３はビア、３４はキャパシタ、３５はインターポーザ、３６は回路基板、３７はピンをそれぞれ示している。
【００１７】
図５は図４に見られる実装形態と比較する為の従来のインターポーザの実装形態を説明する為の回路基板等を表す要部切断側面図であり、この従来例が本発明の実施の形態と相違するところは、インターポーザの内容は勿論であるが、ＬＳＩ３１を除去して外付けキャパシタ５１を搭載したところにある。
【００１８】
図６並びに図７は実施の形態１のキャパシタ内蔵インターポーザを製造する工程を実施の形態２として説明する為の工程要所に於けるインターポーザを表す要部斜面図を表し、以下、これ等の図を参照しつつ説明する。
【００１９】
図６参照
（１）
スクリーン印刷法を適用し、低誘電率グリーン・シート４１及び高誘電率グリーン・シート４２に電極ペーストを用いて電極パターン４３を印刷する。
【００２０】
図７（Ａ）参照
（２）
必要とする電極パターン４３がそれぞれ印刷された低誘電率グリーン・シート４１及び高誘電率グリーン・シート４２を選択的に組み合わせて積層し、且つ、プレスすることで一体化し積層体４４を形成する。
【００２１】
図７（Ｂ）参照
（３）
積層体４４を焼成してから必要な厚さにスライスし、且つ、必要な大きさに切断して個別切断体４６とする。尚、個別切断体４６はインターポーザ基板である。
【００２２】
図７（Ｃ）参照
（４）
個別切断体４６の表面及び裏面に絶縁膜を形成し、必要箇所に絶縁膜を形成してインターポーザ４７を完成する。
【００２３】
前記説明した製造方法の特徴は、ビア穴開け工程が不要であって、ライン印刷のみでビアを形成することができ、また、切断（ダイシング）に依って外形形状を整形するので、ダイシングの高い加工精度を利用するので、セラミックス焼結体の加工面でのコスト・アップ要因である研磨が不要である。
【００２４】
また、ダイシングに依るスライス加工で個別切断体４６を切り出すので、一つの積層体４４から多数個のインターポーザ４７を作成することができ、従って、製造性が良好で、量産性が高く、安価に高精度、且つ、高性能のインターポーザ４７を製造することができる。
【００２５】
ところで、前記インターポーザの製造方法に於いて、高品質のインターポーザを製造する鍵になっているのは、高誘電率材と低誘電率材、即ち、材質を異にするセラミックスを一体焼成して欠陥がない焼成体をどのようにして実現するかの点に掛かっている。
【００２６】
本発明者らは、欠陥がない焼成体を製造するのに好適な方法を発明してあるので、ここで、その方法を開示する。
【００２７】
▲１▼ 高誘電率材と低誘電率材の焼成収縮曲線を近似させること。
最適焼成温度が近いことが必要であるのは当然のことであるが、焼成途中に於ける温度／収縮特性が近いことも重要である。
【００２８】
図８は温度／収縮特性を説明する為の線図であり、横軸に温度を、縦軸に収縮率／最終収縮率をそれぞれ採ってある。
【００２９】
図８に見られるように、最適焼成温度の差、及び、温度／収縮特性に於ける高誘電率材と低誘電率材とのミスマッチは２００〔℃〕以下であることが好ましく、温度／収縮特性のずれが大きい場合には、焼成途中にクラックが入ったり、剥離が発生する。
【００３０】
温度／収縮特性を合わせる為には、組成の調整を行ったり、粒径の調整を行うことが有効であるが、温度／収縮特性のずれを小さくできない場合には、高誘電率材の収縮が遅くなるように調整して、体積が少ない高誘電率材に引っ張り応力が働かないようにすると良い。
【００３１】
▲２▼ 緻密な電極膜にすること。
通常、積層セラミック素子は、焼成温度や印刷厚さなどの選択に依って、電極面に穴が開くようにし、この穴の部分で電極の上下のセラミックスを接合して高い密着強度を得ている（要すれば、「精密制御用ニューアクチュエータ便覧、日本工業技術振興協会固体アクチュエータ研究部会編、フジ・テクノシステム、東京、１９９４、ｐ．６６」、を参照）。
【００３２】
然しながら、前記説明した本発明に依るキャパシタ内蔵インターポーザの構造では、電極面に穴がある場合、この部分で低誘電率材と高誘電率材とが拡散や反応を起こし、ガス発生や体積変化に起因するクラックが発生したり、剥離の発生、特性の劣化を引き起こすことになる。
【００３３】
従って、本発明では、穴がない電極膜にする必要があり、穴の面積が全体の２０〔％〕を越えると高誘電率材と低誘電率材との反応に依る影響が大きくなり、容量低下、界面剥離などの問題が発生する率が高くなるので、穴の面積は２０〔％〕以下にしなければならない。
【００３４】
ところが、単純にそのようにした場合、電極の上下に於けるセラミックスの密着強度が劣化してしまう。
【００３５】
そこで、本発明では、電極ペーストに高誘電率材及び低誘電率材と焼結するセラミックス粒子を添加することで密着力の劣化を防止している。その場合のセラミックス粒子としては、同じ高誘電率材や低誘電率材、或いは、組成は異なるが焼成温度が近い酸化物セラミックスなどを用いて良い。尚、界面に於ける拡散、反応の影響が小さい材料の組み合わせでは、前記のような手当ては不要である。
【００３６】
図１乃至図３について説明した実施の形態１のキャパシタ内蔵インターポーザに於けるキャパシタは単層であったが、これは二層、或いは、それ以上の多層であっても良い。
【００３７】
図９は本発明の実施の形態３及び実施の形態４であるキャパシタ内蔵インターポーザを表す要部切断側面図であり、（Ａ）は実施の形態３を、また、（Ｂ）は実施の形態４をそれぞれ示し、（Ａ）は図１に於けるＸ１−Ｘ１での断面に、そして、（Ｂ）は図１に於けるＸ２−Ｘ２での断面にそれぞれ相当する。尚、図１乃至図３に於いて用いた記号と同記号は同部分を示すか或いは同じ意味を持つものとする。
【００３８】
図９（Ａ）に見られるキャパシタでは、一層の電源電極面１４が高誘電率材１３内に埋め込まれた状態にあり、高誘電率材１３の両外側には一対のグランド電極面１５が配設されていて、これに依って二層のキャパシタが構成され、その容量は単層の場合に比較して増大している。
【００３９】
また、この実施の形態３に見られるように、キャパシタが偶数層からなっている場合、高誘電率材１３の両外側にグランド電極面１５を配設することで、信号ビア２３をグランド電極面１５で挟む構成にすることができ、そのようにした場合、信号ビア２３はシールドされることになり、信号が外部から擾乱されるおそれが少なくなる。
【００４０】
図１乃至図３について説明した実施の形態１に於いて、キャパシタのグランド電極面１５を引き出している電極、即ち、グランド電極１９はＬＳＩ側表面に設けてあるが、図９（Ｂ）に見られるように、ＬＳＩ側とは反対の表面、即ち、裏面に形成しても良い。
【００４１】
前記各実施の形態に於ける各電極面や各電極のパターンは、既説明のものに限られず、種々な改変が可能であり、その幾つかを以下に例示する。
【００４２】
図１０は本発明の実施の形態５を説明する為のキャパシタ内蔵インターポーザを表す要部平面図であり、図１乃至図３に於いて用いた記号と同記号は同部分を表すか或いは同じ意味を持つものとする。
【００４３】
実施の形態５に於いては、全てのキャパシタに於ける電源電極面１４を共通に結ぶ表面電源電極１８、また、同じく全てのキャパシタに於けるグランド電極面１５を共通に結ぶ表面グランド電極１９を複数のキャパシタ毎に共通接続するように分断してある。
【００４４】
図１１は本発明の実施の形態６を説明する為のキャパシタ内蔵インターポーザを表す要部平面図であり、図１乃至図３に於いて用いた記号と同記号は同部分を表すか或いは同じ意味を持つものとする。
【００４５】
実施の形態６に於いては、電源パッド２６とグランド・パッド２７とを千鳥配列にしてあり、このように必要に応じて種々なパターンや配置にすることが可能である。尚、実施の形態５及び実施の形態６に依ると、ＬＳＩ内部の素子構成に影響されるキャパシタ設計の自由度が大きくなる。
【００４６】
前記説明したキャパシタ内蔵インターポーザに於いて、キャパシタを構成する電極とパッドとを結ぶ表面の電極以外の配線を表面及び裏面に形成することは任意であり、若し、その配線が信号線であれば、キャパシタに於ける高誘電率材の影響をなくす為、グランド層や絶縁層を設けると良い。
【００４７】
また、前記説明したキャパシタ内蔵インターポーザに於けるビアはスクリーン印刷で形成することができるから、直線状のみでなく、曲線状や折れ線状にすることも容易である。
【００４８】
低誘電率材としては、云うまでもなく、誘電率が低く、熱膨張係数がＳｉ或いはＧａＡｓに近く、機械的強度、化学的安定性、焼結性に優れた材料、即ち、セラミックス、アルミナ、ムライト、結晶化ガラス、珪酸系ガラス、セラミックスとガラスの複合体（ガラス・セラミックス）などを用いることができる。
【００４９】
高誘電率材としては、ＰＭＴ−ＰＴ（ＰｂＭｇＮｂＯ3 −ＰｂＴｉＯ3 ）等のＰｂ系セラミックス、ＢＴＺ（ＢａＴｉＺｒＯ3 ）、ＢＳＴ（ＢａＳｒＴｉＯ3 ）、ＳＴＯ（ＳｒＴｉＯ3 ）、ＢＴＯ（ＢａＴｉＯ3 ）、Ｔａ2 Ｏ5 等の酸化物セラミックスが適している。
【００５０】
電極材としては、Ｗ、Ｍｏ、Ｎｉ、Ｐｔ、Ｐｄ、Ａｇ−Ｐｄ等を用いて良く、また、前記の低誘電率材、高誘電率材、電極材は、例示したもの以外にも適宜選択して使用することができる。
【００５１】
次に、具体的な実施例について説明する。
実施例１
図６及び図７について説明した工程に従ってキャパシタ内蔵インターポーザを作成する。
【００５２】
（１） ＢＴＺ系粉末を原料として厚さ１５〔μｍ〕の高誘電率グリーン・シートを成形する。
（２） ＢＺＴ粉末を５〔容量％〕、ムライト粉末を５〔容量％〕添加したＰｔ系ペーストを材料として前記（１）で成形したグリーン・シートに電極パターンをスクリーン印刷する。
（３） ムライト粉末を原料として厚さ１００〔μｍ〕の低誘電率グリーン・シートを成形する。
（４） ＢＴＺ粉末を５〔容量％〕、ムライト粉末を５〔容量％〕添加したＰｔ系ペーストを材料として前記（３）で成形したグリーン・シートに電極パターンをスクリーン印刷する。
（５） 所定の積層順及び枚数のグリーン・シートを位置合わせして積層し、熱間プレスに依って一体化してから大気中で焼成する。
（６） 焼成体をダイシング・ソーを用いて切断し、個別化した後、スパッタリング法を適用することに依り、Ｃｒ／Ｎｉ／Ａｕからなる表面電極を成膜しする。
（７） ポリイミドからなる保護膜を形成してキャパシタ内蔵インターポーザを完成した。
【００５３】
前記工程を経て作成したキャパシタ内蔵インターポーザの外形は１０〔ｍｍ〕×１０〔ｍｍ〕×１〔ｍｍ〕、スルー・ホール・ピッチは１５０〔μｍ〕、キャパシタ厚さは１０〔μｍ〕であって、この寸法で得られた容量は５．２〔μＦ〕であり、また、等価インダクタンスは２０〔ｐＨ〕以下であった。
【００５４】
また、図４に見られる実装形態で、ＣＭＯＳ（ｃｏｍｐｌｅｍｅｎｔａｒｙ ｍｅｔａｌ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ＬＳＩを１〔ＧＨｚ〕で駆動した場合に於ける電源ノイズを図５に見られる従来の実装形態、即ち、外付けキャパシタを用いる実装形態の場合と比較したところ、実装面積及びスイッチング・ノイズは約１／２に低減することができた。
【００５５】
実施例２
キャパシタを二層とし、電極の材料にＮｉ系を用い、窒素雰囲気中で焼成したキャパシタ内蔵インターポーザを作成した。その外形は１０〔ｍｍ〕×１０〔ｍｍ〕×０．５〔ｍｍ〕、スルー・ホール・ピッチは１５０〔μｍ〕、キャパシタ厚さは１０〔μｍ〕×２層であり、この場合の容量は４．５〔μＦ〕、等価インダクタンスは２０〔ｐＨ〕以下であった。
【００５６】
実施例３
高誘電率材にＢＴＯ系セラミックス、低誘電率材にアルミナ系セラミックス、電極材にアルミナ粉末を１０〔容量％〕添加したＭｏ系金属を用い、還元性雰囲気中での焼成に依り、キャパシタ内蔵インターポーザの焼成体を作成し、個別化した後、Ａｇ−Ｐｄ系ペーストを用いて表面各電極を焼き付け、ポリイミドの絶縁保護膜を形成してキャパシタ内蔵インターポーザを作成した。
【００５７】
このキャパシタ内蔵インターポーザは、外形が１５〔ｍｍ〕×１５〔ｍｍ〕×１〔ｍｍ〕、スルー・ホール・ピッチが１５０〔μｍ〕、キャパシタ厚さは１０〔μｍ〕×４層であり、一つのインターポーザ内に８個のキャパシタが在る構成になっている。
【００５８】
この場合、キャパシタの容量は各々２〔μＦ〕で合計１６〔μＦ〕であり、また、等価インダクタンスは２０〔ｐＨ〕以下であって、図４に見られる実装形態で、ＣＭＯＳＬＳＩを１〔ＧＨｚ〕で駆動した場合に於ける電源ノイズを図５に見られる従来の実装形態、即ち、外付けキャパシタを用いる実装形態の場合と比較したところ、実装面積及びスイッチング・ノイズは約１／２に低減することができた。
【００５９】
本発明に於いては、前記説明した実施の形態を含め、多くの形態で実施することができ、以下、それを付記として例示する。
（付記１）
表面と裏面との間を貫通して形成された複数のスルー・ビア（例えば電源ビア２０、グランド・ビア２１、信号ビア２３など：図１乃至図３参照）及び前記スルー・ビアのピッチ間に形成されて電極面が前記表面と略直交する方向に延在するキャパシタ（例えば高誘電率材１３、電源電極面１４、グランド電極面１５からなるキャパシタ）をもつセラミックからなるインターポーザ基板（例えばインターポーザ１１）
を備えてなることを特徴とするキャパシタ内蔵インターポーザ。
【００６０】
（付記２）
前記キャパシタの誘電体に於ける誘電率がセラミックからなるインターポーザ基板に於ける他の部分（例えば低誘電率材１２）の誘電率に比較して高いこと
を特徴とする（付記１）記載のキャパシタ内蔵インターポーザ。
【００６１】
（付記３）
前記キャパシタの電極は前記セラミックからなるインターポーザ基板の表裏両面或いはその何れか一方の面でスルー・ビアの一部と結合されてなること（例えば電源電極面１４、電源引き出し１６、表面電源電極１８などの結合）、
を特徴とする（付記１）記載のキャパシタ内蔵インターポーザ。
【００６２】
（付記４）
前記キャパシタは複数の積層構造からなること（例えば、図９（Ａ）を参照）
を特徴とする（付記１）記載のキャパシタ内蔵インターポーザ。
【００６３】
（付記５）
セラミックからなるインターポーザ基板内に形成されたキャパシタの全て、或いは、一部が共通に接続（例えば表面電源電極１８或いは表面グランド電極１９に依る接続）されてなること
を特徴とする（付記１）記載のキャパシタ内蔵インターポーザ。
【００６４】
（付記６）
セラミックからなるインターポーザ基板内に形成された電極等がセラミック材を含有してなること
を特徴とする（付記１）記載のキャパシタ内蔵インターポーザ。
【００６５】
（付記７）
セラミックからなるインターポーザ基板とキャパシタの誘電体との界面に在る電極面に於ける穴が電極面積の２０〔％〕以下であること
を特徴とする（付記１）記載のキャパシタ内蔵インターポーザ。
【００６６】
（付記８）
スルー・ビアが直線或いは曲線をなすこと
を特徴とする（付記１）記載のキャパシタ内蔵インターポーザ。
【００６７】
（付記９）
温度−収縮特性に於けるミスマッチが温度にして２００〔℃〕以下であるキャパシタの誘電体とセラミックからなるインターポーザ基板
を備えてなることを特徴とする（付記１）記載のキャパシタ内蔵インターポーザ。
【００６８】
（付記１０）
キャパシタの誘電体とセラミックからなるインターポーザ基板の温度−収縮特性に於いて、
セラミックからなるインターポーザ基板の収縮がキャパシタの誘電体の収縮に比較して低温側に在ること
を特徴とする（付記１）記載のキャパシタ内蔵インターポーザ。
【００６９】
（付記１１）
セラミックからなるインターポーザ基板の表裏両面或いはその何れか一方の面にスルー・ビアとキャパシタとを接続する電極以外の配線が形成されてなることを特徴とする（付記１）記載のキャパシタ内蔵インターポーザ。
【００７０】
（付記１２）
高誘電率材からなるグリーン・シート及び低誘電率材からなるグリーン・シートに少なくともスルー・ビアを構成する為の金属膜及びキャパシタの電極面となる金属膜を各金属のペーストを用いて印刷する工程と、
次いで、前記グリーン・シートから選択された必要なグリーン・シートを積層且つプレスして一体化してから焼成することに依って焼成体を形成する工程と、次いで、前記焼成体をスライスして個別化することで少なくとも表裏を貫通する複数のスルー・ビア及び該スルー・ビアのピッチ間に於いて表面と略直交する方向に延在するキャパシタをもつインターポーザ基板を形成する工程と
が含まれてなることを特徴とするキャパシタ内蔵インターポーザの製造方法。
【００７１】
【発明の効果】
本発明に依るキャパシタ内蔵インターポーザ及びその製造方法に於いては、表面と裏面との間を貫通して複数のスルー・ビアが形成され、また、前記スルー・ビアのピッチ間に電極面が前記表面と略直交する方向に延在するキャパシタが形成されたセラミックからなるインターポーザ基板を実現した。
【００７２】
前記構成を採ることに依り、信号ビアは勿論のこと、電源ビアやグランド・ビアも電源電極面またはグランド電極面との間は低誘電率材で満たされていて、信号伝搬遅延を低く抑えることができる。
【００７３】
上記構成にも拘わらず、キャパシタは、高誘電率セラミックスで構成され、インターポーザの高さ方向に電極面を拡げることで大きな容量を確保することができ、また、キャパシタの電極引き出しをＬＳＩ側表面のＬＳＩ接合部の近接して設けることができる為、インダクタンスを低く抑えることができる。
【図面の簡単な説明】
【図１】実施の形態１を説明する為のキャパシタ内蔵インターポーザを表す要部平面図である。
【図２】実施の形態１を説明する為のキャパシタ内蔵インターポーザを表す要部切断側面図である。
【図３】実施の形態１を説明する為のキャパシタ内蔵インターポーザを表す要部切断側面図である。
【図４】キャパシタ内蔵インターポーザの実装形態を説明する為の回路基板等を表す要部切断側面図である。
【図５】図４に見られる実装形態と比較する為の従来のインターポーザの実装形態を説明する為の回路基板等を表す要部切断側面図である。
【図６】実施の形態１のキャパシタ内蔵インターポーザを製造する工程を実施の形態２として説明する為の工程要所に於けるインターポーザを表す要部斜面図である。
【図７】実施の形態１のキャパシタ内蔵インターポーザを製造する工程を実施の形態２として説明する為の工程要所に於けるインターポーザを表す要部斜面図である。
【図８】温度／収縮特性を説明する為の線図である。
【図９】本発明の実施の形態３及び実施の形態４であるキャパシタ内蔵インターポーザを表す要部切断側面図である。
【図１０】本発明の実施の形態５を説明する為のキャパシタ内蔵インターポーザを表す要部平面図である。
【図１１】本発明の実施の形態６を説明する為のキャパシタ内蔵インターポーザを表す要部平面図である。
【符号の説明】
１１ インターポーザ
１２ 低誘電率材（低ε材）
１３ 高誘電率材（高ε材）
１４ 電源電極面
１５ グランド電極面
１６ 電源引き出し
１７ グランド引き出し
１８ 表面電源電極
１９ 表面グランド電極
２０ 電源ビア
２１ グランドビア
２３ 信号ビア
２４ 表面信号電極
２５ 絶縁膜
２６ 電源パッド
２７ グランドパッド
２８ 信号パッド
Claims (5)
- 表面と裏面との間を貫通した複数のスルービアと、
前記スルービアのピッチ間に形成され、前記表面と直交する方向に延在する一対の電極と、前記一対の電極の間に形成された誘電体からなるキャパシタと
をもつセラミックからなるインターポーザ基板を備え、
前記電極はセラミック材を含有すること
を特徴とするキャパシタ内蔵インターポーザ。 - 電極面に穴を有し、前記穴が前記電極層の面積の２０％以下であること
を特徴とする請求項１記載のキャパシタ内蔵インターポーザ。 - 前記一対の電極の間に、更に他の電極を有し、前記一対の電極が接地されていること
を特徴とする請求項１記載のキャパシタ内蔵インターポーザ。 - 第１のグリーンシートにスルービアを形成する為の金属パターンを第１の金属のペーストを用いて印刷する工程と、
前記第１のグリーンシートの誘電率よりも高い誘電率を有する第２のグリーンシートにキャパシタの電極となる電極パターンをセラミック材を含有する第２の金属のペーストを用いて印刷する工程と、
次いで、前記第１のグリーンシート及び前記第２のグリーンシートから選択された必要なグリーンシートを積層且つプレスして一体化してから焼成することに依って焼成体を形成する工程と、
次いで、前記焼成体をスライスして個別化することで少なくとも表裏を貫通する複数のスルービア及び該スルービアのピッチ間に於いて表面と直交する方向に延在する一対の電極と、前記一対の電極の間に形成された誘電体からなるキャパシタをもつインターポーザ基板を形成する工程と
を有することを特徴とするキャパシタ内蔵インターポーザの製造方法。 - 前記一対の電極の間に、更に他の電極が形成され、前記一対の電極は接地されること
を特徴とする請求項４記載のキャパシタ内蔵インターポーザの製造方法。
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