CN104425424A - 基板结构、半导体封装、堆迭式封装结构及其制造方法 - Google Patents

基板结构、半导体封装、堆迭式封装结构及其制造方法 Download PDF

Info

Publication number
CN104425424A
CN104425424A CN201310407011.7A CN201310407011A CN104425424A CN 104425424 A CN104425424 A CN 104425424A CN 201310407011 A CN201310407011 A CN 201310407011A CN 104425424 A CN104425424 A CN 104425424A
Authority
CN
China
Prior art keywords
conductive
chip
semiconductor packages
those
insulated part
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201310407011.7A
Other languages
English (en)
Inventor
陈天赐
陈光雄
王圣民
李育颖
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Advanced Semiconductor Engineering Inc
Original Assignee
Advanced Semiconductor Engineering Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Advanced Semiconductor Engineering Inc filed Critical Advanced Semiconductor Engineering Inc
Priority to CN201310407011.7A priority Critical patent/CN104425424A/zh
Publication of CN104425424A publication Critical patent/CN104425424A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48145—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H01L2224/49113—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting different bonding areas on the semiconductor or solid-state body to a common bonding area outside the body, e.g. converging wires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73253—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Landscapes

  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

一种基板结构、半导体封装、堆迭式封装结构及其制造方法。半导体封装包括一基板结构、一芯片与一封装体。基板结构包括一导电壳体、数个导电引脚与一绝缘结构。导电壳体具有开口朝下的一壳体凹槽。绝缘结构分开导电引脚与导电壳体。芯片配置在基板结构的一上表面上，并电性连接至导电引脚。封装体覆盖芯片。

Description

基板结构、半导体封装、堆迭式封装结构及其制造方法
技术领域
本发明是有关于一种半导体封装、堆迭式封装结构及其制造方法，且特别是有关于一种具有用以容纳芯片的导电壳体的半导体封装、堆迭式封装结构及其制造方法。
背景技术
电子产品变得越来越复杂，例如至少要求电子产品的一部分增强功能及具有较小尺寸。虽然增强功能及具有较小尺寸所带来的好处是明确的，然而实现这些好处会产生一些问题。特别是，电子产品通常需要在有限的空间内容设高密度的半导体元件。举例而言，移动电话、个人数字助理、可携式电脑及其它可携式消费产品内用以容置的处理器、存储器、及其他主动元件或被动元件的可用空间内是受到限制。相关地，被封装的半导体元件通常可勉强提供抵抗环境条件的保护及提供输入及输出的电性连接。将半导体元件封装于半导体元件封装结构中，会占用电子产品中额外的有价值的空间。因此，减少半导体元件封装结构所占用的占据面积(Footprint Area)成为极为强烈的趋势。一种发展的趋势为使用PoP(package-on-package)结构组成呈现的堆迭式封装结构。
然而，一般堆迭式封装结构难以缩减厚度且散热效果差。
发明内容
本发明是有关于一种基板结构、半导体封装、堆迭式封装结构及其制造方法，可缩减结构厚度，并提高散热功效。
根据本发明，提出一种基板结构，其包括一导电壳体、数个导电引脚与一绝缘结构。导电壳体具有开口朝下的一壳体凹槽。绝缘结构分开导电引脚与导电壳体。
根据本发明，提出一种半导体封装，其包括一基板结构、一芯片与一封装体。基板结构包括一导电壳体、数个导电引脚与一绝缘结构。导电壳体具有开口朝下的一壳体凹槽。绝缘结构分开导电引脚与导电壳体。芯片配置在基板结构的一上表面上，并电性连接至导电引脚。封装体覆盖芯片。
根据本发明，提出一种堆迭式封装结构，其包括一第一半导体封装与一第二半导体封装。第一半导体封装包括一第一基板结构、一第一芯片与一第一封装体。第一基板结构包括一导电壳体、数个导电引脚与一绝缘结构。导电壳体具有开口朝下的一壳体凹槽。绝缘结构分开导电引脚与导电壳体。第一芯片配置在第一基板结构的一上表面上，并电性连接至导电引脚。第一封装体覆盖第一芯片。第二半导体封装包括一第二基板结构、一第二芯片与一第二封装体。第二芯片配置在第二基板结构上。第二封装体包覆第二芯片的一主动面。第二半导体封装电性连接第一半导体封装。第二芯片容置在导电壳体的壳体凹槽中。
根据本发明，提出一种半导体封装的制造方法，其包括以下步骤。从一导电层的一下表面移除部分导电层，以形成一下凹口与一壳体凹槽。以一下绝缘部分填充下凹口。从导电层的一上表面移除部分导电层，以形成一上凹口，其连通的下凹口。其中在形成上凹口与下凹口之后，导电层留下的部分形成数个导电引脚与一导电壳体。导电壳体具有壳体凹槽。形成一上绝缘部分填充上凹口，并配置在数个导电引脚与导电壳体的上表面上。配置一芯片在上绝缘部分上，并电性连接至导电引脚。以一封装体覆盖芯片。
为让本发明的上述内容能更明显易懂，下文特举较佳实施例，并配合附图，作详细说明如下：
附图说明
图1绘示根据一实施例的半导体封装的剖面图。
图2绘示根据一实施例的半导体封装的剖面图。
图3绘示根据一实施例的堆迭式封装结构的剖面图。
图4绘示根据一实施例的堆迭式封装结构的剖面图。
图5A至图5U绘示根据一实施例的堆迭式封装结构的制造方法。
图6A至图6M绘示根据一实施例的堆迭式封装结构的制造方法。
主要元件符号说明：
102、202：半导体封装
104、204：基板结构
106：芯片
108：封装体
110：导电壳体
112：导电引脚
114、214：绝缘结构
116、216：上绝缘部分
118：下绝缘部分
120：上表面
122：上凹口
124：下表面
126：下凹口
128：壳体凹槽
130：导电垫
132：导电连接件
234：上绝缘部分
236：穿孔
238：线路层
240：上表面
242：开口
344、444：堆迭式封装结构
346：半导体封装
348：基板结构
350：芯片
352：封装体
354：导电凸块
356：导电垫
358：导电凸块
360：黏着层
562：导电层
564：光阻层
566：光阻层
568：支撑膜
570：光阻层
572：光阻层
574：开口
576：保护层
580：导电垫
682：导电层
684：导电层
686：光阻层
688：导电层
390：空隙
H1：高度
H2：厚度
H3：厚度
具体实施方式
请参照图1，其绘示根据一实施例的半导体封装102的剖面图。半导体封装102包括一基板结构104、至少一芯片106与一封装体108。
基板结构104包括一导电壳体110、数个导电引脚112与一绝缘结构114。绝缘结构114包括相邻的一上绝缘部分116与一下绝缘部分118。其中上绝缘部分116填充从导电引脚112的上表面120凹进的一上凹口122。下绝缘部分118填充从导电引脚112的下表面124凹进的一下凹口126。绝缘结构114将导电引脚112与导电壳体110彼此分开且电性绝缘。其中，较佳的是导电壳体110侧壁的下表面与导电引脚112的下表面为共平面，且导电壳体110的上表面与导电引脚112的上表面120为共平面。
导电壳体110具有开口朝下的一壳体凹槽128。于实施例中，导电壳体110是用以容置另一半导体封装的芯片(之后将说明)于壳体凹槽128中，藉此缩减堆迭式封装结构的整体厚度。由于芯片一般会配置在半导体封装102(从上视图来看)的中央部份，因此实施例中导电壳体110的壳体凹槽128是对应配置在基板结构104的中央部份，然并不限于此，导电壳体110的壳体凹槽128也可对应欲容纳芯片的位置作改变。
一些实施例中，导电壳体110的高度H1为0.06μm、0.1μm、0.2μm，然不限于此，也可根据产品需求设计成其他合适的尺寸。导电引脚112与导电壳体110的材质可包括金属，例如铜或其他合适的材料。其中选用热传导性佳的材质可使导电壳体110得以有效率地对容纳的芯片进行散热。
数个导电垫130可配置在导电引脚112的上表面120上，并电性连接至导电引脚112。配置在上绝缘部分116上的芯片106可通过主动面上的数个导电连接件132电性连接至导电垫130，而电性连接至导电引脚112。芯片106并不限于如图1所示的三个芯片堆迭，在其他实施例中，是仅配置单一个芯片，或堆迭其他合适数目的芯片，例如8个等。一实施例中，芯片106是配置在半导体封装102(从上视图来看)的中央部份，且位在下方的导电壳体110的壳体凹槽128也是对应配置在半导体封装102(或基板结构104)的中央部份。
一实施例中，每个芯片的厚度是0.5μm，然不限于此。于此例中，导电连接件132为打线，其材质可以是铜线或是金线，然不限于此。
封装体108配置在上绝缘部分116与导电引脚112上，并包覆芯片106与导电连接件132。在其他实施例中，封装体108是一体成型填入上凹口122，而取代上绝缘部分116。
请参照图2，其绘示根据一实施例的半导体封装202的剖面图，其与图1绘示的半导体封装102的差异说明如下。图1的导电垫130被省略。基板结构204的绝缘结构214包括邻接的上绝缘部分216、上绝缘部分234与下绝缘部分118。上绝缘部分216具有露出导电引脚112的上表面120的数个穿孔236。基板结构204包括数个线路层238，通过穿孔236而电性连接至导电引脚112，并延伸在上绝缘部分216的上表面240上。上绝缘部分234填充穿孔236，并具有露出部分线路层238的开口242。至少一芯片106配置在上绝缘部分234上，并通过主动面上的数个导电连接件132电性连接至上绝缘部分234露出的线路层238，而电性连接至导电引脚112。
请参照图3，其绘示根据一实施例的堆迭式封装结构344的剖面图。半导体封装346配置在半导体封装102的下方。半导体封装346包括一基板结构348、一芯片350与一封装体352。于此例中，芯片350为覆晶，经由主动面上的导电凸块354例如焊料球物理并电性连接至基板结构348。封装体352例如底胶填充在芯片350的主动面与基板结构348之间。
于一实施例中，是利用导电引脚112上的导电垫356上的导电凸块358例如焊料球物理并电性连接半导体封装102与半导体封装346。
芯片350容置在导电壳体110的壳体凹槽128中。一实施例中，芯片350配置在半导体封装346(从上视图来看)的中央部份，且导电壳体110的壳体凹槽128是对应配置在半导体封装102的中央部份。芯片350与导电壳体110的壳体凹槽128的侧壁之间以一空隙390隔开。空隙390是以一气体填充，其中气体可包括空气。于实施例中，导电壳体110的材质可选择热传导性佳的材质，例如铜或其他合适的材料，以有效率地对容纳的芯片350进行散热。芯片350可经由在相对于主动面的背面上的一黏着层360贴附在导电壳体110的壳体凹槽128的底部。实施例中，黏着层360是使用热传导性佳的材质，因此能效率地对邻接的芯片350进行散热。黏着层360例如是一导电黏着材料或一非导电黏着材料，其中非导电黏着材料例如是非导电环氧树脂(epoxy)，或其他合适的材料。一些实施例中，堆迭式封装结构344的厚度H2介于1.0μm至2.1μm，然本揭露不限于此。
本实施例的堆迭式封装结构344，较佳的情况是当黏着层360为一导电黏着材料时，半导体封装346上的芯片350的热能可通过黏着层360将热能传导至导电壳体110，而壳体凹槽128侧壁与芯片之间的空隙390可以使热能散出，且经由壳体凹槽128的下表面与半导体封装346之间的空隙，更为有效地将热能散出。
半导体封装346与半导体封装102之间的连接面积除了由导电凸块358贡献，也包含芯片350(或黏着层360)造成的接触面积，因此总接触面积大，能提升半导体封装346与半导体封装102之间的结合力，而避免堆迭式封装结构344发生翘曲的问题。
请参照图4，其绘示根据一实施例的堆迭式封装结构444的剖面图，其与图3绘示的堆迭式封装结构344的差异在于，图3的半导体封装102是以半导体封装202取代。于一实施例中，是利用导电引脚112上的导电垫356上的导电凸块358例如焊料球物理并电性连接半导体封装202与半导体封装346。一些实施例中，堆迭式封装结构444的厚度H3介于1.0μm至2.1μm，然本揭露不限于此。
图5A至图5U绘示根据一实施例的堆迭式封装结构的制造方法。
请参照图5A，提供一导电层562。于一实施例中，导电层562为一铜箔，厚度例如为105μm、150μm、180μm。于其他的实施例中，导电层562可包括其他合适的金属材料，并使用其他合适的厚度。分别在导电层562的上表面与下表面配置光阻层564与光阻层566，并图案化光阻层566。
第参照图5B，可进行蚀刻步骤，从导电层562未被光阻层566遮蔽的下表面移除部分导电层562，以形成下凹口126与壳体凹槽128。于一实施例中，此蚀刻步骤是使用Cu(NH4)Cl2的蚀刻溶液进行，下凹口126的深度约为导电层562厚度的一半，而本揭露并不限于此。然后，移除光阻层564与光阻层566以形成如图5C所示的结构。
请参照图5D，以下绝缘部分118填充下凹口126与壳体凹槽128。下绝缘部分118可包括绿漆或其他合适的材质。
请参照图5E，移除壳体凹槽128中的下绝缘部分118。
请参照图5F，配置一支撑膜568在下绝缘部分118与导电层562上。于一实施例中，支撑膜568为以层压方式贴合的铜箔，厚度约18μm～36μm。一些实施例中，在支撑膜568之后，可对导电层562进行薄化工艺，以例如将厚度缩减约为12μm～25μm，这可视实际线宽与间距而定。
请参照图5G，在导电层562的上表面与支撑膜568的下表面上分别配置光阻层570与光阻层572，其可包括干膜。
请参照图5H，图案化光阻层570。
请参照图5I，可进行蚀刻步骤，从光阻层570未遮蔽的导电层562(图5H)的上表面移除部分导电层562，以形成上凹口122，其连通的下凹口126。在此步骤之后，导电层562(图5H)留下的部分形成导电引脚112与导电壳体110。然后，移除光阻层570与光阻层572，以形成如图5J所示的结构。
请参照图5K，形成上绝缘部分116填充上凹口122，并配置在导电引脚112与导电壳体110上。
请参照图5L，对上绝缘部分116进行图案化步骤，以形成露出导电引脚112的上表面120的开口574。
请参照图5M，在支撑膜568上形成一保护层576。保护层576可包括干膜或其他合适的材料。
请参照图5N，可利用电镀的方式，从上绝缘部分116的开口574所露出的导电引脚112的上表面120形成导电垫130。导电垫130的可包括金、镍、或其他合适的材料。然后，移除保护层576，以形成如图5O所示的结构。
请参照图5P，堆迭芯片106在上绝缘部分116上。举例来说，可利用配置在芯片106背面上的黏着层，或其他的方法来配置芯片106。芯片106可经由导电连接件132电性连接至导电引脚112。于此例中，导电连接件132为打线。
请参照图5Q，配置封装体108包覆芯片106、导电连接件132与导电垫130。在其他实施例中，是省略上绝缘部分116的形成步骤，而在此步骤利用一体成型的封装体108同时填满上凹口122。然后，移除支撑膜568，以形成如图5R所示的半导体封装102。
请参照图5S，可在导电引脚112的下表面124上配置导电垫356，其可包括金、镍或其他合适的材料。此外，配置导电凸块358例如焊料球在导电垫356上。
请参照图5T，提供半导体封装346。于将半导体封装346的芯片350对准半导体封装102的导电壳体110的壳体凹槽128，并将导电凸块358对准基板结构348上的导电垫580，接着对接以形成如图5U所示的堆迭式封装结构444。
图6A至图6M绘示根据一实施例的堆迭式封装结构制造方法的部分步骤。在此之前可进行类似图5A至图5J所述的步骤，于此不再赘述。
请参照图6A，将两个如图5J所示的结构上下对贴。然后，以上绝缘部分216填充上凹口122，并配置在导电引脚112与导电壳体110上。上绝缘部分216的表面上可具有导电层682。于一实施例中，上绝缘部分216为一层压预浸材料(prepreg;PP)，导电层682包括铜，然本揭露并不限于此。然后，移除上绝缘部分216的侧部分，以形成如图6B所示的结构。
请参照图6C，移除部分的上绝缘部分216与导电层682，以形成露出导电引脚112的上表面120的数个穿孔236。移除的方式可包括激光钻孔或其他合适的方式，可视选用的材料而应。
请参照图6D，可形成导电层684在穿孔236露出的导电引脚112的上表面120上，穿孔236的侧壁上，与导电层682上。导电层684可包括铜。于一实施例中，举例来说，导电层684的形成方法包括先形成0.7μm的铜晶种层，然后再以电镀的方式形成18μm的铜层，然本揭露并不限于此。
请参照图6E，配置光阻层686于导电层684上。光阻层686可为一层压的干膜，然本揭露并不限于此。此外，图案化光阻层686，以露出部分的导电层684。
请参照图6F，移除导电层682与导电层684未被光阻层686遮蔽的部分，以形成线路层238，其通过穿孔236而电性连接至导电引脚112，并延伸在上绝缘部分216的上表面240上。然后，移除光阻层686以形成如图6G所示的结构。
请参照图6H，形成上绝缘部分234，其填充穿孔236并具有开口242露出部分的线路层238。
请参照图6I，可进行电镀步骤，以在露出的线路层238上形成导电层688，其可包括金、镍、或其他合适的材料。
请参照图6J，从支撑膜568将上、下两个结构分开。然后，移除支撑膜568以形成如图6K所示的基板结构204。
请参照图6L，堆迭芯片106在上绝缘部分234上。配置封装体108包覆芯片106、导电连接件132、线路层238与导电层688。藉此，完成如图所示的半导体封装202。
请参照图6M，可在导电引脚112的下表面124上配置导电垫356，其可包括金、镍或其他合适的材料。此外，配置导电凸块358例如焊料球在导电垫356上。提供半导体封装346。于将半导体封装346的芯片350对准半导体封装202的导电壳体110的壳体凹槽128，并将导电凸块358对准基板结构348上的导电垫580，接着对接以形成如图所示的堆迭式封装结构444。
综上所述，虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明。本发明所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视权利要求书所界定者为准。

Claims (20)

1.一种基板结构，其特征在于，包括：
一导电壳体，具有开口朝下的一壳体凹槽；
数个导电引脚；以及
一绝缘结构，分开该些导电引脚与该导电壳体。
2.如权利要求1所述的基板结构，其特征在于，该导电壳体的该壳体凹槽位在该基板结构的中央部份。
3.如权利要求1所述的基板结构，其特征在于，更包括：
一上凹口，从该些导电引脚的上表面凹进；以及
一下凹口，从该些导电引脚的下表面凹进，并连通该上凹口；
其中该绝缘结构包括相邻的一上绝缘部分与一下绝缘部分，分别填充该上凹口与该下凹口。
4.如权利要求1所述的基板结构，其特征在于，该绝缘结构包括一上绝缘部分，该上绝缘部分具有露出该些导电引脚的上表面的数个穿孔，该基板结构更包括数个线路层，通过该些穿孔而电性连接该些导电引脚，并延伸在该上绝缘部分的上表面。
5.如权利要求1所述的基板结构，其特征在于，该导电壳体与该些导电引脚位在该绝缘结构的侧壁上。
6.一种半导体封装，其特征在于，包括：
一基板结构，包括：
一导电壳体，具有开口朝下的一壳体凹槽；
数个导电引脚；以及
一绝缘结构，分开该些导电引脚与该导电壳体；
一芯片，配置在该基板结构的一上表面上，并电性连接至该些导电引脚；以及
一封装体，覆盖该芯片。
7.如权利要求6所述的半导体封装，其特征在于，该导电壳体的该壳体凹槽位在该半导体封装或该基板结构的中央部份。
8.如权利要求6所述的半导体封装，其特征在于，该导电壳体的位置对应该芯片的位置。
9.如权利要求6所述的半导体封装，其特征在于，该导电壳体是位在该芯片下方。
10.如权利要求6所述的半导体封装，其特征在于，更包括：
一上凹口，从该些导电引脚的上表面凹进；以及
一下凹口，从该些导电引脚的下表面凹进，并连通该上凹口；
其中该绝缘结构包括相邻的一上绝缘部分与一下绝缘部分，分别填充该上凹口与该下凹口。
11.如权利要求6所述的半导体封装，其特征在于，该绝缘结构包括一上绝缘部分，该上绝缘部分具有露出该些导电引脚的上表面的数个穿孔，
该基板结构更包括数个线路层，通过该些穿孔而电性连接该些导电引脚，并延伸在该上绝缘部分的上表面。
12.如权利要求6所述的半导体封装，其特征在于，该导电壳体与该些导电引脚位在该绝缘结构的侧壁上。
13.一种堆迭式封装结构，其特征在于，包括：
一第一半导体封装，包括一第一基板结构、一第一芯片与一第一封装体，其中该第一基板结构包括：
一导电壳体，具有开口朝下的一壳体凹槽；
数个导电引脚；以及
一绝缘结构，分开该些导电引脚与该导电壳体，该第一芯片配置在该第一基板结构的一上表面上，并电性连接至该些导电引脚，该第一封装体覆盖该第一芯片；以及
一第二半导体封装，包括一第二基板结构、一第二芯片与一第二封装体，该第二芯片配置在该第二基板结构上，该第二封装体包覆该第二芯片的一主动面，
该第二半导体封装电性连接该第一半导体封装，且该第二芯片容置在该导电壳体的该壳体凹槽中。
14.如权利要求13所述的堆迭式封装结构，其特征在于，更包括一黏着层，该第二芯片是经由该黏着层贴附在该导电壳体的该壳体凹槽的底部。
15.如权利要求14所述的堆迭式封装结构，其特征在于，该黏着层是贴附在该第二芯片相对于该主动面的一背面上。
16.如权利要求13所述的堆迭式封装结构，其特征在于，该第二芯片与该导电壳体的该壳体凹槽的侧壁之间以一空隙隔开。
17.如权利要求13所述的堆迭式封装结构，其特征在于，更包括数个导电凸块，物理并电性连接该第一基板结构与该第二基板结构。
18.一种半导体封装的制造方法，其特征在于，包括：
从一导电层的一下表面移除部分该导电层，以形成一下凹口与一壳体凹槽；
以一下绝缘部分填充该下凹口；
从该导电层的一上表面移除部分该导电层，以形成一上凹口，连通的该下凹口，其中在形成该上凹口与该下凹口之后，该导电层留下的部分形成数个导电引脚与一导电壳体，该导电壳体具有该壳体凹槽；
形成一上绝缘部分填充该上凹口，并配置在该些数个导电引脚与该导电壳体的上表面上；
配置一芯片在该上绝缘部分上，并电性连接至该些导电引脚；以及
以一封装体覆盖该芯片。
19.如权利要求18所述的半导体封装的制造方法，其特征在于，更包括配置数个导电连接件，以电性连接该芯片至该些导电引脚，其中该封装体包覆该些导电连接件。
20.如权利要求18所述的半导体封装的制造方法，其特征在于，更包括：
移除部分该上绝缘部分，以形成露出该些导电引脚的上表面的数个穿孔；以及
配置数个线路层，通过该些穿孔而电性连接至该些导电引脚，并延伸在该上绝缘部分的上表面。
CN201310407011.7A 2013-09-09 2013-09-09 基板结构、半导体封装、堆迭式封装结构及其制造方法 Pending CN104425424A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201310407011.7A CN104425424A (zh) 2013-09-09 2013-09-09 基板结构、半导体封装、堆迭式封装结构及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201310407011.7A CN104425424A (zh) 2013-09-09 2013-09-09 基板结构、半导体封装、堆迭式封装结构及其制造方法

Publications (1)

Publication Number Publication Date
CN104425424A true CN104425424A (zh) 2015-03-18

Family

ID=52974031

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201310407011.7A Pending CN104425424A (zh) 2013-09-09 2013-09-09 基板结构、半导体封装、堆迭式封装结构及其制造方法

Country Status (1)

Country Link
CN (1) CN104425424A (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106469687A (zh) * 2015-08-20 2017-03-01 爱思开海力士有限公司 具有嵌入式电路图案的封装基板其制造方法及半导体封装
CN107579055A (zh) * 2017-08-30 2018-01-12 杰群电子科技（东莞）有限公司 一种叠合封装结构

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201101446A (en) * 2009-05-27 2011-01-01 Lg Innotek Co Ltd Leadframe and method for manufacturing the same
CN102543777A (zh) * 2010-12-06 2012-07-04 星科金朋有限公司 具有垫片连接的集成电路封装系统及其制造方法
CN102768959A (zh) * 2011-05-05 2012-11-07 星科金朋有限公司 具有绕线电路引线阵列的集成电路封装系统及其制造方法
US20130154072A1 (en) * 2011-12-14 2013-06-20 Byung Tai Do Integrated circuit packaging system with pad and method of manufacture thereof

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201101446A (en) * 2009-05-27 2011-01-01 Lg Innotek Co Ltd Leadframe and method for manufacturing the same
CN102543777A (zh) * 2010-12-06 2012-07-04 星科金朋有限公司 具有垫片连接的集成电路封装系统及其制造方法
CN102768959A (zh) * 2011-05-05 2012-11-07 星科金朋有限公司 具有绕线电路引线阵列的集成电路封装系统及其制造方法
US20130154072A1 (en) * 2011-12-14 2013-06-20 Byung Tai Do Integrated circuit packaging system with pad and method of manufacture thereof

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106469687A (zh) * 2015-08-20 2017-03-01 爱思开海力士有限公司 具有嵌入式电路图案的封装基板其制造方法及半导体封装
CN107579055A (zh) * 2017-08-30 2018-01-12 杰群电子科技（东莞）有限公司 一种叠合封装结构

Similar Documents

Publication Publication Date Title
CN105489591B (zh) 半导体封装及其制造方法
KR101577884B1 (ko) 마이크로 전자 디바이스, 스택 다이 패키지 및 이를 포함하는 컴퓨팅 시스템, 마이크로 전자 디바이스에서 멀티-채널 통신 통로를 제조하는 방법, 및 스택 다이 패키지의 컴포넌트들 사이의 전기 통신을 가능하게 하는 방법
KR101653856B1 (ko) 반도체 장치 및 그 제조방법
US20150130078A1 (en) Semiconductor chip and semiconductor package having same
US20090134528A1 (en) Semiconductor package, electronic device including the semiconductor package, and method of manufacturing the semiconductor package
US9202742B1 (en) Integrated circuit packaging system with pattern-through-mold and method of manufacture thereof
TWI646607B (zh) 無芯積體電路封裝系統及其製造方法
US9171739B1 (en) Integrated circuit packaging system with coreless substrate and method of manufacture thereof
KR20140075357A (ko) 칩 내장형 인쇄회로기판과 그를 이용한 반도체 패키지 및 칩 내장형 인쇄회로기판의 제조방법
US20140319662A1 (en) Semiconductor package
CN105280601A (zh) 封装结构及封装基板结构
CN102751254A (zh) 半导体封装件、应用其的堆迭封装件及其制造方法
CN103165484A (zh) 堆迭式封装及其制造方法
US10483194B2 (en) Interposer substrate and method of fabricating the same
US20220262733A1 (en) Through-Core Via
CN104396008A (zh) 半导体封装衬底、使用半导体封装衬底的封装系统及用于制造封装系统的方法
EP2849226B1 (en) Semiconductor package
CN104425424A (zh) 基板结构、半导体封装、堆迭式封装结构及其制造方法
CN102148221A (zh) 电子元件封装体及其制造方法
TWI685944B (zh) 三維直通矽晶貫孔結構
US20180047662A1 (en) Interposer substrate and method of manufacturing the same
CN107622953A (zh) 封装堆迭结构的制法
KR101514525B1 (ko) 반도체 패키지 및 그 제조 방법
US20240047351A1 (en) Multistep etch for direct chip attach (dca) substrates, and associated systems and devices
US20240071881A1 (en) Semiconductor packaging with reduced standoff height

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
RJ01 Rejection of invention patent application after publication

Application publication date: 20150318

RJ01 Rejection of invention patent application after publication