CN106469687A - 具有嵌入式电路图案的封装基板其制造方法及半导体封装 - Google Patents

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金宰颍
文起
文起一
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Abstract

具有嵌入式电路图案的封装基板其制造方法及半导体封装。提供了一种制造封装基板的方法。该方法可包括在导电层中形成隔离沟，并且在所述导电层上形成第一介电层，以提供填充所述隔离沟的隔离壁部分。该方法可包括使所述导电层凹进，以在由所述隔离壁部分限定并分离的电路沟中形成电路图案。该方法可包括形成覆盖所述电路图案的第二介电层，并且对所述第一介电层和所述第二介电层进行构图，以暴露部分所述电路图案。所述电路图案的暴露的部分可充当连接器。

Description

具有嵌入式电路图案的封装基板其制造方法及半导体封装
技术领域
本公开的实施方式总体上涉及半导体封装技术，更具体地讲，涉及具有嵌入式电路图案的封装基板、该封装基板的制造方法以及包括该封装基板的半导体封装。
背景技术
随着诸如移动系统的较小电子系统的发展，对能够处理大量数据的半导体封装的需求不断增加。结果，需要包括具有精细间距大小的电路图案的封装基板。电子器件(例如，半导体芯片)可被安装在封装基板上。封装基板可包括例如印刷电路板(PCB)。各个封装基板可通过将导电层沉积在基板主体上并且利用减法工艺蚀刻导电层以形成电路图案来制造。在这种情况下，电路图案可被形成为具有不均匀的宽度。即，可能难以精确地或者均匀地控制电路图案的间距大小。因此，大量努力被集中在开发形成具有均匀间距大小的精细电路图案的方法上。
发明内容
各种实施方式可涉及具有嵌入式电路图案的封装基板、所述封装基板的制造方法、包括所述封装基板的半导体封装、包括所述封装基板的电子系统以及包括所述封装基板的存储卡。
根据实施方式，提供了一种制造封装基板的方法。该方法可包括以下步骤：在导电层中形成隔离沟；在所述导电层上形成第一介电层以提供填充所述隔离沟的隔离壁部分；使所述导电层凹进以在由隔离壁部分限定并分离的电路沟中形成电路图案；形成覆盖所述电路图案的第二介电层；以及对第一介电层和第二介电层进行构图以暴露部分所述电路图案。所述电路图案的暴露的部分可充当连接器。
根据实施方式，提供了一种制造封装基板的方法。该方法可包括以下步骤：在载体层的前侧表面和后侧表面上形成第一导电层；在第一导电层中形成隔离沟；在第一导电层上形成第一介电层以提供填充所述隔离沟的隔离壁部分；在第一介电层上形成第二导电层；将包括依次层叠在载体层的前侧表面和后侧表面中的每一个上的第一导电层、第一介电层和第二导电层的层叠结构与载体层分离；使所述层叠结构的第一导电层凹进以在由隔离壁部分限定并分离的电路沟中形成第一电路图案；以及对所述层叠结构的第二导电层进行构图以形成第二电路图案。
根据实施方式，提供了一种制造封装基板的方法。该方法可包括以下步骤：在导电层中形成隔离沟；在导电层上形成第一介电层以提供填充所述隔离沟的隔离壁部分；使导电层凹进以在由隔离壁部分限定并分离的电路沟中形成电路图案；形成覆盖所述电路图案的第二介电层；以及对第一介电层和第二介电层进行构图以暴露部分所述电路图案。所述电路图案的暴露的部分可充当连接器。
根据另一实施方式，提供了一种制造封装基板的方法。该方法可包括以下步骤：在载体层的前侧表面和后侧表面上形成导电层；在导电层中形成隔离沟；在导电层上形成第一介电层以提供填充隔离沟的隔离壁部分；将包括依次层叠在载体层的前侧表面和后侧表面中的每一个上的导电层和第一介电层的层叠结构与载体层分离；使所述层叠结构的导电层凹进以在由隔离壁部分限定并分离的电路沟中形成电路图案；形成覆盖所述电路图案的第二介电层；以及对第一介电层和第二介电层进行构图以暴露部分所述电路图案。所述电路图案的暴露的部分可充当连接器。
根据实施方式，一种封装基板可包括：第一介电层，其具有主体部分以及从所述主体部分的表面突出的隔离壁部分；第一电路图案，其被设置在由隔离壁部分限定并分离的电路沟中；以及第二电路图案，其被设置在第一介电层的与第一电路图案相对的表面上。
根据实施方式，一种半导体封装可包括封装基板以及安装在所述封装基板上的半导体器件。所述封装基板可包括：第一介电层，其具有主体部分以及从所述主体部分的表面突出的隔离壁部分；第一电路图案，其被设置在由隔离壁部分限定并分离的电路沟中；以及第二电路图案，其被设置在第一介电层的与第一电路图案相对的表面上。
根据实施方式，一种封装基板可包括：第一介电层，其具有主体部分以及从所述主体部分的表面突出的隔离壁部分；电路图案，其被设置在由隔离壁部分限定并分离的电路沟中；以及第二介电层，其被层压在第一介电层的隔离壁部分上以覆盖电路图案。第一介电层和第二介电层可被设置为暴露与部分电路图案对应的连接器。
根据实施方式，一种半导体封装可包括封装基板以及安装在所述封装基板上的半导体器件。所述封装基板可包括：第一介电层，其具有主体部分以及从所述主体部分的表面突出的隔离壁部分；电路图案，其被设置在由隔离壁部分限定并分离的电路沟中；以及第二介电层，其被层压在第一介电层的隔离壁部分上以覆盖电路图案。第一介电层和第二介电层可被设置为暴露与部分电路图案对应的连接器。
根据实施方式，提供了一种包括半导体封装的存储卡。该半导体封装可包括封装基板以及安装在所述封装基板上的半导体器件。所述封装基板可包括：第一介电层，其具有主体部分以及从所述主体部分的表面突出的隔离壁部分；第一电路图案，其被设置在由隔离壁部分限定并分离的电路沟中；以及第二电路图案，其被设置在第一介电层的与第一电路图案相对的表面上。
根据实施方式，提供了一种包括半导体封装的存储卡。该半导体封装可包括封装基板以及安装在所述封装基板上的半导体器件。所述封装基板可包括：第一介电层，其具有主体部分以及从所述主体部分的表面突出的隔离壁部分；电路图案，其被设置在由隔离壁部分限定并分离的电路沟中；以及第二介电层，其被层压在第一介电层的隔离壁部分上以覆盖电路图案。第一介电层和第二介电层可被设置为暴露与部分电路图案对应的连接器。
根据实施方式，提供了一种包括半导体封装的电子系统。该半导体封装可包括封装基板以及安装在所述封装基板上的半导体器件。所述封装基板可包括：第一介电层，其具有主体部分以及从所述主体部分的表面突出的隔离壁部分；第一电路图案，其被设置在由隔离壁部分限定并分离的电路沟中；以及第二电路图案，其被设置在第一介电层的与第一电路图案相对的表面上。
根据实施方式，提供了一种包括半导体封装的电子系统。该半导体封装可包括封装基板以及安装在所述封装基板上的半导体器件。所述封装基板可包括：第一介电层，其具有主体部分以及从所述主体部分的表面突出的隔离壁部分；电路图案，其被设置在由隔离壁部分限定并分离的电路沟中；以及第二介电层，其被层压在第一介电层的隔离壁部分上以覆盖电路图案。第一介电层和第二介电层可被设置为暴露与部分电路图案对应的连接器。
根据实施方式，提供了一种封装基板。该封装基板可包括：第一介电层，其具有主体部分以及从所述主体部分的表面突出的隔离壁部分；第一电路图案，其被设置在由隔离壁部分限定的电路沟中；以及第二电路图案，其被设置在第一介电层的与第一电路图案相对的表面上。
根据实施方式，提供了一种制造封装基板的方法。该方法可包括以下步骤：形成第一介电层，该第一介电层具有主体部分以及从所述主体部分的表面突出的隔离壁部分；在由隔离壁部分限定的电路沟中形成电路图案；以及在第一介电层的与第一电路图案相对的表面上形成第二电路图案。
根据实施方式，提供了一种半导体封装，该半导体封装包括封装基板以及安装在所述封装基板上的半导体器件。所述封装基板可包括：第一介电层，其具有主体部分以及从所述主体部分的表面突出的隔离壁部分；第一电路图案，其被设置在由隔离壁部分限定的电路沟中；以及第二电路图案，其被设置在第一介电层的与第一电路图案相对的表面上。
根据实施方式，提供了一种制造封装基板的方法。该方法可包括以下步骤：形成第一介电层，该第一介电层具有主体部分以及从所述主体部分的表面突出的隔离壁部分；在由隔离壁部分限定的电路沟中形成第一电路图案；以及在第一介电层的与第一电路图案相对的表面上形成第二电路图案。
附图说明
图1、图2、图3、图4、图5、图6、图7、图8、图9、图10、图11、图12、图13、图14、图15和图16是示出根据实施方式的封装基板的制造方法的表示的示例的横截面图。
图17和图18是示出包括根据实施方式的封装基板的半导体封装的表示的示例的横截面图。
图19、图20、图21、图22、图23、图24、图25、图26、图27、图28和图29是示出根据实施方式的封装基板的制造方法的表示的示例的横截面图。
图30和图31是示出包括根据实施方式的封装基板的半导体封装的表示的示例的横截面图。
图32是示出采用包括根据实施方式的封装的存储卡的电子系统的表示的示例的框图。
图33是示出包括根据实施方式的封装的电子系统的表示的示例的框图。
具体实施方式
本文所使用的术语可对应于考虑其在实施方式中的功能而选择的词，术语的含义可根据实施方式所属领域的普通技术人员而不同地解释。如果被详细定义，则术语可根据所述定义来解释。除非另外定义，否则本文所使用的术语(包括技术术语和科学术语)具有与实施方式所属领域的普通技术人员通常理解的含义相同的含义。
将理解，尽管本文中可使用术语第一、第二、第三等来描述各种元件，这些元件不应受这些术语限制。这些术语仅用于将一个元件与另一元件相区分。因此，在不脱离构思的教导的情况下，一些实施方式中的第一元件在其它实施方式中可被称为第二元件。
半导体封装可包括半导体器件。半导体器件可包括单个半导体芯片或者层叠的多个半导体芯片。可通过利用划片工艺(die sawing process)将诸如晶圆的半导体基板分离成多片来获得半导体芯片。半导体芯片可对应于存储芯片或逻辑芯片。存储芯片可包括集成在半导体基板上的动态随机存取存储器(DRAM)电路、静态随机存取存储器(SRAM)电路、闪存电路、磁随机存取存储器(MRAM)电路、电阻随机存取存储器(ReRAM)电路、铁电随机存取存储器(FeRAM)电路或者相变随机存取存储器(PcRAM)电路。逻辑芯片可包括集成在半导体基板上的逻辑电路。半导体封装可用在诸如移动电话的通信系统、与生物技术或保健关联的电子系统或者可穿戴电子系统中。
贯穿说明书，相同的标号表示相同的元件。因此，即使没有参照附图提及或描述标号，也可参照另一附图提及或描述该标号。另外，即使附图中未示出标号，也可参照另一附图提及或描述它。
图1至图16是示出根据实施方式的封装基板的制造方法的表示的示例的横截面图。
图1示出在载体层100上形成第一导电层300的步骤。
参照图1，可提供第一导电层300被层叠在载体层100上的结构。载体层100可用作支撑基板或附属基板以用于在后续工艺期间支撑和操纵第一导电层300。为了改进封装基板的制造效率，第一导电层300可包括分别设置在载体层100的两个相对表面上的两个层310和330。例如，第一导电层300可包括设置在载体层100的前侧表面上的第一前侧导电层310以及设置在载体层100的后侧表面上的第一后侧导电层330。
第一导电层300可被形成为包括铜或铜合金。第一导电层300可通过将导电箔附接到载体层100的一个表面或两个相对表面来形成。载体层100可包括覆铜层压(CCL)结构。CCL结构可用作在诸如双层印刷电路板(PCB)的封装基板的制造中使用的基层或者片层。
CCL结构可具有一对导电覆层120被分别层压在绝缘核心层110的两个相对表面111和113上的结构。绝缘核心层110可包括树脂材料或者由包含树脂的纺织材料形成的复合材料。纺织材料可包括玻璃纤维或玻璃织物。导电覆层120可包括被层压在绝缘核心层110的第一表面111上的第一导电覆层121以及与第一导电覆层121相对的被层压在绝缘核心层110的第二表面113上的第二导电覆层123。导电覆层120可被形成为包括铜或铜合金。通常，CCL结构可在封装基板的制造中用作主基板。然而，根据实施方式，CCL结构可用作支撑第一导电层300的附属基板或载体层100。因此，具有CCL结构以外的结构的另一支撑基板也可用作载体层100。
第一导电层300可通过将导电箔附接到载体层100来形成。例如，第一导电层300可通过将铜箔或铜合金箔层压在具有CCL结构的载体层100上来形成。粘合层200可形成在第一导电层300(即，铜箔或铜合金箔)与载体层100(即，CCL结构)之间以将铜箔或铜合金箔层压在CCL结构上。粘合层200可被形成为约几微米至约几十微米的厚度。粘合层200可包括形成在第一导电覆层121上的第一粘合层201以及形成在第二导电覆层123上的第二粘合层203。在这种情况下，第一前侧导电层310可利用第一粘合层201附接到载体层100，第一后侧导电层330可利用第二粘合层203附接到载体层100。
第一导电层300可被形成为提供封装基板的电路图案。第一导电层300可被形成为具有比在后续工艺中形成的电路图案的厚度大的厚度。即，第一导电层300可在后续工艺中被回蚀并构图以形成电路图案。结果，电路图案的厚度可小于第一导电层300的厚度。
图2示出在第一导电层300上形成第一蚀刻掩模400的步骤。
参照图2，第一蚀刻掩模400可被形成为暴露部分第一导电层300。第一蚀刻掩模400可通过将干燥膜层压在第一导电层300上以暴露部分第一导电层300来形成。第一蚀刻掩模400可被形成为包括：第一前侧蚀刻掩模410，其具有暴露部分第一前侧导电层310的第一开口411；以及第一后侧蚀刻掩模430，其具有暴露部分第一后侧导电层330的第二开口413。
第一开口411可被设置成分别与第二开口413垂直地交叠。因此，第一前侧蚀刻掩模410可被形成为具有与第一后侧蚀刻掩模430相同的形状。相比之下，第一前侧蚀刻掩模410可被形成为具有与第一后侧蚀刻掩模430不同的形状。在这种情况下，在后续工艺中形成在第一导电覆层121上的电路图案可具有与在后续工艺中形成在第二导电覆层123上的电路图案不同的形状。
第一蚀刻掩模400可被形成为具有与在后续工艺中实现的电路图案相同的图案图像。因此，第一开口411和第二开口413可被形成为呈现在后续工艺中实现的电路图案的反像。即，第一开口411和第二开口413可被形成为具有与电路图案之间的区域相同的平面形状。
图3示出在第一导电层300中形成隔离沟301的步骤。
参照图3，通过第一蚀刻掩模400的第一开口411和第二开口413暴露的第一导电层300可被蚀刻以形成隔离沟301。如上所述，第一开口411和第二开口413可具有与电路图案之间的区域相同的平面形状。因此，可形成隔离沟301以便将电路图案彼此分离。
隔离沟301可被形成为具有比第一导电层300的厚度T小的深度D。即，隔离沟301可被形成为不穿透第一导电层300，使得第一导电层300的一部分留在隔离沟301的底表面下面。为了形成隔离沟301，可利用部分蚀刻工艺(例如，半蚀刻工艺)来蚀刻第一导电层300以不暴露第一导电覆层121和第二导电覆层123。用于形成隔离沟301的蚀刻工艺可利用用于去除铜材料的湿法蚀刻工艺来执行。在这种情况下，可通过调节湿法蚀刻工艺的蚀刻时间或者湿法蚀刻工艺中所使用的蚀刻剂的浓度来控制隔离沟301的深度D。如果利用湿法蚀刻工艺形成隔离沟301，则可各向同性地蚀刻第一导电层300。因此，隔离沟301可被形成为具有成圆形的底表面，如图3所示。即，隔离沟301可被形成为具有圆形形状的底表面或凹形底表面。
参照图3和图15，当利用诸如湿法蚀刻工艺的各向同性蚀刻工艺来蚀刻通过第一前侧蚀刻掩模410暴露的第一前侧导电层310时，隔离沟301的宽度可比第一开口411的宽度W1大宽度E1的两倍。即，如果通过第一前侧蚀刻掩模410暴露的第一前侧导电层310被各向同性地蚀刻，则可在第一前侧蚀刻掩模410的与第一开口411相邻的边缘下面形成具有宽度E1的底部切削区域。底部切削区域的宽度E1可随着蚀刻时间过去而增加。例如，如图16所示，如果通过蚀刻掩模410R暴露的导电层310R被各向同性地且充分地蚀刻，直至形成完全穿透导电层310R的沟，则可在蚀刻掩模410R的边缘下面形成具有宽度E2的不期望的底部切削区域。在这种情况下，如果导电层310R的厚度等于第一前侧导电层310的厚度并且蚀刻掩模410R的开口具有宽度W2，则底部切削区域的宽度E2可大于图15所示的底部切削的宽度E1。这是因为在全蚀刻工艺期间被横向蚀刻的导电层310R的量大于在半蚀刻工艺期间被横向蚀刻的第一前侧导电层310的量。
如图3和图15所示，可执行用于形成隔离沟301的半蚀刻工艺以使得第一导电层300的一部分留在隔离沟301下方以具有凹形形状。如果利用半蚀刻工艺来形成隔离沟301，则半蚀刻工艺可防止第一导电层300被横向地过蚀刻。即，半蚀刻工艺可减小第一蚀刻掩模400的开口411或413的宽度与隔离沟301的宽度之间的差异。因此，隔离沟301的宽度的变化可减小，以提供均匀和精细的电路图案。
图4示出暴露第一导电层300的步骤。
参照图4，在第一导电层300中形成隔离沟301以具有凹陷形状之后，可去除第一蚀刻掩模(图3的400)。即，用作第一蚀刻掩模400的干燥膜可被剥离以暴露第一导电层300的整个表面。
图5示出形成第一介电层500的步骤。
参照图5，可在第一导电层300上形成第一介电层500以填充隔离沟301。第一介电层500可被形成为提供封装基板的绝缘部分的主体。第一介电层500可包括填充隔离沟301的隔离壁部分501。由于形成隔离壁部分501以填充隔离沟301，所以隔离壁部分501可包括填充隔离沟301的凹部302的凸部501a。由于凸部501a填充隔离沟301的凹部302，所以凸部501a可具有凸面。第一介电层500还可包括从隔离壁部分501延伸以覆盖第一导电层300的顶表面的主体部分503。隔离壁部分501可具有基本上从主体部分503的表面突出的突起形状。第一导电层300可位于相邻的隔离壁部分501之间。
第一介电层500可通过利用层压工艺将预浸层层叠在第一导电层300上来形成。预浸层可包括诸如环氧材料的树脂材料，或者可包括包含树脂材料的强化纤维材料基质。第一介电层500可包括形成在第一前侧导电层310上的第一前侧介电层510以及形成在第一后侧导电层330上的第一后侧介电层530。第一前侧介电层510和第一后侧介电层530可同时地分别形成在载体层100的两个相对表面上。
图6示出在第一介电层500上形成第二导电层600的步骤。
参照图6，可利用层压工艺在第一介电层500上形成第二导电层600以提供第一介电层500被夹在第一导电层300和第二导电层600之间的层叠结构。第二导电层600可通过利用层压工艺将铜箔或铜合金箔层叠在第一介电层500上来形成。在一些实施方式中，预浸层和铜箔可被依次层叠在第一导电层300上，并且预浸层和铜箔可被层压在第一导电层300上以形成第一介电层500和第二导电层600。第二导电层600可包括形成在第一前侧介电层510上的第二前侧导电层610以及形成在第一后侧介电层530上的第二后侧导电层630。
作为上述工艺的结果，可在载体层100的一个表面上提供包括依次层叠的第一前侧导电层310、第一前侧介电层510和第二前侧导电层610的第一层叠结构701。另外，可在载体层100的另一表面上提供包括依次层叠的第一后侧导电层330、第一后侧介电层530和第二后侧导电层630的第二层叠结构703。即，第一层叠结构701和第二层叠结构703可分别形成在载体层100的两个相对表面上并且可关于载体层100对称以提供镜像结构。
图7示出将第一层叠结构701和第二层叠结构703从载体层100分离的步骤。
参照图7，可将第一层叠结构701和第二层叠结构703从载体层100的一个边缘剥离并且可与载体层100完全地分离。由于粘合层200与第一导电层300之间的粘合强度大于粘合层200与导电覆层120之间的粘合强度，所以第一层叠结构701和第二层叠结构703可容易地与载体层100分离。与载体层100分离的第一层叠结构701和第二层叠结构703中的每一个可用作用于提供封装基板的面板。由于第一层叠结构701和第二层叠结构703具有相同的配置，所以第一层叠结构701和第二层叠结构703中的每一个可通过如下所述的相同的工艺来处理。
图8示出使第一导电层300凹进的步骤。
参照图8，可通过全面回蚀工艺(blanket etch-back process)来使第一导电层300凹进以减小第一导电层300的厚度。全面回蚀工艺可利用湿法蚀刻工艺来执行。在通过全面回蚀工艺使第一导电层300凹进的同时，也可通过全面回蚀工艺使第二导电层600凹进。用于使第一导电层300和第二导电层600凹进的全面回蚀工艺可利用半蚀刻工艺来执行以部分地去除第一导电层300和第二导电层600。可通过调节全面回蚀工艺的蚀刻时间或者全面回蚀工艺中所使用的蚀刻剂的浓度来控制所蚀刻的导电层300和600的厚度。即，可通过调节全面回蚀工艺的蚀刻时间或者全面回蚀工艺中所使用的蚀刻剂的浓度来适当地控制剩余导电层300和600的厚度。
图9示出形成第一电路图案310P的步骤。
参照图9，可执行用于使第一导电层300凹进的全面回蚀工艺，直至隔离壁部分501的上部的顶表面502被暴露。隔离壁部分501的上部可对应于隔离壁部分501的凸部501a，该凸部501a可填充隔离沟(图5的301)的凹部302以具有凸形顶表面。因此，可通过全面回蚀工艺使第一导电层300凹进，直至凸部501a被暴露。在一些实施方式中，可通过全面回蚀工艺使第一导电层300凹进，直至隔离壁部分501的侧壁的上部505被暴露。
即使在隔离壁部分501的顶表面502暴露之后，也可另外使第一导电层300凹进以形成由第一导电层300构成并且彼此分离的多个第一电路图案310P。即，第一电路图案310P可对应于第一导电层300的通过隔离壁部分501彼此分离的剩余部分。
用于使第一导电层300凹进的全面回蚀工艺可包括过蚀刻步骤，该过蚀刻步骤被执行以使得在隔离壁部分501的顶表面502与各个第一电路图案310P的顶表面之间存在特定高度差S。即，第一电路图案310P的顶表面可位于比隔离壁部分501的顶表面502低特定高度差S的高度。结果，可分别在由隔离壁部分501限定的凹形电路沟504中形成第一电路图案310P。第一电路图案310P可被设置在电路沟504中，并且隔离壁部分501的顶表面502可被暴露。第一电路图案310P可在水平方向上彼此间隔开隔离壁部分501的宽度。具体地讲，如果第一导电层300被凹进以使得在隔离壁部分501的顶表面502与各个第一电路图案310P的顶表面之间存在特定高度差S，则第一电路图案310P可彼此更清楚地分离。
隔离壁部分501可用作改进第一电路图案310P的分离效果的屏障。由于隔离壁部分501从第一电路图案310P的顶表面突出，所以第一电路图案310P之间的有效距离(沿着隔离壁部分501的表面)可增加。因此，可抑制发生在第一电路图案310P之间的离子迁移现象以改进第一电路图案310P之间的电特性(例如，漏电流特性)。
在第一导电层(图8的300)被凹进以形成第一电路图案310P的同时，第二导电层(图8的600)也可被凹进以提供厚度减小的第二导电层611。第二导电层611可被设置为具有适合于在后续工艺中形成第二电路图案的厚度。
图10示出形成暴露部分第二导电层611的第二蚀刻掩模800的步骤。
参照图10，可在第二导电层611和第一电路图案310P上形成用于对第二导电层611进行构图的第二蚀刻掩模800。具体地讲，第二蚀刻掩模800可被形成为包括覆盖第一电路图案310P的第二前侧蚀刻掩模830以及具有暴露部分第二导电层611的第三开口861的第二后侧蚀刻掩模860。第二前侧蚀刻掩模830可通过利用层压工艺将干燥膜附接到第一电路图案310P和隔离壁部分501来形成。第二后侧蚀刻掩模860可通过利用层压工艺将具有第三开口861的干燥膜附接到第二导电层611来形成。
图11示出形成第二电路图案611P的步骤。
参照图11，可利用蚀刻工艺来蚀刻并去除第二导电层611的通过第二后侧蚀刻掩模860的第三开口861暴露的部分。在这种情况下，用于蚀刻第二导电层611的暴露的部分的蚀刻工艺可被执行直至第一前侧介电层510被暴露。用于蚀刻第二导电层611的暴露的部分的蚀刻工艺可利用湿法蚀刻技术来执行。在第二导电层611被蚀刻之后，部分第二导电层611可留在第二后侧蚀刻掩模860与第一前侧介电层510之间以充当第二电路图案611P。
图12示出暴露第二电路图案611P的步骤。
参照图12，在形成第二电路图案611P之后，可去除第二蚀刻掩模800以暴露第一电路图案310P和第二电路图案611P。结果，第一电路图案310P可被设置在第一前侧介电层510的一个表面上，第二电路图案611P可与第一电路图案310P相对地设置在第一前侧介电层510的另一表面上。
图13示出形成外介电层900的步骤。
参照图13，可在第一电路图案310P和第二电路图案611P上形成外介电层900。外介电层900可被形成为暴露部分第一电路图案310P和部分第二电路图案611P。外介电层900可利用印刷技术由阻焊材料形成。外介电层900可被形成为包括：第二介电层930，其具有暴露部分第一电路图案310P的第四开口931；以及第三介电层960，其具有暴露部分第二电路图案611P的第五开口961。
图14示出执行最终表面处理工艺的步骤。
参照图14，可在第一电路图案310P和第二电路图案611P的通过外介电层900的第四开口931和第五开口961暴露的部分上形成抗氧化层350。在形成抗氧化层350之后，封装基板的制造可完成。抗氧化层350可被形成为包括金属层(例如，金(Au)层)。覆盖有抗氧化层350的第一电路图案310P可充当第一连接器310C，覆盖有抗氧化层350的第二电路图案611P可充当第二连接器611C。第一连接器310C和第二连接器611C可构成将封装基板电连接至外部电子组件、外部电子器件或外部半导体器件的电互连结构。
可在第一电路图案311P或第二电路图案611P上形成附加介电层和附加电路图案以提供多层封装基板。
图17是示出包括根据实施方式的封装基板701S的半导体封装17的横截面图。
参照图17，半导体封装17可包括封装基板701S以及安装在封装基板701S上的半导体器件150。半导体器件150可通过接合线160电连接至封装基板701S。
封装基板701S可具有与通过参照图1至图16描述的方法形成的封装基板相同的配置。因此，封装基板701S可包括从第一前侧介电层510的表面突出的隔离壁部分501。第一前侧介电层510的与隔离壁部分501相对的另一表面可以基本上是平坦的。
第一电路图案310P可位于由隔离壁部分501限定的凹形电路沟中。如参照图9所述，第一电路图案310P的顶表面可位于比隔离壁部分501的顶表面(图9的502)低的高度。因此，第一电路图案310P可被设置为具有嵌入式图案形状。即，第一电路图案310P可被嵌入设置在第一前侧介电层510的表面上的第二介电层930中或者覆盖有该第二介电层930。因此，封装基板701S可以是包括嵌入式图案的基板。
隔离壁部分501可被设置在第一电路图案310P之间并且可从第一电路图案310P的顶表面突出。因此，隔离壁部分501可用作改进第一电路图案310P之间的电绝缘特性或者抑制第一电路图案310P之间的金属迁移现象的屏障。由于隔离壁部分501的存在，第一电路图案310P的电和物理隔离特性得以改进，因此第一电路图案310P的间距大小可以减小。
第二电路图案611P可形成在第一前侧介电层510的与隔离壁部分501相对的表面上以具有高台形状(mesa shape)或突起形状。在各个第二电路图案611P被形成在第一前侧介电层510的表面上以具有高台形状的同时，第一电路图案310P可通过沉积导电层并且回蚀导电层直至第一前侧介电层510被暴露而形成在由隔离壁部分501限定的电路沟(图9的504)中。因此，第一电路图案310P可被设置为具有小于第二电路图案611P的间距大小的精细间距大小。即，由于第一电路图案310P可通过第一前侧介电层510来彼此分离，而无需使用一般构图工艺，所以第一电路图案310P可具有小于第二电路图案611P的宽度的精细宽度。
具有暴露部分第一电路图案310P的第四开口931的第二介电层930可被设置在第一前侧介电层510的一个表面上，具有暴露部分第二电路图案611P的第五开口961的第三介电层960可被设置在第一前侧介电层510的与第二介电层930相对的另一表面上。抗氧化层350可被设置在第一电路图案310P和第二电路图案611P的通过外介电层900(包括第二介电层930和第三介电层960)的开口931和961暴露的部分上。覆盖有抗氧化层350的第一电路图案310P可充当第一连接器310C，覆盖有抗氧化层350的第二电路图案611P可充当第二连接器611C。接合线160可接合到第一连接器310C以将第一连接器310C(即，封装基板701S)电连接至半导体器件150。外部连接构件170可附接至第二连接器611C以将半导体封装17电连接至外部电子器件、外部半导体器件、外部基板或者外部模块。可设置保护层(未示出)以覆盖半导体器件150。保护层可包括环氧模塑料(EMC)材料。
图18是示出包括根据实施方式的封装基板701S的半导体封装18的横截面图。
参照图18，半导体封装18可包括封装基板701S以及安装在封装基板701S上的半导体器件151。半导体器件151可通过连接凸块161电连接至封装基板701S。
封装基板701S可具有与通过参照图1至图16描述的方法形成的封装基板相同的配置。封装基板701S可包括设置在第一前侧介电层510上的第一电路图案310P和第二电路图案611P，如参照图17所述。连接凸块161可与第一连接器310C结合以将第一连接器310C(即，封装基板701S)电连接至半导体器件151。外部连接构件170可附接至第二连接器611C以将半导体封装18电连接至(例如但不限于)外部电子器件、外部半导体器件、外部基板或者外部模块。可设置保护层(未示出)以覆盖半导体器件151。保护层可包括环氧模塑料(EMC)材料。
图19至图29是示出根据实施方式的封装基板的制造方法的表示的示例的横截面图。图19至图29示出具有位于单一高度的电路图案的封装基板的制造方法。
图19示出在载体层2100上形成导电层2300的步骤。
参照图19，可提供导电层2300被层叠在载体层2100上的结构。载体层2100可用作用于在后续工艺期间支撑和操纵导电层2300的支撑基板或附属基板。导电层2300可被形成为包括设置在载体层2100的前侧表面上的前侧导电层2310以及设置在载体层2100的后侧表面上的后侧导电层2330。
导电层2300可被形成为包括铜或铜合金。导电层2300可通过将导电箔附接至载体层2100的一个表面或两个相对表面来形成。载体层2100可包括覆铜层压(CCL)结构。该CCL结构可具有一对导电覆层2120被分别层压在绝缘核心层2110的两个相对表面2111和2113上的结构。绝缘核心层2110可包括树脂材料或者由包含树脂的纺织材料形成的复合材料。纺织材料可包括玻璃纤维或玻璃织物。导电覆层2120可被形成为包括被层压在绝缘核心层2110的第一表面2111上的第一导电覆层2121以及被层压在绝缘核心层2110的与第一导电覆层2121相对的第二表面2113上的第二导电覆层2123。导电覆层2120可被形成为包括铜或铜合金。通常，CCL结构可在封装基板的制造中用作主基板。然而，根据实施方式，CCL结构可用作用于支撑导电层2300的附属基板或载体层2100。因此，具有CCL结构以外的结构的另一支撑基板也可用作载体层2100。
可通过将导电箔附接至载体层2100来形成导电层2300。例如，可通过将铜箔或铜合金箔层压在具有CCL结构的载体层2100上来形成导电层2300。粘合层2200可形成在导电层2300(即，铜箔或铜合金箔)与载体层2100(即，CCL结构)之间以将铜箔或铜合金箔层压在CCL结构上。粘合层2200可被形成为约几埃的厚度。粘合层2200可包括形成在第一导电覆层2121上的第一粘合层2201以及形成在第二导电覆层2123上的第二粘合层2203。在这种情况下，前侧导电层2310可利用第一粘合层2201附接至载体层2100，后侧导电层2330可利用第二粘合层2203附接至载体层2100。
导电层2300可被形成为提供封装基板的电路图案。导电层300可被形成为具有比在后续工艺中形成的电路图案的厚度大的厚度。即，导电层2300可在后续工艺中被回蚀以形成彼此分离的电路图案。结果，电路图案的厚度可小于导电层2300的厚度。
图20示出在导电层2300上形成第一蚀刻掩模2400的步骤。
参照图20，第一蚀刻掩模2400可被形成为暴露部分导电层2300。可通过将干燥膜层压在导电层2300上以暴露部分导电层2300来形成第一蚀刻掩模2400。第一蚀刻掩模400可被形成为包括：第一前侧蚀刻掩模2410，其具有暴露部分第一前侧导电层2310的第一开口2411；以及第一后侧蚀刻掩模2430，其具有暴露部分第一后侧导电层2330的第二开口2413。
第一开口2411可被设置为分别与第二开口2413垂直地交叠。因此，第一前侧蚀刻掩模2410可被形成为具有与第一后侧蚀刻掩模2430相同的形状。相比之下，第一前侧蚀刻掩模2410可被形成为具有与第一后侧蚀刻掩模2430不同的形状。在这种情况下，在后续工艺中形成在第一导电覆层2121上的电路图案可具有与在后续工艺中形成在第二导电覆层2123上的电路图案不同的形状。
第一蚀刻掩模2400可被形成为具有与在后续工艺中实现的电路图案相同的图案图像。因此，第一开口2411和第二开口2413可被形成为呈现在后续工艺中实现的电路图案的反像。即，第一开口2411和第二开口2413可被形成为具有与电路图案之间的区域相同的平面形状。
图21示出在导电层2300中形成隔离沟2301的步骤。
参照图21，通过第一蚀刻掩模2400的第一开口2411和第二开口2413暴露的导电层2300可被蚀刻以形成隔离沟2301。如上所述，第一开口2411和第二开口2413可具有与电路图案之间的区域相同的平面形状。因此，可形成隔离沟2301以便将电路图案彼此分离。
隔离沟2301可被形成为具有小于导电层2300的厚度T的深度D。即，隔离沟2301可被形成为不穿透导电层2300以使得导电层2300的一部分留在隔离沟2301的底表面下面。为了形成隔离沟2301，可利用部分蚀刻工艺(例如，半蚀刻工艺)来蚀刻导电层2300以不暴露第一导电覆层2121和第二导电覆层2123。用于形成隔离沟2301的蚀刻工艺可利用用于去除铜材料的湿法蚀刻工艺来执行。在这种情况下，可通过调节湿法蚀刻工艺的蚀刻时间或者湿法蚀刻工艺中所使用的蚀刻剂的浓度来控制隔离沟2301的深度D。
图22示出暴露导电层2300的步骤。
参照图22，在隔离沟2301被形成在导电层2300中以具有凹陷形状之后，可去除第一蚀刻掩模(图21的2400)。即，用作第一蚀刻掩模2400的干燥膜可被剥离以暴露导电层2300的整个表面。
图23示出形成第一介电层2500的步骤。
参照图23，可在导电层2300上形成第一介电层2500以填充隔离沟2301。第一介电层2500可被形成为提供封装基板的绝缘部分的主体。第一介电层2500可包括填充隔离沟2301的隔离壁部分2501。第一介电层2500还可包括从隔离壁部分2501延伸以覆盖导电层2300的顶表面的主体部分2503。隔离壁部分2501可具有基本上从主体部分2503的表面突出的突起形状。导电层2300可位于相邻的隔离壁部分2501之间。
第一介电层2500可通过利用层压工艺将预浸层层叠在导电层2300上来形成。预浸层可包括诸如环氧材料的树脂材料，或者可包括包含强化纤维材料的树脂基质层。第一介电层2500可包括形成在前侧导电层2310上的第一前侧介电层2510以及形成在后侧导电层2330上的第一后侧介电层2530。第一前侧介电层2510和第一后侧介电层2530可同时地分别形成在载体层2100的两个相对表面上。
图24示出将第一层叠结构2701和第二层叠结构2703与载体层2100分离的步骤。
参照图24，前侧导电层2310和第一前侧介电层2510可构成第一层叠结构2701，后侧导电层2330和第一后侧介电层2530可构成第二层叠结构2703。第一层叠结构2701和第二层叠结构2703可关于设置在第一层叠结构2701与第二层叠结构2703之间的载体层2100镜像对称。
第一层叠结构2701和第二层叠结构2703可从载体层2100的一个边缘被剥离，并且可与载体层2100完全分离。与载体层2100分离的第一层叠结构2701和第二层叠结构2703中的每一个可用作用于提供封装基板的面板。由于第一层叠结构2701和第二层叠结构2703具有相同的配置，所以第一层叠结构2701和第二层叠结构2703中的每一个可通过如下所述的基本上相同的工艺来处理。
图25示出使导电层2300凹进的步骤。
参照图25，可通过全面回蚀工艺来使导电层2300凹进以减小导电层2300的厚度。全面回蚀工艺可利用湿法蚀刻工艺来执行。用于使导电层2300凹进的全面回蚀工艺可利用半蚀刻工艺来执行以部分地去除导电层2300。可通过调节全面回蚀工艺的蚀刻时间或者全面回蚀工艺中所使用的蚀刻剂的浓度来控制所蚀刻的导电层2300的厚度。即，可通过调节全面回蚀工艺的蚀刻时间或者全面回蚀工艺中所使用的蚀刻剂的浓度来适当地控制剩余导电层2300的厚度。
图26示出形成电路图案2310P的步骤。
参照图25和图26，可执行用于使导电层2300凹进的全面回蚀工艺，直至隔离壁部分2501的上部的顶表面2502被暴露。即使在隔离壁部分2501的顶表面2502被暴露之后，也可另外使导电层2300凹进以形成由导电层2300构成并且彼此分离的多个电路图案2310P。即，电路图案2310P可对应于导电层2300的通过隔离壁部分2501彼此分离的剩余部分。
用于使导电层2300凹进的全面回蚀工艺可包括过蚀刻步骤，该过蚀刻步骤被执行以使得在隔离壁部分2501的顶表面2502与各个电路图案2310P的顶表面之间存在特定高度差S。即，电路图案2310P的顶表面可位于比隔离壁部分2501的顶表面2502低特定高度差S的高度。结果，可分别在由隔离壁部分2501限定的凹形电路沟2504中形成电路图案2310P。在导电层2300被过蚀刻之后，电路图案2310P可被设置在电路沟2504中并且隔离壁部分2501的侧壁的上部可暴露。电路图案2310P可在水平方向上按照隔离壁部分2501的宽度彼此间隔开。具体地讲，如果导电层2300被凹进以使得在隔离壁部分2501的顶表面2502与各个电路图案2310P的顶表面之间存在特定高度差S，则电路图案2310P可彼此更清楚地分离。
隔离壁部分2501可用作改进电路图案2310P的分离效果的屏障。由于隔离壁部分2501从电路图案2310P的顶表面突出，所以电路图案2310P之间的有效距离(沿着隔离壁部分2501的表面)可增加。因此，可抑制发生在电路图案2310P之间的离子迁移现象以改进电路图案2310P之间的电特性(例如，漏电流特性)。
图27示出形成覆盖电路图案2310P的第二介电层2550的步骤。
参照图27，可在电路图案2310P和隔离壁部分2501上形成第二介电层2550。第二介电层2550可被层压在隔离壁部分2501上以覆盖电路图案2310P。结果，电路图案2310P可被嵌入由第一前侧介电层2510和第二介电层2550组成的介电层中。第二介电层2550可被形成为包括诸如环氧树脂材料的有机材料。在一些实施方式中，第二介电层2550可被形成为包括阻焊材料。
图28示出暴露充当第一连接器2310C和第二连接器2310S的电路图案2310P的步骤。
参照图28，第一前侧介电层2510可被构图以形成暴露部分电路图案2310P的第三开口2511。电路图案2310P的通过第三开口2511暴露的部分可充当电连接至外部装置的第一连接器2310C。第二介电层2550可被构图以形成暴露电路图案2310P的其它部分的第四开口2551。电路图案2310P的通过第四开口2551暴露的其它部分可充当电连接至外部装置的第二连接器2310S。
第一连接器2310C可朝着第一方向开放，第二连接器2310C可朝着与第一方向相反的第二方向开放。例如，暴露第一连接器2310C的第三开口2511可位于电路图案2310P的与第二介电层2550相对的前侧表面上，暴露第二连接器2310S的第四开口2551可位于电路图案2310P的与第一前侧介电层2510相对的后侧表面上。第一连接器2310C可被设置为不与第二连接器2310S垂直地交叠，如图28所示。另选地，尽管图中未示出，第一连接器2310C可被设置为分别与第二连接器2310S垂直地交叠。
图29示出执行最终表面处理工艺的步骤。
参照图29，可在电路图案2310P的暴露的部分上(即，第一连接器2310C和第二连接器2310S的暴露的表面上)形成抗氧化层2350。电路图案2310P、第一前侧介电层2510、第二介电层2550和抗氧化层2350可构成封装基板。抗氧化层2350可被形成为包括金属层(例如，金(Au)层)。第一连接器2310C和第二连接器2310S可构成将封装基板电连接至外部电子组件、外部电子器件或外部半导体器件的电互连结构。第一连接器2310C和第二连接器2310S可位于相同的高度。因此，封装基板可被形成为包括位于单一高度的电路图案2310P。
可在第一前侧介电层2510或第二介电层2550上形成附加介电层和附加电路图案以提供多层封装基板。
图30是示出包括根据实施方式的封装基板2701S的半导体封装30的横截面图。
参照图30，半导体封装30可包括封装基板2701S以及安装在封装基板2701S上的半导体器件2150。半导体器件2150可通过接合线2160电连接至封装基板2701S。
封装基板2701S可具有与通过参照图19至图29描述的方法形成的封装基板相同的配置。因此，封装基板2701S可包括从第一前侧介电层2510的一个表面突出的隔离壁部分2501。第一前侧介电层2510的与隔离壁部分2501相对的另一表面可以基本上是平坦的。
电路图案2310P可被设置在由隔离壁部分2501限定的电路沟中。如参照图26所述的，电路图案2310P的顶表面可位于比隔离壁部分2501的顶表面(图26的2502)低的高度。因此，电路图案2310P可被设置为具有嵌入式图案形状。即，电路图案2310P可被嵌入介电层(包括第一前侧介电层2510和第二介电层2550)中或者被该介电层覆盖。因此，封装基板2701S可以是包括嵌入式图案的基板。
隔离壁部分2501可被设置在电路图案2310P之间，并且可从电路图案2310P的顶表面突出。因此，隔离壁部分2501可用作改进电路图案2310P之间的电绝缘特性或者抑制电路图案2310P之间的金属迁移现象的屏障。由于隔离壁部分2501的存在，电路图案2310P的电和物理隔离特性得以改进，因此电路图案2310P的间距大小可减小。
封装基板2701S还可包括覆盖电路图案2310P的第二介电层2550。第二介电层2550可延伸以覆盖隔离壁部分2501的顶表面和上侧壁以及电路图案2310P的顶表面。因此，封装基板2701S可被实现为包括位于相同高度并且被嵌入由第一前侧介电层2510和第二介电层2550组成的介电层中的电路图案2310P。
第一前侧介电层2510可包括暴露电路图案2310P的前侧表面的一些部分的第三开口2511，并且电路图案2310P的通过第三开口2511暴露的部分可充当第一连接器2310C。第一连接器2310C的暴露的表面可被抗氧化层2350覆盖。第二介电层2550可包括暴露电路图案2310P的后侧表面的一些部分的第四开口2551，并且电路图案2310P的通过第四开口2551暴露的部分可充当第二连接器2310S。第二连接器2310S的暴露的表面也可被抗氧化层2350覆盖。
接合线2160可接合至第一连接器2310C以将第一连接器2310C(即，封装基板2701S)电连接至半导体器件2150。外部连接构件2170可附接至第二连接器2310S以将半导体封装30电连接至(例如但不限于)外部电子器件、外部半导体器件、外部基板或外部模块。外部连接构件2170可以是焊球。可设置保护层2190以覆盖半导体器件2150。保护层2190可包括环氧模塑料(EMC)材料。
图31是示出包括根据实施方式的封装基板2701S的半导体封装31的横截面图。
参照图31，半导体封装31可包括封装基板2701S以及设置在封装基板2701S上的半导体器件2151。半导体器件2151可通过连接凸块2161电连接至封装基板2701S。
封装基板2701S可具有与通过参照图19至图29描述的方法形成的封装基板相同的配置。因此，封装基板2701S可包括从第一前侧介电层2510的一个表面突出的隔离壁部分2501。第一前侧介电层2510的与隔离壁部分2501相对的另一表面可以基本上是平坦的。
电路图案2310P可被设置在由隔离壁部分2501限定的电路沟中。如参照图26所述的，电路图案2310P的顶表面可位于比隔离壁部分2501的顶表面(图26的2502)低的高度。因此，电路图案2310P可被设置为具有嵌入式图案形状。即，电路图案2310P可被嵌入介电层(包括第一前侧介电层2510和第二介电层2550)中或者被该介电层覆盖。因此，封装基板2701S可以是包括嵌入式图案的基板。
隔离壁部分2501可被设置在电路图案2310P之间并且可从电路图案2310P的顶表面突出。因此，隔离壁部分2501可用作改进电路图案2310P之间的电绝缘特性或者抑制电路图案2310P之间的金属迁移现象的屏障。由于隔离壁部分2501的存在，电路图案2310P的电和物理隔离特性得以改进，因此电路图案2310P的间距大小可减小。
封装基板2701S还可包括覆盖电路图案2310P的第二介电层2550。第二介电层2550可延伸以覆盖隔离壁部分2501的顶表面和上侧壁以及电路图案2310P的顶表面。因此，封装基板2701S可被实现为包括位于相同高度并且被嵌入由第一前侧介电层2510和第二介电层2550组成的介电层中的电路图案2310P。
第一前侧介电层2510可包括暴露电路图案2310P的前侧表面的一些部分的第三开口2511，并且电路图案2310P的通过第三开口2511暴露的部分可充当第一连接器2310C。第一连接器2310C的暴露的表面可被抗氧化层2350覆盖。第二介电层2550可包括暴露电路图案2310P的后侧表面的一些部分的第四开口2551，并且电路图案2310P的通过第四开口2551暴露的部分可充当第二连接器2310S。第二连接器2310S的暴露的表面也可被抗氧化层2350覆盖。
连接凸块2161可接合至第一连接器2310C以将第一连接器2310C(即，封装基板2701S)电连接至半导体器件2150。外部连接构件2170可附接至第二连接器2310S以将半导体封装31电连接至(例如但不限于)外部电子器件、外部半导体器件、外部基板或外部模块。外部连接构件2170可以是焊球。可设置保护层2190以覆盖半导体器件2150。保护层2190可包括环氧模塑料(EMC)材料。
图32是示出根据实施方式的包括存储卡7800的电子系统的表示的示例的框图，存储卡7800包括至少一个半导体封装。存储卡7800可包括诸如非易失性存储器装置的存储器7810以及存储控制器7820。存储器7810和存储控制器7820可存储数据或读取存储的数据。存储器7810和/或存储控制器7820包括设置在根据实施方式的嵌入式封装中的一个或更多个半导体芯片。
存储器7810可包括本公开的实施方式的技术可应用于的非易失性存储器装置。存储控制器7820可控制存储器7810，使得响应于来自主机7830的读/写请求而读出所存储的数据或者存储数据。
图33是示出包括根据实施方式的至少一个封装的电子系统8710的框图。电子系统8710可包括控制器8711、输入/输出单元8712和存储器8713。控制器8711、输入/输出单元8712和存储器8713可通过提供数据移动的路径的总线8715来彼此联接。
在实施方式中，控制器8711可包括一个或更多个微处理器、数字信号处理器、微控制器和/或能够执行与这些组件相同的功能的逻辑装置。控制器8711或存储器8713可包括根据本公开的实施方式的一个或更多个半导体封装。输入/输出单元8712可包括从键区、键盘、显示装置、触摸屏等中选择出的至少一个。存储器8713是用于存储数据的装置。存储器8713可存储要由控制器8711等执行的数据和/或命令。
存储器8713可包括诸如DRAM的易失性存储器装置和/或诸如闪存的非易失性存储器装置。例如，闪存可被安装到诸如移动终端或台式计算机的信息处理系统。闪存可构成固态盘(SSD)。在这种情况下，电子系统8710可在闪存系统中稳定地存储大量数据。
电子系统8710还可包括接口8714，接口8714被配置为向通信网络发送数据以及从通信网络接收数据。接口8714可以是有线型或无线型的。例如，接口8714可包括天线或者有线或无线收发器。
电子系统8710可被实现为移动系统、个人计算机、工业计算机或者执行各种功能的逻辑系统。例如，移动系统可以是个人数字助理(PDA)、便携式计算机、平板计算机、移动电话、智能电话、无线电话、膝上型计算机、存储卡、数字音乐系统和信息发送/接收系统中的任一个。
如果电子系统8710是能够执行无线通信的设备，则电子系统8710可用在诸如(例如但不限于)CDMA(码分多址)、GSM(全球移动通信系统)、NADC(北美数字蜂窝)、E-TDMA(增强时分多址)、WCDMA(宽带码分多址)、CDMA2000、LTE(长期演进)和Wibro(无线宽带互联网)的通信系统中。
为了例示性目的公开了本公开的实施方式。本领域技术人员将理解，在不脱离本公开和附图的范围和精神的情况下，可进行各种修改、添加和替代。
相关申请的交叉引用
本申请要求2015年8月20日提交于韩国知识产权局的韩国专利申请No.10-2015-0117456的优先权，其整体以引用方式并入本文。

Claims (30)

1.一种制造封装基板的方法，该方法包括以下步骤：
在第一导电层中形成隔离沟；
在所述第一导电层上形成第一介电层，以提供填充所述隔离沟的隔离壁部分；
在所述第一介电层的与所述第一导电层相对的表面上形成第二导电层；
使所述第一导电层凹进，以在由所述隔离壁部分限定并分离的电路沟中形成第一电路图案；以及
对所述第二导电层进行构图，以形成第二电路图案。
2.根据权利要求1所述的方法，其中，形成所述隔离沟的步骤包括以下步骤：将所述第一导电层的一部分蚀刻比所述第一导电层的厚度小的厚度。
3.根据权利要求1所述的方法，其中，形成所述隔离沟的步骤包括以下步骤：
在所述第一导电层上形成第一蚀刻掩模，以暴露所述第一导电层的一部分；
将所述第一导电层的暴露的部分湿法蚀刻比所述第一导电层的厚度小的厚度；以及
去除所述第一蚀刻掩模。
4.根据权利要求1所述的方法，其中，所述第一介电层和所述第二导电层被依次层压在具有所述隔离沟的所述第一导电层上。
5.根据权利要求1所述的方法，其中，使所述第一导电层凹进以形成所述第一电路图案的步骤包括以下步骤：回蚀所述第一导电层，以暴露所述隔离壁部分的上部。
6.根据权利要求5所述的方法，
其中，所述隔离壁部分的所述上部被形成为具有凸部；并且
其中，回蚀所述第一导电层的步骤被执行，以暴露所述隔离壁部分的所述凸部和上侧壁。
7.根据权利要求1所述的方法，其中，在所述第一导电层被凹进的同时，所述第二导电层被凹进，以减小所述第二导电层的厚度。
8.根据权利要求7所述的方法，其中，对所述第二导电层进行构图以形成所述第二电路图案的步骤包括以下步骤：
在具有减小的厚度的所述第二导电层上形成第二蚀刻掩模，以暴露部分所述第二导电层；
选择性地去除所述第二导电层的暴露的部分；以及
去除所述第二蚀刻掩模。
9.根据权利要求1所述的方法，该方法还包括以下步骤：
在所述第一电路图案上形成第二介电层，以暴露所述第一电路图案的充当第一连接器的部分；以及
在所述第二电路图案上形成第三介电层，以暴露所述第二电路图案的充当第二连接器的部分。
10.根据权利要求1所述的方法，该方法还包括以下步骤：
在形成所述隔离沟之前，在载体层上形成所述第一导电层；以及
在使所述第一导电层凹进之前，将包括所述第一导电层、所述第一介电层和所述第二导电层的层叠结构与所述载体层分离。
11.一种制造封装基板的方法，该方法包括以下步骤：
在载体层的前侧表面和后侧表面上形成第一导电层；
在所述第一导电层中形成隔离沟；
在所述第一导电层上形成第一介电层，以提供填充所述隔离沟的隔离壁部分；
在所述第一介电层上形成第二导电层；
将包括依次层叠在所述载体层的所述前侧表面和所述后侧表面中的每一个上的所述第一导电层、所述第一介电层和所述第二导电层的层叠结构与所述载体层分离；
使所述层叠结构的所述第一导电层凹进，以在由所述隔离壁部分限定并分离的电路沟中形成第一电路图案；以及
对所述层叠结构的所述第二导电层进行构图，以形成第二电路图案。
12.根据权利要求11所述的方法，其中，所述载体层被设置为包括覆铜层压CCL结构。
13.一种制造封装基板的方法，该方法包括以下步骤：
在导电层中形成隔离沟；
在所述导电层上形成第一介电层，以提供填充所述隔离沟的隔离壁部分；
使所述导电层凹进，以在由所述隔离壁部分限定并分离的电路沟中形成电路图案；
形成覆盖所述电路图案的第二介电层；以及
对所述第一介电层和所述第二介电层进行构图，以暴露所述电路图案的一部分，
其中，所述电路图案的暴露的部分充当连接器。
14.根据权利要求13所述的方法，其中，使所述导电层凹进以形成所述电路图案的步骤包括以下步骤：回蚀所述导电层，以暴露所述隔离壁部分的上部。
15.根据权利要求14所述的方法，
其中，所述隔离壁部分的所述上部被形成为具有凸部；并且
其中，回蚀所述导电层的步骤被执行，以暴露所述隔离壁部分的所述凸部和上侧壁。
16.根据权利要求13所述的方法，
其中，所述连接器包括第一连接器和第二连接器；并且
其中，对所述第一介电层和所述第二介电层进行构图的步骤包括以下步骤：
去除部分所述第一介电层，以暴露所述电路图案的第一部分；以及
去除部分所述第二介电层，以暴露所述电路图案的第二部分，
其中，所述电路图案的暴露的第一部分对应于所述第一连接器，所述电路图案的暴露的第二部分对应于所述第二连接器，并且
其中，所述第一连接器朝着第一方向开放，所述第二连接器朝着与所述第一方向相反的第二方向开放。
17.一种制造封装基板的方法，该方法包括以下步骤：
在载体层的前侧表面和后侧表面上形成导电层；
在所述导电层中形成隔离沟；
在所述导电层上形成第一介电层，以提供填充所述隔离沟的隔离壁部分；
将包括依次层叠在所述载体层的所述前侧表面和所述后侧表面中的每一个上的所述导电层和所述第一介电层的层叠结构与所述载体层分离；
使所述层叠结构的所述导电层凹进，以在由所述隔离壁部分限定并分离的电路沟中形成电路图案；
形成覆盖所述电路图案的第二介电层；以及
对所述第一介电层和所述第二介电层进行构图，以暴露部分所述电路图案，
其中，所述电路图案的暴露的部分充当连接器。
18.根据权利要求17所述的方法，
其中，所述连接器包括第一连接器和第二连接器；并且
其中，对所述第一介电层和所述第二介电层进行构图的步骤包括以下步骤：
去除部分所述第一介电层，以暴露所述电路图案的第一部分；以及
去除部分所述第二介电层，以暴露所述电路图案的第二部分，
其中，所述电路图案的暴露的第一部分对应于所述第一连接器，所述电路图案的暴露的第二部分对应于所述第二连接器，并且
其中，所述第一连接器朝着第一方向开放，所述第二连接器朝着与所述第一方向相反的第二方向开放。
19.一种封装基板，该封装基板包括：
第一介电层，该第一介电层具有主体部分以及从所述主体部分的表面突出的隔离壁部分；
第一电路图案，所述第一电路图案被设置在由所述隔离壁部分限定并分离的电路沟中；以及
第二电路图案，所述第二电路图案被设置在所述第一介电层的与所述第一电路图案相对的表面上。
20.根据权利要求19所述的封装基板，其中，各个所述第一电路图案具有位于比所述隔离壁部分的上端的顶表面低的高度的表面。
21.根据权利要求19所述的封装基板，
其中，所述隔离壁部分具有所述隔离壁部分的上端的侧壁；并且
其中，所述隔离壁部分的所述上端的所述侧壁通过所述第一电路图案暴露。
22.根据权利要求19所述的封装基板，该封装基板还包括：
第二介电层，该第二介电层被设置在所述第一电路图案和所述隔离壁部分上，以暴露部分所述第一电路图案；以及
第三介电层，该第三介电层被设置在所述第二电路图案上，以暴露部分所述第二电路图案，
其中，所述第一电路图案的暴露的部分充当第一连接器，所述第二电路图案的暴露的部分充当第二连接器。
23.一种半导体封装，该半导体封装包括：
封装基板；以及
半导体器件，该半导体器件被安装在所述封装基板上，
其中，所述封装基板包括：
第一介电层，该第一介电层具有主体部分以及从所述主体部分的表面突出的隔离壁部分；
第一电路图案，所述第一电路图案被设置在由所述隔离壁部分限定并分离的电路沟中；以及
第二电路图案，所述第二电路图案被设置在所述第一介电层的与所述第一电路图案相对的表面上。
24.根据权利要求23所述的半导体封装，该半导体封装还包括：
第二介电层，该第二介电层被设置在所述第一电路图案和所述隔离壁部分上，以暴露部分所述第一电路图案；以及
第三介电层，该第三介电层被设置在所述第二电路图案上，以暴露部分所述第二电路图案，
其中，所述第一电路图案的暴露的部分充当第一连接器，所述第二电路图案的暴露的部分充当第二连接器。
25.根据权利要求24所述的半导体封装，该半导体封装还包括：
接合线，所述接合线将所述半导体器件电连接至所述第一连接器；以及
外部连接构件，所述外部连接构件附接至所述第二连接器。
26.根据权利要求24所述的半导体封装，该半导体封装还包括：
连接凸块，所述连接凸块将所述半导体器件电连接至所述第一连接器；以及
外部连接构件，所述外部连接构件附接至所述第二连接器。
27.一种封装基板，该封装基板包括：
第一介电层，该第一介电层具有主体部分以及从所述主体部分的表面突出的隔离壁部分；
电路图案，所述电路图案被设置在由所述隔离壁部分限定并分离的电路沟中；以及
第二介电层，该第二介电层被层压在所述第一介电层的所述隔离壁部分上，以覆盖所述电路图案，
其中，所述第一介电层和所述第二介电层被设置为暴露与部分所述电路图案对应的连接器。
28.根据权利要求27所述的封装基板，
其中，所述隔离壁部分具有所述隔离壁部分的上端的侧壁，所述侧壁通过所述电路图案暴露；并且
其中，所述隔离壁部分的所述上端的所述侧壁与所述第二介电层接触。
29.一种半导体封装，该半导体封装包括：
封装基板；以及
半导体器件，该半导体器件被安装在所述封装基板上，
其中，所述封装基板包括：
第一介电层，该第一介电层具有主体部分以及从所述主体部分的表面突出的隔离壁部分；
电路图案，所述电路图案被设置在由所述隔离壁部分限定并分离的电路沟中；以及
第二介电层，该第二介电层被层压在所述第一介电层的所述隔离壁部分上，以覆盖所述电路图案，
其中，所述第一介电层和所述第二介电层被设置为暴露与部分所述电路图案对应的连接器。
30.根据权利要求29所述的半导体封装，
其中，所述连接器包括第一连接器和第二连接器；
其中，所述第一介电层暴露所述第一连接器；
其中，所述第二介电层暴露所述第二连接器；并且
其中，所述第一连接器朝着第一方向开放，所述第二连接器朝着与所述第一方向相反的第二方向开放。
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