CN109904082A - 一种基板埋入型三维系统级封装方法及结构 - Google Patents

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Abstract

本发明提供一种基板埋入型三维系统级封装方法及结构，所述方法包括：获取待埋入器件的高度信息、或者安装要求信息；根据高度信息、或者安装要求信息确定将待埋入器件通过芯层工艺埋入并制作形成第一基板，或者采用基板积层工艺制作第二基板，然后在第二基板上通过表贴工艺表贴待埋入器件；通过采用基板层压工艺将至少两个第一基板、或至少两个第二基板、或者第一基板与第二基板压合形成封装基板；在封装基板上制作通孔、覆盖绿油、开窗形成基板埋入型三维封装结构。本发明能够有效的在表面节省大部分空间，提高封装集成度，实现小型化；还能够在封装结构中形成天然的电磁屏蔽和隔离结构，有效的改善系统的电磁干扰性能。

Description

一种基板埋入型三维系统级封装方法及结构
技术领域
本发明涉及基板技术领域，尤其涉及一种基板埋入型三维系统级封装方法及结构。
背景技术
传统的系统级封装技术中，有源芯片的组装可以采用引线键合或者倒装焊接的表面组装技术，如图1所示。另外，对于有背金接地要求的射频芯片，比如部分GaAs衬底的射频芯片，不良好的接地将会导致芯片的自激振荡，因而不能采用倒装焊接的方法进行组装，只能通过导电胶或者共晶焊将芯片表贴在基板相应位置，然后通过引线键合互连。
在3G移动通信技术出现并发展的十几年内，传统的系统级封装结构已经很有效地解决了系统集成的小型化问题。而在4G移动通信技术的长期演进以及即将到来的5G移动通信技术中，随着通信频段数目的增多，射频链路的数量增多，元器件的数目也随之增多，传统的系统级封装将不再能够有效地解决系统集成的小型化问题。因此，需要有新的系统级封装结构来解决持续增长的系统小型化需求。
随着系统集成度的增加，系统内部链路数目以及器件数目也在增加，系统级封装内的电磁干扰愈加严重；同时还加重了互连结构传输性能问题、以及三维封装结构的集成工艺。
发明内容
本发明提供的基板埋入型三维系统级封装方法及结构，能够有效的在表面节省大部分空间，从而提高封装集成度，实现了封装结构的小型化；另外，基板叠层中的金属接地平面与接地过孔一起，还能够形成天然的电磁屏蔽和隔离结构，有效的改善系统的电磁干扰性能。
第一方面，本发明提供一种基板埋入型三维系统级封装方法，包括：
获取待埋入器件的高度信息、或者安装要求信息；
根据待埋入器件的高度信息、或者安装要求信息确定将待埋入器件通过芯层工艺埋入并制作形成第一基板，或者采用基板积层工艺制作第二基板，然后在第二基板上通过表贴工艺表贴待埋入器件；
通过采用基板层压工艺将至少两个埋入有器件的第一基板、或至少两个表贴有器件的第二基板、或者埋入有器件的第一基板与表贴有器件的第二基板压合形成封装基板；
在封装基板上制作通孔、覆盖绿油、开窗形成基板埋入型三维封装结构。
可选地，所述根据待埋入器件的高度信息、或者安装要求信息确定将待埋入器件通过芯层工艺埋入并制作形成第一基板，或者采用基板积层工艺制作第二基板，然后在第二基板上通过表贴工艺表贴待埋入器件包括：
判断得出待埋入器件的高度与芯层高度匹配、且待埋入器件不需背金接地时，则将待埋入器件通过芯层工艺埋入并制作形成第一基板；
判断得出待埋入器件的高度与芯层高度不匹配、或待埋入器件需背金接地时，则采用基板积层工艺制作第二基板，然后在第二基板上通过表贴工艺表贴待埋入器件。
可选地，所述将待埋入器件通过芯层工艺埋入并制作形成第一基板包括：
根据待埋入器件的高度信息确定芯板；
在芯板对应芯层加工芯片槽；
在芯片槽嵌入待埋入器件，并埋入待埋入器件；
根据待埋入器件的安装要求信息确定采用机械钻通孔、或者激光钻盲孔；
经曝光显影或者铜电镀工艺制作出外层电路图形，以使盲孔或通孔金属化。
可选地，所述芯片槽的宽度大于待埋入器件的宽度。
可选地，所述芯片槽的宽度与待埋入器件的宽度对应尺寸的差值D范围为30≤D≤50。
可选地，所述待埋入器件包括有源芯片或无源器件。
第二方面，本发明提供一种基板埋入型三维系统级封装结构，包括：
设置有将至少两个埋入有器件的第一基板、或至少两个表贴有器件的第二基板、或者埋入有器件的第一基板与表贴有器件的第二基板通过采用基板层压工艺压合形成的封装基板；其中，埋入有器件的第一基板为根据待埋入器件的高度信息、或者安装要求信息确定将待埋入器件通过芯层工艺埋入并制作形成；或表贴有器件的第二基板为采用基板积层工艺制作第二基板，然后在第二基板上通过表贴工艺表贴待埋入器件；
在封装基板上设置有通孔、覆盖有绿油；并在设置有通孔以及绿油上经开窗形成基板埋入型三维封装结构。
可选地，所述埋入有器件的第一基板内设置有与待埋入器件对应高度匹配的芯板；
在芯板对应芯层上设置芯片槽，其中，所述芯片槽用于嵌入待埋入器件，并埋入待埋入器件；
根据待埋入器件的安装要求信息在芯板上设置通孔、或者盲孔；
在设置有通孔或盲孔的芯板上经曝光显影或者铜电镀工艺设置外层电路图形，以使盲孔或通孔金属化；
优选地，所述芯片槽的宽度大于待埋入器件的宽度。
可选地，所述表贴有器件的第二基板内设置有与第一基板对应芯层高度不匹配、或需背金接地的待埋入器件。
可选地，所述待埋入器件包括有源芯片或无源器件。
本发明实施例提供的基板埋入型三维系统级封装方法及结构，与现有技术相比，由于传统的系统级封装是将所有元器件表贴组装在基板表面；因此，本实施例所述基板埋入型三维系统级封装方法能够将所有的元器件(包括有源芯片和无源器件)完全埋入到封装基板内部形成第一基板或第二基板，然后将第一基板和/或第二基板经堆叠压合后形成三维封装结构，能够有效的在表面节省大部分空间，从而提高封装集成度，实现了封装结构的小型化；同时在相同的面积内，本实施例所述封装方法还能够集成更多的器件。另外，基板叠层中的金属接地平面与接地过孔一起，可以形成天然的电磁屏蔽和隔离结构，这有效的改善了系统的电磁干扰性能。
附图说明
图1为现有技术中基于有机基板的传统系统级封装结构示意图；
图2为本发明一实施例基板埋入型三维系统级封装方法的流程图；
图3为本发明一实施例单芯片基板埋入型封装结构示意图；
图4为本发明一实施例将待埋入器件通过芯层工艺埋入并制作形成第一基板的流程图；
图5为本发明另一实施例通过表贴工艺表贴待埋入器件的流程图；
图6为本发明一实施例基板埋入型三维系统级封装结构示意图；
图7为本发明另一实施例基板埋入型三维系统级封装方法的流程图；
图8为本发明另一实施例应用于基板埋入型封装结构的接地过孔屏蔽和隔离结构示意图。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本发明实施例提供一种基板埋入型三维系统级封装方法，如图2所示，所述方法包括：
S11、获取待埋入器件的高度信息、或者安装要求信息；
S12、根据待埋入器件的高度信息、或者安装要求信息确定将待埋入器件通过芯层工艺埋入并制作形成第一基板，或者采用基板积层工艺制作第二基板，然后在第二基板上通过表贴工艺表贴待埋入器件；
S13、通过采用基板层压工艺将至少两个埋入有器件的第一基板、或至少两个表贴有器件的第二基板、或者埋入有器件的第一基板与表贴有器件的第二基板压合形成封装基板；
S14、在封装基板上制作通孔、覆盖绿油、开窗形成基板埋入型三维封装结构。
本发明实施例提供的基板埋入型三维系统级封装方法，与现有技术相比，由于传统的系统级封装是将所有元器件表贴组装在基板表面；因此，本实施例所述基板埋入型三维系统级封装方法是将所有的元器件(包括有源芯片和无源器件)完全埋入到封装基板内部形成第一基板或第二基板，然后将第一基板和/或第二基板经堆叠压合后形成三维封装结构，能够有效的在表面节省大部分空间，从而提高封装集成度，实现了封装结构的小型化；同时在相同的面积内，本实施例所述封装方法还能够集成更多的器件。另外，基板叠层中的金属接地平面与接地过孔一起，可以形成天然的电磁屏蔽和隔离结构，这有效的改善了系统的电磁干扰性能。
可选地，如图3至图8所示，所述根据待埋入器件的高度信息、或者安装要求信息确定将待埋入器件通过芯层工艺埋入并制作形成第一基板，或者采用基板积层工艺制作第二基板，然后在第二基板上通过表贴工艺表贴待埋入器件包括：
判断得出待埋入器件的高度与芯层高度匹配、且待埋入器件不需背金接地时，则将待埋入器件通过芯层工艺埋入并制作形成第一基板；
判断得出待埋入器件的高度与芯层高度不匹配、或待埋入器件需背金接地时，则采用基板积层工艺制作第二基板，然后在第二基板上通过表贴工艺表贴待埋入器件。
可选地，所述将待埋入器件通过芯层工艺埋入并制作形成第一基板包括：
根据待埋入器件的高度信息确定芯板；
在芯板对应芯层加工芯片槽；
在芯片槽嵌入待埋入器件，并埋入待埋入器件；
根据待埋入器件的安装要求信息确定采用机械钻通孔、或者激光钻盲孔；
经曝光显影或者铜电镀工艺制作出外层电路图形，以使盲孔或通孔金属化。
可选地，所述芯片槽的宽度大于待埋入器件的宽度。
可选地，所述芯片槽的宽度与待埋入器件的宽度对应尺寸的差值D范围为30≤D≤50。
可选地，所述待埋入器件包括有源芯片或无源器件。
具体的，本实施例所述方法中基板埋入型封装是指在基板制作过程中将器件埋入到基板叠层中，并且通过过孔将器件管脚引出。多层基板可包括多层芯层、多层压合层、芯层与压合层堆叠压合而成；但是一般是由芯层和压合层堆叠压合而成。单个待埋入器件可通过两种方式埋入基板中，如图3所示，一种是将待埋入器件埋入(如图3中的芯片)压合层，另一种是将待埋入器件(如图3中芯片)埋入芯层。
例如，所述将待埋入器件通过芯层工艺埋入并制作形成第一基板(如图4所示，即在芯片埋入芯层工艺流程)具体步骤如下：第(1)步要选用和待埋入器件(即图4中芯片)厚度差不多的芯板，一般采用激光铣槽的方法制作出芯片槽，芯片槽尺寸过大会造成第(2)步嵌入芯片位置偏移误差较大，芯片槽较小则芯片难以嵌入或者在压合过程中很容易弹出芯片槽，其尺寸一般比芯片单边大15μm-25μm；在第(3)步，由于待埋入器件(即图4中芯片)嵌入到芯片槽中，压合过程中待埋入器件(即图4中芯片)不会发生较大偏移；在第(4)步，如果埋入的器件(即图4中芯片)有背金接地的要求，第一基板两侧都需要实施激光钻盲孔；第(5)步，采用曝光显影以及化铜电镀工艺制作出外层电路图形，以及实现盲孔和通孔的金属化。
再例如，当所述待埋入器件为无源器件且将待埋入器件埋入压合层时；如图5所示，所述采用基板积层工艺制作第二基板，然后在第二基板上通过表贴工艺表贴待埋入器件具体步骤如下：第(1)步根据待埋入器件制作芯板图形；第(1)步再将待埋入无源器件表贴至所制作的芯板上；第(3)步再将两层芯板压合，埋入无源器件；在第(4)步，根据无源器件的安装要求信息确定采用机械钻通孔、或者激光钻盲孔；第(5)步，采用曝光显影以及化铜电镀工艺制作出外层电路图形，以及实现盲孔和通孔的金属化。
再例如，如图6和图7所示，当需要同时封装有源器件、无源器件，且同时采用第一基板和第二基板进行封装时；所述基板埋入型三维系统级封装方法具体步骤如下：
获取待埋入器件(有源器件和无源器件)的高度信息、或者安装要求信息；
将有源器件(即图6、7中芯片)埋入芯层工艺制作形成第一基板，简称为“A板”，(芯片埋入芯层工艺制作A板)；
将无源器件采用基板积层(build-up)工艺制作第二基板，简称“P板”；
然后在第二基板(P板)上通过表贴工艺(SMT工艺)表贴无源器件；
通过采用基板层压(lamination)工艺将埋入有有源器件的第一基板(A板)与表贴有无源器件的第二基板(P板)压合形成封装基板；
在封装基板上制作通孔、覆盖绿油、开窗形成基板埋入型三维封装结构。
另外，如图8所示，在封装基板(即第一基板或第二基板)中，接地过孔一般用作两条水平传输线的电磁隔离措施。在传统的封装结构中，芯片均组装在基板表面，因而不能通过封装基板中的过孔实现电磁隔离。因此，本实施例所述在基板埋入型封装结构中，待埋入器件埋入到封装基板中，因而可以通过在待埋入器件周围制作接地过孔阵列实现芯片之间的电磁隔离，如图8所示。封装基板四周的接地过孔阵列与封装基板中的接地金属层一起构成了法拉第笼结构，从而实现了待埋入器件的电磁屏蔽。
本发明实施例还提供一种基板埋入型三维系统级封装结构，如图3至图8所示，所述结构包括：
设置有将至少两个埋入有器件的第一基板、或至少两个表贴有器件的第二基板、或者埋入有器件的第一基板与表贴有器件的第二基板通过采用基板层压工艺压合形成的封装基板；其中，埋入有器件的第一基板为根据待埋入器件的高度信息、或者安装要求信息确定将待埋入器件通过芯层工艺埋入并制作形成；或表贴有器件的第二基板为采用基板积层工艺制作第二基板，然后在第二基板上通过表贴工艺表贴待埋入器件；
在封装基板上设置有通孔、覆盖有绿油；并在设置有通孔以及绿油上经开窗形成基板埋入型三维封装结构。
本发明实施例提供的基板埋入型三维系统级封装结构，与现有技术相比，由于传统的系统级封装是将所有元器件表贴组装在基板表面；因此，本实施例所述基板埋入型三维系统级封装结构是经将所有的元器件(包括有源芯片和无源器件)完全埋入到封装基板内部形成第一基板或第二基板，然后将第一基板和/或第二基板经堆叠压合后形成，能够有效的在表面节省大部分空间，从而提高封装集成度，实现了封装结构的小型化；同时在相同的面积内，本实施例所述封装结构还能够集成更多的器件。另外，基板叠层中的金属接地平面与接地过孔一起，可以形成天然的电磁屏蔽和隔离结构，这有效的改善了系统的电磁干扰性能。
可选地，如图4至图8所示，所述埋入有器件的第一基板内设置有与待埋入器件对应高度匹配的芯板；
在芯板对应芯层上设置芯片槽，其中，所述芯片槽用于嵌入待埋入器件，并埋入待埋入器件；
根据待埋入器件的安装要求信息在芯板上设置通孔、或者盲孔；
在设置有通孔或盲孔的芯板上经曝光显影或者铜电镀工艺设置外层电路图形，以使盲孔或通孔金属化；
优选地，所述芯片槽的宽度大于待埋入器件的宽度。
可选地，所述表贴有器件的第二基板内设置有与第一基板对应芯层高度不匹配、或需背金接地的待埋入器件。
可选地，所述待埋入器件包括有源芯片或无源器件。
本实施例的结构，可以用于执行上述方法实施例的技术方案，其实现原理和技术效果类似，此处不再赘述。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应该以权利要求的保护范围为准。

Claims (10)

1.一种基板埋入型三维系统级封装方法，其特征在于，包括：
获取待埋入器件的高度信息、或者安装要求信息；
根据待埋入器件的高度信息、或者安装要求信息确定将待埋入器件通过芯层工艺埋入并制作形成第一基板，或者采用基板积层工艺制作第二基板，然后在第二基板上通过表贴工艺表贴待埋入器件；
通过采用基板层压工艺将至少两个埋入有器件的第一基板、或至少两个表贴有器件的第二基板、或者埋入有器件的第一基板与表贴有器件的第二基板压合形成封装基板；
在封装基板上制作通孔、覆盖绿油、开窗形成基板埋入型三维封装结构。
2.根据权利要求1所述的方法，其特征在于，所述根据待埋入器件的高度信息、或者安装要求信息确定将待埋入器件通过芯层工艺埋入并制作形成第一基板，或者采用基板积层工艺制作第二基板，然后在第二基板上通过表贴工艺表贴待埋入器件包括：
判断得出待埋入器件的高度与芯层高度匹配、且待埋入器件不需背金接地时，则将待埋入器件通过芯层工艺埋入并制作形成第一基板；
判断得出待埋入器件的高度与芯层高度不匹配、或待埋入器件需背金接地时，则采用基板积层工艺制作第二基板，然后在第二基板上通过表贴工艺表贴待埋入器件。
3.根据权利要求2所述的方法，其特征在于，所述将待埋入器件通过芯层工艺埋入并制作形成第一基板包括：
根据待埋入器件的高度信息确定芯板；
在芯板对应芯层加工芯片槽；
在芯片槽嵌入待埋入器件，并埋入待埋入器件；
根据待埋入器件的安装要求信息确定采用机械钻通孔、或者激光钻盲孔；
经曝光显影或者铜电镀工艺制作出外层电路图形，以使盲孔或通孔金属化。
4.根据权利要求3所述的方法，其特征在于，所述芯片槽的宽度大于待埋入器件的宽度。
5.根据权利要求4所述的方法，其特征在于，所述芯片槽的宽度与待埋入器件的宽度对应尺寸的差值D范围为30≤D≤50。
6.根据权利要求1-5任一所述的方法，其特征在于，所述待埋入器件包括有源芯片或无源器件。
7.一种基板埋入型三维系统级封装结构，其特征在于，包括：
设置有将至少两个埋入有器件的第一基板、或至少两个表贴有器件的第二基板、或者埋入有器件的第一基板与表贴有器件的第二基板通过采用基板层压工艺压合形成的封装基板；其中，埋入有器件的第一基板为根据待埋入器件的高度信息、或者安装要求信息确定将待埋入器件通过芯层工艺埋入并制作形成；或表贴有器件的第二基板为采用基板积层工艺制作第二基板，然后在第二基板上通过表贴工艺表贴待埋入器件；
在封装基板上设置有通孔、覆盖有绿油；并在设置有通孔以及绿油上经开窗形成基板埋入型三维封装结构。
8.根据权利要求7所述的结构，其特征在于，所述埋入有器件的第一基板内设置有与待埋入器件对应高度匹配的芯板；
在芯板对应芯层上设置芯片槽，其中，所述芯片槽用于嵌入待埋入器件，并埋入待埋入器件；
根据待埋入器件的安装要求信息在芯板上设置通孔、或者盲孔；
在设置有通孔或盲孔的芯板上经曝光显影或者铜电镀工艺设置外层电路图形，以使盲孔或通孔金属化；
优选地，所述芯片槽的宽度大于待埋入器件的宽度。
9.根据权利要求7或8所述的结构，其特征在于，所述表贴有器件的第二基板内设置有与第一基板对应芯层高度不匹配、或需背金接地的待埋入器件。
10.根据权利要求7-9任一所述的结构，其特征在于，所述待埋入器件包括有源芯片或无源器件。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110783318A (zh) * 2019-10-28 2020-02-11 歌尔股份有限公司 一种传感器封装结构以及电子设备
CN114420681A (zh) * 2022-01-26 2022-04-29 西安电子科技大学 一种晶圆级可重构Chiplet集成结构
CN116845038A (zh) * 2023-08-29 2023-10-03 之江实验室 一种针对晶圆级处理器的散热装置及其制备方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103474361A (zh) * 2013-09-29 2013-12-25 华进半导体封装先导技术研发中心有限公司 一种嵌入式有源埋入功能基板的封装工艺及封装结构
CN104377187A (zh) * 2013-08-16 2015-02-25 宏启胜精密电子(秦皇岛)有限公司 Ic载板、具有该ic载板的半导体器件及制作方法
CN104465584A (zh) * 2014-12-10 2015-03-25 华进半导体封装先导技术研发中心有限公司 基于有源埋入的微波射频基板结构及其制备方法
CN105047630A (zh) * 2015-07-08 2015-11-11 华进半导体封装先导技术研发中心有限公司 芯片后组装有源埋入封装结构及其生产工艺
CN106469687A (zh) * 2015-08-20 2017-03-01 爱思开海力士有限公司 具有嵌入式电路图案的封装基板其制造方法及半导体封装
CN207834271U (zh) * 2017-12-28 2018-09-07 江阴长电先进封装有限公司 一种圆片级背金芯片的封装结构

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104377187A (zh) * 2013-08-16 2015-02-25 宏启胜精密电子(秦皇岛)有限公司 Ic载板、具有该ic载板的半导体器件及制作方法
CN103474361A (zh) * 2013-09-29 2013-12-25 华进半导体封装先导技术研发中心有限公司 一种嵌入式有源埋入功能基板的封装工艺及封装结构
CN104465584A (zh) * 2014-12-10 2015-03-25 华进半导体封装先导技术研发中心有限公司 基于有源埋入的微波射频基板结构及其制备方法
CN105047630A (zh) * 2015-07-08 2015-11-11 华进半导体封装先导技术研发中心有限公司 芯片后组装有源埋入封装结构及其生产工艺
CN106469687A (zh) * 2015-08-20 2017-03-01 爱思开海力士有限公司 具有嵌入式电路图案的封装基板其制造方法及半导体封装
CN207834271U (zh) * 2017-12-28 2018-09-07 江阴长电先进封装有限公司 一种圆片级背金芯片的封装结构

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110783318A (zh) * 2019-10-28 2020-02-11 歌尔股份有限公司 一种传感器封装结构以及电子设备
CN114420681A (zh) * 2022-01-26 2022-04-29 西安电子科技大学 一种晶圆级可重构Chiplet集成结构
CN114420681B (zh) * 2022-01-26 2024-05-07 西安电子科技大学 一种晶圆级可重构Chiplet集成结构
CN116845038A (zh) * 2023-08-29 2023-10-03 之江实验室 一种针对晶圆级处理器的散热装置及其制备方法
CN116845038B (zh) * 2023-08-29 2023-12-22 之江实验室 一种针对晶圆级处理器的散热装置及其制备方法

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