CN114420681A - 一种晶圆级可重构Chiplet集成结构 - Google Patents

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Abstract

本申请属于半导体封装技术领域，具体涉及一种晶圆级可重构Chiplet集成结构，该集成结构包括管壳、第一基板、RDL、第二基板、腔室、功能Chiplet、可重构拓扑网络、通孔、第三基板、Chiplet通信网络、第四基板、微凸点、焊球。该集成结构从上到下依次为第三基板和第四基板和Chiplet通信网络、第二基板和腔室和功能Chiplet和可重构拓扑网络和通孔、微凸点、第一基板和RDL、焊球。管壳设置在第四基板的上侧，且侧端与第一基板固定连接。采用晶圆级可重构Chiplet集成结构，可实现由传统的基于SoC的集成技术高成本、低良率、设计难度大向的设计范式向基于晶圆级更大规模、更高效率、更低设计难度的Chiplet集成方向转变，通过可重构技术进一步增晶圆级Chiplet复用率，大幅降低制造成本。

Description

一种晶圆级可重构Chiplet集成结构
技术领域
本申请属于半导体封装技术领域，具体而言，涉及一种晶圆级可重构Chiplet集成结构。
背景技术
传统的SoC存在工艺不兼容、设计难度大的问题，并且随着工艺节点微缩与集成规模的进一步增大，系统功能验证时间增加，漏功耗持续上升，芯片良率、可重构能力、可扩展性持续下降，无法满足多元化应用场景对低成本、高性能的系统需求。造成了电子系统集成效率与扩展性低、良率差，制约了高性能、低成本的微系统发展。
授权专利号为“CN110473792B”，专利名称为“一种用于集成电路晶圆级封装的重构方法”的专利解决了针对晶圆切割工艺引入高成本模具的问题，提出了对未切割晶圆进行重新布线、注塑、外延等工艺，实现避免引入高成本模具、提高信号扇出能力的目的。但其中所提出的方法不能在制备后实现系统重构。授权专利号为“CN111613588B”，专利名称为“一种可重构三维微系统封装结构及封装方法”的专利解决了针对三维微系统架构中的子模块无法独立测试，子系统模块早期失效导致整个三维微系统无法使用的问题，提出了在子模块中集成测试与互连结构，实现提高子模块可测性与系统快速开发的目的。但其中提出的封装结构及制备工艺同样无法实现制备后系统重构。综上所述，现有技术中的集成结构不具有可重构性，存在集成结构功能固化的问题。
发明内容
本发明的目的在于，针对上述现有技术中的不足，提供一种晶圆级可重构Chiplet集成结构，以解决现有技术中集成结构不具有可重构性，导致集成结构功能固化的问题。
为实现上述目的，本发明采用的技术方案如下：
本申请提供一种晶圆级可重构Chiplet集成结构，该集成结构包括管壳、第一基板、RDL、第二基板、腔室、功能Chiplet、可重构拓扑网络、通孔、第三基板、Chiplet通信网络、第四基板、微凸点、焊球。该集成结构从上到下依次为第三基板和第四基板和Chiplet通信网络、第二基板和腔室和功能Chiplet和可重构拓扑网络和通孔、微凸点、第一基板和重新布线层(RDL)、焊球。第三基板嵌入第四基板，Chiplet通信网络设置于第三基板内部；通孔设置在第二基板上，通孔的数量大于2，通孔在竖直方向上贯穿第二基板，腔室设置于第二基板上通孔之间，功能Chiplet固定设置于腔室内，可重构拓扑网络设置于第二基板上，位于第二基板和第三基板之间；微凸点固定设置于第一基板上，微凸点的位置和尺寸与通孔对应和匹配；RDL设置于第一基板的内部，焊球固定设置于第一基板远离微凸点一侧，第一基板与第二基板相对一侧的面积大于该侧第二基板的面积。管壳设置在第四基板的上侧，且侧端与第一基板固定连接。
更进一步地，腔室的数量大于50。
更进一步地，腔室靠近第一基板一侧的体积小于腔室靠近第三基板一侧的体积。
更进一步地，功能Chiplet的数量与腔室的数量相同。
更进一步地，腔室底部与功能Chiplet之间设置有绝缘介质。
更进一步地，第四基板的顶面上涂有高导热材料。
更进一步地，第三基板的厚度为微米量级。
更进一步地，第一基板的材料为硅、陶瓷、玻璃中的一种。
更进一步地，第三基板的材料为硅、陶瓷、玻璃中的一种。
与现有技术相比，本发明的有益效果：
(1)本发明公开的晶圆级可重构Chiplet集成结构能够根据应用需求进行功能重构，具有高度的灵活性与可配置性，也能够实现高效的微系统集成，是实现性能、成本、研发周期优化的最佳方式。因此，晶圆级可重构Chiplet集成结构对促进微系统发展具有积极意义。采用晶圆级可重构Chiplet集成结构制备的微系统可根据应用需求将采用最优工艺制备的模块化、可复用的射频、模拟、数字Chiplet集成，与现有的基于SoC的芯片级集成技术构建的系统相比，有效解决工艺不兼容问题，不同功能Chiplet组合具有更高的系统灵活性，具体地，本发明通过可重构拓扑网络的配置，实现了功能的重构，提高了集成结构的可重构性。通过可重构拓扑网络实现系统功能的可重构，具有更高的系统可扩展性。
(2)Chiplet重构拓扑网络、Chiplet通信网络、电源网络的隔离有效提高了晶圆级可重构Chiplet集成结构电源完整性与信号完整性。
(3)本发明利用通孔与重新布线层引线实现Chiplet通信，避免引入传统的芯片引线键合工艺，解决了震动与冲击环境下引线脱离焊盘与短路造成的可靠性低的问题，有效提高了振动冲击环境下的本发明集成结构的可靠性。
(4)本发明有利于减小机械应力对集成结构内部的影响并提高系统散热性能，有效改善电-热-力-磁多场耦合使系统性能退化现象；用于Chiplet通信的基板可根据Chiplet种类与型号特定选用不同材质，不同结构引线，也可根据Chiplet种类、信号特点、信号完整性、串扰等技术指标选取设计具有特定线宽及密度的引线，具有较高的设计裕度，并且基板材质也可根据需求灵活选取，易于实现性能-成本-质量-体积的多优化目标。
(5)采用通孔与RDL互连线组合方式实现Chiplet的互连通信，制备简单，可快速实现晶圆级可重构Chiplet集成结构制备多层基板堆叠时，不需要制备TSV，避免了复杂的制备工艺、降低了制备成本，并且晶圆级集成结构具有对称性，采用晶圆键合工艺能够快速实现晶圆级可重构Chiplet集成结构功能的扩展。
(6)晶圆级Chiplet集成结构通过将Chiplet嵌入腔室，利用通孔、RDL引线及微凸点实现Chiplet电气互连，有利于提高系统集成度，减小互连间距，具有更高的集成规模与集成效率，可以有效提高生产效率与良率。
综上，采用晶圆级可重构Chiplet集成结构，可实现由传统的基于SoC的集成技术高成本、低良率、设计难度大向的设计范式向基于晶圆级更大规模、更高效率、更低设计难度的Chiplet集成方向转变，通过可重构技术进一步增晶圆级Chiplet复用率，大幅降低制造成本。
附图说明
图1为本发明提供的一种晶圆级可重构Chiplet集成结构的示意图；
图2为本发明提供的一种晶圆级可重构Chiplet集成结构的晶圆级可重构Chiplet拓扑网络一种结构的示意图；
图3为本发明提供的一种晶圆级可重构Chiplet集成结构的晶圆级可重构Chiplet拓扑网络另一种结构的示意图。
图标：1-管壳；2-第一基板；21-RDL；3-第二基板；31-第一腔室；32-第一功能Chiplet；33-第二腔室；34-第二功能Chiplet；35-第三腔室；36-第三功能Chiplet36；37-可重构拓扑网络；38-第通孔；4-第三基板；41-Chiplet通信网络；5-第四基板；6-微凸点；7-焊球。
具体实施方式
为了使本发明的实施过程更加清楚，下面将会结合附图进行详细说明。
本发明提供了一种晶圆级可重构Chiplet集成结构，该集成结构包括：管壳1、第一基板2、RDL21、第二基板3、第一腔室31、第一功能Chiplet32、第二腔室33、第二功能Chiplet34、第三腔室35、第三功能Chiplet36、可重构拓扑网络37、通孔38、第三基板4、Chiplet通信网络41、第四基板5、微凸点6、焊球7。
第一基板2的材料为硅、陶瓷、玻璃中的一种，硅、陶瓷、玻璃材料的材质较硬，使得第一基板2不易形变，这样第一基板2能够为本发明集成结构提供机械支撑，使得本发明集成结构的稳定性较强。另外，第一基板2的材料为硅时，由于硅具有良好的工艺可控性，方便在其内制备间距更窄的金属线，并且与硅基Chiplet材料的热膨胀系数相同，可以有效避免热膨胀失配；第一基板2的材料为陶瓷时，由于陶瓷的杨氏模量高，即不易发生形变，且高频损耗低，即射频Chiplet信号损失小，热导率高，即散热性能较好，利用低温共烧陶瓷和高温共烧陶瓷技术可以制备多层走线，提高信号路由能力；第一基板2的材料为玻璃时，由于玻璃的热膨胀系数低，在玻璃基板上制备金属线排布，能够降低射频应用时的信号损耗。
第一基板2俯视图的形状可以为圆形，也可以为矩形等其他形状，尺寸为厘米量级，这样能够节省空间，使得集成结构尽可能地小，符合电子系统微型化的趋势；第一基板2的厚度为厘米量级。第一基板2的内部设置有RDL21，具体地，RDL21由多层、多条的金属线排布构成，更具体地，布线方式通过电气仿真，在信号完整性和电源完整性可接受的以及扇出信号更容易连接到其他系统的条件下设计得到，即在这些约束条件下进行线宽、线长、以及具体位置的设计。
如图1所示，本实施例以球栅阵列封装形式(BGA)为例进行阐述，第一基板2的一侧设置有焊球7，焊球7与第一基板2之间焊接固定连接在一起，具体地，采用回流焊工艺。焊球7材料为合金5Sn95Pb，形状为球形，具体地，焊球7的粒径为典型工艺值1.27mm、1.0mm、0.89mm、0.762mm中的一种，每个焊球7的尺寸相同，焊球7的数目为取决需要扇出信号的数量，焊球7的排布为阵列排布，阵列排布的纵横间距相等，均为0.3-0.35mm，间距太大会导致扇出信号数量较少，扇出效率低，0.3-0.35mm的间距与BGA相适应，BGA信号的扇出能力较强。焊球7高频下的寄生参数(RLC)影响信号完整性和电源完整性。焊球7能够使得本发明集成结构的信号扇出，从而实现与其他电路模块的电气连接，具体地，焊球7靠近第一基板2一端连接第一基板2中RDL21扇出信号，远离第一基板2一端用作引出端，实现本发明集成结构与其他电子电路的电气连接。第一基板2远离焊球7的一侧固定设置有多个微凸点6，多个微凸点6等间距排布，多个微凸点6在第一基板2上形成的俯视图案为矩形，更进一步地，也可以为正方形，多个微凸点6围成的区域为功能Chiplet集成结构的主要区域，具体的尺寸与设计的功能Chiplet集成结构相关。微凸点6的材料为合金62Sn36Pb2Ag或96.5Sn3.5Ag，这两种合金的杨氏模量较高，高温环境下的形变小，不易产生裂纹，RC寄生参数小，信号传输的可靠性较强；微凸点6的形状为直径为60μm的球形，小尺寸的微凸点6，可以实现大量信号的扇出。微凸点6与第一基板2之间焊接固定连接，具体地，使用回流焊工艺焊接在一起，微凸点6用于将来自第一基板2远离焊球7一侧的信号引导至第一基板2。第一基板2通过微凸点6转接来自第二基板3中通孔38的电信号；根据封装要求设置RDL21，实现信号的路由与扇出。
第二基板3的材料为硅晶圆，由于硅具有良好的工艺可控性，方便在其上制备更多的通孔38；形状可以为圆形，也可以为矩形等其他形状，尺寸为厘米量级，这样能够节省空间，使得集成结构尽可能地小，符合电子系统微型化的趋势；厚度为毫米量级。第二基板3靠近两侧处设置有多个上下贯穿的通孔38，通孔的排布与微凸点6的位置对应，每个微凸点6对应一个通孔38，通孔38为圆柱形的孔，通孔38的内径为略小于微凸点6的粒径，这样二者之间形成良好的电互连。第二基板3设置于微凸点6远离第一基板2一侧，设置于第一基板2上的两个微凸点6的位置与第二基板3上两个通孔38的位置相对应，微凸点6正好与通孔38的位置和尺寸相匹配，微凸点6和通孔38之间通过基板对位即凸点对齐，采用键合工艺实现电气连接，能够更好地将扇出的信号导出，使其进入第一基板2中的RDL21，从而通过焊球7将信号扇出，实现本发明集成结构与其他电子电路的电气连接。第二基板3与第一基板2相对一侧的面积小于第一基板2与第二基板3相对一侧的面积，且第二基板3设置在第一基板2的中间位置，即第一基板2与第二基板3的中心重合，且第一基板2周围预留面积相等，这样第一基板2的面积较大，第一基板2相对于第二基板3两侧有突出，且两侧突出面积相等，结构对称，便于将管壳1设置在第一基板2突出处，方便以便于对本发明集成结构进行快速封装。
第二基板3上通孔38围成的区域内设置有多个腔室，腔室的数量和功能Chiplet的数量可以相同，也可以不同，即一个腔室中可以放置一个功能Chiplet也可以放置多个功能Chiplet。具体的数量需要根据系统功能设计，对于本发明的晶圆级结构，腔室的数量＞50，以阵列方式排布，排布通过信号完整性与电源完整性仿真确定。每个腔室的尺寸可以相同也可以不相同，腔室的尺寸取决于功能Chiplet规模。如图1所示，通孔38延伸到边缘的功能Chiplet对应的用于扇出信号的微凸点上，这样，能够扇出与外部电子电路连接所需要的信号，也能够给功能Chiplet提供电源和地回路。腔室的形状为梯形，具体地，腔室底部较窄，即腔室靠近第一基板2一侧较窄，腔室两侧面为斜面，倾斜角度可以相同也可以不同，优选地，倾斜角度相同，这样腔室的形状为等腰梯形，等腰梯形是对称的图形，工艺制备难度小，且腔室底部有一平面，方便固定放置功能Chiplet。腔室的尺寸由设计的功能Chiplet的尺寸确定，具体地，稍大于功能Chiplet的尺寸，方便将功能Chiplet放入腔室内。腔室远离第一基板2一侧较宽，长度为功能Chiplet宽度的1.5倍，这样方便将功能Chiplet设置在腔室的底部，也方便对设置有功能Chiplet的腔室进行填充。功能Chiplet与腔室的底部之间有绝缘介质二氧化硅及苯并环丁烯(BCB)，用于功能Chiplet与腔室之间的绝缘。放置功能Chiplet后，使用环氧树脂(EMC)填充腔室内的空隙，这样能够固定功能Chiplet，使得其在腔室内不会晃动，因此，本发明集成结构较为稳定。
每个功能Chiplet远离第一基板2一侧固定设置有用于将对应功能Chiplet信号扇出的微凸点。腔室的位置对称分布且等间隔阵列分布，这样对应的功能Chiplet对称分布。阵列中心位置的腔室放置能够接受外部信号的功能Chiplet，即逻辑控制Chiplet，用以动态配置可重构拓扑网络37，这样逻辑控制Chiplet能够与四周的Chiplet可以实现等距离分布。对选通信号延时最为敏感的功能Chiplet放置在离中心腔室最近的腔室，其他功能Chiplet根据对信号延时敏感程度，依次按照离中心功能Chiplet距离增大的方式分布，对选通信号延时的灵敏度相同的功能Chiplet，设置在距离中心功能Chiplet距离相等的腔室中，具体地，用于数据处理的功能Chiplet对延迟敏感，位置离中心功能Chiplet最近，用于数据转换的功能Chiplet敏感性更低一些，离中心功能Chiplet稍远，更具体地，各功能Chiplet对选通信号延时的灵敏度由高到低依次为：计算Chiplet＞存储Chiplet＞数据转换Chiplet＞发送/接收Chiplet，即各功能Chiplet距离中心腔室的距离由近及远依次为：计算Chiplet＞存储Chiplet＞数据转换Chiplet＞发送/接收Chiplet，这样，能够避免时序错误的出现，时序错误会导致集成结构的功能无法实现，因此本发明能够满足大规模晶圆级可重构Chiplet集成结构对信号时序的要求。
对于本发明的晶圆级结构，腔室的数量＞50，即功能Chiplet的数量＞50，排布阵列中心位置的腔室放置能够接受外部信号的功能Chiplet，即逻辑控制Chiplet，用以动态配置可重构拓扑网络37，其他功能Chiplet根据对应功能对选通信号延时的灵敏度，依次排布在逻辑控制Chiplet周围，对选通信号延时最为敏感的功能Chiplet放置在离中心腔室最近的腔室，其他功能Chiplet根据对信号延时敏感度，依次按照离中心功能Chiplet距离增大的方式分布，对选通信号延时的灵敏度相同的功能Chiplet，设置在距离中心功能Chiplet距离相等的腔室中。图2以9个功能Chiplet为例，中间的功能Chiplet为逻辑控制Chiplet，用以动态配置可重构拓扑网络37，排布在周围的功能Chiplet为Chiplet A、Chiplet B、Chiplet C、Chiplet D、Chiplet E、Chiplet F、Chiplet G、Chiplet H，进一步地，平面互连距离最短的Chiplet B、Chiplet D、Chiplet E、Chiplet G为计算Chiplet，平面互连距离较远的Chiplet A、Chiplet C、Chiplet F、Chiplet H为存储Chiplet。ChipletA、Chiplet B、Chiplet C、Chiplet D、Chiplet E、Chiplet F、Chiplet G、Chiplet H间通过可重构拓扑网络37使能，外部电路的程序通过连接节点处的通断，动态调整可重构拓扑网络37的结构这样使得本发明中的拓扑网络能够重构，图2和图3为两种重构结果的示例。由于对于本发明的晶圆级结构，腔室的数量＞50，即功能Chiplet的数量＞50，这样可重构拓扑网络37的连接节点更多，通过控制连接节点的通断状态能够重构出5种以上拓扑网络结构。
具体地，本实施例以设置三个腔室为例进行阐述，第一腔室31、第二腔室33、第三腔室35等间距设置于第二基板3上两个通孔38之间，这样本发明集成结构的对称性较强，制备简单，且能够使得信号具有相同的信号延时，从而防止系统功能异常，比如，系统功能由Chiplet DE输出信号运算得到，但是由于输入信号延时不同，DE输出信号延时不同，因此系统功能异常，本发明集成结构能够防止这样的系统功能异常。第一腔室31、第二腔室33、第三腔室35内的底面上分别设置有第一功能Chiplet32、第二功能Chiplet34、第三功能Chiplet36，第一腔室31与第一功能Chiplet32、第二腔室33与第二功能Chiplet34、第三腔室35与第三功能Chiplet36之间均设置有绝缘介质二氧化硅及苯并环丁烯(BCB)，实现功能Chiplet与基板间的电绝缘，使用环氧树脂，填充腔室，这样能够将功能Chiplet固定在腔室中，使得本发明集成结构的稳定性更强。
可重构拓扑网络37用于构建晶圆级Chiplet可重构拓扑，这样本发明集成结构具有可重构性，使得集成结构的功能不再固化。具体地，可重构拓扑网络37由设置在功能Chiplet之间的金属线排布组成，可重构拓扑网络37设置于腔室和腔室之间的第二基板3上，同时连接相邻两腔室内的功能Chiplet，这样利用片上集成工艺，易于实现。电源网络设置在通孔38与微凸点6上，这样可重构拓扑网络37与电源网络的分离程度大，避免了电源网络中的电源开关噪声对可重构拓扑网络37中的重构信号的干扰，确保本发明集成结构重构信号的保真度。
如图1所示，第三基板4和第四基板5设置于第二基板3远离第一基板2一侧，第三基板4和第四基板5通过Cu-Cu热压键合/直接键合的方式固定于第二基板3上。第三基板4嵌入第四基板5内，第三基板4和第四基板5之间固定连接，第三基板4和第四基板5形成了一个完整的长方体形状，第三基板4嵌在第四基板5的一侧面中间位置，且与第二基板3相对。界面处，第三基板4和第四基板5形成了一个完整的长方体的面积与第二基板3靠近第一基板2一侧的面积相等。第三基板4的形状为长方体，其尺寸在长、宽、高上均小于第三基板4和第四基板5形成的完整的长方体。由于第三基板4的厚度在微米级别，在强烈震动与冲击环境中，机械应力冲击容易造成功能Chiplet互连线断裂，使集成结构功能失效，将第三基板4嵌入第四基板5中能够缓冲外部产生的机械应力，保护内部结构稳定。第三基板4的材料为硅、陶瓷、玻璃中的一种，第四基板5的材料为陶瓷，陶瓷的硬度较大，能够为第三基板4提供机械保护。第四基板5不仅能够为第三基板4提供机械保护，还给本发明集成结构提供了与外界热交换的界面，具体地，在第四基板5远离第二基板3的一面上，即如图1所示的顶面上，涂抹有高导热材料，具体地，涂抹有导热硅脂，导热硅脂具有优良的导热特性，能够将本发明集成结构产生的热量及时散出，避免本发明集成结构在工作时的电-热-力-磁耦合退化系统电热性能。
第三基板4中包含有根据应用场景、通信Chiplet类型、信号完整性及电源完整性等要求，采用特定工艺制备具有特定结构的走线构建Chiplet通信网络41，Chiplet通信网络41结构可制备用于射频Chiplet通信的微带线、共平面波导，倍频/降频Chiplet普通互连线，以及GPU与HBM对带宽要求较高的高密度细间距引线等多种类型引线。
管壳1将第二基板3、第一腔室31、第一功能Chiplet32、第二腔室33、第二功能Chiplet34、第三腔室35、第三功能Chiplet36、可重构拓扑网络37、通孔38、第三基板4、Chiplet通信网络41、第四基板5、微凸点6罩起来，与第一基板2相对于第二基板3凸出部分固定连接，根据集成规模大小与应用场景需求选用适宜的封装结构，本实施例以球栅阵列封装结构为例进行说明。封装结构包括管壳1和焊球7，管壳1为晶圆级Chiplet、通孔38、微凸点6、RDL21提供机械支撑，管壳1具有优良的气密性确保在高盐雾、高湿度等环境下电气功能正常实现；焊球7一端连接第一基板2中RDL21扇出信号，另外一段用作引出端，实现与其他电子电路的电气连接。
应用时，可重构拓扑网络37接收来自外部电路的程序a，程序a在可重构拓扑网络37中产生时序信号a1，a1传递至各个功能Chiplet，使能功能Chiplet或者使功能Chiplet停止工作，构建系统A；当Chiplet可重构拓扑网络37接收来自外部电路的程序b，连接点的通断状态发生变化，程序b在可重构拓扑网络37中产生时序信号b1，b1在可重构拓扑网络37中传递至各个功能Chiplet，使能功能Chiplet或者使功能Chiplet停止工作，构建系统B，这样使得系统重构。通过在系统重构软件中设计时序信号，即可实现特定的拓扑网络重构，即实现一套硬件构建多个系统的目的。Chiplet通信网络31用于实现功能Chiplet间的通信。第一基板2主要根据应用对晶圆级可重构Chiplet集成结构信号分布的要求，用于将来自第二基板3的信号通过RDL21进行重新分配，并通过焊球7引出，与其他电子电路的电气连接。
具体地，本实施例中，外部程序设定的具有固定时序的命令输入至可重构拓扑网络37，可重构拓扑网络37根据时序使能功能Chiplet。如图2所示，A、C、D、E、F表示可重构拓扑网络37外部输入信号构建的重构拓扑网络，由可重构拓扑网络37路由的使能信号使ChipletA、ChipletB、ChipletC、ChipletG、ChipletH工作，B表示用于Chiplet间通信的第三基板4，由ChipletA、ChipletB、ChipletC、ChipletG、ChipletH构建系统A，拓扑网络如图2所示；G、H、I、J、L表示可重构拓扑网络37外部输入信号变化时构建的重构拓扑，由重构拓扑网络路由的使能信号使ChipletD、ChipletE、ChipletF、ChipletG、ChipletH工作，K、M表示用于Chiplet间通信的第三基板4，此时的由ChipletA、ChipletB、ChipletC、ChipletG、ChipletH构建了系统B，拓扑网络如图3所示。
对于本发明系统来说，可重构拓扑网络、Chiplet通信网络、扇出的电源/地网络，三个网络缺一不可，即可重构、通信、供电功能缺一不可。电源/地网络中的信号会对可重构拓扑网络信号产生干扰，影响重构效果，本发明将三个网络分离设置，将可重构拓扑网络、Chiplet通信网络、扇出的电源/地网络分别设置在三个基板上，将可重构拓扑网络、Chiplet通信网络、以及扇出的电源/地网络分离设置，形成本发明的可重构集成结构，实现系统重构功能。同时减少电源/地网络中的信号对可重构拓扑网络信号的干扰，因此本发明集成结构具有可重构性，且可重构效果较好。本发明的晶圆级可重构Chiplet集成结构，相比于非晶圆级可重构结构，具有更高的系统扩展性，能够实现大规模电子系统的构建，满足大规模复杂电子系统的快速开发，有效缩短研发周期，提高设计效率。
以上仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (9)

1.一种晶圆级可重构Chiplet集成结构，其特征在于，所述集成结构包括管壳、第一基板、RDL、第二基板、腔室、功能Chiplet、可重构拓扑网络、通孔、第三基板、Chiplet通信网络、第四基板、微凸点、焊球，所述集成结构从上到下依次为所述第三基板和所述第四基板和所述Chiplet通信网络、所述第二基板和所述腔室和所述功能Chiplet和所述可重构拓扑网络和所述通孔、所述微凸点、所述第一基板和所述RDL、所述焊球，所述第三基板嵌入所述第四基板，所述Chiplet通信网络设置于所述第三基板内部，所述通孔设置在所述第二基板上，所述通孔的数量大于等于2，所述通孔在竖直方向上贯穿所述第二基板，所述腔室设置于所述第二基板上所述通孔之间，所述功能Chiplet固定设置于所述腔室内，所述可重构拓扑网络设置于所述第二基板上，所述微凸点固定设置于所述第一基板上，所述微凸点的位置和尺寸与所述通孔对应和匹配，所述RDL设置于所述第一基板的内部，所述焊球固定设置于所述第一基板远离所述微凸点一侧，所述第一基板与所述第二基板相对一侧的面积大于该侧所述第二基板的面积，所述管壳设置在所述第四基板的上侧，且侧端与所述第一基板固定连接。
2.根据权利要求1所述的晶圆级可重构Chiplet集成结构，其特征在于，所述腔室的数量大于50。
3.根据权利要求2所述的晶圆级可重构Chiplet集成结构，其特征在于，所述腔室靠近所述第一基板一侧的体积小于所述腔室靠近所述第三基板一侧的体积。
4.根据权利要求3所述的晶圆级可重构Chiplet集成结构，其特征在于，所述功能Chiplet的数量与所述腔室的数量相同。
5.根据权利要求4所述的晶圆级可重构Chiplet集成结构，其特征在于，所述腔室底部与所述功能Chiplet之间设置有绝缘介质。
6.根据权利要求5所述的晶圆级可重构Chiplet集成结构，其特征在于，所述第四基板的顶面上涂有高导热材料。
7.根据权利要求6所述的晶圆级可重构Chiplet集成结构，其特征在于，所述第三基板的厚度为微米量级。
8.根据权利要求1所述的晶圆级可重构Chiplet集成结构，其特征在于，所述第一基板的材料为硅、陶瓷、玻璃中的一种。
9.根据权利要求1所述的晶圆级可重构Chiplet集成结构，其特征在于，所述第三基板的材料为硅、陶瓷、玻璃中的一种。
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SE01 Entry into force of request for substantive examination
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GR01 Patent grant
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