CN116053245A - 三维芯片封装结构、芯片封装方法、芯片及电子设备 - Google Patents

三维芯片封装结构、芯片封装方法、芯片及电子设备 Download PDF

Info

Publication number
CN116053245A
CN116053245A CN202211690366.7A CN202211690366A CN116053245A CN 116053245 A CN116053245 A CN 116053245A CN 202211690366 A CN202211690366 A CN 202211690366A CN 116053245 A CN116053245 A CN 116053245A
Authority
CN
China
Prior art keywords
layer
chip
substrate
die
package substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202211690366.7A
Other languages
English (en)
Inventor
杜树安
韩亚男
林少芳
杨光林
孟凡晓
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Haiguang Information Technology Co Ltd
Original Assignee
Haiguang Information Technology Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Haiguang Information Technology Co Ltd filed Critical Haiguang Information Technology Co Ltd
Priority to CN202211690366.7A priority Critical patent/CN116053245A/zh
Publication of CN116053245A publication Critical patent/CN116053245A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/60—Attaching or detaching leads or other conductive members, to be used for carrying current to or from the device in operation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5383—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H01L25/162—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits the devices being mounted on two or more different substrates

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Geometry (AREA)
  • Manufacturing & Machinery (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

本发明实施例公开了一种三维芯片封装结构、芯片封装方法、芯片及电子设备，涉及集成电路封装技术领域，用于晶粒间高带宽互联通讯，为降低成本和提升单位封装面积内芯片晶体管密度及性能而发明。所述三维芯片封装结构包括第一封装基板、第二封装基板和至少两个芯片结构，其中，第一封装基板包括：第一互联层；第二封装基板设置于第一互联层上的空腔中，包括：第二互联层，第二互联层的介质层包括有机材料；每个芯片结构均包括上下堆叠连接的至少两个晶粒，每个芯片结构分别与第一封装基板和第二封装基板耦合；第二金属连线层中金属连线的排列密度大于第一金属连线层中金属连线的排列密度。本发明实施例适用于不同晶粒之间高密互联的应用场景。

Description

三维芯片封装结构、芯片封装方法、芯片及电子设备
技术领域
本发明涉及集成电路封装技术领域，尤其涉及一种三维芯片封装结构、芯片封装方法、芯片及电子设备。
背景技术
随着CPU(central processing unit，中央处理器)、GPU(graphics processingunit，图形处理器)等高端高性能芯片核数持续增加，导致芯片越来越大，良率逐渐降低。为提高芯片良率，目前业界针对高端高性能芯片，已普遍转向小芯片(chiplet)，降低单个芯片面积。转向小芯片后，小芯片的晶粒(die)间需要高带宽互联进行通讯，为此需要先进封装进行高密度互联满足这一需求。
目前，通常采用硅中介层(siliconinterposer)进行高密度互联。由于硅中介层的介质层采用二氧化硅，整个加工设备环境采用传统硅工艺，整体成本比较高；同时硅中介层背面需要采用硅通孔，将需要引出的信号及电源引出至ABF(Ajinomoto Build-up Film，味之素堆积膜)基板后引出，导致后续加工处理的成本也比较高。并且，小芯片内单位封装面积内的芯片晶体管密度及性能也有待增加及提升。
发明内容
有鉴于此，本发明实施例提供一种用于晶粒间高带宽互联通讯，成本低，单位封装面积内芯片晶体管密度及性能高的三维芯片封装结构、芯片封装方法、芯片及电子设备。
第一方面，本发明实施例提供一种三维芯片封装结构，包括第一封装基板、至少一个第二封装基板和至少两个芯片结构，其中：
所述第一封装基板包括：
第一互联层，所述第一互联层包括交替堆叠的第一金属连线层和第一介质层，所述第一互联层上设有至少一个空腔；
所述第二封装基板设置于所述空腔中，包括：
第二互联层，所述第二互联层包括交替堆叠的第二金属连线层和第二介质层，所述第二介质层包括有机材料；
每个芯片结构均包括上下堆叠连接的至少两个晶粒，每个芯片结构分别与所述第一封装基板和第二封装基板耦合；
其中，所述第二金属连线层中金属连线的排列密度大于所述第一金属连线层中金属连线的排列密度。
结合第一方面，在第一方面的一种实施方式中，所述有机材料包括聚酰亚胺。
结合第一方面，在第一方面的另一种实施方式中，所述三维芯片封装结构还包括：
多个第一连接凸块，位于所述第一互联层的上表面；以及
多个第二连接凸块，位于所述第二互联层的上表面。
结合第一方面，在第一方面的再一种实施方式中，所述第一连接凸块和第二连接凸块满足以下至少之一：
所述第二连接凸块的宽度小于所述第一连接凸块的宽度；以及
相邻所述第二连接凸块之间的距离小于相邻所述第一连接凸块之间的距离。
结合第一方面，在第一方面的又一种实施方式中，每个芯片结构均包括第一晶粒和堆叠连接在所述第一晶粒上方的第二晶粒，所述第一晶粒和第二晶粒为面对面连接或面对背连接，所述第一晶粒分别与所述第一封装基板和第二封装基板耦合。
结合第一方面，在第一方面的又一种实施方式中，所述第一晶粒包括器件层、位于该器件层上表面的金属连线层以及位于该器件层下表面的TSV连接层；
所述第二晶粒包括器件层和位于该器件层下表面的金属连线层；
所述第一晶粒的金属连线层和所述第二晶粒的金属连线层之间采用混合键合或微焊球焊接。
结合第一方面，在第一方面的又一种实施方式中，所述第一晶粒包括器件层、位于该器件层下表面的金属连线层以及位于该器件层上表面的TSV连接层；
所述第二晶粒包括器件层和位于该器件层下表面的金属连线层；
所述第一晶粒的TSV连接层和所述第二晶粒的金属连线层之间采用混合键合或微焊球焊接。
结合第一方面，在第一方面的又一种实施方式中，每个芯片结构还包括导热元件，所述导热元件位于所述第一晶粒的上方且位于所述第二晶粒的侧面，所述第二晶粒连接在所述第一晶粒上的第一区域，所述导热元件连接在所述第一晶粒上的第二区域，所述第二区域的工作温度高于所述第一区域的工作温度。
第二方面，本发明实施例提供一种芯片封装方法，包括：
形成第一封装基板，其中所述第一封装基板包括第一互联层，所述第一互联层包括交替堆叠的第一金属连线层和第一介质层，所述第一互联层上设有至少一个空腔；
形成第二封装基板，其中所述第二封装基板包括第二互联层，所述第二互联层包括交替堆叠的第二金属连线层和第二介质层，所述第二介质层包括有机材料；
将所述第二封装基板置于所述第一封装基板的第一互联层上的空腔内；
提供至少两个芯片结构，每个芯片结构均包括上下堆叠连接的至少两个晶粒；
将每个芯片结构分别与所述第一封装基板和第二封装基板耦合；
其中，所述第二金属连线层中金属连线的排列密度大于所述第一金属连线层中金属连线的排列密度。
结合第二方面，在第二方面的一种实施方式中，所述将每个芯片结构分别与所述第一封装基板和第二封装基板耦合，包括：
在所述第一封装基板的第一互联层的上表面形成多个第一连接凸块，在所述第二封装基板的第二互联层的上表面形成多个第二连接凸块，其中，所述第一连接凸块和第二连接凸块满足以下至少之一：所述第二连接凸块的宽度小于所述第一连接凸块的宽度；以及相邻所述第二连接凸块之间的距离小于相邻所述第一连接凸块之间的距离；
在每个芯片结构与所述第一封装基板对应的区域形成多个第三连接凸块，在每个芯片结构与所述第二封装基板对应的区域形成多个第四连接凸块；
利用所述第三连接凸块和第一连接凸块将每个芯片结构与所述第一封装基板耦合，利用所述第四连接凸块和第二连接凸块将每个芯片结构与所述第二封装基板耦合。
第三方面，本发明实施例提供一种芯片，包括封装壳体，所述封装壳体内设有上述的三维芯片封装结构。
第四方面，本发明实施例提供一种电子设备，包括主板，所述主板上设有上述的芯片。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图。
图1为本发明的三维芯片封装结构一个实施例的结构示意图；
图2为图1中第一封装基板和第二封装基板的组合结构示意图；
图3为图1中第一封装基板的结构示意图；
图4为图1中第二封装基板的结构示意图；
图5为本发明中芯片结构一种结构形式的结构示意图；
图6为本发明中芯片结构另一结构形式的结构示意图；
图7为本发明中芯片结构再一结构形式的结构示意图；
图8为本发明中芯片结构又一结构形式的结构示意图；
图9为本发明的芯片封装方法实施例的流程示意图；
图10至图14为图9中形成第一封装基板的工艺流程示意图；
图15至图18为图9中形成第二封装基板的工艺流程示意图；
图19至图21为图9中芯片结构的一种结构形式的工艺流程示意图；
图22至图24为图9中芯片结构的另一结构形式的工艺流程示意图；
图25为本发明的三维芯片封装结构另一实施例的结构示意图。
具体实施方式
下面结合附图对本发明实施例进行详细描述。
应当明确，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。
一方面，本发明实施例提供一种三维芯片封装结构，用于连接至少两个晶粒，以实现晶粒间高带宽互联通讯。如图1至图4所示，本实施例的三维芯片封装结构10包括第一封装基板11、至少一个第二封装基板12和至少两个芯片结构16，其中：
第一封装基板11包括：
第一互联层112，第一互联层112包括交替堆叠的第一金属连线层1121和第一介质层1122，第一互联层112上设有至少一个空腔113；
第二封装基板12设置于空腔113中，包括：
第二互联层122，第二互联层122包括交替堆叠的第二金属连线层1221和第二介质层1222，第二介质层1222包括有机材料，有机材料具体可以包括聚酰亚胺，例如聚均苯四甲酰亚胺(PMMI)、聚醚酰亚胺(PEI)、聚酰胺酰亚胺(PAI)等；
每个芯片结构16均包括上下堆叠连接的至少两个晶粒，每个芯片结构分别与第一封装基板11和第二封装基板12耦合(电连接)；
其中，第二金属连线层1221中金属连线的排列密度大于第一金属连线层1121中金属连线的排列密度，即第二金属连线层1221中金属连线的线距、线宽小于第一金属连线层1121中金属连线的线距、线宽，从而第一封装基板11可用于低密度互联，第二封装基板12可用于高密度互联。
本发明实施例的三维芯片封装结构，包括用于低密度互联的第一封装基板和用于高密度互联的第二封装基板，一方面，由于第二封装基板的中介层采用有机材料，加工设备环境无需采用传统硅工艺，降低了生产成本；另一方面，对于晶粒需要高密度互联的区域(如带宽要求较高的信号传输部分)，可通过第二封装基板互联，对于晶粒不需要高密度互联的区域(如电源或带宽要求相对较低的信号传输部分)，可通过第一封装基板互联或通过第一封装基板引出，并且对于需要高密度互联的区域，可采用精密工艺实现，对于不需要高密度互联的区域，可采用普通工艺实现，相比于全部采用精密工艺，本发明实施例在满足实现高密度互联的情况下，可以将精密工艺与普通工艺相结合，降低了工艺成本，也就是说，通过嵌入式第二封装基板实现了水平方向的低成本高密度互联，解决了芯片过大良率低的问题；再一方面，由于每个芯片结构均包括上下堆叠连接的至少两个晶粒，这样通过3D(三维)堆叠实现了垂直方向的高密度互联，增加了单位封装面积内的芯片晶体管密度，提升了芯片性能及有效面积。
下面对本发明实施例的三维芯片封装结构中的第一封装基板11、第二封装基板12和芯片结构16进行详细说明。
第一封装基板11
第一封装基板11也可称为第一载板，其可以是树脂基板，如ABF基板。
如图3所示，在一些示例中，第一封装基板11可以包括第一衬底111(用于起支撑作用，也称为核材或支撑板)，所述第一互联层112位于第一衬底111的上表面。第一互联层112(即build up层，叠层)包括交替堆叠的第一金属连线层1121和第一介质层1122，图中所示实施例中，第一金属连线层1121为3层，第一介质层1122为2层，它们的层数可根据需要灵活设置，例如可达9层、10层等。
第一衬底111的厚度可以为0.8mm-1.4mm，材料可以为硅、玻璃或陶瓷等。第一金属连线层1121中金属连线(金属走线)的线宽和线距可以均为12um。
第一介质层1122的材料可以为半固化片，半固化片一般采用ABF介质，可将半固化片压合在第一衬底111上。第一介质层1122的厚度可以为20um-30um。
不同第一介质层1122上的金属走线可通过过孔1123相连。过孔1123可通过激光打孔并镀铜的方式形成，过孔1123的直径可以为70um左右。过孔1123通过镀铜填满，以便将不同层的金属走线连通。
可仅在第一衬底111的上表面形成第一互联层112，在另一些示例中，为防止第一衬底111弯曲变形，第一封装基板11还可以包括：第三互联层114和至少一个连接结构，其中，第三互联层114位于第一衬底111的下表面，并包括交替堆叠的第三金属连线层1141和第三介质层1142；至少一个连接结构穿过第一衬底111，耦合(电连接)第一互联层112和第三互联层114。
第三互联层114的结构和形成方式与第一互联层112均相同，两者在第一衬底111的上下表面可成对称结构。至少一个连接结构具体可以为过孔115，过孔115的直径可以随第一衬底111的厚度有所变化，通常在0.15mm-0.25mm之间，过孔115可通过机械钻孔形成，其孔内壁进行镀铜，目的是将上下层的金属走线连通，镀铜后可用树脂填充过孔以将过孔填满，既可排除空气，防止由于气体膨胀系数较大受热时过孔膨胀断裂，又可使衬底表面平整。
第一封装基板11的下表面/背面可连接有金属引脚(图中未示出)，可将第一封装基板11安装在主板(图中未示出)上，通过第一封装基板11背面的金属引脚与主板上的线路相连。
如图2和图3所示，第一封装基板11的第一互联层112上设有至少一个空腔113，第二封装基板12可嵌设在该空腔113中。在第一互联层112中，可通过激光挖槽或曝光显影刻蚀工艺形成空腔113，可利用双面粘膜13或胶体将第二封装基板12与第一封装基板11进行固定。
第二封装基板12
第二封装基板12也可称为桥接基板、桥接块、转接基板、转接块等。
第二封装基板12嵌设在第一封装基板11上的空腔113中时，第二互联层122可直接支撑在空腔113的底部，也就是说，第二封装基板12通过空腔113的底部提供支撑作用。然而为便于第二封装基板12的制作、转运及在第一封装基板11上的安装，如图2和图4所示，在一些示例中，第二封装基板12可以包括第二衬底121(用于起支撑作用，也称为支撑板)，所述第二互联层122位于第二衬底121的上表面。第二衬底121的材料可以为无机材料，如硅、玻璃或陶瓷等。在第二封装基板12具有第二衬底121的情况下，第二封装基板12可通过第二衬底121支撑在空腔113的底部。
第二互联层122(即build up层，叠层)包括交替堆叠的第二金属连线层1221和第二介质层1222，图中所示实施例中，第二金属连线层1221和第二介质层1222均为3层，它们的层数可根据需要灵活设置，例如可达5层、6层等。
第二介质层1222采用有机材料，有机材料具体可以包括聚酰亚胺，例如聚均苯四甲酰亚胺(PMMI)、聚醚酰亚胺(PEI)、聚酰胺酰亚胺(PAI)等，这样加工设备环境无需采用传统硅工艺，降低了生产成本。
第二金属连线层1221中金属连线(金属走线)的线宽和线距可以均为0.5um-5um，例如1um、2um、3um等。
第二金属连线层1221中金属连线的厚度(沿垂直于第二介质层1222方向的尺寸，也可称为高度)，可以与其宽度相同。在一些示例中，第二金属连线层1221中金属连线的厚宽比(厚度与宽度的比值)可以为1:1-1:6，例如1:2、1:3、1:5等。
如图1至图2所示，为方便连接芯片结构16，本发明实施例的三维芯片封装结构还可以包括：
多个第一连接凸块14，位于第一互联层112的上表面，也即与第一金属连线层1121中的金属连线相连；以及
多个第二连接凸块15，位于第二互联层122的上表面，也即与第二金属连线层1221中的金属连线相连。
此时，第一连接凸块14和第二连接凸块15优选满足以下至少之一：
第二连接凸块15的宽度小于第一连接凸块14的宽度；以及
相邻第二连接凸块15之间的距离小于相邻第一连接凸块14之间的距离。
第一连接凸块14用于实现第一封装基板11和芯片结构16间低密度互联，故可以仅包括焊球(不包括铜柱)，也可以同时包括铜柱和位于铜柱末端的焊球。在一些示例中，第一连接凸块14的宽度(直径)可以为50um-80um，例如60um、70um等；相邻第一连接凸块14之间的距离(节距)可以为110um-150um，例如120um、130um等。
第二连接凸块15用于实现第二封装基板12和芯片结构16间高密度互联，故优选包括铜柱和位于铜柱末端的焊球。在一些示例中，第二连接凸块15的宽度(直径)可以为20um-30um，例如20um、25um等；相邻第二连接凸块15之间的距离(节距)可以为40um-60um，例如40um、50um等。
第一连接凸块14和第二连接凸块15的高度优选相同，以提高装配精度。
本发明实施例中，第二封装基板12上的第二连接凸块15的宽度、相邻第二连接凸块15之间的距离，比第一封装基板11上的第一连接凸块14的宽度、相邻第一连接凸块14之间的距离更小，相应地，第二封装基板12上的布线比第一封装基板11上的布线更密，故能够实现不同晶粒之间信号线的高密度互联，便于增加信号传输的带宽。
并且本发明实施例中，只需在第一封装基板11和第二封装基板12的上表面上形成用于与不同芯片结构16进行连接的连接凸块(bump)，通过双面粘膜13或胶体将第二封装基板12与第一封装基板11进行固定即可，不需要在第二封装基板12的背面形成连接凸块，有利于降低加工处理的成本。
此外，第二封装基板12上第二互联层122的第二金属连线层1221所包括的各金属连线的两端可以均与第二连接凸块15相连，以实现信号传递。本发明实施例不限于此，在其他示例中，第二金属连线层1221可以包括第一金属连线、第二金属连线和第三金属连线，其中第一金属连线和第三金属连线的两端均与第二连接凸块15相连，以实现信号传递，第二金属连线的两端不与第二连接凸块15相连，不实现信号传递，第一金属连线、第二金属连线及第三金属连线并行设置，且第二金属连线位于第一金属连线和第三金属连线之间。这样，在两条与第二连接凸块15相连的金属连线之间，设有与第二连接凸块15不相连的金属连线，可降低与第二连接凸块15相连的两条金属连线之间的互感效应，有利于提高信号传输的质量。
在一些示例中，第二封装基板12还可以包括位于第二衬底121上表面的参考面介质层(图中未示出)，在参考面介质层上敷设有金属层，形成信号参考层，以对第二互联层122形成信号参考平面，提高信号传输质量。参考面介质层可以采用与第二介质层1222相同的材料，如聚酰亚胺等，也可采用与第二介质层1222不同的材料，如二氧化硅等；其上的金属层可以是在参考面介质层上敷设的铜。
芯片结构16
每个芯片结构16均包括上下堆叠连接的至少两个晶粒，每个芯片结构分别与第一封装基板11和第二封装基板12耦合(电连接)，这样通过3D堆叠实现了垂直方向的高密度互联，增加了单位封装面积内的芯片晶体管密度，提升了芯片性能及有效面积。
具体实施时，如图5至图8所示，每个芯片结构16可以均包括第一晶粒161和堆叠连接在第一晶粒161上方的第二晶粒162，第一晶粒161和第二晶粒162为面对面连接或面对背连接，第一晶粒161分别与第一封装基板11和第二封装基板12耦合。
每个芯片结构16的3D堆叠根据底部晶粒(bottom die，也即第一晶粒161)与顶部晶粒(top die，也即第二晶粒162)垂直方向连接数量不同，可以采用面对面(face toface)和面对背(face to back)两种连接方式。face to back(即TSV(Through SiliconVias，硅通孔)在两个晶粒中间)方式，适合于topdie与bottom die间互联数相对较低，bottom die与基板间连接较多的情况；face to face(即TSV在bottom die与基板中间)方式，适合于topdie与bottom die间互联数较高，bottom die与基板间连接较少的情况，可以尽量减少TSV的制备。
对于topdie与bottom die，根据其界面连接密度不同，又可分为混合键合及微焊球焊接两种方式，混合键合适用于高密度连接，节距可小至10um以内；微焊球焊接适用于密度相对较低的连接，节距在40um左右。
故，根据topdie与bottom die间连接方式的不同，本发明实施例中芯片结构16具体可以有以下结构形式：
结构形式一(face to face、混合键合)：
如图5所示，该结构形式的芯片结构16包括第一晶粒161和堆叠连接在第一晶粒161上方的第二晶粒162，第一晶粒161和第二晶粒162为面对面连接，且第一晶粒161和第二晶粒162界面连接采用混合键合163。其中，第一晶粒161包括器件层1611、位于器件层1611上表面的金属连线层1612以及位于器件层1611下表面的TSV连接层1613；第二晶粒162包括器件层1621和位于器件层1621下表面的金属连线层1622；第一晶粒161的金属连线层1612和第二晶粒162的金属连线层1622之间采用混合键合163；图中165为用于与基板(即前述第一封装基板11和第二封装基板12)连接而设置的连接凸块。
结构形式二(face to face、微焊球焊接)：
如图6所示，整体结构与上述结构形式一基本相同，不同之处在于，第一晶粒161和第二晶粒162界面连接采用微焊球焊接164，即第一晶粒161的金属连线层1612和第二晶粒162的金属连线层1622之间采用微焊球焊接164。
结构形式三(face to back、混合键合)：
如图7所示，该结构形式的芯片结构16包括第一晶粒161和堆叠连接在第一晶粒161上方的第二晶粒162，第一晶粒161和第二晶粒162为面对背连接，且第一晶粒161和第二晶粒162界面连接采用混合键合163。其中，第一晶粒161包括器件层1611、位于器件层1611下表面的金属连线层1612以及位于器件层1611上表面的TSV连接层1613；第二晶粒162包括器件层1621和位于器件层1621下表面的金属连线层1622；第一晶粒161的TSV连接层1613和第二晶粒162的金属连线层1622之间采用混合键合163；图中165为用于与基板(即前述第一封装基板11和第二封装基板12)连接而设置的连接凸块。
结构形式四(face to back、微焊球焊接)：
如图8所示，整体结构与上述结构形式三基本相同，不同之处在于，第一晶粒161和第二晶粒162界面连接采用微焊球焊接164，即第一晶粒161的TSV连接层1613和第二晶粒162的金属连线层1622之间采用微焊球焊接164。
在以上各结构形式中，每个芯片结构16还可以包括导热元件166，导热元件166位于第一晶粒161的上方且位于第二晶粒162的侧面，第二晶粒162连接在第一晶粒161上的第一区域，导热元件166连接在第一晶粒161上的第二区域，第二区域的工作温度高于第一区域的工作温度，也就是说，第一区域为低热区，第二区域为高热区，第一晶粒161中的计算单元可布置在高热区，输入输出单元可布置在低热区。导热元件166具体可以为伪晶粒(dummydie)，可采用硅硅键合或微焊球连接堆叠在第一晶粒161的高热区，以利于导热。在低热区通过TSV连接层进行有源芯片堆叠，达到芯片有效面积及性能的提升。
第二晶粒162和导热元件166的表面积之和可与第一晶粒161的表面积大致相等，前者可以为后者的90％-100％，以利于保持第一晶粒161的衬底的平整度，防止第一晶粒161的衬底弯曲变形。
另一方面，本发明实施例提供一种芯片封装方法，用于制造上述的三维芯片封装结构，如图1至图9所示，该芯片封装方法包括：
步骤901：形成第一封装基板11，其中所述第一封装基板11包括第一互联层112，所述第一互联层112包括交替堆叠的第一金属连线层1121和第一介质层1122，所述第一互联层112上设有至少一个空腔113；
作为一种可选的实施例，所述形成第一封装基板(步骤901)，可以包括：
步骤9011：提供第一衬底111；
步骤9012：在所述第一衬底111的上表面形成所述第一互联层112，在所述第一衬底111的下表面形成第三互联层114，在所述第一衬底111上形成至少一个连接结构，其中所述第三互联层114包括交替堆叠的第三金属连线层1141和第三介质层1142，所述至少一个连接结构穿过所述第一衬底111，耦合所述第一互联层112和第三互联层114；
本步骤对应的具体工艺步骤可参考图10至图14，其中：
图10示出了第一衬底111，第一衬底111上形成有过孔115。图11示出了第一衬底111的上表面及下表面通过镀铜和蚀刻形成金属走线(即第一金属连线层1121和第二金属连线层1141)。第一衬底111为ABF基板，提供支撑作用，厚度可以为0.8mm-1.4mm。在第一衬底111上进行机械钻孔形成过孔115，过孔115的直径可在0.15mm-0.25mm之间。完成机械钻孔后，在孔内壁进行镀铜，将第一衬底111上下层的金属走线连通，镀铜后进行树脂填孔将孔填满，一方面排除空气，另一方面使衬底表面平整。
参考图12，过孔115填满后，在第一衬底111上表面及下表面压合半固化片(即第一介质层1122和第三介质层1142)，通常厚度为20um-30um，作为ABF介质层。
之后，参考图13，对半固化片进行激光打孔并进行镀铜形成另一层金属走线(即第一金属连线层1121和第二金属连线层1141)，并且镀铜会填满过孔(图14中的1123)使过孔上下表面金属走线连接，该激光打孔的孔径一般在70um左右，在半固化片上镀铜可形成线宽及线距均为12um的金属走线。
然后，以此类推，重复压合半固化片，进行激光打孔，镀铜，完成ABF叠层(build up层)制作，参考图14。
步骤9013：在所述第一互联层112上形成所述至少一个空腔113。
本步骤中，参考图14，可以采用激光烧槽或曝光显影刻蚀形成空腔113，位置误差应在2um左右，腔体壁垂直度误差应在4度左右，腔体尺寸应比后续第二封装基板12大60um左右。至此，完成第一封装基板11及空腔113制作。
步骤902：形成第二封装基板12，其中所述第二封装基板12包括第二互联层122，所述第二互联层122包括交替堆叠的第二金属连线层1221和第二介质层1222，所述第二介质层1222包括有机材料；
其中，所述第二金属连线层1221中金属连线的排列密度大于所述第一金属连线层1121中金属连线的排列密度；
作为一种可选的实施例，所述形成第二封装基板(步骤902)，可以包括：
步骤9021：提供第二衬底121；
步骤9022：在所述第二衬底121的上表面形成所述第二互联层122。
上述步骤9021至步骤9022对应的具体工艺步骤可参考图15至图18，其中：
图15示出了第二衬底121(支撑片)上覆盖低成本聚酰亚胺作为第二介质层1222，第二衬底121一般为硅或玻璃，厚度在700um左右；第二介质层1222的厚度在7um左右。
然后，参考图16，在第二介质层1222上电镀高密度铜线路，形成第二金属连线层1221，其中金属连线的线宽和线距的典型值均为2um左右。
之后，参考图17，再次覆盖低成本聚酰亚胺作为另一层第二介质层1222，并刻蚀过孔，孔径一般在10um左右，继续电镀高密度铜线路，形成另一层第二金属连线层1221，以此类推，直至完成所有高密度线路制造。
最后，参考图18，可以将第二衬底121进行研磨减薄至50um左右，并对其进行切割分离为单个第二封装基板12。至此，完成第二封装基板12制作。
上述实施例中，是将预先制作好的第二封装基板12嵌入到第一封装基板11上，在其他示例中，在第一封装基板11制作完成后，可直接在第一封装基板11的空腔113内形成第二封装基板12，第二封装基板12的制作过程与上述方法基本相同，此时第二封装基板12无需单独设置第二衬底121，且第二封装基板12为单体单独形成(非多体同时形成，最后切割得到单体)。
步骤903：将所述第二封装基板12置于所述第一封装基板11的第一互联层112上的空腔113内；
本步骤中，参考图2，可利用双面粘膜13或胶体将第二封装基板12嵌设固定在第一封装基板11的空腔113中。
步骤904：提供至少两个芯片结构16，每个芯片结构16均包括上下堆叠连接的至少两个晶粒；
本步骤中，如前所述，芯片结构16可以有图5至图8所示的四种结构形式，下面对它们的工艺步骤逐一说明如下：
对于图5所示的结构形式一(face to face、混合键合)：
参考图19至图21，首先制备bottomdiewafer(底部晶粒晶圆，即第一晶粒161对应的晶圆)，其中，1611为器件层，1612为金属连线层，1613为在衬底1610上加工TSV而形成的TSV连接层。同时，并行制备topdiewafer(顶部晶粒晶圆，即第二晶粒162对应的晶圆)，其中，1621为器件层，1622为金属连线层，1620为衬底。topdiewafer制备好后，将其切割为单个的晶粒。topdie与bottom die连接时，采用混合键合163将topdie堆叠在bottomdie低热区并完成信号电源地连接，提升芯片有效面积及性能；采用硅硅键合将dummydie166堆叠在bottomdie高热区，以利于导热。完成topdie与bottomdie混合键合后，将整体wafer进行翻转并减薄，将TSV连接层1613中的TSV磨通后，进行连接凸块(bump)165制备，制备完成后，将整体wafer切割，即得图5所示的单个芯片结构。
对于图6所示的结构形式二(face to face、微焊球焊接)：
与上述结构形式一的工艺步骤基本相同，不同之处在于，采用微焊球焊接164将topdie和dummydie堆叠在bottomdie上并完成信号电源地连接。
对于图7所示的结构形式三(face to back、混合键合)：
参考图22至图24，首先制备bottomdiewafer，其中1611为器件层，1612为金属连线层，1613为在衬底1610上加工TSV而形成的TSV连接层。同时，并行制备topdiewafer，其中，1621为器件层，1622为金属连线层，1620为衬底。topdiewafer制备好后，将其切割为单个的晶粒。之后对bottomdiewafer进行减薄，将TSV连接层1613中的TSV磨通后，制备铜垫(pad)。Bottomdiewafer背面完成处理后，采用混合键合163将topdie堆叠在bottomdie低热区并完成信号电源地连接，提升芯片有效面积及性能；采用硅硅键合将dummydie 166堆叠在bottomdie高热区，以利于导热。之后将整体wafer翻转，进行进行连接凸块(bump)165制备，制备完成后，将整体wafer切割，即得图7所示的单个芯片结构。
对于图8所示的结构形式四(face to back、微焊球焊接)：
与上述结构形式三的工艺步骤基本相同，不同之处在于，采用微焊球焊接164将topdie和dummydie堆叠在bottomdie上并完成信号电源地连接。
步骤905：将每个芯片结构16分别与所述第一封装基板11和第二封装基板12耦合；
作为一种可选的实施例，所述将每个芯片结构16分别与所述第一封装基板11和第二封装基板12耦合(步骤905)，可以包括：
步骤9051：在所述第一封装基板11的第一互联层112的上表面形成多个第一连接凸块14，在所述第二封装基板12的第二互联层122的上表面形成多个第二连接凸块15，其中，所述第一连接凸块14和第二连接凸块15满足以下至少之一：所述第二连接凸块15的宽度小于所述第一连接凸块14的宽度；以及相邻所述第二连接凸块15之间的距离小于相邻所述第一连接凸块14之间的距离；
本步骤中，参考图2，在第一封装基板11和第二封装基板12的上表面进行电镀连接凸块(即铜柱及焊球)，以分别形成高度一致、直径一致、节距一致的连接凸块。第一封装基板11上第一连接凸块14的节距可以为130um左右，直径70um左右；第二封装基板12上第二连接凸块15的节距可以为50um左右，直径25um左右；第一连接凸块14和第二连接凸块15高度一致。
步骤9052：在每个芯片结构16与所述第一封装基板11对应的区域形成多个第三连接凸块(可参考前述连接凸块165)，在每个芯片结构16与所述第二封装基板12对应的区域形成多个第四连接凸块(可参考前述连接凸块165)；
本步骤中，在芯片结构16上进行电镀连接凸块(即铜柱及焊球)，连接凸块同样为两种尺寸，与第一封装基板11对应的第三连接凸块的节距为130um左右，直径70um左右；与第二封装基板12对应的第四连接凸块的节距为50um左右，直径25um左右；第三连接凸块和第四连接凸块的高度一致。
步骤9053：利用所述第三连接凸块和第一连接凸块14将每个芯片结构16与所述第一封装基板11耦合，利用所述第四连接凸块和第二连接凸块15将每个芯片结构16与所述第二封装基板12耦合。
本步骤中，可以将芯片结构16倒扣焊接在第一封装基板11和第二封装基板12对应位置，焊接后，两芯片结构16的底部晶粒间通讯即可通过第二封装基板12进行。
由上述步骤可知，图1所示的三维芯片封装结构10实施例是将图5所示的芯片结构16焊接在第一封装基板11和第二封装基板12上形成；图25所示的三维芯片封装结构20实施例是将图7所示的芯片结构16’焊接在第一封装基板11和第二封装基板12上形成，其余结构均相同，相关描述可互相参考。
本发明实施例的芯片封装方法，其封装结构包括用于低密度互联的第一封装基板和用于高密度互联的第二封装基板，可以最低成本的完成晶粒间高密度互联，一方面，第二封装基板的介质层采用低成本介质材料，即聚酰亚胺，加工设备环境无需采用传统硅工艺，降低了生产成本；另一方面，采用局部高密度互联，可以将精密工艺与普通工艺相结合，避免浪费精密工艺，同时只在第二封装基板的正面做一次连接凸块(bump)，背面无需再做一次连接凸块，提高良率；再一方面，通过嵌入式第二封装基板实现了水平方向的低成本高密度互联，解决了芯片过大良率低的问题，并且由于每个芯片结构均包括上下堆叠连接的至少两个晶粒，这样通过3D堆叠实现了垂直方向的高密度互联，增加了单位封装面积内的芯片晶体管密度，提升了芯片性能及有效面积。
再一方面，本发明实施例提供一种芯片，包括封装壳体，所述封装壳体内设有上述的三维芯片封装结构10、20。由于三维芯片封装结构在上面已详细描述，故此处不再赘述。
本发明实施例的芯片，其实现原理和技术效果与上述三维芯片封装结构类似，此处不再赘述。
又一方面，本发明实施例提供一种电子设备，包括主板，所述主板上设有上述的芯片。
本发明实施例的电子设备，其实现原理和技术效果与上述芯片类似，此处不再赘述。
上述各实施例中，第一封装基板11上的空腔113的数量不限于一个，也可以为多个，相应地，第二封装基板12也不限于一个，也可以为多个。第二封装基板12的数量与空腔113的数量相一致。第二封装基板12不限于实现两个晶粒之间的互联，也可实现更多个晶粒之间的高密度互联。
在一些示例中，对于水平方向通过嵌入式第二封装基板12互联，能够实现包括但不限于如下晶粒(两个第一晶粒161)之间的高密度互联：
HBM(High Bandwidth Memory，高带宽存储器)与CPU间互联；
CPU间互联；
计算芯片与输入输出芯片间互联；
CPU与DPU(Data Processing Unit，数据处理器)间互联；
CPU与FPGA(Field Programmable Gate Array，现场可编程逻辑门阵列)间互联；
CPU与光通讯模块间互联；
CPU与DPU、FPGA间互联。
在另一些示例中，对于垂直方向通过芯片结构16互联，其包含的多个晶粒(上下堆叠连接的第一晶粒161和第二晶粒162)可以为以下组合：
CPU与SRAM(Static Random Access Memory，静态随机存取存储器)间互联；
CPU与DRAM(Dynamic Random Access Memory，动态随机存取存储器)间互联；
CPU与HBM间互联；
核晶粒(CORE DIE)与输入输出晶粒(IO DIE)间互联；
GPU与SRAM间互联；
GPU与DRAM间互联；
GPU与HBM间互联。
需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
本说明书中的各个实施例均采用相关的方式描述，各个实施例之间相同相似的部分互相参见即可，每个实施例重点说明的都是与其他实施例的不同之处。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以权利要求的保护范围为准。

Claims (12)

1.一种三维芯片封装结构，其特征在于，包括第一封装基板、至少一个第二封装基板和至少两个芯片结构，其中：
所述第一封装基板包括：
第一互联层，所述第一互联层包括交替堆叠的第一金属连线层和第一介质层，所述第一互联层上设有至少一个空腔；
所述第二封装基板设置于所述空腔中，包括：
第二互联层，所述第二互联层包括交替堆叠的第二金属连线层和第二介质层，所述第二介质层包括有机材料；
每个芯片结构均包括上下堆叠连接的至少两个晶粒，每个芯片结构分别与所述第一封装基板和第二封装基板耦合；
其中，所述第二金属连线层中金属连线的排列密度大于所述第一金属连线层中金属连线的排列密度。
2.根据权利要求1所述的三维芯片封装结构，其特征在于，所述有机材料包括聚酰亚胺。
3.根据权利要求1所述的三维芯片封装结构，其特征在于，所述三维芯片封装结构还包括：
多个第一连接凸块，位于所述第一互联层的上表面；以及
多个第二连接凸块，位于所述第二互联层的上表面。
4.根据权利要求3所述的三维芯片封装结构，其特征在于，所述第一连接凸块和第二连接凸块满足以下至少之一：
所述第二连接凸块的宽度小于所述第一连接凸块的宽度；以及
相邻所述第二连接凸块之间的距离小于相邻所述第一连接凸块之间的距离。
5.根据权利要求1所述的三维芯片封装结构，其特征在于，每个芯片结构均包括第一晶粒和堆叠连接在所述第一晶粒上方的第二晶粒，所述第一晶粒和第二晶粒为面对面连接或面对背连接，所述第一晶粒分别与所述第一封装基板和第二封装基板耦合。
6.根据权利要求5所述的三维芯片封装结构，其特征在于，所述第一晶粒包括器件层、位于该器件层上表面的金属连线层以及位于该器件层下表面的TSV连接层；
所述第二晶粒包括器件层和位于该器件层下表面的金属连线层；
所述第一晶粒的金属连线层和所述第二晶粒的金属连线层之间采用混合键合或微焊球焊接。
7.根据权利要求5所述的三维芯片封装结构，其特征在于，所述第一晶粒包括器件层、位于该器件层下表面的金属连线层以及位于该器件层上表面的TSV连接层；
所述第二晶粒包括器件层和位于该器件层下表面的金属连线层；
所述第一晶粒的TSV连接层和所述第二晶粒的金属连线层之间采用混合键合或微焊球焊接。
8.根据权利要求5所述的三维芯片封装结构，其特征在于，每个芯片结构还包括导热元件，所述导热元件位于所述第一晶粒的上方且位于所述第二晶粒的侧面，所述第二晶粒连接在所述第一晶粒上的第一区域，所述导热元件连接在所述第一晶粒上的第二区域，所述第二区域的工作温度高于所述第一区域的工作温度。
9.一种芯片封装方法，其特征在于，包括：
形成第一封装基板，其中所述第一封装基板包括第一互联层，所述第一互联层包括交替堆叠的第一金属连线层和第一介质层，所述第一互联层上设有至少一个空腔；
形成第二封装基板，其中所述第二封装基板包括第二互联层，所述第二互联层包括交替堆叠的第二金属连线层和第二介质层，所述第二介质层包括有机材料；
将所述第二封装基板置于所述第一封装基板的第一互联层上的空腔内；
提供至少两个芯片结构，每个芯片结构均包括上下堆叠连接的至少两个晶粒；
将每个芯片结构分别与所述第一封装基板和第二封装基板耦合；
其中，所述第二金属连线层中金属连线的排列密度大于所述第一金属连线层中金属连线的排列密度。
10.根据权利要求9所述的方法，其特征在于，所述将每个芯片结构分别与所述第一封装基板和第二封装基板耦合，包括：
在所述第一封装基板的第一互联层的上表面形成多个第一连接凸块，在所述第二封装基板的第二互联层的上表面形成多个第二连接凸块，其中，所述第一连接凸块和第二连接凸块满足以下至少之一：所述第二连接凸块的宽度小于所述第一连接凸块的宽度；以及相邻所述第二连接凸块之间的距离小于相邻所述第一连接凸块之间的距离；
在每个芯片结构与所述第一封装基板对应的区域形成多个第三连接凸块，在每个芯片结构与所述第二封装基板对应的区域形成多个第四连接凸块；
利用所述第三连接凸块和第一连接凸块将每个芯片结构与所述第一封装基板耦合，利用所述第四连接凸块和第二连接凸块将每个芯片结构与所述第二封装基板耦合。
11.一种芯片，其特征在于，包括封装壳体，所述封装壳体内设有权利要求1-8中任一所述的三维芯片封装结构。
12.一种电子设备，其特征在于，包括主板，所述主板上设有权利要求11所述的芯片。
CN202211690366.7A 2022-12-27 2022-12-27 三维芯片封装结构、芯片封装方法、芯片及电子设备 Pending CN116053245A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202211690366.7A CN116053245A (zh) 2022-12-27 2022-12-27 三维芯片封装结构、芯片封装方法、芯片及电子设备

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202211690366.7A CN116053245A (zh) 2022-12-27 2022-12-27 三维芯片封装结构、芯片封装方法、芯片及电子设备

Publications (1)

Publication Number Publication Date
CN116053245A true CN116053245A (zh) 2023-05-02

Family

ID=86122968

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202211690366.7A Pending CN116053245A (zh) 2022-12-27 2022-12-27 三维芯片封装结构、芯片封装方法、芯片及电子设备

Country Status (1)

Country Link
CN (1) CN116053245A (zh)

Similar Documents

Publication Publication Date Title
US10964676B2 (en) Semiconductor structure and a method of making thereof
US20200381361A1 (en) Chip and packaging method
TWI758320B (zh) 半導體封裝
TWI650846B (zh) 內建散熱座之散熱增益型面朝面半導體組體及製作方法
US7759161B2 (en) Semiconductor device and method of manufacturing thereof
US6867501B2 (en) Semiconductor device and method for manufacturing same
TW201714275A (zh) 半導體封裝結構及其形成方法
US8394672B2 (en) Method of manufacturing and assembling semiconductor chips with offset pads
CN104051354A (zh) 半导体封装件及其制法
US12002721B2 (en) Method of fabricating semiconductor structure
WO2021018014A1 (zh) 一种基于tsv的多芯片的封装结构及其制备方法
WO2016165074A1 (zh) 一种芯片
US11705437B1 (en) Interconnection structure of system on wafer and PCB base on TSV process and method for manufacturing the same
JP4028211B2 (ja) 半導体装置
US20230230902A1 (en) Semiconductor package structure and manufacturing method thereof
CN215869299U (zh) 一种三维半导体器件
CN116053245A (zh) 三维芯片封装结构、芯片封装方法、芯片及电子设备
CN111769099B (zh) 一种基于多转接板实现多芯片集成的封装结构及封装方法
CN114725033A (zh) 具有tsv内联机的芯片堆栈封装结构及其制造方法
CN114743946A (zh) 一种集成毫米波雷达天线的芯片封装结构及其封装方法
CN116053251A (zh) 封装结构、芯片、电子设备及芯片封装方法
WO2024125036A1 (zh) 封装结构、芯片、电子设备、封装结构的制造方法及芯片封装方法
CN206225357U (zh) 一种混合密度封装基板的结构
CN111769101B (zh) 一种基于多转接板的封装结构及封装方法
CN109872987B (zh) 带有散热结构的系统封装板卡结构及其制作方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination