CN111769101B - 一种基于多转接板的封装结构及封装方法 - Google Patents

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Abstract

本发明涉及一种基于多转接板的封装结构以及封装方法，属于半导体封装技术领域。本发明提供了一种基于多转接板的封装结构，用于对至少两个芯片进行封装，封装结构包括基板，上部用于贴装所述至少两个芯片；第一转接板，位于所述基板内部，用于实现所述至少两个芯片之间的互联；至少两个第二转接板，位于所述基板的上部，其在所述基板上的投影与所述第一转接板在所述基板上的投影至少部分不重合；所述第二转接板，用于与所述第一转接板互联，以及，每一所述第二转接板的与所述第一转接板在所述基板上的投影不重合的部分用于实现一个所述芯片与外部信号之间的互联。本发明无需在转接板上制作硅通孔，工艺简单，制作成本低。

Description

一种基于多转接板的封装结构及封装方法
技术领域
本发明涉及半导体封装技术领域，尤其涉及一种基于多转接板的封装结构及其制造方法。
背景技术
随着电子产品小型化、集成化、智能化的发展，芯片的复杂度在大幅度增加，对应的I/Os引脚的数量也大幅提升，封装的复杂程度有所提高。
但是由于目前封装的有机基板布线尺寸的限制，无法通过基板工艺直接实现具有高密度I/Os的芯片间互联或者芯片与基板间的直接互联，或需要增加基板层数来实现，成本较高，良率较低。
现有的封装结构内的转接板通常使用硅通孔(ThroughSiliconVia,TSV)互联的方式进行设计，通过TSV垂直互联也是高密度集成封装的发展趋势，但是TSV技术难度高，工艺成本高。
发明内容
鉴于上述的分析，本发明实施例旨在提供一种基于多转接板的封装结构及其制造方法，用以解决现有封装结构转接板采用TSV互联设计技术难度大、工艺成本高的问题。
一方面，本发明实施例提供了一种基于多转接板的封装结构，用于对至少两个芯片进行封装，所述封装结构包括：
基板，上部用于贴装所述至少两个芯片；
第一转接板，位于所述基板内部，用于实现所述至少两个芯片之间的互联；
至少两个第二转接板，位于所述基板的上部，其在所述基板上的投影与所述第一转接板在所述基板上的投影至少部分不重合；所述第二转接板，用于与所述第一转接板互联，以及，每一所述第二转接板的与所述第一转接板在所述基板上的投影不重合的部分用于实现一个所述芯片与外部信号之间的互联。
进一步，所述基板包括由下至上依次层叠设置的基底、第一介质层以及第二介质层；所述第一介质层包括凹槽，所述第一转接板设置在所述凹槽中；所述芯片与所述第二转接板设置于所述第二介质层的上部。
进一步，所述第一转接板包括：
第一布线以及第二布线；
第一焊盘，由所述第一布线的两端引出并且设置在所述第一转接板的上表面，用于实现两个所述芯片之间的互联；
第二焊盘，由所述第二布线靠近所述芯片的一端引出，设置在所述第一转接板的上表面，用于与所述芯片相连；
以及第三焊盘，由第二布线靠近所述第二转接板的一端引出，设置在所述第一转接板的上表面，用于与所述第二转接板相连。
进一步，所述第二转接板包括：
第三布线；
第四焊盘以及第五焊盘，分别由所述第三布线的两端引出并设置在所述第二转接板的下表面；其中，所述第四焊盘靠近所述芯片设置，用于与所述第三焊盘相连；所述第五焊盘位于第二转接板的与所述第一转接板在所述基板上的投影不重合的部分，用于通过所述基板上的金属化过孔与外部信号相连。
进一步，所述封装结构还包括球栅阵列，所述球栅阵列位于所述基板的下侧；
所述芯片包括第一凸点以及第二凸点，所述第一凸点和所述第二凸点位于所述芯片的下侧；
所述第二介质层包括金属化的第一通孔、第二通孔以及第三通孔，所述第一通孔用于连接所述第一凸点与所述第一焊盘，所述第二通孔用于连接所述第二凸点与所述第二焊盘，所述第三通孔用于连接所述第四焊盘与所述第三焊盘，所述金属化过孔用于连接所述第五焊盘与所述球栅阵列。
另一方面，本发明实施例提供了一种基于多转接板的封装方法，用于对至少两个芯片进行封装，包括：
提供基板，内部设置有第一转接板；
在所述基板的上部贴装所述至少两个芯片，通过所述第一转接板将所述至少两个芯片互联；
在基板的上部贴装至少两个第二转接板，其中，所述第二转接板在所述基板上的投影与所述第一转接板在所述基板上的投影至少部分不重合；将所述第二转接板与所述第一转接板互联，以及，
通过每一所述第二转接板的与所述第一转接板在所述基板上的投影不重合的部分将一个所述芯片与外部信号互联。
进一步，所述基板包括基底、第一介质层以及第二介质层；所述提供基板，内部设置有第一转接板，包括：
在所述基底上方设置所述第一介质层，在所述第一介质层上开设凹槽，将所述第一转接板放置于所述凹槽中，在所述第一介质层以及所述第一转接板上形成第二介质层。
进一步，所述第一转接板包括第一布线、第二布线、第一焊盘、第二焊盘以及第三焊盘；第一焊盘、第二焊盘以及第三焊盘设置在所述第一转接板的上表面；其中，所述第一焊盘由第一布线的两端引出；第二焊盘由所述第二布线靠近所述芯片的一端引出；以及第三焊盘由第二布线靠近所述第二转接板的一端引出；
所述通过所述第一转接板将所述至少两个芯片互联包括：
在所述第二介质层上形成金属化的第一通孔、第二通孔以及第三通孔；所述第一通孔与所述第一焊盘对应设置；所述第二通孔与所述第二焊盘对应设置；所述第三通孔与所述第三焊盘对应设置；
将所述芯片放置在所述第二介质层上，所述芯片包括第一凸点和第二凸点，所述第一凸点对应所述第一通孔设置，所述第二凸点对应所述第二通孔设置；所述芯片之间通过所述第一凸点、所述第一通孔、所述第一焊盘以及所述第一布线互联。
进一步，所述第二转接板包括第三布线、第四焊盘以及第五焊盘；所述第四焊盘以及第五焊盘分别由所述第三布线的两端引出并设置在所述第二转接板的下表面；所述第四焊盘靠近所述芯片设置；所述第五焊盘位于第二转接板的与所述第一转接板在所述基板上的投影不重合的部分；
所述将所述第二转接板与所述第一转接板互联包括：
将所述至少两个第二转接板放置在所述第二介质层上，所述第四焊盘对应所述第三通孔设置，所述第一转接板与所述第二转接板之间通过所述第三焊盘、所述第三通孔以及所述第四焊盘互联。
进一步，所述将一个所述芯片与外部信号互联，包括：
在所述基板上进行开孔，形成与所述第五焊盘对应连接的过孔，并且在所述基板的背面形成与所述过孔对应的球栅阵列，一个所述芯片依次通过所述第二凸点、所述第二通孔、所述第二焊盘、所述第二布线、所述第三焊盘、所述第三通孔、所述第四焊盘、所述第三布线、所述第五焊盘、所述过孔以及所述球栅阵列与外部信号互联。
与现有技术相比，本发明至少可实现如下有益效果之一：
1、通过多个转接板的结合使用，无需在转接板上制作硅通孔，即可实现芯片与芯片之间、芯片与转接板之间、转接板与转接板之间的多层次互联。
2、芯片上的凸点的类型以及尺寸一致，使得对于贴装到基板上的芯片无特制化的需求。
3、转接板面积、尺寸可调性较大，对于缩小整个封装体面积具有重要的意义。
本发明中，上述各技术方案之间还可以相互组合，以实现更多的优选组合方案。本发明的其他特征和优点将在随后的说明书中阐述，并且，部分优点可从说明书中变得显而易见，或者通过实施本发明而了解。本发明的目的和其他优点可通过说明书以及附图中所特别指出的内容中来实现和获得。
附图说明
附图仅用于示出具体实施例的目的，而并不认为是对本发明的限制，在整个附图中，相同的参考符号表示相同的部件。
图1为封装结构的俯视图；
图2为图1中的封装结构沿A-A线的剖面图；
图3为图1中的封装结构沿B-B线的剖面图；
图4为第一转接板的结构示意图；
图5为第二转接板的结构示意图；
图6(a)-6(d)为封装结构的制备示意图。
附图标记：
1-基板；11-基底；12-第一介质层；121-凹槽；13-第二介质层；131a、131b-金属化第一通孔；132-金属化第二通孔；133-金属化第三通孔；2-第一转接板；21-第一布线；22、23-第二布线；211、212-第一焊盘；221-第二焊盘；222-第三焊盘；3、4-第二转接板；31-第三布线；311-第四焊盘；312-第五焊盘；5-第一芯片；6-第二芯片；51、61-第一凸点；52-第二凸点；7-球栅阵列；8-过孔
具体实施方式
以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。
在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。
本发明的一方面，公开了一种基于多转接板的封装结构，用于对至少两个芯片进行封装。
封装结构包括基板、第一转接板和至少两个第二转接板。其中，基板的上部用于贴装芯片；第一转接板，位于所述基板内部，用于实现所述至少两个芯片之间的互联；至少两个第二转接板，位于基板的上部，其在基板上的投影与第一转接板在基板上的投影至少部分不重合；第二转接板，用于与第一转接板互联，以及，每一第二转接板的与第一转接板在基板上的投影不重合的部分用于实现一个芯片与外部信号之间的互联。
与现有技术相比，本实施例通过多个转接板的结合使用，无需在转接板上制作硅通孔，即可实现芯片与芯片之间、芯片与转接板之间、转接板与转接板之间的多层次互联。
请参照图1至图3，以利用三个转接板实现两个芯片之间以及芯片与基板之间互联为例进行说明。封装结构包括基板1、第一转接板2、第二转接板3、第二转接板4，用于对第一芯片5以及第二芯片6进行封装。第一转接板2位于基板1的内部，用于实现第一芯片5以及第二芯片6之间的互联。第二转接板3以及第二转接板4位于基板1的上部，且两者在基板1上的投影与第一转接板2在基板1上的投影至少部分不重合；第二转接板3用于与第一转接板2互联，并且第二转接板3的与第一转接板2在基板1上的投影不重合的部分用于实现第二转接板2与外部信号的互联，从而通过第一转接板2以及第二转接板3实现第一芯片5与外部信号的互联；第二转接板4用于与第一转接板2互联，并且第二转接板4的与第一转接板2在基板1上的投影不重合的部分用于实现第二转接板4与外部信号的互联，从而通过第一转接板2以及第二转接板4实现第一芯片6与外部信号的互联。
在一个实施例中，请继续参见图2，基板1包括由下至上依次层叠设置的基底11、第一介质层12以及第二介质层13，第一介质层12开设有凹槽121。第一转接板2设置在凹槽121中，第一芯片5、第二芯片6、第二转接板3以及第二转接板4设置在第二介质层13的上部。其中，凹槽121的高度不小于第一转接板2的厚度。
在一个实施例中，以第一芯片5与第二芯片6之间的互联以及第一芯片5与第二转接板3之间的互联，从而实现第一芯片5与第二芯片6之间以及第一芯片5与外部信号之间的互联为例进行说明。参照图4，第一转接板2包括第一布线21、第二布线22、第二布线23、第一焊盘211、第一焊盘212第二焊盘221以及第三焊盘222，第一焊盘211和第一焊盘212分别位于第一布线21的两端，第二焊盘221和第三焊盘222分别位于第二布线22的两端；第一焊盘211、第一焊盘212、第二焊盘221以及第三焊盘222均位于第一转接板2的上表面。
参照图5，第二转接板3包括第三布线31、第四焊盘311、第五焊盘312，第四焊盘311和第五焊盘312位于第三布线31的两端，且第五焊盘312位于第二转接板3的与第一转接板2在基板上的投影不重合的部分。
第二介质层13包括金属化的第一通孔131a、131b、第二通孔132以及第三通孔133；第一芯片5包括第一凸点51与第二凸点52，第二芯片6包括第一凸点61和第二凸点(图中未示出)；封装结构还包括球栅阵列7，球栅阵列7位于基板的下侧。
请继续参照图2，第一通孔131b中为良导体材料，用于连接第一芯片5的第一凸点51与第一焊盘212；第一通孔131a中为良导体材料，用于连接第二芯片6的第一凸点61与第一焊盘211，实现第一芯片5与第二芯片6之间的通信互联，即第一芯片5与第二芯片6之间通过第一凸点51、第一通孔131b、第一焊盘212、第一布线21、第一焊盘211、第一通孔131a以及第一凸点61互联，实现第一芯片5与第二芯片6的互联通信。为实现电连接，各通孔或过孔中均设置有良导体材料，例如铜。后续不再对此一一赘述。
请继续参照图3，第一芯片5的第二凸点52通过第二介质层13中的金属化的第二通孔132与第二焊盘221连接，第二转接板3的第四焊盘311通过第二介质层13中的第三通孔133与第三焊盘222连接，第二转接板3的第五焊盘312通过基板1上的过孔8与球栅阵列7连接，从而实现第一芯片5通过第一转接板2以及第二转接板3与外部信号互联，即第一芯片5与外部信号之间通过第二凸点52、金属化的第二通孔132、第二焊盘221、第二布线22、第三焊盘222、金属化的第三通孔133、第四焊盘311、第三布线31、第五焊盘312、基板上的过孔8以及球栅阵列7进行互联通信。
第二芯片6与第二转接板4之间的互联方式参照第一芯片5与第二转接板3之间的互联方式，即第二芯片6与外部信号的互联方式参照第一芯片5与外部信号的互联方式，这里就不在一一赘述。
在一个实施例中，第一芯片5与第二芯片6为异质芯片；可选地，第一芯片5与第二芯片6两者之一为中央处理器(CPU)；进一步地，第一芯片5为CPU，第二芯片6为存储器，通过本实施例提供的封装结构，实现两者之间高速高带宽的数据交互需求，实现两者之间的高速通信。
在一个实施例中，第一凸点51与第二凸点52类型、尺寸相同，分别与其对应的第一焊盘211与第二焊盘221尺寸相同。这样的设计对于贴装的芯片无特制化的需求，降低了芯片的设计和加工难度，本实施例中的第一转接板2可以适用于常规凸点设计的芯片之间的互联。
在一个实施例中，第三焊盘222的尺寸、间距大于第二焊盘221的尺寸、间距；第四焊盘311的尺寸、间距与第三焊盘222的尺寸、间距对应；第五焊盘312的尺寸、间距大于第四焊盘311的尺寸、间距。可选地，第一焊盘211、212、第二焊盘221以及第三焊盘222的直径小于30微米，间距小于60微米。如此设计，可以实现与芯片的小尺寸、高密度以及窄节距的凸点的匹配，实现成功互联。
在一个实施例中，第三布线31的线宽线距大于第二布线22的线宽线距，第二布线22的线宽线距大于第一布线21的线宽线距。可选地，第一布线、第二布线以及第三布线的线宽线距(L/S)小于等于2微米。第一转接板2以及第二转接板3上设置有高密度布线，第一转接板2在基板1内部起局部线路加密的作用，贴装在基板1上部的芯片通过第二转接板3内部的高密度布线实现互联。
在一个实施例中，外部信号包括电源信号。
本发明的另一方面，公开了一种基于多转接板的封装方法，用于对至少两个芯片进行封装，包括：
提供基板，内部设置有第一转接板；
在基板的上部贴装至少两个芯片，通过第一转接板将至少两个芯片互联；
在基板的上部贴装至少两个第二转接板，其中，第二转接板在基板上的投影与第一转接板在基板上的投影至少部分不重合；将第二转接板与第一转接板互联，以及
通过每一第二转接板的与第一转接板在基板上的投影不重合的部分将一个芯片与外部信号互联。
在一个具体的实施例中，以图3为例，结合图6(a)至6(d)，对封装过程中的具体步骤进行说明。
参见图6(a)，提供基底11，在基底11上形成第一子过孔，在基底11上形成第一介质层12，在第一介质层12上形成与第一子过孔对应的第二子过孔，并且在第一介质层12中开设凹槽121。第一介质层12的材料可以选自ABF(AjinomotoBuildupLayer)材料、芯板(Core)材料、PP(Prepreg)材料以及光敏材料，具体开槽工艺方式根据选择的材料而定。
参见图6(b)，将第一转接板2放置在凹槽121中，凹槽121的高度不小于第一转接板2的厚度，具体地，凹槽121的高度可以根据第一转接板2的实际厚度设定，第一转接板2的具体结构请参见上述描述，这里就不在一一赘述。
参见图6(c)，在第一介质层12以及第一转接板2上形成第二介质层13，并在第二介质层13上形成金属化的第一通孔131a、131b(在图6(c)中未示出)、金属化的第二通孔132以及金属化的第三通孔133并且在第二介质层13上形成与第一子过孔以及第二子过孔对应的第三子过孔，第一子过孔、第二子过孔以及第三子过孔组成基板1的过孔8。第二介质层13的材料可以选自ABF(AjinomotoBuildupLayer)材料或PID(PhotoImageableDielectricMaterial)材料，从而根据具体材料选择开槽的工艺方式。例如：ABF材料内部无玻璃纤维，可以选择激光工艺加工出孔径小于30微米的过孔；PID由于具有光敏特性，可以采用光刻工艺制作孔径小于10微米的过孔。
参见图6(d)，在基板1上贴装第一芯片5以及第二芯片6，并且在基板1上贴装第二转接板3和第二转接板4(第二芯片6以及第二转接板4未在图中示出)，第一芯片5与第二芯片6之间通过第一凸点51、第一通孔131b、第一焊盘212、第一布线21、第一焊盘211、第一通孔131a以及第一凸点61互联，实现第一芯片5与第二芯片6的互联通信，请参考图1与2所示。
在基板上面完成至少两个芯片和至少两个转接板的贴装后，在基板背面植球，即在基板背面形成球栅阵列7，从而完成基板到芯片的外部信号的输送，即第一芯片5与外部信号之间通过第二凸点52、金属化的第二通孔132、第二焊盘221、第二布线22、第三焊盘222、金属化的第三通孔133、第四焊盘311、第三布线31、第五焊盘312、基板上的过孔8以及球栅阵列7进行互联通信，请参考图1与图3。
以上所述，仅为本发明较佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。

Claims (8)

1.一种基于多转接板的封装结构，用于对至少两个芯片进行封装，其特征在于，所述封装结构包括：
基板，上部用于贴装所述至少两个芯片；
第一转接板，位于所述基板内部，用于实现所述至少两个芯片之间的互联；包括：
第一布线以及第二布线；
第一焊盘，由所述第一布线的两端引出并且设置在所述第一转接板的上表面，用于实现两个所述芯片之间的互联；
第二焊盘，由所述第二布线靠近所述芯片的一端引出，设置在所述第一转接板的上表面，用于与所述芯片相连；
以及第三焊盘，由第二布线靠近第二转接板的一端引出，设置在所述第一转接板的上表面，用于与所述第二转接板相连；
至少两个第二转接板，位于所述基板的上部，其在所述基板上的投影与所述第一转接板在所述基板上的投影至少部分不重合；所述第二转接板，用于与所述第一转接板互联，以及，每一所述第二转接板的与所述第一转接板在所述基板上的投影不重合的部分用于实现一个所述芯片与外部信号之间的互联。
2.根据权利要求1所述的封装结构，其特征在于，所述基板包括由下至上依次层叠设置的基底、第一介质层以及第二介质层；所述第一介质层包括凹槽，所述第一转接板设置在所述凹槽中；所述芯片与所述第二转接板设置于所述第二介质层的上部。
3.根据权利要求2所述的封装结构，其特征在于，所述第二转接板包括：
第三布线；
第四焊盘以及第五焊盘，分别由所述第三布线的两端引出并设置在所述第二转接板的下表面；其中，所述第四焊盘靠近所述芯片设置，用于与所述第三焊盘相连；所述第五焊盘位于第二转接板的与所述第一转接板在所述基板上的投影不重合的部分，用于通过所述基板上的金属化过孔与外部信号相连。
4.根据权利要求3所述的封装结构，其特征在于，
所述封装结构还包括球栅阵列，所述球栅阵列位于所述基板的下侧；
所述芯片包括第一凸点以及第二凸点，所述第一凸点和所述第二凸点位于所述芯片的下侧；
所述第二介质层包括金属化的第一通孔、第二通孔以及第三通孔，所述第一通孔用于连接所述第一凸点与所述第一焊盘，所述第二通孔用于连接所述第二凸点与所述第二焊盘，所述第三通孔用于连接所述第四焊盘与所述第三焊盘，所述金属化过孔用于连接所述第五焊盘与所述球栅阵列。
5.一种基于多转接板的封装方法，用于对至少两个芯片进行封装，其特征在于，包括：
提供基板，内部设置有第一转接板；所述第一转接板包括第一布线、第二布线、第一焊盘、第二焊盘以及第三焊盘；第一焊盘、第二焊盘以及第三焊盘设置在所述第一转接板的上表面；其中，所述第一焊盘由第一布线的两端引出；第二焊盘由所述第二布线靠近所述芯片的一端引出；以及第三焊盘由第二布线靠近第二转接板的一端引出；
通过所述第一转接板将所述至少两个芯片互联包括：
在第二介质层上形成金属化的第一通孔、第二通孔以及第三通孔；所述第一通孔与所述第一焊盘对应设置；所述第二通孔与所述第二焊盘对应设置；所述第三通孔与所述第三焊盘对应设置；
将所述芯片放置在所述第二介质层上，所述芯片包括第一凸点和第二凸点，所述第一凸点对应所述第一通孔设置，所述第二凸点对应所述第二通孔设置；所述芯片之间通过所述第一凸点、所述第一通孔、所述第一焊盘以及所述第一布线互联；
在所述基板的上部贴装所述至少两个芯片，通过所述第一转接板将所述至少两个芯片互联；
在基板的上部贴装至少两个第二转接板，其中，所述第二转接板在所述基板上的投影与所述第一转接板在所述基板上的投影至少部分不重合；将所述第二转接板与所述第一转接板互联，以及，
通过每一所述第二转接板的与所述第一转接板在所述基板上的投影不重合的部分将一个所述芯片与外部信号互联。
6.根据权利要求5所述的封装方法，其特征在于，所述基板包括基底、第一介质层以及第二介质层；所述提供基板，内部设置有第一转接板，包括：
在所述基底上方设置所述第一介质层，在所述第一介质层上开设凹槽，将所述第一转接板放置于所述凹槽中，在所述第一介质层以及所述第一转接板上形成第二介质层。
7.根据权利要求6所述的封装方法，其特征在于，所述第二转接板包括第三布线、第四焊盘以及第五焊盘；所述第四焊盘以及第五焊盘分别由所述第三布线的两端引出并设置在所述第二转接板的下表面；所述第四焊盘靠近所述芯片设置；所述第五焊盘位于第二转接板的与所述第一转接板在所述基板上的投影不重合的部分；
所述将所述第二转接板与所述第一转接板互联包括：
将所述至少两个第二转接板放置在所述第二介质层上，所述第四焊盘对应所述第三通孔设置，所述第一转接板与所述第二转接板之间通过所述第三焊盘、所述第三通孔以及所述第四焊盘互联。
8.根据权利要求7所述的封装方法，其特征在于，所述将一个所述芯片与外部信号互联，包括：
在所述基板上进行开孔，形成与所述第五焊盘对应连接的过孔，并且在所述基板的背面形成与所述过孔对应的球栅阵列，一个所述芯片依次通过所述第二凸点、所述第二通孔、所述第二焊盘、所述第二布线、所述第三焊盘、所述第三通孔、所述第四焊盘、所述第三布线、所述第五焊盘、所述过孔以及所述球栅阵列与外部信号互联。
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007208005A (ja) * 2006-02-02 2007-08-16 Matsushita Electric Ind Co Ltd 半導体装置
JP2013149744A (ja) * 2012-01-18 2013-08-01 Elpida Memory Inc 半導体装置
CN104037161A (zh) * 2012-12-20 2014-09-10 英特尔公司 高密度有机桥器件和方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9006908B2 (en) * 2012-08-01 2015-04-14 Marvell Israel (M.I.S.L) Ltd. Integrated circuit interposer and method of manufacturing the same
US10580738B2 (en) * 2018-03-20 2020-03-03 International Business Machines Corporation Direct bonded heterogeneous integration packaging structures
US11133256B2 (en) * 2019-06-20 2021-09-28 Intel Corporation Embedded bridge substrate having an integral device

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007208005A (ja) * 2006-02-02 2007-08-16 Matsushita Electric Ind Co Ltd 半導体装置
JP2013149744A (ja) * 2012-01-18 2013-08-01 Elpida Memory Inc 半導体装置
CN104037161A (zh) * 2012-12-20 2014-09-10 英特尔公司 高密度有机桥器件和方法

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