CN112310037A - 半导体装置封装及其制造方法 - Google Patents

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Abstract

本公开提供一种半导体装置封装，其包含具有顶表面和与所述顶表面相对的底表面的磁导性层。所述半导体装置封装进一步包含所述磁导性层中的第一导电元件。所述半导体装置封装进一步包含从所述磁导性层的所述顶表面延伸到所述磁导性层中以电连接到所述第一导电元件的第一导电通孔。所述第一导电通孔与所述磁导性层分隔开。还公开一种制造半导体装置封装的方法。

Description

半导体装置封装及其制造方法
技术领域
本公开大体上涉及一种半导体装置封装及其制造方法，且涉及一种包含磁导性层的半导体装置封装及其制造方法。
背景技术
电气装置可包含安置于衬底或电路板上的多个主动组件(芯片或管芯)和被动组件(电阻器、电感器或电容器)。然而，在衬底上放置主动组件和被动组件会增加电气装置和在电子组件之间的信号传输路径的大小。因此，为解决以上问题，合乎希望的是研发具有嵌入于衬底内的被动组件的电气装置。
发明内容
在一或多个实施例中，一种半导体装置封装包含具有顶表面和与顶表面相对的底表面的磁导性层。半导体装置封装进一步包含磁导性层中的第一导电元件。半导体装置封装进一步包含从磁导性层的顶表面延伸到磁导性层中以电连接到第一导电元件的第一导电通孔。第一导电通孔与磁导性层分隔开。
在一或多个实施例中，一种半导体装置封装包含具有顶表面和与顶表面相对的底表面的磁导性层。半导体装置封装进一步包含磁导性层中的第一导电元件。半导体装置封装进一步包含从磁导性层的顶表面延伸的开口以暴露第一导电元件的一部分。半导体装置封装进一步包含安置于开口内且电连接到第一导电元件的暴露部分的第一导电通孔。半导体装置封装进一步包含覆盖磁导性层且在开口的侧壁上的电介质层。
在一或多个实施例中，一种制造半导体装置封装的方法包含设置包含磁导性层和包封于磁导性层中的导电元件的结构，所述磁导性层具有顶表面和与顶表面相对的底表面。方法进一步包含形成第一开口以暴露导电元件的一部分。方法进一步包含形成覆盖磁导性层且在第一开口内的电介质层。
附图说明
当结合附图阅读时，从以下具体实施方式容易理解本公开的各方面。应注意，各种特征可能并不按比例绘制。可出于论述清楚起见而任意地增大或减小各种特征的尺寸。
图1说明根据本公开的一些实施例的半导体装置封装的一部分的横截面视图。
图2说明根据本公开的一些实施例的半导体装置封装的一部分的横截面视图。
图3说明根据本公开的一些实施例的半导体装置封装的横截面视图。
图4A说明根据本公开的一些实施例的制造半导体装置封装的方法的一或多个阶段。
图4B说明根据本公开的一些实施例的制造半导体装置封装的方法的一或多个阶段。
图4C说明根据本公开的一些实施例的制造半导体装置封装的方法的一或多个阶段。
图4D说明根据本公开的一些实施例的制造半导体装置封装的方法的一或多个阶段。
图4E说明根据本公开的一些实施例的制造半导体装置封装的方法的一或多个阶段。
图4F说明根据本公开的一些实施例的制造半导体装置封装的方法的一或多个阶段。
图4G说明根据本公开的一些实施例的制造半导体装置封装的方法的一或多个阶段。
图4H说明根据本公开的一些实施例的制造半导体装置封装的方法的一或多个阶段。
图4I说明根据本公开的一些实施例的制造半导体装置封装的方法的一或多个阶段。
图4J说明根据本公开的一些实施例的制造半导体装置封装的方法的一或多个阶段。
贯穿所述图和详细描述使用共同参考编号来指示相同或相似元件。本公开将根据以下结合附图作出的详细描述而更加显而易见。
具体实施方式
以下公开提供用于实施所提供标的物的不同特征的许多不同实施例或实例。下文描述组件和布置的具体实例。当然，这些只是实例且并不意欲为限制性的。在本公开中，在以下描述中，对第一特征形成于第二特征上方或第二特征上的提及可包含第一特征与第二特征直接接触形成的实施例，并且还可包含额外特征可形成于第一特征与第二特征之间从而使得第一特征与第二特征可不直接接触的实施例。此外，本公开可在各种实例中重复参考标号和/或字母。此重复是出于简化和清晰的目的，且本身并不规定所论述的各种实施例和/或配置之间的关系。
下文详细论述本公开的实施例。然而，应了解，本公开提供可在各种各样的具体情境中实施的许多适用概念。所论述的具体实施例仅仅是说明性的且并不限制本公开的范围。
图1说明根据本公开的一些实施例的衬底1(或半导体装置封装的一部分)的横截面视图。如图1所示，衬底1包含磁导性层31、导电元件32、绝缘层33、电介质层34、互连结构37和导电层39。
磁导性层31可包含具有高磁导率和低磁饱和的材料。磁导性层31可以是或可包含钼(Mo)、镍(Ni)、钴(Co)、铁(Fe)、钒(V)或其合金，例如但不限于铁钴合金(FeCo)、铁镍合金(FeNi)、镍钒合金(NiV)。磁导性层31可以是或可包含：铁氧体，例如但不限于三氧化二铁(Fe2O3)、锌铁氧体(ZnFe2O4)、锰锌铁氧体(MnaZn(1-a)Fe2O4)或镍锌铁氧体(NiaZn(1-a)Fe2O4)；铁合金，例如但不限于硅铁合金(FeSi)、硅铁合金锰(FeSiMg)、磷化铁(FeP)或铁镍合金(FeNi)；磁粘合剂或其它磁导性金属或金属合金(例如，另一含镍或含铁材料)，或其组合。磁导性层31包含顶表面311和与顶表面311相对的底表面312。
在一些实施例中，磁导性层31的顶表面311和底表面312不是平面的。举例来说，如由点线圆圈环绕的放大视图所示，磁导性层31在边缘上具有锯齿。举例来说，磁导性层31具有从磁导性层31的顶表面311和底表面312突起的突起部分。这一现象可在用于制造衬底1的单分操作期间引起。
在一些实施例中，在磁导性层31的单分操作和/或用于在磁导性层31中形成沟槽31t1的切割操作中，衬底1的磁导性层31与切割装置直接接触。归因于外力，磁导性层31可拉伸和延伸，从而在边缘上形成锯齿。在一些实施例中，锯齿可能妨碍取放操作(例如图4E中所示的操作)，且也可能造成电介质层34不平坦。此外，锯齿可能从电介质层34突起，从而导致短路。
仍参看图1，导电元件32包围、包封和/或嵌入于磁导性层31中。如图1中所示，根据侧视图，导电元件32包含彼此分隔开的多个区段。举例来说，区段中的每一个在磁导性层31插入于其间的情况下与其相邻区段间隔开。区段中的每一个可以是或可包含导电材料，例如金属或金属合金。实例包含金(Au)、银(Ag)、铝(Al)、铜(Cu)或其合金，但不限于此。在一些实施例中，取决于产品规格，可存在导电元件32的任何数目的区段。
绝缘层33包围或包封导电元件32中的每一个的一部分且使导电元件32中的每一个与磁导性层31隔离开。举例来说，绝缘层33插入于导电元件32中的每一个与磁导性层31之间。如图1中所示，绝缘层33共形地安置且覆盖导电元件32中的每一个的侧壁的部分。在一些实施例中，绝缘层33的厚度大体上是均匀的。在一些实施例中，绝缘层33可以是或可包含聚合物、氧化硅、氮氧化物、氧化镓、氧化铝、氧化钪、氧化锆、氧化镧或氧化铪。
电介质层34安置于磁导性层31的顶表面311和底表面312上且与所述顶表面和所述底表面接触。在一些实施例中，电介质层34可以是或可包含模制原料、预浸复合纤维(例如，预浸体)、聚酰亚胺(PI)、味之素堆积膜(ABF)、其任何组合或类似物。
导电层39安置于电介质层34上。导电层39包含穿过电介质层34和磁导性层31以接触导电元件32的导电通孔39a。举例来说，导电通孔39a与开口31r的侧壁接触。导电通孔39a与磁导性层31接触。导电层39使导电元件32中的一个与其它导电元件32电连接以限定线圈、电感器或变压器。
在一些实施例中，导电层39可以是或可包含导电材料，例如金属或金属合金。在一些实施例中，导电层39可包含晶种层和金属层。晶种层可包含例如钛(Ti)、Cu、Ni、另一金属或合金(例如钛钨合金(TiW))。金属层可包含例如Au、Ag、Cu、Ni、钯(Pd)、另一金属、焊料合金或其两个或更多个的组合。
沟槽31t1从磁导性层31的顶表面311凹进。在一些实施例中，沟槽31t1也可从磁导性层31的底表面312凹进。电介质层34覆盖且填满沟槽31t1。举例来说，电介质层34从顶表面311和/或底表面312延伸到沟槽31t1中。沟槽31t1内的电介质层34插入于导电元件32之间，从而减小导电元件32之间的电磁感应。举例来说，如图1中所示，沟槽31t1插入于左侧两个导电元件32与右侧两个导电元件32之间。左侧导电元件和右侧导电元件可分别形成独立的信号环路，所述信号环路可产生电感耦合且可减弱电气性能。在电介质层34插入于导电元件32的信号环路之间的情况下，可减小由电感耦合造成的干扰。在一些实施例中，沟槽31t1可形成得较深和/或穿过磁导性层31。通过这种方式，电介质层34可构成从顶表面311到底表面312的壁，所述壁可使封闭能力更好。然而，在装置封装中封装大于一件磁导性层31更为耗时和复杂。
如所提及，切割操作用于在磁导性层31中形成沟槽31t1，可能在沟槽31t1周围形成锯齿。
在一些实施例中，取决于产品规格，可存在任何数目的开口31r和沟槽31t1。
互连结构37包含穿孔37a和核心结构37b。穿孔37a可包含导电材料，例如相对于导电元件32所描述的那些导电材料。核心结构37b可包含例如一或多种有机材料(例如双马来酰亚胺三嗪(BT)、预浸复合纤维(例如预浸体)、ABF、PI、聚苯并恶唑(PBO)、阻焊剂、模制原料、环氧类材料或其两个或更多个的组合)、无机材料(例如硅、玻璃、陶瓷、石英或其两个或更多个的组合)，或其两个或更多个的组合。在一些实施例中，互连结构37可为互连层21(如图3中所示)提供实体支撑且可有助于在互连层21(如图3中所示)内定位导电单元。在一些实施例中，互连结构37可在衬底1与外部组件之间提供电连接。
图2说明根据本公开的一些实施例的衬底3(或半导体装置封装的一部分)的横截面视图。图2中的衬底3类似于图1中的衬底1，且下文描述其间的差异。
电介质层34在磁导性层31的开口31r内延伸且与导电元件32接触。举例来说，电介质层34与磁导性层31的开口31r的侧壁接触。举例来说，电介质层34安置于导电通孔39a与磁导性层31r的开口31的侧壁之间。举例来说，导电通孔39a通过电介质层34与磁导性层31r间隔开。举例来说，开口31r用电介质层34和导电层39填满。举例来说，电介质层34安置于开口31r的侧壁上，且导电层39填满开口31r的剩余部分。
在一些实施例中，磁导性层31、电介质层34和导电层39一起限定双通孔结构或双开口结构。举例来说，磁导性层31限定具有较大宽度的开口(例如外开口)，且电介质层34限定另一具有较小宽度的开口(例如内开口)。由电介质层34限定的开口在由磁导性层31限定的开口的内部；导电层39(或导电通孔39a)进一步在由电介质层34限定的开口的内部。换句话说，导电层39(或导电通孔39a)由开口31r内的电介质层34包围；开口31r内的电介质层34进一步由磁导性层31包围。换句话说，开口31r内的电介质层34安置于磁导性层31与导电层39(或导电通孔39a)之间。
如图2中所示，使导电层39图案化，使得导电通孔39a彼此分隔开。然而，在其它实施例中，可使导电通孔39a电连接。举例来说，导电通孔39a可通过导电层39的其它部分电连接。
通过在开口31r的侧壁上形成电介质层34，衬底3的导电通孔39a与磁导性层31隔离开且分隔开，且与电介质层34接触。导电通路39a与电介质层34之间的粘性较好(与导电通孔39a与磁导性层31之间的粘合力相比)，这会提高可靠性。
另外，在单分和/或切割时，衬底3的磁导性层31由电介质层34覆盖(详细操作将在下文描述)。举例来说，在单分和/或切割操作之前添加另一层叠操作。因此，磁导性层31封闭和限制于电介质层34中。在单分和/或切割操作之后，顶表面311和底表面312大体上保持平面，如图2中所示。举例来说，沟槽31t1周围的表面大体上是平坦的和/或是水平表面。举例来说，磁导性层31的边缘周围的表面大体上是平坦的和/或是水平表面。举例来说，出现在磁导性层31的顶表面311和底表面312上的锯齿或突起部分可减小或减少。
图3说明根据本公开的一些实施例的半导体装置封装30的横截面视图。半导体装置封装30包含如图2中所示的衬底3、互连层21、电子组件22、密封层23和电触点24。
在一些实施例中，取决于不同设计要求，衬底3可由如图1中所示的衬底1代替。出于清楚和简明起见，并非所有图2中的衬底3中的元件都标记有参考符号。
互连层21安置于衬底3的两个表面(例如顶表面和底表面)上。互连层21包含重新分布层(RDL)，且可包含导电单元(例如衬垫、电线和/或通孔)和电介质层。导电单元的一部分由电介质层覆盖或密封，而导电单元的另一部分自电介质层暴露以为衬底3、电子组件22和电触点24提供电连接。
在一些实施例中，互连层21提供精细间距连接。举例来说，线距(L/S)可等于或小于10μm/10μm或等于或小于2μm/2μm。在一些实施例中，对图3中的上部互连层21来说，L/S可等于或小于2μm/2μm，而图3中的下部互连层21的L/S可等于或大于10μm/10μm。
电子组件22安置于背对衬底3的互连层21的表面上。电子组件22可包含例如包含半导体衬底的芯片或管芯。电子组件22可包含一或多个集成电路装置和一或多个上覆互连结构。集成电路装置可包含例如晶体管的主动装置，和/或例如电阻器、电容器、电感器的被动装置，或其组合。在一些实施例中，取决于设计规格，可存在任何数目的电子组件22。
密封层23安置于互连层21上以覆盖或密封电子组件22。密封层23可包含例如具有填充剂的环氧树脂、模制原料(例如环氧模制原料或其他模制原料)、PI、酚化合物或材料、在其中分散有硅酮的材料，或其组合。
电触点24安置或布置于背对衬底3的互连层21的表面上且可在半导体装置封装2与外部组件(例如外部电路或电路板)之间提供电连接。电触点24(例如焊球)可包含可控塌陷芯片连接(C4)凸块、球状栅格阵列(BGA)或平台栅格阵列(LGA)。在一些实施例中，电触点24可用于扇入型结构、扇出型结构或扇入型与扇出型结构的组合。在一些实施例中，取决于设计规格，可存在任何数目的电触点24。
图4A、图4B、图4C、图4D、图4E、图4F、图4G、图4H、4I和图4J是根据本公开的一些实施例的在制造的各个阶段处的半导体装置封装的横截面视图。已经简化了这些图中的至少一些，以更好地理解本公开的各方面。
参看图4A，提供磁导性层31。磁导性层31包含顶表面311和与顶表面311相对的底表面312。在一些实施例中，顶表面311大体上是平面的。在一些实施例中，底表面312大体上是平面的。导电元件32包围、包封和/或嵌入于磁导性层31中。绝缘层33包围导电元件32中的每一个且使导电元件32中的每一个与磁导性层31隔离开。
参看图4B，去除磁导性层31和绝缘层33的一部分以形成开口31r以暴露导电元件32和/或绝缘层33的部分。在一些实施例中，可通过钻孔、激光钻孔或蚀刻来形成开口31r。在操作之后，导电元件32从由磁导性层31限定的开口31r的底部暴露。绝缘层33从由磁导性层31限定的开口31r侧壁暴露。
参看图4C，电介质层34安置于磁导性层31的顶表面311和底表面312上。电介质层34还安置于开口31r内和导电元件32的暴露部分上。举例来说，电介质层34与开口31r的侧壁和导电元件32的暴露部分接触。在一些实施例中，电介质层34进一步与绝缘层33的暴露部分接触。在一些实施例中，电介质层34可通过例如涂布、层叠或其它合适的工艺形成。
参看图4D，形成沟槽31t1(例如，半切割沟槽)和/或沟槽31t2(例如，全切割沟槽)。(例如通过使用划片机(dicing saw)、激光、冲压机或其它合适的切割技术来)进行单分操作以形成沟槽31t2且将磁导性层31单体化或切割成两个离散区段。在一些实施例中，沟槽31t1可在沟槽31t2形成之前或之后形成。在一些实施例中，沟槽31t1和沟槽31t2形成于同一操作中。
如所提及，在单分和/或切割时，磁导性层31由电介质层34覆盖，且因此磁导性层31封闭和限制于电介质层34中。在沟槽31t1和/或沟槽31t2形成之后，磁导性层31的顶表面311和/或底表面312大体上保持平面(例如锯齿或突起部分可减小和/或减少)。在一些实施例中，取决于设计规格，可存在任何数目的磁导性层31的区段。
参看图4E，根据单分操作单分的磁导性层31的区段中的一个通过粘性层36附着于载体35上。互连结构37也通过粘性层36附着于载体35上。在一些实施例中，载体35可包含用于支撑磁导性层31和互连结构37的陶瓷材料、金属板或其它板。在一些实施例中，粘性层36可包含用于附着的胶水或其它中间层。在一些实施例中，取决于设计规格，可存在任何数目的附着于载体35上的磁导性层31的区段。
参看图4F，电介质层34'安置载体35以覆盖磁导性层31和互连结构37。电介质层34'填满沟槽31t1和互连结构37与磁导性层31之间的间隙。电介质层34'与电介质层34可包含相同的材料。替代性地，电介质层34'与电介质层34可包含不同材料。在一些实施例中，电介质层34'可通过例如涂布、层叠或其它合适的工艺形成。
参看图4G，从磁导性层31去除载体35和粘性层36。
参看图4H，形成开口34r以暴露导电元件32的部分。在一些实施例中，可通过钻孔、激光钻孔或蚀刻来形成开口34r。在操作之后，导电元件32从由电介质层34限定的开口34r的底部暴露。在如图4H中所示的电介质层34中限定的开口34r的宽度小于在如图4B中所示的磁导性层31中限定的开口31r的宽度。在一些实施例中，使电介质层34图案化以暴露穿孔37a的部分。
参看图4I，导电层39安置于电介质层34上。导电层39还安置于由电介质层34限定的开口34r内和暴露的导电元件32的顶部上。在一些实施例中，导电层39可包含晶种层和金属层。在一些实施例中，晶种层可通过对钛和铜(Ti/Cu)或TiW进行溅镀来形成。在一些实施例中，晶种层可通过对Ni或Cu进行无电镀来形成。在一些实施例中，金属层可通过对Cu、Ag、Ni、Au或另一金属进行电镀来形成。在一些实施例中，金属层可通过对Cu、Ni、Pb或另一金属进行无电镀来形成。在一些实施例中，金属层可通过印刷Cu、Ag、Au或另一金属来形成。随后，使导电层39图案化以形成凹槽39r以暴露电介质层34的部分。图4I中的结构与图3中的衬底3类似。
参看图4J，互连层21设置于衬底3的两侧上。在一些实施例中，互连层21可通过以下操作来形成：通过例如光刻技术使光致抗蚀剂膜(或掩模)图案化以暴露电介质层的一部分。导电单元可通过例如溅镀、无电镀、印刷或其它合适的工艺形成。
在一些实施例中，通过毛细管或通过其它工具将一或多个电子组件(例如图3中的电子组件22)安置于背对衬底3的互连层21表面上。在一些实施例中，电子组件可安置于粘性层、胶水或其它中间层上以供管芯附着。在一些实施例中，密封层(例如图3中的密封层23)安置于互连层21上以覆盖或密封电子组件。在一些实施例中，密封层可通过模制技术(例如转移模制或压缩模制)来形成。在一些实施例中，一或多个电触点(例如图3中的电触点24)可设置于背对衬底3的互连层21的表面上。
为了便于描述，本文中可使用空间相对术语，例如“在……下方”、“在……以下”、“下部”、“在……以上”、“上部”、“左侧”、“右侧”等来描述如图中所说明的一个元件或特征与另一元件或特征的关系。除图中所描绘的定向之外，空间相对术语意图涵盖在使用或操作中的装置的不同定向。设备可以其它方式定向(旋转90度或处于其它定向)，且本文中所使用的空间相对描述词同样可相应地进行解释。应理解，当元件称为“连接到”或“耦合到”另一元件时，其可直接连接或耦合到所述另一元件，或可存在介入元件。
如本文中所使用，术语“近似”、“大体上”、“大体”和“约”用于描述及考虑较小变化。当与事件或情况结合使用时，所述术语可指事件或情况精确地发生的例子以及事件或情况极近似地发生的例子。如在本文中相对于给定值或范围所使用，术语“约”通常意指在给定值或范围的±10％、±5％、±1％或±0.5％内。范围可在本文中表达为自一个端点至另一端点或在两个端点之间。除非另外指定，否则本文中所公开的所有范围包含端点。术语“大体上共面”可指在数微米(μm)内沿同一平面定位的两个表面，例如在10μm内、5μm内、1μm内或0.5μm内沿同一平面定位。当参考“大体上”相同的数值或特性时，术语可指处于所述值的平均值的±10％、±5％、±1％或±0.5％内的值。
前文概述本公开的若干实施例及细节方面的特征。本公开中描述的实施例可容易地用作用于设计或修改其它工艺的基础及用于执行相同或相似目的和/或获得引入本文中的实施例的相同或相似优点的结构。这些等效构造不脱离本公开的精神及范围，且可在不脱离本公开的精神及范围的情况下作出不同变化、替代和改变。

Claims (23)

1.一种半导体装置封装，其包括：
磁导性层，其具有顶表面和与所述顶表面相对的底表面；
第一导电元件，其在所述磁导性层中；以及
第一导电通孔，其从所述磁导性层的所述顶表面延伸到所述磁导性层中以电连接到所述第一导电元件；
其中所述第一导电通孔与所述磁导性层分隔开。
2.根据权利要求1所述的半导体装置封装，其进一步包括覆盖所述磁导性层的电介质层，其中所述电介质层使所述第一导电通孔与所述磁导性层分隔开。
3.根据权利要求2所述的半导体装置封装，其进一步包括：
第二导电元件，其在所述磁导性层中且与所述第一导电元件间隔开；以及
第二导电通孔，其从所述磁导性层的所述顶表面延伸到所述磁导性层中以电连接到所述第二导电元件，
其中所述第二导电通孔通过所述电介质层与所述磁导性层分隔开。
4.根据权利要求3所述的半导体装置封装，其进一步包括导电层，所述导电层安置于所述磁导性层的所述顶表面上且电连接所述第一导电通孔与所述第二导电通孔。
5.根据权利要求2所述的半导体装置封装，其中所述电介质层与所述第一导电元件的一部分接触。
6.根据权利要求2所述的半导体装置封装，其进一步包括沟槽，所述沟槽从所述磁导性层的所述顶表面凹进到所述磁导性层中，其中所述沟槽用所述电介质层填满。
7.根据权利要求1所述的半导体装置封装，其中所述第一导电通孔与所述第一导电元件接触。
8.根据权利要求1所述的半导体装置封装，其进一步包括绝缘层，所述绝缘层在所述磁导性层与所述第一导电元件之间。
9.根据权利要求1所述的半导体装置封装，其进一步包括互连层，所述互连层安置于所述磁导性层的所述顶表面和所述底表面中的至少一个上且与所述第一导电通孔电连接。
10.根据权利要求9所述的半导体装置封装，其进一步包括互连结构，所述互连结构与所述磁导性层相邻安置且与所述互连层电连接。
11.一种半导体装置封装，其包括：
磁导性层，其具有顶表面和与所述顶表面相对的底表面；
第一导电元件，其在所述磁导性层中；
开口，其从所述磁导性层的所述顶表面延伸以暴露所述第一导电元件的一部分；
第一导电通孔，其安置于所述开口内且电连接到所述第一导电元件的暴露部分；以及
电介质层，其覆盖所述磁导性层且在所述开口的侧壁上。
12.根据权利要求11所述的半导体装置封装，其中所述电介质层包围所述第一导电通孔。
13.根据权利要求11所述的半导体装置封装，其中所述电介质层与所述第一导电元件的所述暴露部分接触。
14.根据权利要求11所述的半导体装置封装，其进一步包括绝缘层，所述绝缘层在所述磁导性层与所述第一导电元件之间。
15.根据权利要求11所述的半导体装置封装，其中所述磁导性层的所述顶表面和所述底表面中的至少一个大体上是平面的。
16.根据权利要求11所述的半导体装置封装，其进一步包括：
第二导电元件，其在所述磁导性层中且与所述第一导电元件间隔开；以及
第二导电通孔，其从所述磁导性层的所述顶表面延伸到所述磁导性层中以电连接到所述第二导电元件，
其中所述第二导电通孔通过所述电介质层与所述磁导性层分隔开。
17.根据权利要求16所述的半导体装置封装，其进一步包括导电层，所述导电层安置于所述磁导性层的所述顶表面上且电连接所述第一导电通孔与所述第二导电通孔。
18.根据权利要求16所述的半导体装置封装，其进一步包括沟槽，所述沟槽从所述磁导性层的所述顶表面凹进到所述磁导性层中，其中所述沟槽用所述电介质层填满。
19.一种制造半导体装置封装的方法，其包括：
设置包含磁导性层和包封于所述磁导性层中的导电元件的结构，所述磁导性层具有顶表面和与所述顶表面相对的底表面；
形成第一开口以暴露所述导电元件的一部分；以及
形成电介质层，其覆盖所述磁导性层且在所述第一开口内。
20.根据权利要求19所述的方法，其进一步包括：
去除所述第一开口中的所述电介质层的一部分以形成第二开口，以暴露所述导电元件的一部分。
21.根据权利要求20所述的方法，其进一步包括：
在所述第二开口内形成将与所述导电元件电连接的导电通孔。
22.根据权利要求20所述的方法，其中所述第一开口的宽度大于所述第二开口的宽度。
23.根据权利要求19所述的方法，其进一步包括：
切穿所述电介质层和所述磁导性层以形成至少两个区段。
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