CN101930956B - 芯片封装结构及其制造方法 - Google Patents

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Abstract

一种芯片封装结构及其制造方法。芯片封装结构，包括：一芯片模块、数个线路结构、一填充材料层、及一重新布线层。芯片模块包括一芯片，其具有一主动面。数个线路结构设置于芯片的周围，其中每一线路结构具有一线路及一第一表面。填充材料层包覆芯片及该些线路结构，其中填充材料层具有第二表面，且主动面、每一第一表面及第二表面实质上共平面。重新布线层设置于主动面、每一第一表面及第二表面上，用以电性连接芯片及每一线路。

Description

芯片封装结构及其制造方法
技术领域
本发明是有关于一种封装结构及其制造方法，且特别是有关于一种单芯片及多芯片的封装结构及其制造方法。
背景技术
请参照图1，其绘示传统上的一种单芯片或多芯片的封装结构的示意图。单芯片或多芯片的封装结构100包括：至少一芯片102、数个结构材料层104、一介电层106、数个焊垫107、及一金属层110。数个焊垫107设置在芯片102上。数个结构材料层104连接于芯片102的侧面，且结构材料层104与芯片102的上表面齐平。介电层106设置在齐平的结构材料层104与芯片102的上表面。介电层106具有数个开孔108。金属层110设置于介电层106上及数个开孔108的侧壁。
然而，若欲增加上述的封装结构的电性连接密度，则须先对结构材料层104进行钻孔(through molding compound)。然而，就现阶段技术而言，此种钻孔技术的成本较为昂贵。
发明内容
本发明有关于一种单芯片及多芯片的封装结构及其制造方法，于芯片周围的结构材料中置放线路结构，能在小尺寸的封装件中增加电性连接的密度，且能提高工艺良率、降低制造成本。
根据本发明的一方面，提出一种芯片封装结构，包括：一芯片模块、数个线路结构、一填充材料层、及一重新布线层。芯片模块包括一芯片，其具有一主动面。数个线路结构设置于芯片的周围，其中每一线路结构具有一线路及一第一表面。填充材料层包覆芯片及该些线路结构，其中填充材料层具有第二表面，且主动面、每一第一表面及第二表面实质上共平面。重新布线层设置于主动面、每一第一表面及第二表面上，用以电性连接芯片及每一线路。
根据本发明的再一方面，提出一种芯片封装结构的制造方法，包括：提供一芯片模块及一基板，芯片模块包括一芯片，其具有一主动面；形成一贯通孔于基板，以形成数个线路结构，其中每一线路结构具有一线路及一第一表面；置放芯片及该些线路结构于一具有黏贴层的对位载具，以使芯片容置于贯通孔中，且该些线路结构位于芯片的周围；形成一填充材料层，以包覆芯片及该些线路结构，其中填充材料层具有相对的第二表面及另一第二表面，且主动面、每一第一表面及第二表面实质上共平面；将一具有黏贴层的工艺载具设置于另一第二表面；移除对位载具，以暴露出主动面、每一第一表面及第二表面；倒置工艺载具、填充材料层及其包覆的芯片及该些线路结构；以及设置一重新布线层于主动面、每一第一表面及第二表面上，以电性连接芯片及每一线路。
根据本发明的又一方面，提出一种层叠封装件的制造方法，包括：形成一第一封装体；以及堆栈一第二封装体于该第一封装体的上方。第一封装体的形成方法包括：提供一芯片模块及一基板，芯片模块包括一芯片且其具有一主动面；形成一贯通孔于基板，以形成数个线路结构，其中每一线路结构具有一线路及一第一表面；置放芯片及该些线路结构于一具有黏贴层的对位载具，以使芯片容置于贯通孔中，且该些线路结构位于芯片的周围；形成一填充材料层，以包覆芯片及该些线路结构，其中填充材料层具有相对的第二表面及另一第二表面，且主动面、每一第一表面及第二表面实质上共平面；将一具有黏贴层的工艺载具设置于另一第二表面；移除对位载具，以暴露出主动面、每一第一表面及第二表面；倒置工艺载具、填充材料层及其包覆的芯片及该些线路结构；以及设置一重新布线层于主动面、每一第一表面及第二表面上，以电性连接芯片及每一线路。
为让本发明的上述内容能更明显易懂，下文特举一较佳实施例，并配合附图，作详细说明如下：
附图说明
图1(先前技艺)绘示传统上的一种芯片封装结构的示意图。
图2A至图2M绘示依照本发明第一实施例的一种芯片封装结构的制造方法示意图。
图3A至图3N绘示依照本发明第五实施例的一种芯片封装结构的制造方法示意图。
图4绘示依照本发明第二实施例的一种芯片封装结构的示意图。
图5绘示依照本发明第三实施例的一种芯片封装结构的示意图。
图6绘示依照本发明第四实施例的一种芯片封装结构的示意图。
图7绘示依照本发明第六实施例的一种多芯片封装结构的示意图。
主要组件符号说明：
100：单芯片或多芯片的封装结构
102、220：芯片
104：结构材料层
106：介电层
107、222：焊垫
108、5921、6921：开孔
110：金属层
200、300、400、500、600、700：芯片封装结构
210、310：基板
212、312：贯通孔
214：线路结构
214a、314a：第一表面
214b、314b：另一第一表面
2141、2143、3141、3143：槽孔
216、316、516：线路
220a、320a：主动面
230、330：对位载具
232、332：黏贴层
240、340：填充材料层
240a、340a：第二表面
240b、340b、540b：另一第二表面
2401、3401、5401：通孔
2402、3402、5922、6922：导电材
250、350：工艺载具
252、352：黏贴层
260、360、460、560、660：重新布线层
262、362：第一介电层
264、364：图案化导电层
266、366：第二介电层
2621、2623、3621、3623：第一开孔
272、274、372、374、474、572、574、674：外部连接件
380：保护层
382：黏着层
592、692：导电层
710：第一封装体
720：第二封装体
具体实施方式
本发明的芯片封装结构主要于嵌入式芯片周围的结构材料中置放线路结构，且采用芯片、线路结构及填充材料层的上表面为共平面的设计。本发明可适用于单芯片或多芯片的封装结构，亦可适用于扇出式(fan-out)或扇入式(fan-in)的封装结构，且易于堆栈为层叠封装件(Package-on-package，POP)。
第一实施例
请参照图2M，其绘示依照本发明第一实施例的一种芯片封装结构的示意图。芯片封装结构200包括：一芯片模块、数个线路结构214、一填充材料层240、及一重新布线层260。芯片模块包括一芯片220，其具有一主动面220a。数个线路结构214是设置于芯片220的周围。请同时参照图2B，每一线路结构214具有一线路216及一第一表面214a。在图2M中，填充材料层240是包覆芯片220及该些线路结构214。填充材料层240具有第二表面240a，且主动面220a、每一第一表面214a及第二表面240a实质上共平面。填充材料层240的材料可为光敏式材质(photo-imageable)或非光敏式材质，且较佳地为一封胶(molding compound)，但不以此为限，其它可填充的结构性材料亦适用于本发明。重新布线层260设置于主动面220a、每一第一表面214a及第二表面240a上，用以电性连接芯片220及每一线路214。此外，芯片封装结构200更可包括：数个外部连接件272及274，分别设置于重新布线层260及填充材料层240上。
本实施例的芯片封装结构200于嵌入式芯片200周围的结构材料中置放线路结构214，不但可作为封装件的支撑结构，更能在小尺寸的封装件中增加电性连接的密度，且相较于传统上钻孔技术的成本为低。此外，本实施例的芯片封装结构200采用芯片200、线路结构214及填充材料层240的上表面为共平面的设计，可有效提高重新布线层260的工艺良率、降低制造成本。例如：在涂布(coating)工艺中，此共平面的设计可使涂料具有均匀的厚度；且在曝光工艺中，此共平面的设计可使曝光能量一致。芯片封装结构200的制造方法包括下列步骤：
首先，请参照图2A，提供一基板210，此基板较佳地为有机基板或硅基板。接着，如图2B所示，形成一贯通孔212于基板210，以形成数个线路结构214。每一线路结构214具有一线路216、及相对的一第一表面214a及另一第一表面214b。每一线路结构214于第一表面214a具有一槽孔2141，槽孔2141暴露出一部份的线路216。每一线路结构214于另一第一表面214b具有另一槽孔2143，另一槽孔2143暴露出另一部份的线路216。
如图2C所示，提供一芯片模块，芯片模块包括一芯片220，其具有一主动面220a且至少一接垫222设置于主动面220a上。再者，置放芯片220及该些线路结构214于一具有黏贴层232的对位载具230，以使芯片220容置于贯通孔212中，而该些线路结构214位于芯片220的周围。由于贯通孔212略大于芯片220，芯片220与该些线路结构214之间具有一间隙。
请参照图2D，接着，形成一填充材料层240，以包覆芯片220及该些线路结构214。此时，填充材料层240更置入于芯片220与该些线路结构214间之间隙中。如图2D所示，填充材料层240具有相对的第二表面240a及另一第二表面240b，且主动面220a、每一第一表面214a及第二表面240a实质上共平面。
在图2E中，形成填充材料层240的通孔2401，通孔2401从另一第二表面240a贯穿至另一槽孔2143(绘示于图2B)。而后，容置一导电材2402于通孔2401中。
请参照图2F，将一具有黏贴层252的工艺载具250设置于另一第二表面240b(绘示于图2D)。并且，移除具有黏贴层232的对位载具230，以暴露出主动面220a、每一第一表面214a及第二表面240a。
然后，倒置工艺载具250、填充材料层240及其包覆的芯片220及该些线路结构214，如图2G所示。
接着，设置一重新布线层260(绘示于图2M)于主动面220a、每一第一表面214a及第二表面240a上，以电性连接芯片220及每一线路216。重新布线层260穿过槽孔2141(绘示于图2B)以与部分的线路216电性连接，且通过接垫222(绘示于图2C)以与芯片220电性连接。重新布线层260的形成包括以下步骤：于图2H中，先形成一第一介电层262，第一介电层262可与填充材料层240为同一种材料，也可为不同材料。再者于图2I中形成数个第一介电层262的第一开孔2621及2623，其中第一开孔2621是对应于槽孔2141以暴露部分的线路216，而第一开孔2623对应于接垫222以暴露出接垫222。第一开孔2621及2623的形成方法较佳地为曝光显影(exposing and developing)，但不在此限，其它方法如激光(laserdrilling)或机械钻孔(mechanical drilling)或冲压(punch)均可利用在此工艺。接着，于图2J中配置一图案化导电层264于第一介电层262的上表面、第一开孔2621及2623的侧壁、暴露出的接垫222、及暴露出的部分线路216。而后，于图2K中配置一第二介电层266于图案化导电层264及第一介电层262上。并且，于图2L中形成第二介电层262的数个第二开孔2661，暴露出图案化导电层264(绘示于图2J)且容置一导电材2662。
请参照图2M，最后，设置数个外部连接件272于该导电材2662上，并设置数个外部连接件274于该导电材2402上，而形成具有上述芯片封装结构200的封装件。外部连接件272及274较佳地为焊料凸块(solder bump)或焊球(solder ball)。
第二实施例
相较于第一实施例，本实施例省略上述图2L中的于第二介电层262形成数个第二开孔2661及容置导电材2662于数个第二开孔2661的步骤，且省略上述图2M中的设置数个外部连接件272于该导电材2662上的步骤，以形成一具有图4的芯片封装结构400的封装件。亦即，本实施例的芯片封装结构400的制造方法包括第2A至2K图的步骤以及图2M的部分步骤。图4的芯片封装结构400的重新布线层460并不具有开孔，因而芯片封装结构400的该侧未设置外部连接件，仅以其另一侧的外部连接件474作为对外连接的管道。
第三实施例
相较于第一实施例，本实施例省略前述图2E中的于填充材料层240的通孔2401容置导电材2402的步骤，而以下列步骤取代之：请参照图5，一导电层592设置于填充材料层540的另一第二表面540b、填充材料层540的通孔5401的侧壁、及从通孔5401暴露出的部分的线路516。再者，一介电层594设置于导电层592上，介电层594可与填充材料层540为同一种材料，也可为不同材料。并且，介电层594具有数个开孔5921，其暴露出导电层592。该些开孔5921的形成方法较佳地为曝光显影(exposing and developing)，但不在此限，其它方法如激光(laser drilling)或机械钻孔(mechanical drilling)或冲压(punch)均可利用在此工艺。此外，导电材5922填充于该些开孔5921。亦即，本实施例的芯片封装结构500的制造方法除了包括第一实施例的第2A至2D图的步骤、图2E的部分步骤及第2F至2M图的步骤，且更包括形成导电层592的步骤、形成具有数个开孔5921的介电层594的步骤、及填充导电材5922于该些开孔5921的步骤。相较于第一实施例，本实施例的芯片封装结构500的其一侧可具有更多外部连接件574。
第四实施例
相较于第三实施例，本实施例省略上述图2L中的于第二介电层262形成数个第二开孔2661及容置导电材2662于数个第二开孔2661的步骤，且省略上述图2M中的设置数个外部连接件272于该导电材2662上的步骤，以形成一具有图6的芯片封装结构600的封装件。亦即，本实施例的芯片封装结构600的制造方法除了包括第一实施例的第2A至2D图的步骤、图2E的部分步骤、第2F至2K图的步骤以及图2M的部分步骤，且更包括形成导电层692的步骤、形成具有数个开孔6921的介电层694的步骤、及填充导电材6922于该些开孔6921的步骤。相较于第三实施例，本实施例的重新布线层660并不具有开孔，因而芯片封装结构600的该侧未设置外部连接件，仅以另一侧的外部连接件674作为对外连接的管道。而相较于第一实施例，图6的芯片封装结构600的另一侧同样可具有更多外部连接件674。第五实施例
请参照图3N，其绘示依照本发明第一实施例的一种芯片封装结构的示意图。芯片封装结构300包括：一芯片模块、数个线路结构314、一填充材料层340、一重新布线层360、及一具有黏着层382的保护层380。芯片模块包括一芯片320，其具有一主动面320a。数个线路结构314是设置于芯片320的周围。请同时参照图3B，每一线路结构314具有一线路316及一第一表面314a。在图3N中，填充材料层340是包覆芯片320及该些线路结构314。填充材料层340具有第二表面340a及另一第二表面340b，且主动面320a、每一第一表面314a及第二表面240a实质上共平面。填充材料层340的材料可为光敏式材质(photo-imageable)或非光敏式材质，且较佳地为一封胶(molding compound)，但不以此为限，其它可填充的结构性材料亦适用于本发明。重新布线层360设置于主动面320a、每一第一表面314a及第二表面340a上，用以电性连接芯片320及每一线路314。黏着层382设置于另一第二表面340b，且保护层380设置于黏着层上，其中黏着层382用以连接保护层380及填充材料层340。较佳地，保护层380为一散热片。此外，芯片封装结构300更可包括：数个外部连接件372及374，分别设置于重新布线层360及填充材料层340上。
本实施例的芯片封装结构300于嵌入式芯片300周围的结构材料中置放线路结构314，不但可作为封装件的支撑结构，更能在小尺寸的封装件中增加电性连接的密度，且相较于传统上钻孔技术(through molding compound)的成本为低。此外，本实施例的芯片封装结构300采用芯片300、线路结构314及填充材料层340的上表面为共平面的设计，可有效提高重新布线层360工艺良率、降低制造成本。例如：在涂布(coating)工艺中，此共平面的设计可使涂料具有均匀的厚度；且在曝光工艺中，此共平面的设计可使曝光能量一致。芯片封装结构300的制造方法包括下列步骤：
首先，请参照图3A，提供一基板310，此基板较佳地为有机基板或硅基板。接着，如图3B所示，形成一贯通孔312于基板310，以形成数个线路结构314。每一线路结构314具有一线路316、及相对的一第一表面314a及另一第一表面314b。每一线路结构314于第一表面314a具有一槽孔3141，槽孔3141暴露出一部份的线路316。每一线路结构314于另一第一表面314b具有另一槽孔3143，另一槽孔3143暴露出另一部份的线路316。
如图3C所示，提供一芯片模块，芯片模块包括一芯片320，其具有一主动面320a且至少一接垫322设置于主动面320a上。再者，置放芯片320及该些线路结构314于一具有黏贴层332的对位载具330，以使芯片320容置于贯通孔312中，而该些线路结构314位于芯片320的周围。由于贯通孔312略大于芯片320，芯片320与该些线路结构314之间具有一间隙。
请参照图3D，接着，形成一填充材料层340，以包覆芯片320及该些线路结构314。此时，填充材料层340更置入于芯片320与该些线路结构314间之间隙中。填充材料层的材料可为光敏式材质(photo-imageable)或非光敏式材质，且较佳地为一封胶(molding compound)，但不以此为限，其它可填充的结构性材料亦适用于本发明。如图3D所示，填充材料层340具有相对的第二表面340a及另一第二表面340b，且主动面320a、每一第一表面314a及第二表面340a实质上共平面。
在图3E中，形成填充材料层340的通孔3401，通孔3401从另一第二表面340a贯穿至另一槽孔3143(绘示于图3B)。而后，容置一导电材3402于通孔3401中。
请参照图3F，移除具有黏贴层332的对位载具330，以暴露出主动面320a、每一第一表面314a及第二表面340a。
接着，于图3G中，将一具有黏着层382的保护层380以及一具有黏贴层352的工艺载具350依序堆置于另一第二表面340b(绘示于图3D)。黏着层382用以连接保护层380及填充材料层340，而黏贴层352用以连接保护层380及工艺载具350。
然后，倒置具有黏贴层352的工艺载具350、具有黏着层382的保护层380、填充材料层340及其包覆的芯片320及该些线路结构314，如图3H所示。
接着，设置一重新布线层360(绘示于图3N)于主动面320a、每一第一表面314a及第二表面340a上，以电性连接芯片320及每一线路316(绘示于图3B)。重新布线层360穿过槽孔3141(绘示于图3B)以与部分的线路316电性连接，且通过接垫322(绘示于图3C)以与芯片320电性连接。重新布线层360的形成包括以下步骤：于图3I中，先形成一第一介电层362，第一介电层362可与填充材料层340为同一种材料，也可为不同材料。再者，于图3J中形成数个第一介电层362的第一开孔3621及3623，其中第一开孔3621对应于槽孔3141(绘示于图3B)以暴露部分的线路316，而第一开孔3623对应于接垫322以暴露出接垫322(绘示于图3C)。第一开孔3621及3623的形成方法较佳地为曝光显影(exposing anddeveloping)，但不在此限，其它方法如激光(laser drilling)或机械钻孔(mechanicaldrilling)或冲压(punch)均可利用在此工艺。接着，于图3K中配置一图案化导电层364于第一介电层362的上表面、第一开孔3621及3623的侧壁、暴露出的接垫322(绘示于图3C)、及暴露出的部分线路316。而后，于图3L中配置一第二介电层366于图案化导电层364(绘示于图3K)及第一介电层362(绘示于图3J)上，第二介电层366可与填充材料层340为同一种材料，也可为不同材料。并且，于图3M中形成第二介电层362的数个第二开孔3661，暴露出图案化导电层364(绘示于图3J)且容置一导电材3662。第二开孔3661的形成方法较佳地为曝光显影(exposing and developing)，但不在此限，其它方法如激光(laser drilling)或机械钻孔(mechanical drilling)或冲压(punch)均可利用在此工艺。
请参照图3N，最后，设置数个外部连接件372于该导电材3662上，并设置数个外部连接件374于该导电材3402上，而形成具有上述芯片封装结构300的封装件。外部连接件372及374较佳地为焊料凸块(solder bump)或焊球(solder ball)。
此外，本发明的另一实施例，其相较于第五实施例省略上述图3M中的于第二介电层362形成数个第二开孔3661及容置导电材3662于数个第二开孔3661的步骤，且省略上述图3N中的设置数个外部连接件372于该导电材3662上的步骤。亦即，此另一本实施例的芯片封装结构的制造方法包括第五实施例的第3A至3L图的步骤以及图3M的部分步骤。
再者，本发明的又一实施例，其相较于第五实施例，此又一实施例包括第五实施例的第3A至3D图的步骤、图3E的部分步骤及第3F至3N图的步骤，且更包括近似于第三实施例的形成导电层的步骤、形成具有数个开孔的介电层的步骤、及填充导电材于该些开孔的步骤，以取代前述图3E中的于填充材料层340的通孔3401容置导电材3402的步骤。相较于第五实施例，此又一实施例的芯片封装结构的其一侧可具有更多外部连接件。
除此的外，本发明的再一实施例，其相较于第五实施例，此再一实施例省略上述图3M中的于第二介电层362形成数个第二开孔3661及容置导电材3662于数个第二开孔3661的步骤，且省略上述图3N中的设置数个外部连接件372于该导电材3662上的步骤。亦即，此再一实施例的芯片封装结构的制造方法除了包括第五实施例的第3A至3D图的步骤、图3E的部分步骤、第3F至3L图的步骤以及图3N的部分步骤，且更包括近似于第四实施例的形成导电层的步骤、形成具有数个开孔的介电层的步骤、及填充导电材于该些开孔的步骤。相较于该又一实施例，此再一实施例的重新布线层并不具有开孔，因而芯片封装结构的该侧未设置外部连接件，仅以另一侧的外部连接件作为对外连接的管道。而相较于第五实施例，此再一芯片封装结构的另一侧同样可具有更多外部连接件。
上述各种实施例的芯片封装结构为一单芯片封装结构。然而，当芯片模块包括数个该芯片，则可成为一多芯片封装结构。每一芯片的周围都设置有数个线路结构。此外，数个芯片的主动面、填充材料层的第二表面、及数个线路结构的第一表面实质上共平面。
此外，本发明的上述各种实施例的单芯片或多芯片封装结构皆可堆栈而成为一种层叠封装件(Package-on-package，POP)，其包括：数个相同或相异的封装体，依序堆栈于其上方。举例来说，请参照图7，其绘示本发明第六实施例的一种多芯片封装结构的示意图。层叠封装结构700包括一第一封装体710以及一第二封装体720。第二封装体720堆栈于第一封装体710的上方，且第一封装体710及第二封装体720的至少其一可为上述各种实施例的单芯片或多芯片封装结构。
本发明上述实施例所揭露的芯片封装结构，具有多项优点，以下仅列举部分优点说明如下：
1.于嵌入式芯片周围的结构材料中置放线路结构，不但可作为封装件的支撑结构，更能在小尺寸的封装件中增加电性连接的密度，且相较于传统上钻孔技术(through molding compound)的成本为低。
2.采用芯片、线路结构及填充材料层的上表面为共平面的设计，可有效提高重新布线层的工艺良率、降低制造成本。例如：在涂布(coating)工艺中，此共平面的设计可使涂料具有均匀的厚度；且在曝光工艺中，此共平面的设计可使曝光能量一致。
3.结构灵活度高。不但可适用于单芯片或多芯片的封装结构，亦可适用于扇出式(fan-out)或扇入式(fan-in)的封装结构，并且易于堆栈为层叠封装件。
综上所述，虽然本发明已以一较佳实施例揭露如上，然其并非用以限定本发明。本发明所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视后附的权利要求书所界定者为准。

Claims (16)

1.一种芯片封装结构，包括：
一芯片模块，包括一芯片，该芯片具有一主动面；
数个线路结构，设置于该芯片的周围，其中每一该些线路结构具有一线路及一线路结构上表面、一线路结构下表面以及一线路结构侧面；
一填充材料层，包覆该芯片及该些线路结构，其中该填充材料层具有一填充材料层上表面以及一填充材料层下表面，且该主动面、该每一线路结构上表面及该填充材料层上表面实质上共平面，其中该填充材料层包覆该线路结构下表面及该线路结构侧面；以及
一重新布线层，设置于该主动面、该每一线路结构上表面及该填充材料层上表面上，用以电性连接该芯片及该每一线路，
其中每一该些线路结构于该线路结构上表面具有一槽孔，该槽孔暴露出一部分的该线路，且该重新布线层穿过该槽孔与该部分的线路电性连接，该填充材料层下表面具有通孔暴露出该线路的一部分。
2.如权利要求1所述的芯片封装结构，其中该芯片包括至少一接垫，该重新布线层通过该至少一接垫与该芯片电性连接。
3.如权利要求2所述的芯片封装结构，其中该重新布线层包括：
一第一介电层，具有数个第一开孔，该些第一开孔暴露出该至少一接垫及该部分的线路；
一图案化导电层，设置于该第一介电层的上表面、该些第一开孔的侧壁、该暴露出的至少一接垫、及该部分的线路；以及
一第二介电层，设置于该图案化导电层及该第一介电层上。
4.如权利要求3所述的芯片封装结构，其中该第二介电层具有数个第二开孔，暴露出该图案化导电层且容置一导电材。
5.如权利要求4所述的芯片封装结构，其中该芯片封装结构更包括数个外部连接件，设置于该导电材上。
6.如权利要求1所述的芯片封装结构，其中每一该线路结构下表面，相对于该线路结构上表面设置，且每一该线路结构于该线路结构下表面具有另一槽孔，该另一槽孔暴露出另一部分的该线路。
7.如权利要求6所述的芯片封装结构，其中该填充材料层具有该填充材料层下表面及一通孔，该填充材料层下表面相对于该填充材料层上表面设置，该通孔从该填充材料层下表面贯穿至该另一槽孔且容置一导电材。
8.如权利要求6所述的芯片封装结构，其中该填充材料层具有该填充材料层下表面及一通孔，该填充材料层下表面相对于该填充材料层上表面设置，该通孔从该填充材料层下表面贯穿至该另一槽孔，且该芯片封装结构更包括：
一导电层，设置于该填充材料层下表面、该通孔的侧壁、及该另一部分的线路；以及
一介电层，设置于该导电层上。
9.如权利要求6所述的芯片封装结构，其中该填充材料层具有该填充材料层下表面及一通孔，该填充材料层下表面相对于该填充材料层上表面设置，该通孔从该填充材料层下表面贯穿至该另一槽孔且容置一导电材，且该芯片封装结构更包括：
一黏着层，设置于该填充材料层下表面；及
一保护层，设置于该黏着层上，其中该黏着层用以连接该保护层及该填充材料层。
10.如权利要求1所述的芯片封装结构，其中该芯片模块包括数个该芯片，以使该芯片封装结构为一多芯片封装结构。
11.如权利要求1所述的芯片封装结构，其中该填充材料层的材料为光敏式材质(photo-imageable)或非光敏式材质。
12.如权利要求3所述的芯片封装结构，其中该填充材料层的材料为光敏式材质或非光敏式材质，且该第一介电层与该填充材料层的材料是相同或相异，且该第二介电层与该填充材料层的材料是相同或相异。
13.一种芯片封装结构的制造方法，包括：
提供一芯片模块及一基板，该芯片模块包括一芯片，该芯片具有一主动面；
形成一贯通孔于该基板，以形成数个线路结构，其中每一该些线路结构具有一线路及一线路结构上表面、一线路结构下表面以及一线路结构侧面；
置放该芯片及该些线路结构于一具有黏贴层的对位载具，以使该芯片容置于该贯通孔中，且该些线路结构位于该芯片的周围；
形成一填充材料层，以包覆该芯片及该些线路结构，其中该填充材料层具有相对的一填充材料层上表面及以及一填充材料层下表面，且该主动面、该每一线路结构上表面及该填充材料层上表面实质上共平面，其中该填充材料层包覆该线路结构下表面及该线路结构侧面；
将一具有黏贴层的工艺载具设置于该填充材料层下表面；
移除该对位载具，以暴露出该主动面、该每一线路结构上表面及该填充材料层上表面；
倒置该工艺载具、该填充材料层及其包覆的该芯片及该些线路结构；以及
设置一重新布线层于该主动面、该每一线路结构上表面及该填充材料层上表面上，以电性连接该芯片及该每一线路，
其中该线路结构上表面具有一槽孔，该槽孔暴露出一部分的该线路，且该填充材料层下表面形成通孔暴露出该线路的一部分。
14.如权利要求13所述的制造方法，其中在提供该芯片及该基板的步骤中，该芯片包括至少一接垫。
15.如权利要求14所述的制造方法，其中该重新布线层穿过该槽孔与该部分的线路电性连接且通过该至少一接垫与该芯片电性连接。
16.如权利要求14所述的制造方法，其中设置该重新布线层的步骤包括：
形成一第一介电层，该第一介电层具有数个第一开孔，该些第一开孔暴露出该至少一接垫及该部分的线路；
配置一图案化导电层于该第一介电层的上表面、该些第一开孔的侧壁、该暴露出的至少一接垫、及该部分的线路；以及
配置一第二介电层于该图案化导电层及该第一介电层上，其中该第二介电层具有数个第二开孔，暴露出该图案化导电层且容置一导电材。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9041207B2 (en) * 2013-06-28 2015-05-26 Intel Corporation Method to increase I/O density and reduce layer counts in BBUL packages
KR101754843B1 (ko) * 2013-10-16 2017-07-06 인텔 코포레이션 집적 회로 패키지 기판
US9275955B2 (en) 2013-12-18 2016-03-01 Intel Corporation Integrated circuit package with embedded bridge
CN105448855A (zh) * 2014-08-29 2016-03-30 展讯通信（上海）有限公司 可更改电路配置的封装结构
WO2018165818A1 (zh) * 2017-03-13 2018-09-20 深圳修远电子科技有限公司 电路扇出方法
CN109768026B (zh) * 2018-12-20 2021-06-15 西安华为技术有限公司 埋入式基板及其制作方法
CN112786540A (zh) * 2019-11-06 2021-05-11 富泰华工业（深圳）有限公司 扇出型封装结构及其制作方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101166394A (zh) * 2006-10-20 2008-04-23 新光电气工业株式会社 安装有电子元件的多层配线基板及其制造方法
CN101299908A (zh) * 2007-04-30 2008-11-05 三星电机株式会社 用于制造具有嵌入式元件的印刷电路板的方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101166394A (zh) * 2006-10-20 2008-04-23 新光电气工业株式会社 安装有电子元件的多层配线基板及其制造方法
CN101299908A (zh) * 2007-04-30 2008-11-05 三星电机株式会社 用于制造具有嵌入式元件的印刷电路板的方法

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