CN202394968U - 半导体封装结构 - Google Patents

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Abstract

本实用新型提供一种半导体封装结构。此半导体封装结构包括：第一芯片；第二芯片；封装胶体，包覆住所述第一芯片及所述第二芯片；重布线层，形成于所述封装胶体的一侧，且位于所述第一芯片的有源表面上；以及多个柱状凸块，位于封装胶体内并连接于所述重布线层及所述第二芯片之间。本实用新型可改善堆叠多个芯片于单一晶圆级封装(WLP)结构中。

Description

半导体封装结构
技术领域
本实用新型涉及一种半导体封装结构，特别是涉及一种晶圆级封装(WLP)的结构。
背景技术
在半导体生产过程中，集成电路封装(IC package)是制程的重要步骤之一，用以保护IC芯片与提供外部电性连接，以防止在输送及取置过程中外力或环境因素的破坏。此外，集成电路组件亦需与电阻、电容等被动组件组合成为一个系统，才能发挥既定的功能，而电子封装(Electronic Packaging)即是用于建立集成电路组件的保护与组织架构。一般而言，在集成电路芯片制程之后始进行电子封装，包括IC芯片的黏结固定、电路联机、结构密封、与电路板之接合、系统组合、直至产品完成之间的所有制程。
在现今电子装置中，单一电子装置中常需设置多个芯片来同时执行多种功能，以满足现代人对于电子装置之需求。然而，若多个芯片系分别形成于不同的封装结构，则会增加封装结构的所占空间。因此，堆叠半导体芯片以增加封装密度的半导体机构，已经被普遍使用。
此外，在半导体封装技术中，晶圆级封装(WLP)技术为是将晶粒位于晶圆上加以制造及测试，且接着通过切割而分离，而可在后续的制程步骤中进行封装。
举例来说，请参照图1所示，其揭示一种现有WLP组件的堆叠构造，其包含第一WLP组件901及第一WLP组件902，每一WLP组件901或902内嵌有一芯片903。在现有的封装技术中，WLP组件901及902需通过穿胶导通孔(through molding via，TMV)904、重布线层(redistribution layer，RDL)905及锡球906来进行电性连接及堆叠，以形成封装体上堆叠封装体(package onpackage，POP)。然而，这种WLP组件的堆叠方式需花费较高的成本，且具有较大的厚度。再者，受限于目前制作所述穿胶导通孔904的技术水平，其制作的良率也仍旧相对低落。
故，有必要提供一种半导体封装结构，以解决现有技术所存在的问题。
实用新型内容
本实用新型提供一种半导体封装结构，以解决现有多个WLP组件所存在的堆叠配置问题。
本实用新型的主要目的在于提供一种半导体封装结构，所述半导体封装结构包括：
一第一芯片；
一第二芯片；
一封装胶体，包覆住所述第一芯片及所述第二芯片；
一重布线层，形成于所述封装胶体的一侧，且电性连接所述第一芯片的一有源表面；以及
多个柱状凸块，位于所述封装胶体内并连接于所述重布线层及所述第二芯片之间。
在本实用新型的一实施例中，所述第二芯片至少具有一第二长度，其大于所述第一芯片的一第一长度。
在本实用新型的一实施例中，所述第二芯片的一有源表面位于所述封装胶体内并面对所述重布线层。
在本实用新型的一实施例中，所述柱状凸块为铜柱凸块或镍柱凸块。
在本实用新型的一实施例中，半导体封装结构还包括数颗锡球，设置于所述重布线层所暴露出的一下表面上。
在本实用新型的一实施例中，所述第二芯片的一背面是暴露于所述封装胶体之外。
在本实用新型的一实施例中，所述第二芯片的一背面是包覆于所述封装胶体内。
本实用新型的又一目的在于提供一种半导体封装结构，所述半导体封装结构包括：
一第一芯片；
一第二芯片，其中所述第二芯片至少具有一第二长度，其大于所述第一芯片的一第一长度；
一封装胶体，包覆住所述第一芯片及所述第二芯片；
一重布线层，形成于所述封装胶体的一侧，且电性连接所述第一芯片的一有源表面；
多个柱状凸块，位于所述封装胶体内并连接于所述重布线层及所述第二芯片之间；以及
数颗锡球，设置于所述重布线层所暴露出的一下表面上。
本实用新型的半导体封装结构可利用柱状凸块来形成多芯片的堆叠结构于单一封装胶体内，并可通过柱状凸块及重布线层来形成多芯片之间的电性连接，因而可完成内嵌有堆叠芯片的晶圆级封装(WLP)结构。因此，相较现有的多个WLP组件的堆叠方式，本实用新型的半导体封装结构可节省组件成本，且减小整体厚度，以符合电子组件的轻薄要求。
为让本实用新型的上述内容能更明显易懂，下文特举优选实施例，并配合所附图式，作详细说明如下：
附图说明
图1显示依照一种现有WLP组件的堆叠构造的剖面图；
图2A至图2G显示依照本实用新型的一实施例的半导体封装结构的制造流程示意图；以及
图3显示依照本实用新型的一实施例的第二芯片与柱状凸块的局部剖面图。
具体实施方式
以下各实施例的说明是参考附加的图式，用以例示本实用新型可用以实施的特定实施例。本实用新型所提到的方向用语，例如「上」、「下」、「前」、「后」、「左」、「右」、「内」、「外」、「侧面」等，仅是参考附加图式的方向。因此，使用的方向用语是用以说明及理解本实用新型，而非用以限制本实用新型。
在图中，结构相似的单元是以相同标号表示。
请参照图2A至图2G，其显示依照本实用新型的一实施例的半导体封装结构的制造流程示意图。本实用新型的半导体封装结构100包括第一芯片110、第二芯片120、封装胶体130、重布线层(redistribution layer，RDL)140及多个柱状凸块150。第一芯片110、第二芯片120及柱状凸块150是包覆于封装胶体130中，其中第一芯片110及第二芯片120分别位于封装胶体130的相对两侧，且第一芯片110的有源表面111是外露于封装胶体130之外。重布线层140是形成于封装胶体130的一侧，且位于第一芯片110的有源表面111上。柱状凸块150是设置于重布线层140及第二芯片120之间，以电性连接重布线层140及第二芯片120。
当制造本实用新型的半导体封装结构100时，如图2A所示，首先，提供一支撑基板101，支撑基板101具有一黏着层102，其位于支撑基板101的一侧表面上。接着，如图2B所示，配置第一芯片110及第二芯片120于支撑基板101的黏着层102上，其中第二芯片120可通过柱状凸块150来对位于第一芯片110的上方，以形成第一芯片110及第二芯片120的堆叠结构。此时，第一芯片110可先以预设间隔来排列于支撑基板101的黏着层102上，接着，预先形成有柱状凸块150的第二芯片120可对位于第一芯片110，其中柱状凸块150是连接于第二芯片120的有源表面(下表面)的两侧，且位于第一芯片110的两侧，以支撑第二芯片120于第一芯片110的上方。
值得注意的是，为将预先形成有柱状凸块150的第二芯片120对位于第一芯片110，第二芯片120至少具有一第二长度，其大于第一芯片110的第一长度；或者，第二芯片120的下表面面积是大于第一芯片110的上表面面积，使得第二芯片120上的两柱状凸块150可分别位于第一芯片110的相对两侧。
请参照图3，其显示依照本实用新型的一实施例的第二芯片与柱状凸块的局部剖面图。当预先形成柱状凸块150于第二芯片120上时，第二芯片120具有一有源表面(即图2B的下表面)，所述有源表面裸露有数个接垫121。接着，可使用一光刻胶层(未绘示)覆盖第二芯片120的有源表面，并以掩膜进行曝光及显影作业，以使光刻胶层形成数个对应接垫121位置的窗口(未绘示)。随后，优选可先在所述光刻胶层露出的接垫121上依序蒸镀上一钛粘着层(adhesive layer)及一铜种子层(seed layer)，但并不限于此，在图3中是概括性的以一底金属层122来概要示意钛粘着层及铜种子层，所述底金属层122的厚度在纳米(nm)等级，所述底金属层122用以增加结合所述柱状凸块150的结合强度。接着，即可在所述光刻胶层露出的底金属层122上利用电镀工艺形成所述柱状凸块150，其中所述柱状凸块150的高度优选介于100至120微米(μm)。所述柱状凸块150例如为铜柱凸块(Cu pillarbumps)或镍柱凸块。
必要时，如图3所示，每一所述柱状凸块150的一顶端上优选可以再选择形成一润湿层151及一预焊料层152，其中所述润湿层151是蒸镀形成在所述柱状凸块150的顶端上，且厚度在纳米等级，所述润湿层151例如为镍(Ni)、钒(V)或钛(Ti)的润湿层。所述预焊料层152是以电镀方式或印刷的方式在形成所述光刻胶层露出的柱状凸块150的润湿层151上方，接着再进行加热使其成为半圆形或圆弧形，其中所述预焊料层152优选为无铅的锡基(Sn-based)焊料层。在形成所述底金属层122、柱状凸块150、润湿层151及预焊料层152之后，接着即可移除所述光刻胶层，如此即可完成柱状凸块150于第二芯片120的有源表面。
接着，如图2C所示，在配置及定位第一芯片110及第二芯片120于支撑基板101的黏着层102上之后，利用一封装胶体130包覆保护所述第一芯片110、第二芯片120及柱状凸块150。所述封装胶体130的绝缘基材可为环氧树脂(epoxy)、PMMA、聚碳酸酯(Polycarbonate)或硅胶，其用以保护封装构造内部的组件免于受到外界温度、湿度或大气的影响。
接着，如图2D所示，在包覆封装胶体130后，移除支撑基板101。此时，可利用加热方式来移除支撑基板101。接着，如图2E所示，在移除支撑基板101后，移除黏着层102，以暴露出第一芯片110的有源表面111以及柱状凸块150的表面。此时，可利用加热方式来移除黏着层102。
接着，如图2F所示，在移除黏着层102后，在封装胶体130的一侧以及第一芯片110的有源表面111上形成数层交替堆叠的绝缘层及金属线路层，以共同构成此重布线层140。其中，重布线层140是接触于第一芯片110的有源表面111及柱状凸块150的表面，使得重布线层140可连接于第一芯片110及柱状凸块150。在图2F中，绘示出在第一芯片110两侧或四周具有较多排数的柱状凸块150，以说明柱状凸块150的排数可为一排或以上。在本实施例中，此时，可研磨封装胶体130的另一侧，以暴露出第二芯片120的背面(上表面)，而可减少半导体封装结构100的整体厚度。然不限于此，在另一实施例中，亦可选择不研磨封装胶体130，使得第二芯片120的背面(上表面)仍包覆于封装胶体130内，以省略制程步骤。再者，所述第二芯片120的有源表面则位于所述封装胶体130内并面对所述重布线层140。
接着，如图2G所示，在形成重布线层140于第一芯片110的有源表面111上之后，在此对重布线层140所暴露出的下表面进行植球作业，以提供数颗锡球141，其中所述锡球141可用于做为所述重布线层140的信号输入/输出组件，锡球141可利用例如焊球植球机(未绘示)来设置于重布线层140所暴露出的下表面上，其中焊球141的材料例如为：锡、铝、镍、银、铜、铟或其合金。在植入锡球141于重布线层140的下表面上后，即可完成具有堆叠芯片110、120及重布线层140的半导体晶圆。接着，可再由此半导体晶圆来切割出多个半导体封装结构100，以完成本实用新型的半导体封装结构100。
相似地，在其它实施例中，半导体封装结构100可包括第三芯片或更多芯片，以同时堆叠更多个芯片于单一晶圆级封装(WLP)结构中。
由上述可知，本实用新型的半导体封装结构100可利用柱状凸块150来设置第一芯片于第二芯片上，以形成多芯片的堆叠结构于单一封装胶体内，并可通过柱状凸块150及重布线层140来形成电性连接，因而可形成内嵌有堆叠芯片的晶圆级封装(WLP)结构。因此，相较现有的多个WLP组件的堆叠方式，本实用新型的半导体封装结构可具有较简易的结构，因而节省组件成本，且本实用新型的半导体封装结构可具有较小的组件厚度，以符合电子组件的轻薄要求。
综上所述，虽然本实用新型已以优选实施例揭露如上，但上述优选实施例并非用以限制本实用新型，本领域的普通技术人员，在不脱离本实用新型的精神和范围内，均可作各种更动与润饰，因此本实用新型的保护范围以权利要求界定的范围为准。

Claims (10)

1.一种半导体封装结构，其特征在于：所述半导体封装结构包括：
一第一芯片；
一第二芯片；
一封装胶体，包覆住所述第一芯片及所述第二芯片；
一重布线层，形成于所述封装胶体的一侧，且电性连接所述第一芯片的一有源表面；以及
多个柱状凸块，位于所述封装胶体内并连接于所述重布线层及所述第二芯片之间。
2.根据权利要求1所述的半导体封装结构，其特征在于：所述第二芯片至少具有一第二长度，其大于所述第一芯片的一第一长度。
3.根据权利要求1所述的半导体封装结构，其特征在于：所述第二芯片的一有源表面位于所述封装胶体内并面对所述重布线层。
4.根据权利要求1所述的半导体封装结构，其特征在于：所述柱状凸块为铜柱凸块或镍柱凸块。
5.根据权利要求1所述的半导体封装结构，其特征在于：还包括数颗锡球，设置于所述重布线层所暴露出的一下表面上。
6.根据权利要求1所述的半导体封装结构，其特征在于：所述第二芯片的一背面是暴露于所述封装胶体之外。
7.根据权利要求1所述的半导体封装结构，其特征在于：所述第二芯片的一背面是包覆于所述封装胶体内。
8.一种半导体封装结构，其特征在于：所述半导体封装结构包括：
一第一芯片；
一第二芯片，其中所述第二芯片至少具有一第二长度，其大于所述第一芯片的一第一长度；
一封装胶体，包覆住所述第一芯片及所述第二芯片；
一重布线层，形成于所述封装胶体的一侧，且电性连接所述第一芯片的一有源表面；
多个柱状凸块，位于所述封装胶体内并连接于所述重布线层及所述第二芯片之间；以及
数颗锡球，设置于所述重布线层所暴露出的一下表面上。
9.根据权利要求8所述的半导体封装结构，其特征在于：所述第二芯片的一背面是暴露于所述封装胶体之外。
10.根据权利要求8所述的半导体封装结构，其特征在于：所述第二芯片的一背面是包覆于所述封装胶体内。
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