KR20140021034A - 마이크로 전자 디바이스, 스택 다이 패키지 및 이를 포함하는 컴퓨팅 시스템, 마이크로 전자 디바이스에서 멀티-채널 통신 통로를 제조하는 방법, 및 스택 다이 패키지의 컴포넌트들 사이의 전기 통신을 가능하게 하는 방법 - Google Patents

마이크로 전자 디바이스, 스택 다이 패키지 및 이를 포함하는 컴퓨팅 시스템, 마이크로 전자 디바이스에서 멀티-채널 통신 통로를 제조하는 방법, 및 스택 다이 패키지의 컴포넌트들 사이의 전기 통신을 가능하게 하는 방법 Download PDF

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인텔 코오퍼레이션
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Abstract

마이크로 전자 디바이스는 제1 표면(110, 710), 제2 표면(120, 720), 및 제1 표면부터 제2 표면까지 연장된 통로(130, 730)를 포함한다. 통로는 전기 절연 물질(133, 1133)에 의해 서로 이격된 복수의 전기 전도 채널(131, 132, 231, 232)을 포함한다.

Description

마이크로 전자 디바이스, 스택 다이 패키지 및 이를 포함하는 컴퓨팅 시스템, 마이크로 전자 디바이스에서 멀티-채널 통신 통로를 제조하는 방법, 및 스택 다이 패키지의 컴포넌트들 사이의 전기 통신을 가능하게 하는 방법{MICROELECTRONIC DEVICE, STACKED DIE PACKAGE AND COMPUTING SYSTEM CONTAINING SAME, METHOD OF MANUFACTURING A MULTI-CHANNEL COMMUNICATION PATHWAY IN SAME, AND METHOD OF ENABLING ELECTRICAL COMMUNICATION BETWEEN COMPONENTS OF A STACKED-DIE PACKAGE}
본 발명의 개시된 실시예들은 일반적으로 마이크로 전자 디바이스 및 패키지에 관한 것으로서, 더 구체적으로는 이러한 디바이스 및 패키지를 위한 비아에 관한 것이다.
소비자 전자 디바이스, 특히 스마트폰, 태블릿, 및 휴대할 수 있도록 디자인된 그 밖의 디바이스들은 수년 동안 더 작고 더 얇은 폼 팩터(form factor)들로의 추세에 영향을 받아왔다. 이러한 추세는 이러한 디바이스들의 복잡성 및 기능성을 증가시키는 것과 상충되었으며, 제조 및 패키징 기법의 개선이 없는 한, 멀티-패키지를 사용하여 CPU, 칩셋, 메모리, 센서, 및/또는 그 밖의 다양한 기능적 디바이스들을 집적하기 위해 확장된 플랫폼 또는 마더보드 공간을 요구하였다. 폼 팩터 및 공간 제약은 다양한 3D 및 시스템-인-패키지 디자인 기술들, 예를 들어 플립-칩 및 와이어본드 솔루션을 모두 사용하는 혼합 스택 패키지, (가능하면 하부 다이를 관통하여 연장되는 비아들을 사용하는) 3D-스택 패키지, 패키지-온-패키지(POP) 디바이스들, 및 멀티-칩 패키지(MCP)들을 사용하여 다루어져 왔다.
전술한 그와 같은 기법들은 더 작은 디바이스 폼 팩터를 향해 이끄는 중요 디딤돌들이지만, 어떤 장애에 직면하고 있다. 예를 들어, 혼합 스택 패키지(즉, 플립-칩 및 와이어본드 솔루션을 모두 사용하는 패키지) 내의 상부 층의 디바이스를 위한 입출력(I/O) 밀도는 와이어본드 패드 카운트들에 의해 제한된다. 다른 예시로서, 스루 실리콘 비아(TSV) 제조를 위한 기존의 기법들은 비효율적이고 비용이 비싼데, 그 이유는 적어도 부분적으로 현재의 3D 스택 패키징 기술에서 각각의 레이저 드릴링 단계가 하나의 TSV 채널만을 생성하기 때문이다.
개시된 실시예들은 첨부 도면과 함께 다음의 상세한 설명을 읽음으로써 더 잘 이해될 수 있다.
도 1은 본 발명의 일 실시예에 따른 마이크로 전자 디바이스의 단면도이다.
도 2는 본 발명의 일 실시예에 따른 도 1의 마이크로 전자 디바이스의 일부의 평면도이다.
도 3은 본 발명의 일 실시예에 따른 스택 다이 패키지의 단면도이다.
도 4는 본 발명의 일 실시예에 따른 컴퓨팅 시스템의 개략적 도면이다.
도 5는 본 발명의 일 실시예에 따른 마이크로 전자 디바이스에서의 멀티-채널 전기 통신 통로를 제조하는 방법을 설명한 흐름도이다.
도 6은 본 발명의 일 실시예에 따른 스택 다이 패키지의 컴포넌트들 사이의 전기 통신을 가능하게 하는 방법을 설명한 흐름도이다.
도 7 내지 도 9 및 도 11은 각각 본 발명의 실시예에 따른 제조 프로세스의 다양한 스테이지에서의 마이크로 전자 디바이스의 단면도 및 평면도를 포함한다.
도 10은 본 발명의 실시예들에 따른 방법들과 함께 사용될 수 있는 레이저 에칭 마스크의 평면도이다.
예시의 간략화 및 명확화를 위해, 도면들은 일반적인 구조 방식을 예시하며, 본 발명의 실시예들의 설명을 불필요하게 불명확하게 하는 것을 피하기 위해 공지된 특징 및 기법들의 설명 및 상세사항은 생략될 수 있다. 추가적으로, 도면의 구성요소들은 반드시 비율대로 그려지지 않았다. 예를 들어, 도면들의 구성요소의 일부의 치수는 본 발명의 실시예들의 이해를 개선하는 것을 돕기 위해 다른 구성요소들에 비해 과장될 수 있다. 실제 조건 하에서 상당히 덜 대칭적이고 덜 정돈된 직선들, 뾰족한 각도들, 및/또는 평행한 평면들 등을 갖는 구조들이 도시되는 경우와 같이 이해를 돕기 위해 어떤 도면들은 이상적인 방식으로 도시될 수 있다. 상이한 도면에 있는 동일한 참조 부호들은 동일한 구성요소를 표시하며, 반드시 그런 것은 아니지만, 유사한 참조 부호들은 유사한 구성요소를 표시한다.
상세한 설명 및 청구항에서의 "제1", "제2", "제3", "제4" 등의 용어는 유사한 구성요소들 사이를 구분하기 위해 사용되고, 반드시 특정한 순차 또는 시간 순서를 설명하기 위해 사용되는 것은 아니다. 여기에 설명된 본 발명의 실시예들은, 예를 들어 여기에 설명된 것 이외의 순서대로 동작할 수 있도록 여기에 사용된 용어들이 적절한 환경에서 상호 교환될 수 있다는 점이 이해되어야 한다. 유사하게, 방법이 일련의 단계들을 포함하는 것으로 설명되면, 여기에 제시된 바와 같은 이러한 단계들의 순서는 이러한 단계들이 수행될 수 있는 유일한 순서가 아니며, 가능하면 언급된 단계들의 일부가 생략될 수 있고/거나, 가능하면 여기에 설명되지 않은 어떤 다른 단계들이 이 방법에 추가될 수 있다. 게다가, "포함하다", "구비하다", "갖다" 및 그 임의의 변형의 용어는 비배타적인 포함을 커버하기 위한 것이어서, 구성요소들의 리스트를 포함하는 프로세스, 방법, 물품, 또는 장치가 이들 구성요소로 반드시 제한되는 것이 아니지만, 이러한 프로세스, 방법, 물품, 또는 장치에 명확히 열거되지 않거나 내재적인 다른 구성요소들을 포함할 수 있다.
상세한 설명 및 청구항에서의 "좌", "우", "앞", "뒤", "상단", "하단", "위", "아래" 등의 용어는 구체적으로 또는 문맥상 표시되는 않는 한 설명 목적으로 사용되는 것이며, 영구적인 상대적 위치를 설명하기 위한 것은 아니다. 여기에 설명된 본 발명의 실시예들이 예를 들어 여기에 설명된 것 이외의 다른 방향으로 동작할 수 있도록 여기에 사용된 용어들이 적절한 환경에서 상호 교환될 수 있다는 점이 이해되어야 한다. 여기에 사용된 "결합된"이라는 용어는 전기 또는 비전기적인 방식으로 직간접적으로 연결되는 것을 정의된다. 여기에 서로 "인접한"이라고 설명된 객체들은 구문이 사용된 문맥에 적절하게 서로 물리적으로 접촉하거나, 서로 아주 가깝거나, 서로 동일한 일반적인 영역에 존재할 수 있다. "일 실시예에서"라는 구문의 존재는 반드시 동일한 실시예를 모두 지칭하는 것은 아니다.
본 발명의 일 실시예에서, 마이크로 전자 디바이스는 제1 표면, 제2 표면, 및 제1 표면부터 제2 표면까지 연장되는 통로를 포함한다. 통로는 전기 절연 물질에 의해 서로 이격된 복수의 전기 전도 채널을 포함한다. 이하 더 설명되는 바와 같이, 이러한 통로는 종종 실리콘 비아, 또는 MC-TSV를 통해 멀티-채널(MC)이라고도 지칭된다.
(대다수는 아니지만) 많은 경우에, 마이크로 전자 디바이스가 실리콘 기반인데, 즉 실리콘이 디바이스의 큰 부분을 구성할 것이다. 이러한 경우에, 전술한 통로는 적절하게 스루 실리콘 비아 또는 TSV라고 지칭될 수도 있고, 이들 용어("통로", "스루 실리콘 비아", 및 "TSV")가 여기에서 상호 교환적으로 사용될 것이다. 이와 관련하여, 반도체 산업에서 실리콘의 폭넓은 사용으로 인해 "TSV" 및 "스루 실리콘 비아"는 전술한 타입의 임의의 통로를 위한 전문 용어가 되었으며, 실리콘으로 형성되었는지와 무관하게 이러한 통로들을 지칭하는데 이러한 관례를 따른다.
마이크로 전자장치 응용예에서 다이 간 직접적인 상호 연결은 면적당 채널 개수에 의해 주로 제한된다. 본 발명의 실시예들은 단일 TSV 내에 다수의 채널을 가능하게 한다. 종래의 TSV 상호 연결은 채널 대 TSV의 비가 1:1이지만, 본 발명의 실시예들은 채널 대 TSV 비가 2:1, 3:1, 4:1 이상일 수 있다(더 높은 비는 레이저 기술의 개선에 적어도 어느 정도 의존할 수 있음). 본 발명의 실시예들은 차세대 디지털 애플리케이션들(예를 들어, 모바일 인터넷 디바이스(MID), PDA, 스마트폰, 태블릿, 디지털 카메라 등)을 위한 고기능-임계 특성들을 갖는 콤팩트 집적 패키지 시스템을 가능하게 한다. 예를 들어, 레이저 드릴링은 채널 연결 당 스루풋 시간(through put time, TPT)이 더 짧을 뿐 아니라 비용도 싸다.
전술한 바와 같이, 본 발명의 실시예들은 그 안에 다수의 전기 전도 채널을 갖는 TSV들을 포함한다. 다양한 실시예에서, 이러한 MC-TSV들은 다이 간, 예를 들어 스택 패키지의 상부 다이와 하부 다이 사이의 상호 연결 밀도를 상당히 증가시킨다. 따라서, 다양한 실시예들에서 스택 실리콘 디바이스 및 그 밖의 멀티-칩 패키지들 내에서 I/O 능력이 증가하고, 전기 경로 옵션들이 증가한다. 또한, 더 우수한 신호 무결성 성능(signal integrity performance)을 야기하는 더 높은 신호 대 접지 비(signal-to-ground ratio) 및 더 짧은 전류 귀환 경로가 본 발명의 실시예들을 사용하여 이루어질 수 있다.
또한, 본 발명의 실시예들은 다수의 디바이스의 통합을 가능하게 하며, 이로써 전체 마이크로프로세서 패키지 및 마더보드 폼 팩터의 추가의 소형화가 가능하다. 예를 들어, 본 발명의 실시예들에 따르면, CPU, 네트컴(netcom)/애플리케이션/그래픽 프로세서, 칩셋, 메모리 등은 단일 콤팩트 패키지에 결합될 수 있다. 더구나, 기능성 디바이스들 간의 통신 속도 및 효율 모두는 본 발명의 실시예들에 의해 보여진 증가된 상호 연결 채널 밀도에 의해 가능해진 단축된 상호 연결 경로(예를 들어, CPU에서 칩셋까지, CPU에서 메모리까지 등) 및 직접 통신에 의해 개선될 수 있다.
더 큰 상호 연결 밀도를 가능하게 할 뿐 아니라, 본 발명의 실시예들의 MC-TSV들은 이들을 생성하는데 사용될 수 있는 어떤 제조 방법들로부터 기인하는 효율성으로 인해 비용 절감을 초래할 수 있다. 예를 들어, 2개 이상의 전도 채널들이 각각의 통로에 형성되기 때문에, 주어진 개수의 전도 채널들에 필요한 (통로 생성에 사용되는) 레이저 드릴링 단계들의 개수는 기존의 방법들에 비해 적어도 2의 인수만큼 감소될 수 있다.
도면들을 참조하면, 도 1은 본 발명의 일 실시예에 따른 마이크로 전자 디바이스(100)의 단면도이다. 일례로서, 마이크로 전자 디바이스(100)는 반도체 칩(또는 "다이") 또는 일부 다른 타입의 집적 회로(IC) 디바이스일 수 있다. 일 실시예에서, 마이크로 전자 디바이스(100)는 프로세싱 시스템(싱글 코어 또는 멀티-코어)을 포함한다. 예를 들어, 마이크로 전자 디바이스(100)는 마이크로프로세서, 그래픽 프로세서, 신호 프로세서, 네트워크 프로세서, 칩셋 등을 포함할 수 있다. 일 실시예에서, 마이크로 전자 디바이스(100)는 다수의 기능성 유닛들(예를 들어, 하나 이상의 프로세싱 유닛, 하나 이상의 그래픽 유닛, 하나 이상의 통신 유닛, 하나 이상의 신호 프로세싱 유닛, 하나 이상의 보안 유닛 등)을 갖는 시스템-온-칩(SoC)을 포함한다. 그러나, 개시된 실시예들이 임의의 특정 타입 또는 클래스의 IC 디바이스로 제한되지 않는다는 점이 이해되어야 한다.
도 1에 설명된 바와 같이, 마이크로 전자 디바이스(100)는 표면(110), 표면(120), 및 표면(110)으로부터 표면(120)까지 연장되는 통로(130)를 포함한다. 이 통로(130)는 통로(130) 내에서 대칭 또는 비대칭일 수 있고 전기 절연 물질에 의해 서로 이격된 복수의 전기 전도 채널을 포함한다. 도 1에서 이들은 전기 전도 채널(131 및 132) 및 전기 절연 물질(133)로 표현된다. 일례로서, 전기 절연 물질은 에폭시 또는 유전 물질을 포함할 수 있고, 전기 전도 채널들 내의 전기 전도 물질은 전도성 금속(예를 들어, 구리), 또는 마이크로-섬유, 나노-섬유, 또는 복합 매트릭스 물질(예를 들어, 유기, 고분자, 세라믹, 유리질, 금속, 또는 탄소계 물질 및/또는 이들의 임의의 조합)을 포함할 수 있다.
설명된 실시예에서, 표면(110)에는 전기 전도 구조(140)가 부착되어 있고, 표면(120)에는 전기 전도 트레이스(trace)(151)가 형성되어 있다. 일례로서, 전기 전도 구조(140)는 C4(controlled collapse chip connect) 범프 등일 수 있고, 전기 전도 트레이스(151)는 다이 후면 금속화(DBM) 층 등의 일부일 수 있다. DBM 층은 또한, DBM 패드들(152) 및 패시베이션층(153)을 포함한다. 활성 금속층(111)은 표면(110) 근처에 위치한다. (일부 실시예에서, 표면(110) 자체는 마이크로 전자 디바이스(100)의 "활성 표면"이라고 지칭될 수 있음.)
전기 전도 구조(또는 "인터커넥트(interconnect)")(140)는 여러 유사하거나 동일한 구조들로 구성된 어레이 또는 그리드의 일부일 수 있다. 인터커넥트(140)는 마이크로 전자 디바이스(100)와 그 밖의 마이크로 전자 컴포넌트들, 예를 들어 마이크로 전자 패키지의 다른 컴포넌트들 사이의 전기 통신을 제공할 수 있는 임의의 타입의 구조 및 임의의 타입의 물질 또는 물질 조합이다. 도 1의 실시예에서, 인터커넥트(140) 각각은 마이크로 전자 디바이스에 전기 전도 단자(예를 들어, 패드, 범프, 스터드 범프(stud bump), 컬럼, 필라, 또는 다른 적절한 구조 또는 구조 조합)를 포함하는데, 여기서 접합될 수 있는 컴포넌트는 대응하는 전기 전도 단자를 갖는다. 솔더(예를 들어, 볼 또는 범프 형태)는 마이크로 전자 디바이스 및/또는 다른 컴포넌트의 단자들에 배치될 수 있으며, 이들 단자는 솔더 리플로우 프로세스(solder reflow process)를 사용하여 접합될 수 있다. 물론, 여러 다른 타입의 인터커넥트 및 물질들(예를 들어, 전기적으로 연결될 컴포넌트들 사이에 연장된 와이어본드들) 또한 가능하다는 점이 이해되어야 한다.
다수의 층에 배치되거나 하나 이상의 합금 및/또는 하나 이상의 금속간 화합물(intermetallic compound)을 형성하기 위해 결합되는지와 무관하게, 마이크로 전자 디바이스(100)의 단자들(뿐만 아니라, 접합될 컴포넌트들의 단자도)은 임의의 적절한 물질 또는 물질 조합을 포함할 수 있다. 예를 들어, 단자들은 구리, 알루미늄, 금, 은, 니켈, 티타늄, 텅스텐, 및 이들 및/또는 다른 금속들의 임의의 조합을 포함할 수 있다. 임의의 적절한 솔더 물질은 짝을 이루는 단자들(mating terminal)을 접합하는데 사용될 수 있다. 예를 들어, 솔더 물질은 주석, 구리, 은, 금, 납, 니켈, 인듐, 및 이들 및/또는 다른 금속들의 임의의 조합 중 하나 이상을 포함할 수 있다. 솔더는 또한 솔더의 특성을 변경시키기 위해(예를 들어, 리플로우 온도를 변경하기 위해) 하나 이상의 첨가 물질 및/또는 필러(filler) 물질을 포함할 수 있다.
일부 실시예에서, 통로(130)는 원통형인데, 이는 거의 원형의 단면을 갖는 원통을 거의 닮은 형상을 갖는다는 것을 의미한다. 본 발명의 일 실시예에 따른 마이크로 전자 디바이스(100)의 부분(200)의 (표면(120)에서 내려다본) 평면도인 도 2에 일례가 도시된다. 부분(200)은 통로들(130) 중 하나의 중심에 있으며, 도 1에서 브라켓(bracket)에 의해 표시된다. 명확성을 위해, 전기 전도 트레이스(151) 및 패시베이션층(153)은 도 2에서 생략된다. 도 2를 참조하면, 전기 절연 물질(133)은 원통형 통로 내의 중심에 위치함 중심부(233)를 포함하고, 중심부(233)로부터 외부를 향해 방사상으로 퍼지는 복수의 암(234)을 더 포함한다. 다른 방법으로, 전기 절연 물질은 서로 전기적으로 격리된 복수의 전기 전도 채널들을 초래하는 (예를 들어 그리드 패턴과 같은) 여러 다른 (도시되지 않은) 구성으로 배열될 수 있다.
도 2에서는, 통로(130) 내에 4개의 전기 전도 채널이 보일 수 있다. 이들은 도 1에서도 볼 수 있는 전기 전도 채널들(131 및 132)을 포함하고, 전기 전도 채널들(231 및 232) 또한 포함한다. 이들 4개의 전기 전도 채널(131, 132, 231, 및 232)을 갖는 멀티-채널 TSV(통로(130))는 4개의 싱글-채널 TSV들과 동일한 관통-다이 전기 통신 능력을 훨씬 더 콤팩트하고 훨씬 더 저렴한 공간에서 제공한다. 4개보다 많은 (또는 2 또는 3개의) 전기 전도 채널을 갖는 MC-TSV들 또한 가능하며, 이러한 모든 MC-TSV들은 싱글-채널 TSV들에 비해 여기에 설명된 이들 및 다른 이점들을 제공한다.
도 3은 본 발명의 일 실시예에 따른 스택 다이 패키지(301)의 단면도이다. 도 3에 설명된 바와 같이, 스택 다이 패키지(301)는 2개의 마이크로 전자 디바이스가 전기적으로 연결된 기판(305)을 포함한다. 이들 중 하나는 이전에 소개한 도 1에 도시된 마이크로 전자 디바이스(100)이다. 다른 하나는 도 3에 처음 도시된 마이크로 전자 디바이스(300)이다. 통로(130)는 마이크로 전자 디바이스(300)와 마이크로 전자 디바이스(100) 및/또는 스택 다이 패키지(301)의 다른 컴포넌트들 사이의 고속/고성능 전기 통신을 가능하게 하는 MC-TSV이다. (본 발명의 실시예들에 따른 다이 패키지들이 2개의 스택 다이들로 제한되지 않으며, 원하는 경우 임의의 적절한 개수의 다이 또는 다른 마이크로 전자 디바이스들이 스택 패키지에 포함될 수 있다는 점에 주목해야 함.) 마이크로 전자 디바이스(300)는 표면(310), 반대 표면(320), 및 표면(310) 근처의 활성 금속층(311)을 포함한다.
(때때로 "패키지 기판"이라고도 지칭되는) 기판(305)은 마이크로 전자 디바이스(100)(또는 패키지(301)의 다른 디바이스 또는 컴포넌트)와 패키지(301)가 결합되는 다음-레벨 컴포넌트(예를 들어, 회로 보드) 사이의 전기 통신을 제공할 수 있는 임의의 적절한 타입의 기판을 포함할 수 있다. 다른 실시예에서, 기판(305)은 마이크로 전자 디바이스(100)와 패키지(301)와 커플링된 상위 IC 패키지 사이의 전기 통신을 제공할 수 있는 임의의 적절한 타입의 기판을 포함할 수 있고, 추가적인 실시예에서, 기판(305)은 상위 IC 패키지와 패키지(301)가 커플링된 다음-레벨 컴포넌트 사이의 전기 통신을 제공할 수 있는 임의의 적절한 타입의 기판을 포함할 수 있다. 기판(305)은 또한 마이크로 전자 디바이스(100)에 대한 구조적 지지를 제공할 수도 있다.
예시로써, 일 실시예에서, 기판(305)은 코어층(유전 또는 금속 코어) 주변에 빌드-업된 (유전 물질과 금속의 교번층(alternating layer)들을 포함하는) 멀티-층 기판을 포함한다. 다른 실시예에서, 기판(305)은 무-코어 멀티-층 기판을 포함한다. 다른 타입의 기판들 및 기판 물질들(예를 들어, 세라믹, 사파이어, 유리 등)이 또한 개시된 실시예들을 이용한 용도를 찾을 수 있다. 또한, 일 실시예에 따르면, 기판(305)은 마이크로 전자 디바이스(100) 위에 빌드-업된 유전 물질과 금속의 교번층들을 포함할 수 있다(이 프로세서는 종종 무-범프 빌드-업 층(bumpless build-up layer, BBUL) 프로세스라고도 지칭됨). 이러한 접근법이 유용한 경우, 전기 전도 구조(140)가 필요하지 않을 수 있다(그 이유는 빌드-업 층들이 마이크로 전자 디바이스(100) 바로 위에 배치될 수 있기 때문임).
설명된 실시예에서, 스택 다이 패키지(301)는 마이크로 전자 디바이스(300)의 표면(310)에 부착된 전기 전도 구조(340)를 더 포함한다. 일례로서, 전기 전도 구조(340)는 다이간 솔더 인터커넥트 등일 수 있다. 스택 다이 패키지(301)의 설명된 실시예는 전기 전도 구조(340)(및 전기 전도 구조(140)), 전기 전도 구조(360)(이들은 BGA 볼(설명됨), LGA 패드, PGA 핀, 또는 임의의 다른 적절한 타입의 전기 전도 구조일 수 있음), 및 추가 디바이스(370)(예를 들어, 설명된 랜드-사이드 커패시터(LSC))에 인접한 언더필 물질(350)을 더 포함한다. 언더필 물질(350)은 액체 또는 사전에 도포된 에폭시 화합물과 같은 임의의 적절한 물질을 포함할 수 있다.
전기 전도 구조(340)는 마이크로 전자 디바이스(100)와 마이크로 전자 디바이스(300)를 전기적으로 서로 연결하고, 언더필 물질(350)은 다양한 패키지 컴포넌트 사이의 CTE 불일치로 인한 내부 응력과 같은 내부 응력으로부터 전기 전도 구조(340)를 보호한다. 대안적인 실시예(미도시)는 표면 활성화된 본딩(surface activated bonding, SAB)을 이용한다. 이 실시예에서, 전기 전도 구조(340)가 제거될 수 있는데, 이를 보호하기 위해 언더필 물질이 사용될 수 있다. (언더필 물질은 전기 전도 구조(140) 주변에 제자리에 남을 것임.) 전기 전도 구조(340)가 존재하는 경우에도 이를 보호하는데 언더필 물질이 필요 없을 수 있는데, 그 이유는 전기 전도 트레이스(151)(또는 더 일반적으로 DBM 층)와 마이크로 전자 디바이스(300) 사이의 내부 응력이 기판(305)과 마이크로 전자 디바이스(100) 사이만큼 크지 않기 때문이라는 점에 유의해야 한다. 다시 말하면, 전기 전도 구조(140)에 필요하거나 적어도 바람직한 동안 언더필 물질에 의해 감당할 수 있는 보호 및 CTE 응력 릴리프는 전기 전도 구조(340)에 필요하지 않을 수 있고, 전기 전도 구조(340)가 SAB를 위해 제거된 경우 (마이크로 전자 디바이스들(300 및 100) 사이에) 거의 확실히 필요하지 않을 것이다.
도 4는 본 발명의 일 실시예에 따른 컴퓨팅 시스템(400)의 개략적 도면이다. 시스템(400)은 (임의의 적절한 타입의 메인보드, 마더보드, 또는 다른 회로 보드 또는 기판일 수 있는) 보드(410)에 배치된 여러 컴포넌트를 포함한다. 보드(410)는 측면(412) 및 반대 측면(414)을 포함하며, 다양한 컴포넌트들은 측면(412 및 414) 중 어느 하나 또는 양자에 배치될 수 있다. 설명된 실시예에서, 컴퓨팅 시스템(400)은 측면(412)에 배치된 스택 다이 패키지(301)를 포함하고, 스택 다이 패키지(301)는 여기에 설명된 실시예들 중 어느 하나를 포함할 수 있다. 도시된 바와 같이, 전기적 및 기계적으로 스택 다이 패키지(301)의 패키지 기판에 부착된 BGA 볼 또는 다른 전기 전도 구조(360)는 스택 다이 패키지(301)와 보드(410)를 서로 부착시킨다.
시스템(400)은 예를 들어, 핸드헬드 또는 모바일 컴퓨팅 디바이스(예를 들어, 셀폰, 스마트폰, 모바일 인터넷 디바이스, 뮤직 플레이어, 태블릿 컴퓨터, 랩톱 컴퓨터, 넷북 컴퓨터, 넷톱(nettop) 컴퓨터 등)와 같은 임의의 타입의 컴퓨팅 시스템을 포함할 수 있다. 그러나, 개시된 실시예들은 핸드-헬드 및 다른 모바일 컴퓨팅 디바이스들로 제한되지 않는데, 이들 실시예는 데스크-톱 컴퓨터 및 서버와 같은 다른 타입의 컴퓨팅 시스템에서의 응용을 찾을 수 있다.
전술한 바와 같이, 보드(410)는 보드에 배치된 다양한 컴포넌트들 중 하나 이상 사이에 전기 통신을 제공할 수 있는 임의의 적절한 타입의 회로 보드 또는 그 밖의 기판을 포함할 수 있다. 일 실시예에서, 예를 들어, 보드(410)는 유전 물질 층에 의해 서로 이격되고, 전기 전도 비아들에 의해 상호 연결된 다수의 금속층을 포함하는 인쇄 회로 보드(PCB)를 포함한다. 금속층들 중 임의의 하나 이상은 보드(410)와 결합된 컴포넌트들 사이의 전기 신호를 (아마 다른 금속 층들과 결합되어) 라우팅하도록 원하는 회로 패턴으로 형성될 수 있다. 그러나, 개시된 실시예들이 전술한 PCB로 제한되지 않고, 또한 보드(410)는 임의의 다른 적절한 기판을 포함할 수 있다는 점이 이해되어야 한다.
스택 다이 패키지뿐 아니라 하나 이상의 추가 컴포넌트가 보드(410)의 하나 또는 양측(412 및 414)에 배치될 수 있다. 예시로서, 도면에 도시된 바와 같이, 컴포넌트들(425 및 426)은 보드(410)의 측면(412)에 배치될 수 있고, 컴포넌트들(435 및 436)은 보드의 반대 측면(414)에 배치될 수 있다. 이들 컴포넌트는 예를 들어, 그 밖의 다른 IC 디바이스(예를 들어, 프로세싱 디바이스, 메모리 디바이스, 신호 프로세싱 디바이스, 무선 통신 디바이스, 그래픽 컨트롤러, 및/또는 드라이버, 오디오 프로세서, 및/또는 컨트롤러 등), 전력 전달 컴포넌트들(예를 들어, 전압 레귤레이터 및/또는 다른 전력 관리 디바이스들, 배터리와 같은 전원, 및/또는 커패시터와 같은 수동 디바이스들), 및 하나 이상의 사용자 인터페이스 디바이스(예를 들어, 오디오 입력 디바이스, 오디오 출력 디바이스, 키패드 또는 터치 스크린 디스플레이 및/또는 그래픽 디스플레이 등과 같은 다른 데이터 입력 디바이스), 및 이들 및/또는 다른 디바이스들의 임의의 조합일 수 있다. 일 실시예에서, 컴퓨팅 시스템(400)은 방사 쉴드(radiation shield)를 포함한다. 추가 실시예에서, 컴퓨팅 시스템(400)은 냉각 솔루션을 포함한다. 추가 실시예에서, 컴퓨팅 시스템(400)은 안테나를 포함한다. 추가 실시예에서, 시스템(400)은 하우징 또는 케이스 내에 배치될 수 있다. 보드(410)가 하우징 내에 배치되는 경우, 컴퓨터 시스템(400)의 컴포넌트들의 일부(예를 들어, (디스플레이 또는 키패드와 같은) 사용자 인터페이스 디바이스 및/또는 (예를 들어, 배터리와 같은) 전원)는 보드(410)(및/또는 보드에 배치된 컴포넌트)와 전기적으로 커플링될 수 있지만, 하우징과 기계적으로 커플링될 수 있다.
도 5는 본 발명의 일 실시예에 따른 마이크로 전자 디바이스에서의 멀티-채널 전기 통신 경로를 제조하는 방법(500)을 설명한 흐름도이다. 일례로서, 그 방법(500)은 도 1에 처음 도시된 마이크로 전자 디바이스(100)와 유사한 마이크로 전자 디바이스의 형태를 유발할 수 있다. 도 6은 본 발명의 일 실시예에 따른 스택 다이 패키지의 컴포넌트들 사이의 전기 통신을 가능하게 하는 방법(600)을 설명한 흐름도이다. 일례로서, 스택 다이 패키지는 도 3에 처음 도시된 (통신 가능 멀티-채널 TSV들을 갖는) 스택 다이 패키지(301)와 유사할 수 있다. 방법(500) 및 방법(600)의 다양한 단계들의 예시적인 결과는 도 7 내지 도 9 및 도 11에 더 예시되어 있으며, 이들 각각은 후술되는 바와 같이, 본 발명의 실시예들에 따른 제조 프로세스의 다양한 스테이지에서의 마이크로 전자 디바이스(100)의 단면도 (a) 및 평면도 (b)를 포함한다. 일례로서, 방법(500)과 방법(600) 모두를 위한 시작점은 실리콘 웨이퍼일 수 있다.
도 5를 우선 참조하면, 방법(500)의 단계 510은 마이크로 전자 디바이스의 제1 표면으로부터 마이크로 전자 디바이스의 제2 표면으로 연장되는 통로를 형성하는 것이다. 일례로서, 통로는 도 1에 처음 도시되고 마이크로 전자 디바이스(100)의 표면(110)(예를 들어, "제1 표면"과 유사함)과 표면(120)(예를 들어, "제2 표면"과 유사함) 사이에서 연장되는 통로(130)와 유사할 수 있다. 다른 예시로서, 그 통로는 도 7에 설명된 바와 같이 (표면(710)과 반대 표면(720)을 갖는) 실리콘(또는 다른 소재의) 기판(700)에 (예를 들어, 레이저 드릴링 또는 기계적 드릴링 프로세스들을 사용함으로써) 형성되었던 통로(730)와 유사할 수 있다.
방법(500)의 단계 520은 통로 내에 제1 물질을 형성하는 것이다. 일례로서, 제1 물질은 전기 전도 채널(131, 132, 231, 및/또는 232)에 사용되는 전기 전도 물질과 전기 절연 물질(133) 중 하나 또는 다른 하나에 유사할 수 있다. (즉, 전기 절연 물질 또는 전기 전도 물질 중 어느 하나가 우선 형성될 수 있음.) 단계 520의 전술한 설명에서(뿐만 아니라, 본 발명의 실시예들에 따른 방법(500) 또는 다른 방법들의 다른 단계들 중 어느 하나의 설명에서) 사용된 "형성"이라는 단어는 일반적으로 제1 물질이 결국 통로에 가게 하는 임의의 수단을 포함하는 것으로 의도된다는 점에 주의한다. 예를 들어, 이 문맥에서 "형성"이라는 의미는 (전기 도금, 또는 다른 도금 프로세서에서의) "도금", "성장", "생성", "위치시킴", "배치" 등을 포함하는 것을 의도한다.
일례로서, 제1 물질이 전기 전도 물질인 경우, 단계 520은 통로에 (예를 들어, 구리로 형성된) 얇은 씨딩층(thin seeding layer)을 형성하는 무전해 도금 프로세스를 포함할 수 있으며, 그 후 구리 또는 그 밖의 전기 전도 물질로 통로를 채우는 (또는 적어도 부분적으로 채우는) 전해 도금 프로세스가 따른다. 이는 전기 전도 물질(831)이 통로(730) 내에 도시된 도 8에 설명된다. 도 8에서, 물질(831)이 완전히 통로(730)를 채우는데, 도시되지 않은 실시예에서, 물질(831)은 중심에 있는 원통 컬럼이 비어 있는 동안 통로의 원형 벽들 주변의 고리를 점유한다. 그 밖의 다른 구성도 가능하다.
방법(500)의 단계 530은 통로 내에 공동(void)("비-전도성 밸리(non-conductive valley)" 또는 "NCV"라고도 지칭될 수도 있음)을 형성하기 위해 제1 물질의 일부를 제거하는 것이다. 일부 실시예들에서, (임의의 적절한 형상의) 단일 공동 또는 NCV가 형성될 수 있다. 일례로서, 이는 기계적 드릴링 동작을 사용하여 달성될 수 있다. 다른 예시로서, 공동은 레이저 에칭(965)과 함께 유리(또는 다른 소재의) 마스크를 사용하여 형성될 수 있다. 이는 원하는 패턴으로 공동들을 에칭 제거하게 하도록 에칭 레이저 빔을 성형하는 패턴을 제공하는 마스크(975)를 도시하는 도 9에 설명되어 있다. 임의의 적절한 패턴이 사용될 수 있는데; 도 9에 설명된 패턴은 도 2에 도시된 바와 유사한 복수의 격리된 전도 채널들을 양산하는 공동(995)을 초래한다. 도 9의 (b)는 표면(720), 통로(730), 및 전기 전도 물질(831)이 보일 수 있도록 마스크(975)를 투명하게 도시하고 있는데, 마스크가 (투명하지 않고) 불투명하거나 단지 반투명하면, 이들 항목은 완전히 숨겨지거나 적어도 부분적으로 그 아래에서 불명확해질 것이다. 도 10은 마스크(975)의 일부의 평면도인데, 도 9만을 이용하여 마스크(975)의 외관을 판단하는 것이 어렵기 때문에 이 도면이 포함되었다. 그 밖의 다른 마스크 패턴들도 가능하다. 일부 실시예들에서, 공동들의 수량, 위치, 및 깊이는 레이저 에칭 및 마스크 정밀/제어 능력들에 의해 적어도 다소 의존한다.
방법(500)의 단계 540은 공동에 제2 물질을 형성하는 것이며, 이로써 통로 내에 복수의 전기 전도 채널을 격리시킨다. 단계 540(또는 다른 단계)은 원하는 표면 평탄도 및 다이 두께를 이루도록 설계된 웨이퍼 그라인딩 프로세스(wafer grinding process)를 포함할 수도 있다. 일례로서, 이는 화학적 기계 연마(chemical mechanical polish, CMP) 동작 등을 포함할 수 있다.
제1 물질이 전기 전도 물질이면, 제2 물질은 전기 절연 물질이다. 한편, 제1 물질이 전기 절연 물질이면, 제2 물질은 전기 전도 물질인데, 전술한 바와 같이 어느 하나의 물질은 다른 하나보다 먼저 형성될 수 있다. 더 구체적으로 단계 520가 통로에 전기 전도 물질을 형성하면, 단계 540은 그 전기 전도 물질 내에 (단계 530에서) 형성된 공동에 전기 절연 물질을 형성한다. 대신, 단계 520이 통로에서 전기 절연 물질을 형성하면, 단계 540은 그 전기 절연 물질 내에 (단계 530에서) 형성된 공동에 전기 전도 물질을 형성한다. 어느 물질이 먼저 형성되었는지와 무관하게, 단계 540의 완료 시에, 원하는 대로 복수의 전기 전도 채널들이 통로 내에서 격리되어 있다.
전기 전도 물질을 형성하기 위한 기법들의 예시들이 앞서 주어졌다. 전기 절연 물질의 경우, 가능한 형성 기법들은 TSV 플러깅(plugging) 프로세스(TSV plugging process)를 포함하는데, 그 통로는 분사 프로세스(dispense process), 압력 또는 진공 석션 프로세스 등과 같은 기법들을 사용하여 비전도성 유체(non-conductive fluid)로 채워지거나 복합 물질(composite material)들로 채워진다.
도 11은 단계 540이 수행된 후의 기판(700)을 도시한다. 설명된 바와 같이, 통로(730)는 (도 9의 (b)에서 볼 수 있는) 공동(995)에 형성되어 있는 전기 절연 물질(1133)뿐 아니라 전기 전도 물질(831)을 포함한다. 또한, 다이 간 인터커넥트, 전기 전도 트레이스(DBM 라우팅)(1151), 및 패시베이션층(1153)에 사용되는 DBM 패드(1152)를 포함하는 DBM 층(1150)이 도 11에 도시된다. (패시베이션층은 도 11의 (b)에 생략되어 있음.) DBM 층(1150)은 본 기술분야에 공지된 DBM 프로세스들을 사용하여 형성된다.
일 실시예에서, 전기 전도 물질을 형성하는 단계(단계 520 또는 단계 540)는 전해 도금 프로세스와 함께 무전해 도금 프로세스를 수행하는 단계를 포함한다. 동일하거나 다른 실시예에서, 제1 물질의 일부를 제거하는 단계(단계 530)는 레이저 에칭 프로세스를 사용하는 단계를 포함한다. 동일하거나 다른 실시예에서, 단계 530에 형성된 공동들은 통로 내에서 대칭적이다.
도 6을 다시 참조하면, 방법(600)의 단계 610은 제1 표면 및 제2 표면을 갖는 제1 마이크로 전자 디바이스를 제공하는 것이다. 일례로서, 제1 마이크로 전자 디바이스는 도 1에 처음 도시된 마이크로 전자 디바이스(100)와 유사할 수 있다.
방법(600)의 단계 620은 제1 마이크로 전자 디바이스의 제1 표면부터 제2 표면까지 연장되는 통로를 형성하는 것이다. 일례로서, 통로는 통로(130)(도 1에 처음 도시됨) 또는 통로(730)(도 7에 처음 도시됨)와 유사할 수 있는데, 전술한 기법들 중 하나 이상을 사용하여 형성될 수 있다.
방법(600)의 단계 630은 통로 내에 제1 물질을 형성하는 것이다. 일례로서, 제1 물질은 방법(500)과 함께 설명되는 전기 전도 채널들(131, 132, 231, 및/또는 232)에 사용되는 전기 절연 물질(133) 및 전기 전도 물질 중 어느 하나 또는 나머지 하나와 유사할 수 있다. 일례로서, 제1 물질의 형성은 전술한 방법 및 기법들을 사용하여 달성될 수 있다.
방법(600)의 단계 640은 통로 내에 공동들을 형성하기 위해 제1 물질의 일부를 제거하는 것이다. 일례로서, 이는 방법(500)의 단계 530과 함께 전술된 기법들 중 하나 이상을 사용하여 달성될 수 있다. 단계 640(또는 다른 단계)은 원하는 표면 평탄도 및 다이 두께를 이루도록 설계된 웨이퍼 그라인딩 프로세스를 포함할 수도 있다. 일례로서, 이는 CMP 동작 등을 포함할 수 있다.
방법(600)의 단계 650은 공동들에 제2 물질을 형성하는 것이며(여기서 이전에 설명된 바와 같이, 제1 물질과 제2 물질 중 하나가 전기 전도 물질이고, 제1 물질과 제2 물질 중 다른 하나가 전기 절연 물질임), 이로써 통로 내에 복수의 전기 전도 채널들을 격리시킬 수 있다. 일례로서, 제2 물질의 형성은 전술한 방법 및 기법들을 사용하여 달성될 수 있다.
방법(600)의 단계 660은 제1 마이크로 전자 디바이스의 제2 표면에 금속화 층을 형성하는 것이다. 일례로서, 금속화 층(metallization layer)은 도 11에 도시된 DBM 층(1150)과 유사할 수 있다.
방법(600)의 단계 670은 제1 마이크로 전자 디바이스와 제2 마이크로 전자 디바이스로 구성된 스택 컴포넌트를 형성하기 위해 제1 마이크로 전자 디바이스의 금속화 층에 제2 마이크로 전자 디바이스를 부착하는 것이다. 일례로서, 제2 마이크로 전자 디바이스는 도 3에 처음 도시된 마이크로 전자 디바이스(300)와 유사할 수 있다. 스택 컴포넌트는 예를 들어, 도 3에 도시된 마이크로 전자 디바이스들(100 및 300)의 조합과 유사할 수 있다. 일례로서, 단계 670은 제2 마이크로 전자 디바이스의 표면에 (예를 들어, 도 3의 전기 전도 구조(340)와 유사한) 전기 전도 구조를 제공하고 금속화 층에 전기 전도 구조를 부착하는 단계를 포함할 수 있다. 원하면, 언더필 물질 또한 제공될 수 있다. 다른 일례로서, 표면 활성화된 본딩 기법이 사용될 수 있다. 이들 구조 및 물질이 어떻게 제공되어 자리 잡을 수 있는지 및 이들 프로세스 및 기법들이 어떻게 수행될 수 있는지에 대한 상세설명은 본 기술분야에 공지되어 있으며, 여기에서는 더 구체적으로 설명되지 않는다.
방법(600)의 단계 680은 스택 패키지를 형성하기 위해 패키지 기판에 스택 컴포넌트를 부착하는 것이다. 일례로서, 패키지 기판은 (도 3에 먼저 도시된) 기판(305)과 유사할 수 있다. 일 실시예에서, 단계 680의 수행으로부터 기인한 구조(즉, 스택 패키지)가 (도 3에 처음 도시된) 스택 다이 패키지(301)와 유사할 수 있다. 전술한 바와 같이, 전술한 설명을 따르면, 스택 패키지는 패키지의 컴포넌트들 사이의 전기 통신을 크게 향상시키는 멀티-채널 TSV들을 포함한다. 스택 패키지는 (도 4의 보드(410)와 같은) 시스템 보드에 부착될 수 있다. 패키지 기판에 컴포넌트들을 부착하고, 시스템 보드들에 패키지들을 부착하는 방법은 본 기술분야에 공지되어 있으며, 따라서 여기서 상세히 설명되지 않았다.
본 발명은 특정 실시예를 참조하여 설명되었지만, 당업자라면 본 발명의 사상 또는 범위에서 벗어나지 않고 다양한 변형이 행해질 수 있다는 점을 이해할 것이다. 따라서, 본 발명의 실시예들의 개시는 본 발명의 범위에 대한 예시로서, 이를 제한하려는 것이 아니다. 본 발명의 범위는 첨부된 청구항에 의해 요구되는 한도로만 제한될 것이다. 예를 들어, 여기에 설명된 마이크로 전자 디바이스 및 관련 구조 및 방법들은 다양한 실시예들로 구현될 수 있고, 이들 실시예 중 일부의 전술한 설명은 모든 가능한 실시예들의 완벽한 설명을 반드시 나타내지 않는다는 점은 당업자에게 있어서 쉽게 명확할 것이다.
또한, 이익, 다른 이점, 및 문제 해결 방안이 특정 실시예들에 대해 설명되지 않는다. 그러나, 이러한 이익, 이점, 문제 해결 방안 및 임의의 이익, 이점 또는 문제 해결 방안이 일어나거나 더 명백해지게 할 수 있는 임의의 구성 요소 및 구성 요소들은 청구항들 중 어느 하나 또는 전부의 중대하거나, 요구되거나, 필수적인 특징 또는 구성 요소들로 간주되지 않아야 한다.
더구나, 여기에 설명된 실시예 및 제한들은 실시예 및/또는 제한들이 (1) 청구항에 명백히 청구되지 않고, (2) 균등론 하에서 청구항 내의 명백한 구성 요소 또는 제한과 균등하거나 잠재적으로 균등하다면, 공중에 대한 기부 제한(doctrine of dedication) 하에서 공공에 기부되지 않는다.

Claims (20)

  1. 마이크로 전자 디바이스로서,
    제1 표면;
    제2 표면; 및
    상기 제1 표면으로부터 상기 제2 표면으로 연장되고 전기 절연 물질에 의해 서로 이격된 복수의 전기 전도 채널을 포함하는 통로를 포함하는, 마이크로 전자 디바이스.
  2. 제1항에 있어서, 상기 제1 표면에는 전기 전도 구조가 부착되어 있는, 마이크로 전자 디바이스.
  3. 제1항에 있어서, 상기 제2 표면에는 전기 전도 트레이스가 형성되어 있는, 마이크로 전자 디바이스.
  4. 제1항에 있어서, 상기 마이크로 전자 디바이스는 실리콘을 포함하고,
    상기 통로는 스루-실리콘 비아인, 마이크로 전자 디바이스.
  5. 제1항에 있어서, 상기 통로는 원통형이고,
    상기 전기 절연 물질은 상기 원통형 통로 내의 중심에 위치한 중심부를 포함하고 상기 중심부로부터 외부를 향해 방사상으로 퍼지는 복수의 암(arm)을 더 포함하는, 마이크로 전자 디바이스.
  6. 스택 다이 패키지로서,
    기판;
    상기 기판에 전기적으로 연결된 제1 마이크로 전자 디바이스 - 상기 제1 마이크로 전자 디바이스는,
    전기 전도 구조가 부착된 제1 표면;
    금속화 층이 형성된 반대편의 제2 표면; 및
    상기 제1 표면으로부터 상기 제2 표면으로 연장되고 전기 절연 물질에 의해 서로 이격된 복수의 전기 전도 채널을 포함하는 통로를 포함함 -; 및
    상기 제1 마이크로 전자 디바이스의 상기 금속화 층에 전기적으로 연결된 제2 마이크로 전자 디바이스를 포함하는, 스택 다이 패키지.
  7. 제6항에 있어서, 상기 제2 마이크로 전자 디바이스의 표면에 부착된 제2 전기 전도 구조; 및
    상기 제2 전기 전도 구조에 인접한 언더필 물질을 더 포함하는, 스택 다이 패키지.
  8. 제6항에 있어서, 상기 통로는 원통형이고,
    상기 전기 절연 물질은 상기 원통형 통로 내의 중심에 위치한 중심부를 포함하고 상기 중심부로부터 외부를 향해 방사상으로 퍼지는 복수의 암을 더 포함하는, 스택 다이 패키지.
  9. 컴퓨팅 시스템으로서,
    보드;
    상기 보드에 배치된 사용자 인터페이스 디바이스; 및
    상기 보드에 배치된 스택 다이 패키지를 포함하며,
    상기 스택 다이 패키지는,
    기판;
    상기 기판에 전기적으로 연결된 제1 마이크로 전자 디바이스 - 상기 제1 마이크로 전자 디바이스는,
    전기 전도 구조가 부착된 제1 표면;
    금속화 층이 형성된 반대편의 제2 표면; 및
    상기 제1 표면으로부터 상기 제2 표면으로 연장되고 전기 절연 물질에 의해 서로 이격된 복수의 전기 전도 채널을 포함하는 통로를 포함함 -; 및
    상기 제1 마이크로 전자 디바이스의 상기 금속화 층에 전기적으로 연결된 제2 마이크로 전자 디바이스를 포함하는, 컴퓨팅 시스템.
  10. 제9항에 있어서, 상기 제2 마이크로 전자 디바이스의 표면에 부착된 제2 전기 전도 구조; 및
    상기 제2 전기 전도 구조에 인접한 언더필 물질을 더 포함하는, 컴퓨팅 시스템.
  11. 제10항에 있어서, 상기 기판에 부착된 제3 전기 전도 구조를 더 포함하며, 상기 제3 전기 전도 구조는 상기 스택 다이 패키지와 상기 보드를 서로 전기적 및 기계적으로 부착하는, 컴퓨팅 시스템.
  12. 제9항에 있어서,
    상기 통로는 원통형이고,
    상기 전기 절연 물질은 상기 원통형 통로 내의 중심에 위치한 중심부를 포함하고 상기 중심부로부터 외부를 향해 방사상으로 퍼지는 복수의 암을 더 포함하는, 컴퓨팅 시스템.
  13. 마이크로 전자 디바이스에서 멀티-채널 전기 통신 통로를 제조하는 방법으로서,
    상기 마이크로 전자 디바이스의 제1 표면으로부터 상기 마이크로 전자 디바이스의 제2 표면으로 연장되는 통로를 형성하는 단계;
    상기 통로 내에 제1 물질을 형성하는 단계;
    상기 통로 내에 공동(void)들을 형성하기 위해 상기 제1 물질의 일부들을 제거하는 단계; 및
    상기 공동들 내에 제2 물질을 형성하는 단계
    를 포함하고, 상기 제1 물질과 상기 제2 물질 중 하나는 전기 전도 물질이고, 상기 제1 물질과 상기 제2 물질 중 다른 하나는 전기 절연 물질이고, 이로써 상기 통로 내에서 복수의 전기 전도 채널을 격리시키는 방법.
  14. 제13항에 있어서, 상기 전기 전도 물질을 형성하는 단계는 전해 도금 프로세스와 함께 무전해 도금 프로세스를 수행하는 단계를 포함하는 방법.
  15. 제13항에 있어서, 상기 제1 물질의 일부들을 제거하는 단계는 레이저 에칭 프로세스를 사용하는 단계를 포함하는 방법.
  16. 제13항에 있어서, 상기 제1 물질의 일부들을 제거하는 단계는 상기 통로 내에서 대칭적인 공동들을 형성하는 단계를 포함하는 방법.
  17. 스택 다이 패키지의 컴포넌트들 사이의 전기 통신을 가능하게 하는 방법으로서,
    제1 표면 및 제2 표면을 갖는 제1 마이크로 전자 디바이스를 제공하는 단계;
    상기 제1 마이크로 전자 디바이스의 제1 표면으로부터 제2 표면으로 연장되는 통로를 형성하는 단계;
    상기 통로 내에 제1 물질을 형성하는 단계;
    상기 통로 내에 공동(void)들을 형성하기 위해 상기 제1 물질의 일부들을 제거하는 단계;
    상기 공동들 내에 제2 물질을 형성하는 단계 - 상기 제1 물질과 상기 제2 물질 중 하나는 전기 전도 물질이고, 상기 제1 물질과 상기 제2 물질 중 다른 하나는 전기 절연 물질이고, 이로써 상기 통로 내에서 복수의 전기 전도 채널을 격리시킴 -;
    상기 제1 마이크로 전자 디바이스의 제2 표면에 금속화 층을 형성하는 단계;
    상기 제1 마이크로 전자 디바이스와 제2 마이크로 전자 디바이스로 구성된 스택 컴포넌트를 형성하기 위해 상기 제1 마이크로 전자 디바이스의 금속화 층에 제2 마이크로 전자 디바이스를 부착하는 단계; 및
    스택 패키지를 형성하기 위해 패키지 기판에 상기 스택 컴포넌트를 부착하는 단계를 포함하는 방법.
  18. 제17항에 있어서, 상기 스택 패키지를 시스템 보드에 부착하는 단계를 더 포함하는 방법.
  19. 제17항에 있어서, 상기 제1 마이크로 전자 디바이스의 금속화 층에 제2 마이크로 전자 디바이스를 부착하는 단계는,
    상기 제2 마이크로 전자 디바이스의 표면에 전기 전도 구조를 제공하고 상기 전기 전도 구조를 상기 금속화 층에 부착하는 단계; 및
    상기 전기 전도 구조에 인접한 언더필 물질을 제공하는 단계를 포함하는 방법.
  20. 제17항에 있어서, 상기 제1 마이크로 전자 디바이스의 금속화 층에 제2 마이크로 전자 디바이스를 부착하는 단계는 표면 활성화 본딩 기법을 사용하는 단계를 포함하는 방법.
KR1020137033746A 2011-06-17 2012-06-15 마이크로 전자 디바이스, 스택 다이 패키지 및 이를 포함하는 컴퓨팅 시스템, 마이크로 전자 디바이스에서 멀티-채널 통신 통로를 제조하는 방법, 및 스택 다이 패키지의 컴포넌트들 사이의 전기 통신을 가능하게 하는 방법 KR101577884B1 (ko)

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